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技術 半導体装置

出願人 株式会社半導体エネルギー研究所
発明者 山崎舜平小山潤加藤清
出願日 2019年10月9日 (1年1ヶ月経過) 出願番号 2019-185871
公開日 2020年5月14日 (6ヶ月経過) 公開番号 2020-074386
状態 未査定
技術分野 MOSIC,バイポーラ・MOSIC 薄膜トランジスタ 半導体メモリ
主要キーワード 絶縁体板 制御信号回路 非半導体基板 保護絶縁 KrFレーザ 区間幅 マスク形 前書き込み
関連する未来課題
重要な関連分野

この項目の情報は公開日時点(2020年5月14日)のものです。
また、この項目は機械的に抽出しているため、正しく解析できていない場合があります

図面 (20)

課題

トランジスタしきい値電圧のばらつきの影響を緩和し、複数の状態の区別を正確、かつ、容易にする半導体装置を提供する。

解決手段

半導体装置は、ソース線と、ビット線と、ワード線と、ビット線とワード線に接続されたメモリセル200と、入力されたアドレス信号によって指定されたメモリセルを選択するように、複数の第2信号線及び複数のワード線を駆動する駆動回路213と、書き込み電位を第1信号線に出力する書き込み回路211と、指定されたメモリセルに接続されたビット線から入力されるビット線の電位と、複数の読み出し電位とを比較する読み出し回路212と、ビット線の電位と複数の読み出し電位の比較結果に基づいて複数の補正電圧のいずれかを選択する制御回路216と、書き込み電位及び複数の読み出し電位を生成して、書き込み回路及び読み出し回路に供給する電位生成回路217と、を有する。

概要

背景

半導体素子を利用した記憶装置は、電力の供給がなくなると記憶内容が失われる揮発性
憶装置と、電力の供給がなくなっても記憶内容は保持される不揮発性記憶装置とに大別さ
れる。

揮発性記憶装置の代表的な例としては、DRAM(Dynamic Random Ac
cess Memory)がある。DRAMは、記憶素子を構成するトランジスタを選択
してキャパシタ電荷蓄積することで、情報を記憶する。

上述の原理から、DRAMでは、情報を読み出すとキャパシタの電荷は失われることにな
るため、データの読み出しの度に、再度の書き込み動作が必要となる。また、記憶素子を
構成するトランジスタにはリーク電流が存在し、トランジスタが選択されていない状況で
も電荷が流出、または流入するため、データの保持期間が短い。このため、所定の周期
再度の書き込み動作(リフレッシュ動作)が必要であり、消費電力を十分に低減すること
は困難である。また、電力の供給がなくなると記憶内容が失われるため、長期間の記憶の
保持には、磁性材料光学材料を利用した別の記憶装置が必要となる。

揮発性記憶装置の別の例としてはSRAM(Static Random Access
Memory)がある。SRAMは、フリップフロップなどの回路を用いて記憶内容を
保持するため、リフレッシュ動作が不要であり、この点においてはDRAMより有利であ
る。しかし、フリップフロップなどの回路を用いているため、記憶容量あたりの単価が高
くなるという問題がある。また、電力の供給がなくなると記憶内容が失われるという点に
ついては、DRAMと変わるところはない。

不揮発性記憶装置の代表例としては、フラッシュメモリがある。フラッシュメモリは、ト
ランスタゲート電極チャネル形成領域との間にフローティングゲートを有し、当該
フローティングゲートに電荷を保持させることで記憶を行うため、データの保持期間は極
めて長く(半永久的)、揮発性記憶装置で必要なリフレッシュ動作が不要であるという利
点を有している(例えば、特許文献1参照)。

しかし、書き込みの際に生じるトンネル電流によって記憶素子を構成するゲート絶縁層
劣化するため、所定回数の書き込みによって記憶素子が機能しなくなるという問題が生じ
る。この問題の影響を緩和するために、例えば、各記憶素子書き込み回数を均一化する
手法が採られるが、これを実現するためには、複雑な周辺回路が必要になってしまう。そ
して、このような手法を採用しても、根本的な寿命の問題が解消するわけではない。つま
り、フラッシュメモリは、情報の書き換え頻度が高い用途には不向きである。

また、フローティングゲートに電荷を保持させるため、または、その電荷を除去するため
には、高い電圧が必要である。さらに、電荷の保持、または除去のためには比較的長い時
間を要し、書き込み、消去高速化が容易ではないという問題もある。

さらに、複数の状態を一の記憶素子に保持させる、いわゆる多値メモリでは、書き込みの
正確さを確保するために複雑な回路を要し、また、これに起因して動作速度が低下すると
いう問題もある。

概要

トランジスタのしきい値電圧のばらつきの影響を緩和し、複数の状態の区別を正確、かつ、容易にする半導体装置を提供する。半導体装置は、ソース線と、ビット線と、ワード線と、ビット線とワード線に接続されたメモリセル200と、入力されたアドレス信号によって指定されたメモリセルを選択するように、複数の第2信号線及び複数のワード線を駆動する駆動回路213と、書き込み電位を第1信号線に出力する書き込み回路211と、指定されたメモリセルに接続されたビット線から入力されるビット線の電位と、複数の読み出し電位とを比較する読み出し回路212と、ビット線の電位と複数の読み出し電位の比較結果に基づいて複数の補正電圧のいずれかを選択する制御回路216と、書き込み電位及び複数の読み出し電位を生成して、書き込み回路及び読み出し回路に供給する電位生成回路217と、を有する。

目的

特開昭57−105889号公報






上述の問題に鑑み、開示する発明の一態様では、電力が供給されない状況でも記憶内容の
保持が可能で、かつ、書き込み回数にも制限が無い、新たな構造の半導体装置を提供する

効果

実績

技術文献被引用数
0件
牽制数
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請求項1

第1及び2のトランジスタを有し、前記第1のトランジスタは、チャネル形成領域にシリコンを有し、前記第2のトランジスタは、チャネル形成領域に酸化物半導体を有する半導体装置であって、前記第1のトランジスタのゲート電極の上方に、第1の絶縁層を有し、前記第1の絶縁層の上方に、前記酸化物半導体を有し、前記酸化物半導体の上方に、第2の絶縁層を有し、前記第1の絶縁層は、第1の開口部を有し、前記第2の絶縁層は、第2の開口部及び第3の開口部を有し、前記第1の開口部は、前記第2の開口部と重なる領域を有し、前記第1の開口部は、前記第3の開口部と重ならず、前記第1のトランジスタのゲートは、前記第1乃至第3の開口部を介して前記第2のトランジスタのソース又はドレインの一方と電気的に接続される半導体装置。

請求項2

チャネル形成領域を有するシリコンと、前記シリコン上方の第1及び第2の導電層と、前記第1及び第2の導電層上方の第1の絶縁層と、を有し、前記第1及び第2の導電層は、前記第1の絶縁層の下面と接し、前記第2の導電層は、前記第1の絶縁層を介して酸化物半導体層と重なる領域を有し、前記酸化物半導体層の上方に、第2の絶縁層を有し、前記第1の絶縁層は、第1の開口部を有し、前記第2の絶縁層は、第2の開口部及び第3の開口部を有し、前記第1の開口部は、前記第2の開口部と重なる領域を有し、前記第1の開口部は、前記第3の開口部と重ならず、前記第1の導電層は、前記第1乃至第3の開口部を介して前記酸化物半導体層と電気的に接続された半導体装置。

技術分野

0001

開示する発明は、半導体素子を利用した半導体装置、その作製方法およびその駆動方法
関するものである。

背景技術

0002

半導体素子を利用した記憶装置は、電力の供給がなくなると記憶内容が失われる揮発性
憶装置と、電力の供給がなくなっても記憶内容は保持される不揮発性記憶装置とに大別さ
れる。

0003

揮発性記憶装置の代表的な例としては、DRAM(Dynamic Random Ac
cess Memory)がある。DRAMは、記憶素子を構成するトランジスタを選択
してキャパシタ電荷蓄積することで、情報を記憶する。

0004

上述の原理から、DRAMでは、情報を読み出すとキャパシタの電荷は失われることにな
るため、データの読み出しの度に、再度の書き込み動作が必要となる。また、記憶素子を
構成するトランジスタにはリーク電流が存在し、トランジスタが選択されていない状況で
も電荷が流出、または流入するため、データの保持期間が短い。このため、所定の周期
再度の書き込み動作(リフレッシュ動作)が必要であり、消費電力を十分に低減すること
は困難である。また、電力の供給がなくなると記憶内容が失われるため、長期間の記憶の
保持には、磁性材料光学材料を利用した別の記憶装置が必要となる。

0005

揮発性記憶装置の別の例としてはSRAM(Static Random Access
Memory)がある。SRAMは、フリップフロップなどの回路を用いて記憶内容を
保持するため、リフレッシュ動作が不要であり、この点においてはDRAMより有利であ
る。しかし、フリップフロップなどの回路を用いているため、記憶容量あたりの単価が高
くなるという問題がある。また、電力の供給がなくなると記憶内容が失われるという点に
ついては、DRAMと変わるところはない。

0006

不揮発性記憶装置の代表例としては、フラッシュメモリがある。フラッシュメモリは、ト
ランスタゲート電極チャネル形成領域との間にフローティングゲートを有し、当該
フローティングゲートに電荷を保持させることで記憶を行うため、データの保持期間は極
めて長く(半永久的)、揮発性記憶装置で必要なリフレッシュ動作が不要であるという利
点を有している(例えば、特許文献1参照)。

0007

しかし、書き込みの際に生じるトンネル電流によって記憶素子を構成するゲート絶縁層
劣化するため、所定回数の書き込みによって記憶素子が機能しなくなるという問題が生じ
る。この問題の影響を緩和するために、例えば、各記憶素子書き込み回数を均一化する
手法が採られるが、これを実現するためには、複雑な周辺回路が必要になってしまう。そ
して、このような手法を採用しても、根本的な寿命の問題が解消するわけではない。つま
り、フラッシュメモリは、情報の書き換え頻度が高い用途には不向きである。

0008

また、フローティングゲートに電荷を保持させるため、または、その電荷を除去するため
には、高い電圧が必要である。さらに、電荷の保持、または除去のためには比較的長い時
間を要し、書き込み、消去高速化が容易ではないという問題もある。

0009

さらに、複数の状態を一の記憶素子に保持させる、いわゆる多値メモリでは、書き込みの
正確さを確保するために複雑な回路を要し、また、これに起因して動作速度が低下すると
いう問題もある。

先行技術

0010

特開昭57−105889号公報

発明が解決しようとする課題

0011

上述の問題に鑑み、開示する発明の一態様では、電力が供給されない状況でも記憶内容の
保持が可能で、かつ、書き込み回数にも制限が無い、新たな構造の半導体装置を提供する
ことを目的の一とする。

0012

または、トランジスタのしきい値電圧のばらつきの影響を緩和し、複数の状態(例えば、
3以上の状態)の区別を正確、かつ容易にした半導体装置を提供することを目的の一とす
る。

課題を解決するための手段

0013

本発明の一態様は、酸化物半導体を用いて形成されるトランジスタと、それ以外の材料を
用いて形成されるトランジスタとの積層構造に係る半導体装置である。

0014

または、本発明の一態様は、ビット線電位と読み出した電位の比較結果に基づいて補正
電圧を選択する回路を有することにより、複数の状態(例えば、3以上の状態)の区別を
正確、かつ容易にした半導体装置である。

0015

例えば、次のような構成を採用することができる。

0016

本発明の一態様は、ソース線と、ビット線と、ワード線と、ビット線とワード線に接続さ
れたメモリセルと、入力されたアドレス信号によって指定されたメモリセルを選択するよ
うに、複数の第2信号線および複数のワード線を駆動する、第2信号線およびワード線の
駆動回路と、書き込み電位を第1信号線に出力する、書き込み回路と、指定されたメモリ
セルに接続されたビット線から入力されるビット線の電位と、複数の読み出し電位とを比
較する読み出し回路と、ビット線の電位と複数の読み出し電位の比較結果に基づいて複数
補正電圧のいずれかを選択する制御回路と、書き込み電位及び複数の読み出し電位を生
成して、書き込み回路および読み出し回路に供給する、電位生成回路と、を有する半導体
装置である。

0017

本発明の別の一態様は、ソース線と、ビット線と、ワード線と、ビット線とワード線に接
続されたメモリセルと、入力されたアドレス信号によって指定されたメモリセルを選択す
るように、複数の第2信号線および複数のワード線を駆動する、第2信号線およびワード
線の駆動回路と、第1の書き込み動作において、第1の書き込み電位を第1信号線に出力
し、第2の書き込み動作において、複数の第2の書き込み電位のいずれかを第1信号線に
出力する書き込み回路と、第1の読み出し動作において、指定されたメモリセルに接続さ
れたビット線から入力される第1のビット線の電位と、複数の第1の読み出し電位とを比
較し、第2の読み出し動作において、指定されたメモリセルに接続されたビット線から入
力される第2のビット線の電位と、複数の第2の読み出し電位とを比較して該メモリセル
のデータを読み出す、読み出し回路と、第1のビット線の電位と、複数の第1の読み出し
電位の比較結果に基づいて複数の補正電圧のいずれかを選択し、複数の第2の書き込み電
位のいずれかを選択する制御回路と、第1の書き込み電位、複数の第2の書き込み電位、
複数の第1の読み出し電位、及び複数の第2の読み出し電位を生成して、書き込み回路お
よび読み出し回路に供給する電位生成回路と、を有する半導体装置である。

0018

本発明の別の一態様は、ソース線と、ビット線と、第1信号線と、複数の第2信号線と、
複数のワード線と、ソース線とビット線との間に、並列に接続された複数のメモリセルと
、入力されたアドレス信号によって指定されたメモリセルを選択するように、複数の第2
信号線および複数のワード線を駆動する、第2信号線およびワード線の駆動回路と、書き
込み電位を第1信号線に出力する、書き込み回路と、指定されたメモリセルに接続された
ビット線から入力されるビット線の電位と、複数の読み出し電位とを比較する読み出し回
路と、ビット線の電位と複数の読み出し電位の比較結果に基づいて複数の補正電圧のいず
れかを選択する制御回路と、書き込み電位及び複数の読み出し電位を生成して、書き込み
回路および読み出し回路に供給する、電位生成回路と、を有し、複数のメモリセルの一は
、第1のゲート電極、第1のソース電極、および第1のドレイン電極を有する第1のトラ
ンジスタと、第2のゲート電極、第2のソース電極、および第2のドレイン電極を有する
第2のトランジスタと、第3のゲート電極、第3のソース電極、および第3のドレイン
極を有する第3のトランジスタと、を有し、第1のトランジスタは、半導体材料を含む基
板に設けられ、第2のトランジスタは酸化物半導体層を含んで構成され、第1のゲート電
極と、第2のソース電極または第2のドレイン電極の一方とは、電気的に接続され、ソー
ス線と、第1のソース電極とは、電気的に接続され、第1のドレイン電極と、第3のソー
電極とは、電気的に接続され、ビット線と、第3のドレイン電極とは、電気的に接続さ
れ、第1信号線と、第2のソース電極または第2のドレイン電極の他方とは、電気的に接
続され、複数の第2信号線の一と、第2のゲート電極とは、電気的に接続され、複数のワ
ド線の一と、第3のゲート電極とは電気的に接続された半導体装置である。

0019

本発明の別の一態様は、ソース線と、ビット線と、第1信号線と、複数の第2信号線と、
複数のワード線と、ソース線とビット線との間に、並列に接続された複数のメモリセルと
、入力されたアドレス信号によって指定されたメモリセルを選択するように、複数の第2
信号線および複数のワード線を駆動する、第2信号線およびワード線の駆動回路と、第1
の書き込み動作において、第1の書き込み電位を第1信号線に出力し、第2の書き込み動
作において、複数の第2の書き込み電位のいずれかを第1信号線に出力する書き込み回路
と、第1の読み出し動作において、指定されたメモリセルに接続されたビット線から入力
される第1のビット線の電位と、複数の第1の読み出し電位とを比較し、第2の読み出し
動作において、指定されたメモリセルに接続されたビット線から入力される第2のビット
線の電位と、複数の第2の読み出し電位とを比較して該メモリセルのデータを読み出す、
読み出し回路と、第1のビット線の電位と、複数の第1の読み出し電位の比較結果に基づ
いて複数の補正電圧のいずれかを選択し、複数の第2の書き込み電位のいずれかを選択す
る制御回路と、第1の書き込み電位、複数の第2の書き込み電位、複数の第1の読み出し
電位、及び複数の第2の読み出し電位を生成して、書き込み回路および読み出し回路に供
給する電位生成回路と、を有し、複数のメモリセルの一は、第1のゲート電極、第1のソ
ース電極、および第1のドレイン電極を有する第1のトランジスタと、第2のゲート電極
、第2のソース電極、および第2のドレイン電極を有する第2のトランジスタと、第3の
ゲート電極、第3のソース電極、および第3のドレイン電極を有する第3のトランジスタ
と、を有し、第1のトランジスタは、半導体材料を含む基板に設けられ、第2のトラン
スタは酸化物半導体層を含んで構成され、第1のゲート電極と、第2のソース電極または
第2のドレイン電極の一方とは、電気的に接続され、ソース線と、第1のソース電極とは
、電気的に接続され、第1のドレイン電極と、第3のソース電極とは、電気的に接続され
、ビット線と、第3のドレイン電極とは、電気的に接続され、第1信号線と、第2のソー
ス電極または第2のドレイン電極の他方とは、電気的に接続され、複数の第2信号線の一
と、第2のゲート電極とは、電気的に接続され、複数のワード線の一と、第3のゲート電
極とは電気的に接続された半導体装置である。

0020

上記において、第1のトランジスタは、半導体材料を含む基板に設けられたチャネル形成
領域と、チャネル形成領域を挟むように設けられた不純物領域と、チャネル形成領域上の
第1のゲート絶縁層と、第1のゲート絶縁層上の第1のゲート電極と、不純物領域と電気
的に接続する第1のソース電極および第1のドレイン電極と、を有する。

0021

また、上記において、第2のトランジスタは、半導体材料を含む基板上の第2のゲート電
極と、第2のゲート電極上の第2のゲート絶縁層と、第2のゲート絶縁層上の酸化物半導
体層と、酸化物半導体層と電気的に接続する第2のソース電極および第2のドレイン電極
と、を有する。

0022

また、上記において、半導体材料を含む基板としては、単結晶半導体基板またはSOI
板を採用するのが好適である。特に、半導体材料はシリコンとするのが好適である。

0023

また、上記において、酸化物半導体層は、In−Ga−Zn−O系の酸化物半導体材料
含んでなることが好適である。また、酸化物半導体層は、In2Ga2ZnO7の結晶
含んでいても良い。さらに、酸化物半導体層の水素濃度は5×1019atoms/cm
3以下とすることが好適である。また、第2のトランジスタのオフ電流は1×10−13
A以下とすることが好適である。

0024

また、本発明の別の一態様は、ソース線と、ビット線と、ワード線と、第1信号線と、第
2信号線と、入力されたアドレス信号によって指定されたメモリセルを選択するように第
2信号線およびワード線を駆動する第2信号線およびワード線の駆動回路と、書き込み回
路と、読み出し回路と、制御回路と、電位生成回路と、ソース線、ビット線、ワード線、
第1信号線および第2信号線に接続されたメモリセルと、を有する半導体装置において、
第1の書き込み動作において、書き込み回路から書き込み電位を、指定されたメモリセル
に接続された第1信号線に出力し、第1の読み出し動作において、読み出し回路で、指定
されたメモリセルに接続されたビット線から入力される第1のビット線の電位と、複数の
第1の読み出し電位とを比較し、該比較結果に基づいて制御回路で複数の補正電圧のいず
れかを選択し、第2の書き込み動作において、補正電圧に基づいて補正した書き込み電位
を、指定されたメモリセルに接続された第1信号線に出力する半導体装置の駆動方法であ
る。

0025

本発明の別の一態様は、ソース線と、ビット線と、ワード線と、第1信号線と、第2信号
線と、入力されたアドレス信号によって指定されたメモリセルを選択するように第2信号
線およびワード線を駆動する第2信号線およびワード線の駆動回路と、書き込み回路と、
読み出し回路と、制御回路と、電位生成回路と、ソース線、ビット線、ワード線、第1信
号線および第2信号線に接続されたメモリセルと、を有する半導体装置において、第1の
書き込み動作において、書き込み回路から書き込み電位を、指定されたメモリセルに接続
された第1信号線に出力し、第1の読み出し動作において、読み出し回路で、指定された
メモリセルに接続されたビット線から入力される第1のビット線の電位と、複数の第1の
読み出し電位とを比較し、該比較結果に基づいて制御回路で複数の補正電圧のいずれかを
選択し、第2の書き込み動作において、補正電圧に基づいて補正した書き込み電位を、指
定されたメモリセルに接続された第1信号線に出力し、第2の読み出し動作において、読
み出し回路で、指定されたメモリセルに接続されたビット線から入力される第2のビット
線の電位と、複数の第2の読み出し電位とを比較して該メモリセルのデータを読み出す半
導体装置の駆動方法である。

0026

なお、本明細書等において「上」や「下」という用語は、構成要素の位置関係が「直上」
または「直下」であることを限定するものではない。例えば、「ゲート絶縁層上の第1の
ゲート電極」の表現であれば、ゲート絶縁層とゲート電極との間に他の構成要素を含むも
のを除外しない。また、「上」「下」という用語は説明の便宜のために用いる表現に過ぎ
ず、特に言及する場合を除き、その上下を入れ替えたものも含む。

0027

また、本明細書等において「電極」や「配線」という用語は、これらの構成要素を機能的
に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあ
り、その逆もまた同様である。さらに、「電極」や「配線」という用語は、複数の「電極
」や「配線」が一体となって形成されている場合などをも含む。

0028

また、「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や
回路動作において電流の方向が変化する場合などには入れ替わることがある。このため
、本明細書においては、「ソース」や「ドレイン」という用語は、入れ替えて用いること
ができるものとする。

0029

なお、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの
」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの
」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。

0030

例えば、「何らかの電気的作用を有するもの」には、電極や配線はもちろんのこと、トラ
ンジスタなどのスイッチング素子抵抗素子インダクタ、キャパシタ、その他の各種機
能を有する素子などが含まれる。

0031

また、一般に「SOI基板」は絶縁表面上にシリコン半導体層が設けられた構成の基板を
いうが、本明細書等においては、絶縁表面上にシリコン以外の材料からなる半導体層が設
けられた構成の基板をも含む概念として用いる。つまり、「SOI基板」が有する半導体
層は、シリコン半導体層に限定されない。また、「SOI基板」における基板は、シリコ
ウェハなどの半導体基板に限らず、ガラス基板石英基板サファイア基板金属基板
などの非半導体基板をも含む。つまり、絶縁表面を有する導体基板絶縁体板上に半導体
材料からなる層を有するものも、広く「SOI基板」に含まれる。さらに、本明細書等に
おいて、「半導体基板」は、半導体材料のみからなる基板を指すに留まらず、半導体材料
を含む基板全般を示すものとする。つまり、本明細書等においては「SOI基板」も広く
「半導体基板」に含まれる。

発明の効果

0032

本発明の一態様では、下部に酸化物半導体以外の材料を用いたトランジスタを有し、上部
に酸化物半導体を用いたトランジスタを有する半導体装置が提供される。

0033

酸化物半導体を用いたトランジスタはオフ電流が極めて小さいため、これを用いることに
より極めて長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ
作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となる
ため、消費電力を十分に低減することができる。また、電力の供給がない場合であっても
、長期にわたって記憶内容を保持することが可能である。

0034

また、情報の書き込みに高い電圧を必要とせず、素子の劣化の問題もない。さらに、トラ
ンジスタのオン状態オフ状態によって、情報の書き込みが行われるため、高速な動作も
容易に実現しうる。また、情報を消去するための動作が不要であるというメリットもある

0035

また、酸化物半導体以外の材料を用いたトランジスタは酸化物半導体を用いたトランジス
タと比較して、さらなる高速動作が可能なため、これを用いることにより、記憶内容の読
み出しを高速に行うことが可能である。

0036

または、本発明の一態様では、ビット線の電位と読み出した電位の比較結果に基づいて補
正電圧を選択することにより、複数の状態(例えば、3以上の状態)の区別を正確、かつ
容易にしている。これにより、優れた特性を備える多値型の半導体装置を提供することが
できる。

0037

このように、酸化物半導体以外の材料を用いたトランジスタと、酸化物半導体を用いたト
ランジスタとを一体に備えることで、また、ビット線の電位と読み出した電位の比較結果
に基づいて補正電圧を選択する回路を有することにより、これまでにない特徴を有する半
導体装置を実現することができる。

図面の簡単な説明

0038

半導体装置を説明するための回路図。
半導体装置を説明するための断面図および平面図。
半導体装置の作製工程を説明するための断面図。
半導体装置の作製工程を説明するための断面図。
半導体装置の作製工程を説明するための断面図。
酸化物半導体を用いたトランジスタの断面図。
図6のA−A’断面におけるエネルギーバンド図(模式図)。
(A)ゲート(GE1)に正の電位(VG>0)が与えられた状態を示し、(B)ゲート(GE1)に負の電位(VG<0)が与えられた状態を示す図。
真空準位と金属の仕事関数(φM)、酸化物半導体の電子親和力χ)の関係を示す図。
半導体装置を説明するための断面図。
半導体装置を説明するための断面図。
半導体装置を説明するための断面図。
半導体装置を説明するための断面図。
メモリセルを説明するための図。
書き込み回路を説明するための図。
読み出し回路を説明するための図。
書き込みを説明するための図。
電位の分布を示す図。
動作を説明するためのフローチャート図。
補正を行わない場合のデータ書き込み後の様子の一例と、補正を行った場合のデータ書き込み後の一例を示す図。
半導体装置を説明するための図。
電子機器を説明するための図。

実施例

0039

本発明の実施の形態の一例について、図面を用いて以下に説明する。但し、本発明は以下
の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および
詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下
に示す実施の形態の記載内容に限定して解釈されるものではない。

0040

なお、図面等において示す各構成の、位置、大きさ、範囲などは、理解を容易にするため
、実際の位置、大きさ、範囲などを表していない場合がある。よって、必ずしも、図面等
に開示された位置、大きさ、範囲などに限定されない。

0041

なお、本明細書等における「第1」、「第2」、「第3」などの序数は、構成要素の混同
を避けるために付すものであり、数的に限定するものではないことを付記する。

0042

(実施の形態1)
本実施の形態では、開示する発明の一態様に係る半導体装置の構成および作製方法につい
て、図1乃至図13を参照して説明する。

0043

<半導体装置の回路構成
図1には、半導体装置の回路構成の一例を示す。当該半導体装置は、酸化物半導体以外の
材料を用いたトランジスタ160と酸化物半導体を用いたトランジスタ162によって構
成される。なお、図1では、トランジスタ162に酸化物半導体を用いたことを明示する
ため、OSの符号を合わせて付している。

0044

ここで、トランジスタ160のゲート電極と、トランジスタ162のソース電極またはド
レイン電極の一方とは、電気的に接続されている。また、第1の配線(1st Line
:ソース線とも呼ぶ)とトランジスタ160のソース電極とは、電気的に接続され、第2
の配線(2nd Line:ビット線とも呼ぶ)とトランジスタ160のドレイン電極と
は、電気的に接続されている。そして、第3の配線(3rd Line:第1信号線とも
呼ぶ)とトランジスタ162のソース電極またはドレイン電極の他方とは、電気的に接続
され、第4の配線(4th Line:第2信号線とも呼ぶ)と、トランジスタ162の
ゲート電極とは、電気的に接続されている。

0045

酸化物半導体以外の材料を用いたトランジスタ160は、酸化物半導体を用いたトランジ
スタと比較して、さらなる高速動作が可能なため、これを用いることにより、記憶内容の
読み出しなどを高速に行うことが可能である。また、酸化物半導体を用いたトランジスタ
162は、オフ電流が極めて小さいという特徴を有している。このため、トランジスタ1
62をオフ状態とすることで、トランジスタ160のゲート電極の電位を極めて長時間に
わたって保持することが可能である。

0046

ゲート電極の電位を保持することができるという特徴を生かすことで、次のように、情報
の書き込み、保持、読み出しが可能である。

0047

はじめに、情報の書き込みおよび保持について説明する。まず、第4の配線の電位を、ト
ランジスタ162がオン状態となる電位として、トランジスタ162をオン状態とする。
これにより、第3の配線の電位が、トランジスタ160のゲート電極に与えられる(書き
込み)。その後、第4の配線の電位を、トランジスタ162がオフ状態となる電位として
、トランジスタ162をオフ状態とすることにより、トランジスタ160のゲート電極の
電位が保持される(保持)。

0048

トランジスタ162のオフ電流は極めて小さいから、トランジスタ160のゲート電極の
電位は長時間にわたって保持される。例えば、トランジスタ160のゲート電極の電位が
トランジスタ160をオン状態とする電位であれば、トランジスタ160のオン状態が長
時間にわたって保持されることになる。また、トランジスタ160のゲート電極の電位が
トランジスタ160をオフ状態とする電位であれば、トランジスタ160のオフ状態が長
時間にわたって保持される。

0049

次に、情報の読み出しについて説明する。上述のように、トランジスタ160のオン状態
またはオフ状態が保持された状態において、第1の配線に所定の電位(低電位)が与えら
れると、トランジスタ160のオン状態またはオフ状態に応じて、第2の配線の電位は異
なる値をとる。例えば、トランジスタ160がオン状態の場合には、第1の配線の電位に
応じて、第2の配線の電位が低下することになる。逆に、トランジスタ160がオフ状態
の場合には、第2の配線の電位は変化しない。

0050

このように、情報が保持された状態において、第2の配線の電位を所定の電位と比較する
ことで、情報を読み出すことができる。

0051

次に、情報の書き換えについて説明する。情報の書き換えは、上記情報の書き込みおよび
保持と同様に行われる。つまり、第4の配線の電位を、トランジスタ162がオン状態と
なる電位として、トランジスタ162をオン状態とする。これにより、第3の配線の電位
(新たな情報に係る電位)が、トランジスタ160のゲート電極に与えられる。その後、
第4の配線の電位を、トランジスタ162がオフ状態となる電位として、トランジスタ1
62をオフ状態とすることにより、新たな情報が保持された状態となる。

0052

このように、開示する発明に係る半導体装置は、再度の情報の書き込みによって直接的に
情報を書き換えることが可能である。このためフラッシュメモリなどにおいて必要とされ
消去動作が不要であり、消去動作に起因する動作速度の低下を抑制することができる。
つまり、半導体装置の高速動作が実現される。

0053

なお、上記説明は、電子多数キャリアとするn型トランジスタ(nチャネル型トランジ
スタ)を用いる場合についてのものであるが、n型トランジスタに代えて、正孔を多数キ
リアとするp型トランジスタを用いることができるのはいうまでもない。

0054

また、上記構成に対して、さらに要素を付加しても良いことはいうまでもない。例えば、
トランジスタ160のゲート電極や、トランジスタ162のソース電極またはドレイン電
極の一方に容量素子を接続して、電位変動に対する許容度を高めた構成などを採用しても
良い。

0055

<半導体装置の平面構成および断面構成
図2は、上記半導体装置の構成の一例である。図2(A)には、半導体装置の断面を、図
2(B)には、半導体装置の平面を、それぞれ示す。ここで、図2(A)は、図2(B)
の線A1−A2および線B1−B2における断面に相当する。図2(A)および図2(B
)に示される半導体装置は、下部に酸化物半導体以外の材料を用いたトランジスタ160
を有し、上部に酸化物半導体を用いたトランジスタ162を有するものである。なお、ト
ランジスタ160およびトランジスタ162は、いずれもn型トランジスタとして説明す
るが、p型トランジスタを採用しても良い。特に、トランジスタ160は、p型とするこ
とが容易である。

0056

トランジスタ160は、半導体材料を含む基板100に設けられたチャネル形成領域11
6と、チャネル形成領域116を挟むように設けられた不純物領域114および高濃度
純物領域120(これらをあわせて単に不純物領域とも呼ぶ)と、チャネル形成領域11
6上に設けられたゲート絶縁層108と、ゲート絶縁層108上に設けられたゲート電極
110と、不純物領域114と電気的に接続するソース電極またはドレイン電極130a
、ソース電極またはドレイン電極130bを有する。

0057

ここで、ゲート電極110の側面にはサイドウォール絶縁層118が設けられている。ま
た、基板100の、平面図で見てサイドウォール絶縁層118と重ならない領域には、高
濃度不純物領域120を有し、高濃度不純物領域120上には金属化合物領域124が存
在する。また、基板100上にはトランジスタ160を囲むように素子分離絶縁層106
が設けられており、トランジスタ160を覆うように、層間絶縁層126および層間絶縁
層128が設けられている。ソース電極またはドレイン電極130a、ソース電極または
ドレイン電極130bは、層間絶縁層126および層間絶縁層128に形成された開口を
通じて、金属化合物領域124と電気的に接続されている。つまり、ソース電極またはド
レイン電極130a、ソース電極またはドレイン電極130bは、金属化合物領域124
を介して高濃度不純物領域120および不純物領域114と電気的に接続されている。ま
た、ゲート電極110には、ソース電極またはドレイン電極130aやソース電極または
ドレイン電極130bと同様に設けられた電極130cが電気的に接続されている。

0058

トランジスタ162は、層間絶縁層128上に設けられたゲート電極136dと、ゲート
電極136d上に設けられたゲート絶縁層138と、ゲート絶縁層138上に設けられた
酸化物半導体層140と、酸化物半導体層140上に設けられ、酸化物半導体層140と
電気的に接続されているソース電極またはドレイン電極142a、ソース電極またはドレ
イン電極142bと、を有する。

0059

ここで、ゲート電極136dは、層間絶縁層128上に形成された絶縁層132に、埋め
込まれるように設けられている。また、ゲート電極136dと同様に、ソース電極または
ドレイン電極130aに接して電極136aが、ソース電極またはドレイン電極130b
に接して電極136bが、電極130cに接して電極136cが、それぞれ形成されてい
る。

0060

また、トランジスタ162の上には、酸化物半導体層140の一部と接するように、保護
絶縁層144が設けられており、保護絶縁層144上には層間絶縁層146が設けられて
いる。ここで、保護絶縁層144および層間絶縁層146には、ソース電極またはドレイ
ン電極142a、ソース電極またはドレイン電極142bにまで達する開口が設けられて
おり、当該開口を通じて、電極150d、電極150eが、ソース電極またはドレイン電
極142a、ソース電極またはドレイン電極142bに接して形成されている。また、電
極150d、電極150eと同様に、ゲート絶縁層138、保護絶縁層144、層間絶縁
層146に設けられた開口を通じて、電極136a、電極136b、電極136cに接す
る電極150a、電極150b、電極150cが形成されている。

0061

ここで、酸化物半導体層140は水素などの不純物が十分に除去され、高純度化されてい
るものであることが望ましい。具体的には、酸化物半導体層140の水素濃度は5×10
19atoms/cm3以下、望ましくは5×1018atoms/cm3以下、より望
ましくは5×1017atoms/cm3以下とする。また、水素濃度が十分に低減され
て高純度化された酸化物半導体層140では、キャリア濃度が1×1012/cm3未満
、望ましくは1×1011/cm3以下となる。このように、水素濃度が十分に低減され
て高純度化され、i型化または実質的にi型化された酸化物半導体を用いることで、極め
て優れたオフ電流特性のトランジスタ162を得ることができる。例えば、ドレイン電圧
Vdが+1Vまたは+10Vの場合であって、ゲート電圧Vgが−5Vから−20Vの範
囲では、オフ電流は1×10−13A以下である。このように、水素濃度が十分に低減さ
れて高純度化された酸化物半導体層140を適用し、トランジスタ162のオフ電流を低
減することにより、新たな構成の半導体装置を実現することができる。なお、上述の酸化
物半導体層140中の水素濃度は、二次イオン質量分析法SIMS:Secondar
y Ion Mass Spectroscopy)で測定したものである。

0062

また、層間絶縁層146上には絶縁層152が設けられており、当該絶縁層152に埋め
込まれるように、電極154a、電極154b、電極154c、電極154dが設けられ
ている。ここで、電極154aは電極150aと接しており、電極154bは電極150
bと接しており、電極154cは電極150cおよび電極150dと接しており、電極1
54dは電極150eと接している。

0063

つまり、図2に示される半導体装置では、トランジスタ160のゲート電極110と、ト
ランジスタ162のソース電極またはドレイン電極142aとが、電極130c、電極1
36c、電極150c、電極154cおよび電極150dを介して電気的に接続されてい
る。

0064

<半導体装置の作製方法>
次に、上記半導体装置の作製方法の一例について説明する。以下では、はじめに下部のト
ランジスタ160の作製方法について図3を参照して説明し、その後、上部のトランジス
タ162の作製方法について図4および図5を参照して説明する。

0065

<下部のトランジスタの作製方法>
まず、半導体材料を含む基板100を用意する(図3(A)参照)。半導体材料を含む基
板100としては、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板
シリコンゲルマニウムなどの化合物半導体基板、SOI基板などを適用することができ
る。ここでは、半導体材料を含む基板100として、単結晶シリコン基板を用いる場合の
一例について示すものとする。なお、一般に「SOI基板」は、絶縁表面上にシリコン半
導体層が設けられた構成の基板をいうが、本明細書等においては、絶縁表面上にシリコン
以外の材料からなる半導体層が設けられた構成の基板をも含む概念として用いる。つまり
、「SOI基板」が有する半導体層は、シリコン半導体層に限定されない。また、SOI
基板には、ガラス基板などの絶縁基板上に絶縁層を介して半導体層が設けられた構成のも
のが含まれるものとする。

0066

基板100上には、素子分離絶縁層を形成するためのマスクとなる保護層102を形成す
る(図3(A)参照)。保護層102としては、例えば、酸化シリコン窒化シリコン
窒化酸化シリコンなどを材料とする絶縁層を用いることができる。なお、この工程の前後
において、トランジスタのしきい値電圧を制御するために、n型の導電性を付与する不純
元素やp型の導電性を付与する不純物元素を基板100に添加してもよい。半導体がシ
リコンの場合、n型の導電性を付与する不純物としては、例えば、リン砒素などを用い
ることができる。また、p型の導電性を付与する不純物としては、例えば、硼素アルミ
ニウム、ガリウムなどを用いることができる。

0067

次に、上記の保護層102をマスクとしてエッチングを行い、保護層102に覆われてい
ない領域(露出している領域)の基板100の一部を除去する。これにより分離された半
導体領域104が形成される(図3(B)参照)。当該エッチングには、ドライエッチ
グを用いるのが好適であるが、ウェットエッチングを用いても良い。エッチングガスやエ
チング液については被エッチング材料に応じて適宜選択することができる。

0068

次に、半導体領域104を覆うように絶縁層を形成し、半導体領域104に重畳する領域
の絶縁層を選択的に除去することで、素子分離絶縁層106を形成する(図3(B)参照
)。当該絶縁層は、酸化シリコンや窒化シリコン、窒化酸化シリコンなどを用いて形成さ
れる。絶縁層の除去方法としては、CMPなどの研磨処理エッチング処理などがあるが
、そのいずれを用いても良い。なお、半導体領域104の形成後、または、素子分離絶縁
層106の形成後には、上記保護層102を除去する。

0069

次に、半導体領域104上に絶縁層を形成し、当該絶縁層上に導電材料を含む層を形成す
る。

0070

絶縁層は後のゲート絶縁層となるものであり、CVD法スパッタリング法等を用いて得
られる酸化シリコン、窒化酸化シリコン、窒化シリコン、酸化ハフニウム酸化アルミ
ウム、酸化タンタル等を含む膜の単層構造または積層構造とすると良い。他に、高密度
ラズマ処理や熱酸化処理によって、半導体領域104の表面を酸化、窒化させることによ
り、上記絶縁層を形成してもよい。高密度プラズマ処理は、例えば、He、Ar、Kr、
Xeなどの希ガスと、酸素酸化窒素アンモニア窒素、水素などの混合ガスを用いて
行うことができる。また、絶縁層の厚さは特に限定されないが、例えば、1nm以上10
0nm以下とすることができる。

0071

導電材料を含む層は、アルミニウムや銅、チタンタンタルタングステン等の金属材料
を用いて形成することができる。また、導電材料を含む多結晶シリコンなどの半導体材料
を用いて、導電材料を含む層を形成しても良い。形成方法も特に限定されず、蒸着法、C
VD法、スパッタリング法、スピンコート法などの各種成膜方法を用いることができる。
なお、本実施の形態では、導電材料を含む層を、金属材料を用いて形成する場合の一例に
ついて示すものとする。

0072

その後、絶縁層および導電材料を含む層を選択的にエッチングして、ゲート絶縁層108
、ゲート電極110を形成する(図3(C)参照)。

0073

次に、ゲート電極110を覆う絶縁層112を形成する(図3(C)参照)。そして、半
導体領域104にリン(P)やヒ素(As)などを添加して、基板100との浅い接合
さの不純物領域114を形成する(図3(C)参照)。なお、ここではn型トランジスタ
を形成するためにリンやヒ素を添加しているが、p型トランジスタを形成する場合には、
硼素(B)やアルミニウム(Al)などの不純物元素を添加すればよい。なお、不純物領
域114の形成により、半導体領域104のゲート絶縁層108下部には、チャネル形成
領域116が形成される(図3(C)参照)。ここで、添加する不純物の濃度は適宜設定
することができるが、半導体素子が高度に微細化される場合には、その濃度を高くするこ
とで短チャネル効果を抑制できる。また、ここでは、絶縁層112を形成した後に不純物
領域114を形成する工程を採用しているが、不純物領域114を形成した後に絶縁層1
12を形成する工程としても良い。

0074

次に、サイドウォール絶縁層118を形成する(図3(D)参照)。サイドウォール絶縁
層118は、絶縁層112を覆うように絶縁層を形成した後に、当該絶縁層に異方性の高
いエッチング処理を適用することで、自己整合的に形成することができる。また、この際
に、絶縁層112を部分的にエッチングして、ゲート電極110の上面と、不純物領域1
14の上面を露出させると良い。

0075

次に、ゲート電極110、不純物領域114、サイドウォール絶縁層118等を覆うよう
に、絶縁層を形成する。そして、当該絶縁層が不純物領域114と接する領域に、リン(
P)やヒ素(As)などを添加して、高濃度不純物領域120を形成する(図3(E)参
照)。その後、上記絶縁層を除去し、ゲート電極110、サイドウォール絶縁層118、
高濃度不純物領域120等を覆うように金属層122を形成する(図3(E)参照)。当
該金属層122は、真空蒸着法やスパッタリング法、スピンコート法などの各種成膜方法
を用いて形成することができる。金属層122は、半導体領域104を構成する半導体材
料と反応して低抵抗金属化合物となる金属材料を用いて形成することが望ましい。この
ような金属材料としては、例えば、チタン、タンタル、タングステン、ニッケルコバ
ト、白金等がある。

0076

次に、熱処理を施して、上記金属層122と半導体材料とを反応させる。これにより、高
濃度不純物領域120に接する金属化合物領域124が形成される(図3(F)参照)。
なお、ゲート電極110として多結晶シリコンなどを用いる場合には、ゲート電極110
の金属層122と接触する部分にも、金属化合物領域が形成されることになる。

0077

上記熱処理としては、例えば、フラッシュランプ照射による熱処理を用いることができ
る。もちろん、その他の熱処理方法を用いても良いが、金属化合物の形成に係る化学反応
制御性を向上させるためには、ごく短時間の熱処理が実現できる方法を用いることが望
ましい。なお、上記の金属化合物領域は、金属材料と半導体材料との反応により形成され
るものであり、十分に導電性が高められた領域である。当該金属化合物領域を形成するこ
とで、電気抵抗を十分に低減し、素子特性を向上させることができる。なお、金属化合物
領域124を形成した後には、金属層122は除去する。

0078

次に、上述の工程により形成された各構成を覆うように、層間絶縁層126、層間絶縁層
128を形成する(図3(G)参照)。層間絶縁層126や層間絶縁層128は、酸化シ
リコン、窒化酸化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タ
タル等の無機絶縁材料を含む材料を用いて形成することができる。また、ポリイミド
アクリル等の有機絶縁材料を用いて形成することも可能である。なお、ここでは、層間絶
縁層126と層間絶縁層128の二層構造としているが、層間絶縁層の構成はこれに限定
されない。層間絶縁層128の形成後には、その表面を、CMPやエッチング処理などに
よって平坦化しておくことが望ましい。

0079

その後、上記層間絶縁層に、金属化合物領域124にまで達する開口を形成し、当該開口
に、ソース電極またはドレイン電極130a、ソース電極またはドレイン電極130bを
形成する(図3(H)参照)。ソース電極またはドレイン電極130aやソース電極また
はドレイン電極130bは、例えば、開口を含む領域にPVD法やCVD法などを用いて
導電層を形成した後、エッチング処理やCMPなどの方法を用いて、上記導電層の一部を
除去することにより形成することができる。

0080

なお、上記導電層の一部を除去してソース電極またはドレイン電極130aやソース電極
またはドレイン電極130bを形成する際には、その表面が平坦になるように加工するこ
とが望ましい。例えば、開口を含む領域にチタン膜窒化チタン膜を薄く形成した後に、
開口に埋め込むようにタングステン膜を形成する場合には、その後のCMPによって、不
要なタングステン膜、チタン膜、窒化チタン膜などを除去すると共に、その表面の平坦性
を向上させることができる。このように、ソース電極またはドレイン電極130a、ソー
ス電極またはドレイン電極130bを含む表面を平坦化することにより、後の工程におい
て、良好な電極、配線、絶縁層、半導体層などを形成することが可能となる。

0081

なお、ここでは、金属化合物領域124と接触するソース電極またはドレイン電極130
aやソース電極またはドレイン電極130bのみを示しているが、この工程において、ゲ
ト電極110と接触する電極(例えば、図2における電極130c)などをあわせて形
成することができる。ソース電極またはドレイン電極130a、ソース電極またはドレイ
ン電極130bとして用いることができる材料について特に限定はなく、各種導電材料を
用いることができる。例えば、モリブデン、チタン、クロム、タンタル、タングステン、
アルミニウム、銅、ネオジムスカンジウムなどの導電性材料を用いることができる。

0082

以上により、半導体材料を含む基板100を用いたトランジスタ160が形成される。な
お、上記工程の後には、さらに電極や配線、絶縁層などを形成しても良い。配線の構造と
して、層間絶縁層および導電層の積層構造でなる多層配線構造を採用することにより、高
度に集積化した半導体装置を提供することができる。

0083

<上部のトランジスタの作製方法>
次に、図4および図5を用いて、層間絶縁層128上にトランジスタ162を作製する工
程について説明する。なお、図4および図5は、層間絶縁層128上の各種電極や、トラ
ンジスタ162などの作製工程を示すものであるから、トランジスタ162の下部に存在
するトランジスタ160等については省略している。

0084

まず、層間絶縁層128、ソース電極またはドレイン電極130a、ソース電極またはド
レイン電極130b、電極130c上に絶縁層132を形成する(図4(A)参照)。絶
縁層132はPVD法やCVD法などを用いて形成することができる。また、酸化シリコ
ン、窒化酸化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タン
ル等の無機絶縁材料を含む材料を用いて形成することができる。

0085

次に、絶縁層132に対し、ソース電極またはドレイン電極130a、ソース電極または
ドレイン電極130b、および、電極130cにまで達する開口を形成する。この際、後
にゲート電極136dが形成される領域にも併せて開口を形成する。そして、上記開口に
埋め込むように、導電層134を形成する(図4(B)参照)。上記開口はマスクを用い
たエッチングなどの方法で形成することができる。当該マスクは、フォトマスクを用いた
露光などの方法によって形成することが可能である。エッチングとしてはウェットエッチ
ング、ドライエッチングのいずれを用いても良いが、微細加工の観点からは、ドライエッ
チングを用いることが好適である。導電層134の形成は、PVD法やCVD法などの成
膜法を用いて行うことができる。導電層134の形成に用いることができる材料としては
、モリブデン、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム
、スカンジウムなどの導電性材料や、これらの合金化合物(例えば窒化物)などが挙げ
られる。

0086

より具体的には、例えば、開口を含む領域にPVD法によりチタン膜を薄く形成し、CV
D法により窒化チタン膜を薄く形成した後に、開口に埋め込むようにタングステン膜を形
成する方法を適用することができる。ここで、PVD法により形成されるチタン膜は、下
部電極(ここではソース電極またはドレイン電極130a、ソース電極またはドレイン電
極130b、電極130cなど)との界面の酸化膜還元し、下部電極との接触抵抗を低
減させる機能を有する。また、その後に形成される窒化チタン膜は、導電性材料の拡散
抑制するバリア機能を備える。また、チタンや窒化チタンなどによるバリア膜を形成した
後に、メッキ法により銅膜を形成してもよい。

0087

導電層134を形成した後には、エッチング処理やCMPなどの方法を用いて導電層13
4の一部を除去し、絶縁層132を露出させて、電極136a、電極136b、電極13
6c、ゲート電極136dを形成する(図4(C)参照)。なお、上記導電層134の一
部を除去して電極136a、電極136b、電極136c、ゲート電極136dを形成す
る際には、表面が平坦になるように加工することが望ましい。このように、絶縁層132
、電極136a、電極136b、電極136c、ゲート電極136dの表面を平坦化する
ことにより、後の工程において、良好な電極、配線、絶縁層、半導体層などを形成するこ
とが可能となる。

0088

次に、絶縁層132、電極136a、電極136b、電極136c、ゲート電極136d
を覆うように、ゲート絶縁層138を形成する(図4(D)参照)。ゲート絶縁層138
は、CVD法やスパッタリング法等を用いて形成することができる。また、ゲート絶縁層
138は、酸化珪素窒化珪素酸化窒化珪素窒化酸化珪素、酸化アルミニウム、酸化
ハフニウム、酸化タンタルなどを含むように形成するのが好適である。なお、ゲート絶縁
層138は、単層構造としても良いし、積層構造としても良い。例えば、原料ガスとして
シラン(SiH4)、酸素、窒素を用いたプラズマCVD法により、酸化窒化珪素でな
るゲート絶縁層138を形成することができる。ゲート絶縁層138の厚さは特に限定さ
れないが、例えば、10nm以上500nm以下とすることができる。積層構造の場合は
、例えば、膜厚50nm以上200nm以下の第1のゲート絶縁層と、第1のゲート絶縁
層上の膜厚5nm以上300nm以下の第2のゲート絶縁層の積層とすると好適である。

0089

なお、不純物を除去することによりi型化または実質的にi型化された酸化物半導体(高
純度化された酸化物半導体)は、界面準位界面電荷に対して極めて敏感であるため、こ
のような酸化物半導体を酸化物半導体層に用いる場合には、ゲート絶縁層との界面は重要
である。つまり、高純度化された酸化物半導体層に接するゲート絶縁層138には、高品
質化が要求されることになる。

0090

例えば、μ波(2.45GHz)を用いた高密度プラズマCVD法は、緻密で絶縁耐圧
高い高品質なゲート絶縁層138を形成できる点で好適である。高純度化された酸化物半
導体層と高品質ゲート絶縁層とが密接することにより、界面準位を低減して界面特性を良
好なものとすることができるからである。

0091

もちろん、ゲート絶縁層として良質な絶縁層を形成できるものであれば、高純度化された
酸化物半導体層を用いる場合であっても、スパッタリング法やプラズマCVD法など他の
方法を適用することができる。また、形成後の熱処理によって、膜質や酸化物半導体層と
の界面特性が改質される絶縁層を適用しても良い。いずれにしても、ゲート絶縁層138
としての膜質が良好であると共に、酸化物半導体層との界面準位密度を低減し、良好な界
面を形成できるものを形成すれば良い。

0092

さらに、85℃、2×106V/cm、12時間のゲートバイアス熱ストレス試験(B
試験)においては、不純物が酸化物半導体に添加されていると、不純物と酸化物半導体
の主成分との結合が、強電界(B:バイアス)と高温(T:温度)により切断され、生成
された未結合手がしきい値電圧(Vth)のドリフトを誘発することとなる。

0093

これに対して、酸化物半導体の不純物、特に水素や水などを極力排除し、上記のようにゲ
ート絶縁層との界面特性を良好にすることにより、BT試験に対しても安定なトランジス
タを得ることが可能である。

0094

次いで、ゲート絶縁層138上に、酸化物半導体層を形成し、マスクを用いたエッチング
などの方法によって該酸化物半導体層を加工して、島状の酸化物半導体層140を形成す
る(図4(E)参照)。

0095

酸化物半導体層としては、四元金属酸化物であるIn−Sn−Ga−Zn−Oや、三元
系金属酸化物であるIn−Ga−Zn−O、In−Sn−Zn−O、In−Al−Zn−
O、Sn−Ga−Zn−O、Al−Ga−Zn−O、Sn−Al−Zn−Oや、二元系
属酸化物であるIn−Zn−O、Sn−Zn−O、Al−Zn−O、Zn−Mg−O、S
n−Mg−O、In−Mg−Oや、In−O、Sn−O、Zn−Oなどを用いた酸化物半
導体層を適用することができる。また、上記酸化物半導体層中にSiO2を含ませても良
い。

0096

また、酸化物半導体層は、InMO3(ZnO)m(m>0)で表記される薄膜を用いる
ことができる。ここで、Mは、Ga、Al、MnおよびCoから選ばれた一または複数の
金属元素を示す。例えばMとして、Ga、Ga及びAl、Ga及びMn、またはGa及び
Coなどがある。InMO3(ZnO)m(m>0)で表記される構造の酸化物半導体膜
のうち、MとしてGaを含む構造の酸化物半導体を、In−Ga−Zn−O酸化物半導体
と呼び、その薄膜をIn−Ga−Zn−O酸化物半導体膜(In−Ga−Zn−O非晶質
膜)などと呼ぶこととする。

0097

本実施の形態では、酸化物半導体層としてIn−Ga−Zn−O系の酸化物半導体成膜
ターゲットを用いて、非晶質の酸化物半導体層をスパッタ法により形成することとする。
なお、非晶質の酸化物半導体層中にシリコンを添加することで、その結晶化を抑制するこ
とができるから、例えば、SiO2を2重量%以上10重量%以下含むターゲットを用い
て酸化物半導体層を形成しても良い。

0098

酸化物半導体層をスパッタリング法で作製するためのターゲットとしては、例えば、酸化
亜鉛を主成分とする金属酸化物のターゲットを用いることができる。また、In、Ga、
およびZnを含む酸化物半導体成膜用ターゲット組成比として、In2O3:Ga2O
3:ZnO=1:1:1[mol数比]、In:Ga:Zn=1:1:0.5[atom
%])などを用いることもできる。また、In、Ga、およびZnを含む酸化物半導体成
膜用ターゲットとして、In2O3:Ga2O3:ZnO=1:1:2[mol数比]、
またはIn2O3:Ga2O3:ZnO=1:1:4[mol数比]の組成比を有するタ
ゲットなどを用いても良い。酸化物半導体成膜用ターゲットの充填率は90%以上10
0%以下、好ましくは95%以上(例えば99.9%)である。充填率の高い酸化物半導
体成膜用ターゲットを用いることにより、緻密な酸化物半導体層が形成される。

0099

酸化物半導体層の形成雰囲気は、希ガス(代表的にはアルゴン)雰囲気、酸素雰囲気、ま
たは、希ガス(代表的にはアルゴン)と酸素との混合雰囲気とするのが好適である。具体
的には、例えば、水素、水、水酸基または水素化物などの不純物の濃度が、数ppm程度
(望ましくは濃度数ppb程度)にまで除去された高純度ガスを用いるのが好適である。

0100

酸化物半導体層の形成の際には、減圧状態に保持された処理室内に基板を保持し、基板温
度を100℃以上600℃以下好ましくは200℃以上400℃以下とする。基板を加熱
しながら酸化物半導体層を形成することにより、酸化物半導体層に含まれる不純物濃度
低減することができる。また、スパッタリングによる損傷が軽減される。そして、処理室
内の残留水分を除去しつつ水素および水が除去されたスパッタガスを導入し、金属酸化物
をターゲットとして酸化物半導体層を形成する。処理室内の残留水分を除去するためには
吸着型真空ポンプを用いることが好ましい。例えば、クライオポンプイオンポンプ
、チタンサブリメーションポンプを用いることができる。また、排気手段としては、ター
ポンプコールドトラップを加えたものであってもよい。クライオポンプを用いて排気
した成膜室は、例えば、水素原子、水(H2O)など水素原子を含む化合物(より好まし
くは炭素原子を含む化合物も)等が排気されるため、当該成膜室で形成した酸化物半導体
層に含まれる不純物の濃度を低減できる。

0101

形成条件としては、例えば、基板とターゲットの間との距離が100mm、圧力が0.6
Pa、直流(DC)電力が0.5kW、雰囲気が酸素(酸素流量比率100%)雰囲気、
といった条件を適用することができる。なお、パルス直流(DC)電源を用いると、成膜
時に発生する粉状物質パーティクルゴミともいう)が軽減でき、膜厚分布も均一とな
るため、好ましい。酸化物半導体層の厚さは、2nm以上200nm以下、好ましくは5
nm以上30nm以下とする。なお、適用する酸化物半導体材料により適切な厚さは異な
るから、その厚さは用いる材料に応じて適宜選択すればよい。

0102

なお、酸化物半導体層をスパッタ法により形成する前には、アルゴンガスを導入してプラ
ズマを発生させる逆スパッタを行い、ゲート絶縁層138の表面に付着しているゴミを除
去するのが好適である。ここで、逆スパッタとは、通常のスパッタにおいては、スパッタ
ターゲットにイオン衝突させるところ、逆に、処理表面にイオンを衝突させることによ
ってその表面を改質する方法のことをいう。処理表面にイオンを衝突させる方法としては
アルゴン雰囲気下で処理表面側に高周波電圧印加して、基板付近プラズマを生成す
る方法などがある。なお、アルゴン雰囲気に代えて窒素雰囲気ヘリウム雰囲気、酸素雰
囲気などを用いても良い。

0103

上記酸化物半導体層のエッチングには、ドライエッチング、ウェットエッチングのいずれ
を用いても良い。もちろん、両方を組み合わせて用いることもできる。所望の形状にエッ
チングできるように、材料に合わせてエッチング条件(エッチングガスやエッチング液
エッチング時間、温度等)を適宜設定する。

0104

ドライエッチングに用いるエッチングガスには、例えば、塩素を含むガス塩素系ガス
例えば塩素(Cl2)、塩化硼素(BCl3)、塩化珪素(SiCl4)、四塩化炭素
CCl4)など)などがある。また、フッ素を含むガス(フッ素系ガス、例えば四弗化炭
素(CF4)、六弗化硫黄SF6)、三弗化窒素(NF3)、トリフルオロメタン(C
HF3)など)、臭化水素(HBr)、酸素(O2)、これらのガスにヘリウム(He)
やアルゴン(Ar)などの希ガスを添加したガス、などを用いても良い。

0105

ドライエッチング法としては、平行平板型RIE(Reactive Ion Etch
ing)法や、ICP(Inductively Coupled Plasma:誘導
結合型プラズマ)エッチング法を用いることができる。所望の形状にエッチングできるよ
うに、エッチング条件(コイル型の電極に印加される電力量、基板側の電極に印加される
電力量、基板側の電極温度等)は適宜設定する。

0106

ウェットエッチングに用いるエッチング液としては、燐酸酢酸硝酸を混ぜた溶液、ア
ンモニア過水(31重量%過酸化水素水:28重量%アンモニア水:水=5:2:2)な
どを用いることができる。また、ITO07N(関東化学社製)などのエッチング液を用
いてもよい。

0107

次いで、酸化物半導体層に第1の熱処理を行うことが望ましい。この第1の熱処理によっ
て酸化物半導体層の脱水化または脱水素化を行うことができる。第1の熱処理の温度は、
300℃以上750℃以下、好ましくは400℃以上基板歪み点未満とする。例えば、
抵抗発熱体などを用いた電気炉に基板を導入し、酸化物半導体層140に対して窒素雰囲
気下450℃において1時間の熱処理を行う。この間、酸化物半導体層140は、大気
触れないようにして、水や水素の再混入が行われないようにする。

0108

なお、熱処理装置は電気炉に限られず、加熱されたガスなどの媒体からの熱伝導、または
熱輻射によって、被処理物を加熱する装置であっても良い。例えば、GRTA(Gas
Rapid Thermal Anneal)装置、LRTA(Lamp Rapid
Thermal Anneal)装置等のRTA(Rapid Thermal Ann
eal)装置を用いることができる。LRTA装置は、ハロゲンランプメタルハライド
ランプキセノンアークランプカーボンアークランプ高圧ナトリウムランプ高圧水
銀ランプなどのランプから発する光(電磁波)の輻射により、被処理物を加熱する装置で
ある。GRTA装置は、高温のガスを用いて熱処理を行う装置である。気体としては、ア
ルゴンなどの希ガス、または窒素のような、熱処理によって被処理物と反応しない不活性
気体が用いられる。

0109

例えば、第1の熱処理として、650℃〜700℃の高温に加熱した不活性ガス中に基板
投入し、数分間加熱した後、当該不活性ガス中から基板を取り出すGRTA処理を行っ
てもよい。GRTA処理を用いると短時間での高温熱処理が可能となる。また、短時間の
熱処理であるため、基板の歪み点を超える温度条件であっても適用が可能となる。

0110

なお、第1の熱処理は、窒素、または希ガス(ヘリウム、ネオン、アルゴン等)を主成分
とする雰囲気であって、水、水素などが含まれない雰囲気で行うことが望ましい。例えば
、熱処理装置に導入する窒素、またはヘリウム、ネオン、アルゴン等の希ガスの純度を、
6N(99.9999%)以上、好ましくは7N(99.99999%)以上(すなわち
、不純物濃度が1ppm以下、好ましくは0.1ppm以下)とする。

0111

第1の熱処理の条件、または酸化物半導体層の材料によっては、酸化物半導体層が結晶化
し、微結晶または多結晶となる場合もある。例えば、結晶化率が90%以上、または80
%以上の微結晶の酸化物半導体層となる場合もある。また、第1の熱処理の条件、または
酸化物半導体層の材料によっては、結晶成分を含まない非晶質の酸化物半導体層となる場
合もある。

0112

また、非晶質の酸化物半導体(例えば、酸化物半導体層の表面)に微結晶(粒径1nm以
上20nm以下(代表的には2nm以上4nm以下))が混在する酸化物半導体層となる
場合もある。

0113

また、非晶質中に微結晶を配列させることで、酸化物半導体層の電気的特性を変化させる
ことも可能である。例えば、In−Ga−Zn−O系の酸化物半導体成膜用ターゲットを
用いて酸化物半導体層を形成する場合には、電気的異方性を有するIn2Ga2ZnO7
結晶粒配向した微結晶部を形成することで、酸化物半導体層の電気的特性を変化させ
ることができる。

0114

より具体的には、例えば、In2Ga2ZnO7のc軸が酸化物半導体層の表面に垂直な
方向をとるように配向させることで、酸化物半導体層の表面に平行な方向の導電性を向上
させ、酸化物半導体層の表面に垂直な方向の絶縁性を向上させることができる。また、こ
のような微結晶部は、酸化物半導体層中への水や水素などの不純物の侵入を抑制する機能
を有する。

0115

なお、上述の微結晶部を有する酸化物半導体層は、GRTA処理による酸化物半導体層の
表面加熱によって形成することができる。また、Znの含有量がInまたはGaの含有量
より小さいスパッタターゲットを用いることで、より好適に形成することが可能である。

0116

酸化物半導体層140に対する第1の熱処理は、島状の酸化物半導体層140に加工する
前の酸化物半導体層に行うこともできる。その場合には、第1の熱処理後に、加熱装置
ら基板を取り出し、フォトリソグラフィ工程を行うことになる。

0117

なお、上記第1の熱処理は、酸化物半導体層140に対する脱水化、脱水素化の効果があ
るから、脱水化処理、脱水素化処理などと呼ぶこともできる。このような脱水化処理、脱
水素化処理は、酸化物半導体層の形成後、酸化物半導体層140上にソース電極またはド
レイン電極を積層させた後、ソース電極またはドレイン電極上に保護絶縁層を形成した後
、などのタイミングにおいて行うことが可能である。また、このような脱水化処理、脱水
素化処理は、一回に限らず複数回行っても良い。

0118

次に、酸化物半導体層140に接するように、ソース電極またはドレイン電極142a、
ソース電極またはドレイン電極142bを形成する(図4(F)参照)。ソース電極また
はドレイン電極142a、ソース電極またはドレイン電極142bは、酸化物半導体層1
40を覆うように導電層を形成した後、当該導電層を選択的にエッチングすることにより
形成することができる。

0119

導電層は、スパッタ法をはじめとするPVD法や、プラズマCVD法などのCVD法を用
いて形成することができる。また、導電層の材料としては、アルミニウム、クロム、銅、
タンタル、チタン、モリブデン、タングステンからから選ばれた元素や、上述した元素を
成分とする合金等を用いることができる。マンガンマグネシウムジルコニウム、ベリ
リウム、トリウムから選択されたいずれか一または複数の材料を用いてもよい。また、ア
ルミニウムに、チタン、タンタル、タングステン、モリブデン、クロム、ネオジム、スカ
ンジウムから選ばれた元素を単数、または複数組み合わせた材料を用いてもよい。

0120

また、導電層は、導電性の金属酸化物で形成しても良い。導電性の金属酸化物としては酸
インジウム(In2O3)、酸化スズ(SnO2)、酸化亜鉛(ZnO)、酸化インジ
ウム酸化スズ合金(In2O3—SnO2、ITOと略記する場合がある)、酸化インジ
ウム酸化亜鉛合金(In2O3—ZnO)または、これらの金属酸化物材料にシリコン若
しくは酸化シリコンを含ませたものを用いることができる。

0121

導電層は、単層構造であっても良いし、2層以上の積層構造としてもよい。例えば、シリ
コンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜が積層された2層構
造、チタン膜とアルミニウム膜とチタン膜とが積層された3層構造などが挙げられる。

0122

ここで、エッチングに用いるマスク形成時の露光には、紫外線KrFレーザ光やArF
レーザ光を用いるのが好適である。

0123

トランジスタのチャネル長(L)は、ソース電極またはドレイン電極142aの下端部と
、ソース電極またはドレイン電極142bの下端部との間隔によって決定される。なお、
チャネル長(L)が25nm未満において露光を行う場合には、数nm〜数10nmと極
めて波長が短い超紫外線(Extreme Ultraviolet)を用いてマスク形
成の露光を行う。超紫外線による露光は、解像度が高く焦点深度も大きい。従って、後に
形成されるトランジスタのチャネル長(L)を10nm以上1000nm以下とすること
も可能であり、回路の動作速度を高速化できる。さらにオフ電流値が極めて小さいため、
消費電力が大きくならずに済む。

0124

なお、導電層のエッチングの際には、酸化物半導体層140が除去されないように、それ
ぞれの材料およびエッチング条件を適宜調節する。なお、材料およびエッチング条件によ
っては、当該工程において、酸化物半導体層140の一部がエッチングされ、溝部(凹部
)を有する酸化物半導体層となることもある。

0125

また、酸化物半導体層140とソース電極またはドレイン電極142aの間や、酸化物半
導体層140とソース電極またはドレイン電極142bの間には、酸化物導電層を形成し
てもよい。酸化物導電層と、ソース電極またはドレイン電極142aやソース電極または
ドレイン電極142bを形成するための金属層は、連続して形成すること(連続成膜)が
可能である。酸化物導電層はソース領域またはドレイン領域として機能しうる。このよう
な酸化物導電層を設けることで、ソース領域またはドレイン領域の低抵抗化を図ることが
できるため、トランジスタの高速動作が実現される。

0126

また、上記マスクの使用数工程数を削減するため、透過した光が複数の強度となる露光
マスクである多階調マスクによってレジストマスクを形成し、これを用いてエッチング工
程を行ってもよい。多階調マスクを用いて形成したレジストマスクは、複数の厚みを有す
る形状(階段状)となり、アッシングによりさらに形状を変形させることができるため、
異なるパターンに加工する複数のエッチング工程に用いることができる。つまり、一枚の
多階調マスクによって、少なくとも二種類以上の異なるパターンに対応するレジストマス
クを形成することができる。よって、露光マスク数を削減することができ、対応するフォ
トリグラフィ工程も削減できるため、工程の簡略化が図れる。

0127

なお、上述の工程の後には、N2O、N2、またはArなどのガスを用いたプラズマ処理
を行うのが好ましい。当該プラズマ処理によって、露出している酸化物半導体層の表面に
付着した水などが除去される。また、酸素とアルゴンの混合ガスを用いてプラズマ処理を
行ってもよい。

0128

次に、大気に触れさせることなく、酸化物半導体層140の一部に接する保護絶縁層14
4を形成する(図4(G)参照)。

0129

保護絶縁層144は、スパッタ法など、保護絶縁層144に水、水素等の不純物を混入さ
せない方法を適宜用いて形成することができる。また、その厚さは、少なくとも1nm以
上とする。保護絶縁層144に用いることができる材料としては、酸化珪素、窒化珪素、
酸化窒化珪素、窒化酸化珪素などがある。また、その構造は、単層構造としても良いし、
積層構造としても良い。保護絶縁層144を形成する際の基板温度は、室温以上300℃
以下とするのが好ましく、雰囲気は、希ガス(代表的にはアルゴン)雰囲気、酸素雰囲気
、または希ガス(代表的にはアルゴン)と酸素の混合雰囲気とするのが好適である。

0130

保護絶縁層144に水素が含まれると、その水素の酸化物半導体層への侵入や、水素によ
る酸化物半導体層中の酸素の引き抜き、などが生じ、酸化物半導体層のバックチャネル
が低抵抗化してしまい、寄生チャネルが形成されるおそれがある。よって、保護絶縁層1
44はできるだけ水素を含まないように、形成方法においては水素を用いないことが重要
である。

0131

また、処理室内の残留水分を除去しつつ保護絶縁層144を形成することが好ましい。酸
化物半導体層140および保護絶縁層144に水素、水酸基または水が含まれないように
するためである。

0132

処理室内の残留水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。
例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが
好ましい。また、排気手段としては、ターボポンプにコールドトラップを加えたものであ
ってもよい。クライオポンプを用いて排気した成膜室は、例えば、水素原子や、水(H2
O)など水素原子を含む化合物等が除去されているため、当該成膜室で形成した保護絶縁
層144に含まれる不純物の濃度を低減できる。

0133

保護絶縁層144を形成する際に用いるスパッタガスとしては、水素、水、水酸基または
水素化物などの不純物の濃度が数ppm程度(望ましくは、濃度数ppb程度)にまで除
去された高純度ガスを用いることが好ましい。

0134

次いで、不活性ガス雰囲気下、または酸素ガス雰囲気下で第2の熱処理(好ましくは20
0℃以上400℃以下、例えば250℃以上350℃以下)を行うのが望ましい。例えば
、窒素雰囲気下で250℃、1時間の第2の熱処理を行う。第2の熱処理を行うと、トラ
ンジスタの電気的特性のばらつきを低減することができる。

0135

また、大気中、100℃以上200℃以下、1時間以上30時間以下の熱処理を行っても
よい。この熱処理は一定の加熱温度を保持して加熱してもよいし、室温から、100℃以
上200℃以下の加熱温度への昇温と、加熱温度から室温までの降温を複数回くりかえし
て行ってもよい。また、この熱処理を、保護絶縁層の形成前に、減圧下で行ってもよい。
減圧下で熱処理を行うと、加熱時間を短縮することができる。なお、当該熱処理は、上記
第2の熱処理に代えて行っても良いし、第2の熱処理の前後などに行っても良い。

0136

次に、保護絶縁層144上に、層間絶縁層146を形成する(図5(A)参照)。層間絶
縁層146はPVD法やCVD法などを用いて形成することができる。また、酸化シリコ
ン、窒化酸化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタ
ル等の無機絶縁材料を含む材料を用いて形成することができる。層間絶縁層146の形成
後には、その表面を、CMPやエッチングなどの方法によって平坦化しておくことが望ま
しい。

0137

次に、層間絶縁層146、保護絶縁層144、およびゲート絶縁層138に対し、電極1
36a、電極136b、電極136c、ソース電極またはドレイン電極142a、ソース
電極またはドレイン電極142bにまで達する開口を形成し、当該開口に埋め込むように
導電層148を形成する(図5(B)参照)。上記開口はマスクを用いたエッチングなど
の方法で形成することができる。当該マスクは、フォトマスクを用いた露光などの方法に
よって形成することが可能である。エッチングとしてはウェットエッチング、ドライエッ
チングのいずれを用いても良いが、微細加工の観点からは、ドライエッチングを用いるこ
とが好適である。導電層148の形成は、PVD法やCVD法などの成膜法を用いて行う
ことができる。導電層148の形成に用いることができる材料としては、モリブデン、チ
タン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウムな
どの導電性材料や、これらの合金、化合物(例えば窒化物)などが挙げられる。

0138

具体的には、例えば、開口を含む領域にPVD法によりチタン膜を薄く形成し、CVD法
により窒化チタン膜を薄く形成した後に、開口に埋め込むようにタングステン膜を形成す
る方法を適用することができる。ここで、PVD法により形成されるチタン膜は、下部電
極(ここでは、電極136a、電極136b、電極136c、ソース電極またはドレイン
電極142a、ソース電極またはドレイン電極142b)との界面の酸化膜を還元し、下
部電極との接触抵抗を低減させる機能を有する。また、その後の形成される窒化チタンは
、導電性材料の拡散を抑制するバリア機能を備える。また、チタンや窒化チタンなどによ
るバリア膜を形成した後に、メッキ法により銅膜を形成してもよい。

0139

導電層148を形成した後には、エッチングやCMPなどの方法を用いて導電層148の
一部を除去し、層間絶縁層146を露出させて、電極150a、電極150b、電極15
0c、電極150d、電極150eを形成する(図5(C)参照)。なお、上記導電層1
48の一部を除去して電極150a、電極150b、電極150c、電極150d、電極
150eを形成する際には、表面が平坦になるように加工することが望ましい。このよう
に、層間絶縁層146、電極150a、電極150b、電極150c、電極150d、電
極150eの表面を平坦化することにより、後の工程において、良好な電極、配線、絶縁
層、半導体層などを形成することが可能となる。

0140

さらに、絶縁層152を形成し、絶縁層152に、電極150a、電極150b、電極1
50c、電極150d、電極150eにまで達する開口を形成し、当該開口に埋め込むよ
うに導電層を形成した後、エッチングやCMPなどの方法を用いて導電層の一部を除去し
、絶縁層152を露出させて、電極154a、電極154b、電極154c、電極154
dを形成する(図5(D)参照)。当該工程は、電極150a等を形成する場合と同様で
あるから、詳細は省略する。

0141

上述のような方法でトランジスタ162を作製した場合、酸化物半導体層140の水素濃
度は5×1019atoms/cm3以下となり、また、トランジスタ162のオフ電流
は1×10−13A以下となる。このような、水素濃度が十分に低減されて高純度化され
た酸化物半導体層140を適用することで、優れた特性のトランジスタ162を得ること
ができる。また、下部に酸化物半導体以外の材料を用いたトランジスタ160を有し、上
部に酸化物半導体を用いたトランジスタ162を有する優れた特性の半導体装置を作製す
ることができる。

0142

なお、酸化物半導体との比較対象たり得る半導体材料としては、炭化珪素(例えば、4H
−SiC)がある。酸化物半導体と4H−SiCはいくつかの共通点を有している。キャ
リア密度はその一例である。常温での酸化物半導体の真性キャリア密度は10−7/cm
3程度と見積もられるが、これは、4H−SiCにおける6.7×10−11/cm3と
同様、極めて低い値である。シリコンの真性キャリア密度(1.4×1010/cm3程
度)と比較すれば、その程度が並はずれていることが良く理解できる。

0143

また、酸化物半導体のエネルギーバンドギャップは3.0〜3.5eVであり、4H−S
iCのエネルギーバンドギャップは3.26eVであるから、ワイドギャップ半導体とい
う点においても、酸化物半導体と炭化珪素とは共通している。

0144

一方で、酸化物半導体と炭化珪素との間には極めて大きな相違点が存在する。それは、プ
ロセス温度である。炭化珪素を用いる半導体プロセスは例えばドーパントの活性化には1
500℃〜2000℃の熱処理を必要とするから、他の半導体材料を用いた半導体素子と
の積層構造は困難である。このような高い温度では、半導体基板や半導体素子などが破壊
されてしまうためである。他方、酸化物半導体は、300℃〜500℃(ガラス転移温度
以下、最大でも700℃程度)の熱処理で作製することが可能であり、他の半導体材料を
用いて集積回路を形成した上で、酸化物半導体による半導体素子を形成することが可能と
なる。

0145

また、炭化珪素の場合と異なり、ガラス基板など、耐熱性の低い基板を用いることが可能
という利点を有する。さらに、高温での熱処理が不要という点で、炭化珪素と比較してエ
ネルギーコストを十分に低くすることができるという利点を有する。

0146

なお、酸化物半導体において、物性研究は多くなされているが、これらの研究は、エネル
ギーギャップ中局在準位そのものを十分に減らすという思想を含まない。開示する発明
の一態様では、局在準位の原因たり得る水や水素を酸化物半導体中より除去することで、
高純度化した酸化物半導体を作製する。これは、エネルギーギャップ中の局在準位そのも
のを十分に減らすという思想に立脚するものである。そして、これによって極めて優れた
工業製品の製造を可能とするものである。

0147

なお、水素や水などを除去する際には、同時に酸素が除去されてしまうことがある。この
ため、酸素欠乏により発生する金属の未結合手に対して酸素を供給し、酸素欠陥による局
在準位を減少させることにより、いっそう高純度化された(i型の)酸化物半導体とする
ことが可能である。たとえば、チャネル形成領域に密接して酸素過剰の酸化膜を形成し、
200℃〜400℃、代表的には250℃程度の温度条件での熱処理を行うことで、当該
酸化膜から酸素を供給して、酸素欠陥による局在準位を減少させることが可能である。

0148

第2の熱処理に続けて、酸素雰囲気、または水素や水を十分に除去した雰囲気における降
温過程を経ることで、酸化物半導体中に酸素を供給することも可能である。

0149

酸化物半導体中のドナーは、過剰な水素による伝導帯下0.1eV〜0.2eVの浅い準
位や、酸素の不足による深い準位、などに起因するものとされている。これらの欠陥を無
くすために、水素を徹底的に除去し、酸素を十分に供給する、という技術思想は正しいも
のであろう。

0150

また、酸化物半導体は一般にn型とされているが、開示する発明の一態様では、不純物、
特に水や水素を除去することによりi型化を実現する。この点において、シリコンなどの
ように不純物を添加してのi型化ではないため、従来にない技術思想を含むものといえる

0151

<酸化物半導体を用いたトランジスタの電導機構
ここで、酸化物半導体を用いたトランジスタの電導機構につき、図6乃至図9を用いて説
明する。なお、以下の説明では、理解の容易のため理想的な状況を仮定しており、そのす
べてが現実の様子を反映しているとは限らない。また、以下の説明はあくまでも一考察に
過ぎず、発明の有効性に影響を与えるものではないことを付記する。

0152

図6は、酸化物半導体を用いたトランジスタ(薄膜トランジスタ)の断面図である。ゲー
ト電極(GE1)上にゲート絶縁層(GI)を介して酸化物半導体層(OS)が設けられ
、その上にソース電極(S)およびドレイン電極(D)が設けられ、ソース電極(S)お
よびドレイン電極(D)を覆うように絶縁層が設けられている。

0153

図7には、図6のA−A’断面におけるエネルギーバンド図(模式図)を示す。また、図
7中の黒丸(●)は電子を示し、白丸(○)は正孔を示し、それぞれは電荷(−q,+q
)を有している。ドレイン電極に正の電圧(VD>0)を印加した上で、破線はゲート電
極に電圧を印加しない場合(VG=0)、実線はゲート電極に正の電圧(VG>0)を印
加する場合を示す。ゲート電極に電圧を印加しない場合は高いポテンシャル障壁のために
電極から酸化物半導体側へキャリア(電子)が注入されず、電流を流さないオフ状態を示
す。一方、ゲートに正の電圧を印加するとポテンシャル障壁が低下し、電流を流すオン
態を示す。

0154

図8には、図6におけるB−B’の断面におけるエネルギーバンド図(模式図)を示す。
図8(A)は、ゲート電極(GE1)に正の電圧(VG>0)が与えられた状態であり、
ソース電極とドレイン電極との間にキャリア(電子)が流れるオン状態を示している。ま
た、図8(B)は、ゲート電極(GE1)に負の電圧(VG<0)が印加された状態であ
り、オフ状態(少数キャリアは流れない状態)である場合を示す。

0155

図9は、真空準位と金属の仕事関数(φM)、酸化物半導体の電子親和力(χ)の関係を
示す。

0156

常温において金属中の電子は縮退しており、フェルミ準位は伝導帯内に位置する。一方、
従来の酸化物半導体はn型であり、そのフェルミ準位(EF)は、バンドギャップ中央に
位置する真性フェルミ準位(Ei)から離れて、伝導帯寄りに位置している。なお、酸化
物半導体において水素の一部はドナーとなりn型化する要因の一つであることが知られて
いる。

0157

これに対して開示する発明の一態様に係る酸化物半導体は、n型化の要因である水素を酸
化物半導体から除去し、酸化物半導体の主成分以外の元素(不純物元素)が極力含まれな
いように高純度化することにより真性(i型)とし、または真性とせんとしたものである
。すなわち、不純物元素を添加してi型化するのでなく、水素や水等の不純物を極力除去
することにより、高純度化されたi型(真性半導体)またはそれに近づけることを特徴と
している。これにより、フェルミ準位(EF)は真性フェルミ準位(Ei)と同程度とす
ることができる。

0158

酸化物半導体のバンドギャップ(Eg)は3.15eVで、電子親和力(χ)は4.3V
と言われている。ソース電極およびドレイン電極を構成するチタン(Ti)の仕事関数は
、酸化物半導体の電子親和力(χ)とほぼ等しい。この場合、金属−酸化物半導体界面に
おいて、電子に対してショットキー型障壁は形成されない。

0159

このとき電子は、図8(A)で示すように、ゲート絶縁層と高純度化された酸化物半導体
との界面付近(酸化物半導体のエネルギー的に安定な最低部)を移動する。

0160

また、図8(B)に示すように、ゲート電極(GE1)に負の電位が与えられると、少数
キャリアであるホールは実質的にゼロであるため、電流は限りなくゼロに近い値となる。

0161

このように酸化物半導体の主成分以外の元素(不純物元素)が極力含まれないように高純
度化することにより、真性(i型)とし、または実質的に真性となるため、ゲート絶縁層
との界面特性が顕在化する。そのため、ゲート絶縁層には、酸化物半導体と良好な界面を
形成できるものが要求される。具体的には、例えば、VHF帯マイクロ波帯の電源周波
数で生成される高密度プラズマを用いたCVD法で作製される絶縁層や、スパッタリング
法で作製される絶縁層などを用いることが好ましい。

0162

酸化物半導体を高純度化しつつ、酸化物半導体とゲート絶縁層との界面を良好なものとす
ることにより、例えば、トランジスタのチャネル幅(W)が1×104μm、チャネル長
(L)が3μmの場合には、10−13A以下のオフ電流、0.1V/dec.のサブス
レッショルドスイング値(S値)(ゲート絶縁層の厚さ:100nm)が実現され得る。

0163

このように、酸化物半導体の主成分以外の元素(不純物元素)が極力含まれないように高
純度化することにより、トランジスタの動作を良好なものとすることができる。

0164

<変形例>
図10乃至図13には、半導体装置の構成の変形例を示す。なお、以下では、変形例とし
て、トランジスタ162の構成が上記とは異なるものについて説明する。つまり、トラン
ジスタ160の構成は上記と同様である。

0165

図10には、酸化物半導体層140の下にゲート電極136dを有し、ソース電極または
ドレイン電極142aや、ソース電極またはドレイン電極142bが、酸化物半導体層1
40の下側表面において酸化物半導体層140と接する構成のトランジスタ162を有す
る半導体装置の例を示す。なお、平面の構造は、断面に対応して適宜変更すればよいから
、ここでは、断面についてのみ示すこととする。

0166

図10に示す構成と図2に示す構成の大きな相違点として、ソース電極またはドレイン電
極142aや、ソース電極またはドレイン電極142bと、酸化物半導体層140との接
続の位置がある。つまり、図2に示す構成では、酸化物半導体層140の上側表面におい
て、ソース電極またはドレイン電極142aや、ソース電極またはドレイン電極142b
と接するのに対して、図10に示す構成では、酸化物半導体層140の下側表面において
、ソース電極またはドレイン電極142aや、ソース電極またはドレイン電極142bと
接する。そして、この接触の相違に起因して、その他の電極、絶縁層などの配置が異なる
ものとなっている。各構成要素の詳細は、図2と同様である。

0167

具体的には、半導体装置は層間絶縁層128上に設けられたゲート電極136dと、ゲー
ト電極136d上に設けられたゲート絶縁層138と、ゲート絶縁層138上に設けられ
た、ソース電極またはドレイン電極142a、ソース電極またはドレイン電極142bと
、ソース電極またはドレイン電極142a、ソース電極またはドレイン電極142bの上
側表面に接する酸化物半導体層140と、を有する。

0168

ここで、ゲート電極136dは、層間絶縁層128上に形成された絶縁層132に、埋め
込まれるように設けられている。また、ゲート電極136dと同様に、ソース電極または
ドレイン電極130aに接して電極136aが、ソース電極またはドレイン電極130b
に接して電極136bが、電極130cに接して電極136cが、それぞれ形成されてい
る。

0169

また、トランジスタ162の上には、酸化物半導体層140の一部と接するように、保護
絶縁層144が設けられており、保護絶縁層144上には層間絶縁層146が設けられて
いる。ここで、保護絶縁層144および層間絶縁層146には、ソース電極またはドレイ
ン電極142a、ソース電極またはドレイン電極142bにまで達する開口が設けられて
おり、当該開口を通じて、電極150d、電極150eが、ソース電極またはドレイン電
極142a、ソース電極またはドレイン電極142bに接して形成されている。また、電
極150d、電極150eと同様に、ゲート絶縁層138、保護絶縁層144、層間絶縁
層146に設けられた開口を通じて、電極136a、電極136b、電極136cに接す
る電極150a、電極150b、電極150cが形成されている。

0170

また、層間絶縁層146上には絶縁層152が設けられており、当該絶縁層152に埋め
込まれるように、電極154a、電極154b、電極154c、電極154dが設けられ
ている。ここで、電極154aは電極150aと接しており、電極154bは電極150
bと接しており、電極154cは電極150cおよび電極150dと接しており、電極1
54dは電極150eと接している。

0171

図11は、酸化物半導体層140の上にゲート電極136dを有する構成の例である。こ
こで、図11(A)は、ソース電極またはドレイン電極142aや、ソース電極またはド
レイン電極142bが、酸化物半導体層140の下側表面において酸化物半導体層140
と接する構成の例であり、図11(B)は、ソース電極またはドレイン電極142aや、
ソース電極またはドレイン電極142bが、酸化物半導体層140の上側表面において酸
化物半導体層140と接する構成の例である。

0172

図2図10に示す構成と図11に示す構成の大きな相違点は、酸化物半導体層140の
上にゲート電極136dを有する点である。また、図11(A)に示す構成と図11(B
)に示す構成の大きな相違点は、ソース電極またはドレイン電極142aや、ソース電極
またはドレイン電極142bが、酸化物半導体層140の下側表面または上側表面のいず
れにおいて接触するか、という点である。そして、これらの相違に起因して、その他の電
極、絶縁層などの配置が異なるものとなっている。各構成要素の詳細は、図2などと同様
である。

0173

具体的には、図11(A)に示す半導体装置は、層間絶縁層128上に設けられたソース
電極またはドレイン電極142a、ソース電極またはドレイン電極142bと、ソース電
極またはドレイン電極142a、ソース電極またはドレイン電極142bの上側表面に接
する酸化物半導体層140と、酸化物半導体層140上に設けられたゲート絶縁層138
と、ゲート絶縁層138上の酸化物半導体層140と重畳する領域のゲート電極136d
と、を有する。

0174

また、図11(B)に示す半導体装置は、層間絶縁層128上に設けられた酸化物半導体
層140と、酸化物半導体層140の上側表面に接するように設けられたソース電極また
はドレイン電極142a、ソース電極またはドレイン電極142bと、酸化物半導体層1
40、ソース電極またはドレイン電極142a、および、ソース電極またはドレイン電極
142b上に設けられたゲート絶縁層138と、ゲート絶縁層138上の酸化物半導体層
140と重畳する領域のゲート電極136dと、を有する。

0175

なお、図11に示す構成では、図2に示す構成などと比較して、構成要素が省略できる場
合がある(例えば、電極150aや、電極154aなど)。この場合、作製工程の簡略化
という副次的な効果も得られる。もちろん、図2などに示す構成においても、必須ではな
い構成要素を省略できることはいうまでもない。

0176

図12は、素子のサイズが比較的大きい場合であって、酸化物半導体層140の下にゲー
ト電極136dを有する構成の例である。この場合、表面の平坦性やカバレッジに対する
要求は比較的緩やかなものであるから、配線や電極などを絶縁層中に埋め込むように形成
する必要はない。例えば、導電層の形成後にパターニングを行うことで、ゲート電極13
6dなどを形成することが可能である。なお、ここでは図示しないが、トランジスタ16
0についても、同様に作製することが可能である。

0177

図12(A)に示す構成と図12(B)に示す構成の大きな相違点は、ソース電極または
ドレイン電極142aや、ソース電極またはドレイン電極142bが、酸化物半導体層1
40の下側表面または上側表面のいずれにおいて接触するか、という点である。そして、
これらの相違に起因して、その他の電極、絶縁層などの配置が異なるものとなっている。
各構成要素の詳細は、図2などと同様である。

0178

具体的には、図12(A)に示す半導体装置は、層間絶縁層128上に設けられたゲート
電極136dと、ゲート電極136d上に設けられたゲート絶縁層138と、ゲート絶縁
層138上に設けられた、ソース電極またはドレイン電極142a、ソース電極またはド
レイン電極142bと、ソース電極またはドレイン電極142a、ソース電極またはドレ
イン電極142bの上側表面に接する酸化物半導体層140と、を有する。

0179

また、図12(B)に示す半導体装置は、層間絶縁層128上に設けられたゲート電極1
36dと、ゲート電極136d上に設けられたゲート絶縁層138と、ゲート絶縁層13
8上のゲート電極136dと重畳する領域に設けられた酸化物半導体層140と、酸化物
半導体層140の上側表面に接するように設けられたソース電極またはドレイン電極14
2a、ソース電極またはドレイン電極142bと、を有する。

0180

なお、図12に示す構成においても、図2に示す構成などと比較して、構成要素が省略で
きる場合がある。この場合も、作製工程の簡略化という効果が得られる。

0181

図13は、素子のサイズが比較的大きい場合であって、酸化物半導体層140の上にゲー
ト電極136dを有する構成の例である。この場合にも、表面の平坦性やカバレッジに対
する要求は比較的緩やかなものであるから、配線や電極などを絶縁層中に埋め込むように
形成する必要はない。例えば、導電層の形成後にパターニングを行うことで、ゲート電極
136dなどを形成することが可能である。なお、ここでは図示しないが、トランジスタ
160についても、同様に作製することが可能である。

0182

図13(A)に示す構成と図13(B)に示す構成の大きな相違点は、ソース電極または
ドレイン電極142aや、ソース電極またはドレイン電極142bが、酸化物半導体層1
40の下側表面または上側表面のいずれにおいて接触するか、という点である。そして、
これらの相違に起因して、その他の電極、絶縁層などの配置が異なるものとなっている。
各構成要素の詳細は、図2などと同様である。

0183

具体的には、図13(A)に示す半導体装置は、層間絶縁層128上に設けられたソース
電極またはドレイン電極142a、ソース電極またはドレイン電極142bと、ソース電
極またはドレイン電極142a、ソース電極またはドレイン電極142bの上側表面に接
する酸化物半導体層140と、ソース電極またはドレイン電極142a、ソース電極また
はドレイン電極142b、酸化物半導体層140上に設けられたゲート絶縁層138と、
ゲート絶縁層138上の酸化物半導体層140と重畳する領域に設けられたゲート電極1
36dと、を有する。

0184

また、図13(B)に示す半導体装置は、層間絶縁層128上に設けられた酸化物半導体
層140と、酸化物半導体層140の上側表面に接するように設けられたソース電極また
はドレイン電極142a、ソース電極またはドレイン電極142bと、ソース電極または
ドレイン電極142a、ソース電極またはドレイン電極142b、酸化物半導体層140
上に設けられたゲート絶縁層138と、ゲート絶縁層138上の酸化物半導体層140と
重畳する領域に設けられたゲート電極136dと、を有する。

0185

なお、図13に示す構成においても、図2に示す構成などと比較して、構成要素が省略で
きる場合がある。この場合も、作製工程の簡略化という効果が得られる。

0186

以上に示したように、開示する発明の一態様によって、新たな構成の半導体装置が実現さ
れる。本実施の形態では、トランジスタ160とトランジスタ162を積層して形成する
例について説明したが、半導体装置の構成はこれに限られるものではない。また、本実施
の形態では、トランジスタ160とトランジスタ162のチャネル長方向が互いに垂直と
なる例を説明したが、トランジスタ160とトランジスタ162の位置関係などはこれに
限られるものではない。さらに、トランジスタ160とトランジスタ162とを重畳して
設けても良い。

0187

また、本実施の形態では理解の簡単のため、最小記憶単位(1ビット)の半導体装置につ
いて説明したが、半導体装置の構成はこれに限られるものではない。複数の半導体装置を
適当に接続して、より高度な半導体装置を構成することもできる。例えば、上記半導体装
置を複数用いて、NAND型NOR型の半導体装置を構成することが可能である。配線
の構成も図1に限定されず、適宜変更することができる。

0188

本実施の形態に係る半導体装置は、トランジスタ162の低オフ電流特性により、極めて
長時間にわたり情報を保持することが可能である。つまり、DRAMなどで必要とされる
リフレッシュ動作が不要であり、消費電力を抑制することができる。また、実質的な不揮
発性記憶装置として用いることが可能である。

0189

また、トランジスタ162のスイッチング動作によって情報の書き込みなどを行うため、
高い電圧を必要とせず、素子の劣化の問題もない。さらに、トランジスタのオン、オフ
よって、情報の書き込みや消去が行われるため、高速な動作も容易に実現しうる。また、
フラッシュメモリなどにおいて必要とされる情報を消去するための動作が不要であるとい
うメリットもある。

0190

また、酸化物半導体以外の材料を用いたトランジスタは、酸化物半導体を用いたトランジ
スタと比較して、さらなる高速動作が可能なため、これを用いることにより、記憶内容の
読み出しを高速に行うことが可能である。

0191

本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み
合わせて用いることができる。

0192

(実施の形態2)
本実施の形態では、本発明の一態様に係る半導体装置の回路構成および動作について説明
する。

0193

図14に半導体装置(以下、メモリセルとも記す)の回路図の一例を示す。図14に示す
メモリセル200は、ソース線SLと、ビット線BLと、第1信号線S1と、第2信号線
S2と、ワード線WLと、トランジスタ201と、トランジスタ202と、トランジスタ
203と、から構成されている。トランジスタ201及びトランジスタ203は、酸化物
半導体以外の材料を用いて形成されており、トランジスタ202は酸化物半導体を用いて
形成されている。

0194

ここで、トランジスタ201のゲート電極と、トランジスタ202のソース電極またはド
レイン電極の一方とは、電気的に接続されている。また、ソース線SLと、トランジスタ
201のソース電極とは、電気的に接続され、トランジスタ201のドレイン電極と、ト
ランジスタ203のソース電極とは、電気的に接続されている。そして、ビット線BLと
、トランジスタ203のドレイン電極とは、電気的に接続され、第1信号線S1と、トラ
ンジスタ202のソース電極またはドレイン電極の他方とは、電気的に接続され、第2信
号線S2と、トランジスタ202のゲート電極とは、電気的に接続され、ワード線WLと
、トランジスタ203のゲート電極とは電気的に接続されている。

0195

図15に書き込み回路211の一例を示す。第1信号線S1は、スイッチを介して、書き
込み電位Vwrite又はVs1_0と電気的に接続されている。上記スイッチは、信号
Φw1及び信号Φw2によって制御される。

0196

図16に読み出し回路212の一例を示す。読み出し回路212は、センスアンプ回路
有する。読み出し回路212はビット線BLに電気的に接続されている。ビット線BLは
スイッチを介して抵抗Rの端子の一方に接続される。抵抗Rの端子の他方はVddに接続
されている。そして、抵抗Rとビット線BLに接続される負荷との抵抗比によって決定さ
れる電位Vinがセンスアンプ回路の入力端子の一方に入力される。このセンスアンプ
路の入力端子の一方は、スイッチ等を介してビット線BLに接続されており、電位Vin
をビット線の電位とも呼ぶ。抵抗Rは抵抗素子に限らず、実効的に抵抗として機能すれば
よく、トランジスタのダイオード接続であったり、ゲート電極を他の信号によって制御さ
れたトランジスタであったり、他の回路であっても構わない。センスアンプ回路の入力端
子の他方は、読み出し電位Vreadに接続されている。また、ビット線BLはスイッチ
を介して電位VBL_0と接続されている。上記スイッチは、信号Φr1、信号Φr2に
よって制御される。

0197

次に、図14に示すメモリセル200の書き込みと読み出しの動作について説明する。メ
モリセル200は、ノードAに蓄積される電荷、あるいは電位に応じて、トランジスタ2
01の実効抵抗が変化するために、様々な状態をとることができる。そして、トランジス
タ202のオフ電流が極めて小さい、あるいは実質0であることから、ノードAの電荷、
あるいは電位は長時間にわたって保持される。以下の説明において、書き込みとは、メモ
リセルのノードAへの充放電を行うことで、メモリセルを所定の状態に移すことをいう。
読み出しとは、メモリセルの状態に応じて定まる電位を、所定の電位と比較することをい
う。書き込み、及び読み出しは、文脈に応じて、次の意味でも用いる。書き込み、或いは
データ書き込みとは、メモリセルに所定のデータを書き込む一連の動作をいう。読み出し
、或いはデータ読み出しとは、メモリセルに格納されたデータを読み出す一連の動作をい
う。

0198

メモリセル200へ書き込みを行う場合、ソース線SLを0V、ワード線WLを0Vとし
てトランジスタ203をオフ状態とし、第2信号線S2をVddとしてトランジスタ20
2をオン状態とする。ビット線BLに接続される読み出し回路212は、信号Φr2をア
サート(有効化)し、信号Φr1をデアサート(非有効化)する。その結果、ビット線B
Lには、電位VBL_0が印加される。第1信号線S1に接続される書き込み回路211
は、信号Φw2をデアサート、信号Φw1をアサートして、書き込み状態とする。その結
果、第1信号線には書き込むデータに応じた書き込み電位Vwriteが印加される。な
お、書き込み終了に当たっては、第1の信号線S1の電位が変化する前に、第2信号線S
2を0Vとして、トランジスタ202をオフ状態にする。

0199

その結果、ノードAには、第1信号線の電位Vwriteに応じた電荷が蓄積され、デー
タに応じた状態が書き込まれる。トランジスタ202のオフ電流が極めて小さい、あるい
は実質0であることから、トランジスタ201のゲート電極の電位は長時間にわたって保
持される。

0200

メモリセル200から読み出しを行う場合は、ソース線SLを0V、ワード線WLをVd
dとしてトランジスタ203はオン状態とし、第2信号線S2を0Vとしてトランジスタ
202はオフ状態とする。第1信号線S1に接続される書き込み回路211は、信号Φw
2をアサート、信号Φw1をデアサートする。その結果、第1信号線にはVS1_0が印
加される。ビット線BLに接続される読み出し回路212は、信号Φr2をデアサート、
信号Φr1をアサートして、読み出し動作状態とする。

0201

その結果、メモリセル200のノードAの状態に応じて、メモリセル200のトランジス
タ201の実効的な抵抗値が決まる。読み出し回路212は、メモリセル200のトラン
ジスタ201の実効的な抵抗値に応じて決まる電位Vin(ビット線の電位Vin)と、
読み出し電位Vreadを比較することで読み出しを行う。

0202

なお、読み出しにおいて比較する「ビット線の電位Vin(電位Vin)」には、スイッ
チ等を介してビット線と接続されたセンスアンプ回路の入力端子のノードの電位が含まれ
るものとする。つまり、読み出し回路において比較される電位は、厳密にビット線の電位
と同一である必要はない。

0203

次に、本発明の一態様である書き込み動作について説明する。本発明の一態様の書き込み
は、図17に示すように、第1の書き込み(ばらつき情報取得のための書き込み)、第1
の読み出し(ばらつき情報取得のための読み出し)、第2の書き込み(格納するデータの
書き込み)の3つのステップを有する。以下、各ステップについて説明する。

0204

第1の書き込みは、メモリセルの初期化を目的とし、メモリセルを所定の状態へ書き込む
。具体的には、書き込み電位VwriteとしてVwi(初期化用電位)を用いて、上述
した書き込み動作を行う。

0205

第1の読み出しは、メモリセルのばらつき情報を取得することを目的とする。トランジス
タ201のしきい値電圧はメモリセルによってばらつきがあり、例えば、図18(A)に
示すような分布を有する。

0206

その結果、第1の書き込みを行った後に、上述した読み出し動作を行うと、メモリセルの
実効的な抵抗値に応じて決まる、センスアンプ回路の入力端子のノードの電位Vin(或
いはビット線BLの電位)もメモリセルによってばらつき、例えば、図18(B)に示す
ような分布を有する。

0207

そこで、第1の読み出しでは、メモリセルのばらつき情報を取得するために、読み出しに
係るビット線BLの電位Vinの詳細な読み出しを行う。具体的には、読み出し回路21
2中のセンスアンプ回路に与えられる読み出し電位Vreadとして複数の電位Vri_
0〜Vri_m(mは0より大きい整数)から選ばれた電位Vri_j(jは0以上m以
下の整数)を用いて、VinとVri_jの比較を行う。当該の比較は、Vri_jにお
けるjを変更して、複数回行う。これにより、読み出しに係るビット線の電位Vinが、
Vri_jで区切られた区間(Vri_jとVri_(j+1)とで区切られた区間)の
いずれに属するか、判定される。

0208

複数のそれぞれの電位Vri_j(jは0以上m以下の整数)は、例えば、トランジスタ
201のしきい値電圧Vthが、V0+j×ΔVth<Vth<V0+(j+1)×ΔV
thを満たすメモリセルでは、Vri_j<Vin<Vri_(j+1)となるように決
める。なお、V0+j×ΔVth(jは0以上m以下の整数)で区切られる区間のうち、
V0+i×ΔVthとV0+(i+1)×ΔVthで区切られた区間を区間i(iは0以
上m—1以下の整数)と呼ぶこととする。これを満たすようなVri_jは、例えば、シ
ミュレーションや実験から定めることが可能である。

0209

V0、m、ΔVthは、正常なメモリセルが有するトランジスタ201のしきい値電圧が
、V0以上V0+(m+1)×ΔVth以下の区間に含まれるように決める。ΔVthは
書き込み後のメモリセルの状態の分布幅を決める量である。ΔVthが小さいと書き込
み後のメモリセルの状態の分布は狭くなる。メモリセルに書き込むデータの多値の度合
”n”や電源電位等を考慮して決定する。

0210

なお、Vriのばらつきは主としてトランジスタ201のVthのばらつきであるが、他
の要因によるばらつきも考えられる。つまり、トランジスタ201のVthを固定しても
電位Vinは依然狭い分布を有すると考えられる。これを考慮する場合には、より正確に
は、Vri_jを、例えば、Vri_jの分布の代表値に設定すれば良い。

0211

第1の読み出しにおいて、複数の電位Vri_0〜Vri_m(mは0より大きい整数)
を用いた複数回の比較の方法を、例を挙げて説明する。例えば、複数の電位Vri_1〜
Vri_(m−1)を順にm−1回の比較を行うことで、メモリセルのトランジスタ20
1のしきい値電圧Vthがどの区間に属するかを判定することができる。

0212

また、図19に示すように、比較結果をフィードバックして繰り返し比較する方法を取る
ことも可能である。図19を用いて、m=8の場合について、3回の比較を行うことでメ
モリセルのトランジスタ201のしきい値電圧Vthがどの区間に属するかを判定する方
法を説明する。

0213

まず、読み出し電位Vreadとして、複数の電位Vri_0〜Vri_8の中央付近
電位である、電位Vri_4を用いて、電位Vinとの1回目の比較を行う。1回目の比
較の結果、センスアンプ回路の出力が”0”(SA_OUT=”0”)、つまり電位Vi
n<電位Vri_4の場合、複数の電位Vri_1〜Vri_4の中央付近の電位である
、電位Vri_2を読み出し電位Vreadとして、電位Vinとの2回目の比較を行う
。また、センスアンプ回路の出力が”1”(SA_OUT=”1”)、つまり電位Vin
>電位Vri_4の場合、複数の電位Vri_4〜Vri_7の中央付近の電位である、
電位Vri_6を読み出し電位Vreadとして、電位Vinとの2回目の比較を行う。

0214

電位Vri_2を読み出し電位Vreadとした、比較の結果、SA_OUT=”0”、
つまり電位Vin<電位Vri_2の場合、電位Vri_1を読み出し電位Vreadと
して、電位Vinとの3回目の比較を行う。同様に、SA_OUT=”1”、つまり電位
Vin>電位Vri_2の場合、電位Vri_3を読み出し電位Vreadとして、電位
Vinとの3回目の比較を行う。同様に、電位Vri_6を読み出し電位Vreadとし
た比較の結果、SA_OUT=”0”、つまり電位Vin<電位Vri_6の場合、電位
Vri_5を読み出し電位Vreadとして、電位Vinとの3回目の比較を行う。同様
に、SA_OUT=”1”、つまり電位Vin>電位Vri_6の場合、電位Vri_7
を読み出し電位Vreadとして、電位Vinとの3回目の比較を行う。

0215

3回目の比較の結果、電位Vin<電位Vri_1の場合、メモリセルのトランジスタ2
01のしきい値電圧Vthは、区間0に属すると判定することができる。以下同様に、電
位Vin>電位Vri_1なら区間1に、電位Vin<電位Vri_3なら区間2に、電
位Vin>電位Vri_3なら区間3に、電位Vin<電位Vri_5なら区間4に、電
位Vin>電位Vri_5なら区間5に、電位Vin<電位Vri_7なら区間6に、電
位Vin>電位Vri_7なら区間7に、メモリセルのトランジスタ201のしきい値電
圧Vthは、属すると判定することができる。以上のように、比較結果をフィードバック
して繰り返し比較することにより、区間がm=2M個の場合でも、比較の回数をM回に低
減して読み出しを行うことができる。

0216

なお、第1の読み出しにおいて複数回の比較を行う際には、初回の比較以外には、ビット
線の充放電を伴わないため、高速な読み出しが可能である。

0217

なお、第1の読み出しにおいて、複数の電位VVri_0〜Vri_m(mは0より大き
い整数)を用いた比較の方法として、複数回の比較を行う例を説明したが、1回だけの比
較を行うことも可能である。具体的には、読み出し回路に、センスアンプ回路をm−1個
設ければよい。

0218

次に、第2の書き込み(格納するデータの書き込み)では、メモリセルに所望のデータを
書き込む。データとして、”0”、”1”、・・・”n−1”のn値を書き込むこととす
る。また、トランジスタ201のしきい値電圧が代表値Vth_typであるメモリセル
にデータ”i”(i=0〜nの整数)を書き込む際の書き込み電位をVw_iとする。

0219

第2の書き込みでは、メモリセルにデータ”i”を書き込む場合に、メモリセルがどの区
間に属するかに基づいて補正した書き込み電位を用いて書き込みを行う。例えば、トラン
ジスタ201のしきい値電圧の代表値Vth_typを含む区間を区間i0とする。この
とき、区間i0+k(kは−i0〜m−1−i0の整数)での補正電圧はk×ΔVthと
する。表1にトランジスタ201のしきい値電圧の各区間の範囲に対応する、しきい値電
圧と、補正電圧を示す。

0220

0221

例えば、区間i0では補正電圧0、区間i0よりΔVthだけ大きい隣の区間では、補正
電圧をΔVthとし、区間i0よりΔVthだけ小さい隣の区間では、補正電圧を−ΔV
thとする。そして、メモリセルが区間(i0+k)に属する場合、補正した書き込み電
位であるVw_i+k×ΔVthを用いて書き込みを行う。

0222

このような書き込みを行うことで、書き込み後の状態の分布を狭くすることができる。そ
の結果、多値の度合を向上させることが可能である。また、本発明の一態様である書き込
み動作では、初回に一度書き込んで読み出すだけであるから、従来のベリファイ書き込み
動作が、書き込みと読み出しを何回も繰り返すのと比較して、高速な書き込みを実現する
ことができる。

0223

なお、図20に、補正を行わない場合(つまり補正電圧をすべて0Vとした場合)のデー
タ書き込み後の一例(図20(A))と、補正を行った場合のデータ書き込み後の一例(
図20(B))をそれぞれ示す。図20(A)では、書き込み電位はメモリセルに依らず
一定であり、書き込み後の状態は、トランジスタ201のしきい値電圧の分布と同程度の
分布を有する。その結果、例えばメモリセルは4値以下の状態しか格納することができな
い。一方、図20(B)では、書き込み電位がメモリセル毎に補正されるため、書き込み
後の状態は、ΔVth程度の狭い分布を有する。その結果、例えばメモリセルは16値
状態を格納することができる。

0224

次に、本発明の一態様に係る読み出し動作(格納されたデータの読み出し動作)について
説明する。

0225

データとして、”0”、”1”、・・・”n−1”のn値を読み出すためには、読み出し
電位Vreadとして複数の電位Vr_j〜Vr_n−2(n−2は0より大きい整数)
から選ばれた電位Vr_j(j=0〜n−2の整数)を用いて、複数回の比較を行う。読
み出し電位Vr_jは、データ”j”のメモリセルを読み出したときの電位Vinの値と
、データ”j+1”のメモリセルを読み出したときの電位Vinの値の間の電位となるよ
うに決める。

0226

複数の電位Vr_j〜Vr_n−2(n−2は0より大きい整数)を用いて複数回の比較
を行う方法を例を挙げて説明する。例えば、複数の電位Vr_j(j=0〜n−2の整数
)を順にn−1回の比較を行うことで、メモリセルの状態がデータ”0”、”1”、・・
・”n”のどの状態にあるかを判定することができる。また、第1の読み出し動作で図1
9を用いて説明した方法と同様な方法を用いることも可能である。その結果、少ない比較
回数で読み出すこともできる。さらに、センスアンプ回路をn−1個設けて、1回の比較
で読み出しを行うことも可能である。

0227

具体的な動作電圧(電位)の一例を表2に示す。例えば、多値の度合をn=16、電源電
位をVdd=2V、トランジスタ201のしきい値電圧の代表値をVth_typ=0.
3V、トランジスタ201のしきい値電圧の区間幅をΔVth=0.04V、トランジス
タ201のしきい値電圧の区間数、及び第1の読み出し動作の読み出し電位のVinの区
間数をm=8、第1の書き込み動作の書き込み電位をVwi=0.98V、とすれば良い

0228

0229

また、トランジスタ201のしきい値電圧の各区間の範囲に対応する補正電圧は表3に示
す値を、第1の読み出しに係る読み出し電位Vri_0〜Vri_8(i=0〜8の整数
)は表4に示す値を、第2の書き込みの補正前書き込み電位Vw_0〜Vw_15(i=
0〜15の整数)は表5に示す値を、格納されたデータの読み出しに係る読み出し電位V
r_0〜Vr_14は表6に示す値を、それぞれ用いることができる。このような電圧値
を用いることで、Vdd=2V以内の電位で書き込み動作および読み出し動作を行うこと
ができる。

0230

0231

0232

0233

0234

以上のように、本発明の一態様の書き込みは、第1の書き込み(ばらつき情報取得のため
の書き込み)、第1の読み出し(ばらつき情報取得のための読み出し)、第2の書き込み
(格納するデータの書き込み)の3つのステップを有する。第1の書き込みと第1の読み
出しを行うことで、メモリセルのばらつき情報を取得し、第2の書き込みにおいて、取得
したメモリセルのばらつき情報をもとに補正した書き込み電圧を用いて所定のデータをメ
モリセルに書き込むことを特徴とする。その結果、書き込み後の状態の分布を狭くするこ
とが可能となる。

0235

図21に、kr×(kc×kw)のメモリセルアレイを有する本発明の一態様に係る半導
体装置ブロック回路図の一例を示す。例えば、多値の度合いがn=4であれば、記憶容
量は2×kr×(kc×kw)ビット、n=16であれば、記憶容量は4×kr×(kc
×kw)ビットとなる。一般に、n=2k(kは1以上の整数)であれば、2値の場合と
比較して、メモリ容量はk倍となる。

0236

図21に示す半導体装置は、kr本のワード線WL及び第2信号線S2と、kc×kw本
のビット線BL(1_1)〜BL(kw_kc)及び第1信号線S1(1_1)〜S1(
kw_kc)と、複数のメモリセル200(1、1)〜200(kr、kw_kc)が縦
kr個(行)×横(kc×kw)個(列)(kr、kc、kwは自然数)のマトリクス状
に配置されたメモリセルアレイ210と、読み出し回路212、書き込み回路211、複
数のマルチプレクサ219、第2信号線及びワード線の駆動回路213、列デコーダ21
4、アドレスバッファ215、データバッファ218、電位生成回路217、制御回路2
16などの周辺回路によって構成されている。他の周辺回路として、リフレッシュ回路
が設けられてもよい。なお、kcは列デコーダ214によって独立に選択できる列の数、
kwは同時に選択される列の数である。

0237

メモリセル200は、図14に示した回路を用いることができる。各メモリセル(代表と
して、メモリセル200(i、j)を考える。ここで、iは1以上kr以下の整数、jは
1以上kc×kw以下の整数)は、ビット線BL(j)、第1信号線S1(j)、ワード
線WL(i)及び第2信号線S2(i)、ソース配線にそれぞれ接続されている。また、
ビット線BL(1_1)〜BL(kw_kc)及び第1信号線S1(1_1)〜S1(k
w_kc)は、マルチプレクサ219に接続されている。ワード線WL(1)〜WL(k
r)及び第2信号線S2(1)〜S2(kr)はワード線及び第2信号線の駆動回路21
3にそれぞれ接続されている。

0238

次に、各回路について説明する。書き込み回路211、読み出し回路212は、それぞれ
図15図16に示した回路を用いることができる。

0239

マルチプレクサ219は、列デコーダ214の出力信号制御信号として入力し、kc本
のビット線から選択されたビット線を読み出し回路212に接続する。具体的には、kc
本の制御信号のうち一本の信号がアサートされ、アサートされた制御信号が制御するビッ
ト線をBL_S線と接続する。また、マルチプレクサ219は、kc本の第1信号線S1
から選択された第1信号線を書き込み回路211に接続する。具体的には、kc本の制御
信号のうち一本の信号がアサートされ、アサートされた制御信号が制御する第1信号線を
S1_S線と接続する。

0240

列デコーダ214は、アドレスバッファ215より出力される列アドレスや、制御回路2
16より出力される制御信号等を入力信号とし、アドレスが指定する1本の出力信号をア
サートし、他の出力信号をデアサートする。

0241

なお、kc=1の構成の半導体装置とする場合、列デコーダ214およびマルチプレクサ
219を設ける必要はない。この場合、書き込み回路211と第1信号線S1を直接接続
させ、読み出し回路212とビット線BLを直接接続させればよい。

0242

第2信号線及びワード線の駆動回路213は、アドレスバッファ215より出力される行
アドレスや、制御回路216より出力される制御信号等を入力信号とし、アドレスが指定
するワード線及び第2信号線とそれ以外のワード線及び第2信号線にそれぞれ所定の電位
を印加する。

0243

電位生成回路217は、制御回路216が出力する制御信号にしたがって、書き込み電位
Vwrite、読み出し電位Vread、VBL_0、VS1_0等を出力する。書き込
み電位Vwriteは、第1の書き込み動作ではVwiを、第2の書き込み動作では、書
き込みデータと第1の読み出しの結果に応じて補正した書き込み電位(Vw_j(j=0
〜n−1の整数))を出力する。読み出し電位Vreadは、データ読み出し動作ではV
r_j(j=0〜n−2の整数)のいずれかの電位を、第1の読み出し動作ではVri_
j(j=0〜m+1の整数)のいずれかの電位を出力する。これらの電位は、制御回路の
出力信号によって指定される。例えば、制御回路から出力された電圧レベルを表すデジタ
ル信号を入力信号とするデジタルアナログコンバータ(DAC)を有していてもよい。

0244

なお、電位生成回路217は、複数の書き込み電位Vwrite、および複数の読み出し
電位Vreadを出力しても良い。例えば、書き込み回路211が複数ある場合で、それ
ぞれに異なる電位を書き込む必要がある場合には、複数の書き込み電位Vwriteによ
って、それぞれの書き込み回路211に、適切な電位を供給することができる。また、例
えば、読み出し回路212が複数ある場合で、図19に示すように、比較結果をフィード
バックして繰り返し比較する方法を取る場合には、複数の読み出し電位Vreadによっ
て、それぞれの読み出し回路212に、適切な電位を供給することができる。

0245

アドレスバッファ215は、半導体装置に入力されるアドレス信号や制御信号回路から出
力される制御信号を入力信号とし、制御信号に従って、所定のタイミングで所定の列アド
レス行アドレスを出力する。アドレスレジスタを有していても良い。

0246

データバッファ218は、半導体装置に入力されるDin信号や読み出し回路212から
の出力信号や制御回路216から出力される制御信号を入力信号とし、書き込み回路21
1に入力する信号や半導体装置から出力されるDout信号や制御回路216に入力する
信号を出力信号とする。データバッファ218は、データレジスタを有し、制御信号に従
って、所定のタイミングで各種入力信号をデータレジスタに格納する。制御回路216に
入力する出力信号は、書き込み電位Vwriteや読み出し電位Vreadを選択するた
めに必要な信号で、メモリセルに書き込むデータやメモリセルから読み出したデータ等で
ある。

0247

制御回路216は、半導体装置に入力されるWE、RE、CLK等の信号やデータバッフ
ァ218からの出力信号を入力信号とし、電位生成回路217、アドレスバッファ215
、データバッファ218、列デコーダ214、第2信号線及びワード線の駆動回路213
等へ各種制御信号を出力する。制御信号は、データ書き込み動作やデータ読み出し動作を
実行するためのタイミング制御信号や使用する電位等の情報を有する制御信号である。特
に、第2の書き込み動作においては、書き込み電位の情報と補正電圧の情報から補正した
書き込み電位の情報を生成し、出力する。制御回路216は、書き込み電位の情報と補正
電圧の情報から補正した書き込み電位の情報を生成するためのROMを有していても良い
。例えば、書き込み電位の情報を4ビット、補正電圧の情報を3ビット、補正した書き込
み電位を6ビットで表す場合には、8kbitのROMを有していてもよい。或いは、書
き込み電位の情報と補正電圧の情報から補正した書き込み電位の情報を生成するための演
算回路を有していてもよい。

0248

なお、本実施の形態では、読み出し電位Vreadを電位生成回路217で生成する構成
としたが、読み出し電位Vreadを他の構成によって生成することも可能である。例え
ば、メモリセルとVinを生成する回路と同じ構成の参照回路を設けて、参照回路が有す
るメモリセルのノードAの電位を制御することで、Vreadを生成することが可能であ
る。なお、読み出し回路212がセンスアンプ回路を一つ有する構成を示したが、複数の
センスアンプ回路を有しても良い。読み出し回路212が複数のセンスアンプ回路を有す
ることで、読み出し回数を減らすことが可能である。

0249

本実施の形態に係る半導体装置は、トランジスタ202の低オフ電流特性により、極めて
長時間にわたり情報を保持することが可能である。つまり、DRAMなどで必要とされる
リフレッシュ動作が不要であり、消費電力を抑制することができる。また、実質的な不揮
発性の記憶装置として用いることが可能である。

0250

また、トランジスタ202のスイッチング動作によって情報の書き込みなどを行うため、
高い電圧を必要とせず、素子の劣化の問題もない。さらに、トランジスタのオン、オフに
よって、情報の書き込みや消去が行われるため、高速な動作も容易に実現しうる。また、
トランジスタに入力する電位を制御することで情報を直接書き換えることが可能である。
これにより、フラッシュメモリなどにおいて必要とされる消去動作が不要であり、消去動
作に起因する動作速度の低下を抑制することができる。

0251

また、酸化物半導体以外の材料を用いたトランジスタは酸化物半導体を用いたトランジス
タと比較して、さらなる高速動作が可能なため、これを用いることにより、記憶内容の読
み出しを高速に行うことが可能である。

0252

また、本実施の形態に係る半導体装置は多値型なので、面積あたりの記憶容量を大きくす
ることができる。よって、半導体装置の小型化、高集積化を図ることができる。

0253

上述したように、メモリセルのばらつき情報を取得し、ばらつき情報に応じた書き込み電
位をメモリセルに書き込むことによって、書き込み後のメモリセルの状態の分布を狭くす
ることができる。その結果、多値の度合を向上させることが可能である。本発明の一態様
である書き込み動作では、フローティングとなるノードの電位を直接制御することができ
るので、第1の書き込み、第1の読み出し、第2の書き込みという3ステップの書き込み
動作によって高精度のしきい値電圧制御を実現することができる。その結果、従来のベリ
ファイ書き込み動作において書き込みと読み出しを何回も繰り返すのと比較して、高速な
書き込みを実現することができる。

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