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課題

電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い、新たな構造の半導体装置を提供することを目的の一とする。

解決手段

トランジスタオフ電流を十分に小さくすることができる材料、例えば、ワイドギャップ半導体である酸化物半導体材料を用いて半導体装置を構成する。トランジスタのオフ電流を十分に小さくすることができる半導体材料を用いることで、長期間にわたって情報を保持することが可能である。また、信号線電位変化のタイミングを、書き込みワード線の電位変化のタイミングより遅らせる。これによって、データの書き込みミスを防ぐことが可能である。

概要

背景

半導体素子を利用した記憶装置は、電力の供給がなくなると記憶内容が失われる揮発性
ものと、電力の供給がなくなっても記憶内容は保持される不揮発性のものとに大別される

揮発性記憶装置の代表的な例としては、DRAM(Dynamic Random Ac
cess Memory)がある。DRAMは、記憶素子を構成するトランジスタを選択
してキャパシタ電荷蓄積することで、情報を記憶する。

上述の原理から、DRAMでは、情報を読み出すとキャパシタの電荷は失われるため、情
報の読み出しの度に、再度の書き込み動作が必要となる。また、記憶素子を構成するトラ
ンジスタにおいてはオフ状態でのソースドレイン間のリーク電流オフ電流)等によっ
て、トランジスタが選択されていない状況でも電荷が流出、または流入するため、データ
の保持期間が短い。このため、所定の周期で再度の書き込み動作(リフレッシュ動作)が
必要であり、消費電力を十分に低減することは困難である。また、電力の供給がなくなる
と記憶内容が失われるため、長期間の記憶の保持には、磁性材料光学材料を利用した別
の記憶装置が必要となる。

揮発性記憶装置の別の例としてはSRAM(Static Random Access
Memory)がある。SRAMは、フリップフロップなどの回路を用いて記憶内容を
保持するため、リフレッシュ動作が不要であり、この点においてはDRAMより有利であ
る。しかし、フリップフロップなどの回路を用いているため、記憶容量あたりの単価が高
くなるという問題がある。また、電力の供給がなくなると記憶内容が失われるという点に
ついては、DRAMと変わるところはない。

不揮発性記憶装置の代表例としては、フラッシュメモリがある。フラッシュメモリは、ト
ランジスタのゲート電極チャネル形成領域との間にフローティングゲートを有し、当該
フローティングゲートに電荷を保持させることで記憶を行うため、データの保持期間は極
めて長く(半永久的)、揮発性記憶装置で必要なリフレッシュ動作が不要であるという利
点を有している(例えば、特許文献1参照)。

しかし、書き込みの際に生じるトンネル電流によって記憶素子を構成するゲート絶縁層
劣化するため、所定回数の書き込みによって記憶素子が機能しなくなるという問題が生じ
る。この問題の影響を緩和するために、例えば、各記憶素子書き込み回数を均一化する
手法が採られるが、これを実現するためには、複雑な周辺回路が必要になってしまう。そ
して、このような手法を採用しても、根本的な寿命の問題が解消するわけではない。つま
り、フラッシュメモリは、情報の書き換え頻度が高い用途には不向きである。

また、フローティングゲートに電荷を注入させるため、または、その電荷を除去するため
には、高い電圧が必要であり、また、そのための回路も必要である。さらに、電荷の注入
、または除去のためには比較的長い時間を要し、書き込み、消去高速化が容易ではない
という問題もある。

概要

電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い、新たな構造の半導体装置を提供することを目的の一とする。トランジスタのオフ電流を十分に小さくすることができる材料、例えば、ワイドギャップ半導体である酸化物半導体材料を用いて半導体装置を構成する。トランジスタのオフ電流を十分に小さくすることができる半導体材料を用いることで、長期間にわたって情報を保持することが可能である。また、信号線電位変化のタイミングを、書き込みワード線の電位変化のタイミングより遅らせる。これによって、データの書き込みミスを防ぐことが可能である。

目的

特開昭57−105889号公報






上述の問題に鑑み、開示する発明の一態様では、電力が供給されない状況でも記憶内容の
保持が可能で、かつ、書き込み回数にも制限が無い、新たな構造の半導体装置を提供する

効果

実績

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請求項1

書き込みワード線と、読み出しワード線と、ビット線と、ソース線と、信号線と、複数のメモリセルでなるメモリセルアレイと、第1の駆動回路と、第2の駆動回路と、を有し、前記メモリセルの一は、第1のゲート電極、第1のソース電極、第1のドレイン電極、及び第1のチャネル形成領域を含む第1のトランジスタと、第2のゲート電極、第2のソース電極、第2のドレイン電極、及び第2のチャネル形成領域を含む第2のトランジスタと、容量素子と、を有し、前記第2のチャネル形成領域は酸化物半導体を含み、前記第1のゲート電極と、前記第2のドレイン電極と、前記容量素子の電極の一方と、は電気的に接続され,前記容量素子は前記第2のトランジスタがオフすることにより前記容量素子の電極間電圧を保持するように構成され、前記第1の駆動回路は、前記ビット線を介して、前記第1のドレイン電極と電気的に接続され、また、前記信号線を介して、前記第2のソース電極と電気的に接続され、前記第2の駆動回路は、前記読み出しワード線を介して前記容量素子の電極の他方と電気的に接続され、また、前記書き込みワード線を介して、前記第2のゲート電極と電気的に接続され、前記第2の駆動回路は、前記書き込みワード線に入力される信号よりも前記信号線に入力される信号を遅らせる機能を有する半導体装置

技術分野

0001

開示する発明は、半導体素子を利用した半導体装置およびその駆動方法に関するものであ
る。

背景技術

0002

半導体素子を利用した記憶装置は、電力の供給がなくなると記憶内容が失われる揮発性
ものと、電力の供給がなくなっても記憶内容は保持される不揮発性のものとに大別される

0003

揮発性記憶装置の代表的な例としては、DRAM(Dynamic Random Ac
cess Memory)がある。DRAMは、記憶素子を構成するトランジスタを選択
してキャパシタ電荷蓄積することで、情報を記憶する。

0004

上述の原理から、DRAMでは、情報を読み出すとキャパシタの電荷は失われるため、情
報の読み出しの度に、再度の書き込み動作が必要となる。また、記憶素子を構成するトラ
ンジスタにおいてはオフ状態でのソースドレイン間のリーク電流オフ電流)等によっ
て、トランジスタが選択されていない状況でも電荷が流出、または流入するため、データ
の保持期間が短い。このため、所定の周期で再度の書き込み動作(リフレッシュ動作)が
必要であり、消費電力を十分に低減することは困難である。また、電力の供給がなくなる
と記憶内容が失われるため、長期間の記憶の保持には、磁性材料光学材料を利用した別
の記憶装置が必要となる。

0005

揮発性記憶装置の別の例としてはSRAM(Static Random Access
Memory)がある。SRAMは、フリップフロップなどの回路を用いて記憶内容を
保持するため、リフレッシュ動作が不要であり、この点においてはDRAMより有利であ
る。しかし、フリップフロップなどの回路を用いているため、記憶容量あたりの単価が高
くなるという問題がある。また、電力の供給がなくなると記憶内容が失われるという点に
ついては、DRAMと変わるところはない。

0006

不揮発性記憶装置の代表例としては、フラッシュメモリがある。フラッシュメモリは、ト
ランジスタのゲート電極チャネル形成領域との間にフローティングゲートを有し、当該
フローティングゲートに電荷を保持させることで記憶を行うため、データの保持期間は極
めて長く(半永久的)、揮発性記憶装置で必要なリフレッシュ動作が不要であるという利
点を有している(例えば、特許文献1参照)。

0007

しかし、書き込みの際に生じるトンネル電流によって記憶素子を構成するゲート絶縁層
劣化するため、所定回数の書き込みによって記憶素子が機能しなくなるという問題が生じ
る。この問題の影響を緩和するために、例えば、各記憶素子書き込み回数を均一化する
手法が採られるが、これを実現するためには、複雑な周辺回路が必要になってしまう。そ
して、このような手法を採用しても、根本的な寿命の問題が解消するわけではない。つま
り、フラッシュメモリは、情報の書き換え頻度が高い用途には不向きである。

0008

また、フローティングゲートに電荷を注入させるため、または、その電荷を除去するため
には、高い電圧が必要であり、また、そのための回路も必要である。さらに、電荷の注入
、または除去のためには比較的長い時間を要し、書き込み、消去高速化が容易ではない
という問題もある。

先行技術

0009

特開昭57−105889号公報

発明が解決しようとする課題

0010

上述の問題に鑑み、開示する発明の一態様では、電力が供給されない状況でも記憶内容の
保持が可能で、かつ、書き込み回数にも制限が無い、新たな構造の半導体装置を提供する
ことを目的の一とする。

課題を解決するための手段

0011

開示する発明では、トランジスタのオフ電流を十分に小さくすることができる材料、例え
ば、ワイドギャップ半導体である酸化物半導体材料を用いて半導体装置を構成する。トラ
ンジスタのオフ電流を十分に小さくすることができる半導体材料を用いることで、長期間
にわたって情報を保持することが可能である。

0012

また、信号線電位変化のタイミングを、書き込みワード線の電位変化のタイミングより
遅らせる。これによって、データの書き込みミスを防ぐことが可能である。

0013

本発明の一態様は、書き込みワード線と、読み出しワード線と、ビット線と、ソース線
、信号線と、複数のメモリセルでなるメモリセルアレイと、第1の駆動回路と、第2の駆
動回路と、を有し、メモリセルの一は、第1のゲート電極、第1のソース電極、第1のド
レイン電極、及び第1のチャネル形成領域を含む第1のトランジスタと、第2のゲート電
極、第2のソース電極、第2のドレイン電極、及び第2のチャネル形成領域を含む第2の
トランジスタと、容量素子と、を有し、第1のチャネル形成領域は、第2のチャネル形成
領域とは異なる半導体材料を含んで構成され、第1のゲート電極と、第2のドレイン電極
と、容量素子の電極の一方と、は電気的に接続されて電荷が保持されるノードを構成し、
第1の駆動回路は、ビット線を介して、第1のドレイン電極と電気的に接続され、また、
信号線を介して、第2のソース電極と電気的に接続され、第2の駆動回路は、読み出しワ
ド線を介して容量素子の電極の他方と電気的に接続され、また、書き込みワード線を介
して、第2のゲート電極と電気的に接続され、第2の駆動回路は、書き込みワード線に入
力される信号よりも信号線に入力される信号を遅らせる機能を有する半導体装置である。

0014

また、本発明の一態様は、書き込みワード線と、読み出しワード線と、ビット線と、ソー
ス線と、信号線と、複数のメモリセルでなるメモリセルアレイと、第1の駆動回路と、第
2の駆動回路と、遅延回路と、を有し、メモリセルの一は、第1のゲート電極、第1のソ
ース電極、第1のドレイン電極、及び第1のチャネル形成領域を含む第1のトランジスタ
と、第2のゲート電極、第2のソース電極、第2のドレイン電極、及び第2のチャネル形
成領域を含む第2のトランジスタと、容量素子と、を有し、第1のチャネル形成領域は、
第2のチャネル形成領域とは異なる半導体材料を含んで構成され、第1のゲート電極と、
第2のドレイン電極と、容量素子の電極の一方と、は電気的に接続されて電荷が保持され
るノードを構成し、第1の駆動回路は、ビット線を介して、第1のドレイン電極と電気的
に接続され、また、信号線を介して、第2のソース電極と電気的に接続され、第2の駆動
回路は、読み出しワード線を介して容量素子の電極の他方と電気的に接続され、また、書
き込みワード線を介して、第2のゲート電極と電気的に接続され、遅延回路は信号線と電
気的に接続される半導体装置である。

0015

また、本発明の一態様は、書き込みワード線と、読み出しワード線と、ビット線と、ソー
ス線と、信号線と、複数のメモリセルでなるメモリセルアレイと、第1の駆動回路と、第
2の駆動回路と、を有し、メモリセルの一は、第1のゲート電極、第1のソース電極、第
1のドレイン電極、及び第1のチャネル形成領域を含む第1のトランジスタと、第2のゲ
ト電極、第2のソース電極、第2のドレイン電極、及び第2のチャネル形成領域を含む
第2のトランジスタと、容量素子と、を有し、第1のチャネル形成領域は、第2のチャ
ル形成領域とは異なる半導体材料を含んで構成され、第1のゲート電極と、第2のドレイ
ン電極と、容量素子の電極の一方と、は電気的に接続されて電荷が保持されるノードを構
成し、第1の駆動回路は、ビット線を介して、第1のドレイン電極と電気的に接続され、
また、信号線を介して、第2のソース電極と電気的に接続され、第2の駆動回路は、読み
出しワード線を介して容量素子の電極の他方と電気的に接続され、また、書き込みワード
線を介して、第2のゲート電極と電気的に接続され、信号線には第1のバッファ回路が接
続され、書き込みワード線には第2のバッファ回路が接続され、第1のバッファ回路を構
成するトランジスタのチャネル長は、第2のバッファ回路を構成するトランジスタのチャ
ネル長より大きい半導体装置である。

0016

また、上記の構成において、第2の駆動回路に電源電位より高い電位を出力する電位変換
回路を有する構成としてもよい。

0017

また、上記の構成において、ビット線とソース線との間に、前記複数のメモリセルが直列
に接続される。

0018

また、上記の構成において、ビット線と直列に接続された複数のメモリセルとの間に、配
線が電気的に接続される。

0019

また、上記の構成において、ビット線および信号線と出力端子との接続を制御するスイッ
チと、ビット線および信号線と入力端子との接続を制御するスイッチと、配線と、を有し
、ビット線と信号線とは電気的に接続される。

0020

また、上記の構成において、第2のトランジスタの第2のチャネル形成領域は、酸化物
導体を含んで構成される。

0021

また、上記の構成において、第2の駆動回路は、電位変換回路、および、書き込みワード
線または読み出しワード線と電気的に接続されたレベルシフト回路を有する。

0022

なお、上記において、酸化物半導体を用いてトランジスタを構成することがあるが、開示
する発明はこれに限定されない。酸化物半導体と同等のオフ電流特性が実現できる材料、
例えば、炭化シリコンをはじめとするワイドギャップ材料(より具体的には、例えば、エ
ネルギーギャップEgが3eVより大きい半導体材料)などを適用しても良い。

0023

なお、本明細書等において「上」や「下」の用語は、構成要素の位置関係が「直上」また
は「直下」であることを限定するものではない。例えば、「ゲート絶縁層上のゲート電極
」の表現であれば、ゲート絶縁層とゲート電極との間に他の構成要素を含むものを除外し
ない。

0024

また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限
定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、
その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配
線」が一体となって形成されている場合なども含む。

0025

また、「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や
回路動作において電流の方向が変化する場合などには入れ替わることがある。このため
、本明細書においては、「ソース」や「ドレイン」の用語は、入れ替えて用いることがで
きるものとする。

0026

なお、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの
」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの
」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。

0027

例えば、「何らかの電気的作用を有するもの」には、電極や配線をはじめ、トランジスタ
などのスイッチング素子抵抗素子インダクタ、キャパシタ、その他の各種機能を有す
素子などが含まれる。

発明の効果

0028

酸化物半導体を用いたトランジスタはオフ電流が極めて小さいため、これを用いることに
より極めて長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ
作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となる
ため、消費電力を十分に低減することができる。また、電力の供給がない場合(ただし、
電位は固定されていることが望ましい)であっても、長期にわたって記憶内容を保持する
ことが可能である。

0029

また、開示する発明に係る半導体装置では、情報の書き込みに高い電圧を必要とせず、素
子の劣化の問題もない。例えば、従来の不揮発性メモリのように、フローティングゲート
への電子の注入や、フローティングゲートからの電子の引き抜きを行う必要がないため、
ゲート絶縁層の劣化といった問題が全く生じない。すなわち、開示する発明に係る半導体
装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信
頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によって、情報の
書き込みが行われるため、高速な動作も容易に実現しうる。また、情報を消去するための
動作が不要であるというメリットもある。

0030

また、酸化物半導体以外の材料を用いたトランジスタは、十分な高速動作が可能であるた
め、これを、酸化物半導体を用いたトランジスタと組み合わせて用いることにより、半導
体装置の動作(例えば、情報の読み出し動作)の高速性を十分に確保することができる。
また、酸化物半導体以外の材料を用いたトランジスタにより、高速動作が要求される各種
回路(論理回路、駆動回路など)を好適に実現することが可能である。

0031

このように、酸化物半導体以外の材料を用いたトランジスタ(より広義には、十分な高速
動作が可能なトランジスタ)と、酸化物半導体を用いたトランジスタ(より広義には、十
分にオフ電流が小さいトランジスタ)とを一体に備えることで、これまでにない特徴を有
する半導体装置を実現することができる。

図面の簡単な説明

0032

半導体装置の回路図。
半導体装置の回路図。
タイミングチャート図。
半導体装置の回路図。
半導体装置の回路図。
半導体装置の回路図。
半導体装置の回路図。
半導体装置の回路図。
半導体装置の断面図および平面図。
半導体装置の作製工程に係る断面図。
半導体装置の作製工程に係る断面図。
半導体装置の作製工程に係る断面図。
半導体装置の作製工程に係る断面図。
半導体装置を用いた電子機器を説明するための図。
酸化物半導体を用いたトランジスタの特性を示す図。
酸化物半導体を用いたトランジスタの特性評価用回路図。
酸化物半導体を用いたトランジスタの特性評価用タイミングチャート図。
酸化物半導体を用いたトランジスタの特性を示す図。
酸化物半導体を用いたトランジスタの特性を示す図。
酸化物半導体を用いたトランジスタの特性を示す図。
メモリウィンドウ幅調査結果を示す図。
半導体装置の回路図。
半導体装置の回路図。
半導体装置の回路図。
半導体装置の回路図
半導体装置の断面図および平面図
半導体装置の回路図

0033

本発明の実施の形態の一例について、図面を用いて以下に説明する。但し、本発明は以下
の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および
詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下
に示す実施の形態の記載内容に限定して解釈されるものではない。

0034

なお、図面等において示す各構成の、位置、大きさ、範囲などは、理解の簡単のため、実
際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必
ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。

0035

なお、本明細書等における「第1」、「第2」、「第3」などの序数は、構成要素の混同
を避けるために付すものであり、数的に限定するものではないことを付記する。

0036

(実施の形態1)
本実施の形態では、開示する発明の一態様に係る半導体装置の回路構成および動作につい
て、図1乃至図3を参照して説明する。なお、回路図においては、酸化物半導体を用いた
トランジスタであることを示すために、OSの符号を併せて付す場合がある。

0037

基本回路
はじめに、基本的な回路構成およびその動作について、図1を参照して説明する。図1
A−1)に示す半導体装置において、第1の配線(1st Line)とトランジスタ1
60のドレイン電極(またはソース電極)とは、電気的に接続され、第2の配線(2nd
Line)とトランジスタ160のソース電極(またはドレイン電極)とは、電気的に
接続されている。また、第3の配線(3rd Line)とトランジスタ162のソース
電極(またはドレイン電極)とは、電気的に接続され、第4の配線(4th Line)
と、トランジスタ162のゲート電極とは、電気的に接続されている。そして、トラン
スタ160のゲート電極と、トランジスタ162のドレイン電極(またはソース電極)は
、容量素子164の電極の一方と電気的に接続され、第5の配線(5th Line)と
、容量素子164の電極の他方は電気的に接続されている。

0038

ここで、トランジスタ162には、例えば、酸化物半導体を用いたトランジスタが適用さ
れる。酸化物半導体を用いたトランジスタは、オフ電流が極めて小さいという特徴を有し
ている。このため、トランジスタ162をオフ状態とすることで、トランジスタ160の
ゲート電極の電位を極めて長時間にわたって保持することが可能である。そして、容量素
子164を有することにより、トランジスタ160のゲート電極に与えられた電荷の保持
が容易になり、また、保持された情報の読み出しが容易になる。

0039

なお、トランジスタ160については特に限定されない。情報の読み出し速度を向上させ
るという観点からは、例えば、単結晶シリコンを用いたトランジスタなど、スイッチング
速度の高いトランジスタを適用するのが好適である。

0040

また、図1(B)に示すように、容量素子164を設けない構成とすることも可能である

0041

図1(A−1)に示す半導体装置では、トランジスタ160のゲート電極の電位が保持可
能という特徴を生かすことで、次のように、情報の書き込み、保持、読み出しが可能であ
る。

0042

はじめに、情報の書き込みおよび保持について説明する。まず、第4の配線の電位を、ト
ランジスタ162がオン状態となる電位にして、トランジスタ162をオン状態とする。
これにより、第3の配線の電位が、トランジスタ160のゲート電極、および容量素子1
64に与えられる。すなわち、トランジスタ160のゲート電極には、所定の電荷が与え
られる(書き込み)。ここでは、異なる二つの電位を与える電荷(以下、低電位を与える
電荷を電荷QL、高電位を与える電荷を電荷QHという)のいずれかが与えられるものと
する。なお、異なる三つまたはそれ以上の電位を与える電荷を適用して、記憶容量を向上
させても良い。その後、第4の配線の電位を、トランジスタ162がオフ状態となる電位
にして、トランジスタ162をオフ状態とすることにより、トランジスタ160のゲート
電極に与えられた電荷が保持される(保持)。

0043

トランジスタ162のオフ電流は極めて小さいから、トランジスタ160のゲート電極の
電荷は長時間にわたって保持される。

0044

次に、情報の読み出しについて説明する。第2の配線に所定の電位(定電位)を与えた状
態で、第5の配線に適切な電位(読み出し電位)を与えると、トランジスタ160のゲー
ト電極に保持された電荷量に応じて、第1の配線は異なる電位をとる。一般に、トランジ
スタ160をnチャネル型とすると、トランジスタ160のゲート電極にQHが与えられ
ている場合の見かけのしきい値Vth_Hは、トランジスタ160のゲート電極にQLが
与えられている場合の見かけのしきい値Vth_Lより低くなるためである。ここで、見
かけのしきい値とは、トランジスタ160を「オン状態」とするために必要な第5の配線
の電位をいうものとする。したがって、第5の配線の電位をVth_HとVth_Lの中
間の電位V0とすることにより、トランジスタ160のゲート電極に与えられた電荷を判
別できる。例えば、書き込みにおいてQHが与えられた場合には、第5の配線の電位がV
0(>Vth_H)となれば、トランジスタ160は「オン状態」となる。QLが与えら
れた場合には、第5の配線の電位がV0(<Vth_L)となっても、トランジスタ16
0は「オフ状態」のままである。このため、第1の配線の電位を見ることで、保持されて
いる情報を読み出すことができる。

0045

なお、メモリセルをアレイ状に配置して用いる場合には、所望のメモリセルの情報のみを
読み出せることが必要になる。このように、所定のメモリセルの情報を読み出し、それ以
外のメモリセルの情報を読み出さない場合には、各メモリセル間でトランジスタ160が
それぞれ並列に接続されている場合には、読み出しの対象ではないメモリセルの第5の配
線に対して、ゲート電極の状態にかかわらずトランジスタ160が「オフ状態」となるよ
うな電位、つまり、Vth_Hより小さい電位を与えればよい。また、各メモリセル間で
トランジスタ160がそれぞれ直列に接続されている場合には、読み出しの対象ではない
メモリセルの第5の配線に対して、ゲート電極の状態にかかわらずトランジスタ160が
「オン状態」となるような電位、つまり、Vth_Lより大きい電位を第5の配線に与え
ればよい。

0046

次に、情報の書き換えについて説明する。情報の書き換えは、上記情報の書き込みおよび
保持と同様に行われる。つまり、第4の配線の電位を、トランジスタ162がオン状態と
なる電位にして、トランジスタ162をオン状態とする。これにより、第3の配線の電位
(新たな情報に係る電位)が、トランジスタ160のゲート電極および容量素子164に
与えられる。その後、第4の配線の電位を、トランジスタ162がオフ状態となる電位に
して、トランジスタ162をオフ状態とすることにより、トランジスタ160のゲート電
極は、新たな情報に係る電荷が与えられた状態となる。

0047

このように、開示する発明に係る半導体装置は、再度の情報の書き込みによって直接的に
情報を書き換えることが可能である。このためフラッシュメモリなどにおいて必要とされ
高電圧を用いてのフローティングゲートからの電荷の引き抜きが不要であり、消去動作
に起因する動作速度の低下を抑制することができる。つまり、半導体装置の高速動作が実
現される。

0048

なお、トランジスタ162のドレイン電極(またはソース電極)は、トランジスタ160
のゲート電極と電気的に接続されることにより、不揮発性メモリ素子として用いられるフ
ローティングゲート型トランジスタのフローティングゲートと同等の作用を奏する。以下
において、トランジスタ162のドレイン電極(またはソース電極)とトランジスタ16
0のゲート電極が電気的に接続される部位をノードFGと呼ぶ場合がある。トランジスタ
162がオフの場合、当該ノードFGは絶縁体中埋設されたと見ることができ、ノード
FGには電荷が保持される。酸化物半導体を用いたトランジスタ162のオフ電流は、シ
リコン半導体などで形成されるトランジスタの10万分の1以下であるため、トランジス
タ162のリークによる、ノードFGに蓄積された電荷の消失を無視することが可能であ
る。つまり、酸化物半導体を用いたトランジスタ162により、電力の供給が無くても情
報の保持が可能な不揮発性の記憶装置を実現することが可能である。

0049

例えば、トランジスタ162の室温(25℃)でのオフ電流が10zA(1zA(ゼプト
アンペア)は1×10−21A)以下であり、容量素子164の容量値が10fF程度で
ある場合には、少なくとも104秒以上のデータ保持が可能である。なお、当該保持時間
が、トランジスタ特性や容量値によって変動することはいうまでもない。

0050

また、開示する発明の半導体装置においては、従来のフローティングゲート型トランジス
タにおいて指摘されているゲート絶縁膜トンネル絶縁膜)の劣化という問題が存在しな
い。つまり、従来問題とされていた、電子をフローティングゲートに注入する際のゲート
絶縁膜の劣化という問題を解消することができる。これは、原理的な書き込み回数の制限
が存在しないことを意味するものである。また、従来のフローティングゲート型トランジ
スタにおいて書き込みや消去の際に必要であった高電圧も不要である。

0051

図1(A−1)に示す半導体装置は、当該半導体装置を構成するトランジスタなどの要素
抵抗および容量を含むものとして、図1(A−2)のように考えることが可能である。
つまり、図1(A−2)では、トランジスタ160および容量素子164が、それぞれ、
抵抗および容量を含んで構成されると考えていることになる。R1およびC1は、それぞ
れ、容量素子164の抵抗値および容量値であり、抵抗値R1は、容量素子164を構成
する絶縁層による抵抗値に相当する。また、R2およびC2は、それぞれ、トランジスタ
160の抵抗値および容量値であり、抵抗値R2はトランジスタ160がオン状態の時の
ゲート絶縁層による抵抗値に相当し、容量値C2はいわゆるゲート容量(ゲート電極と、
ソース電極またはドレイン電極との間に形成される容量、及び、ゲート電極とチャネル形
成領域との間に形成される容量)の容量値に相当する。

0052

トランジスタ162がオフ状態にある場合のソース電極とドレイン電極の間の抵抗値(実
効抵抗とも呼ぶ)をROSとすると、トランジスタ162のゲートリーク電流が十分に小
さい条件において、R1およびR2が、R1≧ROS(R1はROS以上)、R2≧RO
S(R2はROS以上)を満たす場合には、電荷の保持期間(情報の保持期間ということ
もできる)は、主としてトランジスタ162のオフ電流によって決定されることになる。

0053

逆に、当該条件を満たさない場合には、トランジスタ162のオフ電流が十分に小さくと
も、保持期間を十分に確保することが困難になる。トランジスタ162のオフ電流以外の
リーク電流(例えば、トランジスタ160におけるソース電極とゲート電極の間において
生じるリーク電流等)が大きいためである。このことから、本実施の形態において開示す
る半導体装置は、R1≧ROS(R1はROS以上)、およびR2≧ROS(R2はRO
S以上)の関係を満たすものであることが望ましいといえる。

0054

一方で、C1とC2は、C1≧C2(C1はC2以上)の関係を満たすことが望ましい。
C1を大きくすることで、第5の配線によってノードFGの電位を制御する際に、第5の
配線の電位を効率よくノードFGに与えることができるようになり、第5の配線に与える
電位間(例えば、読み出しの電位と、非読み出しの電位)の電位差を低く抑えることがで
きるためである。

0055

このように、上述の関係を満たすことで、より好適な半導体装置を実現することが可能で
ある。なお、R1およびR2は、トランジスタ160のゲート絶縁層や容量素子164の
絶縁層によって制御される。C1およびC2についても同様である。よって、ゲート絶縁
層の材料や厚さなどを適宜設定し、上述の関係を満たすようにすることが望ましい。

0056

本実施の形態で示す半導体装置においては、ノードFGが、フラッシュメモリ等のフロー
ティングゲート型トランジスタのフローティングゲートと同等の作用をするが、本実施の
形態のノードFGは、フラッシュメモリ等のフローティングゲートと本質的に異なる特徴
を有している。

0057

フラッシュメモリでは、コントロールゲート印加される電位が高いため、その電位が、
隣接するセルのフローティングゲートに影響を与えないように、セルとセルとの間隔をあ
る程度保つ必要が生じる。このことは、半導体装置の高集積化阻害する要因の一つであ
る。そして、当該要因は、高電界をかけてトンネル電流を発生させるというフラッシュ
モリの根本的な原理に起因するものである。

0058

一方、本実施の形態に係る半導体装置は、酸化物半導体を用いたトランジスタのスイッチ
ングによって動作し、上述のようなトンネル電流による電荷注入の原理を用いない。すな
わち、フラッシュメモリのような、電荷を注入するための高電界が不要である。これによ
り、隣接セルに対する、コントロールゲートによる高電界の影響を考慮する必要がないた
め、高集積化が容易になる。

0059

また、高電界が不要であり、大型の周辺回路(昇圧回路など)が不要である点も、フラ
シュメモリに対するアドバンテージである。例えば、本実施の形態に係るメモリセルに印
加される電圧(メモリセルの各端子に同時に印加される電位の最大のものと最小のものの
差)の最大値は、2段階(1ビット)の情報を書き込む場合、一つのメモリセルにおいて
、5V以下、好ましくは3V以下とすることができる。

0060

さらに、容量素子164を構成する絶縁層の比誘電率εr1と、トランジスタ160を構
成するゲート絶縁層の比誘電率εr2とを異ならせる場合には、容量素子164の面積
1と、トランジスタ160におけるゲート容量を持つ領域の面積S2とが、2・S2≧S
1(2・S2はS1以上)、望ましくはS2≧S1(S2はS1以上)を満たしつつ、C
1≧C2(C1はC2以上)を実現することが容易である。具体的には、例えば、容量素
子164を構成する絶縁層においては、酸化ハフニウムなどのhigh−k材料でなる膜
、または酸化ハフニウムなどのhigh−k材料でなる膜と酸化物半導体でなる膜との積
層構造を採用してεr1を10以上、好ましくは15以上とし、トランジスタ160を構
成するゲート絶縁層においては、酸化シリコンを採用して、3≦εr2≦4(εr2は3
以上4以下)とすることができる。

0061

このような構成を併せて用いることで、開示する発明に係る半導体装置の、より一層の高
集積化が可能である。

0062

なお、半導体装置の記憶容量を大きくするためには、高集積化以外に、多値化の手法を採
ることもできる。例えば、メモリセルの一に3段階以上の情報を書き込む構成とすること
で、2段階(1ビット)の情報を書き込む場合と比較して記憶容量を増大させることがで
きる。例えば、上述のような、低電位を与える電荷QL、高電位を与える電荷QHに加え

他の電位を与える電荷Qをトランジスタ160のゲート電極に与えることで、多値化を実
現することができる。この場合、比較的規模の大きい回路構成(例えば、15F2〜50
F2など:Fは最小加工寸法)を採用しても十分な記憶容量を確保することができる。

0063

〈応用例1〉
次に、図1に示す回路を応用したより具体的な回路構成および動作について、図2および
図3を参照して説明する。

0064

図2(A)は、(m×n)個のメモリセル170を有する半導体装置の回路図の一例であ
る。図2中のメモリセル170の構成は、図1(A−1)と同様である。すなわち、図2
(B)に示すように、図1(A−1)における第1の配線が図2(B)におけるビット線
BLに相当し、図1(A−1)における第2の配線が図2(B)におけるソース線SLに
相当し、図1(A−1)における第3の配線が図2(B)における信号線Sに相当し、図
1(A−1)における第4の配線が図2(B)における書き込みワード線WWLに相当し
図1(A−1)における第5の配線が図2(B)における読み出しワード線RWLに相
当する。ただし、図2(A)では、第1行目のメモリセル170(1,1)〜(1,n)
のみがビット線BLと直接接続し、第m行目のメモリセル170(m,1)〜(m,n)
のみがソース線SLと直接接続する。他の行のメモリセル170は、同じ列の他のメモリ
セル170を介してビット線BLおよびソース線SLと電気的に接続される。

0065

図2に示す半導体装置は、m本(mは2以上の整数)の書き込みワード線WWLと、m本
の読み出しワード線RWLと、n本(nは2以上の整数)のソース線SLと、n本のビッ
ト線BLと、n本の信号線Sと、メモリセル170が縦m個(行)×横n個(列)のマト
クス状に配置されたメモリセルアレイと、n本のビット線BLおよびn本の信号線Sに
接続する第1の駆動回路190と、m本の書き込みワード線WWLおよびm本の読み出し
ワード線RWLに接続する第2の駆動回路192と、を有する。第1の駆動回路190と
第2の駆動回路192とは、配線WRITEおよび配線READによって接続されている

0066

その他、第2の駆動回路192には、アドレス選択信号線Aが接続されている。アドレス
選択信号線Aは、メモリセルの行方向のアドレスを選択する信号を伝達する配線である。

0067

図2(A)に示す第1の駆動回路190および第2の駆動回路192について、図23
参照して説明する。第1の駆動回路190と第2の駆動回路192とは、配線WRITE
および配線READによって接続されている。

0068

第1の駆動回路190は、読み出し回路211と、制御回路212と、遅延回路213と
、バッファ回路214とにより構成されている。入力端子INは、制御回路212、遅延
回路213、及びバッファ回路214を介して信号線Sに接続されている。また、ビット
線BLに接続される読み出し回路211は、出力端子OUTと接続されている。

0069

第2の駆動回路192は、デコーダ回路221と、制御回路222と、バッファ回路22
3、バッファ回路224とにより構成されている。アドレス選択信号線Aはデコーダ回路
221と接続されている。また、デコーダ回路221は、制御回路222と接続されてお
り、制御回路222は、バッファ回路223を介して書き込みワード線WWLに接続され
ている。また、制御回路222は、バッファ回路224を介して読み出しワード線RWL
に接続されている。

0070

データの書き込み、保持、および読み出しは、基本的に図1の場合と同様である。つまり
、具体的な書き込みの動作は以下のようになる。なお、ここでは一例として、図2(B)
および図23を参照し、ノードFGに電位V1(電源電位VDDより低い電位)または基
準電位GNDのいずれかを与える場合について説明するが、ノードFGに与える電位の関
係はこれに限られない。また、ノードFGに電位V1を与えた場合に保持されるデータを
データ”1”、ノードFGに基準電位GNDを与えた場合に保持されるデータをデータ”
0”とする。

0071

まず、データの書き込みは、書き込み対象のメモリセル170に接続される読み出しワー
ド線RWLの電位をGNDとし、書き込みワード線WWLの電位をV2(V1より高い電
位、例えばVDD)として書き込み対象のメモリセル170を選択する。

0072

メモリセル170にデータ”0”を書き込む場合には、信号線SにはGNDを与え、メモ
リセル170にデータ”1”を書き込む場合には、信号線SにはV2を与える。ここでは
書き込みワード線WWLの電位をV2としているため、ノードFGにV1を与えることが
可能である。

0073

データの保持は、読み出しワード線RWLの電位および書き込みワード線WWLの電位を
、GNDとすることにより行われる。

0074

読み出しワード線RWLの電位をGNDに固定すると、ノードFGの電位は書き込み時の
電位に固定される。つまり、ノードFGにデータ”1”であるV1が与えられている場合
、ノードFGの電位はV1となり、ノードFGにデータ”0”であるGNDが与えられて
いれば、ノードFGの電位はGNDとなる。

0075

書き込みワード線WWLにはGNDが与えられているため、データ”1”とデータ”0”
のいずれが書き込まれた場合でも、トランジスタ162はオフ状態となる。トランジスタ
162のオフ電流は極めて小さいから、トランジスタ160のゲート電極の電荷は長時間
にわたって保持される。

0076

データの読み出しは、読み出し対象のメモリセル170に接続される読み出しワード線R
WLの電位および書き込みワード線WWLの電位をGNDとし、また、読み出し対象では
ないメモリセル170に接続される読み出しワード線RWLの電位をV2とし、かつ、書
き込みワード線WWLの電位をGNDとすることにより行われる。

0077

読み出し対象のメモリセル170に接続される読み出しワード線RWLの電位をGNDと
すると、読み出し対象のメモリセル170のノードFGにデータ”1”であるV1が与え
られている場合、トランジスタ160はオン状態となる。一方で、ノードFGにデータ”
0”であるGNDが与えられていれば、トランジスタ160はオフ状態となる。

0078

また、読み出し対象ではないメモリセル170に接続される読み出しワード線RWLの電
位をV2とし、かつ、書き込みワード線WWLの電位をGNDとすると、読み出し対象で
はないメモリセル170にデータ”1”が書き込まれている場合、および、データ”0”
が書き込まれている場合のいずれにおいても、トランジスタ160はオン状態となる。

0079

つまり、上述の読み出し動作により、読み出し対象のメモリセル170にデータ”1”が
書き込まれている場合には、トランジスタ160がオン状態となり、ビット線BLの電位
が低下する。また、データ”0”が書き込まれている場合には、トランジスタ160がオ
フ状態となり、読み出し開始時のビット線BLの電位が維持されるか、または上昇する。

0080

なお、上述の構成を採用する場合には、データの保持動作およびデータの読み出し動作に
おける読み出しワード線RWLの電位および書き込みワード線WWLの電位はGNDであ
る。つまり、対象列における全てのメモリセル170にデータ”1”が書き込まれている
場合には、トランジスタ160がオン状態となり、保持、読み出しの如何に関わらず、ソ
ース線SLとビット線BLが導通してしまう。このため、消費電力の増大が問題になるこ
とがある。このような状況に起因する消費電力を十分に抑制するためには、メモリセル1
70と、ソース線SLまたはビット線BLとの間に選択トランジスタを設けると良い。ま
たは、読み出し動作以外において、ソース線SLとビット線BLの電位を等しくすればよ
い。

0081

図3には、図2(A)に係る半導体装置のより詳細な動作に係るタイミングチャートの例
を示す。タイミングチャート中のREAD、A等の名称は、タイミングチャートに示す電
位が与えられる配線を示しており、同様の機能を有する配線が複数ある場合には、配線の
名称の末尾に_1、_2等を付すことで区別している。なお、ここでは説明を簡単にする
ため、メモリセル170が2(行)×2(列)に配列された半導体装置を例に説明するが
、開示する発明はこれに限られない。

0082

図3に示されるタイミングチャートは、全てのメモリセルにデータ”1”を書き込み(書
き込み1)、その後、書き込まれた全データを読み出し(読み出し1)、次に、第1行第
1列のメモリセルおよび第2行第2列のメモリセルにデータ”1”を書き込むと共に、第
1行第2列のメモリセルおよび第2行第1列のメモリセルにデータ”0”を書き込み(書
き込み2)、その後、書き込まれた全データを読み出す(読み出し2)場合の各配線の電
位の関係を示すものである。

0083

書き込み1においては、WRITEを高電位、READを低電位としてメモリセルへの書
き込みが行える状態にする。第2の駆動回路192は、A_1、A_2の電位に応じた行
選択信号をRWLおよびWWLに出力する。ここでは、A_1が高電位の場合には第1行
目が選択され、A_2が高電位の場合には第2行目が選択されることとする。また、選択
された行のWWLは、高電位となり、RWLは、選択、非選択にかかわらず低電位となる

0084

書き込み1においては、全てのメモリセルにデータ”1”を書き込むため、行選択のタイ
ミングに合わせて、S_1およびS_2を高電位とする。なお、S_1およびS_2の信
入力期間は、WWLの信号入力期間より長くなるようにする。または、S_1およびS
_2の信号入力を、WWLの信号入力より遅らせる。S_1およびS_2の信号入力期間
が短い、またはS_1およびS_2の信号入力が、WWLの信号入力より早い場合には、
メモリセルへの書き込みが不十分となる可能性があるためである。当該動作を実現するた
めには、例えば、S_1やS_2に遅延回路213を接続して、S_1やS_2の信号入
力を、WWLの信号入力より遅らせればよい。または、S_1やS_2に接続されるバッ
ファ回路214を構成するトランジスタのサイズ(例えばチャネル長)を、WWLに接続
されるバッファ回路223を構成するトランジスタのサイズ(例えばチャネル長)より大
きくして、駆動能力を落とすことで、S_1およびS_2の信号入力を、WWLの信号入
力より遅らせればよい。または、S_1やS_2に接続されるバッファ回路214を構成
するトランジスタのサイズ(例えばチャネル幅)を、WWLに接続されるバッファ回路2
23を構成するトランジスタのサイズ(例えばチャネル幅)より小さくして、駆動能力を
落とすことで、S_1およびS_2の信号入力を、WWLの信号入力より遅らせればよい
。なお、BL_1およびBL_2の電位は、書き込み時には大きな問題とならない(高電
位であっても良いし低電位であっても良い)。

0085

読み出し1においては、WRITEを低電位、READを高電位としてメモリセルからの
読み出しが行える状態にする。第2の駆動回路192は、A_1、A_2に応じた行選択
信号をRWLおよびWWLに出力する。ここでは、A_1が高電位の場合には第1行目が
選択され、A_2が高電位の場合には第2行目が選択される。また、選択された行のRW
Lは低電位となり、選択されていない行のRWLは高電位となり、WWLは、選択、非選
択に関わらず低電位となる。

0086

上述の動作により、BL_1およびBL_2には、選択された行のメモリセルに保持され
ているデータに応じた電位が与えられる。なお、S_1およびS_2の電位は、読み出し
時には問題とならない。

0087

書き込み2における各配線の電位の関係は、書き込み1の場合と同様である。ただし、第
1行第1列のメモリセルおよび第2行第2列のメモリセルにデータ”1”を書き込むと共
に、第1行第2列のメモリセルおよび第2行第1列のメモリセルにデータ”0”を書き込
むために、行選択のタイミングに合わせて、S_1およびS_2を低電位または高電位と
する。

0088

読み出し2における各配線の電位の関係は、読み出し1の場合と同様である。BL_1お
よびBL_2には、選択された行のメモリセルに保持されているデータに応じた電位が与
えられることがわかる。

0089

なお、上述の書き込み動作において、書き込みワード線WWLに入力される信号よりも信
号線Sに入力される信号を遅らせるためには、例えば、図4に示す遅延回路を第1の駆動
回路190内に設け、信号線Sと接続するとよい。遅延回路と信号線Sとを接続すること
で、書き込みワード線WWLの電位の変化より、信号線Sの電位の変化を遅らせることが
でき、メモリセル170への書き込みミスを抑制することができる。

0090

次に、図23に示す第1の駆動回路190に設けられる遅延回路213について、図4
A)、(B)、(C)、(D)および図22を参照して説明する。

0091

遅延回路213として、図4(A)に示すような偶数個インバータを直列に接続した回
路を用いることができる。また、図4(B)に示すように、直列に接続した偶数個のイン
バータに容量素子を付加した構成や、図4(C)に示すように、直列に接続した偶数個の
インバータに抵抗を付加した構成としてもよい。さらに、図4(D)に示すように、直列
に接続した偶数個のインバータ回路に、抵抗および容量素子を付加した構成としてもよい

0092

または、上述の書き込み動作において、書き込みワード線WWLに入力される信号よりも
信号線Sに入力される信号を遅らせるために、第1の駆動回路190および第2の駆動回
路192に設けられるバッファ回路において、第1の駆動回路190が有するバッファ
路214のトランジスタのサイズ(例えば、チャネル長)を、第2の駆動回路192が有
するバッファ回路223のトランジスタのサイズより大きくしても良い。または、第1の
駆動回路190が有するバッファ回路214のトランジスタのサイズ(例えば、チャネル
幅)を、第2の駆動回路192が有するバッファ回路223のトランジスタのサイズ(例
えば、チャネル幅)より小さくしても良い。この場合にも、書き込みワード線WWLの電
位の変化より、信号線Sの電位の変化を遅らせることができ、メモリセル170への書き
込みミスを抑制することができる。

0093

次に、図23に示す第2の駆動回路192に設けられる読み出し回路211について、図
22を参照して説明する。

0094

図22(A)に、読み出し回路の概略を示す。当該読み出し回路は、トランジスタとセン
アンプ回路を有する。

0095

読み出し時には、端子Aは読み出しを行うメモリセルが接続されたビット線BLに接続さ
れる。また、トランジスタのゲート電極にはバイアス電位Vbiasが印加され、端子A
の電位が制御される。

0096

メモリセル170は、格納されるデータに応じて、異なる抵抗値を示す。具体的には、選
択したメモリセル170のトランジスタ160がオン状態の場合には低抵抗状態となり、
選択したメモリセル170のトランジスタ160がオフ状態の場合には高抵抗状態となる

0097

メモリセルが高抵抗状態の場合、端子Aの電位が参照電位Vrefより高くなり、センス
アンプ回路は端子Aの電位に対応する電位(データ”0”)を出力する。一方、メモリセ
ルが低抵抗状態の場合、端子Aの電位が参照電位Vrefより低くなり、センスアンプ
路は端子Aの電位に対応する電位(データ”1”)を出力する。

0098

このように、読み出し回路を用いることで、メモリセルからデータを読み出すことができ
る。なお、本実施の形態の読み出し回路は一例である。他の公知の回路を用いても良い。
また、読み出し回路は、プリチャージ回路を有しても良い。参照電位Vrefの代わりに
参照用のビット線が接続される構成としても良い。

0099

図22(B)に、センスアンプ回路の一例である差動型センスアンプを示す。差動型セン
アンプは、入力端子Vin(+)とVin(−)と出力端子Voutを有し、Vin(
+)とVin(−)の差を増幅する。Vin(+)>Vin(−)であればVoutは、
概ねHigh出力、Vin(+)<Vin(−)であればVoutは、概ねLow出力と
なる。

0100

図22(C)に、センスアンプ回路の一例であるラッチ型センスアンプを示す。ラッチ
センスアンプは、入出力端子V1およびV2と、制御用信号Sp、Snの入力端子を有す
る。まず、信号SpをHigh、信号SnをLowとして、電源電位(Vdd)を遮断
る。そして、比較を行う電位をV1とV2に与える。その後、信号SpをLow、信号S
nをHighとして、電源電位(Vdd)を供給すると、比較を行う電位V1inとV2
inがV1in>V2inの関係にあれば、V1の出力はHigh、V2の出力はLow
となり、V1in<V2inの関係にあれば、V1の出力はLow、V2の出力はHig
hとなる。このような関係を利用して、V1inとV2inの差を増幅することができる

0101

〈応用例2〉
次に、図2に示す回路構成とは異なる回路構成について、図5を参照して説明する。

0102

図5(A)は、(m×n)個のメモリセル170を有する半導体装置の回路図の一例であ
る。図5(A)中のメモリセル170の構成は、図2(B)と同様であるため、詳細な説
明は省略する。

0103

図5(A)に示す半導体装置は、m本(mは2以上の整数)の書き込みワード線WWLと
、m本の読み出しワード線RWLと、n本(nは2以上の整数)のソース線SLと、n本
のビット線BLと、n本の信号線Sと、メモリセル170が縦m個(行)×横n個(列)
マトリクス状に配置されたメモリセルアレイと、電位変換回路180と、n本のビット
線BLおよびn本の信号線Sに接続する第1の駆動回路190と、m本の書き込みワード
線WWLおよびm本の読み出しワード線RWLに接続する第2の駆動回路192と、を有
する。ここで、電位変換回路180は、配線VHLによって第2の駆動回路192と接続
され、第2の駆動回路192に電源電位VDDより高い電位(高電位:VH)を出力する
。なお、本実施の形態では、配線WRITEおよび配線READをそれぞれ電位変換回路
180に接続することで、第1の駆動回路190の出力に合わせて電位を変換する構成と
しているが、開示する発明はこれに限定されない。電位変換回路180、第1の駆動回路
190、および第2の駆動回路192を、配線WRITEおよび配線READによって接
続しない構成としても良い。

0104

その他、第2の駆動回路192には、アドレス選択信号線Aが接続されている。アドレス
選択信号線Aは、メモリセルの行方向のアドレスを選択する信号を伝達する配線である。

0105

図5(A)に示す第1の駆動回路190および第2の駆動回路192について、図24
参照して説明する。第1の駆動回路190と第2の駆動回路192とは、配線WRITE
および配線READによって接続されている。また、配線WRITEおよび配線READ
はそれぞれ電位変換回路180に接続されている。

0106

第1の駆動回路190は、読み出し回路211と、制御回路212と、遅延回路213と
、バッファ回路214とにより構成されている。入力端子INは、制御回路212、遅延
回路213、及びバッファ回路214を介して信号線Sに接続されている。また、ビット
線BLに接続される読み出し回路211は、出力端子OUTと接続される。

0107

第2の駆動回路192は、デコーダ回路221と、制御回路222と、バッファ回路22
3と、バッファ回路224と、レベルシフト回路225とにより構成されている。アド
ス選択信号線Aは、デコーダ回路221と接続されている。また、デコーダ回路221は
、制御回路222と接続されており、制御回路222はレベルシフト回路225及びバッ
ファ回路223を介して書き込みワード線WWLに接続されている。また、制御回路22
2は、バッファ回路224を介して読み出しワード線RWLに接続されている。なお、読
み出し回路211は、図22を参照すればよく、遅延回路213は、図4を参照すればよ
い。ここで、書き込みワード線WWLには、GNDまたはVHが出力される。

0108

データの書き込み、保持、および読み出しは、図2の場合と同様である。ただし、当該構
成においては、書き込みの際に、書き込みワード線WWLの電位を電源電位より高い電位
(VH)とすることができる。このため、ノードFGに十分に高い電位を与えることがで
き、より長期間のデータ保持が可能になる。また、データの識別力が向上する。

0109

電位変換回路180の一例として、図6に4段の昇圧を行う昇圧回路の一例を示す。図6
において、第1のトランジスタ1300の入力端子(ここでは、ソース端子またはドレイ
ン端子であって、ゲート端子と接続されている端子をいう)には電源電位VDDが供給さ
れる。第1のトランジスタ1300の出力端子(ここでは、ソース端子またはドレイン端
子であって、ゲート端子と接続されていない端子をいう)には第2のトランジスタ131
0の入力端子及び第1の容量素子1350の一方の端子が接続されている。同様に、第2
のトランジスタ1310の出力端子には第3のトランジスタ1320の入力端子及び第2
の容量素子1360の一方の端子が接続されている。以下、同様であるため詳細な説明は
省略するが、第nのトランジスタの出力端子には第nの容量素子の一方の端子が接続され
ているということもできる(n:自然数)。図6においては、最終段のトランジスタの出
力端子には、電源VDDと接続したトランジスタ1390が接続されているが、この構成
に限られない。例えば、接地電位GNDと接続した容量をさらに付加した構成としても良
い。なお、図6においては、第5のトランジスタ1340の出力が、昇圧回路の出力VH
となる。

0110

さらに、第2の容量素子1360の他方の端子及び第4の容量素子1380の他方の端子
には、クロック信号CP_CLKが入力される。また、第1の容量素子1350の他方の
端子及び第3の容量素子1370の他方の端子には、クロック信号CP_CLKを反転
せたクロック信号CP_CLKBが入力される。すなわち、第2kの容量素子の他方の端
子にはクロック信号CP_CLKが入力され、第2k−1の容量素子の他方の端子にはそ
反転クロック信号CP_CLKBが入力されるといえる(k:自然数)。もちろん、ク
ロック信号CP_CLKと反転クロック信号CP_CLKBとは、入れ替えて用いること
ができる。

0111

クロック信号CP_CLKがLowである場合、つまり反転クロック信号CP_CLKB
がHighである場合には、第2の容量素子1360および第4の容量素子1380が充
電され、反転クロック信号CP_CLKBと容量結合するノードN1およびノードN3の
電位は、所定の電圧(クロック信号CP_CLKのHighとLowの電位差に相当する
電圧)分だけ引き上げられる。一方で、クロック信号CP_CLKと容量結合するノード
N2およびノードN4の電位は、所定の電圧分だけ引き下げられる。

0112

これにより、第2のトランジスタ1310、第4のトランジスタ1330を通じて電荷が
移動し、ノードN2およびノードN4の電位が所定の値まで引き上げられる。

0113

次にクロック信号CP_CLKがHighになり、反転クロック信号がLowになると、
ノードN2及びノードN4の電位がさらに引き上げられる。一方で、ノードN1、ノード
N3の電位は、所定の電圧分だけ引き下げられる。

0114

これにより、第1のトランジスタ1300、第3のトランジスタ1320、第5のトラン
ジスタ1340を通じて電荷が移動し、その結果、ノードN1、ノードN3及びノードN
5の電位が所定の電位まで引き上げられることになる。このように、それぞれのノードに
おける電位がVN5=VN4(CP_CLK=High)>VN3(CP_CLK=Lo
w)>VN2(CP_CLK=High)>VN1(CP_CLK=Low)>Vddと
なることにより、昇圧が行われる。なお、昇圧回路の構成は、4段の昇圧を行うものに限
定されない。昇圧回路の段数は適宜変更することができる。

0115

なお、昇圧回路に用いるトランジスタとして、オフ電流特性の良好な酸化物半導体を含む
トランジスタを用いることにより、各ノードの電圧の保持時間を長くすることができる。

0116

次に、第2の駆動回路192に設けられるレベルシフト回路225(レベルシフタ)につ
いて説明する。

0117

図7及び図8に、昇圧用レベルシフト回路図の例を示す。図7に示すレベルシフタの構成
は、以下の通りである。第1のp型トランジスタ1200のソース端子と第3のp型トラ
ンジスタ1230のソース端子は、共に電位VHを供給する電源に電気的に接続している
。第1のp型トランジスタ1200のドレイン端子は、第2のp型トランジスタ1210
のソース端子と電気的に接続され、第3のp型トランジスタ1230のドレイン端子は、
第4のp型トランジスタ1240のソース端子と電気的に接続されている。第2のp型ト
ランジスタ1210のドレイン端子は、第1のn型トランジスタ1220のドレイン端子
及び第3のp型トランジスタ1230のゲート端子に電気的に接続され、第4のp型トラ
ンジスタ1240のドレイン端子は、第2のn型トランジスタ1250のドレイン端子及
び第1のp型トランジスタ1200のゲート端子と電気的に接続されている。また、第1
のn型トランジスタ1220のソース端子と第2のn型トランジスタ1250のソース端
子には、共にGND(=0[V])が与えられている。

0118

図7において、入力信号(I)は、第2のp型トランジスタ1210のゲート端子と、第
1のn型トランジスタ1220のゲート端子とに入力され、入力信号の反転信号(IB)
は、第4のp型トランジスタ1240のゲート端子と、第2のn型トランジスタ1250
のゲート端子とに入力される。出力信号(O)は、第4のp型トランジスタ1240のド
レイン端子から取り出される。また、第2のp型トランジスタ1210のドレイン端子か
ら出力信号の反転信号(OB)を取り出すこともできる。

0119

図7に示すレベルシフタの基本的な動作を説明する。入力信号(I)にHighが入力さ
れると、第1のn型トランジスタ1220が導通状態となるため、第3のp型トランジス
タ1230のゲート端子に電位GNDが入力され、第3のp型トランジスタ1230が導
通状態となるとともに、出力信号の反転信号(OB)にはLowが出力され、このときの
電位はGNDとなる。一方、反転入力信号(IB)は、このときLowであるから、第4
のp型トランジスタ1240は導通状態となり、第2のn型トランジスタ1250は非導
通状態となる。ここで、第3のp型トランジスタ1230と第4のp型トランジスタ12
40が共に導通状態となるため、出力信号(O)にはHighが出力され、このときの電
位はVHとなる。

0120

入力信号(I)の電位がLowのときは、図7に示すレベルシフタのトランジスタは上記
と逆の動作をし、出力信号(O)からはLowが出力され、このときの電位は、GNDと
なる。

0121

このようにして、入力した信号に対して振幅を変換した出力信号(O)を得ることができ
る。すなわち、図7に示すレベルシフタにより、入力信号(I)のHighとLowの電
位差を、出力信号(O)のHighとLowの電位差に変換することができる。

0122

図8は、図7とは異なる昇圧用レベルシフト回路図の例を示す。図8に示すレベルシフタ
の構成は、以下の通りである。第1のp型トランジスタ1260のソース端子と第2のp
型トランジスタ1280のソース端子は、共に電位VHを供給する電源に電気的に接続し
ている。第1のn型トランジスタ1270のドレイン端子は、第1のp型トランジスタ1
260のドレイン端子及び第2のp型トランジスタ1280のゲート端子に電気的に接続
され、第2のn型トランジスタ1290のドレイン端子は、第2のp型トランジスタ12
80のドレイン端子及び第1のp型トランジスタ1260のゲート端子と電気的に接続さ
れている。また、第1のn型トランジスタ1270のソース端子と第2のn型トランジス
タ1290のソース端子には、共にGND(=0[V])が与えられている。

0123

図8において、入力信号(I)は、第1のn型トランジスタ1270のゲート端子に入力
され、入力信号の反転信号(IB)は、第2のn型トランジスタ1290のゲート端子に
入力される。出力信号(O)は、第2のn型トランジスタ1290のドレイン端子から取
り出される。また、第1のn型トランジスタ1270のドレイン端子から出力信号の反転
信号(OB)を取り出すこともできる。

0124

図8に示すレベルシフタの基本的な動作を説明する。入力信号(I)にHighが入力さ
れると、第1のn型トランジスタ1270は導通状態となるため、第2のp型トランジス
タ1280のゲート端子に電位GNDが入力され、第2のp型トランジスタ1280が導
通状態となるとともに、出力信号の反転信号(OB)にはLowが出力され、このときの
電位はGNDとなる。一方、反転入力信号(IB)は、このときLowであるから、第2
のn型トランジスタ1290は非導通状態となる。ここで、第2のp型トランジスタ12
80が導通状態となるため、出力信号(O)にはHighが出力され、このときの電位は
VHとなる。

0125

入力信号(I)の電位がLowのときは、図8に示すレベルシフタのトランジスタは上記
と逆の動作をし、出力信号(O)からはLowが出力され、このときの電位は、GNDと
なる。

0126

このようにして、入力した信号に対して振幅を変換した出力信号(O)を得ることができ
る。すなわち、図8に示すレベルシフタにより、入力信号(I)のHighとLowの電
位差を、出力信号(O)のHighとLowの電位差に変換することができる。

0127

図6に示す電位変換回路180で高電位へ変換された電位は、第2の駆動回路192に含
まれる図7及び図8に示す昇圧用レベルシフタを用いて、書き込みワード線WWLから各
メモリセル170へと出力される。さらに、電位変換回路180で高電位へ変換された電
位を、第1の駆動回路190に含まれる昇圧用レベルシフタを用いて、信号線Sから各メ
モリセル170へと出力する構成としてもよい。

0128

以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適
宜組み合わせて用いることができる。

0129

(実施の形態2)
本実施の形態では、開示する発明の一態様に係る半導体装置の構成およびその作製方法
ついて、図9乃至図13を参照して説明する。

0130

〈半導体装置の断面構成および平面構成
図9は、半導体装置の構成の一例である。図9(A)には、半導体装置の断面を、図9
B)には、半導体装置の平面を、それぞれ示す。ここで、図9(A)は、図9(B)のA
1−A2およびB1−B2における断面に相当する。図9(A)および図9(B)に示さ
れる半導体装置は、下部に第1の半導体材料を用いたトランジスタ160を有し、上部に
第2の半導体材料を用いたトランジスタ162を有するものである。ここで、第1の半導
体材料と第2の半導体材料とは異なる材料とすることが望ましい。例えば、第1の半導体
材料を酸化物半導体以外の半導体材料(シリコンなど)とし、第2の半導体材料を酸化物
半導体とすることができる。酸化物半導体以外の材料を用いたトランジスタは、高速動作
が容易である。一方で、酸化物半導体を用いたトランジスタは、その特性により長時間の
電荷保持を可能とする。

0131

なお、上記トランジスタは、いずれもnチャネル型トランジスタであるものとして説明す
るが、pチャネル型トランジスタを用いることができるのはいうまでもない。また、開示
する発明の技術的な本質は、情報を保持するために酸化物半導体のようなオフ電流を十分
に低減することが可能な半導体材料をトランジスタ162に用いる点にあるから、半導体
装置に用いられる材料や半導体装置の構造など、半導体装置の具体的な構成をここで示す
ものに限定する必要はない。

0132

図9におけるトランジスタ160は、半導体材料(例えば、シリコンなど)を含む基板
00に設けられたチャネル形成領域116と、チャネル形成領域116を挟むように設け
られた不純物領域120と、不純物領域120に接する金属化合物領域124と、チャネ
ル形成領域116上に設けられたゲート絶縁層108と、ゲート絶縁層108上に設けら
れたゲート電極110と、を有する。なお、図において、明示的にはソース電極やドレイ
ン電極を有しない場合があるが、便宜上、このような状態を含めてトランジスタと呼ぶ場
合がある。また、この場合、トランジスタの接続関係を説明するために、ソース領域やド
レイン領域を含めてソース電極やドレイン電極と表現することがある。つまり、本明細書
において、ソース電極との記載には、ソース領域が含まれうる。

0133

また、基板100上にはトランジスタ160を囲むように素子分離絶縁層106が設けら
れており、トランジスタ160を覆うように絶縁層128および絶縁層130が設けられ
ている。なお、高集積化を実現するためには、図9に示すようにトランジスタ160がサ
イドウォール絶縁層を有しない構成とすることが望ましい。一方で、トランジスタ160
の特性を重視する場合には、ゲート電極110の側面にサイドウォール絶縁層を設け、不
純物濃度が異なる領域を含む不純物領域120を設けても良い。

0134

図9におけるトランジスタ162は、絶縁層130上に設けられたソース電極またはドレ
イン電極142a、およびソース電極またはドレイン電極142bと、ソース電極または
ドレイン電極142a、およびソース電極またはドレイン電極142bと電気的に接続さ
れている酸化物半導体層144と、ソース電極またはドレイン電極142a、ソース電極
またはドレイン電極142b、酸化物半導体層144を覆うゲート絶縁層146と、ゲー
ト絶縁層146上に酸化物半導体層144と重畳するように設けられたゲート電極148
aと、ソース電極またはドレイン電極142aと酸化物半導体層144との間の、ゲート
電極148aと重畳する領域の絶縁層143aと、ソース電極またはドレイン電極142
bと酸化物半導体層144との間の、ゲート電極148aと重畳する領域の絶縁層143
bと、を有する。なお、ソース電極またはドレイン電極と、ゲート電極との間の容量を低
減するためには、絶縁層143aおよび絶縁層143bを設けることが望ましいが、絶縁
層143aおよび絶縁層143bを設けない構成とすることも可能である。

0135

ここで、酸化物半導体層144は水素などの不純物が十分に除去されることにより、また
は、十分な酸素が供給されることにより、高純度化されたものであることが望ましい。具
体的には、例えば、酸化物半導体層144の水素濃度は5×1019atoms/cm3
以下、望ましくは5×1018atoms/cm3以下、より望ましくは5×1017a
toms/cm3以下とする。なお、上述の酸化物半導体層144中の水素濃度は、二次
イオン質量分析法SIMS:Secondary Ion Mass Spectro
scopy)で測定されるものである。このように、水素濃度が十分に低減されて高純度
化され、十分な酸素の供給により酸素欠乏に起因するエネルギーギャップ中の欠陥準位
低減された酸化物半導体層144では、キャリア濃度が1×1012/cm3未満、望ま
しくは、1×1011/cm3未満、より望ましくは1.45×1010/cm3未満と
なる。例えば、室温(25℃)でのオフ電流(ここでは、単位チャネル幅(1μm)あた
りの値)は100zA(1zA(ゼプトアンペア)は1×10−21A)以下、望ましく
は10zA以下となる。このように、i型化(真性化)または実質的にi型化された酸化
物半導体を用いることで、極めて優れたオフ電流特性のトランジスタ162を得ることが
できる。

0136

なお、図9のトランジスタ162では、微細化に起因して素子間に生じるリークを抑制す
るために、島状に加工された酸化物半導体層144を用いているが、島状に加工されてい
ない構成を採用しても良い。酸化物半導体層を島状に加工しない場合には、加工の際のエ
チングによる酸化物半導体層144の汚染を防止できる。

0137

図9における容量素子164は、ソース電極またはドレイン電極142a、酸化物半導体
層144、ゲート絶縁層146、および電極148b、で構成される。すなわち、ソース
電極またはドレイン電極142aは、容量素子164の一方の電極として機能し、電極1
48bは、容量素子164の他方の電極として機能することになる。

0138

なお、図9の容量素子164では、酸化物半導体層144とゲート絶縁層146を積層さ
せることにより、ソース電極またはドレイン電極142aと、電極148bとの間の絶縁
性を十分に確保することができる。もちろん、十分な容量を確保するために、酸化物半導
体層144を有しない構成の容量素子164を採用しても良い。また、絶縁層143aと
同様に形成される絶縁層を有する構成の容量素子164を採用しても良い。さらに、容量
が不要の場合は、容量素子164を設けない構成とすることも可能である。

0139

なお、トランジスタ162および容量素子164において、ソース電極またはドレイン電
極142a、およびソース電極またはドレイン電極142bの端部は、テーパー形状であ
ることが好ましい。ソース電極またはドレイン電極142a、ソース電極またはドレイン
電極142bの端部をテーパー形状とすることにより、酸化物半導体層144の被覆性
向上し、段切れを防止することができるためである。ここで、テーパー角は、例えば、3
0°以上60°以下とする。なお、テーパー角とは、テーパー形状を有する層(例えば、
ソース電極またはドレイン電極142a)を、その断面(基板の表面と直交する面)に垂
直な方向から観察した際に、当該層の側面と底面がなす傾斜角を示す。

0140

本実施の形態では、トランジスタ162および容量素子164が、トランジスタ160と
重畳するように設けられている。このような、平面レイアウトを採用することにより、高
集積化が可能である。例えば、最小加工寸法をFとして、メモリセルの占める面積を15
F2〜25F2とすることが可能である。

0141

トランジスタ162および容量素子164の上には、絶縁層150が設けられており、絶
縁層150上には絶縁層152が設けられている。そして、ゲート絶縁層146、絶縁層
150、絶縁層152などに形成された開口には、電極154が設けられ、絶縁層152
上には電極154と接続する配線156が形成される。なお、図9では電極154を用い
て、ソース電極またはドレイン電極142bと、配線156とを接続しているが、開示す
る発明はこれに限定されない。例えば、ソース電極またはドレイン電極142bを直接、
金属化合物領域124に接触させても良い。または、配線156を直接、ソース電極また
はドレイン電極142bに接触させても良い。

0142

〈半導体装置の作製方法〉
次に、上記半導体装置の作製方法の一例について説明する。以下では、はじめに下部のト
ランジスタ160の作製方法について図10および図11を参照して説明し、その後、上
部のトランジスタ162および容量素子164の作製方法について図12および図13
参照して説明する。

0143

〈下部のトランジスタの作製方法〉
まず、半導体材料を含む基板100を用意する(図10(A)参照)。半導体材料を含む
基板100としては、シリコンや炭化シリコンなどの単結晶半導体基板多結晶半導体
板、シリコンゲルマニウムなどの化合物半導体基板SOI基板などを適用することがで
きる。ここでは、半導体材料を含む基板100として、単結晶シリコン基板を用いる場合
の一例について示すものとする。なお、一般に「SOI基板」は、絶縁表面上にシリコン
半導体層が設けられた構成の基板をいうが、本明細書等においては、絶縁表面上にシリコ
ン以外の材料からなる半導体層が設けられた構成の基板も含む概念として用いる。つまり
、「SOI基板」が有する半導体層は、シリコン半導体層に限定されない。また、SOI
基板には、ガラス基板などの絶縁基板上に絶縁層を介して半導体層が設けられた構成のも
のが含まれるものとする。

0144

半導体材料を含む基板100として、特に、シリコンなどの単結晶半導体基板を用いる場
合には、半導体装置の読み出し動作を高速化することができるため好適である。

0145

基板100上には、素子分離絶縁層を形成するためのマスクとなる保護層102を形成す
る(図10(A)参照)。保護層102としては、例えば、酸化シリコンや窒化シリコン
酸窒化シリコンなどを材料とする絶縁層を用いることができる。なお、この工程の前後
において、トランジスタのしきい値電圧を制御するために、n型の導電性を付与する不純
元素やp型の導電性を付与する不純物元素を基板100に添加してもよい。半導体がシ
リコンの場合、n型の導電性を付与する不純物としては、例えば、リン砒素などを用い
ることができる。また、p型の導電性を付与する不純物としては、例えば、硼素アルミ
ニウム、ガリウムなどを用いることができる。

0146

次に、上記の保護層102をマスクとしてエッチングを行い、保護層102に覆われてい
ない領域(露出している領域)の、基板100の一部を除去する。これにより他の半導体
領域と分離された半導体領域104が形成される(図10(B)参照)。当該エッチング
には、ドライエッチングを用いるのが好適であるが、ウェットエッチングを用いても良い
エッチングガスエッチング液については被エッチング材料に応じて適宜選択すること
ができる。

0147

次に、半導体領域104を覆うように絶縁層を形成し、半導体領域104に重畳する領域
の絶縁層を選択的に除去することで、素子分離絶縁層106を形成する(図10(C)参
照)。当該絶縁層は、酸化シリコンや窒化シリコン、酸窒化シリコンなどを用いて形成さ
れる。絶縁層の除去方法としては、CMP(化学的機械的研磨)などの研磨処理エッチ
ング処理などがあるが、そのいずれを用いても良い。なお、半導体領域104の形成後、
または、素子分離絶縁層106の形成後には、上記保護層102を除去する。

0148

次に、半導体領域104の表面に絶縁層を形成し、当該絶縁層上に導電材料を含む層を形
成する。

0149

絶縁層は後のゲート絶縁層となるものであり、例えば、半導体領域104表面の熱処理
熱酸化処理熱窒化処理など)によって形成することができる。熱処理に代えて、高密度
プラズマ処理を適用しても良い。高密度プラズマ処理は、例えば、ヘリウム(He)、ア
ルゴン(Ar)、クリプトン(Kr)、キセノン(Xe)などの希ガス、酸素、酸化窒素
アンモニア窒素、水素などの混合ガスを用いて行うことができる。もちろん、CV
法やスパッタリング法等を用いて絶縁層を形成しても良い。当該絶縁層は、酸化シリコン
、酸窒化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム酸化タンタル
酸化イットリウムハフニウムシリケート(HfSixOy(x>0、y>0))、窒素
が添加されたハフニウムシリケート(HfSixOyNz(x>0、y>0、z>0))
、窒素が添加されたハフニウムアルミネート(HfAlxOyNz(x>0、y>0、z
>0))等を含む単層構造または積層構造とすることが望ましい。また、絶縁層の厚さは
、例えば、1nm以上100nm以下、好ましくは10nm以上50nm以下とすること
ができる。

0150

導電材料を含む層は、アルミニウムや銅、チタンタンタルタングステン等の金属材料
を用いて形成することができる。また、多結晶シリコンなどの半導体材料を用いて、導電
材料を含む層を形成しても良い。形成方法も特に限定されず、蒸着法、CVD法スパ
タリング法、スピンコート法などの各種成膜方法を用いることができる。なお、本実施の
形態では、導電材料を含む層を、金属材料を用いて形成する場合の一例について示すもの
とする。

0151

その後、絶縁層および導電材料を含む層を選択的にエッチングして、ゲート絶縁層108
、ゲート電極110を形成する(図10(C)参照)。

0152

次に、半導体領域104にリン(P)やヒ素(As)などを添加して、チャネル形成領域
116および不純物領域120を形成する(図10(D)参照)。なお、ここではn型ト
ランジスタを形成するためにリンやヒ素を添加しているが、p型トランジスタを形成する
場合には、硼素(B)やアルミニウム(Al)などの不純物元素を添加すればよい。ここ
で、添加する不純物の濃度は適宜設定することができるが、半導体素子が高度に微細化さ
れる場合には、その濃度を高くすることが望ましい。

0153

なお、ゲート電極110の周囲にサイドウォール絶縁層を形成して、不純物元素が異なる
濃度で添加された不純物領域を形成しても良い。

0154

次に、ゲート電極110、不純物領域120等を覆うように金属層122を形成する(図
11(A)参照)。当該金属層122は、真空蒸着法やスパッタリング法、スピンコート
法などの各種成膜方法を用いて形成することができる。金属層122は、半導体領域10
4を構成する半導体材料と反応することによって低抵抗な金属化合物となる金属材料を用
いて形成することが望ましい。このような金属材料としては、例えば、チタン、タンタル
、タングステン、ニッケルコバルト白金等がある。

0155

次に、熱処理を施して、上記金属層122と半導体材料とを反応させる。これにより、不
純物領域120に接する金属化合物領域124が形成される(図11(A)参照)。なお
、ゲート電極110として多結晶シリコンなどを用いる場合には、ゲート電極110の金
属層122と接触する部分にも、金属化合物領域が形成されることになる。

0156

上記熱処理としては、例えば、フラッシュランプ照射による熱処理を用いることができ
る。もちろん、その他の熱処理方法を用いても良いが、金属化合物の形成に係る化学反応
制御性を向上させるためには、ごく短時間の熱処理を実現できる方法を用いることが望
ましい。なお、上記の金属化合物領域は、金属材料と半導体材料との反応により形成され
るものであり、十分に導電性が高められた領域である。当該金属化合物領域を形成するこ
とで、電気抵抗を十分に低減し、素子特性を向上させることができる。なお、金属化合物
領域124を形成した後には、金属層122は除去する。

0157

次に、上述の工程により形成された各構成を覆うように、絶縁層128、絶縁層130を
形成する(図11(B)参照)。絶縁層128や絶縁層130は、酸化シリコン、酸窒化
シリコン、窒化シリコン、酸化アルミニウム等の無機絶縁材料を含む材料を用いて形成す
ることができる。特に、絶縁層128や絶縁層130に誘電率の低い(low−k)材料
を用いることで、各種電極や配線の重なりに起因する容量を十分に低減することが可能に
なるため好ましい。なお、絶縁層128や絶縁層130には、これらの材料を用いた多孔
性の絶縁層を適用しても良い。多孔性の絶縁層では、密度の高い絶縁層と比較して誘電率
が低下するため、電極や配線に起因する容量をさらに低減することが可能である。また、
絶縁層128や絶縁層130は、ポリイミドアクリル等の有機絶縁材料を用いて形成す
ることも可能である。なお、ここでは、絶縁層128と絶縁層130の積層構造としてい
るが、開示する発明の一態様はこれに限定されない。1層としても良いし、3層以上の積
層構造としても良い。

0158

以上により、半導体材料を含む基板100を用いたトランジスタ160が形成される(図
11(B)参照)。このようなトランジスタ160は、高速動作が可能であるという特徴
を有する。このため、当該トランジスタを読み出し用のトランジスタとして用いることで
、情報の読み出しを高速に行うことができる。

0159

その後、トランジスタ162および容量素子164の形成前の処理として、絶縁層128
や絶縁層130にCMP処理を施して、ゲート電極110の上面を露出させる(図11
C)参照)。ゲート電極110の上面を露出させる処理としては、CMP処理の他にエッ
チング処理などを適用することも可能であるが、トランジスタ162の特性を向上させる
ために、絶縁層128や絶縁層130の表面は可能な限り平坦にしておくことが望ましい

0160

なお、上記の各工程の前後には、さらに電極や配線、半導体層、絶縁層などを形成する工
程を含んでいても良い。例えば、配線の構造として、絶縁層および導電層の積層構造でな
多層配線構造を採用して、高度に集積化した半導体装置を実現することも可能である。

0161

〈上部のトランジスタの作製方法〉
次に、ゲート電極110、絶縁層128、絶縁層130などの上に導電層を形成し、該導
電層を選択的にエッチングして、ソース電極またはドレイン電極142a、ソース電極ま
たはドレイン電極142bを形成する(図12(A)参照)。

0162

導電層は、スパッタ法をはじめとするPVD法や、プラズマCVD法などのCVD法を用
いて形成することができる。また、導電層の材料としては、アルミニウム、クロム、銅、
タンタル、チタン、モリブデン、タングステンから選ばれた元素や、上述した元素を成分
とする合金等を用いることができる。マンガンマグネシウムジルコニウム、ベリリウ
ム、ネオジムスカンジウムのいずれか、またはこれらを複数組み合わせた材料を用いて
もよい。

0163

導電層は、単層構造であっても良いし、2層以上の積層構造としてもよい。例えば、チタ
ン膜や窒化チタン膜の単層構造、シリコンを含むアルミニウム膜の単層構造、アルミニウ
ム膜上にチタン膜が積層された2層構造、窒化チタン膜上にチタン膜が積層された2層構
造、チタン膜とアルミニウム膜とチタン膜とが積層された3層構造などが挙げられる。な
お、導電層を、チタン膜や窒化チタン膜の単層構造とする場合には、テーパー形状を有す
るソース電極またはドレイン電極142a、およびソース電極またはドレイン電極142
bへの加工が容易であるというメリットがある。

0164

また、導電層は、導電性の金属酸化物を用いて形成しても良い。導電性の金属酸化物とし
ては酸化インジウム(In2O3)、酸化スズ(SnO2)、酸化亜鉛(ZnO)、酸化
インジウム酸化スズ合金(In2O3−SnO2、ITOと略記する場合がある)、酸化
インジウム酸化亜鉛合金(In2O3−ZnO)、または、これらの金属酸化物材料にシ
リコン若しくは酸化シリコンを含有させたものを用いることができる。

0165

導電層のエッチングは、形成されるソース電極またはドレイン電極142a、およびソー
ス電極またはドレイン電極142bの端部が、テーパー形状となるように行うことが好ま
しい。ここで、テーパー角は、例えば、30°以上60°以下であることが好ましい。ソ
ース電極またはドレイン電極142a、ソース電極またはドレイン電極142bの端部を
テーパー形状となるようにエッチングすることにより、後に形成されるゲート絶縁層14
6の被覆性を向上し、段切れを防止することができる。

0166

上部のトランジスタのチャネル長(L)は、ソース電極またはドレイン電極142a、お
よびソース電極またはドレイン電極142bの下端部の間隔によって決定される。なお、
チャネル長(L)が25nm未満のトランジスタを形成する場合に用いるマスク形成の露
光を行う際には、数nm〜数10nmと波長の短い超紫外線(Extreme Ultr
aviolet)を用いるのが望ましい。超紫外線による露光は、解像度が高く焦点深度
も大きい。従って、後に形成されるトランジスタのチャネル長(L)を、10nm以上1
000nm(1μm)以下とすることも可能であり、回路の動作速度を高めることが可能
である。また、微細化によって、半導体装置の消費電力を低減することも可能である。

0167

なお、絶縁層128や絶縁層130の上には、下地として機能する絶縁層を設けても良い
。当該絶縁層は、PVD法やCVD法などを用いて形成することができる。

0168

次に、ソース電極またはドレイン電極142aの上に絶縁層143aを、ソース電極また
はドレイン電極142bの上に絶縁層143bを、それぞれ形成する(図12(B)参照
)。絶縁層143aおよび絶縁層143bは、ソース電極またはドレイン電極142aや
、ソース電極またはドレイン電極142bを覆う絶縁層を形成した後、当該絶縁層を選択
的にエッチングすることにより形成できる。また、絶縁層143aおよび絶縁層143b
は、後に形成されるゲート電極の一部と重畳するように形成する。このような絶縁層を設
けることにより、ゲート電極と、ソース電極またはドレイン電極との間の容量を低減する
ことが可能である。

0169

絶縁層143aや絶縁層143bは、酸化シリコン、酸窒化シリコン、窒化シリコン、酸
化アルミニウム等の無機絶縁材料を含む材料を用いて形成することができる。特に、絶縁
層143aや絶縁層143bに誘電率の低い(low−k)材料を用いることで、ゲート
電極と、ソース電極またはドレイン電極との間の容量を十分に低減することが可能になる
ため好ましい。なお、絶縁層143aや絶縁層143bには、これらの材料を用いた多孔
性の絶縁層を適用しても良い。多孔性の絶縁層では、密度の高い絶縁層と比較して誘電率
が低下するため、ゲート電極と、ソース電極またはドレイン電極との間の容量をさらに低
減することが可能である。

0170

なお、ゲート電極と、ソース電極またはドレイン電極との間の容量を低減させるという点
では、絶縁層143aおよび絶縁層143bを形成するのが好適であるが、当該絶縁層を
設けない構成とすることも可能である。

0171

次に、ソース電極またはドレイン電極142a、およびソース電極またはドレイン電極1
42bを覆うように酸化物半導体層を形成した後、当該酸化物半導体層を選択的にエッチ
ングして酸化物半導体層144を形成する(図12(C)参照)。

0172

酸化物半導体層は、四元系金属酸化物であるIn−Sn−Ga−Zn−O系や、三元系
属酸化物であるIn−Ga−Zn−O系、In−Sn−Zn−O系、In−Al−Zn−
O系、Sn−Ga−Zn−O系、Al−Ga−Zn−O系、Sn−Al−Zn−O系や、
二元系金属酸化物であるIn−Zn−O系、In−Ga−O系、Sn−Zn−O系、Al
−Zn−O系、Zn−Mg−O系、Sn−Mg−O系、In−Mg−O系や、一元系金属
酸化物であるIn−O系、Sn−O系、Zn−O系などを用いて形成することができる。

0173

中でも、In−Ga−Zn−O系の酸化物半導体材料は、無電界時の抵抗が十分に高くオ
フ電流を十分に小さくすることが可能であり、また、電界効果移動度も高いため、半導体
装置に用いる半導体材料としては好適である。

0174

In−Ga−Zn−O系の酸化物半導体材料の代表例としては、InGaO3(ZnO)
m(m>0、m:非自然数)で表記されるものがある。また、Gaに代えてMを用い、I
nMO3(ZnO)m(m>0、m:非自然数)のように表記される酸化物半導体材料が
ある。ここで、Mは、ガリウム(Ga)、アルミニウム(Al)、鉄(Fe)、ニッケル
(Ni)、マンガン(Mn)、コバルト(Co)などから選ばれた一の金属元素または複
数の金属元素を示す。例えば、Mとしては、Ga、GaおよびAl、GaおよびFe、G
aおよびNi、GaおよびMn、GaおよびCoなどを適用することができる。なお、上
述の組成結晶構造から導き出されるものであり、あくまでも一例に過ぎないことを付記
する。

0175

酸化物半導体層をスパッタ法で作製するためのターゲットとしては、In:Ga:Zn=
1:x:y(xは0以上、yは0.5以上5以下)の組成比を有するものを用いるのが好
適である。例えば、In2O3:Ga2O3:ZnO=1:1:2[mol数比]の組成
比を有する金属酸化物ターゲットなどを用いることができる。また、In2O3:Ga2
O3:ZnO=1:1:1[mol数比]の組成比を有する金属酸化物ターゲットや、I
n2O3:Ga2O3:ZnO=1:1:4[mol数比]の組成比を有する金属酸化物
ターゲットや、In2O3:Ga2O3:ZnO=1:0:2[mol数比]の組成比を
有する金属酸化物ターゲットを用いることもできる。

0176

本実施の形態では、非晶質構造の酸化物半導体層を、In−Ga−Zn−O系の金属酸化
物ターゲットを用いるスパッタ法により形成することとする。

0177

金属酸化物ターゲット中の金属酸化物の相対密度は80%以上、好ましくは95%以上、
さらに好ましくは99.9%以上である。相対密度の高い金属酸化物ターゲットを用いる
ことにより、緻密な構造の酸化物半導体層を形成することが可能である。

0178

酸化物半導体層の形成雰囲気は、希ガス(代表的にはアルゴン)雰囲気、酸素雰囲気、ま
たは、希ガス(代表的にはアルゴン)と酸素との混合雰囲気とするのが好適である。具体
的には、例えば、水素、水、水酸基水素化物などの不純物が、濃度1ppm以下(望ま
しくは濃度10ppb以下)にまで除去された高純度ガス雰囲気を用いるのが好適である

0179

酸化物半導体層の形成の際には、例えば、減圧状態に保持された処理室内に被処理物を保
持し、被処理物の温度が100℃以上550℃未満、好ましくは200℃以上400℃以
下となるように被処理物を熱する。または、酸化物半導体層の形成の際の被処理物の温度
は、室温(25℃±10℃)としてもよい。そして、処理室内の水分を除去しつつ、水素
や水などが除去されたスパッタガスを導入し、上記ターゲットを用いて酸化物半導体層を
形成する。被処理物を熱しながら酸化物半導体層を形成することにより、酸化物半導体層
に含まれる不純物を低減することができる。また、スパッタによる損傷を軽減することが
できる。処理室内の水分を除去するためには、吸着型真空ポンプを用いることが好まし
い。例えば、クライオポンプイオンポンプ、チタンサブリメーションポンプなどを用い
ることができる。また、ターボ分子ポンプコールドトラップを加えたものを用いてもよ
い。クライオポンプなどを用いて排気することで、処理室から水素や水などを除去するこ
とができるため、酸化物半導体層中の不純物濃度を低減できる。

0180

酸化物半導体層の形成条件としては、例えば、被処理物とターゲットの間との距離が17
0mm、圧力が0.4Pa、直流(DC)電力が0.5kW、雰囲気が酸素(酸素100
%)雰囲気、またはアルゴン(アルゴン100%)雰囲気、または酸素とアルゴンの混合
雰囲気、といった条件を適用することができる。なお、パルス直流(DC)電源を用いる
と、成膜時に発生する粉状物質パーティクルゴミともいう)を低減でき、膜厚分布
均一となるため好ましい。酸化物半導体層の厚さは、1nm以上50nm以下、好ましく
は1nm以上30nm以下、より好ましくは1nm以上10nm以下とする。このような
厚さの酸化物半導体層を用いることで、微細化に伴う短チャネル効果を抑制することが可
能である。ただし、適用する酸化物半導体材料や、半導体装置の用途などにより適切な厚
さは異なるから、その厚さは、用いる材料や用途などに応じて選択することもできる。

0181

なお、酸化物半導体層をスパッタ法により形成する前には、アルゴンガスを導入してプラ
ズマを発生させる逆スパッタを行い、形成表面(例えば絶縁層130の表面)の付着物
除去するのが好適である。ここで、逆スパッタとは、通常のスパッタにおいては、スパッ
タターゲットにイオン衝突させるところを、逆に、処理表面にイオンを衝突させること
によってその表面を改質する方法のことをいう。処理表面にイオンを衝突させる方法とし
ては、アルゴン雰囲気下で処理表面側に高周波電圧を印加して、被処理物付近プラズマ
を生成する方法などがある。なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸素などに
よる雰囲気を適用してもよい。

0182

その後、酸化物半導体層に対して、熱処理(第1の熱処理)を行うことが望ましい。この
第1の熱処理によって酸化物半導体層中の、過剰な水素(水や水酸基を含む)を除去し、
酸化物半導体層の構造を整え、エネルギーギャップ中の欠陥準位を低減することができる
。第1の熱処理の温度は、例えば、300℃以上550℃未満、または400℃以上50
0℃以下とする。

0183

熱処理は、例えば、抵抗発熱体などを用いた電気炉に被処理物を導入し、窒素雰囲気下、
450℃、1時間の条件で行うことができる。この間、酸化物半導体層は大気に触れさせ
ず、水や水素の混入が生じないようにする。

0184

熱処理装置は電気炉に限られず、加熱されたガスなどの媒体からの熱伝導、または熱輻射
によって、被処理物を加熱する装置を用いても良い。例えば、LRTA(Lamp Ra
pid Thermal Anneal)装置、GRTA(Gas Rapid The
rmal Anneal)装置等のRTA(Rapid Thermal Anneal
)装置を用いることができる。LRTA装置は、ハロゲンランプメタルハライドランプ
キセノンアークランプカーボンアークランプ高圧ナトリウムランプ高圧水銀ラン
プなどのランプから発する光(電磁波)の輻射により、被処理物を加熱する装置である。
GRTA装置は、高温のガスを用いて熱処理を行う装置である。ガスとしては、アルゴン
などの希ガス、または窒素のような、熱処理によって被処理物と反応しない不活性気体
用いられる。

0185

例えば、第1の熱処理として、熱せられた不活性ガス雰囲気中に被処理物を投入し、数分
間熱した後、当該不活性ガス雰囲気から被処理物を取り出すGRTA処理を行ってもよい
。GRTA処理を用いると短時間での高温熱処理が可能となる。また、被処理物の耐熱
度を超える温度条件であっても適用が可能となる。なお、処理中に、不活性ガスを、酸素
を含むガスに切り替えても良い。酸素を含む雰囲気において第1の熱処理を行うことで、
酸素欠損に起因するエネルギーギャップ中の欠陥準位を低減することができるためである

0186

なお、不活性ガス雰囲気としては、窒素、または希ガス(ヘリウム、ネオン、アルゴン等
)を主成分とする雰囲気であって、水、水素などが含まれない雰囲気を適用するのが望ま
しい。例えば、熱処理装置に導入する窒素や、ヘリウム、ネオン、アルゴン等の希ガスの
純度を、6N(99.9999%)以上、好ましくは7N(99.99999%)以上(
すなわち、不純物濃度が1ppm以下、好ましくは0.1ppm以下)とする。

0187

いずれにしても、第1の熱処理によって不純物を低減し、i型(真性半導体)またはi型
に限りなく近い酸化物半導体層を形成することで、極めて優れた特性のトランジスタを実
現することができる。

0188

ところで、上述の熱処理(第1の熱処理)には水素や水などを除去する効果があるから、
当該熱処理を、脱水化処理や、脱水素化処理などと呼ぶこともできる。当該脱水化処理や
、脱水素化処理は、酸化物半導体層の形成後やゲート絶縁層の形成後、ゲート電極の形成
後、などのタイミングにおいて行うことも可能である。また、このような脱水化処理、脱
水素化処理は、一回に限らず複数回行っても良い。

0189

酸化物半導体層のエッチングは、上記熱処理の前、または上記熱処理の後のいずれにおい
て行っても良い。また、素子の微細化という観点からはドライエッチングを用いるのが好
適であるが、ウェットエッチングを用いても良い。エッチングガスやエッチング液につい
ては被エッチング材料に応じて適宜選択することができる。なお、素子におけるリークな
どが問題とならない場合には、酸化物半導体層を島状に加工しないで用いても良い。

0190

次に、酸化物半導体層144に接するゲート絶縁層146を形成し、その後、ゲート絶縁
層146上において酸化物半導体層144と重畳する領域にゲート電極148aを形成し
、ソース電極またはドレイン電極142aと重畳する領域に電極148bを形成する(図
12(D)参照)。

0191

ゲート絶縁層146は、CVD法やスパッタ法等を用いて形成することができる。また、
ゲート絶縁層146は、酸化シリコン、窒化シリコン、酸窒化シリコン、酸化アルミニウ
ム、酸化タンタル、酸化ハフニウム、酸化イットリウム、酸化ガリウムハフニウムシリ
ケート(HfSixOy(x>0、y>0))、窒素が添加されたハフニウムシリケート
(HfSixOyNz(x>0、y>0、z>0))、窒素が添加されたハフニウムアル
ミネート(HfAlxOyNz(x>0、y>0、z>0))、などを含むように形成す
るのが好適である。ゲート絶縁層146は、単層構造としても良いし、積層構造としても
良い。また、その厚さは特に限定されないが、半導体装置を微細化する場合には、トラン
ジスタの動作を確保するために薄くするのが望ましい。例えば、酸化シリコンを用いる場
合には、1nm以上100nm以下、好ましくは10nm以上50nm以下とすることが
できる。

0192

上述のように、ゲート絶縁層を薄くすると、トンネル効果などに起因するゲートリーク
問題となる。ゲートリークの問題を解消するには、ゲート絶縁層146に、酸化ハフニウ
ム、酸化タンタル、酸化イットリウム、ハフニウムシリケート(HfSixOy(x>0
、y>0))、窒素が添加されたハフニウムシリケート(HfSixOyNz(x>0、
y>0、z>0))、窒素が添加されたハフニウムアルミネート(HfAlxOyNz(
x>0、y>0、z>0))、などの高誘電率(high−k)材料を用いると良い。h
igh−k材料をゲート絶縁層146に用いることで、電気的特性を確保しつつ、ゲート
リークを抑制するために膜厚を大きくすることが可能になる。なお、high−k材料を
含む膜と、酸化シリコン、窒化シリコン、酸化窒化シリコン窒化酸化シリコン、酸化ア
ルミニウムなどのいずれかを含む膜との積層構造としてもよい。

0193

ゲート絶縁層146の形成後には、不活性ガス雰囲気下、または酸素雰囲気下で第2の熱
処理を行うのが望ましい。熱処理の温度は、200℃以上450℃以下、望ましくは25
0℃以上350℃以下である。例えば、窒素雰囲気下で250℃、1時間の熱処理を行え
ばよい。第2の熱処理を行うことによって、トランジスタの電気的特性のばらつきを軽減
することができる。また、ゲート絶縁層146が酸素を含む場合、酸化物半導体層144
に酸素を供給し、該酸化物半導体層144の酸素欠損を補填して、i型(真性半導体)ま
たはi型に限りなく近い酸化物半導体層144を形成することもできる。

0194

なお、本実施の形態では、ゲート絶縁層146の形成後に第2の熱処理を行っているが、
第2の熱処理のタイミングはこれに限定されない。例えば、ゲート電極の形成後に第2の
熱処理を行っても良い。また、第1の熱処理に続けて第2の熱処理を行っても良いし、第
1の熱処理に第2の熱処理を兼ねさせても良いし、第2の熱処理に第1の熱処理を兼ねさ
せても良い。

0195

上述のように、第1の熱処理と第2の熱処理の少なくとも一方を適用することで、酸化物
半導体層144を、その主成分以外の不純物が極力含まれないように高純度化することが
できる。

0196

ゲート電極148aおよび電極148bは、ゲート絶縁層146上に導電層を形成した後
に、当該導電層を選択的にエッチングすることによって形成することができる。ゲート電
極148aおよび電極148bとなる導電層は、スパッタ法をはじめとするPVD法や、
プラズマCVD法などのCVD法を用いて形成することができる。詳細は、ソース電極ま
たはドレイン電極142aなどの場合と同様であり、これらの記載を参酌できる。

0197

次に、ゲート絶縁層146、ゲート電極148a、および電極148b上に、絶縁層15
0および絶縁層152を形成する(図13(A)参照)。絶縁層150および絶縁層15
2は、PVD法やCVD法などを用いて形成することができる。また、酸化シリコン、酸
窒化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム等の無機絶縁材料を含
む材料を用いて形成することができる。

0198

なお、絶縁層150や絶縁層152には、誘電率の低い材料や、誘電率の低い構造(多孔
性の構造など)を用いることが望ましい。絶縁層150や絶縁層152の誘電率を低くす
ることにより、配線や電極などの間に生じる容量を低減し、動作の高速化を図ることがで
きるためである。

0199

なお、本実施の形態では、絶縁層150と絶縁層152の積層構造としているが、開示す
る発明の一態様はこれに限定されない。1層としても良いし、3層以上の積層構造として
も良い。また、絶縁層を設けない構成とすることも可能である。

0200

なお、上記絶縁層152は、その表面が平坦になるように形成することが望ましい。表面
が平坦になるように絶縁層152を形成することで、半導体装置を微細化した場合などに
おいても、絶縁層152上に、電極や配線などを好適に形成することができるためである
。なお、絶縁層152の平坦化は、CMP(化学的機械的研磨)などの方法を用いて行う
ことができる。

0201

次に、ゲート絶縁層146、絶縁層150、絶縁層152に、ソース電極またはドレイン
電極142bにまで達する開口を形成する(図13(B)参照)。当該開口の形成は、マ
スクなどを用いた選択的なエッチングにより行われる。

0202

その後、上記開口に電極154を形成し、絶縁層152上に電極154に接する配線15
6を形成する(図13(C)参照)。

0203

電極154は、例えば、開口を含む領域にPVD法やCVD法などを用いて導電層を形成
した後、エッチング処理やCMPといった方法を用いて、上記導電層の一部を除去するこ
とにより形成することができる。

0204

より具体的には、例えば、開口を含む領域にPVD法によりチタン膜を薄く形成し、CV
D法により窒化チタン膜を薄く形成した後に、開口に埋め込むようにタングステン膜を形
成する方法を適用することができる。ここで、PVD法により形成されるチタン膜は、被
形成面の酸化膜自然酸化膜など)を還元し、下部電極など(ここではソース電極または
ドレイン電極142b)との接触抵抗を低減させる機能を有する。また、その後に形成さ
れる窒化チタン膜は、導電性材料拡散を抑制するバリア機能を備える。また、チタンや
窒化チタンなどによるバリア膜を形成した後に、メッキ法により銅膜を形成してもよい。

0205

なお、上記導電層の一部を除去して電極を形成する際には、その表面が平坦になるように
加工することが望ましい。例えば、開口を含む領域にチタン膜や窒化チタン膜を薄く形成
した後に、開口に埋め込むようにタングステン膜を形成する場合には、その後のCMP処
理によって、不要なタングステン、チタン、窒化チタンなどを除去すると共に、その表面
平坦性を向上させることができる。このように、電極154を含む表面を平坦化するこ
とにより、後の工程において、良好な電極、配線、絶縁層、半導体層などを形成すること
が可能となる。

0206

配線156は、スパッタ法をはじめとするPVD法や、プラズマCVD法などのCVD法
を用いて導電層を形成した後、当該導電層をパターニングすることによって形成される。
また、導電層の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブ
ン、タングステンから選ばれた元素や、上述した元素を成分とする合金等を用いることが
できる。マンガン、マグネシウム、ジルコニウム、ベリリウム、ネオジム、スカンジウム
のいずれか、またはこれらを複数組み合わせた材料を用いてもよい。詳細は、ソース電極
またはドレイン電極142aなどと同様である。

0207

以上により、高純度化された酸化物半導体層144を用いたトランジスタ162、および
容量素子164が完成する(図13(C)参照)。

0208

本実施の形態において示すトランジスタ162では、酸化物半導体層144が高純度化さ
れているため、その水素濃度は、5×1019atoms/cm3以下、望ましくは5×
1018atoms/cm3以下、より望ましくは5×1017atoms/cm3以下
である。また、酸化物半導体層144のキャリア密度は、一般的なシリコンウェハにおけ
るキャリア密度(1×1014/cm3程度)と比較して、十分に小さい値(例えば、1
×1012/cm3未満、より好ましくは、1.45×1010/cm3未満)をとる。
そして、トランジスタ162のオフ電流も十分に小さくなる。例えば、トランジスタ16
2の室温(25℃)でのオフ電流(ここでは、単位チャネル幅(1μm)あたりの値)は
100zA(1zA(ゼプトアンペア)は1×10−21A)以下、望ましくは10zA
以下となる。

0209

このように高純度化され、真性化された酸化物半導体層144を用いることで、トランジ
スタのオフ電流を十分に低減することが容易になる。そして、このようなトランジスタを
用いることで、極めて長期にわたり記憶内容を保持することが可能な半導体装置が得られ
る。

0210

以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適
宜組み合わせて用いることができる。

0211

(実施の形態3)
本実施の形態では、図2図5とは異なる構成の半導体装置について、図25乃至図27
を参照して説明する。

0212

図25(A)は、(m×n)個のメモリセル170を有する半導体装置の回路図の一例で
ある。図25(A)中のメモリセル170の構成は、図2(B)と同様であるため、詳細
な説明は省略する。

0213

図25(A)に示す半導体装置は、図2(A)に示す半導体装置と概ね同様の構成を有す
る。図2(A)に示す半導体装置と、図25(A)に示す半導体装置の相違は、ビット線
BLと電気的に接続される配線195が設けられているか否かにある。つまり、図25
A)に示す半導体装置は、ビット線BLと電気的に接続される配線195を有する。当該
配線195は、メモリセルに与えられるビット線の電位を、適切な値に保つ機能を有する
。開示する発明のように、多数のメモリセルが直列に接続される構成では、メモリセルに
おける電圧降下によって情報の読み出しが困難になることがあるからである。

0214

例えば、64個のメモリセルを直列に接続した構成をユニットとして、各ユニットに適切
な電位が与えられるように、各ユニットに対して配線195を接続する。これにより、多
数のメモリセルを有する構成であっても、情報の読み出しを好適に行うことができる。な
お、各ユニットが有するメモリセルの数は、64個に限られない。32個、128個など
、読み出し動作に影響が出ない範囲で、適宜設定することが可能である。

0215

図26は、図25に示す半導体装置の構成の一例である。図26(A)には、半導体装置
の断面を、図26(B)には、半導体装置の平面を、それぞれ示す。ここで、図26(A
)は、図26(B)のC1−C2およびD1−D2における断面に相当する。図26に示
す構成において特徴的な点は、ソース電極またはドレイン電極142aと電気的に接続さ
れる配線156bに加え、配線156aを有する点である。当該配線156aが、図25
におけるビット線BLと電気的に接続される配線195に相当する。なお、図26(B)
では明示していないが、配線156aと配線156bは、互いに平行に、図26(B)の
縦方向伸長する形態で存在している。

0216

上記半導体装置の動作は、図2(A)の場合と同様である。詳細については、先の実施の
形態の、対応する記載を参酌すればよい。

0217

なお、図2(A)や図5(A)の構成を採用する場合であっても、信号線Sを上記配線の
代わりに用いることで、同様の効果を得ることが可能である。この場合、例えば、図27
に示すように、ビット線BLと信号線Sとを電気的に接続した上で、ビット線BLおよび
信号線Sと出力端子OUTとの接続を制御するスイッチ231と、ビット線BLおよび信
号線Sと入力端子INとの接続を制御するスイッチ232と、配線SWと、を有する構成
を採用することが可能である。この場合、配線SWに供給される信号を用いて、読み出し
時にはスイッチ231をオンとし、書き込み時にはスイッチ232をオンとしてやればよ
い。なお、配線SWに供給される信号は、配線WRITEおよび配線READからの信号
を元に、信号生成回路233によって生成される。このような構成を採用する場合には、
図25に示す配線195を設ける必要がないため、好適な読み出し動作を維持しつつ、半
導体装置集積度を一層高めることが可能である。

0218

なお、図27における、他の構成は図23と同様である。詳細については図23の説明を
参酌することができる。

0219

なお、本実施の形態に示す構成は、図2(A)に示す半導体装置の変形例であるが、図5
(A)に示す半導体装置の変形例としても良い。

0220

以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適
宜組み合わせて用いることができる。

0221

(実施の形態4)
本実施の形態では、上述の実施の形態で説明した半導体装置を電子機器に適用する場合に
ついて、図14を用いて説明する。本実施の形態では、コンピュータ携帯電話機携帯
電話携帯電話装置ともいう)、携帯情報端末携帯型ゲーム機音響再生装置なども含
む)、デジタルカメラデジタルビデオカメラ電子ペーパーテレビジョン装置テレ
ビ、またはテレビジョン受信機ともいう)などの電子機器に、上述の半導体装置を適用す
る場合について説明する。

0222

図14(A)は、ノート型パーソナルコンピュータであり、筐体701、筐体702、
表示部703、キーボード704などによって構成されている。筐体701と筐体702
の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。そのため、情
報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分
に低減されたノート型のパーソナルコンピュータが実現される。

0223

図14(B)は、携帯情報端末(PDA)であり、本体711には、表示部713と、外
インターフェイス715と、操作ボタン714等が設けられている。また、携帯情報端
末を操作するスタイラス712などを備えている。本体711内には、先の実施の形態に
示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、
長期間の記憶保持が可能で、且つ消費電力が十分に低減された携帯情報端末が実現される

0224

図14(C)は、電子ペーパーを実装した電子書籍720であり、筐体721と筐体72
3の2つの筐体で構成されている。筐体721および筐体723には、それぞれ表示部7
25および表示部727が設けられている。筐体721と筐体723は、軸部737によ
り接続されており、該軸部737を軸として開閉動作を行うことができる。また、筐体7
21は、電源731、操作キー733、スピーカー735などを備えている。筐体721
、筐体723の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。
そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消
費電力が十分に低減された電子書籍が実現される。

0225

図14(D)は、携帯電話機であり、筐体740と筐体741の2つの筐体で構成されて
いる。さらに、筐体740と筐体741は、スライドし、図14(D)のように展開して
いる状態から重なり合った状態とすることができ、携帯に適した小型化が可能である。ま
た、筐体741は、表示パネル742、スピーカー743、マイクロフォン744、操作
キー745、ポインティングデバイス746、カメラ用レンズ747、外部接続端子74
8などを備えている。また、筐体740は、携帯電話機の充電を行う太陽電池セル749
外部メモリスロット750などを備えている。また、アンテナは、筐体741に内蔵さ
れている。筐体740と筐体741の少なくとも一には、先の実施の形態に示す半導体装
置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶
保持が可能で、且つ消費電力が十分に低減された携帯電話機が実現される。

0226

図14(E)は、デジタルカメラであり、本体761、表示部767、接眼部763、操
作スイッチ764、表示部765、バッテリー766などによって構成されている。本体
761内には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書
き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減
されたデジタルカメラが実現される。

0227

図14(F)は、テレビジョン装置770であり、筐体771、表示部773、スタンド
775などで構成されている。テレビジョン装置770の操作は、筐体771が備えるス
イッチや、リモコン操作機780により行うことができる。筐体771およびリモコン
作機780には、先の実施の形態に示す半導体装置が搭載されている。そのため、情報の
書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低
減されたテレビジョン装置が実現される。

0228

以上のように、本実施の形態に示す電子機器には、先の実施の形態に係る半導体装置が搭
載されている。このため、消費電力を低減した電子機器が実現される。

0229

本実施例では、高純度化された酸化物半導体を用いたトランジスタのオフ電流を求めた結
果について説明する。

0230

まず、高純度化された酸化物半導体を用いたトランジスタのオフ電流が十分に小さいこと
を考慮して、チャネル幅Wが1mと十分に大きいトランジスタを用意してオフ電流の測定
を行った。チャネル幅Wが1mのトランジスタのオフ電流を測定した結果を図15に示す
図15において、横軸ゲート電圧VG、縦軸ドレイン電流IDである。ドレイン電
圧VDが+1Vまたは+10Vの場合、ゲート電圧VGが−5Vから−20Vの範囲では
、トランジスタのオフ電流は、検出限界である1×10−12A以下であることがわかっ
た。また、トランジスタのオフ電流(ここでは、単位チャネル幅(1μm)あたりの値)
は1aA/μm(1×10−18A/μm)以下となることがわかった。

0231

次に、高純度化された酸化物半導体を用いたトランジスタのオフ電流をさらに正確に求め
た結果について説明する。上述したように、高純度化された酸化物半導体を用いたトラン
ジスタのオフ電流は、測定器の検出限界である1×10−12A以下であることがわかっ
た。そこで、特性評価用素子を作製し、より正確なオフ電流の値(上記測定における測定
器の検出限界以下の値)を求めた結果について説明する。

0232

はじめに、電流測定方法に用いた特性評価用素子について、図16を参照して説明する。

0233

図16に示す特性評価用素子は、測定系800が3つ並列に接続されている。測定系80
0は、容量素子802、トランジスタ804、トランジスタ805、トランジスタ806
、トランジスタ808を有する。トランジスタ804、トランジスタ805、トランジス
タ806およびトランジスタ808には、高純度化された酸化物半導体を用いたトランジ
スタを適用した。

0234

測定系800において、トランジスタ804のソース端子およびドレイン端子の一方と、
容量素子802の端子の一方と、トランジスタ805のソース端子およびドレイン端子の
一方は、電源(V2を与える電源)に接続されている。また、トランジスタ804のソー
ス端子およびドレイン端子の他方と、トランジスタ808のソース端子およびドレイン端
子の一方と、容量素子802の端子の他方と、トランジスタ805のゲート端子とは、接
続されている。また、トランジスタ808のソース端子およびドレイン端子の他方と、ト
ランジスタ806のソース端子およびドレイン端子の一方と、トランジスタ806のゲー
ト端子は、電源(V1を与える電源)に接続されている。また、トランジスタ805のソ
ース端子およびドレイン端子の他方と、トランジスタ806のソース端子およびドレイン
端子の他方とは、接続され、出力端子となっている。

0235

なお、トランジスタ804のゲート端子には、トランジスタ804のオン状態と、オフ状
態を制御する電位Vext_b2が供給され、トランジスタ808のゲート端子には、ト
ランジスタ808のオン状態と、オフ状態を制御する電位Vext_b1が供給される。
また、出力端子からは電位Voutが出力される。

0236

次に、上記の特性評価用素子を用いた電流測定方法について説明する。

0237

まず、オフ電流を測定するために電位差を付与する初期化期間の概略について説明する。
初期化期間においては、トランジスタ808のゲート端子に、トランジスタ808をオン
状態とする電位Vext_b1を入力する。これにより、トランジスタ804のソース端
子またはドレイン端子の他方と接続されるノード(つまり、トランジスタ808のソース
端子およびドレイン端子の一方、容量素子802の端子の他方、およびトランジスタ80
5のゲート端子に接続されるノード)であるノードAに電位V1が与えられる。ここで、
電位V1は、例えば高電位とする。また、Vext_b2にトランジスタ804がオフ状
態になる電位を与えて、トランジスタ804はオフ状態としておく。

0238

その後、トランジスタ808のゲート端子に、トランジスタ808をオフ状態とする電位
Vext_b1を入力して、トランジスタ808をオフ状態とする。トランジスタ808
をオフ状態とした後に、電位V1を低電位とする。ここでも、トランジスタ804はオフ
状態としておく。また、電位V2は電位V1と同じ電位とする。以上により、初期化期間
が終了する。初期化期間が終了した状態では、ノードAとトランジスタ804のソース端
子及びドレイン端子の一方との間に電位差が生じ、また、ノードAとトランジスタ808
のソース端子及びドレイン端子の他方との間に電位差が生じることになるため、トランジ
スタ804およびトランジスタ808には僅かに電荷が流れる。つまり、オフ電流が発生
する。

0239

次に、オフ電流の測定期間の概略について説明する。測定期間においては、トランジスタ
804のソース端子またはドレイン端子の一方の端子の電位(つまりV2)、および、ト
ランジスタ808のソース端子またはドレイン端子の他方の端子の電位(つまりV1)は
低電位に固定しておく。一方で、測定期間中は、上記ノードAの電位は固定しない(フロ
ーティング状態とする)。これにより、トランジスタ804に電荷が流れ、時間の経過と
共にノードAに保持される電荷量が変動する。そして、ノードAに保持される電荷量の変
動に伴って、ノードAの電位が変動する。つまり、出力端子の出力電位Voutも変動す
る。

0240

上記電位差を付与する初期化期間、および、その後の測定期間における各電位の関係の詳
細(タイミングチャート)を図17に示す。

0241

初期化期間において、まず、電位Vext_b2を、トランジスタ804がオン状態とな
るような電位(高電位)とする。これによって、ノードAの電位はV2すなわち低電位(
SS)となる。なお、ノードAに低電位(VSS)を与えるのは必須ではない。その後
、電位Vext_b2を、トランジスタ804がオフ状態となるような電位(低電位)と
して、トランジスタ804をオフ状態とする。そして、次に、電位Vext_b1を、ト
ランジスタ808がオン状態となるような電位(高電位)とする。これによって、ノード
Aの電位はV1、すなわち高電位(VDD)となる。その後、Vext_b1を、トラン
ジスタ808がオフ状態となるような電位とする。これによって、ノードAがフローティ
ング状態となり、初期化期間が終了する。

0242

その後の測定期間においては、電位V1および電位V2を、ノードAに電荷が流れ込み、
またはノードAから電荷が流れ出すような電位とする。ここでは、電位V1および電位V
2を低電位(VSS)とする。ただし、出力電位Voutを測定するタイミングにおいて
は、出力回路を動作させる必要が生じるため、一時的にV1を高電位(VDD)とするこ
とがある。なお、V1を高電位(VDD)とする期間は、測定に影響を与えない程度の短
期間とする。

0243

上述のようにして電位差を与え、測定期間が開始されると、時間の経過と共にノードAに
保持される電荷量が変動し、これに従ってノードAの電位が変動する。これは、トランジ
スタ805のゲート端子の電位が変動することを意味するから、時間の経過と共に、出力
端子の出力電位Voutの電位も変化することとなる。

0244

得られた出力電位Voutから、オフ電流を算出する方法について、以下に説明する。

0245

オフ電流の算出に先だって、ノードAの電位VAと、出力電位Voutとの関係を求めて
おく。これにより、出力電位VoutからノードAの電位VAを求めることができる。上
述の関係から、ノードAの電位VAは、出力電位Voutの関数として次式のように表す
ことができる。

0246

0247

また、ノードAの電荷QAは、ノードAの電位VA、ノードAに接続される容量CA、定
数(const)を用いて、次式のように表される。ここで、ノードAに接続される容量
CAは、容量素子802の容量と他の容量の和である。

0248

0249

ノードAの電流IAは、ノードAに流れ込む電荷(またはノードAから流れ出る電荷)の
時間微分であるから、ノードAの電流IAは次式のように表される。

0250

0251

このように、ノードAに接続される容量CAと、出力端子の出力電位Voutから、ノー
ドAの電流IAを求めることができる。

0252

以上に示す方法により、オフ状態においてトランジスタのソースとドレイン間を流れるリ
ーク電流(オフ電流)を測定することができる。

0253

本実施例では、チャネル長L=10μm、チャネル幅W=50μmの、高純度化した酸化
物半導体を用いてトランジスタ804、トランジスタ805、トランジスタ806、トラ
ンジスタ808を作製した。また、並列された各測定系800において、容量素子802
の各容量値を、100fF、1pF、3pFとした。

0254

なお、本実施例に係る測定では、VDD=5V、VSS=0Vとした。また、測定期間に
おいては、電位V1を原則としてVSSとし、10〜300secごとに、100mse
cの期間だけVDDとしてVoutを測定した。また、素子に流れる電流Iの算出に用い
られるΔtは、約30000secとした。

0255

図18に、上記電流測定に係る経過時間Timeと、出力電位Voutとの関係を示す。
図18より、時間の経過にしたがって、電位が変化している様子が確認できる。

0256

図19には、上記電流測定によって算出された室温(25℃)におけるオフ電流を示す。
なお、図19は、ソース−ドレイン電圧Vと、オフ電流Iとの関係を表すものである。図
19から、ソース−ドレイン電圧が4Vの条件において、オフ電流は約40zA/μmで
あることが分かった。また、ソース−ドレイン電圧が3.1Vの条件において、オフ電流
は10zA/μm以下であることが分かった。なお、1zAは10−21Aを表す。

0257

さらに、上記電流測定によって算出された85℃の温度環境下におけるオフ電流について
図20に示す。図20は、85℃の温度環境下におけるソース−ドレイン電圧Vと、オフ
電流Iとの関係を表すものである。図20から、ソース−ドレイン電圧が3.1Vの条件
において、オフ電流は100zA/μm以下であることが分かった。

0258

以上、本実施例により、高純度化された酸化物半導体を用いたトランジスタでは、オフ電
流が十分に小さくなることが確認された。

0259

開示する発明の一態様に係るメモリセルの書き換え可能回数につき調査した。本実施例で
は、当該調査結果につき、図21を参照して説明する。

0260

調査に用いた半導体装置は、図1(A−1)に示す回路構成の半導体装置である。ここで
、トランジスタ162に相当するトランジスタには酸化物半導体を用いた。容量素子16
4に相当する容量素子としては、0.33pFの容量値のものを用いた。

0261

調査は、初期のメモリウィンドウ幅と、情報の保持および情報の書き込みを所定回数繰り
返した後のメモリウィンドウ幅とを比較することにより行った。メモリセルへの情報の保
持および情報の書き込みは、図1(A−1)における第3の配線に相当する配線に0V、
または5Vのいずれかを与え、第4の配線に相当する配線に、0V、または5Vのいずれ
かを与えることにより行った。第4の配線に相当する配線の電位が0Vの場合には、トラ
ンジスタ162に相当するトランジスタ(書き込み用トランジスタ)はオフ状態であるか
ら、ノードFGに与えられた電位が保持される。第4の配線に相当する配線の電位が5V
の場合には、トランジスタ162に相当するトランジスタはオン状態であるから、第3の
配線に相当する配線の電位がノードFGに与えられる。

0262

メモリウィンドウ幅とは記憶装置の特性を示す指標の一つである。ここでは、異なる記憶
状態の間での、第5の配線に相当する配線の電位Vcgと、トランジスタ160に相当す
るトランジスタ(読み出し用トランジスタ)のドレイン電流Idとの関係を示す曲線(V
cg−Id曲線)の、シフト量ΔVcgをいうものとする。異なる記憶状態とは、ノード
FGに0Vが与えられた状態(以下、Low状態という)と、ノードFGに5Vが与えら
れた状態(以下、High状態という)をいう。つまり、メモリウィンドウ幅は、Low
状態とHigh状態において、電位Vcgの掃引を行うことで確認できる。

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