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図面 (18)

課題

小型化が可能なデータラッチ回路及び半導体記憶装置を提供する。

解決手段

データラッチ回路は、第1のnチャネル形トランジスタと、第1のpチャネル形トランジスタと、を備える。前記第1のnチャネル形トランジスタのゲートと前記第1のpチャネル形トランジスタのゲートは共通である。

概要

背景

近年、NAND型フラッシュメモリを搭載した半導体記憶装置においては、各メモリセル蓄積されたデータを読み出すために、センスアンプを用いている。メモリセルを高集積化しつつ、データ転送速度を維持しようとすると、センスアンプに接続されたデータラッチ回路の数が増加し、全体の面積が増大してしまう。

概要

小型化が可能なデータラッチ回路及び半導体記憶装置を提供する。データラッチ回路は、第1のnチャネル形トランジスタと、第1のpチャネル形トランジスタと、を備える。前記第1のnチャネル形トランジスタのゲートと前記第1のpチャネル形トランジスタのゲートは共通である。

目的

特開2007−266143号公報






実施形態の目的は、小型化が可能なデータラッチ回路及び半導体記憶装置を提供する

効果

実績

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請求項1

第1のnチャネル形トランジスタと、第1のpチャネル形トランジスタと、を備え、前記第1のnチャネル形トランジスタのゲートと前記第1のpチャネル形トランジスタのゲートは共通であるデータラッチ回路

請求項2

前記第1のnチャネル形トランジスタがドライバであり、前記第1のpチャネル形トランジスタがロードである請求項1記載のデータラッチ回路。

請求項3

前記ゲートの形状はクランク状である請求項1または2に記載のデータラッチ回路。

請求項4

第2のnチャネル形トランジスタと、第3のnチャネル形トランジスタと、第4のnチャネル形トランジスタと、第2のpチャネル形トランジスタと、をさらに備え、前記第2のnチャネル形トランジスタのゲートと前記第2のpチャネル形トランジスタのゲートは共通であり、前記第3のnチャネル形トランジスタのソースドレインの一方は、前記第2のnチャネル形トランジスタのゲート及び前記第2のpチャネル形トランジスタのゲート、並びに、前記第1のnチャネル形トランジスタのソース・ドレインの一方及び前記第1のpチャネル形トランジスタのソース・ドレインの一方に接続されており、前記第3のnチャネル形トランジスタのソース・ドレインの他方はセンスアンプに接続されており、前記第4のnチャネル形トランジスタのソース・ドレインの一方は、前記第1のnチャネル形トランジスタのゲート及び前記第1のpチャネル形トランジスタのゲート、並びに、前記第2のnチャネル形トランジスタのソース・ドレインの一方及び前記第2のpチャネル形トランジスタのソース・ドレインの一方に接続されており、前記第4のnチャネル形トランジスタのソース・ドレインの他方は前記センスアンプに接続されており、前記第1のpチャネル形トランジスタのソース・ドレインの他方及び前記第2のpチャネル形トランジスタのソース・ドレインの他方には、第1基準電位印加可能であり、前記第1のnチャネル形トランジスタのソース・ドレインの他方及び前記第2のnチャネル形トランジスタのソース・ドレインの他方には、第2基準電位が印加される請求項1〜3のいずれか1つに記載のデータラッチ回路。

請求項5

センスアンプと、請求項1〜4のいずれか1つに記載のデータラッチ回路と、相互に離隔して積層された複数の電極膜と、前記複数の電極膜を貫通する半導体部材と、前記電極膜と前記半導体部材との間に設けられた電荷蓄積部材と、前記半導体部材に接続されたソース線と、前記半導体部材と前記センスアンプとの間に接続されたビット線と、を備えた半導体記憶装置

請求項6

前記センスアンプ及び前記データラッチ回路は、第1の基板に設けられており、前記複数の電極膜、前記半導体部材、前記電荷蓄積部材、前記ソース線及び前記ビット線は、第2の基板に設けられており、前記第1の基板と前記第2の基板は相互に貼り合わされている請求項5記載の半導体記憶装置。

請求項7

第1のセンスアンプ回路と、第2のセンスアンプ回路と、を備え、前記第1のセンスアンプ回路、及び、前記第2のセンスアンプ回路は、それぞれ、nチャネル形トランジスタを含むデータラッチ回路を有し、前記第1のセンスアンプ回路の前記nチャネル形トランジスタのゲートと前記第2のセンスアンプ回路の前記nチャネル形トランジスタのゲートは共通である半導体記憶装置。

請求項8

前記第1のセンスアンプ回路の前記nチャネル形トランジスタ及び前記第2のセンスアンプ回路の前記nチャネル形トランジスタはトランスファゲートである請求項7記載の半導体記憶装置。

請求項9

相互に離隔して積層された複数の電極膜と、前記複数の電極膜を貫通する半導体部材と、前記電極膜と前記半導体部材との間に設けられた電荷蓄積部材と、前記半導体部材に接続されたソース線と、前記半導体部材を前記第1のセンスアンプ回路及び前記第2のセンスアンプ回路に接続するビット線と、をさらに備えた請求項7または8に記載の半導体記憶装置。

請求項10

前記第1のセンスアンプ回路及び前記第2のセンスアンプ回路は、第1の基板に形成されており、前記複数の電極膜、前記半導体部材、前記電荷蓄積部材、前記ソース線及び前記ビット線は、第2の基板に形成されており、前記第1の基板と前記第2の基板は相互に貼り合わされている請求項9記載の半導体記憶装置。

請求項11

第1の半導体基板と、前記第1の半導体基板上に設けられたnウェルと、前記第1の半導体基板上に設けられ、前記nウェルと第1方向に隣り合って配列されたpウェルと、前記nウェル上に設けられ、前記第1方向と交差する第2方向に沿って配列された第1〜第6のp形層と、前記pウェル上に設けられ、前記第2方向に沿って配列された第1〜第5のn形層と、前記nウェルにおける前記第1のp形層と前記第2のp形層との間の部分の直上域に設けられた第1のゲートと、前記pウェルにおける前記第1のn形層と前記第2のn形層との間の部分の直上域に設けられた第2のゲートと、前記nウェルにおける前記第2のp形層と前記第3のp形層との間の部分の直上域、及び、前記pウェルにおける前記第2のn形層と前記第3のn形層との間の部分の直上域に設けられた第3のゲートと、前記nウェルにおける前記第4のp形層と前記第5のp形層との間の部分の直上域、及び、前記pウェルにおける前記第3のn形層と前記第4のn形層との間の部分の直上域に設けられた第4のゲートと、前記nウェルにおける前記第5のp形層と前記第6のp形層との間の部分の直上域に設けられた第5のゲートと、前記pウェルにおける前記第4のn形層と前記第5のn形層との間の部分の直上域に設けられた第6のゲートと、を備えたデータラッチ回路。

請求項12

前記第3のゲートの形状及び前記第4のゲートの形状は、クランク状である請求項11記載のデータラッチ回路。

請求項13

前記第3のp形層と前記第4のp形層の間に設けられた絶縁層をさらに備えた請求項11または12に記載のデータラッチ回路。

請求項14

下端が前記第3のp形層に接続された第1のコンタクトと、下端が前記第2のn形層に接続された第2のコンタクトと、下端が前記第4のゲートに接続された第3のコンタクトと、下端が前記第3のゲートに接続された第4のコンタクトと、下端が前記第4のn形層に接続された第5のコンタクトと、下端が前記第4のp形層に接続された第6のコンタクトと、をさらに備え、前記第1コンタクトと前記第6コンタクトは前記第2方向に配列され、前記第2コンタクトと前記第5コンタクトは前記第2方向に配列された請求項11〜13のいずれか1つに記載のデータラッチ回路。

請求項15

請求項11〜14のいずれか1つに記載の複数のデータラッチ回路と、センスアンプと、第1基準電位が印加される第7のコンタクトと、第2基準電位が印加され、前記第3のn形層に接続された第8のコンタクトと、前記センスアンプに接続された第9のコンタクトと、を備え、前記複数のデータラッチ回路は、前記第1方向及び前記第2方向に沿ってマトリクス状に配列されており、前記第1方向において隣り合う前記データラッチ回路は、レイアウトが相互に鏡像であり、前記第2方向に沿って一列に配列された前記データラッチ回路は、レイアウトが相互に同じであり、前記第1方向において隣り合う前記データラッチ回路間で、前記第1のゲートは共通であり、前記第5のゲートは共通であり前記第1方向において隣り合う前記データラッチ回路間で、前記第2のゲートは共通であり、前記第6のゲートは共通であり、前記第2方向において隣り合う前記データラッチ間において、前記第1のp形層と前記第6のp形層は連続しており、前記第7のコンタクトに接続されており、前記第1のn形層と前記第5のn形層は連続しており、前記第9のコンタクトに接続されている半導体記憶装置。

請求項16

前記第1の半導体基板に貼り合わされた第2の半導体基板と、前記第2の半導体基板上に設けられたソース線と、前記ソース線上に設けられ、相互に離隔して積層された複数の電極膜と、前記複数の電極膜を貫通し、前記ソース線に接続された半導体部材と、前記電極膜と前記半導体部材との間に設けられた電荷蓄積部材と、前記複数の電極膜上に設けられ、前記半導体部材に接続されたビット線と、をさらに備え、前記ビット線は前記センスアンプに接続可能である請求項15記載の半導体記憶装置。

請求項17

第1の半導体基板と、前記第1の半導体基板上に設けられた第1のpウェルと、前記第1の半導体基板上に設けられ、前記第1のpウェルと第1方向に離隔した第2のpウェルと、前記第1の半導体基板上に設けられ、前記第1のpウェルと前記第2のpウェルとの間に配置されたnウェルと、前記第1のpウェル上に設けられ、前記第1方向と交差する第2方向に沿って配列された第1〜第3のn形層と、前記第2のpウェル上に設けられ、前記第2方向に沿って配列された第4〜第6のn形層と、前記nウェル上に設けられ、前記第2方向に沿って配列された第1及び第2のp形層と、前記nウェル上に設けられ、前記第2方向に沿って配列された第3及び第4のp形層と、前記第1のpウェルにおける前記第1のn形層と前記第2のn形層との間の部分の直上域に設けられた第1のゲートと、前記第1のpウェルにおける前記第2のn形層と前記第3のn形層との間の部分の直上域、及び、前記nウェルにおける前記第1のp形層と前記第2のp形層との間の部分の直上域に設けられた第2のゲートと、前記nウェルにおける前記第3のp形層と前記第4のp形層との間の部分の直上域、及び、前記第2のpウェルにおける前記第4のn形層と前記第5のn形層との間の部分の直上域に設けられた第3のゲートと、前記第2のpウェルにおける前記第5のn形層と前記第6のn形層との間の部分の直上域に設けられた第4のゲートと、を備えたデータラッチ回路。

請求項18

前記第1のn形層、前記第1のpウェルにおける前記第1のn形層と前記第2のn形層との間の部分、前記第2のn形層、前記第1のpウェルにおける前記第2のn形層と前記第3のn形層との間の部分、及び、前記第3のn形層を含む第1の半導体領域、前記第1のp形層、前記nウェルにおける前記第1のp形層と前記第2のp形層の間の部分、及び、前記第2のp形層を含む第2の半導体領域、前記第3のp形層、前記nウェルにおける前記第3のp形層と前記第4のp形層との間の部分、及び、前記第4のp形層を含む第3の半導体領域、並びに、前記第4のn形層、前記第2のpウェルにおける前記第4のn形層と前記第5のn形層との間の部分、前記第5のn形層、前記第2のpウェルにおける前記第5のn形層と前記第6のn形層との間の部分、及び、前記第6のn形層を含む第4の半導体領域の相互間に設けられた絶縁層をさらに備えた請求項17記載のデータラッチ回路。

請求項19

前記第2の半導体領域は前記第1の半導体領域と前記第3の半導体領域の間に配置されており、前記第2のゲートは前記第4のp形層及び前記第5のn形層に接続されており、前記第3のゲートは前記第2のn形層及び前記第1のp形層に接続されている請求項18記載のデータラッチ回路。

請求項20

前記第2のゲートの形状及び前記第3のゲートの形状は、前記第1方向に延びる帯状である請求項17〜19のいずれか1つに記載のデータラッチ回路。

請求項21

前記第1のn形層は前記第6のn形層に接続されている請求項17〜20のいずれか1つに記載のデータラッチ回路。

請求項22

前記第2のp形層は前記第3のp形層に接続されている請求項17〜20のいずれか1つに記載のデータラッチ回路。

請求項23

請求項17〜22のいずれか1つに記載の複数のデータラッチ回路と、センスアンプと、を備え、前記複数のデータラッチ回路は、前記第1方向及び前記第2方向に沿ってマトリクス状に配列されており、前記第1のpウェル、前記nウェル、前記第2のpウェル、前記第1の半導体領域、及び、前記第4の半導体領域は、前記第2方向に延びており、前記第1方向において隣り合う前記データラッチ回路は、レイアウトが相互に鏡像であり、前記第2方向に沿って隣り合う前記データラッチ回路は、レイアウトが相互に鏡像であり、前記第1方向において隣り合う前記データラッチ回路間で、前記第1のゲートは共通であり、前記第1方向において隣り合う前記データラッチ回路間で、前記第4のゲートは共通であり、前記第2方向において隣り合う前記データラッチ間において、前記第1のn形層は共通であり、前記第4のn形層は共通であり、前記第3のp形層は共通であり、前記第2方向において隣り合う前記データラッチ間において、前記第3のn形層は共通であり、前記第6のn形層は共通であり、前記第2のp形層は共通である半導体記憶装置。

請求項24

前記第2のp形層及び前記第3のp形層には第1基準電位が印加され、前記第3のn形層及び前記第4のn形層には前記第1基準電位よりも低い第2基準電位が印加され、前記第1のn形層及び前記第6のn形層は前記センスアンプに接続された請求項23記載の半導体記憶装置。

請求項25

ソース線と、前記ソース線上に設けられ、相互に離隔して積層された複数の電極膜と、前記複数の電極膜を貫通し、前記ソース線に接続された半導体部材と、前記電極膜と前記半導体部材との間に設けられた電荷蓄積部材と、前記複数の電極膜上に設けられ、前記半導体部材に接続されたビット線と、をさらに備え、前記ビット線は前記センスアンプに接続可能である請求項23または24に記載の半導体記憶装置。

請求項26

前記第1の半導体基板に貼り合わされた第2の半導体基板をさらに備え、前記ソース線、前記複数の電極膜、前記半導体部材、前記電荷蓄積部材、及び、前記ビット線は、前記第2の半導体基板上に設けられた請求項25記載の半導体記憶装置。

技術分野

0001

実施形態は、データラッチ回路及び半導体記憶装置に関する。

背景技術

0002

近年、NAND型フラッシュメモリを搭載した半導体記憶装置においては、各メモリセル蓄積されたデータを読み出すために、センスアンプを用いている。メモリセルを高集積化しつつ、データ転送速度を維持しようとすると、センスアンプに接続されたデータラッチ回路の数が増加し、全体の面積が増大してしまう。

先行技術

0003

特開2007−266143号公報

発明が解決しようとする課題

0004

実施形態の目的は、小型化が可能なデータラッチ回路及び半導体記憶装置を提供することである。

課題を解決するための手段

0005

実施形態に係るデータラッチ回路は、第1のnチャネル形トランジスタと、第1のpチャネル形トランジスタと、を備える。前記第1のnチャネル形トランジスタのゲートと前記第1のpチャネル形トランジスタのゲートは共通である。

0006

実施形態に係る半導体記憶装置は、センスアンプと、前記データラッチ回路と、相互に離隔して積層された複数の電極膜と、前記複数の電極膜を貫通する半導体部材と、前記電極膜と前記半導体部材との間に設けられた電荷蓄積部材と、前記半導体部材の一端に接続されたソース線と、前記半導体部材の他端と前記センスアンプとの間に接続されたビット線と、を備える。

図面の簡単な説明

0007

第1の実施形態に係る半導体記憶装置を示す断面図である。
第1の実施形態に係る半導体記憶装置のセンスアンプ回路を示す平面図である。
第1の実施形態に係るデータラッチ回路を示す平面図である。
(a)は1つのデータラッチ回路を示す平面図であり、(b)はその回路図である。
第1の実施形態に係る半導体記憶装置のメモリセルを示す断面図である。
第2の実施形態に係るデータラッチ回路を示す平面図である。
(a)は1つのデータラッチ回路を示す平面図であり、(b)はその回路図である。
第3の実施形態に係るデータラッチ回路における半導体領域、ゲート及びコンタクトを示す平面図である。
第3の実施形態に係るデータラッチ回路における半導体領域、ゲート、コンタクト及び第1配線層を示す平面図である。
第3の実施形態に係るデータラッチ回路における半導体領域、ゲート、コンタクト、第1配線層、第2配線層及び第3配線層を示す平面図である。
第3の実施形態に係る1つのデータラッチ回路を示す平面図であり、(a)は半導体領域、ゲート及びコンタクトを示し、(b)は(a)に加えて第1配線層を示し、(c)は(b)に加えて第2配線層及び第3配線層を示す。
第3の実施形態に係る4つのデータラッチ回路を示す平面図である。
(a)は第3の実施形態に係る1つのデータラッチ回路を示す平面図であり、(b)はその回路図である。
第4の実施形態に係る4つのデータラッチ回路における半導体領域、ゲート、コンタクト及び第1配線層を示す平面図である。
第4の実施形態に係る4つのデータラッチ回路における半導体領域、ゲート、コンタクト、第1配線層及び第2配線層を示す平面図である。
第4の実施形態に係る4つのデータラッチ回路における半導体領域、ゲート、コンタクト、第1配線層、第2配線層及び第3配線層を示す平面図である。
(a)は第4の実施形態に係る1つのデータラッチ回路を示す平面図であり、(b)はその回路図である。

実施例

0008

(第1の実施形態)
以下、第1の実施形態について説明する。
図1は、本実施形態に係る半導体記憶装置を示す断面図である。
図2は、本実施形態に係る半導体記憶装置のセンスアンプ回路を示す平面図である。
図3は、本実施形態に係るデータラッチ回路を示す平面図である。
図4(a)は1つのデータラッチ回路を示す平面図であり、(b)はその回路図である。
図5は、本実施形態に係る半導体記憶装置のメモリセルを示す断面図である。
なお、各図は模式的なものであり、適宜、構成要素が省略又は強調されている。また、図間において、各構成要素の数及び寸法比は、必ずしも一致していない。

0009

図1に示すように、本実施形態に係る半導体記憶装置1においては、制御回路基板10及びメモリアレイ基板80が設けられている。制御回路基板10においては、シリコン基板11と層間絶縁膜12が積層されており、メモリアレイ基板80においては、シリコン基板81と層間絶縁膜82が積層されている。制御回路基板10とメモリアレイ基板80は、層間絶縁膜12と層間絶縁膜82が相互に対向するような向きで貼り合わされている。

0010

先ず、制御回路基板10について説明する。
図2に示すように、制御回路基板10においては、シリコン基板11の上層部分と層間絶縁膜12(図1参照)内に、制御回路が形成されている。制御回路には、センスアンプ領域13が設定されており、センスアンプ領域13には、複数のセンスアンプ回路14が設けられている。各センスアンプ回路14においては、1つのセンスアンプ15と、複数、例えば、5つのデータラッチ回路16が一列に配列されている。センスアンプ15は、メモリアレイ基板80から伝達された電気信号シーケンシャル2値のデータとして検出する。各データラッチ回路16は、センスアンプ15が検出したデータを一時的に保持する。なお、図2図3図4(a)においては、図示の便宜上、層間絶縁膜12を省略している。

0011

以下、制御回路基板10に関して、説明の便宜上、XYZ直交座標系を採用する。複数のセンスアンプ回路14が配列されている方向を「X方向」とし、各センスアンプ回路14において、センスアンプ15及びデータラッチ回路16が配列されている方向を「Y方向」とし、X方向及びY方向の双方に対して直交する方向を「Z方向」とする。Z方向のうち、シリコン基板11から層間絶縁膜12に向かう方向を「上」ともいい、その反対方向を「下」ともいうが、この表現は便宜的なものであり、重力の方向とは無関係である。

0012

図2及び図3に示すように、センスアンプ領域13においては、複数のデータラッチ回路16が、X方向及びY方向に沿ってマトリクス状に配列されている。Y方向に沿って配列された複数のデータラッチ回路16は、同じセンスアンプ回路14に属し、X方向に沿って配列された複数のデータラッチ回路16は、異なるセンスアンプ回路14に属する。Y方向に沿って配列された複数のデータラッチ回路16のレイアウトは、同一である。一方、X方向において隣り合うデータラッチ回路16のレイアウトは、相互に鏡像となっている。

0013

図4(a)に示すように、シリコン基板11上には、導電形がn形のnウェル21と導電形がp形のpウェル22がそれぞれ複数設けられている。nウェル21とpウェル22はX方向に沿って交互に配列されている。各nウェル21及び各pウェル22はY方向に延び、Y方向に沿って配列された全てのデータラッチ回路16にわたって配置されている。各データラッチ回路16は、X方向において隣り合う1本のnウェル21と1本のpウェル22に跨がって形成されている。あるデータラッチ回路16は、X方向の一方側に配置された他のデータラッチ回路16と1本のnウェル21を共有しており、X方向の他方側に配置された他のデータラッチ回路16とpウェル22を共有している。

0014

以下、各データラッチ回路16の構成について説明する。
図3及び図4(a)に示すように、各データラッチ回路16において、nウェル21上には、導電形がp形のp形層31〜36が設けられている。p形層31〜36は、相互に離隔し、Y方向に沿ってこの順に一列に配列されている。Y方向において隣り合うデータラッチ回路16間において、p形層36とp形層31は連続している。また、p形層31とp形層32との間、p形層32とp形層33との間、p形層34とp形層35との間、及び、p形層35とp形層36との間には、それぞれ、nウェル21の一部が介在している。一方、p形層33とp形層34との間には、STI(Shallow Trench Isolation:素子分離絶縁膜)23が設けられている。

0015

これにより、Y方向において隣り合う2つのデータラッチ回路16のうち、一方のデータラッチ回路16のp形層34、35、36と、他方のデータラッチ回路16のp形層31、32、33は、これらのp形層の間に介在したnウェル21と共に、1つの島状の半導体領域(アクティブエリア)を形成している。但し、各センスアンプ回路14を構成する複数のデータラッチ回路16からなる列の両端部では、p形層31〜33、又は、p形層34〜36がそれぞれ島状の半導体領域を形成している。

0016

また、各データラッチ回路16において、pウェル22上には、導電形がn形のn形層41〜45が設けられている。n形層41〜45は、相互に離隔し、Y方向に沿ってこの順に一列に配列されている。Y方向において隣り合うデータラッチ回路16において、n形層45とn形層41は連続している。また、n形層41とn形層42との間、n形層42とn形層43との間、n形層43とn形層44との間、n形層44とn形層45との間には、それぞれ、pウェル22の一部が介在している。

0017

これにより、各pウェル22上においては、Y方向に沿って配列された複数組のn形層41〜45が、これらのn形層の間に介在したpウェル22と共に、1本のライン状の半導体領域(アクティブエリア)を形成している。

0018

センスアンプ領域13において、p形層34〜36、p形層31〜33、及びこれらのp形層の間に介在したnウェル21によってそれぞれ形成された複数の島状の半導体領域と、n形層41〜45及びこれらのn形層の間に介在したpウェル22によってそれぞれ形成された複数のライン状の半導体領域の相互間には、STI23が配置されている。

0019

各データラッチ回路16においては、ゲート51〜56が設けられている。ゲート51〜56は概ねX方向に延び、上述の半導体領域を横断している。ゲート51〜56と半導体領域との間にはゲート絶縁膜(図示せず)が設けられている。以下、ゲート51〜56と、p形層31〜36及びn形層41〜45との位置関係について説明する。

0020

図3に示すように、ゲート51は、nウェル21におけるp形層31とp形層32との間の部分の直上域を横断するように配置されている。X方向において隣り合うデータラッチ回路16において、ゲート51は共通である。すなわち、X方向に延びる1本のゲート51が、X方向において隣り合い、レイアウトが相互に鏡像である2つのデータラッチ回路16のそれぞれにおいて、nウェル21におけるp形層31とp形層32との間の部分の直上域に配置されている。具体的には、複数のデータラッチ回路16のうち、X方向において隣り合い、nウェル21を共有する2つのデータラッチ回路16を「データラッチ回路16a」及び「データラッチ回路16b」とするとき、データラッチ回路16aに属するp形層31a及びp形層32aと、データラッチ回路16bに属するp形層31b及びp形層32bが、1本のゲート51を共有している。

0021

ゲート52は、pウェル22におけるn形層41とn形層42との間の部分の直上域を横断するように配置されている。X方向において隣り合うデータラッチ回路16において、ゲート52は共通である。すなわち、X方向に延びる1本のゲート52が、X方向において隣り合い、レイアウトが相互に鏡像である2つのデータラッチ回路16のそれぞれにおいて、pウェル22におけるn形層41とn形層42との間の部分の直上域に配置されている。具体的には、複数のデータラッチ回路16のうち、X方向において隣り合い、pウェル22を共有する2つのデータラッチ回路16を「データラッチ回路16a」及び「データラッチ回路16c」とするとき、データラッチ回路16aに属するn形層41a及びn形層42aと、データラッチ回路16cに属するn形層41c及びn形層42cが、1本のゲート52を共有している。

0022

ゲート51を共有する2つのデータラッチ回路16と、ゲート52を共有する2つのデータラッチ回路16とは、組み合わせが異なっている。上述の如く、あるデータラッチ回路16aは、X方向一方側のデータラッチ回路16bとゲート51を共有し、X方向他方側のデータラッチ回路16cとゲート52を共有する。センスアンプ領域13全体では、ゲート51とゲート52はX方向に沿って交互にかつ相互に離隔して配列されている。

0023

ゲート53は、nウェル21におけるp形層32とp形層33との間の部分の直上域、及び、pウェル22におけるn形層42とn形層43との間の部分の直上域を横断するように配置されている。Z方向から見て、ゲート53の形状は例えばクランク状である。

0024

ゲート54は、nウェル21におけるp形層34とp形層35との間の部分の直上域、及び、pウェル22におけるn形層43とn形層44との間の部分の直上域を横断するように配置されている。Z方向から見て、ゲート54の形状は例えばクランク状である。

0025

ゲート55は、nウェル21におけるp形層35とp形層36との間の部分の直上域を横断するように配置されている。X方向において隣り合うデータラッチ回路16において、ゲート55は共通である。すなわち、上述の例で言えば、データラッチ回路16aとデータラッチ回路16bとの間で、ゲート55は共通である。

0026

ゲート56は、pウェル22におけるn形層44とn形層45との間の部分の直上域を横断するように配置されている。X方向において隣り合うデータラッチ回路16において、ゲート56は共通である。すなわち、上述の例で言えば、データラッチ回路16aとデータラッチ回路16cとの間で、ゲート56は共通である。

0027

上述のゲート51とゲート52との関係と同様に、ゲート55を共有する2つのデータラッチ回路16と、ゲート56を共有する2つのデータラッチ回路16とは、組み合わせが異なっている。上述の如く、あるデータラッチ回路16aは、X方向一方側のデータラッチ回路16bとゲート55を共有し、X方向他方側のデータラッチ回路16cとゲート56を共有する。センスアンプ領域13全体では、ゲート55とゲート56はX方向に沿って交互にかつ相互に離隔して配列されている。

0028

これにより、各データラッチ回路16において、4つのpチャネル形トランジスタp1〜p4と、4つのnチャネル形トランジスタn1〜n4が形成される。
より詳細には、p形層31、p形層32、nウェル21におけるp形層31とp形層32との間の部分、及び、ゲート51により、pチャネル形トランジスタp3が形成されている。p形層32、p形層33、nウェル21におけるp形層32とp形層33との間の部分、及び、ゲート53により、pチャネル形トランジスタp4が形成されている。p形層34、p形層35、nウェル21におけるp形層34とp形層35との間の部分、及び、ゲート54により、pチャネル形トランジスタp2が形成されている。p形層35、p形層36、nウェル21におけるp形層35とp形層36との間の部分、及び、ゲート55により、pチャネル形トランジスタp1が形成されている。

0029

また、n形層41、n形層42、pウェル22におけるn形層41とn形層42との間の部分、及び、ゲート52により、nチャネル形トランジスタn4が形成されている。n形層42、n形層43、pウェル22におけるn形層42とn形層43との間の部分、及び、ゲート53により、nチャネル形トランジスタn3が形成されている。n形層43、n形層44、pウェル22におけるn形層43とn形層44との間の部分、及び、ゲート54により、nチャネル形トランジスタn2が形成されている。n形層44、n形層45、pウェル22におけるn形層44とn形層45との間の部分、及び、ゲート56により、nチャネル形トランジスタn1が形成されている。

0030

このように、pチャネル形トランジスタp4とnチャネル形トランジスタn3は、1本のゲート53を共有している。また、pチャネル形トランジスタp2とnチャネル形トランジスタn2は、1本のゲート54を共有している。

0031

各データラッチ回路16には、コンタクト61〜73が設けられている。
コンタクト61の下端はp形層31及びp形層36に接続されている。コンタクト62の下端はn形層41及びn形層45に接続されている。コンタクト61及び62は、Y方向において隣り合う2つのデータラッチ回路16に共有されている。

0032

コンタクト63の下端はゲート51に接続されている。コンタクト63は、ゲート51と同様に、X方向において隣り合う2つのデータラッチ回路16に共有されている。コンタクト64はゲート52の下端に接続されている。コンタクト64は、ゲート52と同様に、X方向において隣り合う2つのデータラッチ回路16に共有されている。

0033

コンタクト65の下端はn形層42に接続されている。コンタクト66の下端はゲート53に接続されている。コンタクト67の下端はp形層33に接続されている。コンタクト68の下端はn形層43に接続されている。コンタクト69の下端はp形層34に接続されている。コンタクト70の下端はゲート54に接続されている。コンタクト71の下端はn形層44に接続されている。

0034

コンタクト72の下端はゲート55に接続されている。コンタクト72は、ゲート55と同様に、X方向において隣り合う2つのデータラッチ回路16に共有されている。コンタクト73の下端はゲート56に接続されている。コンタクト73は、ゲート56と同様に、X方向において隣り合う2つのデータラッチ回路16に共有されている。

0035

各データラッチ回路16には、配線76及び77が設けられている。
図4(a)に示すように、配線76は、コンタクト70の上端と、このコンタクト70よりも図示の上側に配置されたコンタクト65の上端及びコンタクト67の上端に接続されている。配線77は、コンタクト66の上端と、このコンタクト66よりも図示の下側に配置されたコンタクト71の上端及びコンタクト69の上端に接続されている。
なお、上述の各コンタクトは、Z方向に配列された複数段のコンタクトを含んでいてもよく、これらの複数段のコンタクトは中間配線を介して接続されていてもよい。例えば、コンタクト61〜64、72、及び73は、それぞれ、Z方向に配列された2段以上のコンタクトを含み、配線76及び77と同層に設けられた中間配線を介して接続されていてもよい。

0036

各トランジスタが上述の如く結線された結果、各データラッチ回路16においては、図4(b)に示す回路が構成される。

0037

すなわち、pチャネル形トランジスタp1のソースドレインの一方と、pチャネル形トランジスタp2のソース・ドレインの一方は、共通のp形層35であるため、相互に接続されている。pチャネル形トランジスタp2のソース・ドレインの他方は、コンタクト69、配線77、コンタクト71を介して、nチャネル形トランジスタn1のソース・ドレインの一方、及び、nチャネル形トランジスタn2のソース・ドレインの一方に接続されると共に、コンタクト69、配線77、コンタクト66を介して、pチャネル形トランジスタp4及びnチャネル形トランジスタn3の共通ゲート53に接続されている。

0038

一方、pチャネル形トランジスタp3のソース・ドレインの一方と、pチャネル形トランジスタp4のソース・ドレインの一方は、共通のp形層32であるため、相互に接続されている。pチャネル形トランジスタp4のソース・ドレインの他方は、コンタクト67、配線76、コンタクト65を介して、nチャネル形トランジスタn4のソース・ドレインの一方、及び、nチャネル形トランジスタn3のソース・ドレインの一方に接続されると共に、コンタクト67、配線76、コンタクト70を介して、pチャネル形トランジスタp2及びnチャネル形トランジスタn2の共通ゲート54に接続されている。

0039

また、pチャネル形トランジスタp1のソース・ドレインの他方(p形層36)、及び、pチャネル形トランジスタp3のソース・ドレインの他方(p形層31)には、コンタクト61を介して第1基準電位である電源電位DD印加される。nチャネル形トランジスタn2のソース・ドレインの他方、及び、nチャネル形トランジスタn3のソース・ドレインの他方は、共通のn形層43であり、コンタクト68を介して、第2基準電位である接地電位GNDが印加される。なお、第2基準電位は接地電位には限定されないが、第1基準電位よりも低い電位である。

0040

nチャネル形トランジスタn1のゲート56、及び、nチャネル形トランジスタn4のゲート52には、それぞれ、コンタクト73及びコンタクト64を介して、制御信号Vcが入力される。pチャネル形トランジスタp1のゲート55及びpチャネル形トランジスタp3のゲート51には、それぞれ、コンタクト72及びコンタクト63を介して、選択信号Vs1及びVs2が入力される。nチャネル形トランジスタn1のソース・ドレインの他方(n形層45)、及び、nチャネル形トランジスタn4のソース・ドレインの他方(n形層41)は、コンタクト62を介してセンスアンプ15に接続可能であり、センスアンプ15から出力されたデータ信号SAが印加される。データラッチ回路16においては、nチャネル形トランジスタn1及びn4はトランスファゲート、nチャネル形トランジスタn2及びn3はドライバ、pチャネル形トランジスタp1〜p4はロードとして機能する。

0041

次に、メモリアレイ基板80について説明する。
図5に示すように、メモリアレイ基板80においては、シリコン基板81上に、導電性材料からなるソース線83が設けられている。ソース線83上には、積層体85が設けられている。積層体85においては、絶縁膜86及び電極膜87が交互に積層されている。

0042

積層体85内には、絶縁膜86及び電極膜87の積層方向に延びるコア部材90が設けられている。コア部材90は例えばシリコン酸化物等の絶縁性材料からなる。コア部材90の形状は柱状であり、例えば、略円柱状である。コア部材90の周囲及び下面上には、シリコンピラー91が設けられている。シリコンピラー91の下端はソース線83に接続されている。

0043

シリコンピラー91の周囲には、トンネル絶縁膜92、電荷蓄積膜93、ブロック絶縁膜94がこの順に積層されている。トンネル絶縁膜92は、通常は絶縁性であるが、半導体記憶装置1の駆動電圧の範囲内にある所定の電圧が印加されるとトンネル電流を流す膜であり、例えば、単層シリコン酸化膜、又は、シリコン酸化層シリコン窒化層及びシリコン酸化層がこの順に積層されたONO膜である。

0044

電荷蓄積膜93は電荷を蓄積する能力がある膜であり、例えば電子トラップサイトを含む材料からなり、例えば、シリコン窒化物からなる。なお、電荷蓄積部として、絶縁性の電荷蓄積膜93の替わりに、導電性浮遊ゲート電極を設けてもよい。この場合、浮遊ゲート電極は電極膜87毎に分断される。ブロック絶縁膜94は、半導体記憶装置1の駆動電圧の範囲内で電圧が印加されても実質的に電流を流さない膜である。ブロック絶縁膜94は、例えば、シリコン酸化物よりも誘電率が高い材料を含む。

0045

積層体85の側方及び上方には層間絶縁膜82が設けられている。層間絶縁膜82内であって積層体85上には、プラグ96及びビット線97が設けられている。シリコンピラー91の上端は、プラグ96を介してビット線97に接続されている。ビット線97は、制御回路基板10のセンスアンプ15(図2参照)に接続されている。

0046

このような構成により、電極膜87とシリコンピラー91の交差部分毎に、メモリセルトランジスタが形成される。メモリセルトランジスタにおいては、シリコンピラー91がチャネルとなり、電極膜87がゲートとなり、ブロック絶縁膜94がゲート絶縁膜となる。そして、電荷蓄積膜93に電荷を蓄積することにより、メモリセルトランジスタの閾値を変化させて、データを記憶する。メモリセルトランジスタの閾値は、例えば、8水準の値を取ることができる。これにより、1つのメモリセルトランジスタに3ビットのデータを記憶できる。

0047

次に、本実施形態に係る半導体記憶装置の動作について説明する。
図4(b)に示すように、初期状態においては、選択信号Vs1及びVs2、制御信号Vc1及びVc2、データ信号SAはいずれも「L」(ロウレベル)である。このため、pチャネル形トランジスタp1及びp3はオン状態であり、nチャネル形トランジスタn1及びn4はオフ状態である。

0048

この状態から、データを保持させるデータラッチ回路16については、選択信号Vs2を「H」(ハイレベル)として、pチャネルトランジスタp3をオフ状態とする。また、制御信号Vc2を「H」として、nチャネル形トランジスタn4をオン状態とする。これにより、pチャネル形トランジスタp4とnチャネル形トランジスタn3の接続点N2の電位が「L」となる。この結果、pチャネル形トランジスタp2がオン状態となり、nチャネル形トランジスタn2がオフ状態となるため、pチャネル形トランジスタp2とnチャネル形トランジスタn2の接続点N1の電位は「H」となる。これにより、pチャネル形トランジスタp4がオフ状態となり、nチャネル形トランジスタn3がオン状態となるため、接続点N2の電位は「L」のまま安定する。その後、選択信号Vs2を「L」に戻し、pチャネルトランジスタp3をオン状態とする。また、制御信号Vc2を「L」に戻し、nチャネル形トランジスタn4をオフ状態とする。

0049

図5に示すように、メモリセルトランジスタからデータを読み出すときには、ソース線83とビット線97との間に電流が流れ、この電流が図2に示すセンスアンプ回路14のセンスアンプ15に入力される。センスアンプ15は、入力された電流に基づいて値を検出し、データ信号SAとしてデータラッチ回路16に対して出力する。このとき、センスアンプ15は、データ信号SAを一旦「H」とした後、本来のデータ信号SAを出力する。次に、制御信号Vc1を「H」とし、nチャネル形トランジスタn1をオン状態として、データ信号SAの値をデータラッチ回路16に書き込む。

0050

データ信号SAが「H」である場合は、nチャネル形トランジスタn1がオン状態であるため、接続点N1の電位は「H」のままであり、したがって、接続点N2の電位は「L」のままで固定される。

0051

データ信号SAが「L」である場合は、nチャネル形トランジスタn1がオン状態であるため、接続点N1の電位は「L」となる。このため、pチャネル形トランジスタp4はオン状態となり、nチャネル形トランジスタn3はオフ状態となる。したがって、接続点N2の電位は「H」となる。これにより、pチャネル形トランジスタp2はオフ状態となり、nチャネル形トランジスタn2はオン状態となる。この結果、接続点N1の電位は「L」で固定される。

0052

まとめると、データ信号SAが「H」である場合は、接続点N1の電位は「H」、接続点N2の電位は「L」で固定される。一方、データ信号SAが「L」である場合は、接続点N1の電位は「L」、接続点N2の電位は「H」で固定される。このようにして、データラッチ回路16は、データ信号SAの電位を記憶することができ、データ信号SAが表す値を保持することができる。例えば、データ信号SAの電位「H」に値「0」を対応させ、電位「L」に値「1」を対応させることにより、2値のデータを保持できる。

0053

次に、本実施形態の効果について説明する。
本実施形態においては、1本のゲート53により、pチャネル形トランジスタp4のゲート及びnチャネル形トランジスタn3のゲートの双方を実現している。また、1本のゲート54により、pチャネル形トランジスタp2のゲート及びnチャネル形トランジスタn2のゲートの双方を実現している。これにより、データラッチ回路16内のゲートの本数を減らし、データラッチ回路16の小型化を図ることができる。

0054

また、各データラッチ回路16内において、pチャネル形トランジスタp1〜p4とnチャネル形トランジスタn1〜n4をX方向に分けて配置し、X方向において隣り合うデータラッチ回路16のレイアウトを相互に鏡像としている。これにより、X方向において隣り合うデータラッチ回路16間で、ゲート51、52、55、56を共通化することができる。これによっても、データラッチ回路16の小型化を図ることができる。

0055

更に、本実施形態においては、センスアンプ領域13を含む制御回路を制御回路基板10に設け、メモリセルトランジスタをメモリアレイ基板80に設けている。このように、制御回路を専用の基板に形成すると、その製造過程において、メモリセルトランジスタの形成に必要な熱履歴を受けることがないため、pチャネル形トランジスタp1〜p4及びnチャネル形トランジスタn1〜n4自体を微細化することができる。これによっても、データラッチ回路16を小型化することができる。

0056

データラッチ回路16を小型化することにより、センスアンプ回路14を小型化し、ひいては半導体記憶装置1全体を小型化することができる。逆に言えば、センスアンプ回路14の面積を一定とすれば、各センスアンプ回路14により多くのデータラッチ回路16を設けることができる。これにより、メモリセルトランジスタの微細化に伴い、チャネル面積が小さくなり、電荷蓄積膜93に蓄積される電子1個の増減による閾値の変動が大きくなり、データの書込及び読出に長時間を要するようになっても、各センスアンプ回路14が多くのデータを保持できるため、データの転送速度を一定に保つことができる。

0057

(第2の実施形態)
次に、第2の実施形態について説明する。
図6は、本実施形態に係るデータラッチ回路を示す平面図である。
図7(a)は1つのデータラッチ回路を示す平面図であり、(b)はその回路図である。

0058

図6及び図7(a)に示すように、本実施形態に係る半導体記憶装置2は、前述の第1の実施形態に係る半導体記憶装置1(図1図5参照)と比較して、pチャネル形トランジスタp1〜p4、及び、nチャネル形トランジスタn1〜n4の構成は同じであるが、配線の形状が異なっている。この結果、本実施形態に係るデータラッチ回路18が形成される領域は、第1の実施形態に係るデータラッチ回路16が形成される領域とは異なっている。

0059

以下、具体的に説明する。
本実施形態のセンスアンプ領域13において、nウェル21、pウェル22、p形層31〜36、n形層41〜45、ゲート51〜56、コンタクト61〜73の形状、位置関係及び接続関係は、第1の実施形態と同様である。

0060

但し、本実施形態においては、第1の実施形態の配線76及び77の替わりに、配線78及び79が設けられている。配線78は、コンタクト70の上端と、このコンタクト70よりも図示の下側に配置されたコンタクト65の上端及びコンタクト67の上端に接続されている。配線79は、コンタクト66の上端と、このコンタクト66よりも図示の上側に配置されたコンタクト71の上端及びコンタクト69の上端に接続されている。

0061

これにより、各データラッチ回路18は、nウェル21に配置され、周囲をSTI23によって囲まれた1つの島状の半導体領域と、pウェル22に配置された帯状の半導体領域の一部と、を含む矩形の領域と、に対応する。島状の半導体領域においては、p形層34、35、36、31、32、33がこの順に配列されている。p形層36とp形層31は連続しているが、それ以外のp形層は相互に離隔しており、隣り合うp形層の間にはnウェル21の一部が介在している。帯状の半導体領域の一部においては、n形層43、44、45、41、42がこの順に配列されている。n形層45とn形層41は連続しているが、それ以外のn形層は相互に離隔しており、隣り合うn形層の間にはpウェル22の一部が介在している。

0062

図7(b)に示すように、このような構成によっても、第1の実施形態と同様な回路を実現することができる。
本実施形態における上記以外の構成、動作及び効果は、前述の第1の実施形態と同様である。

0063

(第3の実施形態)
次に、第3の実施形態について説明する。
図8は、本実施形態に係るデータラッチ回路における半導体領域、ゲート及びコンタクトを示す平面図である。
図9は、本実施形態に係るデータラッチ回路における半導体領域、ゲート、コンタクト及び第1配線層を示す平面図である。
図10は、本実施形態に係るデータラッチ回路における半導体領域、ゲート、コンタクト、第1配線層、第2配線層及び第3配線層を示す平面図である。
図11(a)〜(c)は本実施形態に係る1つのデータラッチ回路を示す平面図であり、(a)は半導体領域、ゲート及びコンタクトを示し、(b)は(a)に加えて第1配線層を示し、(c)は(b)に加えて第2配線層及び第3配線層を示す。
図12は、本実施形態に係る4つのデータラッチ回路を示す平面図である。
図13(a)は本実施形態に係る1つのデータラッチ回路を示す平面図であり、(b)はその回路図である。

0064

なお、図8図10は、複数のデータラッチ回路間のレイアウトの関係を概略的に示す図であり、図を見やすくするために、各データラッチ回路の詳細な構成は一部省略されている。一方、図11(a)〜(c)及び図13(a)は、1つのデータラッチ回路の構成を詳細に示す図であり、他のデータラッチ回路との関係は示されていない。図12は、これらの中間の概念を示し、2行2列の4つのデータラッチ回路が示されている。

0065

本実施形態に係る半導体記憶装置3は、前述の第1の実施形態に係る半導体記憶装置1(図1図5参照)と比較して、データラッチ回路の構成が異なっている。メモリアレイ基板80の構成は、第1の実施形態と同様である。

0066

先ず、シリコン基板11上に設けられたウェル、n形層、p形層及びゲートについて説明する。
図8に示すように、本実施形態に係る半導体記憶装置3においては、シリコン基板11上にnウェル21とpウェル22がX方向に沿って交互に配列されている。各nウェル21及び各pウェル22はY方向に延びる。そして、各データラッチ回路116は、1本のnウェル21と、その両側に配置された2本のpウェル22のそれぞれの半分の領域にわたって設定されている。X方向におけるデータラッチ回路116の長さは、1本のnウェル21の長さ及び1本のpウェル22の長さの合計に等しい。

0067

半導体記憶装置3のセンスアンプ領域13においては、複数のデータラッチ回路116がX方向及びY方向に沿ってマトリクス状に配列されている。X方向において隣り合う2つのデータラッチ回路116のレイアウトは相互に鏡像であり、Y方向において隣り合う2つのデータラッチ回路116のレイアウトも相互に鏡像である。

0068

図11(a)〜(c)及び図13(a)については、説明の便宜上、各データラッチ回路116に含まれるpウェル22を、pウェル22a及びpウェル22bに分けて説明する。各データラッチ回路116内においては、pウェル22aとpウェル22bはnウェル21を介して相互に離隔している。一方、あるデータラッチ回路116のpウェル22aは、このデータラッチ回路116とX方向において隣り合うデータラッチ回路116のpウェル22bと連続している。

0069

図11(a)に示すように、pウェル22a上には、導電形がn形のn形層141〜143が設けられている。n形層141〜143は、相互に離隔し、Y方向に沿ってこの順に一列に配列されている。Y方向において隣り合うデータラッチ回路116において、n形層141同士は連続しており、n形層143同士も連続している。また、n形層141とn形層142との間、n形層142とn形層143との間には、それぞれ、pウェル22aの一部が介在している。

0070

これにより、各pウェル22a上においては、Y方向に沿って配列された複数組のn形層141〜143が、これらのn形層の間に介在したpウェル22aと共に、1本のライン状の半導体領域(アクティブエリア)111を形成している。半導体領域111は、各データラッチ回路116におけるn形層141、pウェル22aにおけるn形層141とn形層142との間の部分、n形層142、pウェル22aにおけるn形層142とn形層143との間の部分、及び、n形層143を含む。1本の半導体領域111は、Y方向に沿って配列された複数のデータラッチ回路116にわたってY方向に延びている。

0071

nウェル21上には、導電形がp形のp形層131及び132が設けられている。p形層131とp形層132とはY方向において離隔している。Y方向において隣り合うデータラッチ回路116において、p形層132同士は連続している。p形層131とp形層132の間には、nウェル21の一部が介在している。

0072

これにより、各nウェル21上においては、Y方向において隣り合う2つのデータラッチ回路116にわたって、p形層131、nウェル21におけるp形層131とp形層132との間の部分、共通のp形層132、nウェル21におけるp形層132とp形層131との間の部分、及び、p形層131が、Y方向に沿ってこの順に連続的に配列されて、島状の半導体領域(アクティブエリア)112を形成している。

0073

また、nウェル21上には、導電形がp形のp形層133及び134が設けられている。p形層133とp形層134とはY方向において離隔している。Y方向において隣り合うデータラッチ回路116において、p形層133同士は連続している。p形層133とp形層134の間には、nウェル21の一部が介在している。

0074

これにより、各nウェル21上においては、Y方向において隣り合う2つのデータラッチ回路116にわたって、p形層134、nウェル21におけるp形層134とp形層133との間の部分、共通のp形層133、nウェル21におけるp形層133とp形層134との間の部分、及び、p形層134が、Y方向に沿ってこの順に連続的に配列されて、島状の半導体領域(アクティブエリア)113を形成している。

0075

pウェル22b上には、導電形がn形のn形層144〜146が設けられている。n形層144〜146は、相互に離隔し、Y方向に沿ってこの順に一列に配列されている。Y方向において隣り合うデータラッチ回路116において、n形層144同士は連続しており、n形層146同士も連続している。また、n形層144とn形層145との間、n形層145とn形層146との間には、それぞれ、pウェル22bの一部が介在している。

0076

これにより、各pウェル22b上においては、Y方向に沿って配列された複数組のn形層144〜146が、これらのn形層の間に介在したpウェル22bと共に、1本のライン状の半導体領域(アクティブエリア)114を形成している。半導体領域114は、各データラッチ回路116におけるn形層144、pウェル22bにおけるn形層144とn形層145との間の部分、n形層145、pウェル22bにおけるn形層145とn形層146との間の部分、及び、n形層146を含む。1本の半導体領域114は、Y方向に沿って配列された複数のデータラッチ回路116にわたって延びている。

0077

センスアンプ領域13全体では、半導体領域111はY方向に沿って連続的に延びている。半導体領域112はY方向に沿って断続的に一列に配列されている。半導体領域113もY方向に沿って断続的に一列に配列されている。半導体領域114はY方向に沿って連続的に延びている。

0078

半導体領域111〜114は、X方向に沿ってこの順に配列されており、相互に離隔している。n形層141、p形層133、及び、n形層144のY方向における位置は相互に略同じであり、n形層142、p形層131、p形層134、及び、n形層145のY方向における位置は相互に略同じであり、n形層143、p形層132、及び、n形層146のY方向における位置は相互に略同じである。

0079

半導体領域111〜114の相互間には、STI23が配置されている。半導体領域112を共有する2つのデータラッチ回路116と、半導体領域113を共有する2つのデータラッチ回路116とは、組み合わせが異なっている。すなわち、あるデータラッチ回路116は、Y方向一方側のデータラッチ回路116と半導体領域112を共有し、Y方向他方側のデータラッチ回路116と半導体領域113を共有する。

0080

各データラッチ回路116においては、ゲート151〜154が設けられている。ゲート151〜154は概ねX方向に延び、上述の半導体領域111〜114を横断している。Z方向から見て、ゲート151〜154の形状は、X方向に延びる帯状である。ゲート151〜154と半導体領域111〜114との間にはゲート絶縁膜(図示せず)が設けられている。以下、ゲート151〜154と、半導体領域111〜114との位置関係について説明する。

0081

ゲート151は半導体領域111を横断している。具体的には、ゲート151の一部はpウェル22aにおけるn形層141とn形層142との間の部分の直上域に配置されている。X方向において隣り合うデータラッチ回路116において、ゲート151は共通である。すなわち、X方向に延びる1本のゲート151が、X方向において隣り合い、レイアウトが相互に鏡像である2つのデータラッチ回路116のそれぞれにおいて、半導体領域111を横断している。

0082

ゲート152は半導体領域111及び半導体領域112を横断している。具体的には、ゲート152の一部はpウェル22aにおけるn形層142とn形層143との間の部分の直上域に配置され、他の一部はnウェル21におけるp形層131とp形層132との間の部分の直上域に配置されている。ゲート152は、各データラッチ回路116の内部に配置されており、隣り合うデータラッチ回路116間に跨がってはいない。

0083

ゲート153は半導体領域113及び半導体領域114を横断している。具体的には、ゲート153の一部はnウェル21におけるp形層133とp形層134との間の部分の直上域に配置され、他の一部はpウェル22bにおけるn形層144とn形層145の間の部分の直上域に配置されている。ゲート153は、各データラッチ回路116の内部に配置されており、隣り合うデータラッチ回路116間に跨がってはいない。

0084

ゲート154は半導体領域114を横断している。具体的には、ゲート154の一部はpウェル22bにおけるn形層145とn形層146との間の部分の直上域に配置されている。X方向において隣り合うデータラッチ回路116において、ゲート154は共通である。すなわち、X方向に延びる1本のゲート154が、X方向において隣り合い、レイアウトが相互に鏡像である2つのデータラッチ回路116のそれぞれにおいて、半導体領域114を横断している。

0085

ゲート151を共有する2つのデータラッチ回路116と、ゲート154を共有する2つのデータラッチ回路116とは、組み合わせが異なっている。あるデータラッチ回路116は、X方向一方側のデータラッチ回路116とゲート151を共有し、X方向他方側のデータラッチ回路116とゲート154を共有する。センスアンプ領域13全体では、ゲート151とゲート153はX方向に沿って一列に配列されており、ゲート152とゲート154はX方向に沿って一列に配列されている。

0086

図13(a)及び(b)に示すように、上述の構成により、各データラッチ回路116において、2つのpチャネル形トランジスタp2及びp4と、4つのnチャネル形トランジスタn1〜n4が形成される。

0087

より詳細には、n形層141、n形層142、pウェル22aにおけるn形層141とn形層142との間の部分、及び、ゲート151により、nチャネル形トランジスタn1が形成されている。n形層142、n形層143、pウェル22aにおけるn形層142とn形層143との間の部分、及び、ゲート152により、nチャネル形トランジスタn2が形成されている。n形層144、n形層145、pウェル22bにおけるn形層144とn形層145との間の部分、及び、ゲート153により、nチャネル形トランジスタn3が形成されている。n形層145、n形層146、pウェル22bにおけるn形層145とn形層146との間の部分、及び、ゲート154により、nチャネル形トランジスタn4が形成されている。

0088

また、p形層131、p形層132、nウェル21におけるp形層131とp形層132との間の部分、及び、ゲート152により、pチャネル形トランジスタp2が形成されている。p形層133、p形層134、nウェル21におけるp形層133とp形層134との間の部分、及び、ゲート153により、pチャネル形トランジスタp4が形成されている。

0089

このように、nチャネル形トランジスタn2とpチャネル形トランジスタp2とは、1本のゲート152を共有している。nチャネル形トランジスタn3とpチャネル形トランジスタp4とは、1本のゲート153を共有している。また、X方向において隣り合う2つのデータラッチ回路116に設けられた2つのnチャネル形トランジスタn1は、1本のゲート151を共有している。X方向において隣り合う2つのデータラッチ回路116に設けられた2つのnチャネル形トランジスタn4は、1本のゲート154を共有している。

0090

次に、コンタクトについて説明する。
図11(a)、図12図13(a)に示すように、各データラッチ回路116には、コンタクト161〜172が設けられている。Z方向から見て、コンタクト165及びコンタクト168の形状は、Y方向の長さがX方向の長さよりも長い長円形である。それ以外のコンタクトの形状は、略円形である。但し、図13(a)においては、1つのデータラッチ回路116のみに属するコンタクトは円又は長円で表し、隣のデータラッチ回路116と共有されているコンタクトは半円で表している。なお、第1の実施形態と同様に、各コンタクトはZ方向に配列された複数段のコンタクトを含んでいてもよく、これらの複数段のコンタクトは中間配線を介して接続されていてもよい。中間配線は、後述する第1配線層121又は第2配線層122と同層に設けられていてもよい。

0091

コンタクト161の下端はゲート151に接続されている。コンタクト161はX方向において隣り合う2つのデータラッチ回路116に共有されている。コンタクト162の下端はn形層141に接続されている。コンタクト162はY方向において隣り合う2つのデータラッチ回路116に共有されている。コンタクト163の下端はn形層142に接続されている。コンタクト164の下端はn形層143に接続されている。コンタクト164はY方向において隣り合う2つのデータラッチ回路116に共有されている。このように、コンタクト162、163、164は同じ半導体領域111に接続されており、Y方向に沿って配列されている。

0092

コンタクト165は、Z方向の中間部分でゲート153に接続されており、下端はp形層131に接続されている。Z方向から見て、コンタクト165の形状はY方向の長さがX方向の長さよりも長い長円形である。コンタクト166の下端はp形層132に接続されている。コンタクト166はY方向において隣り合う2つのデータラッチ回路116に共有されている。このように、コンタクト165及び166は同じ半導体領域112に接続されており、Y方向に沿って配列されている。

0093

コンタクト167の下端はp形層133に接続されている。コンタクト167はY方向において隣り合う2つのデータラッチ回路116に共有されている。コンタクト168は、Z方向の中間部分でゲート152に接続されており、下端はp形層134に接続されている。Z方向から見て、コンタクト168の形状はY方向の長さがX方向の長さよりも長い長円形である。このように、コンタクト167及び168は同じ半導体領域113に接続されており、Y方向に沿って配列されている。

0094

コンタクト169の下端はn形層144に接続されている。コンタクト169はY方向において隣り合う2つのデータラッチ回路116に共有されている。コンタクト170の下端はn形層145に接続されている。コンタクト171の下端はn形層146に接続されている。コンタクト171はY方向において隣り合う2つのデータラッチ回路116に共有されている。このように、コンタクト169、170、171は同じ半導体領域114に接続されており、Y方向に沿って配列されている。コンタクト172の下端はゲート154に接続されている。コンタクト172はX方向において隣り合う2つのデータラッチ回路116に共有されている。

0095

シリコン基板11及びゲートの上方には、第1配線層121、第2配線層122、第3配線層123がこの順に積層されている。すなわち、第1配線層121はゲート151〜154よりも上方に位置し、第2配線層122は第1配線層121よりも上層に位置し、第3配線層123は第2配線層122よりも上層に位置する。

0096

以下、第1配線層121について説明する。
図9図11(b)、図12及び図13(a)に示すように、第1配線層121においては、配線121a、配線121b、配線121cが設けられている。配線121aにおいては、幹部121dと、枝部121e及び121fが設けられている。配線121aの幹部121dは、各データラッチ回路116のX方向中央部、すなわち、半導体領域112と半導体領域113との間を、Y方向に延びている。

0097

幹部121dは、Y方向に沿って配列された複数のデータラッチ回路116にわたって設けられている。幹部121dはゲート152の直上域及びゲート153の直上域を通過している。配線121aの枝部121eは、幹部121dからX方向の一方側に延出し、コンタクト162の上端に接続されている。枝部121eはY方向において隣り合う2つのデータラッチ回路116に共有されている。配線121aの枝部121fは、幹部121dからX方向の他方側に延出し、コンタクト171の上端に接続されている。枝部121fはY方向において隣り合う2つのデータラッチ回路116に共有されている。このように、配線121aは、コンタクト162を介してn形層141に接続されると共に、コンタクト171を介してn形層146に接続されている。

0098

配線121bはX方向に延び、コンタクト163の上端及びコンタクト165の上端に接続されている。これにより、n形層142、p形層131及びゲート153は、コンタクト163、配線121b及びコンタクト165を介して相互に接続されている。配線121cもX方向に延び、コンタクト168の上端及びコンタクト170の上端に接続されている。これにより、n形層145、p形層134及びゲート152は、コンタクト170、配線121c、コンタクト168を介して相互に接続されている。

0099

次に、第2配線層122について説明する。
図10図12図13(a)に示すように、第2配線層122においては、配線122a及び122bが設けられている。配線122a及び122bの形状は、X方向に延びるライン状であり、X方向に沿って配列された複数のデータラッチ回路116にわたって設けられている。

0100

配線122aはゲート151の直上域及びゲート153の直上域を通過するように配置されており、コンタクト161の上端に接続されている。なお、配線122aはコンタクト165の直上域も通過するが、コンタクト165には接続されていない。これにより、配線122aはコンタクト161を介してゲート151に接続されている。

0101

配線122bはゲート152の直上域及びゲート154の直上域を通過するように配置されており、コンタクト172の上端に接続されている。なお、配線122bはコンタクト168の直上域も通過するが、コンタクト168には接続されていない。これにより、配線122bはコンタクト172を介してゲート154に接続されている。

0102

次に、第3配線層123について説明する。
図10図11(c)、図12図13(a)に示すように、第3配線層123においては、配線123a及び123bが設けられている。配線123a及び123bの形状は、Y方向に延びるライン状であり、Y方向に沿って配列された複数のデータラッチ回路116にわたって設けられている。配線123a及び配線123bは、X方向に沿って交互に配列されている。

0103

配線123aは、X方向において隣り合うデータラッチ回路116の境界線に沿って配置されており、例えば、X方向において隣り合う2つのデータラッチ回路116に属し、STI23を介して隣り合う半導体領域111及び半導体領域114の直上域に配置されている。配線123aは、コンタクト164の上端及びコンタクト169の上端に接続されている。これにより、配線123aは、コンタクト164を介してn形層143に接続されると共に、コンタクト169を介してn形層144に接続されている。

0104

配線123bは、データラッチ回路116のX方向中央部に配置されており、例えば、各データラッチ回路116の半導体領域112の直上域及び半導体領域113の直上域に配置されている。配線123bは、コンタクト166の上端及びコンタクト167の上端に接続されている。これにより、配線123bは、コンタクト166を介してp形層132に接続されると共に、コンタクト167を介してp形層133に接続されている。

0105

各トランジスタが上述の如く結線された結果、各データラッチ回路116においては、図13(b)に示す回路が構成される。

0106

すなわち、nチャネル形トランジスタn1のソース・ドレインの一方と、nチャネル形トランジスタn2のソース・ドレインの一方は、共通のn形層142であるため、相互に接続されている。n形層142は、コンタクト163、配線121b及びコンタクト165を介して、pチャネル形トランジスタp2のソース・ドレインの一方(p形層131)、並びに、pチャネル形トランジスタp4及びnチャネル形トランジスタn3の共通のゲート153に接続されている。

0107

同様に、nチャネル形トランジスタn3のソース・ドレインの一方と、nチャネル形トランジスタn4のソース・ドレインの一方は、共通のn形層145であるため、相互に接続されている。n形層145は、コンタクト170、配線121c及びコンタクト168を介して、pチャネル形トランジスタp4のソース・ドレインの一方(p形層134)、並びに、pチャネル形トランジスタp2及びnチャネル形トランジスタn2の共通のゲート152に接続されている。

0108

nチャネル形トランジスタn1のソース・ドレインの他方(n形層141)、及び、nチャネル形トランジスタn4のソース・ドレインの他方(n形層146)は、それぞれ、コンタクト162及びコンタクト171を介して配線121aに接続されている。配線121aは、センスアンプ15に接続可能であり、センスアンプ15から出力されたデータ信号SAが印加される。

0109

nチャネル形トランジスタn2のソース・ドレインの他方(n形層143)は、コンタクト164を介して、第3配線層123の配線123aに接続されている。nチャネル形トランジスタn3のソース・ドレインの他方(n形層144)は、コンタクト169を介して、第3配線層123の配線123aに接続されている。配線123aには、第2基準電位としての接地電位GNDが印加される。

0110

pチャネル形トランジスタp2のソース・ドレインの他方(p形層132)は、コンタクト166を介して、第3配線層123の配線123bに接続されている。pチャネル形トランジスタp4のソース・ドレインの他方(p形層133)は、コンタクト167を介して、第3配線層123の配線123bに接続されている。配線123bには、第1基準電位としての電源電位VDDが印加される。

0111

nチャネル形トランジスタn1のゲート151は、コンタクト161を介して、第2配線層122の配線122aに接続されている。配線122aには、制御信号Vc1が入力される。nチャネル形トランジスタn4のゲート154は、コンタクト172を介して、第2配線層122の配線122bに接続されている。配線122bには、制御信号Vc2が入力される。

0112

次に、本実施形態に係る半導体記憶装置の動作について説明する。
図13(b)に示すように、初期状態においては、制御信号Vc1及びVc2、データ信号SAはいずれも「L」である。このため、nチャネル形トランジスタn1及びn4はオフ状態である。

0113

この状態から、データを保持させるデータラッチ回路116については、制御信号Vc2を「H」として、nチャネル形トランジスタn4をオン状態とする。これにより、pチャネル形トランジスタp4とnチャネル形トランジスタn3の接続点N2の電位が「L」となる。この結果、pチャネル形トランジスタp2がオン状態となり、nチャネル形トランジスタn2がオフ状態となるため、pチャネル形トランジスタp2とnチャネル形トランジスタn2の接続点N1の電位は「H」となる。これにより、pチャネル形トランジスタp4がオフ状態となり、nチャネル形トランジスタn3がオン状態となるため、接続点N2の電位は「L」のまま安定する。その後、制御信号Vc2を「L」に戻し、nチャネル形トランジスタn4をオフ状態とする。

0114

そして、センスアンプ15が、データ信号SAを一旦「H」とした後、本来のデータ信号SAを出力する。次に、制御信号Vc1を「H」とし、nチャネル形トランジスタn1をオン状態として、データ信号SAの値をデータラッチ回路16に書き込む。

0115

データ信号SAが「H」である場合は、nチャネル形トランジスタn1がオン状態であるため、接続点N1の電位は「H」のままであり、したがって、接続点N2の電位は「L」のままで固定される。

0116

データ信号SAが「L」である場合は、nチャネル形トランジスタn1がオン状態であるため、接続点N1の電位は「L」となる。このため、pチャネル形トランジスタp4はオン状態となり、nチャネル形トランジスタn3はオフ状態となる。したがって、接続点N2の電位は「H」となる。これにより、pチャネル形トランジスタp2はオフ状態となり、nチャネル形トランジスタn2はオン状態となるため、接続点N1の電位は「L」で固定される。

0117

このようにして、データ信号SAが「H」である場合は、接続点N1の電位は「H」、接続点N2の電位は「L」で固定され、データ信号SAが「L」である場合は、接続点N1の電位は「L」、接続点N2の電位は「H」で固定される。この結果、データラッチ回路116は、データ信号SAが表す値を保持することができる。

0118

次に、本実施形態の効果について説明する。
本実施形態においては、6つのトランジスタにより、データラッチ回路116を構成することができる。これにより、第1の実施形態と比較して、データラッチ回路116を小型化することができる。

0119

また、本実施形態においては、1本のゲート152により、nチャネルトランジスタn2のゲート及びpチャネル形トランジスタp2のゲートの双方を実現している。また、1本のゲート153により、nチャネル形トランジスタn3のゲート及びpチャネル形トランジスタp4のゲートの双方を実現している。これにより、データラッチ回路116内のゲートの本数を減らし、データラッチ回路116の小型化を図ることができる。

0120

更に、本実施形態においては、ゲート151及びゲート153の形状がX方向に延びる帯状であり、X方向に沿って配列されている。また、ゲート152及びゲート154の形状もX方向に延びる帯状であり、X方向に沿って配列されている。これにより、各データラッチ回路116におけるゲートの列が2列になり、データラッチ回路116のY方向におけるサイズを縮小することができる。

0121

更にまた、本実施形態においては、X方向において隣り合うデータラッチ回路116のレイアウトを相互に鏡像としている。これにより、X方向において隣り合うデータラッチ回路116間で、ゲート151を共通化できると共に、ゲート154を共通化できる。また、Y方向において隣り合うデータラッチ回路116のレイアウトを相互に鏡像としている。これにより、Y方向において隣り合うデータラッチ回路116間で、n形層141、n形層143、p形層132、p形層133、n形層144、n形層146をそれぞれ共通化できる。これによっても、データラッチ回路16の小型化を図ることができる。
本実施形態における上記以外の構成、動作及び効果は、前述の第1の実施形態と同様である。

0122

(第4の実施形態)
次に、第4の実施形態について説明する。
図14は、本実施形態に係る4つのデータラッチ回路における半導体領域、ゲート、コンタクト及び第1配線層を示す平面図である。
図15は、本実施形態に係る4つのデータラッチ回路における半導体領域、ゲート、コンタクト、第1配線層及び第2配線層を示す平面図である。
図16は、本実施形態に係る4つのデータラッチ回路における半導体領域、ゲート、コンタクト、第1配線層、第2配線層及び第3配線層を示す平面図である。
図17(a)は本実施形態に係る1つのデータラッチ回路を示す平面図であり、(b)はその回路図である。

0123

図14図16図17(a)に示すように、本実施形態に係る半導体記憶装置4は、前述の第3の実施形態に係る半導体記憶装置3(図8図13(b)参照)と比較して、データラッチ回路118の構成が異なっている。

0124

データラッチ回路118のうち、nウェル21、pウェル22、p形層131〜134、n形層141〜146、ゲート151〜54、コンタクト161〜172の形状、位置関係及び接続関係は、第3の実施形態に係るデータラッチ回路116と同様である。一方、データラッチ回路118は、データラッチ回路116と比較して、第1配線層121、第2配線層122及び第3配線層123の構成が異なっている。また、データラッチ回路118には、ビア181及び182が設けられている。

0125

先ず、第1配線層121について説明する。
図14及び図17(a)に示すように、データラッチ回路118の第1配線層121においては、配線121b、配線121c、配線121g、配線121h及び配線121iが設けられている。配線121b及び配線121cの位置及び形状は、第3の実施形態と同様である。配線121hはコンタクト162の上端及びビア181の下端に接続されている。配線121iはコンタクト171の上端及びビア182の下端に接続されている。

0126

配線121gにおいては、幹部121jと、枝部121m及び121nが設けられている。配線121gの幹部121jは、各データラッチ回路118のX方向中央部、すなわち、半導体領域112と半導体領域113との間を、Y方向に延びている。幹部121jは、Y方向に沿って配列された複数のデータラッチ回路118にわたって設けられている。幹部121jはゲート152の直上域及びゲート153の直上域を通過するように配置されている。

0127

配線121gの枝部121mは、幹部121jからX方向の一方側に延出し、コンタクト167の上端に接続されている。枝部121mはY方向において隣り合う2つのデータラッチ回路118に共有されている。配線121gの枝部121nは、幹部121jからX方向の他方側に延出し、コンタクト166の上端に接続されている。枝部121nはY方向において隣り合う2つのデータラッチ回路118に共有されている。このように、配線121gは、コンタクト167を介してp形層133に接続されると共に、コンタクト166を介してp形層132に接続されている。

0128

次に、第2配線層122について説明する。
図15に示すように、データラッチ回路118の第2配線層122においては、配線122cが設けられている。配線122cにおいては、幹部122dと、枝部122e及び122fが設けられている。配線122cの幹部122dはX方向に延びている。幹部122dは、X方向に沿って配列された複数のデータラッチ回路118にわたって設けられている。幹部122dは、第1配線層121の配線121bの直上域及び配線121cの直上域を通過するように配置されている。

0129

配線122cの枝部122eは、幹部122dからY方向の一方側に延出し、コンタクト161の上端に接続されている。配線122cの枝部122fは、幹部122dからY方向の他方側に延出し、コンタクト172の上端に接続されている。このように、配線122cは、コンタクト161を介してゲート151に接続されると共に、コンタクト172を介してゲート154に接続されている。

0130

次に、第3配線層123について説明する。
図16に示すように、データラッチ回路118の第3配線層123においては、配線123a、123c及び123dが設けられている。配線123a、123c及び123dの形状は、Y方向に延びるライン状であり、Y方向に沿って配列された複数のデータラッチ回路118にわたって設けられている。

0131

配線123aの位置及び形状は、第3の実施形態と同様である。すなわち、配線123aは、X方向において隣り合うデータラッチ回路118の境界線に沿って配置されており、例えば、X方向において隣り合う2つのデータラッチ回路118に属し、STI23を介して隣り合う半導体領域111及び半導体領域114の直上域に配置されている。配線123aは、コンタクト164の上端及びコンタクト169の上端に接続されている。これにより、配線123aは、コンタクト164を介してn形層143に接続されると共に、コンタクト169を介してn形層144に接続されている。

0132

配線123cは、半導体領域112の直上域付近に配置されており、ビア181の上端に接続されている。これにより、配線123cは、ビア181、配線121h及びコンタクト162を介して、n形層141に接続されている。

0133

配線123dは、半導体領域113と半導体領域114の間の部分の直上域付近に配置されており、ビア182の上端に接続されている。これにより、配線123dは、ビア182、配線121i及びコンタクト172を介して、n形層146に接続されている。

0134

各トランジスタが上述の如く結線された結果、各データラッチ回路118においては、図17(b)に示す回路が構成される。
データラッチ回路118におけるトランジスタ間の接続は、第3の実施形態に係るデータラッチ回路116と同様である。また、nチャネル形トランジスタn2及びn3と接地電位GNDとの接続も、データラッチ回路116と同様である。

0135

一方、データラッチ回路118はデータラッチ回路116と比較して、各トランジスタに対して電源電位VDD、制御信号Vc、データ信号SA及びbSAが入力される態様が異なっている。また、データラッチ回路118はデータラッチ回路116と比較して、制御信号Vcが共通である点と、データ信号SA及びbSAが相補信号である点が異なっている。データ信号SA及びbSAのうち、一方が「H」であれば、他方は「L」である。

0136

pチャネル形トランジスタp2のソース・ドレインの他方(p形層132)は、コンタクト166及び枝部121nを介して、配線121gに接続されている。pチャネル形トランジスタp4のソース・ドレインの他方(p形層133)は、コンタクト169及び枝部121mを介して、配線121gに接続されている。配線121gには、第1基準電位としての電源電位VDDが印加される。

0137

nチャネル形トランジスタn1のゲート151は、コンタクト161を介して、配線122cに接続されている。nチャネル形トランジスタn4のゲート154は、コンタクト172を介して、配線122cに接続されている。配線122cには、共通の制御信号Vcが印加される。

0138

nチャネル形トランジスタn1のソース・ドレインの他方(n形層141)は、コンタクト162、配線121h及びビア181を介して、配線123bに接続されている。配線123bには、データ信号SAが印加される。

0139

nチャネル形トランジスタn1のソース・ドレインの他方(n形層146)は、コンタクト171、配線121i及びビア182を介して、配線123cに接続されている。配線123cには、データ信号bSAが印加される。

0140

次に、本実施形態に係る半導体記憶装置の動作について説明する。
図17(b)に示すように、初期状態においては、制御信号Vc、データ信号SAはいずれも「L」である。このため、nチャネル形トランジスタn1及びn4はオフ状態である。この状態から、データを保持させるデータラッチ回路118については、制御信号Vcを「H」として、nチャネル形トランジスタn1及びn4をオン状態とする。そして、センスアンプ15が、データ信号SA及びbSAをデータラッチ回路118に対して出力する。nチャネル形トランジスタn2及びn3、並びに、pチャネル形トランジスタp2及びp4によるデータの保持方法は、第3の実施形態と同様である。
本実施形態によっても、第3の実施形態と同様な効果を得ることができる。

0141

以上説明した実施形態によれば、小型化が可能なデータラッチ回路及び半導体記憶装置を実現することができる。

0142

以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。

0143

1、2、3、4:半導体記憶装置
10:制御回路基板
11:シリコン基板
12:層間絶縁膜
13:センスアンプ領域
14:センスアンプ回路
15:センスアンプ
16、16a、16b、16c:データラッチ回路
18:データラッチ回路
21:nウェル
22、22a、22b:pウェル
23:STI
31〜36、31a、31b、32a、32b:p形層
41〜45、41a、41c、42a、42c:n形層
51〜56:ゲート
61〜73:コンタクト
76、77、78、79:配線
80:メモリアレイ基板
81:シリコン基板
82:層間絶縁膜
83:ソース線
85:積層体
86:絶縁膜
87:電極膜
90:コア部材
91:シリコンピラー
92:トンネル絶縁膜
93:電荷蓄積膜
94:ブロック絶縁膜
96:プラグ
97:ビット線
111〜114:半導体領域(アクティブエリア)
116:データラッチ回路
118:データラッチ回路
121:第1配線層
121a、121b、121c:配線
121d:幹部
121e、121f:枝部
121g、121h、121i:配線
121j:幹部
121m、121n:枝部
122:第2配線層
122a、122b、122c:配線
122d:幹部
122e、122f:枝部
123:第3配線層
123a、123b、123c、123d:配線
131〜134:p形層
141〜146:n形層
151〜154:ゲート
161〜172:コンタクト
181、182:ビア
GND:接地電位
N1、N2:接続点
n1〜n4:nチャネル形トランジスタ
p1〜p4:pチャネル形トランジスタ
SA、bSA:データ信号
VDD:電源電位
Vc、Vc1、Vc2:制御信号
Vs1、Vs2:選択信号

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