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技術 固体撮像素子、撮像装置、及び、固体撮像素子の制御方法

出願人 ソニーセミコンダクタソリューションズ株式会社
発明者 須藤浩希菊池秀和
出願日 2018年9月19日 (2年5ヶ月経過) 出願番号 2018-174861
公開日 2020年3月26日 (10ヶ月経過) 公開番号 2020-048066
状態 未査定
技術分野 光信号から電気信号への変換
主要キーワード 外部カウンタ 信号処理部側 右合わせ 車載用センサ 肌測定 スロープ信号 ウェアラブルカメラ リピータ回路
関連する未来課題
重要な関連分野

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図面 (20)

課題

画素データ記憶部からのデジタル信号読出し終了までの待ち時間を低減することで、デジタル信号の読出動作及び転送動作をより高速化する。

解決手段

固体撮像素子は、アナログ信号を出力する画素回路と、アナログ信号をアナログデジタル変換するアナログデジタル変換器と、アナログデジタル変換されたデジタル信号を記憶するデータ記憶部とを備える複数の画素が二次元格子状に配列された画素アレイ部と、制御信号に従ってデータ記憶部からデジタル信号を読み出す読出回路と、読出回路で読出したデジタル信号をクロック信号に同期させて信号処理部へと転送する転送回路と、制御信号をクロック信号に同期させて読出回路へと供給する制御信号供給回路とを備えるデータ転送部とを備える。

概要

背景

従来から、画素毎にアナログデジタル変換器(以下、「ADC」と称す)を配置した画素ADC方式のCMOSイメージセンサ、複数の画素からなるエリア毎にADCを配置したエリアADC方式のCMOSイメージセンサが広く知られている。

これらのイメージセンサでは、ADCにて各画素の画素回路から出力されるアナログ画素信号アナログデジタル変換(以下、「AD変換」と称す)する。そして、AD変換して得られたデジタルの画素信号(以下、「デジタル信号」と称す)をラッチ回路等のデータ記憶部(例えばラッチ回路)にて記憶し、この記憶したデジタル信号をデータ転送部(例えばリピータ回路)にて読出し、読出したデジタル信号をクロック信号に同期させて、デジタル信号に対して所定の処理を行う信号処理部へと転送する。

例えば、特許文献1に記載の撮像素子は、画素ADC方式のイメージセンサにおいて、画素アレイ部の複数列(例えば2列)毎に奇数列偶数列との間に配置された時刻コード転送部を備えている。各時刻コード転送部は、リピータ回路を備え、このリピータ回路にて時刻コード転送部の左右に配置された複数の画素の各画素のラッチ記憶部からデジタル信号(例えば、時刻コード)を読出してコントローラへと転送している。

リピータ回路は、時刻コード転送部の左右の画素のうち所定数の画素毎に対応する複数のD型フリップフロップ回路から構成されたDFF群を有し、これら複数のDFF群を列方向に直列に接続し、列方向の一端のDFF群を時刻コード発生部に、他端のDFF群を出力用のDFFを介してコントローラにそれぞれ接続した構成を有している。そして、対応する各画素から時刻コードを読出してラッチ回路を介して各DFF群に読み込み、読み込んだ時刻コードをクロック信号に同期させてDFF群間を中継しながらコントローラへと転送している。

なお、各画素に対応するラッチ記憶部から時刻コードを読み出すタイミング及び期間は、垂直駆動回路からのWORD信号及びRD信号によって制御されている。

概要

各画素のデータ記憶部からのデジタル信号の読出し終了までの待ち時間を低減することで、デジタル信号の読出動作及び転送動作をより高速化する。固体撮像素子は、アナログ信号を出力する画素回路と、アナログ信号をアナログデジタル変換するアナログデジタル変換器と、アナログデジタル変換されたデジタル信号を記憶するデータ記憶部とを備える複数の画素が二次元格子状に配列された画素アレイ部と、制御信号に従ってデータ記憶部からデジタル信号を読み出す読出回路と、読出回路で読出したデジタル信号をクロック信号に同期させて信号処理部へと転送する転送回路と、制御信号をクロック信号に同期させて読出回路へと供給する制御信号供給回路とを備えるデータ転送部とを備える。

目的

本技術はこのような状況に鑑みて生み出されたものであり、各画素のデータ記憶部からのデジタル信号の読出し終了までの待ち時間を低減することで、デジタル信号の読出動作及び転送動作をより高速化することを目的とする

効果

実績

技術文献被引用数
0件
牽制数
0件

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請求項1

アナログ信号を出力する画素回路と、前記画素回路から出力された前記アナログ信号をアナログデジタル変換するアナログデジタル変換器と、前記アナログデジタル変換器でアナログデジタル変換されたデジタル信号を記憶するデータ記憶部とを備える複数の画素二次元格子状に配列された画素アレイ部と、制御信号に従って前記データ記憶部から前記デジタル信号を読み出す読出回路と、前記読出回路で読出した前記デジタル信号をクロック信号に同期させて信号処理部へと転送する転送回路と、前記制御信号を前記クロック信号に同期させて前記読出回路へと供給する制御信号供給回路とを備えるデータ転送部と、を備える固体撮像素子

請求項2

前記制御信号供給回路は、前記デジタル信号の読出しを指示する第1の制御信号、及び前記デジタル信号を読み出す対象の画素を指定する第2の制御信号を生成し、生成した前記第1の制御信号及び前記第2の制御信号を前記クロック信号に同期させて前記読出回路へと供給する請求項1に記載の固体撮像素子。

請求項3

前記第2の制御信号の所定ビット目ビット信号は前記第1の制御信号を兼ねている請求項2に記載の固体撮像素子。

請求項4

前記制御信号供給回路は、前記デジタル信号の読出しを指示する第1の制御信号、及び前記デジタル信号を読み出す対象の画素を指定する第2の制御信号のうちいずれか一方を生成し、生成した前記第1の制御信号及び前記第2の制御信号のいずれか一方を前記クロック信号に同期させて前記読出回路へと供給する請求項1に記載の固体撮像素子。

請求項5

前記データ転送部は、前記画素アレイ部の画素列に沿って直列接続された複数の転送ブロックを備え、前記複数の転送ブロックは、各々が前記読出回路及び前記転送回路を備えており、更に、前記画素列方向の一端に位置する前記転送ブロックが前記信号処理部に接続されていると共に、前記画素列方向の他端に位置する前記転送ブロックが前記制御信号供給回路に接続されており、前記データ転送部は、各前記転送ブロックの前記転送回路が、前記制御信号供給回路から入力された前記制御信号又は自転ブロックの前記他端側に接続された他の転送ブロックから入力された前記制御信号を、前記クロック信号に同期させて前記一端側に接続された他の前記転送ブロックに順に中継し、各前記転送ブロックの前記読出回路が、予め定められた順番で、前記制御信号に従って前記データ記憶部から前記デジタル信号を読出し、各前記転送ブロックの前記転送回路が、前記読出回路で読出した前記デジタル信号を、前記クロック信号に同期させて自転送ブロックの前記一端側に接続された他の前記転送ブロックに順に中継する請求項1に記載の固体撮像素子。

請求項6

各前記転送ブロックは、転送モードを指定するモード指定信号を出力するモード指定信号出力部を更に備え、前記モード指定信号出力部は、前記読出動作の開始を指示する開始指示信号の入力に応じて前記デジタル信号の読出動作及び転送動作を行う第1の転送モードを指定する第1のモード指定信号を前記読出回路及び前記転送回路に出力し、前記読出動作の終了を検出したことに応じて入力信号の中継を行う第2の転送モードを指定する第2のモード指定信号を前記転送回路に出力し、前記読出回路は、前記第1のモード指定信号が入力されているときに、前記制御信号に従って前記データ記憶部から前記デジタル信号を読出し、前記転送回路は、前記第1のモード指定信号が入力されているときに、前記読出回路が読出した前記デジタル信号を前記クロック信号に同期させて前記信号処理部又は自転送ブロックの前記一端側に接続された他の前記転送ブロックに転送し、前記第2のモード指定信号が入力されているときに、自転送ブロックに転送されてきた前記デジタル信号又は前記制御信号のうち、前記デジタル信号を前記クロック信号に同期させて前記信号処理部又は自転送ブロックの前記一端側に接続された他の前記転送ブロックに転送し、前記制御信号を前記クロック信号に同期させて自転送ブロックの前記一端側に接続された他の前記転送ブロックに転送する請求項5に記載の固体撮像素子。

請求項7

各前記転送ブロックには、1以上の前記画素が前記デジタル信号の読出動作及び転送動作を行う対象の画素として割り当てられている請求項5に記載の固体撮像素子。

請求項8

前記データ転送部は、前記画素アレイ部の画素列に沿って直列接続された複数の転送ブロックを備え、前記複数の転送ブロックは、各々が前記読出回路、前記転送回路及び前記制御信号供給回路を備えていると共に、前記画素列方向の一端に位置する前記転送ブロックが前記信号処理部に接続されており、前記データ転送部は、各前記転送ブロックが、自転送ブロックの前記一端側に接続された他の前記転送ブロックが次に前記デジタル信号の読出動作及び転送動作を行う転送ブロックである場合に、前記制御信号供給回路にて前記制御信号を生成し、前記転送回路にて前記制御信号供給回路で生成した前記制御信号を、前記クロック信号に同期させて自転送ブロックの前記一端側に接続された他の前記転送ブロックに転送し、各前記転送ブロックの前記読出回路が、予め定められた順番で、前記制御信号に従って前記データ記憶部から前記デジタル信号を読出し、各前記転送ブロックの前記転送回路が、前記読出回路で読出した前記デジタル信号を、前記クロック信号に同期させて自転送ブロックの前記一端側に接続された他の前記転送ブロックに順に中継する請求項1に記載の固体撮像素子。

請求項9

各前記転送ブロックは、転送モードを指定するモード指定信号を出力するモード指定信号出力部を更に備え、前記モード指定信号出力部は、前記読出動作の開始を指示する開始指示信号の入力に応じて前記読出動作及び前記転送動作を行う第1の転送モードを指定する第1のモード指定信号を、前記読出回路及び前記転送回路に出力すると共に、前記制御信号の転送を指示する指示信号を自転送ブロックの前記画素列方向の他端側に接続された他の前記転送ブロックへと出力し、前記読出動作の終了を検出したことに応じて前記デジタル信号の中継を行う第2の転送モードを指定する第2のモード指定信号を前記転送回路に出力し、前記指示信号の入力に応じて前記制御信号の生成及び転送を行う第3の転送モードを指定する第3のモード指定信号を、前記転送回路及び前記制御信号供給回路に出力し、前記読出回路は、前記第1のモード指定信号が入力されているときに、前記制御信号に従って前記データ記憶部から前記デジタル信号を読出し、前記制御信号供給回路は、前記第3のモード指定信号が入力されているときに前記制御信号を生成し、前記転送回路は、前記第1のモード指定信号が入力されているときに、前記読出回路が読出した前記デジタル信号を、前記クロック信号に同期させて自転送ブロックの前記一端側に接続された他の前記転送ブロックに転送し、前記第2のモード指定信号が入力されているときに、自転送ブロックに転送されてきた前記デジタル信号を前記一端側に接続された他の前記転送ブロックに転送し、前記第3のモード指定信号が入力されているときに、前記制御信号供給回路で生成された前記制御信号を、前記クロック信号に同期させて前記一端側に接続された他の前記転送ブロックに転送する請求項8に記載の固体撮像素子。

請求項10

前記データ記憶部は、前記デジタル信号の各ビットのデータを個別に記憶する複数のラッチ回路を備え、前記転送回路は、前記複数のラッチ回路の各ラッチ回路に個別に対応し、各ラッチ回路にラッチされた前記各ビットのデータを個別に転送する複数のフリップフロップ回路を備え、前記制御信号供給回路は、前記複数のフリップフロップ回路を直列接続してなるシフトレジスタを含んで構成されている請求項8に記載の固体撮像素子。

請求項11

各前記転送ブロックには、1以上の前記画素が前記読出動作及び前記転送動作を行う対象の画素として割り当てられている請求項8に記載の固体撮像素子。

請求項12

前記画素回路は、光を電荷に変換する光電変換部と、前記電荷を蓄積する電荷蓄積部と、露光期間開始タイミングにおいて前記光電変換部から前記電荷を排出する排出トランジスタと、前記露光期間の終了タイミングにおいて前記光電変換部から前記電荷蓄積部へ前記電荷を転送する転送トランジスタと、前記電荷蓄積部の電圧増幅して前記アナログ信号として出力する増幅トランジスタとを備える請求項1に記載の固体撮像素子。

請求項13

前記画素回路は、前記終了タイミングの前に前記電荷蓄積部の電圧をリセットレベル初期化するリセットトランジスタを更に備え、前記アナログ信号は、前記リセットレベルと前記電荷が転送されたときの信号レベルとを含み、前記デジタル信号は、前記リセットレベルをアナログデジタル変換したリセットデータと前記信号レベルをアナログデジタル変換した信号データとを含む請求項12に記載の固体撮像素子。

請求項14

前記信号処理部は、前記リセットデータと前記信号データとの差分を求めて画素データとして出力する相関二重サンプリング回路を備える請求項13に記載の固体撮像素子。

請求項15

時刻を示す所定ビット数時刻コードを前記アナログデジタル変換器に出力する時刻コード発生部を更に備え、前記アナログデジタル変換器は、スロープを持つ所定の参照信号と前記アナログ信号とを比較して比較結果を前記データ記憶部に出力する比較部を備え、前記データ記憶部は、前記比較結果が反転したときの前記時刻コードを前記デジタル信号として記憶する請求項1に記載の固体撮像素子。

請求項16

アナログ信号を出力する画素回路と、前記画素回路から出力された前記アナログ信号をアナログデジタル変換するアナログデジタル変換器と、前記アナログデジタル変換器でアナログデジタル変換されたデジタル信号を記憶するデータ記憶部とを備える複数の画素が二次元格子状に配列された画素アレイ部と、制御信号に従って前記データ記憶部から前記デジタル信号を読み出す読出回路と、前記読出回路で読出した前記デジタル信号をクロック信号に同期させて信号処理部へと転送する転送回路と、前記制御信号を前記クロック信号に同期させて前記読出回路へと供給する制御信号供給回路とを備えるデータ転送部と、を備える撮像装置

請求項17

アナログ信号を出力する画素回路と、前記画素回路から出力された前記アナログ信号をアナログデジタル変換するアナログデジタル変換器と、前記アナログデジタル変換器でアナログデジタル変換されたデジタル信号を記憶するデータ記憶部とを備える複数の画素が二次元格子状に配列された画素アレイ部と、制御信号に従って前記データ記憶部から前記デジタル信号を読み出す読出回路と、前記読出回路で読出した前記デジタル信号をクロック信号に同期させて信号処理部へと転送する転送回路とを備えるデータ転送部とを備えた固体撮像素子の制御方法であって、前記制御信号をクロック信号に同期させて前記読出回路へと供給するステップを含む固体撮像素子の制御方法。

技術分野

0001

本技術は、固体撮像素子撮像装置、及び、固体撮像素子の制御方法に関する。詳しくは、画素毎に記憶されたデジタル画素信号読出動作及び転送動作をより高速化できるようにする固体撮像素子、撮像装置、及び、固体撮像素子の制御方法に関する。

背景技術

0002

従来から、画素毎にアナログデジタル変換器(以下、「ADC」と称す)を配置した画素ADC方式のCMOSイメージセンサ、複数の画素からなるエリア毎にADCを配置したエリアADC方式のCMOSイメージセンサが広く知られている。

0003

これらのイメージセンサでは、ADCにて各画素の画素回路から出力されるアナログの画素信号をアナログデジタル変換(以下、「AD変換」と称す)する。そして、AD変換して得られたデジタルの画素信号(以下、「デジタル信号」と称す)をラッチ回路等のデータ記憶部(例えばラッチ回路)にて記憶し、この記憶したデジタル信号をデータ転送部(例えばリピータ回路)にて読出し、読出したデジタル信号をクロック信号に同期させて、デジタル信号に対して所定の処理を行う信号処理部へと転送する。

0004

例えば、特許文献1に記載の撮像素子は、画素ADC方式のイメージセンサにおいて、画素アレイ部の複数列(例えば2列)毎に奇数列偶数列との間に配置された時刻コード転送部を備えている。各時刻コード転送部は、リピータ回路を備え、このリピータ回路にて時刻コード転送部の左右に配置された複数の画素の各画素のラッチ記憶部からデジタル信号(例えば、時刻コード)を読出してコントローラへと転送している。

0005

リピータ回路は、時刻コード転送部の左右の画素のうち所定数の画素毎に対応する複数のD型フリップフロップ回路から構成されたDFF群を有し、これら複数のDFF群を列方向に直列に接続し、列方向の一端のDFF群を時刻コード発生部に、他端のDFF群を出力用のDFFを介してコントローラにそれぞれ接続した構成を有している。そして、対応する各画素から時刻コードを読出してラッチ回路を介して各DFF群に読み込み、読み込んだ時刻コードをクロック信号に同期させてDFF群間を中継しながらコントローラへと転送している。

0006

なお、各画素に対応するラッチ記憶部から時刻コードを読み出すタイミング及び期間は、垂直駆動回路からのWORD信号及びRD信号によって制御されている。

先行技術

0007

特開2018−117278号公報

発明が解決しようとする課題

0008

上述のリピータ回路では、WORD信号及びRD信号の供給は垂直駆動回路から行われており、DFF群へと供給されるクロック信号とは非同期に行われている。従って、WORD信号及びRD信号に従って各ラッチ記憶部からDFF群へと時刻コードを読み出す動作のタイミングと、読出した時刻コードをクロック信号に同期してDFF群間を中継して転送する動作のタイミングとを、信号の衝突が起きないように合わせる必要がある。即ち、時刻コードの読出しが終了するのを待ってから転送を行う必要がある。

0009

しかし、読出しを制御する信号がクロック信号と非同期であるため、信号の衝突を確実に回避するために待ち時間にはマージンを持たせる必要がある。そのため、設定されたマージンの分だけ時刻コードの読出動作及び転送動作が低速化するという問題があった。

0010

本技術はこのような状況に鑑みて生み出されたものであり、各画素のデータ記憶部からのデジタル信号の読出し終了までの待ち時間を低減することで、デジタル信号の読出動作及び転送動作をより高速化することを目的とする。

課題を解決するための手段

0011

本技術は、上述の問題点を解消するためになされたものであり、その第1の側面は、アナログ信号を出力する画素回路と、前記画素回路から出力されたアナログ信号をアナログデジタル変換するアナログデジタル変換器と、前記アナログデジタル変換器でアナログデジタル変換されたデジタル信号を記憶するデータ記憶部とを備える複数の画素が二次元格子状に配列された画素アレイ部と、制御信号に従って前記データ記憶部から前記デジタル信号を読み出す読出回路と、前記読出回路で読出した前記デジタル信号をクロック信号に同期させて信号処理部へと転送する転送回路と、前記制御信号を前記クロック信号に同期させて前記読出回路へと供給する制御信号供給回路とを備えるデータ転送部と、を備える固体撮像素子である。

0012

これにより、データ記憶部からデジタル信号を読み出す読出動作と読出したデジタル信号を信号処理部に転送する転送動作とをクロック信号に同期させて行うことができるという作用をもたらす。

0013

また、この第1の側面において、前記制御信号供給回路は、前記デジタル信号の読出しを指示する第1の制御信号、及び前記デジタル信号を読み出す対象の画素を指定する第2の制御信号を生成し、生成した前記第1の制御信号及び前記第2の制御信号を前記クロック信号に同期させて前記読出回路へと供給してもよい。これにより、これら第1及び第2の制御信号についてクロック信号に同期させて読出回路へと供給することができるという作用をもたらす。

0014

また、この第1の側面において、前記第2の制御信号の所定ビット目ビット信号は前記第1の制御信号を兼ねていてもよい。これにより、前記第2の制御信号の所定ビット目のビット信号が第1の制御信号として読出回路に供給されるという作用をもたらす。

0015

また、この第1の側面において、前記制御信号供給回路は、前記デジタル信号の読出しを指示する第1の制御信号、及び前記デジタル信号を読み出す対象の画素を指定する第2の制御信号のうちいずれか一方を生成し、生成した前記第1の制御信号及び前記第2の制御信号のいずれか一方を前記クロック信号に同期させて前記読出回路へと供給してもよい。これにより、第1及び第2の制御信号のうちいずれか一方についてクロック信号に同期させて読出回路へと供給することができるという作用をもたらす。

0016

また、この第1の側面において、前記データ転送部は、前記画素アレイ部の画素列に沿って直列接続された複数の転送ブロックを備え、前記複数の転送ブロックは、各々が前記読出回路及び前記転送回路を備えており、更に、前記画素列方向の一端に位置する前記転送ブロックが前記信号処理部に接続されていると共に、前記画素列方向の他端に位置する前記転送ブロックが前記制御信号供給回路に接続されており、前記データ転送部は、各前記転送ブロックの前記転送回路が、前記制御信号供給回路から入力された前記制御信号又は自転ブロックの前記他端側に接続された他の転送ブロックから入力された前記制御信号を、前記クロック信号に同期させて前記一端側に接続された他の前記転送ブロックに順に中継し、各前記転送ブロックの前記読出回路が、予め定められた順番で、前記制御信号に従って前記データ記憶部から前記デジタル信号を読出し、各前記転送ブロックの前記転送回路が、前記読出回路で読出した前記デジタル信号を、前記クロック信号に同期させて自転送ブロックの前記一端側に接続された他の前記転送ブロックに順に中継してもよい。

0017

これにより、各転送ブロックの転送回路が、入力された制御信号をクロック信号に同期させて自転送ブロックの信号処理部側に接続された他の転送ブロックに順に中継するという作用をもたらす。加えて、各転送ブロックの読出回路が、予め定められた順番で、制御信号に従ってデータ記憶部からデジタル信号を読出すという作用をもたらす。更に、各転送ブロックの転送回路が、読出回路が読出したデジタル信号を、クロック信号に同期させて自転送ブロックの信号処理部側に接続された他の転送ブロックに順に中継するという作用をもたらす。

0018

また、この第1の側面において、各前記転送ブロックは、転送モードを指定するモード指定信号を出力するモード指定信号出力部を更に備え、前記モード指定信号出力部は、前記読出動作の開始を指示する開始指示信号の入力に応じて前記読出動作及び前記転送動作を行う第1の転送モードを指定する第1のモード指定信号を前記読出回路及び前記転送回路に出力し、前記読出動作の終了を検出したことに応じて入力信号の中継を行う第2の転送モードを指定する第2のモード指定信号を前記転送回路に出力し、前記読出回路は、前記第1のモード指定信号が入力されているときに、前記制御信号に従って前記データ記憶部から前記デジタル信号を読出し、前記転送回路は、前記第1のモード指定信号が入力されているときに、前記読出回路が読出した前記デジタル信号を前記クロック信号に同期させて前記信号処理部又は自転送ブロックの前記一端側に接続された他の前記転送ブロックに転送し、前記第2のモード指定信号が入力されているときに、自転送ブロックに転送されてきた前記デジタル信号又は前記制御信号のうち、前記デジタル信号を前記クロック信号に同期させて前記信号処理部又は自転送ブロックの前記一端側に接続された他の前記転送ブロックに転送し、前記制御信号を前記クロック信号に同期させて自転送ブロックの前記一端側に接続された他の前記転送ブロックに転送してもよい。

0019

これにより、第1のモード指定信号が入力されているときに、読出回路が、制御信号に従ってデータ記憶部からデジタル信号を読出し、転送回路が、読出したデジタル信号を、クロック信号に同期させて自転送ブロックの信号処理部側に接続された他の転送ブロックに転送するという作用をもたらす。加えて、第2のモード指定信号が入力されているときに、転送回路が、入力されたデジタル信号をクロック信号に同期させて信号処理部又は自転送ブロックの信号処理部側に接続された他の転送ブロックに転送するという作用をもたらす。更に、第2のモード指定信号が入力されているときに、転送回路が、入力された制御信号をクロック信号に同期させて自転送ブロックの信号処理部側に接続された他の転送ブロックに転送するという作用をもたらす。

0020

また、この第1の側面において、各前記転送ブロックには、1以上の前記画素が前記読出動作及び前記転送動作を行う対象の画素として割り当てられていてもよい。
これにより、各転送ブロックは、各々に割り当てられた1以上の画素からデジタル信号の読出しを行い、且つ、読み出したデジタル信号の転送を行うという作用をもたらす。
また、この第1の側面において、前記データ転送部は、前記画素アレイ部の画素列に沿って直列接続された複数の転送ブロックを備え、前記複数の転送ブロックは、各々が前記読出回路、前記転送回路及び前記制御信号供給回路を備えていると共に、前記画素列方向の一端に位置する前記転送ブロックが前記信号処理部に接続されており、前記データ転送部は、各前記転送ブロックが、自転送ブロックの前記一端側に接続された他の前記転送ブロックが次に前記デジタル信号の読出動作及び転送動作を行う転送ブロックである場合に、前記制御信号供給回路にて前記制御信号を生成し、前記転送回路にて前記制御信号供給回路で生成した前記制御信号を、前記クロック信号に同期させて自転送ブロックの前記一端側に接続された他の前記転送ブロックに転送し、各前記転送ブロックの前記読出回路が、予め定められた順番で、前記制御信号に従って前記データ記憶部から前記デジタル信号を読出し、各前記転送ブロックの前記転送回路が、前記読出回路で読出した前記デジタル信号を、前記クロック信号に同期させて自転送ブロックの前記一端側に接続された他の前記転送ブロックに順に中継してもよい。

0021

これにより、各転送ブロックが、信号処理部側に接続された他の転送ブロックが次にデジタル信号の読出動作及び転送動作を行う場合に、制御信号を生成し、生成した制御信号をクロック信号に同期させて自転送ブロックの信号処理部側に接続された他の転送ブロックに転送するという作用をもたらす。加えて、各転送ブロックの読出回路が、制御信号に従ってデータ記憶部からデジタル信号を読出すという作用をもたらす。更に、各転送ブロックの転送回路が、読出回路が読出したデジタル信号をクロック信号に同期させて自転送ブロックの信号処理部側に接続された他の転送ブロックに順に中継するという作用をもたらす。

0022

また、この第1の側面において、各前記転送ブロックは、転送モードを指定するモード指定信号を出力するモード指定信号出力部を更に備え、前記モード指定信号出力部は、前記読出動作の開始を指示する開始指示信号の入力に応じて前記読出動作及び前記転送動作を行う第1の転送モードを指定する第1のモード指定信号を、前記読出回路及び前記転送回路に出力すると共に、前記制御信号の転送を指示する指示信号を自転送ブロックの前記画素列方向の他端側に接続された他の前記転送ブロックへと出力し、前記読出動作の終了を検出したことに応じて前記デジタル信号の中継を行う第2の転送モードを指定する第2のモード指定信号を前記転送回路に出力し、前記指示信号の入力に応じて前記制御信号の生成及び転送を行う第3の転送モードを指定する第3のモード指定信号を、前記転送回路及び前記制御信号供給回路に出力し、前記読出回路は、前記第1のモード指定信号が入力されているときに、前記制御信号に従って前記データ記憶部から前記デジタル信号を読出し、前記制御信号供給回路は、前記第3のモード指定信号が入力されているときに前記制御信号を生成し、前記転送回路は、前記第1のモード指定信号が入力されているときに、前記読出回路が読出した前記デジタル信号を、前記クロック信号に同期させて自転送ブロックの前記一端側に接続された他の前記転送ブロックに転送し、前記第2のモード指定信号が入力されているときに、自転送ブロックに転送されてきた前記デジタル信号を前記一端側に接続された他の前記転送ブロックに転送し、前記第3のモード指定信号が入力されているときに、前記制御信号供給回路で生成された前記制御信号を、前記クロック信号に同期させて前記一端側に接続された他の前記転送ブロックに転送してもよい。

0023

これにより、第1のモード指定信号が入力されているときに、制御信号供給回路が制御信号を生成し、転送回路が、制御信号供給回路が生成した制御信号を、クロック信号に同期させて自転送ブロックの信号処理部側に接続された他の転送ブロックに転送するという作用をもたらす。加えて、第2のモード指定信号が入力されているときに、読出回路が、制御信号に従ってデータ記憶部からデジタル信号を読出し、転送回路が、読出回路が読出したデジタル信号を、クロック信号に同期させて自転送ブロックの信号処理部側に接続された他の転送ブロックに転送するという作用をもたらす。更に、第3のモード指定信号が入力されているときに、転送回路が、他の転送ブロックから転送されてきたデジタル信号を自転送ブロックの信号処理部側に接続された他の前記転送ブロックに転送するという作用をもたらす。

0024

また、この第1の側面において、前記データ記憶部は、前記デジタル信号の各ビットのデータを個別に記憶する複数のラッチ回路を備え、前記転送回路は、前記複数のラッチ回路の各ラッチ回路に個別に対応し、各ラッチ回路にラッチされた前記各ビットのデータを個別に転送する複数のフリップフロップ回路を備え、前記制御信号供給回路は、前記複数のフリップフロップ回路を直列接続してなるシフトレジスタから構成されていてもよい。

0025

これにより、デジタル信号及び制御信号の転送を行う転送回路が制御信号の生成を行うという作用をもたらす。

0026

また、この第1の側面において、前記画素回路は、光を前記電荷に変換する光電変換部と、前記電荷を蓄積する電荷蓄積部と、露光期間開始タイミングにおいて前記光電変換部から前記電荷を排出する排出トランジスタと、前記露光期間の終了タイミングにおいて前記光電変換部から前記電荷蓄積部へ前記電荷を転送する転送トランジスタと、前記電荷蓄積部の電圧増幅して前記アナログ信号として出力する増幅トランジスタとを備えていてもよい。これにより、露光開始時に電荷が排出され、露光終了時に電荷が転送されるという作用をもたらす。

0027

また、この第1の側面において、前記画素回路は、前記終了タイミングの前に前記電荷蓄積部の電圧をリセットレベル初期化するリセットトランジスタを更に備え、前記アナログ信号は、前記リセットレベルと前記電荷が転送されたときの信号レベルとを含み、前記デジタル信号は、前記リセットレベルをアナログデジタル変換したリセットデータと前記信号レベルをアナログデジタル変換した信号データとを含んでいてもよい。これにより、リセットレベルを変換したデータと信号レベルを変換したデータとが出力されるという作用をもたらす。

0028

また、この第1の側面において、前記信号処理部は、前記リセットデータと前記信号データとの差分を求めて画素データとして出力する相関二重サンプリング回路を備えていてもよい。これにより、固定パターンノイズなどが低減されるという作用をもたらす。

0029

また、この第1の側面において、時刻を示す所定ビット数の時刻コードを前記アナログデジタル変換器に出力する時刻コード出力部を更に備え、前記アナログデジタル変換器は、スロープを持つ所定の参照信号と前記アナログ信号とを比較して比較結果を前記データ記憶部に出力する比較部を備え、前記データ記憶部は、前記比較結果が反転したときの前記時刻コードを前記デジタル信号として記憶してもよい。これにより、比較結果が反転したときの時刻コードが、画素回路から出力されたアナログ信号をアナログデジタル変換したデジタル信号としてデータ記憶部に記憶されるという作用をもたらす。

0030

また、本技術の第2の側面は、アナログ信号を出力する画素回路と、前記画素回路から出力された前記アナログ信号をアナログデジタル変換するアナログデジタル変換器と、前記アナログデジタル変換器でアナログデジタル変換されたデジタル信号を記憶するデータ記憶部とを備える複数の画素が二次元格子状に配列された画素アレイ部と、制御信号に従って前記データ記憶部から前記デジタル信号を読み出す読出回路と、前記読出回路で読出した前記デジタル信号をクロック信号に同期させて信号処理部へと転送する転送回路と、前記制御信号を前記クロック信号に同期させて前記読出回路へと供給する制御信号供給回路とを備えるデータ転送部と、を備える撮像装置である。

0031

これにより、上記第1の側面と同様の作用をもたらす。

0032

また、本技術の第3の側面は、アナログ信号を出力する画素回路と、前記画素回路から出力された前記アナログ信号をアナログデジタル変換するアナログデジタル変換器と、前記アナログデジタル変換器でアナログデジタル変換されたデジタル信号を記憶するデータ記憶部とを備える複数の画素が二次元格子状に配列された画素アレイ部と、制御信号に従って前記データ記憶部から前記デジタル信号を読み出す読出回路と、前記読出回路で読出した前記デジタル信号をクロック信号に同期させて信号処理部へと転送する転送回路とを備えるデータ転送部とを備えた固体撮像素子の制御方法であって、前記制御信号をクロック信号に同期させて前記読出回路へと供給するステップを含む固体撮像素子の制御方法である。

0033

これにより、上記第1の側面と同様の作用をもたらす。

図面の簡単な説明

0034

本技術の第1の実施の形態における撮像装置の一構成例を示すブロック図である。
本技術の第1の実施の形態における固体撮像素子の一構成例を示すブロック図である。
本技術の第1の実施の形態における画素の一構成例を示すブロック図である。
本技術の第1の実施の形態における画素回路、差動入力回路電圧変換回路及び正帰還回路の一構成例を示す回路図である。
本技術の第1の実施の形態におけるデータ記憶部の一構成例を示すブロック図である。
側基板と下側基板の2枚の半導体基板を積層することで固体撮像素子を構成する概念図である。
上側基板、中間基板、及び、下側基板の3枚の半導体基板を積層することで、固体撮像素子を構成する概念図である。
本技術の第1の実施の形態における固体撮像素子の動作の一例を示すタイミングチャートである。
本技術の第1の実施の形態における時刻コード発生部の一構成例を示すブロック図である。
本技術の第1の実施の形態における時刻コード転送部の一構成例を示すブロック図である。
本技術の第1の実施の形態におけるクラスタの一構成例を示すブロック図である。
本技術の第1の実施の形態におけるクロックリピータの一構成例を示すブロック図である。
本技術の第1の実施の形態におけるアービトレーション回路の一構成例を示すブロック図である。
本技術の第1の実施の形態におけるトライステートバッファの一構成例を示すブロック図である。
本技術の第1の実施の形態におけるアドレスバッファの一構成例を示すブロック図である。
本技術の第1の実施の形態におけるRENコントロール回路の一構成例を示すブロック図である。
本技術の第1の実施の形態におけるアドレスデコーダの一構成例を示すブロック図である。
本技術の第1の実施の形態におけるR/Wバッファの一構成例を示すブロック図である。
第1の実施の形態における時刻コード転送部の具体的な構成例を示すブロック図である。
第1の実施形態におけるアドレスデコーダの具体的な構成例を示すブロック図である。
第1の実施形態におけるアドレスデコーダの具体的な構成例を示すブロック図である。
図18図20の具体的構成においてクラスタとその担当画素との関係を示す概念図である。
図18図20の具体的構成例の動作を示すタイミングチャートである。
図22に示す動作例においてデータ出力状態の一例を示すタイミングチャートである。
クラスタを用いた転送においてリードイネーブル信号REN及びADR[3:0]をMCLKと非同期に転送した場合の動作例を示すタイミングチャートである。
図22に示す動作例において、ADR[1]及びxADR[1]からリードイネーブル信号RENL及びRENRを生成した場合のデータ出力状態の一例を示すタイミングチャートである。
本技術の第2の実施の形態における時刻コード転送部の一構成例を示すブロック図である。
本技術の第2の実施の形態におけるクラスタの一構成例を示すブロック図である。
本技術の第3の実施の形態における時刻コード転送部の一構成例を示すブロック図である。
本技術の第4の実施の形態における時刻コード転送部の一構成例を示すブロック図である。
本技術の第4の実施の形態におけるクラスタの一構成例を示すブロック図である。
図30の構成例のクラスタを含む時刻コード転送部の動作を示すタイミングチャートである。
本技術の第5の実施の形態における時刻コード転送部の一構成例を示すブロック図である。

実施例

0035

以下、本技術を実施するための形態(以下、実施の形態と称す)について、図面を適宜参照しつつ説明する。なお、図面は模式的なものである。そのため、厚みと平面寸法との関係、比率等は現実のものとは異なる場合があることに留意すべきであり、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれている場合がある。また、以下に示す実施の形態は、本技術の技術的思想を具体化するための装置や方法を例示するものであって、本技術の技術的思想は、構成部品材質、形状、構造、配置等を下記の実施の形態に特定するものではない。

0036

<1.第1の実施の形態>
[撮像装置の構成例]
図1は、本技術の第1の実施の形態における撮像装置100の一構成例を示すブロック図である。この撮像装置100は、画像データを撮像するための装置であり、光学部110と、固体撮像素子1と、DSP(Digital Signal Processing)回路120とを備える。更に、撮像装置100は、表示部130と、操作部140と、バス150と、フレームメモリ160と、記憶部170と、電源部180とを備える。撮像装置100としては、例えば、デジタルスチルカメラなどのデジタルカメラの他、撮像機能を持つスマートフォンパーソナルコンピュータ車載カメラ等が想定される。

0037

光学部110は、被写体からの光を集光して固体撮像素子1に導くものである。固体撮像素子1は、垂直同期信号SYNCに同期して、光電変換により画像データを生成するものである。ここで、垂直同期信号VSYNCは、撮像のタイミングを示す所定周波数周期信号である。固体撮像素子1は、生成した画像データをDSP回路120に信号線19を介して供給する。

0038

DSP回路120は、固体撮像素子1からの画像データに対して所定の信号処理を実行するものである。このDSP回路120は、処理後の画像データを、バス150を介してフレームメモリ160などに出力する。

0039

表示部130は、画像データを表示するものである。表示部130としては、例えば、液晶パネル有機EL(Electro Luminescence)パネルが想定される。操作部140は、ユーザの操作に従って操作信号を生成するものである。

0040

バス150は、光学部110、固体撮像素子1、DSP回路120、表示部130、操作部140、フレームメモリ160、記憶部170及び電源部180が互いにデータをやりとりするための共通の経路である。

0041

フレームメモリ160は、画像データを保持するものである。記憶部170は、画像データなどの様々なデータを記憶するものである。電源部180は、固体撮像素子1、DSP回路120や表示部130などに電源を供給するものである。

0042

[固体撮像素子の構成例]
図2は、本技術の第1の実施の形態における固体撮像素子1の一構成例を示すブロック図である。この固体撮像素子1は、半導体基板11と、画素アレイ部22と、時刻コード転送部23と、画素駆動回路24と、DAC(Digital Analog Converter)25と、時刻コード発生部26と、垂直駆動回路27と、出力部28と、コントローラ29とを備える。

0043

半導体基板11は、半導体として例えばシリコン(Si)を用いて形成された基板であり、この半導体基板11に画素21が2次元アレイ状に配列された画素アレイ部22が形成されている。以下、画素アレイ部22において所定の方向に配列された画素の集合を「行」と称し、行に垂直な方向に配列された画素の集合を「列」と称す。

0044

2次元アレイ状に配列された画素21のそれぞれは、画素内の受光素子(例えば、フォトダイオード)で受光した光量に応じた電荷信号(アナログの画素信号SIG)を生成し、この画素信号SIGをデジタルの画素信号SIGに変換して出力する。

0045

以下、アナログの画素信号SIGを「アナログ信号SIG」と称し、デジタルの画素信号SIGを「デジタル信号SIG」と称す。

0046

時刻コード転送部23は、時刻コード発生部26で生成された時刻コードを各画素21に転送すると共に、各画素21でAD変換されてラッチされたデジタルデータ(デジタル信号SIGのデータ)を読出して出力部28へと転送するものである。また、時刻コード転送部23は、特許請求の範囲に記載のデータ転送部の一例である。

0047

時刻コード転送部23は、例えば、図2を平面視して左右方向に配列された画素の集合を「行」とすると、所定列ごと(図2の例では2列ごと)に、奇数列と偶数列との間に配置される。

0048

画素駆動回路24は、画素21内の画素回路200(図3参照)を駆動する。DAC25は、時間経過に応じてレベル(電圧)が単調減少するスロープ信号である参照信号(基準電圧信号)REFを生成し、各画素21に供給する。

0049

時刻コード発生部26は、各画素21が、アナログ信号SIGをAD変換する際に使用される時刻コードを生成する。この時刻コードは、参照信号がスロープ状に変化する期間内の時刻を示す。時刻コード発生部26は、生成した時刻コードを対応する時刻コード転送部23に供給する。

0050

また、時刻コード発生部26は、画素アレイ部22に対して複数個設けられており、画素アレイ部22内には、時刻コード発生部26に対応する数だけ、時刻コード転送部23が設けられている。即ち、時刻コード発生部26と、そこで生成された時刻コードを転送する時刻コード転送部23は、1対1に対応する。

0051

垂直駆動回路27は、画素21内で生成されたデジタル信号SIGのデジタルデータを、タイミング生成回路29aから供給されるタイミング信号に基づいて、所定の順番で出力部28に出力させる制御を行う。画素21から出力されたデジタルデータは、出力部28から固体撮像素子1の外部のDSP120に出力される。

0052

出力部28は、時刻コード転送部23を介して転送されてきたデジタル信号SIGのデジタルデータを記憶するSRAM28aを備える。更に、出力部28は、SRAM28aに記憶されたデジタルデータに対して黒レベル補正する黒レベル補正処理やCDS(Correlated Double Sampling;相関2重サンプリング)処理など、所定のデジタル信号処理を必要に応じて行う。その後、デジタル信号処理後のデジタルデータをDSP120へ出力する。なお、出力部28は、特許請求の範囲に記載の信号処理部の一例である。

0053

コントローラ29は、各種のタイミング信号を生成するタイミングジェネレータなどによって構成されるタイミング生成回路29aを備える。タイミング生成回路は各種のタイミング信号を生成し、生成した各種のタイミング信号を、画素駆動回路24、DAC25、垂直駆動回路27等に供給する。

0054

固体撮像素子1は、以上のように構成されている。なお、図1では、上述したように、固体撮像素子1を構成する全ての回路が、1つの半導体基板11上に形成されるように描かれているが、固体撮像素子1を構成する回路は、図6(A),図6(B)を参照して後述するように、複数枚の半導体基板11に分けて配置されていてもよい。

0055

[画素の構成例]
図3は、本技術の第1の実施の形態における画素21の一構成例を示すブロック図である。この画素21は、画素回路200と、ADC210とを備える。ADC210は、比較回路211と、データ記憶部212とを備える。また、比較回路211は、差動入力回路240と、電圧変換回路250と、正帰還回路260とを備える。

0056

画素回路200は、光電変換によりリセットレベルまたは信号レベルをアナログ信号SIGとして生成するものである。ここで、リセットレベルは、露光開始時以降にFD(Floating Diffusion)が初期化された時の電圧であり、信号レベルは、露光終了時の露光量に応じた電圧である。画素回路200は、リセットレベル及び信号レベルを順に差動入力回路240に供給する。

0057

ADC210は、アナログ信号SIG(リセットレベルまたは信号レベル)をデジタル信号SIGにAD変換するものである。リセットレベルをAD変換したデータを以下、「P相データ」と称す。また、信号レベルをAD変換したデータを以下、「D相データ」と称す。

0058

ADC210内の差動入力回路240は、DAC25からの参照信号REFと、画素回路200からのアナログ信号SIGとを比較するものである。この差動入力回路240は、比較結果を示す比較結果信号を電圧変換回路250に供給する。

0059

電圧変換回路250は、差動入力回路240からの比較結果信号の電圧を変換して正帰還回路260に出力するものである。

0060

正帰還回路260は、出力の一部を入力(比較結果信号)に加算し、出力信号VCOとしてデータ記憶部212に出力するものである。

0061

データ記憶部212は、出力信号VCOが反転したときの時刻コードを保持するものである。このデータ記憶部212は、リセットレベルに対応する時刻コードをP相データとして出力し、信号レベルに対応する時刻コードをD相データとして出力する。

0062

図4は、本技術の第1の実施の形態における画素回路200、差動入力回路240、電圧変換回路250及び正帰還回路260の一構成例を示す回路図である。

0063

画素回路200は、リセットトランジスタ201と、容量202と、ゲイン制御トランジスタ203と、FD(Floating Diffusion)204と、転送トランジスタ205と、フォトダイオード206と、排出トランジスタ207とを備える。リセットトランジスタ201、ゲイン制御トランジスタ203、転送トランジスタ205及び排出トランジスタ207として、例えば、N型のMOS(Metal-Oxide-Semiconductor)トランジスタが用いられる。

0064

フォトダイオード206は、光電変換により電荷を生成するものである。排出トランジスタ207は、画素駆動回路24からの駆動信号OFGに従って露光開始時にフォトダイオード206に蓄積された電荷を排出させるものである。

0065

転送トランジスタ205は、画素駆動回路24からの転送信号TXに従って、露光終了時にフォトダイオード206からFD204へ電荷を転送するものである。

0066

FD204は、転送された電荷を蓄積して蓄積した電荷量に応じた電圧を生成するものである。なお、FD204は、特許請求の範囲に記載の電荷蓄積部の一例である。

0067

リセットトランジスタ201は、画素駆動回路24からのリセット信号RSTに従って、FD204を初期化するものである。

0068

ゲイン制御トランジスタ203は、画素駆動回路24からの制御信号FDGに従って、FD204の電圧に対するアナログゲインを制御するものである。FD204の電圧をアナログゲインにより低減して出力することにより、画素21の取扱い信号量、すなわち飽和信号量を拡大することができる。

0069

また、ゲイン制御トランジスタ203とリセットトランジスタ201とは直列に接続され、容量202の一端は、ゲイン制御トランジスタ203とリセットトランジスタ201との接続点に接続されている。

0070

なお、ゲイン制御トランジスタ203及び容量202は、ゲイン制御の必要に応じて設けられ、これらを設けない構成とすることもできる。

0071

差動入力回路240は、PMOS(Positive channel MOS)トランジスタ241、244及び246と、NMOS(Negative channel MOS)トランジスタ242、243及び245とを備える。

0072

NMOSトランジスタ242及び245は、差動対を構成し、これらのトランジスタのソースは、NMOSトランジスタ243のドレインに共通に接続されている。また、NMOSトランジスタ242のドレインは、PMOSトランジスタ241のドレインとPMOSトランジスタ241及び244のゲートとに接続されている。NMOSトランジスタ245のドレインは、PMOSトランジスタ244のドレインとPMOSトランジスタ246のゲートとリセットトランジスタ201のドレインとに接続されている。また、NMOSトランジスタ242のゲートには、参照信号REFが入力される。

0073

NMOSトランジスタ243のゲートには、所定のバイアス電圧Vbが印加され、NMOSトランジスタ243のソースには、所定の接地電圧が印加される。NMOSトランジスタ245のゲートは、ゲイン制御トランジスタ203、FD204及び転送トランジスタ205に接続されている。

0074

PMOSトランジスタ241及び244は、カレントミラー回路を構成する。PMOSトランジスタ241、244及び246のソースには、電源電圧DDHが印加される。この電源電圧VDDHは、電源電圧VDDLよりも高い。また、PMOSトランジスタ246のドレインは、電圧変換回路250に接続されている。

0075

電圧変換回路250は、NMOSトランジスタ251を備える。このNMOSトランジスタ251のゲートには電源電圧VDDLが印加される。また、NMOSトランジスタ251のドレインは、PMOSトランジスタ246のドレインに接続され、ソースは、正帰還回路260に接続されている。この電圧変換回路250により、電源電圧VDDHを、より低い電源電圧VDDLに変換し、低電圧で動作する回路を後段に配置することができる。なお、電圧変換回路250により電源電圧VDDHを電源電圧VDDLに変換する構成としているが、この構成に限定されない。例えば、電源電圧VDDH及びVDDLを同じ電圧とし、電圧変換回路250が不要な構成としてもよい。

0076

正帰還回路260はPMOSトランジスタ261、262、265及び266と、NMOSトランジスタ263、264及び267とを備える。PMOSトランジスタ261及び262は、電源電圧VDDLに直列に接続されている。また、PMOSトランジスタ261のゲートには、画素駆動回路24からの駆動信号INI2が入力される。PMOSトランジスタ262のドレインは、NMOSトランジスタ251のソースとNMOSトランジスタ263のドレインと、PMOSトランジスタ265及びNMOSトランジスタ264のゲートとに接続されている。

0077

NMOSトランジスタ263のソースには接地電圧が印加され、ゲートには、画素駆動回路24からの駆動信号INI1が入力される。

0078

PMOSトランジスタ265及び266は、電源電圧VDDLに直列に接続されている。また、PMOSトランジスタ266のドレインは、PMOSトランジスタ262のゲートと、NMOSトランジスタ264及び267のドレインとに接続されている。PMOSトランジスタ266及びNMOSトランジスタ267のゲートには、画素駆動回路24からの制御信号TESTVCOが入力される。

0079

NMOSトランジスタ264及び267のドレインからは、出力信号VCOが出力される。また、NMOSトランジスタ264及び267のソースには、接地電圧が印加される。

0080

なお、画素回路200、差動入力回路240、電圧変換回路250及び正帰還回路260のそれぞれは、図3で説明した機能を持つのであれば、図4に例示した回路に限定されない。また、第1の実施の形態において、画素21は、それぞれがADC210を備える画素ADC方式の構成としているが、この構成に限らず、複数の画素21からなるエリア毎にADC210を備えるエリアADC方式の構成としてもよい。

0081

[データ記憶部の構成例]
図5は、本技術の第1の実施の形態におけるデータ記憶部212の一構成例を示すブロック図である。このデータ記憶部212は、ラッチ制御回路213と、D相データのビット数D(Dは、自然数)と同じ個数のN個のラッチ回路214_0〜214_Nとを備える。

0082

ラッチ制御回路213は、画素駆動回路24からのWORD信号に従って、出力信号VCOの値(論理値「0」または「1」)をラッチ回路214_0〜214_Nのいずれかに保持させるものである。

0083

ラッチ回路214_0〜214_Nは、ラッチ制御回路213の制御に従って、出力信号VCOの値を保持するものである。ラッチ回路214_0〜214_Nは、ローカルビット線BL[0]〜LBL[N]を介して時刻コード転送部23と接続されている。

0084

以下、ラッチ回路214_0〜214_Nは、区別する必要が無い場合に単に「ラッチ回路214」と称す、また、ローカルビット線LBL[0]〜LBL[N]は、区別する必要が無い場合に単に「ローカルビット線LBL」と称す。

0085

複数基板の構成例1]
固体撮像素子1は、複数枚の半導体基板11に回路が作り分けられており、例えば、図6Aで示される固体撮像素子1のような構成でもよい。

0086

図6Aは、上側基板11Aと下側基板11Cの2枚の半導体基板11を積層することで固体撮像素子1を構成する概念図を示している。

0087

上側基板11Aには、フォトダイオード206を含む画素回路200が少なくとも形成されている。下側基板11Cには、時刻コードを記憶するデータ記憶部212と時刻コード転送部23が少なくとも形成されている。上側基板11Aと下側基板11Cは、例えば、Cu−Cuなどの金属結合などにより接合される。

0088

[複数基板の構成例2]
図6Aは、固体撮像素子1を2枚の半導体基板11で構成した例であるが、3枚の半導体基板11で構成することもできる。

0089

図6Bは、上側基板11A、中間基板11B、及び、下側基板11Cの3枚の半導体基板11を積層することで、固体撮像素子1を構成する概念図を示している。

0090

上側基板11Aには、フォトダイオード206を含む画素回路200と、比較回路211の少なくとも一部の回路が形成されている。下側基板11Cには、時刻コードを記憶するデータ記憶部212と時刻コード転送部23が少なくとも形成されている。中間基板11Bには、上側基板11Aに配置されない比較回路211の残りの回路が形成されている。上側基板11Aと中間基板11B、及び、中間基板11Bと下側基板11Cは、例えば、Cu−Cuなどの金属結合などにより接合される。

0091

[固体撮像素子の動作例1]
図7は、本技術の第1の実施の形態における固体撮像素子1の動作の一例を示すタイミングチャートである。1V期間の開始タイミングt10において、画素駆動回路24は、リセット信号RSTより、FDを初期化する。ここで、1V期間は、垂直同期信号VSYNCの1周期である。また、タイミングt10の前において、全画素の露光が開始されているものとする。

0092

タイミングt11から一定期間に亘って、DAC25は、参照信号REFをスロープ状に減少させる。データバスは、時刻コード転送部23内のリピータ回路(後述)のデータである。ローカルビット線LBLを介して外部から送信されてくるデータをラッチ制御回路213は、ラッチ回路214に書き込み続け、出力信号VCOのスロープとFD204の電位との交差点であるタイミングt12において出力信号VCOが反転し、書込みを停止する。次に、そのデータはタイミングt13において読み出され、時刻コード転送部23内のメモリに保持される。このデータが、FD204の電圧値と回路のオフセットとを含むリセットレベルを変換したデジタル値(P相データ)となる。このP相データは読み出されて出力部28内のSRAM28aに保持される。

0093

続いて全画素において露光終了時のタイミングt14に画素駆動回路24は、転送信号TXを送信して電荷をFD204に転送する。また、タイミングt15から一定期間に亘って、DAC25は、参照信号REFをスロープ状に減少させる。ローカルビット線LBLを介して送信されてくるデータをラッチ制御回路213は、ラッチ回路214に書き込み続け、タイミングt16において出力信号VCOが反転し、書込みを停止する。そのデータはタイミングt17において読み出され、時刻コード転送部23内のメモリに保持される。このデータが信号レベルを変換したD相データとなる。

0094

出力部28は、列ごとにP相データとD相データとの差分を正味の画素データとして求める。露光開始時のタイミングt18において、画素駆動回路24は、駆動信号OFGの送信により、全画素においてフォトダイオード206の電荷を排出させる。このように露光開始及び露光終了のタイミングは全画素で同時であり、このような露光制御は、グローバルシャッターと呼ばれる。そして、タイミングt19において1V期間が終了する。

0095

なお、制御信号FDGは、リセット信号RSTと同様に制御される。このため、リセット信号RSTが常にハイレベルになるときには、FD204の変換効率が低下している(言い換えれば、FD204の容量が大きくなっている)。これにより、フォトダイオード206で発生した電荷が多くなり過ぎた際に、FD204で受けきれなくなることを回避することができる。

0096

[時刻コード発生部の構成例]
図8は、本技術の第1の実施の形態における時刻コード発生部26の一構成例を示すブロック図である。この時刻コード発生部26は、テスト回路301と、冗長回路310と、バイナリグレイ変換部302と、バイナリカウンタ303と、レシーバ305と、複数のドライバ306とを備える。

0097

レシーバ305は、出力部28からのマスタクロックMCLK(以下、単に「MCLK」と称す)を受け取るものである。このレシーバ305は、受け取ったMCLKをバイナリカウンタ303に供給する。

0098

バイナリカウンタ303は、MCLKに同期して2進数計数値計数するものである。このバイナリカウンタ303は、複数段フリップフロップ304を備える。初段のフリップフロップ304のクロック端子にMCLKが入力される。2段目以降のフリップフロップ304のクロック端子には、前段のフリップフロップ304の反転出力が入力される。また、それぞれの段のフリップフロップ304の反転出力は、その段の入力端子に出力されるとともに、対応する桁のビットとしてバイナリ・グレイ変換部302にも出力される。

0099

バイナリ・グレイ変換部302は、バイナリカウンタ303からのバイナリの計数値をグレイコードに変換するものである。バイナリ・グレイ変換部302は、グレイコードを冗長回路310に供給する。

0100

冗長回路310は、テスト回路301の制御に従って、故障の生じたビットに対応する信号線の代わりに予備の信号線を接続するものである。ここで、冗長回路310及びテスト回路301との間には、少なくとも1本の予備の信号線が結線される。例えば、グレイコードが15ビットである場合には、予備の1本を含む16本の信号線が結線される。

0101

テスト回路301は、起動時などにおいてグレイコードのビットごとに、対応する信号線の故障の有無を検出するものである。ここで、テスト回路301が検出する故障としては、配線断線ショート、ラッチ回路の不具合などが想定される。このテスト回路301は、故障が生じた場合に冗長回路310を制御して、故障した信号線の代わりに予備の信号線を接続させる。また、テスト回路301は、グレイコードを時刻コードとして出力する。

0102

ドライバ306は、時刻コード内のビットごとに設けられる。このドライバ306は、時刻コードのうち対応するビットFFin[j](jは0〜Jの整数)を時刻コード転送部23に出力する。なお、Jは時刻コードのビット数である。

0103

[時刻コード転送部の構成例]
図9は、第1の実施の形態における時刻コード転送部23の一構成例を示すブロック図である。この時刻コード転送部23は、M個(Mは1以上の自然数)のクラスタ400_0〜400_Mと、カウンタ401とを備える。以下、クラスタ400_0〜400_Mのうちm番目(mは0〜Mの整数)のクラスタを「クラスタ400_m」と称す。

0104

クラスタ400_0〜400_Mは、ADR[P:0]及びリードイネーブル信号RENL及びRENRと、ライトイネーブル信号WENとに従ってデジタル信号SIG[N:0]の読出し、又は、時刻コードの書込みを行うものである。以下、リードイネーブル信号RENL及びRENRは、区別する必要が無い場合に単に「リードイネーブル信号REN」と称す。

0105

クラスタ400_0〜400_Mは、この順番で画素列方向に沿って並べて配置されていると共にそれぞれのメインビット線を介して直列に接続されている。画素列方向の一端(図9の例では上端)に位置するクラスタ400_0はメインビット線を介して出力部28と接続されている。また、画素列方向の他端(図9の例では下端)に位置するクラスタ400_Mはメインビット線を介して時刻コード発生部26及びカウンタ401と接続されている。

0106

なお、メインビット線は、図9中のクラスタ間縦方向(画素列方向)に接続しているビット線バス線表記)である。

0107

クラスタ400_0〜400_Mは、時刻コード転送部23の左右の所定列の画素のうち、各々の左右の所定列×所定行の(2K+2)個(Kは整数)の画素が、担当の画素として予め割り当てられている。クラスタ400_0〜400_Mと、それぞれが担当する左側の(K+1)個の画素21L_0〜21L_Kに対応するデータ記憶部212L_0〜212L_Kとは、ローカルビット線LBLLを介して接続されている。また、クラスタ400_0〜400_Mと、それぞれが担当する右側の(K+1)個の画素21R_0〜21R_Kに対応するデータ記憶部212R_0〜212R_Kとは、ローカルビット線LBLRを介して接続されている。
以下、データ記憶部212L_0〜212L_K及び212R_0〜212R_Kは、区別する必要が無い場合に、単に「データ記憶部212」と称す。また、ローカルビット線LBLL及びローカルビット線LBLRは、区別する必要が無い場合に、単に「ローカルビット線LBL」と称す。

0108

クラスタ400_0〜400_Mの各々には、カウンタ401で生成されたアドレスデコード信号ADR[P:0](Pは整数)が入力される。以下、アドレスデコード信号ADRを単に「ADR」と称す。

0109

クラスタ400_0〜400_Mの各々は、ADR[P:0]に従って、予め定められた順番で自身の担当する(2K+2)個の画素21に対応するデータ記憶部212からローカルビット線LBLを介してデジタル信号SIGを読み出す読出動作を行う。加えて、読出したデジタル信号SIG[N:0]を、メインビット線を介して出力部28側に接続された他のクラスタを中継して出力部28へと転送する転送動作を行う。なお、クラスタ400_0は、出力部28と直接接続されているため、読出したデジタル信号を出力部28へと直接転送する。

0110

また、クラスタ400_0〜400_Mには、画素駆動回路24からライトイネーブル信号WENが供給される。このライトイネーブル信号WENは、時刻コードの書込みを指示する信号である。加えて、クラスタ400_0〜400_Mには、時刻コード発生部26から時刻コード(FFin[0]〜[J])が供給される。クラスタ400_Mに供給された時刻コードは、クラスタ間を中継させながら各クラスタへと順に転送される。クラスタ400_0〜400_Mは、ライトイネーブル信号WENに従って、転送されてきた時刻コードを、ローカルビット線LBLを介して各々が担当する(2K+2)個の画素21に対応したデータ記憶部212へと書き込む。

0111

また、クラスタ400は、特許請求の範囲に記載の転送ブロックの一例である。

0112

カウンタ401は、出力部28からのMCLKをカウントして、デジタル信号SIGを読み出す対象の画素を指定する(P+1)ビットのADR[P:0]を生成する。そして、生成したADR[P:0]を、MCLKに同期させてクラスタ400_Mに供給する。

0113

ここで、第1の実施の形態では、ADR[P:0]のrビット目(rは0〜Pの整数)の信号ADR[r](以下、1ビット単位の信号を「ビット信号」と称す)からリードイネーブル信号RENを生成している。具体的に、ビット信号ADR[r]から、左側の画素21Lからのデジタル信号SIG[N:0]の読出しを制御するリードイネーブル信号RENLを生成している。また、ビット信号ADR[r]を反転した反転信号xADR[r]から、右側の画素21Rからのデジタル信号SIG[N:0]の読出しを制御するリードイネーブル信号RENRを生成している。従って、ADR[P:0]を供給することでリードイネーブル信号RENも供給されていることになる。なお、リードイネーブル信号RENは、デジタル信号SIG[N:0]の読出しを指示する信号である。また、ADR[P:0]及びリードイネーブル信号RENは、特許請求の範囲に記載の第1の制御信号及び第2の制御信号の一例である。

0114

一方、クラスタ400_0〜400_Mの各々は、自身が読出動作及び転送動作を行う順番では無い場合に、自身に入力されたADR[P:0]を、MCLKに同期させて、自身の出力部28側に接続された他のクラスタへと転送する。各クラスタが同様の動作を行うことで、ADR[P:0]は、出力部28側のクラスタを順に経由して読出動作及び転送動作を行うクラスタへと転送される。

0115

また、カウンタ401は、特許請求の範囲に記載の制御信号供給回路の一例である。

0116

[クラスタの構成例]
図10は、本技術の第1の実施の形態におけるクラスタ400_mの一構成例を示すブロック図である。本構成例では、クラスタ400_0〜400_Mが、クラスタ400_0から順番に、デジタル信号SIGの読出動作及び転送動作を行う場合の構成となる。

0117

このクラスタ400_mは、クロックリピータ410と、アービトレーション回路420と、(S+1)個のD型フリップフロップ(以下、「DFF」と略称す)430_0〜430_Sとを備える。加えて、(S+1)個のトライステートバッファ440_0〜440_Sと、(S+1)個のアドレスバッファ450_0〜450_Sと、RENコントロール回路460L及び460Rとを備える。更に、アドレスデコーダ470L及び470Rと、(S+1)個のRead/Writeバッファ(以下、「R/Wバッファ」と略称す)480L_0〜480L_Sと、(S+1)個のR/Wバッファ480R_0〜480R_Sとを備える。

0118

なお、上記Sは、上記Nと上記Pとのうち値の大きい方と同じ値となる。例えば、デジタル信号SIG[N:0]のデジタルデータが16ビット(N=15)のデータであり、各クラスタの担当する画素21が左右合わせて16個(K=7)であるとする。この場合は、各画素は4ビットのADR[3:0]で指定することが可能であるため「P=3」となる。この例では、最大で16ビットのデータをビット単位で転送する必要があるため上記Sは15となる。

0119

また、区別する必要が無い場合に、DFF430_0〜430_Sは「DFF430」と称し、トライステートバッファ440_0〜440_Sは「トライステートバッファ440」と称す。同様に、アドレスバッファ450_0〜450_Sは「アドレスバッファ450」と称し、R/Wバッファ480L_0〜480L_Sは「R/Wバッファ480L」と称す。同様に、R/Wバッファ480R_0〜480R_Sは「R/Wバッファ480R」と称す。

0120

クロックリピータ410は、クロックバッファであり、画素アレイ部22から供給されたMCLKを、アービトレーション回路420と、DFF430とに供給する。

0121

アービトレーション回路420は、トライステートバッファ440、アドレスバッファ450並びにRENコントロール回路460L及び460Rと、クラスタ400_(m+1)のアービトレーション回路420とにそれぞれ接続されている。

0122

アービトレーション回路420は、クラスタ400_mを構成する各回路の動作を調停する回路である。アービトレーション回路420は、クラスタ400_mが、デジタル信号SIG[N:0]の読出動作及び転送動作を行うクラスタに選択された状態であるか否かを示す選択信号SELECTED(以下、単に「SELECTED」と称す)を生成する。具体的に、垂直駆動回路27又はクラスタ400_(m−1)からの開始指示信号SETINの入力に応じて、Highレベル(論理値1)のSELECTEDを生成する。また、読出動作の終了に応じて、Lowレベル(論理値0)のSELECTEDを生成する。即ち、SELECTEDがHighレベル(論理値1)のときに読出動作及び転送動作を行うクラスタに選択された状態であることを示し、Lowレベル(論理値0)のときに選択されていない状態であることを示す。

0123

アービトレーション回路420は、生成したSELECTEDを、トライステートバッファ440に供給する。また、SELECTEDの反転信号であるxSELECTEDをトライステートバッファ440と、アドレスバッファ450と、RENコントロール回路460L及び460Rとにそれぞれ供給する。

0124

更に、アービトレーション回路420は、アドレスバッファ450から入力されたADR[P:0]に基づき、読出動作の終了間際に開始指示信号SETOUTを生成する。そして、生成した開始指示信号SETOUTをクラスタ400_(m+1)に供給する。なお、開始指示信号SETOUTは開始指示信号SETINと同様の信号であり、クラスタ400_(m+1)の開始指示信号SETINとなる。また、クラスタ400_Mの場合は、次段のクラスタが無いため開始指示信号SETOUTの供給を行わない。

0125

また、アービトレーション回路420は、特許請求の範囲に記載のモード指定信号出力部の一例であり、SELECTEDは、特許請求の範囲に記載の第1及び第2のモード指定信号の一例である。

0126

DFF430_0〜430_Sは、クロック端子がクロックリピータ410の出力端子に接続され、D端子がトライステートバッファ440、R/Wバッファ480L及び480Rにメインビット線を介してそれぞれ接続されている。更に、Q端子(出力端子)がメインビット線を介してクラスタ400_(m−1)又は出力部28の入力端子に接続されている。

0127

DFF430_0〜430_Sは、各々がD端子に入力された信号(ビット単位の信号)を、MCLKに同期させてビット単位で出力部28又は出力部28側に接続された他のクラスタ400_(m−1)に転送する。

0128

ここで、クラスタ400_mが読出動作及び転送動作を行う場合は、DFF430のD端子には、R/Wバッファ480を介して、各画素に対応するデータ記憶部212から読出されたデジタル信号SIG[N:0]のビット信号が入力される。例えば、DFF430_0のD端子にはデジタル信号SIGの0ビット目のビット信号SIG[0]が入力される。同様に、DFF430_1〜430_NのD端子には、これらの末尾数字と同じ数字ビット目のビット信号SIG[1]〜SIG[N]が入力される。

0129

一方、クラスタ400_mが読出動作及び転送動作を行わない場合は、DFF430のD端子には、トライステートバッファ440を介して、クラスタ400_(m+1)、カウンタ401又は時刻コード発生部26から供給されたビット信号が入力される。例えば、時刻コードのビット信号、デジタル信号SIG[N:0]のビット信号SIG[0]〜SIG[N]及びADR[P:0]のビット信号ADR[0]〜ADR[P]が入力される。また、クラスタ400_M(m=M)の場合は、次段のクラスタが無いため、DFF430のD端子には、トライステートバッファ440を介して、時刻コードのビット信号及びカウンタ401から供給されたADR[P:0]のビット信号ADR[0]〜ADR[P]が入力される。

0130

また、DFF430は、特許請求の範囲に記載の転送回路の一例である。

0131

トライステートバッファ440は、クラスタ400_mの入力端子と、アービトレーション回路420と、DFF430とにそれぞれ接続されている。トライステートバッファ440は、アービトレーション回路420からのSELECTED及びxSELECTEDに従って、自身の出力端子とDFF430のD端子との接続を有効又は無効にする。換言すると、R/Wバッファ480L及び480RとDFF430のD端子との接続を有効又は無効にする。

0132

即ち、クラスタ400_mが読出動作及び転送動作を行うクラスタに選択されている場合は、R/Wバッファ480L及び480RとDFF430のD端子との接続を有効にする。この場合は、アドレスバッファ450、RENコントロール回路460L及び460Rも有効となる。そして、クロック端子へのMCLKの入力タイミングで、R/Wバッファ480L又は480Rを介してD端子へと入力されたデジタル信号SIG[N:0]のビット信号がDFF430のQ端子から出力される。

0133

一方、クラスタ400_mが読出動作及び転送動作を行うクラスタに選択されていない場合は、トライステートバッファ440とDFF430のD端子との接続を有効にする。この場合は、クロック端子へのMCLKの入力タイミングで、トライステートバッファ440を介してD端子に入力されたビット信号がDFF430のQ端子から出力される。

0134

アドレスバッファ450_0〜450_Sは、アービトレーション回路420と、アドレスデコーダ470L及び470Rと、RENコントロール回路460L及び460Rとにそれぞれ接続されている。

0135

アドレスバッファ450_pは、ADR[P:0]のpビット目のビット信号ADR[p](pは0〜Pの整数)と、xSELECTEDとの入力に応じて、ビット信号ADR[p]とその反転信号xADR[p]とを生成する。

0136

例えば、アドレスバッファ450_0の場合は、ADR[P:0]の0ビット目のビット信号ADR[0]と、xSELECTEDとの入力に応じて、ビット信号ADR[0]とその反転信号xADR[0]とを生成する。同様に、アドレスバッファ450_1〜450_Sは、末尾の数字と同じ数字ビット目のビット信号ADR[1]〜ADR[P]の入力と、xSELECTEDとの入力に応じてビット信号ADR[1]〜ADR[P]とその反転信号xADR[1]〜ADR[P]とを生成する。

0137

アドレスバッファ450_0〜450_Sは、生成したビット信号ADR[0]〜ADR[P]及びその反転信号xADR[0]〜xADR[P]を、アドレスデコーダ470L及び470Rに供給する。

0138

更に、アドレスバッファ450_0〜450_Sは、リードイネーブル信号RENとして選択されているrビット目のビット信号ADR[r]をアービトレーション回路420及びRENコントロール回路460Lに供給する。また、ビット信号ADR[r]の反転信号xADR[r]をアービトレーション回路420及びRENコントロール回路460Rに供給する。

0139

RENコントロール回路460Lは、アービトレーション回路420及びR/Wバッファ480Lにそれぞれ接続されている。RENコントロール回路460Lは、時刻コード転送部23の左側の画素21Lの読出しを指示するリードイネーブル信号RENLを生成する回路である。

0140

具体的に、RENコントロール回路460Lは、ビット信号ADR[r]と、xSELECTEDとの入力に応じて、ビット信号ADR[r]がLowレベルのときにR/Wバッファ480Lが有効となるリードイネーブル信号RENLを生成する。そして、生成したリードイネーブル信号RENLをR/Wバッファ480Lに供給する。一方、ビット信号ADR[r]がHighレベルのときにR/Wバッファ480Lが無効となるリードイネーブル信号RENLを生成し、生成したリードイネーブル信号RENLをR/Wバッファ480Lに供給する。

0141

RENコントロール回路460Rは、アービトレーション回路420及びR/Wバッファ480Rにそれぞれ接続されている。RENコントロール回路460Rは、時刻コード転送部23の右側の画素21Rの読出しを指示するリードイネーブル信号RENRを生成する回路である。

0142

具体的に、RENコントロール回路460Rは、反転信号xADR[r]と、xSELECTEDとの入力に応じて、反転信号xADR[r]がLowレベルのときにR/Wバッファ480Rが有効となるリードイネーブル信号RENRを生成する。そして、生成したリードイネーブル信号RENRをR/Wバッファ480Rに供給する。一方、反転信号xADR[r]がHighレベルのときにR/Wバッファ480Rが無効となるリードイネーブル信号RENRを生成し、生成したリードイネーブル信号RENRをR/Wバッファ480Rに供給する。

0143

アドレスデコーダ470Lは、アドレスバッファ450に接続されていると共に、画素21Lに対応するデータ記憶部212Lに接続されている。

0144

アドレスデコーダ470Lは、入力されたビット信号ADR[0]〜ADR[P]及び反転信号xADR[0]〜xADR[P]に従って、デジタル信号SIGを読み出す対象の画素21Lに対応するデータ記憶部212LにWORD信号に相当する信号を供給する。以下、この信号を「WORD信号」と称す。例えば、HighレベルのWORD信号が入力された画素21Lが読出しを行う対象の画素となり、それ以外の画素21Lには、LowレベルのWORD信号が入力されるように構成されている。

0145

これにより、論理値1のWORD信号が入力された画素21Lに対応するデータ記憶部212Lのラッチ回路214_0〜214_Nが有効となる。そして、これらラッチ回路214_0〜214_Nからビット信号SIG[0]〜SIG[N]がローカルビット線LBLL[0]〜LBLL[N]を介してR/Wバッファ480L_0〜480L_Sに読み出される。

0146

アドレスデコーダ470Lは、ADR[r]で決定される順番で、担当する(K+1)個の画素21L_0〜21L_Kに対してHighレベルのWORD信号を順次供給していく。従って、順次、担当する各画素21Lのラッチ回路214L_0〜214L_Nからビット信号SIG[0]〜SIG[N]が読み出される。

0147

アドレスデコーダ470Rは、アドレスバッファ450に接続されていると共に、画素21Rに対応するデータ記憶部212Rに接続されている。

0148

アドレスデコーダ470Rは、ビット信号SIG[0]〜SIG[N]を読み出す対象の画素が右側の(K+1)個の画素21R_0〜21R_Kとなるのみで、アドレスデコーダ470Lと同様の構成となる。

0149

R/Wバッファ480L_0〜480L_Sは、DFF430_0〜430_Sと、RENコントロール回路460Lとに接続されている。

0150

R/Wバッファ480L_0〜480L_Sは、リードイネーブル信号RENLに従って、アドレスデコーダ470Lによって読出し対象として指定された画素21Lのラッチ回路214_0〜214_Nからビット信号SIG[0]〜SIG[N]を読み出す。そして、読出したビット信号SIG[0]〜SIG[N]をDFF430_0〜430_Sに転送(セット)する。

0151

R/Wバッファ480R_0〜480R_Sは、DFF430_0〜430_Sと、RENコントロール回路460Rとに接続されている。

0152

R/Wバッファ480R_0〜480R_Sは、リードイネーブル信号RENRに従って、アドレスデコーダ470Rによって読出し対象として指定された画素21Rのラッチ回路214[0]〜214[N]からビット信号SIG[0]〜SIG[N]を読み出す。そして、読出したビット信号SIG[0]〜[N]をDFF430_0〜430_Sに転送(セット)する。

0153

なお、クラスタ400_mは、図9で説明した機能を持つのであれば、図10に例示した構成に限定されない。

0154

また、アドレスバッファ450、RENコントロール回路460L及び460R、アドレスデコーダ470L及び470R並びにR/Wバッファ480L及び480Lは、特許請求の範囲に記載の読出回路の一例である。

0155

[クロックリピータの構成例]
図11は、本技術の第1の実施の形態におけるクロックリピータ410の一構成例を示すブロック図である。このクロックリピータ410は、NAND回路411とインバータ412とを備える。

0156

NAND回路411は、2つの入力端子と1つの出力端子とを備える。2つの入力端子の一方にはMCLKが入力され、他方には電源電圧VDDが入力されている。NAND回路411の出力端子はインバータ412の入力端子に接続されている。即ち、NAND回路411の一方の入力端子にはHighレベル(論理値1)で固定された信号が入力され、他方の入力端子にはMCLKが入力されている。そのため、NAND回路411の出力端子からは、MCLKの反転信号xMCLKが出力される。

0157

インバータ412は、入力端子に入力された信号xMCLKを反転し、この反転信号をMCLKとして出力する。

0158

なお、クロックリピータ410は、図9で説明した機能を持つのであれば、図11に例示した回路に限定されない。

0159

[アービトレーション回路の構成例]
図12は、本技術の第1の実施の形態におけるアービトレーション回路420の一構成例を示すブロック図である。このアービトレーション回路420は、DFF429と、AND回路493及び494と、NOR回路495及び496と、インバータ497とを備える。NOR回路495は、PMOSトランジスタ421及び422と、NMOSトランジスタ423及び424とを備える。NOR回路496は、PMOSトランジスタ425及び426と、NMOSトランジスタ427及び428とを備える。インバータ497は、PMOSトランジスタ491と、NMOSトランジスタ492とを備える。

0160

PMOSトランジスタ421のソースは電源電圧VDDに接続され、ドレインはPMOSトランジスタ422のソースに接続されている。PMOSトランジスタ422のドレインはNMOSトランジスタ423及び424のドレインに接続されている。NMOSトランジスタ423及び424のソースは接地電位(VSS)に接続されている。PMOSトランジスタ422及びNMOSトランジスタ424のゲートと、AND回路493の(P+1)個の入力端子のうちの1つとは、DFF429のQ端子に接続されている。

0161

PMOSトランジスタ421及びNMOSトランジスタ423のゲートには、垂直駆動回路27からの開始指示信号SETIN又はクラスタ400_(m−1)からの開始指示信号SETOUTが入力される。

0162

ここで、開始指示信号SETIN及びSETOUTは、クラスタ400_mに対して、読出動作及び転送動作の開始を指示する信号である。例えば、SELECTEDをLowレベルからHighレベルに変化させるのに必要な期間(例えば、MCLKの2クロックの期間)だけHighレベルとなる信号である。

0163

また、PMOSトランジスタ421及び422と、NMOSトランジスタ423及び424とは、上記の接続構成によって、2入力1出力のNOR回路495を構成している。

0164

一方、PMOSトランジスタ425のソースは電源電圧VDDに接続され、ドレインはPMOSトランジスタ426のソースに接続されている。PMOSトランジスタ426のドレインはNMOSトランジスタ427及び428のドレインに接続されている。NMOSトランジスタ427及び428のソースは接地電位に接続されている。PMOSトランジスタ425及びNMOSトランジスタ427のゲートは、AND回路493の出力端子に接続されている。

0165

PMOSトランジスタ426及びNMOSトランジスタ428のゲートは、PMOSトランジスタ422のドレインとNMOSトランジスタ424のドレインとの接続部(即ち、NOR回路495の信号出力部)に接続されている。PMOSトランジスタ426のドレインとNMOSトランジスタ428のドレインとの接続部は、DFF429のD端子に接続されている。

0166

また、PMOSトランジスタ425及び426と、NMOSトランジスタ427及び428とは、上記の接続構成によって、2入力1出力のNOR回路496を構成している。

0167

DFF429のD端子にはNOR回路496の出力端子が接続され、クロック端子にはMCLKが入力され、Q端子からは、MCLKの入力タイミングでNOR回路496の出力信号がSELECTEDとして出力される。このSELECTEDは、アービトレーション回路420内のAND回路493及びNOR回路495だけでなく、外部のトライステートバッファ440にも出力される。

0168

また、PMOSトランジスタ491のソースは電源電圧VDDに接続され、ドレインはNMOSトランジスタ492のドレインに接続されている。NMOSトランジスタ492のソースは接地電位に接続されている。PMOSトランジスタ491及びNMOSトランジスタ492のゲートはDFF429のQ端子に接続されている。

0169

また、PMOSトランジスタ491と、NMOSトランジスタ492とは、上記の接続構成によって、インバータ497を構成している。

0170

即ち、インバータ497の入力端子には、SELECTEDが入力され、これを反転したxSELECTEDが出力端子から出力される。このxSELECTEDは、外部のトライステートバッファ440、アドレスバッファ450、RENコントロール回路460L及び460Rに出力される。

0171

AND回路493は、(P+1)個の入力端子と1個の出力端子とを有する。(P+1)個の入力端子には、SELECTEDと、ADR[P:0]のビット信号ADR[0]〜ADR[P]とが入力される。そして、出力端子からは、入力信号の論理積演算結果を示す信号がリセット信号RSTとして出力される。なお、リセット信号RSTの初期値はLowレベルとなっている。

0172

具体的に、AND回路493は、入力信号のいずれか1つでもLowレベルのときにLowレベルのリセット信号RSTを出力する。一方、全ての入力信号がHighレベルのときに、全ての担当画素からのデジタル信号SIGの読出しが終了したとして、Highレベルのリセット信号RSTを出力する。ここで、Highレベルのリセット信号RSTは、SELECTEDをLowレベルにリセットするための信号となる。

0173

AND回路494は、(P+1)個の入力端子と1個の出力端子とを有し、(P+1)個の入力端子がDFF429のQ端子及びアドレスバッファ450_0〜450_Sに接続されている。更に、出力端子がクラスタ400_(m+1)のアービトレーション回路420に接続されている。(P+1)個の入力端子には、ADR[P:0]のビット信号ADR[0]〜ADR[P]のうち、リードイネーブル信号RENとして選択されたADR[r]以外のビット信号が入力される。そして、出力端子からは、入力信号の論理積の演算結果を示す信号が開始指示信号SETOUTとして出力される。

0174

AND回路494は、具体的に、入力信号のいずれか1つでもLowレベルのときにLowレベルの開始指示信号SETOUTを出力し、全ての入力信号がHighレベルのときにHighレベルの開始指示信号SETOUTを出力する。即ち、ビット信号ADR[0]〜ADR[P]のうちADR[r]を除く全てがHighレベルのときに、次段のクラスタ400_(m+1)にHighレベルの開始指示信号SETOUTを出力する。これにより、ビット信号ADR[0]〜ADR[P]が全てHighレベルとなる1クロック前の時点でHighレベルの開始指示信号SETOUTが次段のクラスタ400_(m+1)に出力される。

0175

ここで、SELECTEDの初期値はLowレベルであり、Highレベルの開始指示信号SETIN又はSETOUTがNOR回路495に入力されることで、NOR回路495からはLowレベルの信号が出力される。一方、AND回路493にも、LowレベルのSELECTEDが入力されるため、AND回路493から出力されるリセット信号RSTはLowレベルとなる。

0176

従って、NOR回路496の2つの入力端子にはいずれもLowレベルの信号が入力され、その出力信号はHighレベルとなる。このHighレベルの信号は、DFF429にてMCLKの入力タイミングでHighレベルのSELECTEDとして出力される。また、このHighレベルのSELECTEDは、インバータ497に入力され、インバータ497からはLowレベルのxSELECTEDが出力される。

0177

一方、DFF429から出力されたHighレベルのSELECTEDは、AND回路493と、NOR回路495とに入力される。NOR回路495は、入力されるSELECTEDがHighレベルの間は、入力される開始指示信号SETIN又はSETOUTの信号レベルにかかわらずLowレベルの出力信号をNOR回路496に出力し続ける。

0178

また、AND回路493は、SELECTEDを含む全ての入力信号がHighレベルとなるまではLowレベルの信号をNOR回路496に出力し続ける。従って、NOR回路496の出力信号もHighレベルを維持する。即ち、SELECTEDがHighレベルを維持する。

0179

一方、AND回路494は、ADR[P:0]のうちADR[r]を除く全てのビット信号がHighレベルになったときのみHighレベルの開始指示信号SETOUTを次段のクラスタ400_(m+1)に出力する。

0180

なお、アービトレーション回路420は、図9で説明した機能を持つのであれば、図12に例示した回路に限定されない。

0181

[トライステートバッファの構成例]
図13は、本技術の第1の実施の形態におけるトライステートバッファ440の一構成例を示すブロック図である。このトライステートバッファ440は、PMOSトランジスタ441と、NMOSトランジスタ442と、インバータ443及び444とを備える。

0182

PMOSトランジスタ441のソースは電源電圧VDDに接続されドレインはインバータ444の電源端子に接続されている。NMOSトランジスタ442のソースは接地電位に接続されドレインはインバータ444の接地端子に接続されている。インバータ443の出力端子はインバータ444の入力端子に接続されている。

0183

PMOSトランジスタ441のゲートにはSELECTEDが入力され、NMOSトランジスタ442のゲートにはxSELECTEDが入力される。インバータ443の入力端子には、クラスタ400_mの入力端子に入力された入力信号Din[n]が入力される。なお、入力信号Din[n]は、ADR[P:0]のビット信号ADR[n]、デジタル信号SIGのビット信号SIG[n]又は時刻コードのビット信号FFin[n]のいずれかの信号となる。従って、各信号のビット数によって「n」の最大値が変わる。

0184

SELECTEDがLowレベルのときは、xSELECTEDがHighレベルとなって、PMOSトランジスタ441及びNMOSトランジスタ442がオン状態となる。これによって、インバータ444に電源が供給された状態となる。従って、インバータ443に入力された入力信号Din[n]が反転され、この反転信号がインバータ444で反転されて入力信号Din[n]として出力される。即ち、クラスタ400_mが読出動作及び転送動作を行うクラスタに選択されていないときは、トライステートバッファ440が有効となって、入力信号Din[n]がDFF430のD端子に入力される。これにより、DFF430は、MCLKの入力に応じて入力信号Din[n]を出力するシフトレジスタの動作を行う。

0185

一方、SELECTEDがHighレベルのときは、xSELECTEDがLowレベルとなって、PMOSトランジスタ441及びNMOSトランジスタ442がオフ状態となる。これによって、インバータ444に電源が供給されない状態となる。従って、インバータ444の出力端子はハイインピーダンス(HiZ)状態となる。即ち、クラスタ400_mが読出動作及び転送動作を行うクラスタに選択されたときは、トライステートバッファ440がDFF430から切り離された状態(無効状態)となる。

0186

なお、トライステートバッファ440は、図9で説明した機能を持つのであれば、図13に例示した回路に限定されない。

0187

[アドレスバッファの構成例]
図14は、本技術の第1の実施の形態におけるアドレスバッファ450の一構成例を示すブロック図である。このアドレスバッファ450は、インバータ451と、NOR回路452及び453とを備える。

0188

インバータ451の出力端子は、NOR回路452の2つの入力端子の一方に接続され、インバータ451の入力端子にはADR[P:0]のpビット目のビット信号ADR[p]が入力される。インバータ451は、入力されたビット信号ADR[p]を反転し、その反転信号xADR[p]をNOR回路452の一方の入力端子に入力する。

0189

NOR回路452の他方の入力端子にはxSELECTEDが入力される。従って、NOR回路452は、信号xADR[p]とxSELECTEDとの否定論理和を演算し、その演算結果を示す信号を出力する。この信号は、インバータ451の入力端子に入力されたビット信号ADR[p]と同じとなる。

0190

NOR回路453の2つの入力端子の一方にはビット信号ADR[p]が入力され、入力端子の他方にはxSELECTEDが入力される。従って、NOR回路453は、ビット信号ADR[p]とxSELECTEDとの否定論理和を演算し、その演算結果を示す信号を出力する。この信号は、NOR回路453の一方の入力端子に入力されたビット信号ADR[p]を反転した信号xADR[p]と同じとなる。

0191

なお、アドレスバッファ450は、図9で説明した機能を持つのであれば、図14に例示した回路に限定されない。

0192

[RENコントロール回路の構成例]
図15は、本技術の第1の実施の形態におけるRENコントロール回路460Lの一構成例を示すブロック図である。このRENコントロール回路460Lは、PMOSトランジスタ461及び462と、NMOSトランジスタ463及び464とを備える。

0193

PMOSトランジスタ461のソースは電源電圧VDDに接続され、ドレインはPMOSトランジスタ462のソースに接続されている。PMOSトランジスタ462のドレインはNMOSトランジスタ463及び464のドレインに接続され、NMOSトランジスタ463及び464のソースは接地電位に接続されている。

0194

PMOSトランジスタ461及びNMOSトランジスタ463のゲートには、リードイネーブル信号RENとして選択されたビット信号ADR[r]が入力される。一方、PMOSトランジスタ462及びNMOSトランジスタ464のゲートには、xSELECTEDが入力される。

0195

また、PMOSトランジスタ461及び462と、NMOSトランジスタ463及び464とは、上記の接続構成によって、2入力1出力のNOR回路を構成している。

0196

従って、xSELECTEDがHighレベルのときは、ビット信号ADR[r]の信号レベルにかかわらずLowレベルの出力信号がリードイネーブル信号RENLとして、R/Wバッファ480Lに出力される。但し、この場合は、SELECTEDがLowレベルとなるのでR/Wバッファ480Lは無効となっている。

0197

一方、xSELECTEDがLowレベルのときは、ビット信号ADR[r]がHighレベルのときにLowレベルの出力信号がリードイネーブル信号RENLとして、R/Wバッファ480Lに出力される。また、ビット信号ADR[r]がLowレベルのときにHighレベルの出力信号がリードイネーブル信号RENLとして、R/Wバッファ480Lに出力される。

0198

即ち、ビット信号ADR[r]がLowレベルのときに、リードイネーブル信号RENLがHighレベルとなって、R/Wバッファ480Lにおいて画素21Lからのデジタル信号SIG[N:0]のビット信号の読出しが行われる。

0199

なお、RENコントロール回路460Rについては、以下の点が異なるのみで回路構成はRENコントロール回路460Lと同様となる。即ち、ビット信号ADR[r]に代えてその反転信号xADR[r]が入力される点と、出力信号をリードイネーブル信号RENRとする点と、リードイネーブル信号RENRの出力先がR/Wバッファ480Rである点とが異なるのみである。同様の回路構成で反転信号xADR[r]が入力されるため、信号xADR[r]がLowレベル(信号ADR[r]がHighレベル)のときに、リードイネーブル信号RENRがHighレベルとなる。これにより、R/Wバッファ480Rにおいて画素21Rからのデジタル信号SIG[N:0]のビット信号の読出しが行われる。

0200

なお、RENコントロール回路460L及び460Rは、図9で説明した機能を持つのであれば、図15に例示した回路に限定されない。

0201

[アドレスデコーダの構成例]
図16は、本技術の第1の実施の形態におけるアドレスデコーダ470Lの一構成例を示すブロック図である。このアドレスデコーダ470Lは、AND回路471L_00〜471L_0i(iは整数)と、471L_10〜471L_1iと、・・・471L_(R−1)0〜471L_(R−1)(C−1)とを備える。ここで、「R」は、クラスタ400_mの担当する左側の画素21Lの総行数であり「C」は総列数である。なお、R×C=(K+1)となる。

0202

例えば、AND回路471L_00はクラスタ400_mが担当する(K+1)個の画素21L_00〜21L_(R−1)(C−1)のうち0行0列目の画素21L_00を指定(選択)する信号(WORD信号)を生成する回路となる。また、AND回路471L_10は1行0列目の画素21L_10を指定するWORD信号を生成する回路となる。なお、この行列の番号は、各クラスタの担当する(K+1)個の画素21L毎に設定される。

0203

同様に、データ記憶部212L_00は、0行0列目の画素21L_00に対応し、データ記憶部212L_10は、1行0列目の画素21L_10に対応する。また、SIG00[N:0]は、データ記憶部212L_00のラッチ回路214_0〜214_Nに記憶(ラッチ)されたデジタル信号SIG[N:0]のデータを示す。また、SIG10[N:0]は、データ記憶部212L_10のラッチ回路214_0〜214_Nに記憶されたデジタル信号SIG[N:0]のデータを示す。

0204

以下、AND回路471L_00〜471L_(R−1)(C−1)は、区別する必要が無い場合に、単に「AND回路471L」と称す。また、データ記憶部212L_00〜212L_(R−1)(C−1)は、左側の画素21L_00〜21L_(R−1)(C−1)に対応するデータ記憶部212であり、区別する必要が無い場合に、単に「データ記憶部212L」と称す。

0205

AND回路471Lは、第1〜第(P+1)の入力端子と1個の出力端子とを有する。第1〜第(P+1)の入力端子はアドレスバッファ450に接続され、出力端子はデータ記憶部212Lのラッチ制御回路213に接続されている。

0206

第1〜第(P+1)の入力端子には、ビット信号ADR[0]〜ADR[P]と、これらの反転信号xADR[0]〜xADR[P]とのうちから、いずれか(P+1)個のビット信号が入力される。

0207

例えば、第1〜第(P+1)の入力端子に、ビット信号ADR[0]〜ADR[P−1]と、信号xADR[P]を入力して、これら入力信号の論理積演算の結果によって、担当する(K+1)個の画素21Lのうちの1つの画素21Lを指定する。

0208

また、例えば、第1〜第(P+1)の入力端子には、ビット信号ADR[0]〜ADR[P]と、信号xADR[0]〜xADR[P]との両者の同じビット位置の信号についてはいずれか一方を入力する。

0209

即ち、第1の入力端子にADR[0]又はxADR[0]を入力し、第2の入力端子にADR[1]又はxADR[1]を入力し、・・・、第(P+1)の入力端子にADR[P]又はxADR[P]を入力する。このように、第(p+1)の入力端子には、ADR[p]及びxADR[p]のうちいずれか一方が入力される。

0210

このような入力の組合せにより、それぞれ異なる組合せとなる入力信号がAND回路471L_00〜471L_(R−1)(C−1)の第1〜第(P+1)の入力端子に入力されるように構成されている。なお、この組合せは、アドレスデコーダ470Rの有するAND回路471R_00〜471R_(R−1)(C−1)も含めた上でそれぞれが異なる組合せとなるように構成されている。

0211

これにより、MCLKに同期して刻々変化するADR[P:0]の入力に応じて、(K+1)個の画素21L及び(K+1)個の画素21Rにそれぞれ対応するAND回路471L及び471Rのうち、いずれか1つのみがHighレベルの信号を出力する。そして、残りのAND回路471L及び471RはLowレベルの信号を出力する。これら出力信号は、データ記憶部212L_00〜212L_(R−1)(C−1)及びデータ記憶部212R_00〜212R_(R−1)(C−1)のラッチ制御回路213にWORD信号として入力される。

0212

なお、アドレスデコーダ470Rについては、対応する画素がクラスタ400_mの担当する右側の(K+1)個の画素21Rとなる点が異なるのみで回路構成はアドレスデコーダ470Lと同様となる。即ち、アドレスデコーダ470Lの各構成部、各信号及びローカルビット線に付された左側を示す「L」を、右側を示す「R」に置換した構成と同様となる。

0213

なお、アドレスデコーダ470L及び470Rは、図9で説明した機能を持つのであれば、図16に例示した回路に限定されない。

0214

[R/Wバッファの構成例]
図17は、本技術の第1の実施の形態におけるR/Wバッファ480Lの一構成例を示すブロック図である。以下、このR/Wバッファ480Lのローカルビット線LBLLに接続された端子をR_IOとし、トライステートバッファ440の出力端子に接続された端子をW_IOとする。

0215

このR/Wバッファ480Lは、インバータ481及び490と、NANDゲート482と、NORゲート483と、PMOSトランジスタ484、486、487及び491と、NMOSトランジスタ485、488及び489とを備える。

0216

インバータ481は、ライトイネーブル信号WENを反転してNORゲート483に出力するものである。NANDゲート482は、ライトイネーブル信号WENと、端子W_IOからの入力ビットとの否定論理積をPMOSトランジスタ484のゲートに出力するものである。NORゲート483は、インバータ481からの信号と端子W_IOからの入力ビットとの否定論理和をNMOSトランジスタ485のゲートに出力するものである。

0217

PMOSトランジスタ484及びNMOSトランジスタ485は、電源と接地端子との間において直列に接続されている。また、PMOSトランジスタ484及びNMOSトランジスタ485の接続点が、端子R_IOと、PMOSトランジスタ487及びNMOSトランジスタ488のそれぞれのゲートとに接続されている。

0218

インバータ490は、リードイネーブル信号RENLを反転してPMOSトランジスタ486のゲートに出力するものである。

0219

PMOSトランジスタ486及び487とNMOSトランジスタ488及び489とは、電源と接地端子との間において直列に接続されている。また、NMOSトランジスタ489のゲートには、リードイネーブル信号RENLが入力される。

0220

上述の構成により、R/Wバッファ480Lは、リードイネーブル信号RENLに従って端子R_IOから読み出されたビットを反転して端子W_IOから出力する。また、R/Wバッファ480Lは、ライトイネーブル信号WENに従って端子W_IOから入力されたビットを端子R_IOから出力する。

0221

PMOSトランジスタ491は、アドレスバッファ450からのビット信号ADR[r]を反転した信号xADR[r]に従って、ローカルビット線LBLLをプリチャージするものである。ここで、ADR[r]は、ローカルビット線LBLLのプリチャージを指示する信号も兼ねており、例えば、ローカルビット線LBLLを介してビットを読み出す直前にプリチャージが指示される。これにより、ラッチ回路214からローカルビット線LBLLへ信号を出力する際に、ラッチ回路214内部の初期電圧が変動し、ローカルビット線LBLLの信号が上書きされることを防止することができる。また、ラッチ回路214の面積を最小化することができる。

0222

なお、R/Wバッファ480Rについては、対応する画素がクラスタ400_mが担当する右側の画素21Rとなる点と、PMOSトランジスタ491に入力される信号がビット信号ADR[r]となる点とが異なるのみで回路構成はR/Wバッファ480Lと同様となる。即ち、各信号やビット線に付された左側を示す「L」を右側を示す「R」に置換した構成と同様となる。

0223

なお、R/Wバッファ480L及び480Rは、図9で説明した機能を持つのであれば、図17に例示した回路に限定されない。

0224

[時刻コード転送部の動作例]
まず、動作例を説明するためのより具体的な構成を説明する。

0225

図18は、第1の実施の形態における時刻コード転送部23の具体的な構成例を示すブロック図である。この時刻コード転送部23は、クラスタ400_0、400_1及び400_2の3つのクラスタと、カウンタ401とを備える。以下、クラスタ400_0、400_1及び400_2を、単に「クラスタ0」、「クラスタ1」及び「クラスタ2」と称す。

0226

クラスタ0〜2は、各々が、自身の左側の8個の画素21Lと、右側の8個の画素21Rとの計16個の画素21を担当の画素として割り当てられている(K=7)。また、カウンタ401は、4ビットのアドレスデコード信号ADR[3:0](P=3)を生成し、生成したADR[3:0]をMCLKに同期させてクラスタ2に供給する。ここで、ADR[3:0]のビットのうちADR[2](r=2)がリードイネーブル信号RENとして設定されているとする。また、デジタル信号SIG[N:0]のデジタルデータは4ビットのデータであるとする(N=3)。

0227

図19は、第1の実施形態におけるアドレスデコーダ470Lの具体的な構成例を示すブロック図であり、図20は、第1の実施形態におけるアドレスデコーダ470Rの具体的な構成例を示すブロック図である。

0228

図19及び図20に示すように、アドレスデコーダ470Lは、4つの入力端子と1つの出力端子とを有するAND回路471L_00〜471L_03及び471L_10〜471L_13を備える。また、アドレスデコーダ470Rは、4つの入力端子と1つの出力端子とを有するAND回路471R_00〜471R_03及び471R_10〜471R_13を備える。

0229

以下、AND回路471L_00〜471L_03及び471L_10〜471L_13は、「AND回路471L_00〜471L_13」と称す。また、AND回路471R_00〜471R_03及び471R_10〜471R_13は、「AND回路471R_00〜471R_13」と称す。また、AND回路471L_00〜471L_13及びAND回路471R_00〜471R_13を区別する必要が無い場合に、単に「AND回路471_00〜471_13」と称す。

0230

また、AND回路471L_00〜471L_13は、データ記憶部212L_00〜212L_03及び212L_10〜212L_13のうち互いに末尾の番号が同じものに対応する。また、AND回路471R_00〜471R_13は、データ記憶部212R_00〜212R_03及び212R_10〜212R_13のうち互いに末尾の番号が同じものに対応する。

0231

以下、データ記憶部212L_00〜212L_03及び212L_10〜212L_13は、「データ記憶部212L_00〜212L_13」と称す。また、データ記憶部212R_00〜212R_03及び212R_10〜212R_13は、「データ記憶部212R_00〜212R_13」と称す。

0232

データ記憶部212L_00〜212L_13は、画素21L_00〜21L_03及び21L_10〜21L_13に対応するデータ記憶部であり、データ記憶部212L_0〜212L_7に対応する。また、データ記憶部212R_00〜212R_13は、画素21R_00〜21R_03及び21R_10〜21R_13に対応するデータ記憶部であり、データ記憶部212R_0〜212R_7に対応する。

0233

以下、画素21L_00〜21L_03及び21L_10〜21L_13は、「画素21L_00〜21L_13」と称し、画素21R_00〜21R_03及び21R_10〜21R_13は、「画素21R_00〜21R_13」と称す。

0234

アドレスデコーダ470LのAND回路471L_00〜471L_13のそれぞれの4つの入力端子には、ADR[3:0]及びxADR[3:0]のビット信号のうちのいずれか4つが入力される。同様に、アドレスデコーダ470RのAND回路471R_00〜471R_13のそれぞれの4つの入力端子には、ADR[3:0]及びxADR[3:0]のビット信号のうちのいずれか4つが入力される。

0235

具体的に、アドレスデコーダ470LのAND回路471L_00の4つの入力端子には、xADR[0]、xADR[1]、xADR[2]及びxADR[3]が入力される。この場合、ADR[3:0]の4ビットの信号の全てがLowレベル(0000)となるときに出力信号がHighレベルとなって画素21L_00が指定されることになる。

0236

また、アドレスデコーダ470RのAND回路471R_00の4つの入力端子には、xADR[0]、xADR[1]、ADR[2]及びxADR[3]が入力される。この場合、ADR[3:0]の4ビットの信号のうちADR[2]を除く信号が全てLowレベル(0010)となるときに出力信号がHighレベルとなって画素21R_00が指定されることになる。

0237

即ち、アドレスデコーダ470Lでは、ADR[2]がLowレベルのときに4つの入力が全てHighレベルとなり得る組み合わせが、AND回路471L_00〜471L_13に入力される。また、アドレスデコーダ470Rでは、ADR[2]がHighレベルのときに4つの入力が全てHighレベルとなり得る組み合わせがAND回路471R_00〜471R_13に入力される。これは、リードイネーブル信号RENとしてADR[2]が設定されているためである。

0238

上記構成により、クラスタ0〜2は、画素21L_00〜21L_13のデータ記憶部212L_00〜212L_13からデジタル信号SIG00[3:0]〜SIG03[3:0]及びSIG10[3:0]〜SIG13[3:0]を読み出す。また、クラスタ0〜2は、データ記憶部212R_00〜212R_13からデジタル信号SIG00[3:0]〜SIG13[3:0]を読み出す。

0239

図21は、図18図20の具体的構成においてクラスタとその担当画素との関係を示す概念図である。図21に示すように、クラスタ0〜2は、各々が自身の左側の2行4列の計8個の画素21L_00〜21L_13と、右側の2行4列の計8個の画素21R_00〜21R_13とを担当している。

0240

以下、各クラスタの担当する左側の1行目の画素21L_00〜21L_03に、16進数で0〜3の番号を付し、左側の2行目の画素21L_10〜21L_13に8〜Bの番号を付す。一方、アドレスデコーダ470Rの担当する右側の1行目の画素21R_00〜21R_03に、16進数で4〜7の番号を付し、右側の2行目の画素21R_10〜21R_13にC〜Fの番号を付す。そして、各クラスタの担当する16個の画素を画素21_0〜21_Fと称す。また、画素21_0〜21_Fのラッチ回路214_0〜214_3に記憶されたデジタル信号SIG00[3:0]〜SIG13[3:0]を、「デジタル信号SIG0[3:0]〜SIGF[3:0]」と称す。

0241

図22は、図18図20の具体的構成例の動作例を示すタイミングチャートである。また、図23は、図22に示す動作例においてデータ出力状態の一例を示すタイミングチャートである。なお、図23において、出力部28のSRAM28aの格納データを示す番号は、画素21に付した16進数の番号に対応する(図21を参照)。また、図22及び図23において、信号の末尾に付された0はクラスタ0の信号を示し、1はクラスタ1の信号を示す。なお、図22及び図23では、クラスタ2の信号は省略されている。

0242

図22に示すように、時刻T1において、垂直駆動回路27からクラスタ0にHighレベルの開始指示信号SETIN0が入力されたとする。これにより、クラスタ0のアービトレーション回路420内のNOR回路496の出力端子からDFF429のD端子にHighレベルの信号が入力される。これは、NOR回路496の入力端子の1つに入力されるリセット信号RST0の初期値がLowレベルであるためである。この状態でDFF429のクロック端子にMCLKが入力されると、時刻T2において、DFF429のQ端子からはHighレベルのSELECTED0が出力される。

0243

SELECTED0がHighレベルとなる状態は、クラスタ0がデジタル信号SIG[3:0]の読出動作及び転送動作を行うクラスタとして選択された状態を示す。このSELECTED0は、アービトレーション回路420の初段のNOR回路495にも入力されるため、SELECTED0がHighレベルになった後は、開始指示信号SETIN0がLowレベルになっても、DFF429のQ端子(=SELECTED0)はHighレベルを出し続けることになる。

0244

一方、クラスタ1及び2は、SELECTED1及びSELECTED2(図示略)がLowレベルとなっているため、トライステートバッファ440_0〜440_3が有効となる。そのため、これらのDFF430_0〜430_3は、トライステートバッファ440_0〜440_3を介して入力された入力信号Din[3:0]を、MCLKに同期させてビット単位で出力部28側のクラスタに転送するシフトレジスタの動作を行う。

0245

即ち、クラスタ2のDFF430_0〜430_3は、MCLKの入力に応じてカウンタ401から入力されたADR[3:0]をクラスタ1に順次転送する。更に、クラスタ1のDFF430_0〜430_3は、MCLKの入力に応じてクラスタ2から入力されたADR[3:0]をクラスタ0に順次転送する。

0246

また、クラスタ0では、SELECTED0がHighレベルであるため、アドレスバッファ450_0〜450_3、R/Wバッファ480L_0〜480L_3及び480R_0〜480R_3が有効となる。この状態では、クラスタ2からクラスタ1を経由して順次転送されてきたADR[3:0]がアドレスバッファ450_0〜450_3を通じて、ADR[3:0]及びxADR[3:0]となってアドレスデコーダ470L及び470Rに転送される。これにより、画素21_0〜21_Fのうち、ADR[3:0]の示すアドレスに対応する画素21が指定(選択)される。これは、従来のWORD信号に相当する信号であるADR[3:0]が、出力部28へのデータ転送クロックであるMCLKと同期した信号であることを示す。このことは、リードイネーブル信号RENに相当するADR[2]及びxADR[2]についても同様となる。

0247

また、クラスタ0ではSELECTED0がHighレベルであるため、RENコントロール回路460L及び460Rも有効となる。そして、RENコントロール回路460Lは、ADR[2]がLowレベルのときにHighレベルのリードイネーブル信号RENLをR/Wバッファ480L_0〜480L_3に供給する。これにより、R/Wバッファ480L_0〜480L_3の読出動作が許可された状態となる。そして、アドレスデコーダ470Lで指定された画素21Lに対応するデータ記憶部212Lのラッチ回路214_0〜214_3からデジタル信号[3:0]がローカルビット線LBLL[0]〜[3]を介して読み出される。図23に示す例では、最初に左側の画素21_0が指定され、画素21_0に対応するデータ記憶部212L_00のラッチ回路214_0〜214_3からデジタル信号SIG0[3:0]が読み出される。

0248

クラスタ0のDFF430_0〜430_3は、MCLKの入力に応じて、読み出された(セットアップされた)デジタル信号SIG0[3:0]を出力部28に転送する。なお、この転送のタイミングで右側の次の画素21_4からのデジタル信号SIG4[3:0]の読出しが行われる。

0249

一方、RENコントロール回路460Rは、xADR[2]がLowレベルのときにHighレベルのリードイネーブル信号RENRをR/Wバッファ480R_0〜480R_3に供給する。これにより、R/Wバッファ480R_0〜480R_3の読出動作が許可された状態となる。そして、アドレスデコーダ470Rで指定された画素21Rに対応するデータ記憶部212Rのラッチ回路214_0〜214_3からデジタル信号SIG[3:0]がローカルビット線LBLR[0]〜[3]を介して読み出される。図23に示す例では、最初に右側の画素21_4が指定され、画素21_4に対応するデータ記憶部212R_00のラッチ回路214_0〜214_3からデジタル信号SIG4[3:0]が読み出される。

0250

クラスタ0のDFF430_0〜430_3は、MCLKの入力に応じて、読み出されたデジタル信号SIG4[3:0]を出力部28に転送する。なお、この転送のタイミングで左側の次の画素21_1からのデジタル信号SIG1[3:0]の読出しが行われる。

0251

図22及び図23に示す動作例では、ADR[2]は、MCLKに同期してHighレベルとLowレベルとを交互に繰り返し出力する信号となっている。そして、ADR[2]から生成されたリードイネーブル信号RENLもMCLKに同期してHighレベルとLowレベルとを交互に繰り返し出力する信号となっている。また、xADR[2]から生成されたリードイネーブル信号RENRは、リードイネーブル信号RENLを反転した信号となっている。
即ち、リードイネーブル信号RENLがHighレベル(ADR[2]がLowレベル)のときは画素21Lからデジタル信号SIG[3:0]が読み出される。一方、リードイネーブル信号RENRがHighレベル(xADR[2]がLowレベル)のときは画素21Rからデジタル信号SIG[3:0]が読み出される。そのため、左右の画素21L及び21Rからデジタル信号SIG[3:0]を交互に順に読み出すと共に転送する動作が繰り返されることになる。これにより、図23に示す順番で画素21_0〜21_Fからデジタル信号SIG0[3:0]〜SIGF[3:0]が読み出されると共に出力部28のSRAM28aへと転送される。

0252

以上説明した読出動作及び転送動作を、ADR[3:0]が全てHighレベル(1111)となるまで繰り返し行う。これにより、クラスタ0の担当する画素21_0〜21_Fからのデジタル信号SIG0[3:0]〜SIGF[3:0]の読出動作及び転送動作が終了する。

0253

ここで、クラスタ0のアービトレーション回路420は、図22に示すように、ADR[3:0]が全てHighレベル(1111)となる1クロック前の時点である、ADR[2]のみがLowレベルとなる時刻T3にて、AND回路494の出力がHighレベルとなる。即ち、時刻T3にて、Highレベルの開始指示信号SETOUT0がクラスタ1に出力される。このHighレベルの開始指示信号SETOUT0は、開始指示信号SETIN1としてクラスタ1のアービトレーション回路420に入力される。

0254

その後、時刻T4にて、ADR[3:0]が全てHighレベルになると、クラスタ0のアービトレーション回路420内のAND回路493から出力されるリセット信号RST0がHighレベルとなってSELECTED0がLowレベルとなる。

0255

クラスタ1は、自身のアービトレーション回路420にHighレベルの開始指示信号SETIN1(SETOUT0)が入力されると、時刻T4にて、上記クラスタ0と同様にSELECTED1がHighレベルとなる。これにより、クラスタ1は、デジタル信号SIGの読出動作及び転送動作を行うクラスタとして選択された状態となる。

0256

一方、クラスタ2は、SELECTED2がLowレベルとなっており、DFF430_0〜430_3は、MCLKの入力に応じてカウンタ401からのADR[3:0]をビット単位でクラスタ1に順次転送する。

0257

これにより、クラスタ1は、上記クラスタ0と同様の動作にて自身の担当する画素21_0〜21_Fからデジタル信号SIG0[3:0]〜SIGF[3:0]を順次読み出す。クラスタ1のDFF430_0〜430_3は、MCLKの入力に応じて、順次読み出された(セットアップされた)デジタル信号SIG0[3:0]〜SIGF[3:0]をクラスタ0に順次転送する。

0258

また、クラスタ0は、SELECTED0がLowレベルとなっているため、トライステートバッファ440_0〜440_3が有効となる。従って、クラスタ0のDFF430_0〜430_3は、クラスタ1から順次転送されてきたデジタル信号SIG0[3:0]〜SIGF[3:0]をMCLKの入力に応じて出力部28に転送する。

0259

このような読出動作及びクラスタ0を中継した転送動作を、ADR[3:0]が全てHighレベル(1111)となるまで繰り返し行うことで、クラスタ1の担当する画素21_0〜21_Fに対応するデータ記憶部212からのデジタル信号SIG0[3:0]〜SIGF[3:0]の読出動作及び転送動作が終了する。

0260

なお、クラスタ0のときと同様に、ADR[3:0]が全てHighレベル(1111)となる1つ前の時点である、ADR[2]のみがLowレベルとなる時刻T5にて、AND回路494の出力がHighレベルとなる。即ち、時刻T5にて、Highレベルの開始指示信号SETOUT1がクラスタ2に出力される。このHighレベルの開始指示信号SETOUT1は、開始指示信号SETIN2としてクラスタ2のアービトレーション回路420に入力される。

0261

これにより、クラスタ2は、SELECTED2がHighレベルとなり、デジタル信号SIGの読出動作及び転送動作を行うクラスタとして選択された状態となる。

0262

以降の動作は、読出したデジタル信号SIG0[3:0]〜SIGF[3:0]を、クラスタ1及び0を中継して出力部28に転送する以外は、上記クラスタ0及び1の動作と同様となるので記載を省略する。

0263

図24は、クラスタを用いた転送においてリードイネーブル信号REN及びADR[3:0]をMCLKと非同期に転送した場合の動作例を示すタイミングチャートである。

0264

ここで、クラスタを用いた転送には、DFF340の上記MCLKに同期した転送動作の前に、デジタル信号SIG[3:0]をクラスタ(DFF340)にセットアップする動作が必要となる。しかし、非同期とした場合、このセットアップ動作とMCLKによる転送動作とが重なってしまう場合があり、重なった場合に信号の衝突が起きてしまう。そのため、セットアップが完了する(転送を開始する)までの待ち時間に、十分なマージンを確保する必要がある。

0265

例えば、図24に示すように、リードイネーブル信号RENの前後にMCLKを停止する期間3クロック(以下、クロックを「CLK」と称す))を設けることで衝突を回避する方法がある。

0266

上記説明した本技術の第1の実施の形態のようにMCLKの停止期間が全く必要ない場合の転送期間は、例えばクラスタが3つの場合、2CLK+3CLK×16画素=50CLKである。なお、最初に加算している2CLK分は、動作開始時にクラスタ0までADR[3:0]を転送する分のCLKとなる。また、セットアップと転送に3CLKが必要となる。これに対して、図24に示すように、3CLK分のMCLKの停止を加味すると(3CLK+3CLK)×16画素=96CLKとなり、約2倍の転送期間が必要となる。なお、図24に示す例では、リードイネーブル信号REN及びWORD信号を各クラスタに同時に供給する構成となる。

0267

[第1の実施の形態の効果]
本技術の第1の実施の形態によれば、画素21からのデジタル信号SIG[N:0]の読出しを制御する制御信号であるADR[P:0]を、MCLKに同期させて読出動作を行う回路(読出回路)に転送することが可能である。更に、リードイネーブル信号RENL及びRENRを、MCLKに同期させて読出回路に転送することが可能である。ここで、読出回路は、アドレスバッファ450、RENコントロール回路460L及び460R、アドレスデコーダ470L及び470R並びにR/Wバッファ480L及び480Rが該当する。

0268

これにより、非同期とした場合と比較して、画素21からのデジタル信号SIG[N:0]の読出し、及び読出したデジタル信号SIG[N:0]の出力部28への転送をより高速に行うことが可能となる。

0269

また、本技術の第1の実施の形態によれば、ADR[P:0]のビット信号ADR[0]〜ADR[P]のうちの1つであるADR[r]及びその反転信号xADR[r]からリードイネーブル信号RENL及びRENRを生成するようにした。これにより、リードイネーブル信号RENL及びRENRを簡易にMCLKに同期させて転送することが可能になると共に、別途リードイネーブル信号RENL及びRENRを生成する回路を設ける必要が無いため構成を簡易にすることが可能となる。その結果、回路面積縮小等が可能となる。

0270

また、本技術の第1の実施の形態によれば、時刻コード転送部23では、ビット毎に、左側の画素データを転送するローカルビット線LBLLと、右側の画素データを転送するローカルビット線LBLRとを個別に配線するようにした。

0271

これにより、左側の画素データの読出しが完了するタイミングの前に右側の画素データのR/Wバッファ480Rへの転送を開始することが可能である。その結果、画素データの読出しをより高速に行うことが可能となる。

0272

[変形例]
上記第1の実施の形態では、アドレスデコード信号ADR[3:0]のビット信号のうちADR[2]及びその反転信号xADR[2]からリードイネーブル信号RENL及びRENRを生成する動作例を説明したが、この変形例では、ADR[1]及びその反転信号xADR[1]からリードイネーブル信号RENL及びRENRを生成する点が第1の実施の形態と異なる。

0273

図25は、図22に示す動作例において、ADR[1]及びxADR[1]からリードイネーブル信号RENL及びRENRを生成した場合のデータ出力状態の一例を示すタイミングチャートである。以下、リードイネーブル信号RENL及びRENRを、単に「RENL」及び「RENR」と称する場合がある。

0274

図22に示すように、ADR[1]は、4CLK毎にLowレベルとHighレベルとが交互に繰り返される信号である。変形例では、この信号からRENLを生成する。また、ADR[1]を反転したxADR[1]からRENRを生成する。更に、アドレスデコーダ470L及び470Rの各AND回路471L及び471Rの入力信号の組み合わせを、図19及び図20の示す構成から変更する。

0275

具体的に、AND回路471L_00〜471L_13に対しては、ADR[1]がLowレベルのときに4つの入力が全てHighレベルとなり得る組み合わせを入力する。また、AND回路471R_00〜471R_13に対しては、xADR[1]がLowレベルのときに4つの入力が全てHighレベルとなり得る組み合わせを入力する。

0276

また、アービトレーション回路420のAND回路494の入力についても、ADR[3:0]のビット信号のうちADR[1]を除く残りの信号を入力する構成に変更する。

0277

また、クラスタ0〜2の各回路に入力されていたADR[2]及びxADR[2]をADR[1]及びxADR[1]に変更する。

0278

以上の構成により、RENLがHighレベル(ADR[1]がLowレベル)となる最初の4CLKで左側の0行目の画素21_0〜21_3のデータ記憶部212L_00〜212L_03からデジタル信号SIG0[3:0]〜SIG3[3:0]を読み出すことが可能である。更に、続くRENRがHighレベル(xADR[1]がLowレベル)となる4CLKで右側の0行目の画素21_4〜21_7のデータ記憶部212R_00〜212R_03からデジタル信号SIG4[3:0]〜SIG7[3:0]を読み出すことが可能である。更に、続くRENLがHighレベル(ADR[1]がLowレベル)となる4CLKで左側の1行目の画素21_8〜21_Bのデータ記憶部212L_10〜212L_13からからデジタル信号SIG8[3:0]〜SIGB[3:0]を読み出すことが可能である。最後に、続くRENRがHighレベル(xADR[1]がLowレベル)となる4CLKで右側の1行目の画素21_C〜21_Fのデータ記憶部212R_10〜212R_13からデジタル信号SIGC[3:0]〜SIGF[3:0]を読み出すことが可能である。

0279

なお、ADR[1]及びxADR[1]からRENL及びRENRを生成する構成を説明したが、この構成に限らず、ADR[0]及びxADR[0]、ADR[3]及びxADR[3]などADR[3:0]の他のビットの信号及びその反転信号からRENL及びRENRを生成する構成としてもよい。また、本変形例では、4ビットのアドレスデコード信号を例に挙げて説明したが、5ビット以上又は3ビット以下のアドレスデコード信号の任意のビットからリードイネーブル信号RENを生成してもよい。

0280

[第1の実施の形態の変形例の効果]
本技術の第1の実施の形態の変形例によれば、ADR[1]及びxADR[1]からリードイネーブル信号RENL及びRENRを生成する構成としたので、クラスタの担当する左右の複数の画素について、0行0列から行毎に且つ画素の並び順にデジタル信号SIGを読み出すことが可能となる。これにより、出力部28側で画素の順番を並び替える等の処理が不要となるので出力部28での処理時間を短縮することが可能となる。

0281

<2.第2の実施の形態>
上記第1の実施の形態では、アドレスデコード信号ADR[P:0]とリードイネーブル信号RENL及びRENRとを、MCLKに同期させて各クラスタの読出回路に転送していた。この第2の実施の形態では、アドレスデコード信号ADR[P:0]をMCLKに同期させて転送し、リードイネーブル信号RENL及びRENRを別途非同期で転送する点において第1の実施の形態と異なる。

0282

図26は、本技術の第2の実施の形態における時刻コード転送部23の一構成例を示すブロック図である。この第2の実施の形態の時刻コード転送部23は、垂直駆動回路27からMCLKとは非同期でリードイネーブル信号REN(RENL及びRENR)がクラスタ400_0〜400_Mに供給される点において第1の実施の形態と異なる。

0283

図27は、本技術の第2の実施の形態におけるクラスタ400_mの一構成例を示すブロック図である。この第2の実施の形態のクラスタ400_mは、RENコントロール回路460L及び460Rを備えていない点において第1の実施の形態と異なる。加えて、R/Wバッファ480L及び480Rに、垂直駆動回路27からのリードイネーブル信号RENL及びRENRが供給されている点において第1の実施の形態と異なる。

0284

以上の構成によって、アドレスデコード信号ADR[P:0]は、MCLKに同期して各クラスタ400に転送されると共に、各クラスタ400のアドレスバッファ450に転送される。一方、リードイネーブル信号RENL及びRENRは、MCLKとは非同期で各クラスタのR/Wバッファ480L及び480Rに転送される。

0285

[第2の実施の形態の効果]
本技術の第2の実施の形態によれば、画素21からのデジタル信号SIG[N:0]の読出しを制御する制御信号であるADR[P:0]をMCLKに同期させて読出回路に転送することが可能である。ここで、読出回路は、アドレスバッファ450、アドレスデコーダ470L及び470R並びにR/Wバッファ480L及び480Rが該当する。

0286

これにより、ADR[P:0]をMCLKと非同期に転送した場合と比較して、画素21からのデジタル信号SIG[N:0]の読出し、及び読出したデジタル信号SIG[N:0]の出力部28への転送をより高速に行うことが可能となる。また、第1の実施の形態よりは読出速度は低下するが、RENコントロール回路460L及び460Rを不要とできるので、時刻コード転送部23のレイアウト面積を低減することが可能となる。

0287

<3.第3の実施の形態>
上記第1の実施の形態では、アドレスデコード信号ADR[P:0]とリードイネーブル信号RENL及びRENRとを、MCLKに同期させて各クラスタの読出回路に転送していた。この第3の実施の形態では、リードイネーブル信号RENL及びRENRをMCLKに同期させて転送し、アドレスデコード信号ADR[P:0]を別途非同期で転送する点において第1の実施の形態と異なる。

0288

図28は、本技術の第3の実施の形態における時刻コード転送部23の一構成例を示すブロック図である。この第3の実施の形態の時刻コード転送部23は、垂直駆動回路27からMCLKとは非同期でアドレスデコード信号ADR[P:0]がクラスタ400_0〜400_Mに供給される点において第1の実施の形態と異なる。加えて、第1の実施の形態のカウンタ401に代えて、リードイネーブル信号RENL及びRENRを生成するカウンタ402を備える点において第1の実施の形態と異なる。

0289

第3の実施の形態のカウンタ402は、上記第1の実施の形態のADR[r]及びxADR[r]と同様のリードイネーブル信号RENL及びRENRを生成する。そして、生成したリードイネーブル信号RENL及びRENRをMCLKに同期させてクラスタ400_Mへと供給する。なお、カウンタ402は、特許請求の範囲に記載の制御信号供給回路の一例である。

0290

以上の構成によって、リードイネーブル信号RENL及びRENRは、MCLKに同期して各クラスタ400に転送されると共に、各クラスタのRENコントロール回路460L及び460Rに転送される。一方、アドレスデコード信号ADR[P:0]は、MCLKとは非同期で各クラスタ400のアドレスバッファ450に転送される。

0291

[第3の実施の形態の効果]
本技術の第3の実施の形態によれば、画素21からのデジタル信号SIG[N:0]の読出しを制御する制御信号であるリードイネーブル信号RENL及びRENRをMCLKに同期させて読出回路に転送することが可能である。ここで、読出回路は、RENコントロール回路460L及び460R並びにR/Wバッファ480L及び480が該当する。

0292

これにより、リードイネーブル信号RENL及びRENRをMCLKと非同期に転送した場合と比較して、画素21からのデジタル信号SIG[N:0]の読出し、及び読出したデジタル信号SIG[N:0]の出力部28への転送をより高速に行うことが可能となる。また、第1の実施の形態よりは読出速度は低下するが、ADR[P:0]を生成する場合と比較してカウンタの構成を簡易化できるので、時刻コード転送部23のレイアウト面積を低減することが可能となる。

0293

<4.第4の実施の形態>
上記第1の実施の形態では、クラスタ400の外部のカウンタ401において、画素21からのデジタル信号SIG[N:0]の読出しを制御するための信号であるADR[P:0]並びにリードイネーブル信号RENL及びRENRを生成していた。この第4の実施の形態では、各クラスタの内部でデジタル信号SIG[N:0]の読出しを制御するための信号である画素選択信号SEL[(2K+1):0]及びリードイネーブル信号RENL及びRENRを生成する点において第1の実施の形態と異なる。

0294

[時刻コード転送部の構成例]
図29は、本技術の第4の実施の形態における時刻コード転送部23の一構成例を示すブロック図である。この第4の実施の形態の時刻コード転送部23は、第1の実施の形態の時刻コード転送部23におけるクラスタ400_0〜400_Mに代えて、クラスタ500_0〜500_Mを備える点が第1の実施の形態と異なる。加えて、第1の実施の形態の時刻コード転送部23におけるカウンタ401に代えてダミークラスタ500_(M+1)を備える点が第1の実施の形態と異なる。

0295

以下、クラスタ500_0〜500_Mのうちm番目(mは0〜Mの整数)のクラスタを「クラスタ500_m」と称す。

0296

クラスタ500_0〜500_Mは、SEL[(2K+1):0]及びリードイネーブル信号RENL及びRENRと、ライトイネーブル信号WENとに従ってデジタル信号SIG[N:0]の読出し、又は、時刻コードの書込みを行うものである。

0297

クラスタ500_0〜500_M及びダミークラスタ500_(M+1)は、この順番で画素列方向に沿って並べて配置されていると共にそれぞれのメインビット線を介して直列接続されている。画素列方向の一端(図29の例では上端)に位置するクラスタ500_0はメインビット線を介して出力部28と接続されている。また、画素列方向の他端(図29の例では下端)に位置するダミークラスタ500_(M+1)はメインビット線を介して時刻コード発生部26と接続されている。

0298

なお、メインビット線は、図29中のクラスタ間を縦方向(画素列方向)に接続しているビット線(バス線で表記)である。

0299

クラスタ500_0〜500_Mは、時刻コード転送部23の左右の所定列の画素のうち、各々の左右の所定列×所定行の(2K+2)個の画素21が、担当の画素21として予め割り当てられている。クラスタ500_0〜500_Mと、それぞれが担当する(2K+2)個の画素21にそれぞれ対応するデータ記憶部212とは、ローカルビット線LBLを介して接続されている。

0300

クラスタ500_0〜500_Mの各々は、予め定められた順番で自身の担当する(2K+2)個の画素にそれぞれ対応するデータ記憶部212からローカルビット線LBLを介してデジタル信号SIG[N:0]を読み出す読出動作を行う。加えて、読出したデジタル信号SIG[N:0]を、メインビット線を介して出力部28側に接続された他のクラスタを中継して出力部28へと転送する転送動作を行う。なお、クラスタ500_0は、出力部28と直接接続されているため、読出したデジタル信号SIG[N:0]を出力部28へと直接転送する。

0301

第4の実施の形態では、例えば、クラスタ500_0〜500_Mの並び順で上から下へと順番に読出動作及び転送動作を行うとして、クラスタ500_mが読出動作及び転送動作を行う順番では、クラスタ500_(m+1)が画素選択信号SEL[(2K+1):0]を生成する。この画素選択信号SEL[(2K+1):0]は第1の実施の形態のADR[P:0]に相当する信号であり、読出対象の画素を指定(選択)する信号である。以下、画素選択信号SEL[(2K+1):0]を、単に「SEL[(2K+1):0]」と称す。そして、生成したSEL[(2K+1):0]を、MCLKに同期させてクラスタ500_mへと転送する。クラスタ500_mは、クラスタ500_(m+1)から転送されてきたSEL[(2K+1):0]で選択された画素21のデータ記憶部212からデジタル信号SIG[N:0]を読み出す。そして、読み出したデジタル信号SIG[N:0]をクラスタ500_(m−1)へと転送する。

0302

なお、クラスタ500_Mが読出動作及び転送動作を行う順番では、ダミークラスタ500_(M+1)がSEL[(2K+1):0]を生成する。そして、生成したSEL[(2K+1):0]を、MCLKに同期させてクラスタ500_Mへと転送する。即ち、ダミークラスタ500_(M+1)は、SEL[(2K+1):0]の生成及び転送と、時刻コード発生部26からの時刻コードを転送する動作のみを行い、画素21からの読出動作は行わない構成となっている。

0303

また、クラスタ500_0〜500_Mには、画素駆動回路24からライトイネーブル信号WENが供給される。このライトイネーブル信号WENは、時刻コードの書込みを指示する信号である。加えて、クラスタ500_0〜500_Mには、時刻コード発生部26から、ダミークラスタ500_(M+1)を介して時刻コード(FFin[0]〜[j])が供給される。ダミークラスタ500_(M+1)からクラスタ500_Mに供給された時刻コードは、クラスタ間を中継させながら各クラスタへと順に転送される。クラスタ500_0〜500_Mは、ライトイネーブル信号WENに従って、転送されてきた時刻コードを、ローカルビット線LBLを介して各々が担当する画素21にそれぞれ対応したデータ記憶部212へと書き込む。

0304

[クラスタの構成例]
図30は、本技術の第4の実施の形態におけるクラスタ500の一構成例を示すブロック図である。なお、図30では、クラスタ500_0〜500_Mのうちクラスタ500_0〜500_2の読出動作及び転送動作に着目し且つ簡略化した構成例を示している。更に、各クラスタ500の担当する画素21を左側2個及び右側2個の計4個とし、各画素21のデータ記憶部212に4ビットのデジタル信号[3:0]が記憶されている場合の構成を説明する。即ち、K=1となり、4ビットの画素選択信号SEL[3:0]を生成する構成となる。また、図30において、各信号名の末尾に付された0は、クラスタ500_0の信号を示し、1はクラスタ500_1の信号を示し、2はクラスタ500_2の信号を示す。

0305

クラスタ500_0〜500_Mは同様の構成を有するので、以下、代表してクラスタ500_1について構成を説明する。

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