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技術 半導体集積回路、受信装置、及び通信システム

出願人 東芝メモリ株式会社
発明者 佐藤裕治清水優
出願日 2018年9月19日 (2年2ヶ月経過) 出願番号 2018-174654
公開日 2020年3月26日 (7ヶ月経過) 公開番号 2020-048060
状態 未査定
技術分野 直流方式デジタル伝送 パルスの操作
主要キーワード コモンノード 非反転出力ノード 振幅絶対値 差動出力型 反転入力ノード 反転出力ノード シングル出力 多値振幅変調
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図面 (13)

課題

一つの実施形態は、低消費電力でデータを復元することに適した半導体集積回路受信装置、及び通信ステムを提供することを目的とする。

解決手段

一つの実施形態によれば、第1の信号ラインと第2の信号ラインと第1のコンパレータとを有する半導体集積回路が提供される。第2の信号ラインは、第1の信号ラインと差動対を構成する。第1のコンパレータは、第1の信号ラインが電気的に接続された第1の入力ノードと第1の参照電圧が電気的に接続された第2の入力ノードと第2の信号ラインが電気的に接続された第3の入力ノードと第2の参照電圧が電気的に接続された第4の入力ノードとを有する。

概要

背景

差動構成を有する半導体集積回路では、差動信号を受け、差動信号からデータを復元することがある。このとき、低消費電力でデータを復元することが望まれる。

概要

一つの実施形態は、低消費電力でデータを復元することに適した半導体集積回路、受信装置、及び通信ステムを提供することを目的とする。一つの実施形態によれば、第1の信号ラインと第2の信号ラインと第1のコンパレータとを有する半導体集積回路が提供される。第2の信号ラインは、第1の信号ラインと差動対を構成する。第1のコンパレータは、第1の信号ラインが電気的に接続された第1の入力ノードと第1の参照電圧が電気的に接続された第2の入力ノードと第2の信号ラインが電気的に接続された第3の入力ノードと第2の参照電圧が電気的に接続された第4の入力ノードとを有する。

目的

特開2009−231954号公報
特開2017−118394号公報
特開2017−41825号公報






一つの実施形態は、低消費電力でデータを復元することに適した半導体集積回路、受信装置、及び通信システムを提供する

効果

実績

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請求項1

第1の信号ラインと、前記第1の信号ラインと差動対を構成する第2の信号ラインと、前記第1の信号ラインが電気的に接続された第1の入力ノードと第1の参照電圧が電気的に接続され得る第2の入力ノードと前記第2の信号ラインが電気的に接続された第3の入力ノードと第1の参照電圧と異なる電位の第2の参照電圧が電気的に接続され得る第4の入力ノードとを有し、少なくとも、前記第1の入力ノードの電位と前記第2の入力ノードの電位との差分に応じた電位の信号、前記第3の入力ノードの電位と前記第4の入力ノードの電位との差分に応じた電位の信号、の何れかを出力する第1のコンパレータと、を備えた半導体集積回路

請求項2

前記第1の信号ラインが電気的に接続された第5の入力ノードと前記第2の信号ラインが電気的に接続された第6の入力ノードと前記第1の参照電圧及び前記第2の参照電圧と異なる電位の第3の参照電圧が電気的に接続され得る第7の入力ノードと前記第1の参照電圧及び前記第2の参照電圧と異なる電位の第4の参照電圧が電気的に接続され得る第8の入力ノードとを有し、少なくとも、前記第5の入力ノードの電位と前記第7の入力ノードの電位との差分に応じた電位の信号、前記第6の入力ノードの電位と前記第8の入力ノードの電位との差分に応じた電位の信号、の何れかを出力する第2のコンパレータをさらに備えた請求項1に記載の半導体集積回路。

請求項3

前記第1のコンパレータと前記第2のコンパレータとは、同じ回路構成を含む請求項2に記載の半導体集積回路。

請求項4

前記第1のコンパレータは、前記第1の入力ノードがゲートに電気的に接続され、第1のノードドレインに電気的に接続された第1のNMOSトランジスタと、前記第2の入力ノードがゲートに電気的に接続され、第2のノードがドレインに電気的に接続された第2のNMOSトランジスタと、前記第3の入力ノードがゲートに電気的に接続され、前記第1のノードがドレインに電気的に接続された第3のNMOSトランジスタと、前記第4の入力ノードがゲートに電気的に接続され、前記第2のノードがドレインに電気的に接続された第4のNMOSトランジスタと、を有する請求項1に記載の半導体集積回路。

請求項5

前記第1のコンパレータは、前記第1の入力ノードがゲートに電気的に接続され、第1のノードがドレインに電気的に接続された第1のNMOSトランジスタと、前記第2の入力ノードがゲートに電気的に接続され、第2のノードがドレインに電気的に接続された第2のNMOSトランジスタと、前記第3の入力ノードがゲートに電気的に接続され、前記第1のノードがドレインに電気的に接続された第3のNMOSトランジスタと、前記第4の入力ノードがゲートに電気的に接続され、前記第2のノードがドレインに電気的に接続された第4のNMOSトランジスタと、を有し、前記第2のコンパレータは、前記第5の入力ノードがゲートに電気的に接続され、第3のノードがドレインに電気的に接続された第5のNMOSトランジスタと、前記第6の入力ノードがゲートに電気的に接続され、第4のノードがドレインに電気的に接続された第6のNMOSトランジスタと、前記第7の入力ノードがゲートに電気的に接続され、前記第3のノードがドレインに電気的に接続された第7のNMOSトランジスタと、前記第8の入力ノードがゲートに電気的に接続され、前記第4のノードがドレインに電気的に接続された第8のNMOSトランジスタと、を有する請求項2に記載の半導体集積回路。

請求項6

一端が前記第1の信号ラインに電気的に接続され、他端がコモンノードに電気的に接続された第1の抵抗素子と、一端が前記第2の信号ラインに電気的に接続され、他端が前記コモンノードに電気的に接続された第2の抵抗素子と、前記コモンノードが電気的に接続された入力端子と前記第2の入力ノードに電気的に接続された第1の出力端子と前記第4の入力ノードに電気的に接続された第2の出力端子とを有する参照電圧生成回路と、をさらに備え、前記差動アンプの前記コモン入力端子は、前記コモンノードに電気的に接続されている請求項1に記載の半導体集積回路。

請求項7

一端が前記第1の信号ラインに電気的に接続され、他端がコモンノードに電気的に接続された第1の抵抗素子と、一端が前記第2の信号ラインに電気的に接続され、他端が前記コモンノードに電気的に接続された第2の抵抗素子と、第1の入力端子と第2の入力端子とコモン入力端子と前記第2の入力ノードに電気的に接続された第1の出力端子と前記第4の入力ノードに電気的に接続された第2の出力端子とを有する第1の参照電圧生成回路と、第3の入力端子と第4の入力端子とコモン入力端子と前記第7の入力ノードに電気的に接続された第3の出力端子と前記第8の入力ノードに電気的に接続された第4の出力端子とを有する第2の参照電圧生成回路と、をさらに備え、前記第1の参照電圧生成回路の前記コモン入力端子は、前記コモンノードに電気的に接続されており、前記第2の参照電圧生成回路の前記コモン入力端子は、前記コモンノードに電気的に接続されていない請求項2に記載の半導体集積回路。

請求項8

前記第3の参照電圧は、前記第1の参照電圧と前記第2の参照電圧との間の値を有し、前記第4の参照電圧は、前記第1の参照電圧と前記第2の参照電圧との間の値を有し、前記第3の参照電圧と前記第4の参照電圧とは、互いに均等である請求項2、3、5、及び7のいずれか1項に記載の半導体集積回路。

請求項9

有線伝送路接続可能である受信ノードと、前記受信ノードの出力側に配された請求項1から8のいずれか1項に記載の半導体集積回路と、を備えた受信装置

請求項10

送信装置と、前記送信装置に接続された有線伝送路と、前記有線伝送路を介して前記送信装置に接続された請求項9に記載の受信装置と、を備えた通信ステム

技術分野

0001

本実施形態は、半導体集積回路受信装置、及び通信ステムに関する。

背景技術

0002

差動構成を有する半導体集積回路では、差動信号を受け、差動信号からデータを復元することがある。このとき、低消費電力でデータを復元することが望まれる。

先行技術

0003

特開2009−231954号公報
特開2017−118394号公報
特開2017−41825号公報

発明が解決しようとする課題

0004

一つの実施形態は、低消費電力でデータを復元することに適した半導体集積回路、受信装置、及び通信システムを提供することを目的とする。

課題を解決するための手段

0005

一つの実施形態によれば、第1の信号ラインと第2の信号ラインと第1のコンパレータとを有する半導体集積回路が提供される。第2の信号ラインは、第1の信号ラインと差動対を構成する。第1のコンパレータは、第1の信号ラインが電気的に接続された第1の入力ノードと第1の参照電圧が電気的に接続された第2の入力ノードと第2の信号ラインが電気的に接続された第3の入力ノードと第2の参照電圧が電気的に接続された第4の入力ノードとを有する。

図面の簡単な説明

0006

図1は、実施形態にかかる半導体集積回路が適用された通信システムの構成を示す図である。
図2は、実施形態における差動信号を示す波形図である。
図3は、実施形態における半導体集積回路の構成を示す回路図である。
図4は、実施形態における振幅絶対値判定用のコンパレータの構成を示す回路図である。
図5は、実施形態における極性判定用のコンパレータの構成を示す回路図である。
図6は、実施形態におけるSRラッチの構成を示す回路図である。
図7は、実施形態におけるサンプラの動作を示す図である。
図8は、実施形態の変形例における半導体集積回路の構成を示す回路図である。
図9は、実施形態の変形例における振幅絶対値判定用のコンパレータの構成を示す回路図である。
図10は、実施形態の変形例における極性判定用のコンパレータの構成を示す回路図である。
図11は、実施形態の他の変形例における半導体集積回路の構成を示す回路図である。
図12は、実施形態の他の変形例における参照電圧生成回路の構成を示す回路図である。

実施例

0007

以下に添付図面を参照して、実施形態にかかる半導体集積回路を詳細に説明する。なお、この実施形態により本発明が限定されるものではない。

0008

(実施形態)
実施形態にかかる半導体集積回路は、例えば、有線通信を行う通信システムに用いられる。例えば、半導体集積回路1が適用される通信システム400は、図1に示すように構成される。図1は、半導体集積回路1が適用された通信システム400の構成を示す図である。

0009

通信システム400は、送信装置100、受信装置200、及び有線通信路300を有する。送信装置100及び受信装置200は、有線通信路300を介して通信可能に接続されている。送信装置100は、所定のデータを有線通信路300経由で受信装置200へ送信する。有線通信路300は、差動で構成され、P側通信路301及びN側通信路302を有する。受信装置200は、所定のデータを有線通信路300経由で送信装置100から受信する。受信装置200は、受信ノード200a,200b、半導体集積回路1、クロックデータリカバリCDR)回路202、及び内部回路204を有する。受信ノード200a,200bには、有線通信路300が接続可能である。半導体集積回路1は、受信ノード200a,200bの出力側に配されている。

0010

半導体集積回路1は、アナログフロントエンドAFE)4、サンプラ2、及び制御回路3を有する。

0011

AFE4は、プルアップ抵抗4a,4b、カップリングキャパシタ4c,4d、等化回路4e、及びドライバ4fを有する。等化回路4eは、CTLE(Continuous Time Linear Equalizer)処理を行い、例えば有線通信路300の減衰特性の逆特性に対応したゲイン特性で信号の等化を行う。ドライバ4fは、等化された信号を駆動してサンプラ2側へ伝達する。

0012

サンプラ2は、AFE201から差動の信号を受け、制御回路3から制御信号を受ける。サンプラ2は、制御信号を用いて、受信した信号に対応したデータの値を識別し、データの値の識別結果をCDR202及び内部回路204へ供給する。

0013

この有線通信で主に使われる変調方式振幅変調であり、NRZなどの2値変調方式が採用されることがある。NRZでは、帯域を増やす方向で伝送レート増が実現され得るが、通信路の制約により別手段の検討がされている。その一つに振幅方向多値のデータを乗せる多値振幅変調方式(例えば、4値振幅変調方式:PAM4)が挙げられる。その際、受信装置200におけるサンプラ2は、「データが取り得る状態数−1」個の閾値判定を実行することでデータを識別できる。PAM4の場合、振幅方向に乗せられたデータを3個の閾値判定で識別できる。

0014

サンプラの構成方法として、例えば、「データが取り得る状態数−1」個のコンパレータを用いてサンプラを構成する第1の方法が考えられる。PAM4の場合、3個のコンパレータでサンプラが構成され得る。第1の方法では、データが取り得る状態数が増えるに従い、サンプラを構成するコンパレータ数が増えるので、消費電力とサンプラ前段のAFE201における処理負荷とが指数的に増大し電力効率低減の要因となり得る。

0015

一方、サンプラ2が受ける差動信号φDP,φDNは、図2に示すように、データの値(すなわち、4値0(LV1),1(LV2),2(LV3),3(LV4)のいずれであるか)に応じて図2(a)、図(b)に示すように変化し得る。図2(a)、図(b)は、それぞれ、差動信号を示す波形図であり、差分信号φΔD(=φDP−φDN)における振幅中央値が0とされる。すなわち、図2(a)に示すように、差動信号φDP,φDNの振幅の絶対値がVREFHより小さいか否かを見ることで、例えば差動信号φDPの信号レベルがLV2,LV3であるのかLV1,LV4であるのかを特定できる。また、図2(b)に示すように、差動信号φDP,φDNの極性が(−,+)であるのか(+,−)であるのかを見ることで、例えば差動信号φDPの信号レベルがLV1,LV2であるのかLV3,LV4であるのかを特定できる。

0016

そこで、本実施形態では、半導体集積回路1において、極性判定用のコンパレータと振幅絶対値判定用のコンパレータとを用いてサンプラ2を構成することで、サンプラ動作に使用されるコンパレータ数を低減し低消費電力化を図る。

0017

具体的には、半導体集積回路1は、図3に示すように構成され得る。図3は、半導体集積回路1の構成を示す図である。図3では、図示の簡略化のため、AFE4の図示が省略されている。半導体集積回路1は、前述のように、AFE4、サンプラ2、及び制御回路3を有する。サンプラ2は、信号ラインLP、信号ラインLN、コンパレータ21、コンパレータ22、信号ラインLAP、信号ラインLAN、信号ラインLPP、信号ラインLPN、SRラッチ23、SRラッチ24、出力ラインLAO、及び出力ラインLPOを有する。制御回路3は、制御部33、参照電圧生成回路31、及び参照電圧生成回路32を有する。

0018

サンプラ2において、コンパレータ21は、振幅絶対値判定用のコンパレータであり、コンパレータ22は、極性判定用のコンパレータである。制御回路3における参照電圧生成回路31は、振幅絶対値判定用の参照電圧を生成してコンパレータ21へ供給し、制御回路3における参照電圧生成回路32は、極性判定用の参照電圧を生成してコンパレータ22へ供給する。コンパレータ21は、サンプラ2に入力される差動信号φDP,φDNに対して、振幅絶対値判定用の参照電圧を用いた判定を行い、振幅絶対値判定結果である差動信号φVAP,φVANをSRラッチ23へ供給する。SRラッチ23は、差動信号φVAP,φVANをそれぞれセット入力(Vinp)、リセット入力(Vinn)としてラッチした結果(Voutp)を振幅信号φVAとして出力する。コンパレータ22は、サンプラ2に入力される差動信号φDP,φDNに対して、極性判定用の参照電圧を用いた判定を行い、極性判定結果である差動信号φVPP,φVPNをSRラッチ24へ供給する。SRラッチ24は、差動信号φVPP,φVPNをそれぞれセット入力(Vinp)、リセット入力(Vinn)としてラッチした結果(Voutp)を極性信号φVPとして出力する。

0019

これにより、振幅絶対値判定結果と極性判定結果とを受けたCDR202は、データの値を復元でき、復元されたデータの値を用いてクロックφCK再生してサンプラ2及び内部回路204へ供給できる。また、振幅絶対値判定結果と極性判定結果とを受けた内部回路204は、データの値を復元でき、復元されたデータの値とクロックφCKとを用いた処理を行うことができる。

0020

より具体的には、制御回路3において、制御部33は、参照電圧生成回路31及び参照電圧生成回路32にそれぞれ制御信号を供給してそれぞれ制御する。

0021

参照電圧生成回路31は、入力ノード31a、入力ノード31b、出力ノード31p、及び出力ノード31nを有する。参照電圧生成回路31は、差動アンプで構成することができる。参照電圧生成回路31は、差動アンプで構成された場合、入力ノード31a、入力ノード31b、出力ノード31p、及び出力ノード31nがそれぞれ非反転入力ノード反転入力ノード非反転出力ノード反転出力ノードとされ、非反転出力ノード及び反転入力ノードの間に第1のフィードバック抵抗(図示せず)が電気的に接続され、反転出力ノード及び非反転入力ノードの間に第2のフィードバック抵抗(図示せず)が電気的に接続されて構成され得る。参照電圧生成回路31は、入力ノード31a及び入力ノード31bに供給された制御信号の差分に応じて、出力ノード31pからコンパレータ21へ参照電圧φVRHを出力し、出力ノード31nからコンパレータ21へ参照電圧φVRLを出力する。参照電圧φVRHは、正の電位レベルVREFH(図2(a)参照)を有する。参照電圧φVRLは、負の電位レベルVREFL(≒−VREFH、図2(a)参照)を有する。

0022

参照電圧生成回路32は、入力ノード32a、入力ノード32b、出力ノード32p、及び出力ノード32nを有する。参照電圧生成回路32は、差動アンプで構成することができる。参照電圧生成回路32は、差動アンプで構成された場合、入力ノード32a、入力ノード32b、出力ノード32p、及び出力ノード32nがそれぞれ非反転入力ノード、反転入力ノード、非反転出力ノード、反転出力ノードとされ、非反転出力ノード及び反転入力ノードの間に第1のフィードバック抵抗(図示せず)が電気的に接続され、反転出力ノード及び非反転入力ノードの間に第2のフィードバック抵抗(図示せず)が電気的に接続されて構成され得る。参照電圧生成回路32は、入力ノード32a及び入力ノード32bに供給された制御信号の差分に応じて、出力ノード32pからコンパレータ22へ参照電圧φVR01を出力し、出力ノード32nからコンパレータ22へ参照電圧φVR02を出力する。参照電圧φVR01は、参照電圧φVRHと参照電圧φVRLとの間の値を有し、電位レベルVREF0(≒0、図2(b)参照)を有する。参照電圧φVR02は、電位レベルVREF0(≒0、図2(b)参照)を有する。電位レベルVREF0は、電位レベルVREFHと電位レベルVREFLとの間の電位レベルである。すなわち、参照電圧φVR01と参照電圧φVR01とはほぼ等しい電位レベルである。

0023

サンプラ2において、信号ラインLPは、AFE4(図1参照)とコンパレータ21及びコンパレータ22との間に配されている。信号ラインLPは、一端がAFE4に電気的に接続され、他端がコンパレータ21及びコンパレータ22に電気的に接続されている。信号ラインLPは、差動におけるP側の信号を伝送する。

0024

信号ラインLNは、AFE4(図1参照)とコンパレータ21及びコンパレータ22との間に配されている。信号ラインLNは、一端がAFE4に電気的に接続され、他端がコンパレータ21及びコンパレータ22に電気的に接続されている。信号ラインLNは、差動におけるP側の信号を伝送する。信号ラインLP及び信号ラインLNは、差動対を構成する。

0025

コンパレータ21は、信号ラインLP,LN及び参照電圧生成回路31と信号ラインLAP,LANとの間に配されている。コンパレータ21は、差動入力差動出力型の構成を有する。コンパレータ21は、振幅絶対値判定用のコンパレータとして機能する。このため、コンパレータ21は、信号ラインLP,LN及び参照電圧生成回路31に対する入力側の接続構成が工夫されている。コンパレータ21の入力側において、2つの信号入力ノードの一方が信号ラインに接続され他方が参照電圧生成回路に接続されており、2つの参照入力ノードの一方が信号ラインに接続され他方が参照電圧生成回路に接続されている。

0026

コンパレータ21は、信号入力ノード21a、信号入力ノード21b、参照入力ノード21c、参照入力ノード21d、クロック入力ノード21e、出力ノード21p、出力ノード21nを有する。

0027

信号入力ノード21aは、信号ラインLPが電気的に接続されている。信号入力ノード21aは、信号ラインLPを介してP側の差動信号φDPを受ける。

0028

信号入力ノード21bは、参照電圧生成回路31の出力ノード31pが電気的に接続されている。信号入力ノード21bは、参照電圧生成回路31の出力ノード31pから参照電圧φVRHを受ける。

0029

参照入力ノード21cは、信号ラインLNが電気的に接続されている。参照入力ノード21cは、信号ラインLNを介してN側の差動信号φDNを受ける。

0030

参照入力ノード21dは、参照電圧生成回路31の出力ノード31nが電気的に接続されている。参照入力ノード21dは、参照電圧生成回路31の出力ノード31nから参照電圧φVRLを受ける。

0031

クロック入力ノード21eは、CDR202(図1参照)の出力側のノードが電気的に接続されている。クロック入力ノード21eは、CDR202からクロックφCKを受ける。

0032

出力ノード21pは、信号ラインLAPが電気的に接続されている。出力ノード21pは、信号ラインLAPを介してP側の振幅信号φVAPを出力する。

0033

出力ノード21nは、信号ラインLANが電気的に接続されている。出力ノード21nは、信号ラインLANを介してN側の振幅信号φVANを出力する。信号ラインLAP及び信号ラインLANは、差動対を構成する。

0034

例えば、コンパレータ21は、図4に示すように構成され得る。図4は、振幅絶対値判定用のコンパレータ21の構成を示す回路図である。

0035

コンパレータ21は、NMOSトランジスタNM1,NM2,NM3,NM4,NM5,NM6,NM7とPMOSトランジスタPM1,PM2,PM3,PM4、PM5,PM6とを有する。

0036

NMOSトランジスタNM1は、ゲートが信号入力ノード21aに電気的に接続され、ドレインがノードN1に電気的に接続され、ソースがNMOSトランジスタNM7のドレインに電気的に接続されている。NMOSトランジスタNM1のゲートには、差動信号φDPが入力される。

0037

NMOSトランジスタNM2は、ゲートが信号入力ノード21bに電気的に接続され、ドレインがノードN2に電気的に接続され、ソースがNMOSトランジスタNM7のドレインに電気的に接続されている。NMOSトランジスタNM2のゲートには、参照電圧φVRLが入力される。

0038

NMOSトランジスタNM3は、ゲートが参照入力ノード21cに電気的に接続され、ドレインがノードN1に電気的に接続され、ソースがNMOSトランジスタNM7のドレインに電気的に接続されている。NMOSトランジスタNM3のゲートには、差動信号φDNが入力される。

0039

NMOSトランジスタNM4は、ゲートが参照入力ノード21dに電気的に接続され、ドレインがノードN2に電気的に接続され、ソースがNMOSトランジスタNM7のドレインに電気的に接続されている。NMOSトランジスタNM4のゲートには、参照電圧φVRHが入力される。

0040

NMOSトランジスタNM5は、ゲートが出力ノード21nに電気的に接続され、ドレインが出力ノード21pに電気的に接続され、ソースがノードN1に電気的に接続されている。

0041

NMOSトランジスタNM6は、ゲートが出力ノード21pに電気的に接続され、ドレインが出力ノード21nに電気的に接続され、ソースがノードN2に電気的に接続されている。

0042

NMOSトランジスタNM7は、ゲートがクロックノード21eに電気的に接続され、ドレインがNMOSトランジスタNM1,NM2,NM3,NM4の各ソースに電気的に接続され、ソースがグランド電位となるノードに電気的に接続されている。NMOSトランジスタNM7のゲートには、クロックφCKが入力される。

0043

PMOSトランジスタPM1は、ゲートが出力ノード21nに電気的に接続され、ドレインが出力ノード21pに電気的に接続され、ソースが電源電位となるノードに電気的に接続されている。

0044

PMOSトランジスタPM2は、ゲートが出力ノード21pに電気的に接続され、ドレインが出力ノード21nに電気的に接続され、ソースが電源電位となるノードに電気的に接続されている。

0045

PMOSトランジスタPM3は、ゲートがクロックノード21eに電気的に接続され、ドレインがノードN1に電気的に接続され、ソースが電源電位となるノードに電気的に接続されている。PMOSトランジスタPM3のゲートには、クロックφCKが入力される。

0046

PMOSトランジスタPM4は、ゲートがクロックノード21eに電気的に接続され、ドレインが出力ノード21pに電気的に接続され、ソースが電源電位となるノードに電気的に接続されている。PMOSトランジスタPM4のゲートには、クロックφCKが入力される。

0047

PMOSトランジスタPM5は、ゲートがクロックノード21eに電気的に接続され、ドレインがノードN2に電気的に接続され、ソースが電源電位となるノードに電気的に接続されている。PMOSトランジスタPM5のゲートには、クロックφCKが入力される。

0048

PMOSトランジスタPM6は、ゲートがクロックノード21eに電気的に接続され、ドレインが出力ノード21nに電気的に接続され、ソースが電源電位となるノードに電気的に接続されている。PMOSトランジスタPM6のゲートには、クロックφCKが入力される。

0049

図3に戻って、コンパレータ22は、信号ラインLP,LN及び参照電圧生成回路32と信号ラインLPP,LPNとの間に配されている。コンパレータ22は、差動入力差動出力型の構成を有する。コンパレータ22は、極性判定用のコンパレータとして機能する。コンパレータ22は、信号入力ノード22a、信号入力ノード22b、参照入力ノード22c、参照入力ノード22d、クロック入力ノード22e、出力ノード22p、出力ノード22nを有する。

0050

信号入力ノード22aは、信号ラインLPが電気的に接続されている。信号入力ノード22aは、信号ラインLPを介してP側の差動信号φDPを受ける。

0051

信号入力ノード22bは、信号ラインLNが電気的に接続されている。信号入力ノード22bは、信号ラインLNを介してN側の差動信号φDNを受ける。

0052

参照入力ノード22cは、参照電圧生成回路32の出力ノード32pが電気的に接続されている。参照入力ノード22cは、参照電圧生成回路32の出力ノード32pから参照電圧φVR01を受ける。

0053

参照入力ノード22dは、参照電圧生成回路32の出力ノード32nが電気的に接続されている。参照入力ノード22dは、参照電圧生成回路32の出力ノード32nから参照電圧φVR02を受ける。

0054

クロック入力ノード22eは、CDR202(図1参照)の出力側のノードが電気的に接続されている。クロック入力ノード22eは、CDR202からクロックφCKを受ける。

0055

出力ノード22pは、信号ラインLPPが電気的に接続されている。出力ノード22pは、信号ラインLPPを介してP側の振幅信号φVPPを出力する。

0056

出力ノード22nは、信号ラインLPNが電気的に接続されている。出力ノード22nは、信号ラインLPNを介してN側の振幅信号φVPNを出力する。信号ラインLPP及び信号ラインLPNは、差動対を構成する。

0057

例えば、コンパレータ22は、図5に示すように構成され得る。図5は、極性判定用のコンパレータ22の構成を示す回路図である。

0058

コンパレータ22は、NMOSトランジスタNM11,NM12,NM13,NM14,NM15,NM16,NM17とPMOSトランジスタPM11,PM12,PM13,PM14、PM15,PM16とを有する。

0059

NMOSトランジスタNM11は、ゲートが信号入力ノード22aに電気的に接続され、ドレインがノードN3に電気的に接続され、ソースがNMOSトランジスタNM17のドレインに電気的に接続されている。NMOSトランジスタNM11のゲートには、差動信号φDPが入力される。

0060

NMOSトランジスタNM12は、ゲートが信号入力ノード22bに電気的に接続され、ドレインがノードN4に電気的に接続され、ソースがNMOSトランジスタNM17のドレインに電気的に接続されている。NMOSトランジスタNM12のゲートには、差動信号φDNが入力される。

0061

NMOSトランジスタNM13は、ゲートが参照入力ノード22cに電気的に接続され、ドレインがノードN3に電気的に接続され、ソースがNMOSトランジスタNM17のドレインに電気的に接続されている。NMOSトランジスタNM13のゲートには、参照電圧φVRO1が入力される。

0062

NMOSトランジスタNM14は、ゲートが参照入力ノード22dに電気的に接続され、ドレインがノードN4に電気的に接続され、ソースがNMOSトランジスタNM17のドレインに電気的に接続されている。NMOSトランジスタNM14のゲートには、参照電圧φVRO2が入力される。

0063

NMOSトランジスタNM15は、ゲートが出力ノード22pに電気的に接続され、ドレインが出力ノード22nに電気的に接続され、ソースがノードN3に電気的に接続されている。

0064

NMOSトランジスタNM16は、ゲートが出力ノード22nに電気的に接続され、ドレインが出力ノード22pに電気的に接続され、ソースがノードN4に電気的に接続されている。

0065

NMOSトランジスタNM17は、ゲートがクロックノード22eに電気的に接続され、ドレインがNMOSトランジスタNM11,NM12,NM13,NM14の各ソースに電気的に接続され、ソースがグランド電位となるノードに電気的に接続されている。NMOSトランジスタNM17のゲートには、クロックφCKが入力される。

0066

PMOSトランジスタPM11は、ゲートが出力ノード22pに電気的に接続され、ドレインが出力ノード22nに電気的に接続され、ソースが電源電位となるノードに電気的に接続されている。

0067

PMOSトランジスタPM12は、ゲートが出力ノード22nに電気的に接続され、ドレインが出力ノード22pに電気的に接続され、ソースが電源電位となるノードに電気的に接続されている。

0068

PMOSトランジスタPM13は、ゲートがクロックノード22eに電気的に接続され、ドレインがノードN3に電気的に接続され、ソースが電源電位となるノードに電気的に接続されている。PMOSトランジスタPM13のゲートには、クロックφCKが入力される。

0069

PMOSトランジスタPM14は、ゲートがクロックノード22eに電気的に接続され、ドレインが出力ノード22nに電気的に接続され、ソースが電源電位となるノードに電気的に接続されている。PMOSトランジスタPM14のゲートには、クロックφCKが入力される。

0070

PMOSトランジスタPM15は、ゲートがクロックノード22eに電気的に接続され、ドレインがノードN4に電気的に接続され、ソースが電源電位となるノードに電気的に接続されている。PMOSトランジスタPM15のゲートには、クロックφCKが入力される。

0071

PMOSトランジスタPM16は、ゲートがクロックノード22eに電気的に接続され、ドレインが出力ノード22pに電気的に接続され、ソースが電源電位となるノードに電気的に接続されている。PMOSトランジスタPM16のゲートには、クロックφCKが入力される。

0072

例えば、SRラッチ23は、図6に示すように構成され得る。図6は、SRラッチ23の構成の一例を示す回路図である。なお、SRラッチ23の構成について例示的に説明するが、SRラッチ24の構成は、SRラッチ23の構成と同様である。

0073

SRラッチ23は、NMOSトランジスタNM21,NM22,NM23,NM24とPMOSトランジスタPM21,PM22,PM23,PM24とを有する。

0074

NMOSトランジスタNM21は、ゲートがセット入力ノードVinpに電気的に接続され、ドレインがNMOSトランジスタNM23のソースに電気的に接続され、ソースがグランド電位となるノードに電気的に接続されている。

0075

NMOSトランジスタNM22は、ゲートがリセット入力ノードVinnに電気的に接続され、ドレインがNMOSトランジスタNM24のソースに電気的に接続され、ソースがグランド電位となるノードに電気的に接続されている。

0076

NMOSトランジスタNM23は、ゲートがN側出力ノードVoutnに電気的に接続され、ドレインがP側出力ノードVoutpに電気的に接続され、ソースがNMOSトランジスタNM21のドレインに電気的に接続されている。

0077

NMOSトランジスタNM24は、ゲートがP側出力ノードVoutpに電気的に接続され、ドレインがN側出力ノードVoutnに電気的に接続され、ソースがNMOSトランジスタNM22のドレインに電気的に接続されている。

0078

PMOSトランジスタPM21は、ゲートがN側出力ノードVoutnに電気的に接続され、ドレインがP側出力ノードVoutpに電気的に接続され、ソースが電源電位となるノードに電気的に接続されている。

0079

PMOSトランジスタPM22は、ゲートがP側出力ノードVoutpに電気的に接続され、ドレインがN側出力ノードVoutnに電気的に接続され、ソースが電源電位となるノードに電気的に接続されている。

0080

PMOSトランジスタPM23は、ゲートがセット入力ノードVinpに電気的に接続され、ドレインがP側出力ノードVoutpに電気的に接続され、ソースが電源電位となるノードに電気的に接続されている。

0081

PMOSトランジスタPM24は、ゲートがリセット入力ノードVinnに電気的に接続され、ドレインがN側出力ノードVoutnに電気的に接続され、ソースが電源電位となるノードに電気的に接続されている。

0082

例えば、図2(a)に示す期間TP1では、φDP=LV1、φDN=LV4となるので、図5に示す構成では、
NM11のゲート電圧<NM13のゲート電圧≒NM14のゲート電圧<NM12のゲート電圧
となり、
NM12のオン抵抗<NM13のオン抵抗≒NM14のオン抵抗<NM11のオン抵抗
となるので、ノードN3に比べてノードN4が早くLレベルプルダウンされる。これにより、ノードN3,N4がそれぞれHレベル、Lレベルになり、NMOSトランジスタNM15,NM16の各ソースがそれぞれHレベル、Lレベルになるので、出力ノード22n,22pの電位がそれぞれHレベル、Lレベルになる。すなわち、コンパレータは、極性が(φDP,φDN)=(−,+)であることを示す極性判定結果として、極性信号φVP=(φVPP−φVPN)=(Lレベル−Hレベル)=“0”を出力する。

0083

また、図4に示す構成では、
NM1のゲート電圧<NM2のゲート電圧<NM4のゲート電圧<NM3のゲート電圧
となり、
NM3のオン抵抗<NM4のオン抵抗<NM2のオン抵抗<NM1のオン抵抗
となるので、ノードN2に比べてノードN1が早くLレベルへプルダウンされる。これにより、ノードN1,N2がそれぞれLレベル、Hレベルになり、NMOSトランジスタNM5,NM6の各ソースがそれぞれLレベル、Hレベルになるので、出力ノード21n,21pの電位がそれぞれLレベル、Hレベルになる。すなわち、コンパレータは、振幅絶対値がVREFHより大きいことを示す振幅絶対値判定結果として、振幅信号φVA=(φVAP−φVAN)=(Hレベル−Lレベル)=“1”を出力する。

0084

すなわち、サンプラ2は、図7に示すように、(極性信号φVP、振幅信号φVA)=(0,1)を、データの値0の識別結果として出力できる。図7は、サンプラ2の動作を示す図である。

0085

例えば、図2(a)に示す期間TP2では、φDP=LV4、φDN=LV1となるので、図5に示す構成では、
NM12のゲート電圧<NM13のゲート電圧≒NM14のゲート電圧<NM11のゲート電圧
となり、
NM11のオン抵抗<NM13のオン抵抗≒NM14のオン抵抗<NM12のオン抵抗
となるので、ノードN4に比べてノードN3が早くLレベルへプルダウンされる。これにより、ノードN3,N4がそれぞれLレベル、Hレベルになり、NMOSトランジスタNM15,NM16の各ソースがそれぞれLレベル、Hレベルになるので、出力ノード22n,22pの電位がそれぞれLレベル、Hレベルになる。すなわち、コンパレータは、極性が(φDP,φDN)=(+,−)であることを示す極性判定結果として、極性信号φVP=(φVPP−φVPN)=(Hレベル−Lレベル)=“1”を出力する。

0086

また、図4に示す構成では、
NM3のゲート電圧<NM2のゲート電圧<NM4のゲート電圧<NM1のゲート電圧
となり、
NM1のオン抵抗<NM4のオン抵抗<NM2のオン抵抗<NM3のオン抵抗
となるので、ノードN2に比べてノードN1が早くLレベルへプルダウンされる。これにより、ノードN1,N2がそれぞれLレベル、Hレベルになり、NMOSトランジスタNM5,NM6の各ソースがそれぞれLレベル、Hレベルになるので、出力ノード21n,21pの電位がそれぞれLレベル、Hレベルになる。すなわち、コンパレータは、振幅絶対値がVREFHより大きいことを示す振幅絶対値判定結果として、振幅信号φVA=(φVAP−φVAN)=(Hレベル−Lレベル)=“1”を出力する。

0087

すなわち、サンプラ2は、図7に示すように、(極性信号φVP、振幅信号φVA)=(1,1)をデータの値3の識別結果として出力できる。

0088

例えば、図2(a)に示す期間TP3では、φDP=LV2、φDN=LV3となるので、図5に示す構成では、
NM11のゲート電圧<NM13のゲート電圧≒NM14のゲート電圧<NM12のゲート電圧
となり、
NM12のオン抵抗<NM13のオン抵抗≒NM14のオン抵抗<NM11のオン抵抗
となるので、ノードN3に比べてノードN4が早くLレベルへプルダウンされる。これにより、ノードN3,N4がそれぞれHレベル、Lレベルになり、NMOSトランジスタNM15,NM16の各ソースがそれぞれHレベル、Lレベルになるので、出力ノード22n,22pの電位がそれぞれHレベル、Lレベルになる。すなわち、コンパレータは、極性が(φDP,φDN)=(−,+)であることを示す極性判定結果として、極性信号φVP=(φVPP−φVPN)=(Lレベル−Hレベル)=“0”を出力する。

0089

また、図4に示す構成では、
NM2のゲート電圧<NM1のゲート電圧<NM3のゲート電圧<NM4のゲート電圧
となり、
NM4のオン抵抗<NM3のオン抵抗<NM1のオン抵抗<NM2のオン抵抗
となるので、ノードN1に比べてノードN2が早くLレベルへプルダウンされる。これにより、ノードN1,N2がそれぞれHレベル、Lレベルになり、NMOSトランジスタNM5,NM6の各ソースがそれぞれHレベル、Lレベルになるので、出力ノード21n,21pの電位がそれぞれHレベル、Lレベルになる。すなわち、コンパレータは、振幅絶対値がVREFHより小さいことを示す振幅絶対値判定結果として、振幅信号φVA=(φVAP−φVAN)=(Lレベル−Hレベル)=“0”を出力する。

0090

すなわち、サンプラ2は、図7に示すように、(極性信号φVP、振幅信号φVA)=(0,0)を出力することで、等価的にデータの値1の識別結果を出力できる。

0091

例えば、図2(a)に示す期間TP4では、φDP=LV3、φDN=LV2となるので、図5に示す構成では、
NM12のゲート電圧<NM13のゲート電圧≒NM14のゲート電圧<NM11のゲート電圧
となり、
NM11のオン抵抗<NM13のオン抵抗≒NM14のオン抵抗<NM12のオン抵抗
となるので、ノードN4に比べてノードN3が早くLレベルへプルダウンされる。これにより、ノードN3,N4がそれぞれLレベル、Hレベルになり、NMOSトランジスタNM15,NM16の各ソースがそれぞれLレベル、Hレベルになるので、出力ノード22n,22pの電位がそれぞれLレベル、Hレベルになる。すなわち、コンパレータは、極性が(φDP,φDN)=(+,−)であることを示す極性判定結果として、極性信号φVP=(φVPP−φVPN)=(Hレベル−Lレベル)=“1”を出力する。

0092

また、図4に示す構成では、
NM2のゲート電圧<NM3のゲート電圧<NM1のゲート電圧<NM4のゲート電圧
となり、
NM4のオン抵抗<NM1のオン抵抗<NM3のオン抵抗<NM2のオン抵抗
となるので、ノードN1に比べてノードN2が早くLレベルへプルダウンされる。これにより、ノードN1,N2がそれぞれHレベル、Lレベルになり、NMOSトランジスタNM5,NM6の各ソースがそれぞれHレベル、Lレベルになるので、出力ノード21n,21pの電位がそれぞれHレベル、Lレベルになる。すなわち、コンパレータは、振幅絶対値がVREFHより小さいことを示す振幅絶対値判定結果として、振幅信号φVA=(φVAP−φVAN)=(Lレベル−Hレベル)=“0”を出力する。

0093

すなわち、サンプラ2は、図7に示すように、(極性信号φVP、振幅信号φVA)=(1,0)をデータの値2の識別結果として出力できる。

0094

以上のように、本実施形態では、半導体集積回路1において、極性判定用のコンパレータと振幅絶対値判定用のコンパレータとを用いてサンプラ2を構成する。これにより、サンプラ動作に使用されるコンパレータ数を低減できるので、AFE4からコンパレータへ並列接続される配線の本数が減り、配線へ充電すべき電荷の量も少なく抑えることができ、AFE4の駆動負荷(ドライバ4fの駆動負荷)を低減できる。それとともに、サンプラ2自体で動作するコンパレータの数が減るので、その使用される電力を低減できる。したがって、半導体集積回路1を容易に低消費電力化できる。

0095

なお、サンプラ2において、コンパレータ21とコンパレータ22とは、同じ回路構成を含んでもよい。

0096

あるいは、コンパレータ21の入力側において、信号入力ノード21aが参照電圧生成回路31の出力ノード31nに接続され、信号入力ノード21bが信号ラインLNに接続され、参照入力ノード21cが参照電圧生成回路31の出力ノード31pに接続され、参照入力ノード21dが信号ラインLPに接続されていてもよい。

0097

あるいは、図8に示すように、半導体集積回路1iのサンプラ2iにおいて、極性判定用のコンパレータ22iと振幅絶対値判定用のコンパレータ21iとは、差動入力シングル出力型の構成を有していてもよい。図8は、実施形態の変形例におけるサンプラ2iの構成を示す回路図である。

0098

具体的には、コンパレータ21iは、出力ノード21p、出力ノード21n(図3参照)に代えて出力ノード21oを有する。出力ノード21oは、出力ラインLAOが電気的に接続されている。出力ノード21oは、出力ラインLAOを介して振幅信号φVAを出力する。

0099

コンパレータ21iは、図9に示すように構成され得る。図9は、実施形態の変形例における振幅絶対値判定用のコンパレータ21iの構成を示す回路図である。図4に示す構成において、N側の出力ノード21nが省略され、P側の出力ノード21pが出力ノード21oとして残されることで、図9に示す構成が得られる。すなわち、コンパレータ21iは、P側の差動信号φVAPに対応する信号を振幅信号φVAとして出力する。

0100

すなわち、コンパレータ21iは、差動信号φDP,φDNの振幅絶対値がVREFHより大きい場合、振幅信号φVA=(Hレベル)=“1”を出力し、差動信号φDP,φDNの振幅絶対値がVREFHより小さい場合、振幅信号φVA=(Lレベル)=“0”を出力する。

0101

また、図8に示すように、コンパレータ22iは、出力ノード22p、出力ノード22n(図3参照)に代えて出力ノード22oを有する。出力ノード22oは、出力ラインLPOが電気的に接続されている。出力ノード22oは、出力ラインLPOを介して極性信号φVPを出力する。

0102

コンパレータ22iは、図10に示すように構成され得る。図10は、実施形態の変形例における極性判定用のコンパレータ22iの構成を示す回路図である。図5に示す構成において、N側の出力ノード22nが省略され、P側の出力ノード22pが出力ノード22oとして残されることで、図10に示す構成が得られる。すなわち、コンパレータ22iは、P側の差動信号φVPPに対応する信号を極性信号φVPとして出力する。

0103

すなわち、コンパレータ22iは、差動信号φDP,φDNの極性が(+,−)である場合、極性信号φVP=(Hレベル)=“1”を出力し、差動信号φDP,φDNの極性が(−,+)である場合、極性信号φVP=(Lレベル)=“0”を出力する。

0104

なお、サンプラ2は、図7に示すように、(極性信号、振幅信号)の組み合わせでデータの値の識別結果を出力可能である点は、実施形態と同様である。なお、図7に示した極性信号と振幅信号とに対するデータの値は一例であり、サンプラ動作に使用されるコンパレータ数を低減できる範囲内で他のデータの値をとり得る。

0105

このように、半導体集積回路1iにおいて、極性判定用のコンパレータ22iと振幅絶対値判定用のコンパレータ21iとを用いてサンプラ2iを構成する。これにより、サンプラ動作に使用されるコンパレータ数を低減でき、半導体集積回路1iを容易に低消費電力化できる。

0106

あるいは、コモンモードノイズを低減するための工夫がさらに追加されてもよい。例えば、半導体集積回路1jにおいて、差動信号φDP,φDNにおけるコモンモード電圧を検出可能であるコモン電圧検出回路5は、差動対を構成する信号ラインLP,PNに対して、図11に示すように構成され得る。図11は、実施形態の他の変形例における半導体集積回路1jの構成を示す回路図である。

0107

コモン電圧検出回路5は、AFE4とサンプラ2iとの間に電気的に接続され得る。コモン電圧検出回路5は、抵抗素子R1、抵抗素子R2、及びコモンノードNcを有する。抵抗素子R1は、一端が信号ラインLPに電気的に接続され、他端がコモンノードNcに電気的に接続されている。抵抗素子R2は、一端が信号ラインLNに電気的に接続され、他端がコモンノードNcに電気的に接続されている。抵抗素子R1及び抵抗素子R2の抵抗値が略均等である場合、抵抗分割により、コモンノードNcの電圧は、差動信号φDP,φDNのコモンモード電圧に略等しくなり得る。

0108

一方、制御回路3jは、コモンモードライン34jをさらに有する。コモンモードライン34jは、一端がコモン電圧検出回路5におけるコモンノードNcに電気的に接続され、他端が参照電圧生成回路(差動アンプ)31jのコモンモード端子31cに電気的に接続されている。コモンモード端子31cは、参照電圧生成回路31j内で、入力ノード31aで受けた制御信号と入力ノード31bで受けた制御信号とのそれぞれにコモンモード端子31cで受けた電圧をオフセット電圧として加算するように構成されている。

0109

例えば、参照電圧生成回路31jは、図12に示すように構成され得る。図12は、参照電圧生成回路31jの構成を示す回路図である。

0110

参照電圧生成回路31jは、NMOSトランジスタNM21,NM22,NM23,NM24と、PMOSトランジスタPM21,PM22,PM23,PM24、PM25,PM26と、抵抗素子R21,R22,R23,R24,R25と、容量素子C21,C22と、電流源CS1,CS2,CS3,CS4,CS5を有する。

0111

NMOSトランジスタNM21は、ゲートが入力ノード31aに電気的に接続され、ドレインがノードN21に電気的に接続され、ソースが電流源CS1を介してグランド電位となるノードに電気的に接続されている。NMOSトランジスタNM21のゲートには、制御部33からの制御信号が入力される。

0112

NMOSトランジスタNM22は、ゲートが入力ノード31bに電気的に接続され、ドレインがノードN22に電気的に接続され、ソースが電流源CS2を介してグランド電位となるノードに電気的に接続されている。NMOSトランジスタNM22のゲートには、制御部33からの制御信号が入力される。

0113

NMOSトランジスタNM23は、ゲートがコモンモード端子31cに電気的に接続され、ドレインがPMOSトランジスタPM26のドレインに電気的に接続され、ソースが電流源CS5の一端及び抵抗素子R25の一端に電気的に接続されている。NMOSトランジスタNM23のゲートには、コモン電圧検出回路5で検出された電圧(≒コモンモード電圧)が入力される。

0114

NMOSトランジスタNM24は、ゲートが抵抗素子R23の一端及び抵抗素子R24の一端に電気的に接続され、ドレインがPMOSトランジスタPM25のドレインに電気的に接続され、ソースが電流源CS4の一端及び抵抗素子R25の他端に電気的に接続されている。抵抗素子R23の他端は、出力ノード31pに電気的に接続され、抵抗素子R24の他端は、出力ノード31nに電気的に接続されている。

0115

PMOSトランジスタPM21は、ゲートがノードN21に電気的に接続され、ドレインが出力ノード31p、電流源CS1の一端及び容量素子C21の一端に電気的に接続され、ソースが電源電位となるノードに電気的に接続されている。容量素子C21の他端は、抵抗素子R21の一端に電気的に接続され、抵抗素子R21の他端は、ノードN21に電気的に接続されている。

0116

PMOSトランジスタPM22は、ゲートがPMOSトランジスタPM23,PM25のゲートに電気的に接続され、ドレインがノードN21に電気的に接続され、ソースが電源電位となるノードに電気的に接続されている。

0117

PMOSトランジスタPM23は、ゲートがPMOSトランジスタPM22,PM25のゲートに電気的に接続され、ドレインがノードN22に電気的に接続され、ソースが電源電位となるノードに電気的に接続されている。

0118

PMOSトランジスタPM24は、ゲートがノードN22に電気的に接続され、ドレインが出力ノード31n、電流源CS3の一端及び容量素子C22の一端に電気的に接続され、ソースが電源電位となるノードに電気的に接続されている。容量素子C22の他端は、抵抗素子R22の一端に電気的に接続され、抵抗素子R22の他端は、ノードN22に電気的に接続されている。

0119

PMOSトランジスタPM25は、ゲートがPMOSトランジスタPM22,PM23のゲートとPMOSトランジスタPM25のドレインに電気的に接続され、ドレインがNMOSトランジスタNM24のドレインに電気的に接続され、ソースが電源電位となるノードに電気的に接続されている。PMOSトランジスタPM25は、PMOSトランジスタPM22,PM23とともにカレントミラー回路を構成している。

0120

PMOSトランジスタPM26は、ゲートがPMOSトランジスタPM26のドレインに電気的に接続され、ドレインがNMOSトランジスタNM23のドレインに電気的に接続され、ソースが電源電位となるノードに電気的に接続されている。

0121

参照電圧生成回路31jでは、入力ノード31a,31bの入力電圧に応じてノードN21,N22の電位がそれぞれ決まる。そして、ノードN21の電位に応じたゲート電圧でPMOSトランジスタPM21がドレイン電流を流して出力ノード31pの電位が変化することで入力ノード31aの入力電圧に応じた出力電圧が出力ノード31pに現れる。ノードN22の電位に応じたゲート電圧でPMOSトランジスタPM24がドレイン電流を流して出力ノード31nの電位が変化することで入力ノード31bの入力電圧に応じた出力電圧が出力ノード31nに現れる。このとき、コモンモード端子31cへの入力電圧(コモンモード電圧)に応じた電圧が、NMOSトランジスタNM23のゲート・ソース間電圧→抵抗素子R25の両端電圧→NMOSトランジスタNM24のゲート・ソース間電圧→抵抗素子R23,R24の各両端電圧と伝達される。これにより、コモンモード電圧に応じた電圧が出力ノード31pと出力ノード31nとにそれぞれ現れる。

0122

図11に示す半導体集積回路1jでは、例えば、差動信号φDP,φDNにコモンモードノイズが混入した場合、差動信号φDP,φDNの振幅がそれぞれコモンモードノイズ分振動し得る。このとき、信号ラインLPが信号入力ノード21aに伝達する差動信号φDPと参照電圧生成回路31jが信号入力ノード21bに伝達する参照電圧φVRHとがともにコモンモードノイズ分振動するようにすることができるので、コモンモードノイズがコンパレータ21でキャンセルされ得る。これにより、コモンモードノイズを低減できる。

0123

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

0124

1,1i,1j半導体集積回路、100送信装置、200受信装置、400通信システム。

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