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図面 (18)

課題

面積縮小消費電力の低減、または高速な動作が可能な半導体装置の提供。

解決手段

記憶回路を有する回路31と、増幅回路を有する回路32が積層された構成を有する。これにより、半導体装置10の面積の増加を抑えつつ、半導体装置10に記憶回路および増幅回路を搭載することができる。よって、半導体装置10の面積の縮小を図ることができる。また、OSトランジスタを用いて回路を構成することにより、オフ電流が低減され、且つ高速な動作が可能な記憶回路や増幅回路を構成することができる。よって、半導体装置10の消費電力の低減および動作速度の向上が可能となる。

概要

背景

DRAM(Dynamic Random Access Memory)は、データの
高速な書き込み、読み出しが可能な揮発性メモリであり、様々な記憶装置に広く用いられ
ている。DRAMには大容量化による低コスト化が求められており、メモリセルレイア
ウトの変更やメモリセルを構成する素子微細化などにより、大容量化を図る研究開発
活発に行われている。

また、一般的なDRAMにおいては、メモリセルはセンスアンプと接続されている。そし
て、メモリセルに保持されている電荷ビット線に放出した際の微小電圧の差をセンス
アンプによって増幅することにより、メモリセルに記憶されたデータを読み出すことがで
きる。

特許文献1には、複数のメモリセルアレイ領域の間にセンスアンプ領域が設けられた構成
において、チップ面積縮小のため、センスアンプ領域の面積を縮小する技術が開示さ
れている。

概要

面積の縮小、消費電力の低減、または高速な動作が可能な半導体装置の提供。記憶回路を有する回路31と、増幅回路を有する回路32が積層された構成を有する。これにより、半導体装置10の面積の増加を抑えつつ、半導体装置10に記憶回路および増幅回路を搭載することができる。よって、半導体装置10の面積の縮小をることができる。また、OSトランジスタを用いて回路を構成することにより、オフ電流が低減され、且つ高速な動作が可能な記憶回路や増幅回路を構成することができる。よって、半導体装置10の消費電力の低減および動作速度の向上が可能となる。

目的

本発明の一態様は、新規な半導体装置の提供を課題の一つとする

効果

実績

技術文献被引用数
0件
牽制数
0件

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請求項1

集積回路と、前記集積回路上に第1の絶縁層を介して重なる記憶回路及びダミー回路と、前記記憶回路及び前記ダミー回路上に第2の絶縁層を介して重なる増幅回路と、を有し、前記集積回路と前記記憶回路とは、前記第1の絶縁層の開口部に設けられた第1導電層を介して接続され、前記記憶回路と前記増幅回路とは、前記第2の絶縁層の開口部に設けられた第2導電層を介して接続され、前記第2導電層は、前記第1導電層と重なる位置に設けられ、前記増幅回路は、前記ダミー回路と接続されておらず、前記記憶回路は、酸化物半導体を含む第1のチャネル形成領域を有する第1のトランジスタを有し、前記増幅回路は、酸化物半導体を含む第2のチャネル形成領域を有する第2のトランジスタを有し、前記ダミー回路は、酸化物半導体を含む第3のチャネル形成領域を有する第3のトランジスタを有し、前記集積回路は、単結晶半導体を含む第4のチャネル形成領域を有する第4のトランジスタを有する半導体装置

技術分野

0001

本発明の一態様は、記憶回路および増幅回路を有する半導体装置に関する。

0002

なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の
一態様の技術分野は、物、方法、または、製造方法に関するものである。または、本発明
の一態様は、プロセス、マシン、マニュファクチャ、または、組成物コンポジション
オブマター)に関するものである。または、本発明の一態様は、半導体装置、表示装置
発光装置蓄電装置記憶装置、それらの駆動方法、または、それらの製造方法に関す
る。

背景技術

0003

DRAM(Dynamic Random Access Memory)は、データの
高速な書き込み、読み出しが可能な揮発性メモリであり、様々な記憶装置に広く用いられ
ている。DRAMには大容量化による低コスト化が求められており、メモリセルレイア
ウトの変更やメモリセルを構成する素子微細化などにより、大容量化を図る研究開発
活発に行われている。

0004

また、一般的なDRAMにおいては、メモリセルはセンスアンプと接続されている。そし
て、メモリセルに保持されている電荷ビット線に放出した際の微小電圧の差をセンス
アンプによって増幅することにより、メモリセルに記憶されたデータを読み出すことがで
きる。

0005

特許文献1には、複数のメモリセルアレイ領域の間にセンスアンプ領域が設けられた構成
において、チップ面積縮小のため、センスアンプ領域の面積を縮小する技術が開示さ
れている。

先行技術

0006

特開2004−221374号公報

発明が解決しようとする課題

0007

DRAMのメモリセルの寸法の縮小や素子の微細化には限界があり、これらの方法による
大容量化は技術的に困難になりつつある。また、DRAMにはメモリセルの他にセンスア
ンプが設けられており、これが一定の面積を占めているため、メモリセルが設けられる領
域の面積が制限され、大容量化の妨げとなっている。

0008

また、特許文献1には、センスアンプ領域の面積を縮小する技術が開示されているが、メ
モリセルアレイの間にセンスアンプが設けられている以上、メモリセルアレイを設置でき
る面積は制限され、一定以上の大容量化は困難である。

0009

上記の技術的背景の下、本発明の一態様は、新規な半導体装置の提供を課題の一つとする
。また、本発明の一態様は、面積の縮小が可能な半導体装置の提供を課題の一つとする。
また、本発明の一態様は、消費電力の低減が可能な半導体装置の提供を課題の一つとする
。また、本発明の一態様は、高速な動作が可能な半導体装置の提供を課題の一つとする。

0010

なお、本発明の一態様は、必ずしも上記の課題の全てを解決する必要はなく、少なくとも
一の課題を解決できるものであればよい。また、上記の課題の記載は、他の課題の存在を
妨げるものではない。これら以外の課題は、明細書、図面、請求項などの記載から、自ず
と明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を
抽出することが可能である。

課題を解決するための手段

0011

本発明の一態様にかかる半導体装置は、第1の回路と、第2の回路と、絶縁層と、を有し
、第1の回路は、記憶回路を有し、第2の回路は、増幅回路を有し、絶縁層は、第1の回
路と第2の回路との間に設けられ、記憶回路は、第1のチャネル形成領域を有する第1の
トランジスタを有し、増幅回路は、第2のチャネル形成領域を有する第2のトランジスタ
を有し、第1のチャネル形成領域は、単結晶半導体を含み、第2のチャネル形成領域は、
酸化物半導体を含み、第1の回路と、第2の回路とは、互いに重なる領域を有する。

0012

また、上記半導体装置において、第1のチャネル形成領域と、第2のチャネル形成領域と
は、互いに重なる領域を有していてもよい。

0013

また、上記半導体装置において、第1のトランジスタのソース又はドレインの一方は、第
2のトランジスタのソース又はドレインの一方と電気的に接続されていてもよい。

0014

また、本発明の一態様にかかる別の半導体装置は、第1の回路と、第2の回路と、第3の
回路と、絶縁層と、を有し、第1の回路は、集積回路を有し、第2の回路は、記憶回路を
有し、第3の回路は、増幅回路を有し、絶縁層は、第1の回路と、第2の回路及び第3の
回路との間に設けられ、集積回路は、第1のチャネル形成領域を有する第1のトランジス
タを有し、記憶回路は、第2のチャネル形成領域を有する第2のトランジスタを有し、増
幅回路は、第3のチャネル形成領域を有する第3のトランジスタを有し、第1のチャネル
形成領域は、単結晶半導体を含み、第2のチャネル形成領域は、酸化物半導体を含み、第
3のチャネル形成領域は、酸化物半導体を含み、第1の回路と、第2の回路又は第3の回
路とは、互いに重なる領域を有する。

0015

また、上記半導体装置において、第1のチャネル形成領域と、第2のチャネル形成領域又
は第3のチャネル形成領域とは、互いに重なる領域を有していてもよい。

0016

また、上記半導体装置において、第1のトランジスタのソース又はドレインの一方は、第
3のトランジスタのソース又はドレインの一方と電気的に接続されていてもよい。

0017

また、上記半導体装置において、酸化物半導体は、Inと、Znと、M(Mは、Al、T
i、Ga、Y、Zr、La、Ce、NdまたはHf)と、を含んでいてもよい。

発明の効果

0018

本発明の一態様により、新規な半導体装置を提供することができる。また、本発明の一態
様により、面積の縮小が可能な半導体装置を提供することができる。また、本発明の一態
様により、消費電力の低減が可能な半導体装置を提供することができる。また、本発明の
一態様により、高速な動作が可能な半導体装置を提供することができる。

0019

なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一
態様は、必ずしも、これらの効果の全てを有する必要はない。なお、これら以外の効果は
、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面
、請求項などの記載から、これら以外の効果を抽出することが可能である。

図面の簡単な説明

0020

半導体装置の構成の一例を説明する図。
半導体装置の構成の一例を説明する図。
半導体装置の構成の一例を説明する図。
半導体装置の構成の一例を説明する図。
半導体装置の構成の一例を説明する図。
半導体装置の構成の一例を説明する回路図。
タイミングチャート
タイミングチャート。
半導体装置の構成の一例を説明する回路図。
半導体装置の構成の一例を説明する図。
トランジスタの構成の一例を説明する図。
トランジスタの構成の一例を説明する図。
トランジスタの構成の一例を説明する図。
トランジスタの構成の一例を説明する図。
トランジスタの構成の一例を説明する図。
トランジスタの構成の一例を説明する図。
電子機器を説明する図。

実施例

0021

以下、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下
の実施の形態における説明に限定されず、本発明の趣旨及びその範囲から逸脱することな
くその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。した
がって、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。

0022

また、本発明の一態様は、集積回路、表示装置、RFタグを含むあらゆる装置が、その範
疇に含まれる。また、表示装置には、液晶表示装置有機発光素子に代表される発光素子
を各画素に備えた発光装置、電子ペーパーDMD(Digital Micromir
ror Device)、PDP(Plasma Display Panel)、FE
D(Field Emission Display)など、集積回路を回路に有してい
る表示装置が、その範疇に含まれる。

0023

なお、図面を用いて発明の構成を説明するにあたり、同じものを指す符号は異なる図面間
でも共通して用いる。

0024

また、本明細書等においては、ある一つの実施の形態において述べる図または文章におい
て、その一部分を取り出して、発明の一態様を構成することは可能である。したがって、
ある部分を述べる図または文章が記載されている場合、その一部分の図または文章を取り
出した内容も、発明の一態様として開示されているものであり、発明の一態様を構成する
ことが可能であるものとする。そして、その発明の一態様は明確であると言える。そのた
め、例えば、能動素子(トランジスタなど)、配線受動素子容量素子など)、導電層
、絶縁層、半導体層部品、装置、動作方法、製造方法などが単数もしくは複数記載され
た図面または文章において、その一部分を取り出して、発明の一態様を構成することが可
能であるものとする。例えば、N個(Nは整数)の回路素子(トランジスタ、容量素子等
)を有して構成される回路図から、M個(Mは整数で、M<N)の回路素子(トランジス
タ、容量素子等)を抜き出して、発明の一態様を構成することは可能である。別の例とし
ては、「Aは、B、C、D、E、または、Fを有する」と記載されている文章から、一部
の要素を任意に抜き出して、「Aは、BとEとを有する」、「Aは、EとFとを有する」
、「Aは、CとEとFとを有する」、または、「Aは、BとCとDとEとを有する」など
の発明の一態様を構成することは可能である。

0025

また、本明細書等においては、ある一つの実施の形態において述べる図または文章におい
て、少なくとも一つの具体例が記載される場合、その具体例の上位概念を導き出すことは
、当業者であれば容易に理解される。したがって、ある一つの実施の形態において述べる
図または文章において、少なくとも一つの具体例が記載される場合、その具体例の上位概
念も、発明の一態様として開示されているものであり、発明の一態様を構成することが可
能である。そして、その発明の一態様は、明確であると言える。

0026

また、本明細書等においては、少なくとも図に記載した内容(図の中の一部でもよい)は
、発明の一態様として開示されているものであり、発明の一態様を構成することが可能で
ある。したがって、ある内容について、図に記載されていれば、文章を用いて述べていな
くても、その内容は、発明の一態様として開示されているものであり、発明の一態様を構
成することが可能である。同様に、図の一部を取り出した図についても、発明の一態様と
して開示されているものであり、発明の一態様を構成することが可能である。そして、そ
の発明の一態様は明確であると言える。

0027

(実施の形態1)
本実施の形態では、本発明の一態様に係る構成の一例について説明する。

0028

図1(A)に、本発明の一態様に係る半導体装置10の構成の一例を示す。半導体装置1
0は、回路20、回路30を有する。

0029

回路20は、演算処理や他の回路の制御などを行う機能を有する。回路20は、複数のト
ランスタを有する集積回路によって構成することができる。また、回路20は、順序
路や組み合わせ回路などの各種の論理回路を有する構成とすることができる。回路20は
、例えば中央処理装置(CPU)として用いることができる。

0030

回路30は、回路20や入出力装置(図示せず)などから入力されたデータを記憶する機
能を有する。また、回路30は、回路30に記憶されたデータを回路20や入出力装置に
出力する機能を有する。回路30は、キャッシュメモリ主記憶装置補助記憶装置など
の各種記憶装置として用いることができる。

0031

回路30は、回路31、回路32を有する。回路31は、データを記憶する機能を有する
。なお、回路31は、データを記憶する機能を有する回路(以下、記憶回路ともいう)を
複数個備えた、セルアレイを有する構成とすることができる。回路31は、例えば、DR
AMやSRAMなどの揮発性メモリ、またはNAND型フラッシュメモリなどの不揮発性
メモリによって構成することができる。特に、回路31をDRAMで構成すると、回路3
1を高速かつ小面積の記憶回路とすることができるため好ましい。なお、回路30は、回
路31の動作を制御するための駆動回路を有していてもよい。

0032

回路32は、入力された信号を増幅して出力する機能を有する回路(以下、増幅回路とも
いう)を有する。具体的には、増幅回路は、外部から入力されたデータを増幅して回路3
1に書き込む機能と、回路31に記憶されたデータを増幅して出力する機能を有する。こ
れにより、外部から入力された信号が微弱であっても、これを増幅して記憶回路に書き込
むことができる。また、回路31に記憶された信号が微弱であっても、これを増幅して読
み出すことができる。よって、データの書き込みおよび読み出しを正確に行うことができ
る。回路32は、複数のセンスアンプを備えた構成とすることができる。なお、回路30
は、回路32の動作を制御するための駆動回路を有していてもよい。

0033

図1(B)に、回路30の断面構造の一例を示す。回路30は、基板100上の回路31
と、回路31上の絶縁層101と、絶縁層101上の回路32を有する。絶縁層101は
開口部を有し、開口部には導電層111が設けられている。回路32は、導電層111を
介して回路31と接続されている。このように、回路30は、回路31と回路32が積層
された構造を有する。なお、基板100上に回路20が設けられていてもよい。

0034

なお、本明細書等において、XとYとが接続されている、と明示的に記載する場合は、X
とYとが電気的に接続されている場合と、XとYとが機能的に接続されている場合と、X
とYとが直接接続されている場合とを含むものとする。したがって、所定の接続関係、例
えば、図または文章に示された接続関係に限定されず、図または文章に示された接続関係
以外のものも含むものとする。ここで、X、Yは、対象物(例えば、装置、素子、回路、
配線、電極端子導電膜、層、など)であるとする。

0035

XとYとが電気的に接続されている場合の一例としては、XとYとの電気的な接続を可能
とする素子(例えば、スイッチ、トランジスタ、容量素子、インダクタ抵抗素子、ダイ
オード、表示素子、発光素子、負荷など)が、XとYとの間に1個以上接続されることが
可能である。なお、スイッチは、オンオフが制御される機能を有している。つまり、スイ
ッチは、導通状態オン状態)、または、非導通状態オフ状態)になり、電流を流すか
流さないかを制御する機能を有している。または、スイッチは、電流を流す経路を選択し
切り替える機能を有している。

0036

XとYとが機能的に接続されている場合の一例としては、XとYとの機能的な接続を可能
とする回路(例えば、論理回路(インバータNAND回路NOR回路など)、信号変
換回路DA変換回路AD変換回路ガンマ補正回路など)、電位レベル変換回路(電
源回路(昇圧回路降圧回路など)、信号の電位レベルを変えるレベルシフタ回路など)
電圧源電流源切り替え回路、増幅回路(信号振幅または電流量などを大きく出来る
回路、オペアンプ差動増幅回路ソースフォロワ回路バッファ回路など)、信号生成
回路、記憶回路、制御回路など)が、XとYとの間に1個以上接続されることが可能であ
る。なお、一例として、XとYとの間に別の回路を挟んでいても、Xから出力された信号
がYへ伝達される場合は、XとYとは機能的に接続されているものとする。

0037

なお、XとYとが電気的に接続されている、と明示的に記載する場合は、XとYとが電気
的に接続されている場合(つまり、XとYとの間に別の素子又は別の回路を挟んで接続さ
れている場合)と、XとYとが機能的に接続されている場合(つまり、XとYとの間に別
の回路を挟んで機能的に接続されている場合)と、XとYとが直接接続されている場合(
つまり、XとYとの間に別の素子又は別の回路を挟まずに接続されている場合)とを含む
ものとする。つまり、電気的に接続されている、と明示的に記載する場合は、単に、接続
されている、とのみ明示的に記載されている場合と同じであるとする。

0038

なお、例えば、トランジスタのソース(又は第1の端子など)が、Z1を介して(又は介
さず)、Xと電気的に接続され、トランジスタのドレイン(又は第2の端子など)が、Z
2を介して(又は介さず)、Yと電気的に接続されている場合や、トランジスタのソース
(又は第1の端子など)が、Z1の一部と直接的に接続され、Z1の別の一部がXと直接
的に接続され、トランジスタのドレイン(又は第2の端子など)が、Z2の一部と直接的
に接続され、Z2の別の一部がYと直接的に接続されている場合では、以下のように表現
することが出来る。

0039

例えば、「XとYとトランジスタのソース(又は第1の端子など)とドレイン(又は第2
の端子など)とは、互いに電気的に接続されており、X、トランジスタのソース(又は第
1の端子など)、トランジスタのドレイン(又は第2の端子など)、Yの順序で電気的に
接続されている。」と表現することができる。または、「トランジスタのソース(又は第
1の端子など)は、Xと電気的に接続され、トランジスタのドレイン(又は第2の端子な
ど)はYと電気的に接続され、X、トランジスタのソース(又は第1の端子など)、トラ
ンジスタのドレイン(又は第2の端子など)、Yは、この順序で電気的に接続されている
」と表現することができる。または、「Xは、トランジスタのソース(又は第1の端子な
ど)とドレイン(又は第2の端子など)とを介して、Yと電気的に接続され、X、トラン
ジスタのソース(又は第1の端子など)、トランジスタのドレイン(又は第2の端子など
)、Yは、この接続順序で設けられている」と表現することができる。これらの例と同様
表現方法を用いて、回路構成における接続の順序について規定することにより、トラン
ジスタのソース(又は第1の端子など)と、ドレイン(又は第2の端子など)とを、区別
して、技術的範囲を決定することができる。なお、これらの表現方法は、一例であり、こ
れらの表現方法に限定されない。ここで、X、Y、Z1、Z2は、対象物(例えば、装置
、素子、回路、配線、電極、端子、導電膜、層、など)であるとする。

0040

また、図面上は独立している構成要素同士が電気的に接続しているように図示されている
場合であっても、1つの構成要素が、複数の構成要素の機能を併せ持っている場合もある
。例えば、配線の一部が電極としても機能する場合は、一の導電膜が、配線の機能、及び
電極の機能の両方の構成要素の機能を併せ持っている。したがって、本明細書における接
続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、そ
の範疇に含める。

0041

図1(B)において、回路31は、絶縁層101を介して回路32と重なる領域を有する
ように配置することができる。また、回路31は、絶縁層101を介して回路32の全面
と重なるように配置することができる。上記のいずれかの構成をとることにより、回路3
0の面積の増加を抑えつつ、回路32を設けることができる。すなわち、回路30の面積
の増加を抑えつつ、回路30に増幅回路を搭載することができる。よって、半導体装置1
0の面積の縮小を図ることができる。

0042

なお、図1(C)に示すように、回路30は回路20の内部に設けられていてもよい。こ
の場合、回路30は、例えばキャッシュメモリとして用いることができる。また、図1
C)において、半導体装置10は、さらに回路40を有していてもよい。回路40は、回
路41、回路42を有する。回路41は回路31と同様の機能を有する回路であり、回路
42は、回路32と同様の機能を有する回路である。回路41と回路42は、回路31と
回路32と同様に、積層した構成とすることができる(図1(B)参照)。回路40は、
例えば主記憶装置として用いることができる。

0043

また、図2(A)乃至(C)に示すように、半導体装置10は、回路30を回路20上に
積層した構成とすることもできる。図2(A)において、半導体装置10は、基板100
上の回路20と、回路20上の絶縁層101と、絶縁層101上の回路31および回路3
2を有する。絶縁層101は開口部を有し、開口部には導電層112が設けられている。
回路32は、導電層112を介して回路20と接続されている。また、回路32は、回路
31と接続されている。このように、半導体装置10は、回路20と、回路31および回
路32とが積層された構造を有する。

0044

回路31は、回路20と重なる領域を有するように配置することができる。また、回路3
2は、回路20と重なる領域を有するように配置することができる。また、回路31は、
回路20の全面と重なる領域を有するように配置することができる。また、回路32は、
回路20の全面と重なる領域を有するように配置することができる。上記のいずれかの構
成をとることにより、半導体装置10の面積の増加を抑えつつ、回路32を設けることが
できる。すなわち、半導体装置10の面積の増加を抑えつつ、回路30に増幅回路を搭載
することができる。よって、半導体装置10の面積の縮小を図ることができる。

0045

また、図2(B)に示すように、回路31と回路32を積層した構成とすることもできる
図2(B)において、半導体装置10は、基板100上の回路20と、回路20上の絶
縁層101と、絶縁層101上の回路31と、回路31上の絶縁層102と、絶縁層10
2上の回路32を有する。絶縁層101および絶縁層102は第1の開口部を有し、第1
の開口部には導電層112が設けられている。そして、回路32は、導電層112を介し
て回路20と接続されている。また、絶縁層102は第2の開口部を有し、第2の開口部
には導電層113が設けられている。そして、回路32は、導電層113を介して回路3
1と接続されている。

0046

回路31は、回路20と重なる領域を有するように配置することができる。また、回路3
1は、回路20の全面と重なる領域を有するように配置することができる。また、回路3
2は、回路20と重なる領域を有するように配置することができる。また、回路32は、
回路20の全面と重なる領域を有するように配置することができる。また、回路31は、
回路32と重なる領域を有するように配置することができる。また、回路31は、回路3
2の全面と重なる領域を有するように配置することができる。上記のいずれかの構成をと
ることにより、半導体装置10の面積の増加を抑えつつ、回路32を設けることができる
。すなわち、半導体装置10の面積の増加を抑えつつ、回路30に増幅回路を搭載するこ
とができる。よって、半導体装置10の面積の縮小を図ることができる。

0047

なお、図2(B)においては、回路31上に回路32が設けられた構成を示したが、図2
(C)に示すように、回路32上に回路31が設けられた構成とすることもできる。ここ
で、絶縁層101は開口部を有し、絶縁層101の開口部には導電層112が設けられて
いる。そして、回路32は、導電層112を介して回路20と接続されている。また、絶
縁層102は開口部を有し、絶縁層102の開口部には導電層113が設けられている。
そして、回路32は、導電層113を介して回路31と接続されている。

0048

回路31は、回路32と重なる領域を有するように配置することができる。また、回路3
1は、回路32の全面と重なる領域を有するように配置することができる。上記のいずれ
かの構成をとることによっても、半導体装置10の面積の縮小を図ることができる。

0049

次に、半導体装置10のより具体的な構成の一例を、図3を用いて説明する。

0050

図3(A)は、図1(A)乃至(C)における回路30の構成の一例を示す斜視図である
。回路30は、基板100上の回路31、回路120、回路130、回路140と、回路
31、回路120、回路130、回路140上の絶縁層101と、絶縁層101上の回路
32を有する。ここでは図示しないが、回路32は導電層を介して回路31と接続されて
いる。なお、基板100上に、回路20(図1(A)、(C)参照)が設けられていても
よい。

0051

回路31は、複数の回路210を有する。回路210は、データを記憶する機能を有する
回路(以下、記憶回路210と表記する)である。記憶回路210は、例えば、DRAM
やSRAMなどの揮発性メモリ、またはNAND型フラッシュメモリなどの不揮発性メモ
リによって構成することができる。特に、記憶回路210をDRAMで構成すると、回路
31を高速かつ小面積の記憶回路とすることができるため好ましい。

0052

回路32は、複数の回路220を有する。回路220は、入力された信号を増幅して出力
する機能を有する回路(以下、増幅回路220と表記する)である。ここでは図示しない
が、複数の増幅回路220はそれぞれ、複数の記憶回路210のいずれかと接続されてい
る。増幅回路220は、外部(回路20や入出力装置など)から入力されたデータを増幅
して、記憶回路210に書き込む機能を有する。また、増幅回路220は、記憶回路21
0に記憶されたデータを増幅して外部に出力する機能を有する。

0053

回路120は、複数の記憶回路210のうち特定の記憶回路210を選択するための信号
を供給する機能を有する駆動回路である。回路130は、記憶回路210へのデータの書
き込み、記憶回路210からのデータの読み出しを制御する機能を有する駆動回路である
。なお、回路130は、記憶回路210と接続された配線に所定の電位を供給(プリチャ
ージ)する機能を有していてもよい。回路140は、増幅回路220を制御するための信
号を供給する機能を有する駆動回路である。

0054

ここで、基板100は、単結晶半導体を有する基板とすることができる。このような基板
としては、単結晶シリコン基板単結晶ゲルマニウム基板などを用いることができる。ま
た、記憶回路210、回路120、回路130、回路140は、基板100の一部にチャ
ネル形成領域が形成されるトランジスタにより構成することができる。よって、記憶回路
210、回路120、回路130、回路140は、チャネル形成領域に単結晶半導体を有
するトランジスタによって構成することができる。このようなトランジスタを用いて記憶
回路210、回路120、回路130、回路140を構成することにより、これらの回路
の動作速度を向上させることができる。

0055

一方、増幅回路220は、半導体膜にチャネル形成領域が形成されるトランジスタにより
構成することができる。例えば、増幅回路220は、チャネル形成領域に非単結晶半導体
を有するトランジスタによって構成することができる。非単結晶半導体としては、非晶質
シリコン微結晶シリコン多結晶シリコンなどの非単結晶シリコンや、非晶質ゲルマニ
ウム、微結晶ゲルマニウム多結晶ゲルマニウムなどの非単結晶ゲルマニウムなどを用い
ることができる。また、増幅回路220は、チャネル形成領域に酸化物半導体を有するト
ランジスタ(以下、OSトランジスタともいう)によって構成することもできる。

0056

上記のような、半導体膜にチャネル形成領域が形成されるトランジスタは、絶縁層101
上に形成することが可能であるため、増幅回路220を絶縁層101上に形成することが
できる。これにより、図3(A)に示すように、複数の記憶回路210上に絶縁層101
を設け、絶縁層101上に複数の増幅回路220を設けた構成とすることができる。すな
わち、記憶回路210と増幅回路220を積層した構成とすることができる。これにより
、回路30の面積を縮小することができる。

0057

ここで、増幅回路220は、特にOSトランジスタによって構成することが好ましい。酸
化物半導体は、シリコン等よりもバンドギャップが広く、真性キャリア密度が低い。その
ため、OSトランジスタはオフ電流が極めて小さい。従って、増幅回路220にOSトラ
ンジスタを用いることにより、オフ電流が小さく、消費電力が小さい増幅回路220を構
成することができる。

0058

また、OSトランジスタは微細化により高速な動作が可能となる。そのため、増幅回路2
20にOSトランジスタを用いることにより、増幅回路220の動作速度を向上させるこ
とができる。例えば、増幅回路220の動作速度を10ns以下、より好ましくは5ns
以下、より好ましくは1ns以下とすることができる。OSトランジスタのチャネル長
、100nm以下、好ましくは60nm以下、より好ましくは40nm以下、さらに好ま
しくは30nm以下とすることができる。

0059

ここで、複数の増幅回路220のいずれかは、複数の記憶回路210のいずれかと重なる
領域を有するように配置することができる。また、複数の増幅回路220のいずれかは、
複数の記憶回路210のいずれかの全面と重なる領域を有するように配置することができ
る。また、複数の増幅回路220の全ては、複数の記憶回路210のいずれかと重なる領
域を有するように配置することができる。また、複数の増幅回路220の全ては、複数の
記憶回路210のいずれかの全面と重なる領域を有するように配置することができる。上
記のいずれかの構成をとることにより、回路30の面積の増加を抑えつつ、回路32を設
けることができる。すなわち、回路30の面積の増加を抑えつつ、回路30に増幅回路を
搭載することができる。よって、半導体装置10の面積の縮小を図ることができる。なお
、増幅回路220は、回路120、回路130または回路140と重なる領域を有するよ
うに配置することもできる。

0060

なお、ここでは回路120、回路130、回路140が基板100上に設けられた構成を
示したが、回路120、回路130、回路140が絶縁層101上に設けられた構成とす
ることもできる。この場合、回路120、回路130、回路140が有するトランジスタ
は、半導体膜にチャネル形成領域が形成されるトランジスタとすることが好ましい。また
、当該トランジスタには、高速な動作が可能であるOSトランジスタを用いることが好ま
しい。

0061

図3(B)は、図2(A)における半導体装置10の構成の一例を示す斜視図である。半
導体装置10は、基板100上の回路20、回路120、回路130、回路140と、回
路20、回路120、回路130、回路140上の絶縁層101と、絶縁層101上の回
路31、回路32を有する。ここで、回路32は、回路20および回路31と接続されて
いる。また、複数の増幅回路220はそれぞれ、複数の記憶回路210のいずれかと接続
されている。

0062

このように、回路20を基板100上に設け、回路31および回路32を絶縁層101上
に設け、回路20と、回路31および回路32とを積層した構成とすることができる。こ
れにより、半導体装置10の面積を縮小することができる。なお、この場合、回路31に
設けられた複数の記憶回路210が有するトランジスタと、回路32に設けられた複数の
増幅回路220が有するトランジスタは、半導体膜にチャネル形成領域が形成されるトラ
ンジスタとすることが好ましい。また、当該トランジスタには、オフ電流が小さく高速な
動作が可能であるOSトランジスタを用いることが好ましい。

0063

回路20は、複数のトランジスタを有する集積回路によって構成することができる。また
、当該トランジスタは、基板100の一部にチャネル形成領域が形成されるトランジスタ
により構成することができる。すなわち、回路20は、チャネル形成領域に単結晶半導体
を有するトランジスタを有する集積回路によって構成することができる。これにより、回
路20の動作速度を向上させることができる。

0064

複数の記憶回路210のいずれかは、回路20と重なる領域を有するように配置すること
ができる。また、複数の記憶回路210の全ては、回路20と重なる領域を有するように
配置することができる。また、複数の増幅回路220のいずれかは、回路20と重なる領
域を有するように配置することができる。また、複数の増幅回路220の全ては、回路2
0と重なる領域を有するように配置することができる。上記のいずれかの構成をとること
により、半導体装置10の面積の増加を抑えつつ、回路31および回路32を設けること
ができる。すなわち、半導体装置10の面積の増加を抑えつつ、半導体装置10に記憶回
路および増幅回路を搭載することができる。よって、半導体装置10の面積の縮小を図る
ことができる。なお、記憶回路210のいずれかは、回路120、回路130、または回
路140と重なる領域を有するように配置することもできる。また、増幅回路220のい
ずれかは、回路120、回路130、または回路140と重なる領域を有するように配置
することもできる。

0065

なお、ここでは回路120、回路130、回路140が基板100上に設けられた構成を
示したが、回路120、回路130、回路140が絶縁層101上に設けられた構成とす
ることもできる。この場合、回路120、回路130、回路140が有するトランジスタ
は、半導体膜にチャネル形成領域が形成されるトランジスタとすることが好ましい。また
、当該トランジスタには、高速な動作が可能であるOSトランジスタを用いることが好ま
しい。

0066

また、図3(B)においては、回路31と回路32が同一の層に設けられている構成を示
したが、図4に示すように、回路31と回路32が積層された構成とすることもできる。
図4に示す半導体装置10は、基板100上の回路20、回路120、回路130、回路
140と、回路20、回路120、回路130、回路140上の絶縁層101と、絶縁層
101上の回路31と、回路31上の絶縁層102と、絶縁層102上の回路32を有す
る。なお、回路32は、回路20および回路31と接続されている。

0067

ここで、複数の増幅回路220のいずれかは、複数の記憶回路210のいずれかと重なる
領域を有するように配置することができる。また、複数の増幅回路220のいずれかは、
複数の記憶回路210のいずれかの全面と重なる領域を有するように配置することができ
る。また、複数の増幅回路220の全ては、複数の記憶回路210のいずれかと重なる領
域を有するように配置することができる。また、複数の増幅回路220の全ては、複数の
記憶回路210のいずれかの全面と重なる領域を有するように配置することができる。上
記のいずれかの構成をとることにより、半導体装置10の面積の増加を抑えつつ、回路3
1および回路32を設けることができる。すなわち、半導体装置10の面積の増加を抑え
つつ、半導体装置10に記憶回路および増幅回路を搭載することができる。よって、半導
体装置10の面積の縮小を図ることができる。なお、記憶回路210のいずれかは、回路
120、回路130、または回路140と重なる領域を有するように配置することもでき
る。また、増幅回路220のいずれかは、回路120、回路130、または回路140と
重なる領域を有するように配置することもできる。

0068

また、ここでは回路120、回路130、回路140が基板100上に設けられた構成を
示したが、回路120、回路130、回路140が絶縁層101上、または絶縁層102
上に設けられた構成とすることもできる。この場合、回路120、回路130、回路14
0が有するトランジスタは、半導体膜にチャネル形成領域が形成されるトランジスタとす
ることが好ましい。また、当該トランジスタには、高速な動作が可能であるOSトランジ
スタを用いることが好ましい。

0069

なお、図4においては、回路31上に回路32を設けた構成としたが、回路32上に回路
31を設けた構成とすることもできる。この場合、半導体装置10は、絶縁層102上の
回路32と、回路32上の絶縁層101と、絶縁層101上の回路31を有する構成とな
る。

0070

以上の通り、本発明の一態様においては、記憶回路を有する回路31と、増幅回路を有す
る回路32が積層された構成、または、回路20と、回路31または回路32とが積層さ
れた構成を有する半導体装置を実現することができる。これにより、半導体装置10の面
積の増加を抑えつつ、半導体装置10に記憶回路および増幅回路を搭載することができる
。よって、半導体装置10の面積の縮小を図ることができる。

0071

また、OSトランジスタを用いて回路を構成することにより、オフ電流が低減され、且つ
高速な動作が可能な記憶回路や増幅回路を構成することができる。よって、半導体装置1
0の消費電力の低減および動作速度の向上が可能となる。

0072

なお、本実施の形態は他の実施の形態の記載と適宜組み合わせることができる。よって、
本実施の形態の中で述べる内容(一部の内容でもよい)は、その実施の形態で述べる別の
内容(一部の内容でもよい)、及び/又は、一つ若しくは複数の別の実施の形態で述べる
内容(一部の内容でもよい)に対して、適用、組み合わせ、又は置き換えなどを行うこと
が出来る。なお、実施の形態の中で述べる内容とは、各々の実施の形態において、様々な
図を用いて述べる内容、又は明細書に記載される文章を用いて述べる内容のことである。
また、ある一つの実施の形態において述べる図(一部でもよい)は、その図の別の部分、
その実施の形態において述べる別の図(一部でもよい)、及び/又は、一つ若しくは複数
の別の実施の形態において述べる図(一部でもよい)に対して、組み合わせることにより
、さらに多くの図を構成させることができる。これは、以下の実施の形態においても同様
である。

0073

(実施の形態2)
本実施の形態では、本発明の一態様に係る構成の、より具体的な構成の一例について説明
する。

0074

図5に、半導体装置10の構成の一例を示す。半導体装置10は、回路120、回路13
0、回路140、回路200を有する。また、回路200は、複数の記憶回路210、複
数の増幅回路220を有する。なお、回路200は、図1乃至4における回路31および
回路32を包含した回路に相当する。

0075

回路120は、複数の配線310を介して複数の記憶回路210と接続されている。回路
120は、複数の記憶回路210のうち特定の行の記憶回路210を選択するための信号
を配線310に供給する機能を有する駆動回路である。

0076

回路130は、複数の配線320または複数の配線330を介して、複数の増幅回路22
0と接続されている。回路130は、記憶回路210に書き込むデータに対応する電位を
配線320または配線330に供給する機能と、配線320または配線330の電位から
、記憶回路210に記憶されたデータを読み出す機能を有する駆動回路である。また、回
路130は、配線320または配線330に所定の電位を供給(プリチャージ)する機能
を有していてもよい。

0077

回路140は、複数の配線340を介して、複数の増幅回路220と接続されている。回
路140は、配線340を介して増幅回路220に制御信号を供給する機能を有する駆動
回路である。なお、配線340はそれぞれ、複数本の配線によって構成することもできる
。この場合、当該複数本の配線にはそれぞれ異なる信号を供給することができる。これに
より、回路140は、同一の増幅回路220に複数種類の信号を同時に供給することがで
きる。

0078

回路200において、同一の行に属する記憶回路210は、同一の配線310と接続され
ている。また、同一の列に属する所定の記憶回路210は、同一の増幅回路220と接続
されている。なお、ここでは、同一の列に属する4つの記憶回路210が、同一の増幅回
路220と接続されている例を示すが、これに限定されない。すなわち、1以上の任意の
個数の記憶回路210が同一の増幅回路220と接続された構成とすることができる。

0079

増幅回路220は、それぞれ複数の記憶回路210と接続されている。増幅回路220は
、回路130から配線320または配線330に供給された電位を増幅して、記憶回路2
10に書き込む機能を有する。また、増幅回路220は、記憶回路210に記憶されたデ
ータを増幅して、回路130に出力する機能を有する。

0080

このように、回路200は、1つの増幅回路220と、当該増幅回路220と接続された
複数個(図5においては4個)の記憶回路210を有する回路240が、複数設けられた
構成を有する。

0081

なお、図5においては、説明の便宜上、回路200を複数の記憶回路210と複数の増幅
回路220が重ならないように図示しているが、実際は、図3、4に示すように複数の記
憶回路210と複数の増幅回路220が積層された構成となっている。

0082

また、回路200は、回路230を有していてもよい。回路230は、記憶回路210と
同一工程で作製することができ、回路210と同様の構成を有する回路とすることができ
る。回路230は、増幅回路220と接続されておらず、データの書き込みや読み出しが
行われないダミー回路である。記憶回路210が形成されない領域に回路230を設ける
ことにより、回路210および回路230上に形成される絶縁層101(図3、4参照)
平坦性を向上させることができる。なお、回路200が複数の回路230を有する場合
、回路230同士が配線によって接続されていてもよい。

0083

なお、増幅回路220は、回路230と重なる領域を有するように配置してもよい。これ
によって、回路200の面積を縮小することができる。

0084

次に、増幅回路220と、当該増幅回路220と接続された記憶回路210の具体的な構
成の一例を図6に示す。

0085

増幅回路220は、回路410、回路420、回路430を有する。回路410は、増幅
回路220の選択、非選択を制御する選択回路としての機能を有する。回路420は、ノ
ードAおよびノードBの電位をプリチャージするプリチャージ回路としての機能を有する
。回路430は、ノードAおよびノードBの電位を増幅する増幅回路としての機能を有す
る。

0086

回路410は、トランジスタ411、412を有する。トランジスタ411のゲートは配
線401と接続され、ソースまたはドレインの一方は配線320と接続され、ソースまた
はドレインの他方はノードAと接続されている。トランジスタ412のゲートは配線40
1と接続され、ソースまたはドレインの一方は配線330と接続され、ソースまたはドレ
インの他方はノードBと接続されている。

0087

配線401の電位を制御してトランジスタ411、412を導通状態とすることにより、
増幅回路220を選択することができる。

0088

回路420は、トランジスタ421乃至423を有する。トランジスタ421のゲートは
配線402と接続され、ソースまたはドレインの一方はノードAと接続され、ソースまた
はドレインの他方はノードBと接続されている。トランジスタ422のゲートは配線40
2と接続され、ソースまたはドレインの一方はノードAと接続され、ソースまたはドレイ
ンの他方は配線403と接続されている。トランジスタ423のゲートは配線402と接
続され、ソースまたはドレインの一方はノードBと接続され、ソースまたはドレインの他
方は配線403と接続されている。

0089

配線402の電位を制御してトランジスタ421乃至423を導通状態とすることにより
、ノードAおよびノードBの電位を配線403の電位にプリチャージすることができる。

0090

回路430は、トランジスタ431乃至436、容量素子437、438を有する。トラ
ンジスタ431のゲートはノードBと接続され、ソースまたはドレインの一方はノードA
と接続され、ソースまたはドレインの他方は配線407と接続されている。トランジスタ
432のゲートはノードAと接続され、ソースまたはドレインの一方はノードBと接続さ
れ、ソースまたはドレインの他方は配線407と接続されている。トランジスタ433の
ゲートは配線406と接続され、ソースまたはドレインの一方はノードAと接続され、ソ
ースまたはドレインの他方はノードCと接続されている。トランジスタ434のゲートは
配線406と接続され、ソースまたはドレインの一方はノードBと接続され、ソースまた
はドレインの他方はノードDと接続されている。トランジスタ435のゲートはノードC
と接続され、ソースまたはドレインの一方はノードAと接続され、ソースまたはドレイン
の他方は配線404と接続されている。トランジスタ436のゲートはノードDと接続さ
れ、ソースまたはドレインの一方はノードBと接続され、ソースまたはドレインの他方は
配線404と接続されている。容量素子437の一方の電極はノードCと接続され、他方
の電極は配線405と接続されている。容量素子438の一方の電極はノードDと接続さ
れ、他方の電極は配線405と接続されている。

0091

回路430は、ノードAの電位を増幅して、記憶回路210または配線320に供給する
機能を有する。また、回路430は、ノードBの電位を増幅して、記憶回路210または
配線330に供給する機能を有する。

0092

記憶回路210は、トランジスタ441、容量素子442を有する。トランジスタ441
のゲートは配線310と接続され、ソースまたはドレインの一方はノードAと接続され、
ソースまたはドレインの他方はノードEと接続されている。容量素子442の一方の電極
はノードEと接続され、他方の電極は所定の電位を供給する機能を有する配線と接続され
ている。なお、所定の電位を供給する機能を有する配線は高電位電源線であっても低電位
電源線接地線など)であってもよく、また、所定の電位は一定の電位であっても変動す
る電位であってもよい。また、所定の電位の大きさは0ボルトに限定されない。以上のよ
うに、記憶回路210はDRAMセルを構成している。なお、記憶回路210は、SRA
セルなどにより構成することもできる。

0093

記憶回路210において、配線310の電位を制御してトランジスタ441を導通状態と
することにより、ノードAの電位をノードEに供給することができる(データの書き込み
)。その後、配線310の電位を制御してトランジスタ441を非導通状態とすることに
より、ノードEの電位を保持することができる(データの保持)。また、ノードAを浮遊
状態にした上で、配線310の電位を制御してトランジスタ441を導通状態とすること
により、ノードEの電位をノードAに供給することができる(データの読み出し)。

0094

なお、配線401乃至407は、複数の配線によって構成された配線340(図5参照)
に対応し、回路140と接続されている。そして配線401乃至407にはそれぞれ、回
路140から制御信号が供給される。

0095

なお、上記において、トランジスタのソースとは、活性層として機能する半導体膜の一部
であるソース領域、或いは上記半導体膜に接続されたソース電極を意味する。同様に、ト
ランジスタのドレインとは、上記半導体膜の一部であるドレイン領域、或いは上記半導体
膜に接続されたドレイン電極を意味する。また、ゲートはゲート電極を意味する。

0096

また、トランジスタが有するソースとドレインは、トランジスタの導電型及び各端子に与
えられる電位の高低によって、その呼び方が入れ替わる。一般的に、nチャネル型トラン
ジスタでは、低い電位が与えられる端子がソースと呼ばれ、高い電位が与えられる端子が
ドレインと呼ばれる。また、pチャネル型トランジスタでは、低い電位が与えられる端子
がドレインと呼ばれ、高い電位が与えられる端子がソースと呼ばれる。本明細書では、便
宜上、ソースとドレインとが固定されているものと仮定して、トランジスタの接続関係を
説明する場合があるが、実際には上記電位の関係に従ってソースとドレインの呼び方が入
れ替わる。

0097

トランジスタ411、412、421乃至423、431乃至436は、半導体膜にチャ
ネル形成領域が形成されるトランジスタにより構成することが好ましい。これにより、増
幅回路220を、記憶回路210や回路20上に積層することができる(図3、4参照)
。これにより、半導体装置10の面積を縮小することができる。なお、半導体膜の材料と
しては、実施の形態1に記載の材料を適宜用いることができる。

0098

また、トランジスタ411、412、421乃至423、431乃至436は、OSトラ
ンジスタとすることが好ましい。OSトランジスタはオフ電流が極めて小さいため、トラ
ンジスタ411、412、421乃至423、431乃至436をOSトランジスタとす
ることにより、これらのトランジスタが非導通状態であるとき、ノードAおよびノードB
への電荷のリークを極めて少なくすることができる。よって、ノードAおよびノードBの
意図しない電位の変動を極めて小さくすることができる。

0099

また、OSトランジスタは微細化により高速な動作が可能となる。そのため、トランジス
タ411、412、421乃至423、431乃至436をOSトランジスタによって構
成することにより、増幅回路220の動作速度を向上させることができる。この場合、増
幅回路220の動作速度を10ns以下、好ましくは5ns以下、より好ましくは1ns
以下とすることができる。OSトランジスタのチャネル長は、100nm以下、好ましく
は60nm以下、より好ましくは40nm以下、さらに好ましくは30nm以下とするこ
とができる。

0100

トランジスタ441は、チャネル形成領域に単結晶半導体を有するトランジスタによって
構成することができる。具体的には、単結晶半導体を有する基板にチャネル形成領域が形
成されるトランジスタにより構成することができる。このようなトランジスタを用いて記
憶回路210を構成することにより、記憶回路210の動作速度を向上させることができ
る。なお、単結晶半導体の材料としては、実施の形態1に記載の材料を適宜用いることが
できる。

0101

また、トランジスタ441は、半導体膜にチャネル形成領域が形成されるトランジスタに
より構成することができる。これにより、記憶回路210を、回路20や増幅回路220
上に積層することができる。これにより、半導体装置10の面積を縮小することができる
。なお、半導体膜の材料としては、実施の形態1に記載の材料を適宜用いることができる

0102

また、トランジスタ441は、OSトランジスタとすることができる。この場合、トラン
ジスタ441のオフ電流を極めて小さくすることができるため、データの保持期間におい
てノードEの電位を長時間にわたって維持することができる。そのため、所定の周期で再
度書き込みを行う動作(リフレッシュ動作)が不要となるか、または、リフレッシュ動作
頻度を極めて低くすることができる。

0103

また、OSトランジスタは微細化により高速な動作が可能となる。そのため、トランジス
タ441をOSトランジスタによって構成することにより、記憶回路210の動作速度を
向上させることができる。この場合、記憶回路210の書き込み速度を10ns以下、好
ましくは5ns以下、より好ましくは1ns以下とすることができる。OSトランジスタ
のチャネル長は、100nm以下、好ましくは60nm以下、より好ましくは40nm以
下、さらに好ましくは30nm以下とすることができる。

0104

なお、図6においてはここではトランジスタ411、412、421乃至423、431
乃至436、441がnチャネル型である場合を示すが、これに限られず、トランジスタ
411、412、421乃至423、431乃至436、441はそれぞれnチャネル型
であってもpチャネル型であってもよい。

0105

次に、図6に示す増幅回路220および記憶回路210の動作の一例を説明する。

0106

<記憶回路からの読み出し>
まず、記憶回路210からデータを読み出す際の動作について、図7のタイミンチャー
トを用いて説明する。なお、ここでは一例として、記憶回路210にハイレベルのデータ
が記憶されている場合(ノードEの電位がハイレベルである場合)について説明する。

0107

まず、期間T1において、配線403の電位をハイレベルとローレベルの中間の電位(V
1)とした状態で、配線402の電位をハイレベルとし、トランジスタ421、422、
423を導通状態とする。これにより、ノードAおよびノードBの電位がV1にプリチャ
ージされる。なお、配線407はハイレベルとなっている。

0108

次に、期間T2において、配線402の電位をローレベルとし、トランジスタ421、4
22、423を非導通状態とする。これにより、V1にプリチャージされたノードAおよ
びノードBは浮遊状態となる。

0109

次に、期間T3において、配線310の電位をハイレベルとし、トランジスタ441を導
通状態とする。これにより、ノードEとノードAが導通状態となり、ノードAの電位は上
昇してV2となり、ノードEの電位は下降してV2となる。一方、ノードBの電位はV1
に維持されている。そのため、ノードAの電位がノードBの電位よりも高い状態となる。

0110

また、ノードAはトランジスタ431を介して配線407と接続されており、ノードBは
トランジスタ432を介して配線407と接続されているため、ノードAおよびノードB
の電位は配線407の電位(ローレベル)に近づく。ここで、ノードBの電位はノードA
の電位よりも低いため、ノードBの電位はノードAの電位よりも早くローレベルに達する
。そして、ノードBの電位がローレベルとなると、トランジスタ431のゲートの電位も
ローレベルとなり、トランジスタ431は非導通状態となる。その結果、ノードAの電位
の下降が止まり、ノードAの電位はノードBの電位(ローレベル)よりも高いV3となる
(期間T4)。また、期間T4において、配線407の電位をローレベルとする。

0111

次に、期間T5において、配線406の電位をハイレベルとし、トランジスタ433、4
34を導通状態とする。これにより、ノードAの電位がトランジスタ433を介してノー
ドCに供給され、ノードBの電位がトランジスタ434を介してノードDに供給される。
その結果、ノードCの電位はV3となり、ノードDの電位はローレベルとなる。

0112

次に、期間T6において、配線406の電位をローレベルとし、トランジスタ433、4
34を非導通状態とする。これにより、ノードCおよびノードDは浮遊状態となる。

0113

次に、期間T7において、配線404の電位をハイレベルとする。また、配線405の電
位をハイレベルとすることにより、ノードCおよびノードDの電位を上昇させる。これに
より、トランジスタ435は導通状態となり、ノードAの電位は配線404の電位に近づ
く。この結果、ノードAの電位はハイレベルとなる。

0114

なお、ノードDの電位の上昇に伴い、トランジスタ436も導通状態に近い状態となるこ
とがある。この場合、配線404の電位(ハイレベル)がトランジスタ436を介してノ
ードBに供給され得る。しかしながら、この時、ノードAの電位はハイレベルであるため
、トランジスタ432のゲートもハイレベルとなり、トランジスタ432は導通状態とな
る。その結果、ノードBの電位は配線407の電位(ローレベル)に近づき、ノードBの
電位はローレベルに維持される。

0115

次に、期間T8において、配線401の電位をハイレベルとし、トランジスタ411、4
12を導通状態とする。これにより、ノードAの電位(ハイレベル)が配線320に供給
され、ノードBの電位(ローレベル)が配線330に供給される。ここで、配線320の
電位は、記憶回路210に格納されていたデータ(ハイレベル)に対応する。従って、配
線320の電位を読み取ることにより、記憶回路210に格納されたデータの読み出しが
可能となる。

0116

次に、期間T9において、配線401の電位をローレベルとする。これにより、ノードA
およびノードBは浮遊状態となる。

0117

次に、期間T10において、配線310の電位をローレベルとすることにより、トランジ
スタ441を非導通状態とする。これにより、ノードEにノードAの電位(ハイレベル)
が保持される。このような動作により、読み出し前に記憶回路210に格納されていたデ
ータ(ハイレベル)のリフレッシュを行うことができる。

0118

次に、期間T11において、配線404、405の電位をローレベルとする。また、配線
402をハイレベルとし、ノードAおよびノードBの電位をV1にプリチャージする。ま
た、配線407の電位をハイレベルとする。

0119

以上の動作により、記憶回路210から出力された電位を増幅して読み出すことができる

0120

<記憶回路への書き込み>
次に、記憶回路210にデータを書き込む際の動作について、図8のタイミングチャート
を用いて説明する。なお、ここでは一例として、記憶回路210に記憶されているローレ
ベルのデータをハイレベルのデータに書き換える場合の動作について説明する。

0121

まず、期間T21において、配線403の電位をV1とした状態で、配線402の電位を
ハイレベルとし、トランジスタ421、422、423を導通状態とする。これにより、
ノードAおよびノードBの電位がV1にプリチャージされる。なお、配線407はハイ
ベルとなっている。

0122

次に、期間T22において、配線402の電位をローレベルとし、トランジスタ421、
422、423を非導通状態とする。これにより、V1にプリチャージされたノードAお
よびノードBは浮遊状態となる。また、配線320の電位をハイレベルとする。配線32
0の電位は、記憶回路210に書き込むデータに対応する。

0123

次に、期間T23において、配線310の電位をハイレベルとし、トランジスタ441を
導通状態とする。これにより、ノードEとノードAが導通状態となり、ノードAの電位は
下降してV4となり、ノードEの電位は上昇してV4となる。一方、ノードBの電位はV
1に維持されている。そのため、ノードAの電位がノードBの電位よりも低い状態となる

0124

また、ノードAはトランジスタ431を介して配線407と接続されており、ノードBは
トランジスタ432を介して配線407と接続されているため、ノードAおよびノードB
の電位は配線407の電位(ローレベル)に近づく。ここで、ノードAの電位はノードB
の電位よりも低いため、ノードAの電位はノードBの電位よりも早くローレベルに達する
。そして、ノードAの電位がローレベルとなると、トランジスタ432のゲートの電位も
ローレベルとなり、トランジスタ432は非導通状態となる。その結果、ノードBの電位
の下降が止まり、ノードBの電位はノードAの電位(ローレベル)よりも高いV5となる
(期間T24)。また、期間T24において、配線407の電位をローレベルとする。

0125

次に、期間T25において、配線406の電位をハイレベルとし、トランジスタ433、
434を導通状態とする。これにより、ノードAの電位がトランジスタ433を介してノ
ードCに供給され、ノードBの電位がトランジスタ434を介してノードDに供給される
。その結果、ノードCの電位はローレベルとなり、ノードDの電位はV5となる。

0126

次に、期間T26において、配線406の電位をローレベルとし、トランジスタ433、
434を非導通状態とする。これにより、ノードCおよびノードDは浮遊状態となる。

0127

次に、期間T27において、配線404の電位をハイレベルとする。また、配線405の
電位をハイレベルとすることにより、ノードCおよびノードDの電位を上昇させる。これ
により、トランジスタ436は導通状態となり、ノードBの電位は配線404の電位に近
づく。この結果、ノードBの電位はハイレベルとなる。

0128

なお、ノードCの電位の上昇に伴い、トランジスタ435も導通状態に近い状態となるこ
とがある。この場合、配線404の電位(ハイレベル)がトランジスタ435を介してノ
ードAに供給され得る。しかしながら、この時、ノードBの電位はハイレベルであるため
、トランジスタ431のゲートもハイレベルとなり、トランジスタ431は導通状態とな
る。その結果、ノードAの電位は配線407の電位(ローレベル)に近づき、ノードAの
電位はローレベルに維持される。

0129

次に、期間T28において、配線401の電位をハイレベルとし、トランジスタ411、
412を導通状態とする。これにより、配線320の電位(ハイレベル)がノードAおよ
びノードEに供給され、配線330の電位(ローレベル)がノードBに供給される。なお
、配線320の電位(ハイレベル)は、記憶回路210に書き込むデータに対応する。

0130

次に、期間T29において、配線401の電位をローレベルとする。これにより、ノード
AおよびノードBは浮遊状態となる。

0131

次に、期間T30において、配線310の電位をローレベルとすることにより、トランジ
スタ441を非導通状態とする。これにより、ノードEにノードAの電位(ハイレベル)
が保持される。このような動作により、記憶回路210にデータ(ハイレベル)を書き込
みことができる。

0132

次に、期間T31において、配線404、405の電位をローレベルとする。また、配線
402をハイレベルとし、ノードAおよびノードBの電位をV1にプリチャージする。ま
た、配線407の電位をハイレベルとする。

0133

以上の動作により、記憶回路210に記憶されたデータの書き換えを行うことができる。

0134

なお、増幅回路220の構成は、図6に限られない。例えば、増幅回路220を図9に示
す構成とすることもできる。図9における増幅回路220の構成は、回路430の構成が
異なる点を除いて、図6における増幅回路220と同様である。

0135

図9における回路430は、トランジスタ501乃至504を有する。トランジスタ50
1のゲートは配線511と接続され、ソースまたはドレインの一方は配線512と接続さ
れ、ソースまたはドレインの他方はノードAと接続されている。トランジスタ502のゲ
ートは配線511と接続され、ソースまたはドレインの一方は配線512と接続され、ソ
ースまたはドレインの他方はノードBと接続されている。トランジスタ503のゲートは
ノードBと接続され、ソースまたはドレインの一方はノードAと接続され、ソースまたは
ドレインの他方は配線513と接続されている。トランジスタ504のゲートはノードA
と接続され、ソースまたはドレインの一方はノードBと接続され、ソースまたはドレイン
の他方は配線513と接続されている。

0136

図9における回路430は、図6における回路430と同様、ノードAに供給された電位
を増幅して、記憶回路210または配線320に供給する機能と、ノードBに供給された
電位を増幅して、記憶回路210または配線330に供給する機能を有する。

0137

なお、トランジスタ501乃至504には、トランジスタ431乃至436(図6参照)
と同様の材料を用いることができるが、特に、トランジスタ501乃至504はOSトラ
ンジスタとすることが好ましい。

0138

また、半導体装置10は、図10に示す構成とすることもできる。図10における半導体
装置10は、回路200の構成が異なる点を除いて、図5における半導体装置10と同様
の構成を有する。

0139

図10における回路200は、複数の記憶回路210a、複数の記憶回路210b、複数
の増幅回路220を有する。ここで、記憶回路210aは、奇数行奇数列に設けられた記
憶回路であり、記憶回路210bは、偶数行偶数列に設けられた記憶回路である。また、
記憶回路210aは、奇数行の配線310aと接続され、記憶回路210bは、偶数行の
配線310bと接続されている。

0140

増幅回路220は、それぞれ複数の記憶回路210と接続されている。具体的には、増幅
回路220は、2列の記憶回路210と接続されている。ここでは、増幅回路220が、
奇数列の複数の記憶回路210aおよび偶数列の複数の記憶回路210bと接続されてい
る例を示す。

0141

上記の構成を有する回路200においても、図5における回路200と同様、配線320
または配線330に供給された電位を増幅して、記憶回路210aまたは記憶回路210
bに書き込むことができる。また、記憶回路210aまたは記憶回路210bに記憶され
たデータを増幅して読み出すことができる。

0142

なお、ここでは、説明の便宜上、回路200を、複数の増幅回路220が複数の記憶回路
210aおよび複数の記憶回路210bと重ならないように図示しているが、実際は、図
3(A)、4に示すように、複数の増幅回路220と、複数の記憶回路210aおよび複
数の記憶回路210bとが積層された構成となっている。すなわち、複数の増幅回路22
0は、絶縁層を介して複数の記憶回路210aおよび複数の記憶回路210b上に設けら
れている。

0143

以上の通り、本発明の一態様においては、記憶回路を有する回路31と、増幅回路を有す
る回路32が積層された構成、または、回路20と、回路31または回路32とが積層さ
れた構成を有する半導体装置を実現することができる。これにより、半導体装置10の面
積の増加を抑えつつ、半導体装置10に記憶回路および増幅回路を搭載することができる
。よって、半導体装置10の面積の縮小を図ることができる。

0144

また、OSトランジスタを用いて回路を構成することにより、オフ電流が低減され、且つ
高速な動作が可能な記憶回路や増幅回路を構成することができる。よって、半導体装置1
0の消費電力の低減および動作速度の向上が可能となる。

0145

なお、本実施の形態は他の実施の形態の記載と適宜組み合わせることができる。

0146

(実施の形態3)
本実施の形態では、記憶回路や増幅回路などに用いることができるトランジスタの構成に
ついて説明する。

0147

図11に、トランジスタ620とトランジスタ630とを積層した構造を有する半導体装
置の作製方法の一例を示す。ここでは、トランジスタ620がチャネル形成領域に単結晶
半導体を有するトランジスタであり、トランジスタ630がOSトランジスタである場合
について説明する。

0148

まず、半導体基板600に、素子分離用絶縁物601とN型ウェル602を形成する
図11(A))。

0149

次に、ゲート絶縁膜603とゲート電極604を形成し、また、ウェル602にP型の不
純物領域605を設ける。不純物領域605上には、不純物領域605よりも導電性の高
い材料(シリサイドなど)を有する層を積層してもよい。また、不純物領域605はエク
テンション領域を有してもよい。

0150

次に、絶縁層606を形成する。絶縁層606は単層でも多層でもよい。また、絶縁層6
06は、絶縁層606の上に設けられる層へ酸素を供給する機能と、絶縁層606の下に
設けられた層から絶縁層606の上に設けられる層への水素や水の浸入を遮断する機能と
、を有する層であることが好ましい。

0151

次に、絶縁層606上に酸化物半導体層607を形成する(図11(B))。その後、ゲ
ート絶縁膜603および絶縁層606に、不純物領域605の一方に達するコンタクトホ
ールを形成する。

0152

次に、導電性材料堆積して、コンタクトホールに導電性材料を埋め込む。このとき、酸
化物半導体層607は、導電性材料で覆われる。導電性材料は、単層でも多層でもよい。
そして、導電性材料を選択的にエッチングして、配線608を形成する。なお、コンタク
ホールに不純物領域605の一方と接する導電層を形成し、当該導電層と配線608の
一方が接する構造としてもよい。

0153

次に、配線608を覆うゲート絶縁膜609を形成する。さらに、ゲート絶縁膜609上
に導電性材料を堆積する。導電性材料は、単層でも多層でもよい。また、導電性材料は、
導電性材料の上に設けられる層から導電性材料の下に設けられた層への水素や水の浸入を
遮断する機能を有することが好ましい。そして、導電性材料を選択的にエッチングして、
ゲート電極610を形成する(図11(C))。

0154

次に、絶縁層611を堆積する。そして、ゲート絶縁膜609および絶縁層611に、配
線608の一方に達するコンタクトホールを形成し、当該コンタクトホールを導電性材料
で埋め、配線612を形成する(図11(D))。なお、当該コンタクトホールに配線6
08の一方と接する導電層を形成し、当該導電層と配線612が接する構造としてもよい
。また、配線612は、単層でも多層でもよい。

0155

このようにして、チャネル形成領域に単結晶半導体を有するトランジスタ620と、OS
トランジスタであるトランジスタ630が積層された構成を有する半導体装置を作製する
ことができる。

0156

なお、図11(D)において、不純物領域605の一方と配線608の一方が接続されて
いる。すなわち、トランジスタ620のソースまたはドレインの一方とトランジスタ63
0のソースまたはドレインの一方が接続されている。このような構成は、図6、9に示す
トランジスタに適用することができる。例えば、トランジスタ620は図6、9における
トランジスタ441などに対応し、トランジスタ630は図6におけるトランジスタ41
1、412、421乃至423、431乃至436、図9におけるトランジスタ411、
412、421乃至423、501乃至504などに対応する。また、トランジスタ62
0は、図1乃至4における回路20(例えば、回路20が有する集積回路など)に用いる
ことができる。

0157

なお、トランジスタ620とトランジスタ630の接続関係は図11に示すものに限られ
ない。例えば、図12(A)に示すように、不純物領域605の一方とゲート電極610
が配線612を介して接続された構成とすることもできる。これにより、トランジスタ6
20のソースまたはドレインの一方とトランジスタ630のゲートが接続された構成を得
ることができる。例えば、図12(A)におけるトランジスタ620は図6、9における
トランジスタ441などに対応し、トランジスタ630は図6におけるトランジスタ43
2、図9におけるトランジスタ504などに対応する。

0158

また、図12(B)に示すように、ゲート電極604と配線608の一方が接続された構
成とすることもできる。これにより、トランジスタ620のゲートとトランジスタ630
のソースまたはドレインの一方が接続された構成を得ることができる。

0159

また、図12(C)に示すように、ゲート電極604とゲート電極610が配線612を
介して接続された構成とすることもできる。これにより、トランジスタ620のゲートと
トランジスタ630のゲートが接続された構成を得ることができる。

0160

なお、図11(D)、図12(A)乃至(C)に示すように、トランジスタ620とトラ
ンジスタ630とは、絶縁層606を介して、互いに重なる領域を有していてもよい。例
えば、図11(D)、図12(A)に示すように、トランジスタ620のチャネル形成領
域とトランジスタ630のチャネル形成領域とは、絶縁層606を介して、互いに重なる
領域を有していてもよい。また、図11(D)、図12(A)に示すように、トランジス
タ620のゲート電極604とトランジスタ630のゲート電極610とは、絶縁層60
6を介して、互いに重なる領域を有していてもよい。これにより、トランジスタ620お
よびトランジスタ630を有する回路の面積を縮小することができる。

0161

なお、図11(D)及び図12(A)乃至(C)に示すトランジスタの積層構造は、図1
乃至6、9、10に示す各種の回路に適宜用いることができる。

0162

本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。

0163

(実施の形態4)
本実施の形態では、記憶回路または論理回路に用いることができるトランジスタの構成に
ついて説明する。

0164

<半導体装置の断面構造の例>
図13に、トランジスタ620、630の構成の一例を示す。なお、図13では、OSト
ランジスタであるトランジスタ630が、単結晶のシリコン基板にチャネル形成領域を有
するトランジスタ(以下、Siトランジスタともいう)であるトランジスタ620上に形
成されている場合を例示している。なお、このようにSiトランジスタとOSトランジス
タが積層された構成は、図1乃至6、9、10に示す各回路が有するトランジスタに適宜
用いることができる。なお、本実施の形態では、図11(D)と同様に、トランジスタ6
20のソースまたはドレインの一方とトランジスタ630のソースまたはドレインの一方
が接続された構成を示すが、これに限られない。トランジスタ620のソースまたはドレ
インの一方とトランジスタ630のゲートが接続されていてもよいし(図12(A)参照
)、トランジスタ620のゲートとトランジスタ630のソースまたはドレインの一方が
接続されていてもよいし(図12(B)参照)、トランジスタ620のゲートとトランジ
スタ630のゲートが接続されていてもよい(図12(C)参照)。

0165

トランジスタ620は、非晶質、微結晶多結晶または単結晶である、シリコン又はゲル
マニウムなどの半導体膜または半導体基板に、チャネル形成領域を有していても良い。或
いは、トランジスタ620は、酸化物半導体膜または酸化物半導体基板に、チャネル形成
領域を有していても良い。全てのトランジスタが酸化物半導体膜または酸化物半導体基板
に、チャネル形成領域を有している場合、トランジスタ630はトランジスタ620上に
積層されていなくとも良く、トランジスタ630とトランジスタ620とは、同一の層に
形成されていても良い。

0166

シリコンの薄膜を用いてトランジスタ620を形成する場合、当該薄膜には、プラズマ
VD(Chemical Vapor Deposition)法などの気相成長法若し
くはスパッタリング法で作製された非晶質シリコン、非晶質シリコンにレーザー照射
る等の処理により結晶化させた多結晶シリコン、単結晶シリコンウェハ水素イオン等を
注入して表層部を剥離した単結晶シリコンなどを用いることができる。

0167

トランジスタ620が形成される半導体基板801は、例えば、シリコン基板、ゲルマニ
ウム基板、シリコンゲルマニウム基板等を用いることができる。図13では、単結晶シリ
コン基板を半導体基板801として用いる場合を例示している。

0168

また、トランジスタ620は、素子分離法により電気的に分離されている。素子分離法と
して、選択酸化法(LOCOS法:Local Oxidation of Silic
on法)、トレンチ分離法(STI法:Shallow Trench Isolati
on)等を用いることができる。図13では、トレンチ分離法を用いてトランジスタ62
0を電気的に分離する場合を例示している。具体的に、図13では、半導体基板801に
エッチング等によりトレンチを形成した後、酸化珪素などを含む絶縁物を当該トレンチに
埋め込むことで形成される素子分離領域810により、トランジスタ620を素子分離さ
せる場合を例示している。

0169

トランジスタ620上には、絶縁膜811が設けられている。絶縁膜811には開口部が
形成されている。そして、上記開口部には、トランジスタ620のソースまたはドレイン
にそれぞれ電気的に接続されている導電膜825及び導電膜826と、トランジスタ62
0のゲートに電気的に接続されている導電膜827とが、形成されている。

0170

そして、導電膜825は、絶縁膜811上に形成された導電膜834に電気的に接続され
ており、導電膜826は、絶縁膜811上に形成された導電膜835に電気的に接続され
ており、導電膜827は、絶縁膜811上に形成された導電膜836に電気的に接続され
ている。

0171

導電膜834乃至導電膜836上には、絶縁膜812が形成されている。絶縁膜812に
は開口部が形成されており、上記開口部に、導電膜834に電気的に接続された導電膜8
37が形成されている。そして、導電膜837は、絶縁膜812上に形成された導電膜8
51に、電気的に接続されている。

0172

また、導電膜851上には、絶縁膜813が形成されている。絶縁膜813には開口部が
形成されており、上記開口部に、導電膜851に電気的に接続された導電膜852が形成
されている。そして、導電膜852は、絶縁膜813上に形成された導電膜853に、電
気的に接続されている。また、絶縁膜813上には、導電膜844が形成されている。

0173

導電膜853及び導電膜844上には絶縁膜861が形成されている。そして、図13
は、絶縁膜861上にトランジスタ630が形成されている。

0174

トランジスタ630は、絶縁膜861上に、酸化物半導体を含む半導体膜901と、半導
体膜901上の、ソースまたはドレインとして機能する導電膜921及び導電膜922と
、半導体膜901、導電膜921及び導電膜922上のゲート絶縁膜862と、ゲート絶
縁膜862上に位置し、導電膜921と導電膜922の間において半導体膜901と重な
っているゲート電極931と、を有する。なお、導電膜922は、絶縁膜861に設けら
れた開口部において、導電膜853に電気的に接続されている。

0175

そして、トランジスタ630では、半導体膜901において、導電膜921に重なる領域
と、ゲート電極931に重なる領域との間に、領域910が存在する。また、トランジス
タ630では、半導体膜901において、導電膜922に重なる領域と、ゲート電極93
1に重なる領域との間に、領域911が存在する。領域910及び領域911に、導電膜
921、導電膜922、及びゲート電極931をマスクとしてアルゴン、p型の導電型を
半導体膜901に付与する不純物、或いは、n型の導電型を半導体膜901に付与する不
純物を添加することで、半導体膜901のうちゲート電極931に重なる領域よりも、領
域910及び領域911の抵抗率下げることができる。

0176

そして、トランジスタ630上に、絶縁膜863が設けられている。

0177

なお、図13において、トランジスタ630は、ゲート電極931を半導体膜901の片
側において少なくとも有していれば良いが、半導体膜901を間に挟んで存在する一対の
ゲート電極を有していても良い。

0178

トランジスタ630が、半導体膜901を間に挟んで存在する一対のゲート電極を有して
いる場合、一方のゲート電極には導通状態または非導通状態を制御するための信号が与え
られ、他方のゲート電極は、電位が他から与えられている状態であっても良い。この場合
、一対のゲート電極に、同じ高さの電位が与えられていても良いし、他方のゲート電極に
のみ接地電位などの固定の電位が与えられていても良い。他方のゲート電極に与える電位
の高さを制御することで、トランジスタの閾値電圧を制御することができる。

0179

また、図13では、トランジスタ630が、一のゲート電極931に対応した一のチャネ
ル形成領域を有する、シングルゲート構造である場合を例示している。しかし、トランジ
スタ630は、電気的に接続された複数のゲート電極を有することで、一の活性層にチャ
ネル形成領域を複数有する、マルチゲート構造であっても良い。

0180

<トランジスタについて>
次いで、OSトランジスタの構成例について説明する。

0181

図14に、OSトランジスタであるトランジスタ90の構成を、一例として示す。図14
(A)には、トランジスタ90の上面図を示す。なお、図14(A)では、トランジスタ
90のレイアウトを明確にするために、各種の絶縁膜を省略している。また、図14(A
)に示した上面図の、一点鎖線A1−A2における断面図を図14(B)に示し、一点鎖
線A3−A4における断面図を図14(C)に示す。

0182

図14に示すように、トランジスタ90は、基板97に形成された絶縁膜91上において
順に積層された酸化物半導体膜92a及び酸化物半導体膜92bと、酸化物半導体膜92
bに電気的に接続され、ソース電極またはドレイン電極としての機能を有する導電膜93
及び導電膜94と、酸化物半導体膜92b、導電膜93及び導電膜94上の酸化物半導体
膜92cと、ゲート絶縁膜としての機能を有し、なおかつ酸化物半導体膜92c上に位置
する絶縁膜95と、ゲート電極としての機能を有し、なおかつ絶縁膜95上において酸化
物半導体膜92a乃至酸化物半導体膜92cと重なる導電膜96とを有する。なお、基板
97は、ガラス基板や半導体基板などであってもよいし、ガラス基板や半導体基板上に半
導体素子が形成された素子基板であってもよい。

0183

また、トランジスタ90の、具体的な構成の別の一例を、図15に示す。図15(A)に
は、トランジスタ90の上面図を示す。なお、図15(A)では、トランジスタ90のレ
アウトを明確にするために、各種の絶縁膜を省略している。また、図15(A)に示し
た上面図の、破線A1−A2における断面図を図15(B)に示し、破線A3−A4にお
ける断面図を図15(C)に示す。

0184

図15に示すように、トランジスタ90は、絶縁膜91上において順に積層された酸化物
半導体膜92a乃至酸化物半導体膜92cと、酸化物半導体膜92cに電気的に接続され
、ソース電極またはドレイン電極としての機能を有する導電膜93及び導電膜94と、ゲ
ート絶縁膜としての機能を有し、なおかつ酸化物半導体膜92c、導電膜93及び導電膜
94上に位置する絶縁膜95と、ゲート電極としての機能を有し、なおかつ絶縁膜95上
において酸化物半導体膜92a乃至酸化物半導体膜92cと重なる導電膜96とを有する

0185

なお、図13及び図14では、積層された酸化物半導体膜92a乃至酸化物半導体膜92
cを用いるトランジスタ90の構成を例示している。トランジスタ90が有する酸化物半
導体膜は、積層された複数の酸化物半導体膜で構成されているとは限らず、単膜の酸化物
半導体膜で構成されていても良い。

0186

酸化物半導体膜92a乃至酸化物半導体膜92cが順に積層されている半導体膜をトラン
ジスタ90が有する場合、酸化物半導体膜92a及び酸化物半導体膜92cは、酸化物半
導体膜92bを構成する金属元素の少なくとも1つを、その構成要素に含み、伝導帯下端
エネルギーが酸化物半導体膜92bよりも0.05eV以上、0.07eV以上、0.
1eV以上または0.15eV以上、かつ2eV以下、1eV以下、0.5eV以下また
は0.4eV以下、真空準位に近い酸化物膜である。さらに、酸化物半導体膜92bは、
少なくともインジウムを含むと、キャリア移動度が高くなるため好ましい。

0187

上記構成の半導体膜をトランジスタ90が有する場合、ゲート電極に電圧を印加すること
で、半導体膜に電界が加わると、半導体膜のうち、伝導帯下端のエネルギーが小さい酸化
物半導体膜92bにチャネル領域が形成される。即ち、酸化物半導体膜92bと絶縁膜9
5との間に酸化物半導体膜92cが設けられていることによって、絶縁膜95と離隔して
いる酸化物半導体膜92bに、チャネル領域を形成することができる。

0188

また、酸化物半導体膜92cは、酸化物半導体膜92bを構成する金属元素の少なくとも
1つをその構成要素に含むため、酸化物半導体膜92bと酸化物半導体膜92cの界面で
は、界面散乱が起こりにくい。従って、当該界面においてキャリア動き阻害されにく
いため、トランジスタ90の電界効果移動度が高くなる。

0189

また、酸化物半導体膜92bと酸化物半導体膜92aの界面に界面準位が形成されると、
界面近傍の領域にもチャネル領域が形成されるために、トランジスタ90の閾値電圧が変
動してしまう。しかし、酸化物半導体膜92aは、酸化物半導体膜92bを構成する金属
元素の少なくとも1つをその構成要素に含むため、酸化物半導体膜92bと酸化物半導体
膜92aの界面には、界面準位が形成されにくい。よって、上記構成により、トランジス
タ90の閾値電圧等の電気的特性のばらつきを、低減することができる。

0190

また、酸化物半導体膜間に不純物が存在することによって、各膜の界面にキャリアの流れ
を阻害する界面準位が形成されることがないよう、複数の酸化物半導体膜を積層させるこ
とが望ましい。積層された酸化物半導体膜の膜間に不純物が存在していると、酸化物半導
体膜間における伝導帯下端のエネルギーの連続性が失われ、界面近傍において、キャリア
トラップされるか、あるいは再結合により消滅してしまうからである。膜間における不
純物を低減させることで、主成分である一の金属を少なくとも共に有する複数の酸化物半
導体膜を、単に積層させるよりも、連続接合(ここでは特に伝導帯下端のエネルギーが各
膜の間で連続的に変化するU字型井戸構造を有している状態)が形成されやすくなる。

0191

連続接合を形成するためには、ロードロック室を備えたマルチチャンバー方式の成膜装置
スパッタリング装置)を用いて各膜を大気に触れさせることなく連続して積層すること
が必要となる。スパッタリング装置における各チャンバーは、酸化物半導体にとって不純
物となる水等を可能な限り除去すべくクライオポンプのような吸着式真空排気ポンプ
用いて高真空排気(5×10−7Pa乃至1×10−4Pa)することが好ましい。また
は、ターボ分子ポンプコールドトラップを組み合わせて排気系からチャンバー内に気体
が逆流しないようにしておくことが好ましい。

0192

高純度真性な酸化物半導体を得るためには、各チャンバー内を高真空排気するのみなら
ず、スパッタリングに用いるガス高純度化も重要である。上記ガスとして用いる酸素ガ
スやアルゴンガス露点を、−40℃以下、好ましくは−80℃以下、より好ましくは−
100℃以下とし、使用するガスの高純度化を図ることで、酸化物半導体膜に水分等が取
り込まれることを可能な限り防ぐことができる。具体的に、酸化物半導体膜92bがIn
−M−Zn酸化物(Mは、Al、Ti、Ga、Y、Zr、La、Ce、NdまたはHf)
の場合、酸化物半導体膜92bを成膜するために用いるターゲットにおいて、金属元素の
原子数比をIn:M:Zn=x1:y1:z1とすると、x1/y1は、1/3以上6以
下、さらには1以上6以下であって、z1/y1は、1/3以上6以下、さらには1以上
6以下であることが好ましい。なお、z1/y1を1以上6以下とすることで、酸化物半
導体膜92bとしてCAAC−OS(C Axis Aligned Crystall
ine Oxide Semiconductor)膜が形成されやすくなる。ターゲッ
トの金属元素の原子数比の代表例としては、In:M:Zn=1:1:1、In:M:Z
n=3:1:2等がある。なお、CAAC−OSについての詳細は後述する。

0193

具体的に、酸化物半導体膜92a、酸化物半導体膜92cがIn−M−Zn酸化物(Mは
、Al、Ti、Ga、Y、Zr、La、Ce、NdまたはHf)の場合、酸化物半導体膜
92a、酸化物半導体膜92cを成膜するために用いるターゲットにおいて、金属元素の
原子数比をIn:M:Zn=x2:y2:z2とすると、x2/y2<x1/y1であっ
て、z2/y2は、1/3以上6以下、さらには1以上6以下であることが好ましい。な
お、z2/y2を1以上6以下とすることで、酸化物半導体膜92a、酸化物半導体膜9
2cとしてCAAC−OS膜が形成されやすくなる。ターゲットの金属元素の原子数比の
代表例としては、In:M:Zn=1:3:2、In:M:Zn=1:3:4、In:M
:Zn=1:3:6、In:M:Zn=1:3:8等がある。

0194

なお、酸化物半導体膜92a及び酸化物半導体膜92cの厚さは、3nm以上100nm
以下、好ましくは3nm以上50nm以下とする。また、酸化物半導体膜92bの厚さは
、3nm以上200nm以下、好ましくは3nm以上100nm以下であり、さらに好ま
しくは3nm以上50nm以下である。

0195

層構造の半導体膜において、酸化物半導体膜92a乃至酸化物半導体膜92cは、非晶
質または結晶質の両方の形態を取りうる。ただし、チャネル領域が形成される酸化物半導
体膜92bが結晶質であることにより、トランジスタ90に安定した電気的特性を付与す
ることができるため、酸化物半導体膜92bは結晶質であることが好ましい。

0196

なお、チャネル形成領域とは、トランジスタ90の半導体膜のうち、ゲート電極と重なり
、かつソース電極とドレイン電極に挟まれる領域を意味する。また、チャネル領域とは、
チャネル形成領域において、電流が主として流れる領域をいう。

0197

例えば、酸化物半導体膜92a及び酸化物半導体膜92cとして、スパッタリング法によ
り形成したIn−Ga−Zn酸化物膜を用いる場合、酸化物半導体膜92a及び酸化物半
導体膜92cの成膜には、In−Ga−Zn酸化物(In:Ga:Zn=1:3:2[原
子数比])であるターゲットを用いることができる。成膜条件は、例えば、成膜ガスとし
てアルゴンガスを30sccm、酸素ガスを15sccm用い、圧力0.4Paとし、基
板温度を200℃とし、DC電力0.5kWとすればよい。

0198

また、酸化物半導体膜92bをCAAC−OS(C Axis Aligned Cry
stalline Oxide Semiconductor)膜とする場合、酸化物半
導体膜92bの成膜には、In−Ga−Zn酸化物(In:Ga:Zn=1:1:1[原
子数比])を含む多結晶ターゲットを用いることが好ましい。成膜条件は、例えば、成膜
ガスとしてアルゴンガスを30sccm、酸素ガスを15sccm用い、圧力を0.4P
aとし、基板の温度300℃とし、DC電力0.5kWとすることができる。また、酸化
物半導体膜92bをCAAC−OS膜とする場合、酸化物半導体膜92bの成膜には、I
n−Ga−Zn酸化物(In:Ga:Zn=2:1:3[原子数比])をターゲットに用
いてもよい。このようなターゲットを用いて成膜されたCAAC−OS膜は、一定の範囲
におけるCAAC−OSの回折パターン観測される領域の割合(CAAC化率ともいう
)を高くすることができるので、当該CAAC−OS膜にチャネル形成領域を有するトラ
ンジスタの周波数特性(f特)を高めることができる。

0199

なお、酸化物半導体膜92a乃至92cは、スパッタリング法により形成することができ
る。

0200

なお、電子供与体ドナー)となる水分または水素などの不純物が低減され、なおかつ酸
欠損が低減されることにより高純度化された酸化物半導体(purified Oxi
de Semiconductor)は、キャリア発生源が少ないため、i型(真性半導
体)又はi型に限りなく近くすることができる。そのため、高純度化された酸化物半導体
膜にチャネル形成領域を有するトランジスタは、オフ電流が著しく小さく、信頼性が高い
。そして、当該酸化物半導体膜にチャネル形成領域が形成されるトランジスタは、閾値
圧がプラスとなる電気的特性(ノーマリーオフ特性ともいう。)になりやすい。

0201

具体的に、高純度化された酸化物半導体膜にチャネル形成領域を有するトランジスタのオ
フ電流が小さいことは、いろいろな実験により証明できる。例えば、チャネル幅が1×1
06μmでチャネル長が10μmの素子であっても、ソース電極とドレイン電極間の電圧
ドレイン電圧)が1Vから10Vの範囲において、オフ電流が、半導体パラメータアナ
ライザ測定限界以下、すなわち1×10−13A以下という特性を得ることができる。
この場合、トランジスタのチャネル幅で規格化したオフ電流は、100zA/μm以下で
あることが分かる。また、容量素子とトランジスタとを接続して、容量素子に流入または
容量素子から流出する電荷を当該トランジスタで制御する回路を用いて、オフ電流の測定
を行った。当該測定では、高純度化された酸化物半導体膜を上記トランジスタのチャネル
形成領域に用い、容量素子の単位時間あたりの電荷量の推移から当該トランジスタのオフ
電流を測定した。その結果、トランジスタのソース電極とドレイン電極間の電圧が3Vの
場合に、数十yA/μmという、さらに小さいオフ電流が得られることが分かった。従っ
て、高純度化された酸化物半導体膜をチャネル形成領域に用いたトランジスタは、オフ電
流が、結晶性を有するシリコンを用いたトランジスタに比べて著しく小さい。

0202

なお、半導体膜として酸化物半導体膜を用いる場合、酸化物半導体としては、少なくとも
インジウム(In)あるいは亜鉛(Zn)を含むことが好ましい。また、該酸化物半導体
を用いたトランジスタの電気的特性のばらつきを減らすためのスタビライザーとして、そ
れらに加えてガリウム(Ga)を有することが好ましい。また、スタビライザーとしてス
ズ(Sn)を有することが好ましい。また、スタビライザーとしてハフニウム(Hf)を
有することが好ましい。また、スタビライザーとしてアルミニウム(Al)を有すること
が好ましい。また、スタビライザーとしてジルコニウム(Zr)を含むことが好ましい。

0203

酸化物半導体の中でもIn−Ga−Zn酸化物、In−Sn−Zn酸化物などは、炭化
リコン窒化ガリウム、または酸化ガリウムとは異なり、スパッタリング法や湿式法によ
り電気的特性の優れたトランジスタを作製することが可能であり、量産性に優れるといっ
た利点がある。また、炭化シリコン、窒化ガリウム、または酸化ガリウムとは異なり、上
記In−Ga−Zn酸化物は、ガラス基板上に、電気的特性の優れたトランジスタを作製
することが可能である。また、基板の大型化にも対応が可能である。

0204

また、他のスタビライザーとして、ランタノイドである、ランタン(La)、セリウム
Ce)、プラセオジム(Pr)、ネオジム(Nd)、サマリウム(Sm)、ユウロピウム
(Eu)、ガドリニウム(Gd)、テルビウム(Tb)、ジスプロシウム(Dy)、ホル
ミウム(Ho)、エルビウム(Er)、ツリウム(Tm)、イッテルビウム(Yb)、ル
テチウム(Lu)のいずれか一種または複数種を含んでいてもよい。

0205

例えば、酸化物半導体として、酸化インジウム、酸化ガリウム、酸化スズ酸化亜鉛、I
n−Zn酸化物、Sn−Zn酸化物、Al−Zn酸化物、Zn−Mg酸化物、Sn−Mg
酸化物、In−Mg酸化物、In−Ga酸化物、In−Ga−Zn酸化物(IGZOとも
表記する)、In−Al−Zn酸化物、In−Sn−Zn酸化物、Sn−Ga−Zn酸化
物、Al−Ga−Zn酸化物、Sn−Al−Zn酸化物、In−Hf−Zn酸化物、In
−La−Zn酸化物、In−Pr−Zn酸化物、In−Nd−Zn酸化物、In−Ce−
Zn酸化物、In−Sm−Zn酸化物、In−Eu−Zn酸化物、In−Gd−Zn酸化
物、In−Tb−Zn酸化物、In−Dy−Zn酸化物、In−Ho−Zn酸化物、In
−Er−Zn酸化物、In−Tm−Zn酸化物、In−Yb−Zn酸化物、In−Lu−
Zn酸化物、In−Sn−Ga−Zn酸化物、In−Hf−Ga−Zn酸化物、In−A
l−Ga−Zn酸化物、In−Sn−Al−Zn酸化物、In−Sn−Hf−Zn酸化物
、In−Hf−Al−Zn酸化物を用いることができる。

0206

なお、例えば、In−Ga−Zn酸化物とは、InとGaとZnを含む酸化物という意味
であり、InとGaとZnの比率は問わない。また、InとGaとZn以外の金属元素を
含んでいてもよい。In−Ga−Zn酸化物は、無電界時抵抗が十分に高くオフ電流を
十分に小さくすることが可能であり、また、移動度も高い。

0207

例えば、In−Sn−Zn酸化物では比較的容易に高い移動度が得られる。しかしながら
、In−Ga−Zn酸化物でも、バルク内欠陥密度を低減することにより移動度を上げる
ことができる。

0208

また、トランジスタ90において、ソース電極及びドレイン電極に用いられる導電性材料
によっては、ソース電極及びドレイン電極中の金属が、酸化物半導体膜から酸素を引き抜
くことがある。この場合、酸化物半導体膜のうち、ソース電極及びドレイン電極に接する
領域が、酸素欠損の形成によりn型化される。n型化された領域は、ソース領域またはド
レイン領域として機能するため、酸化物半導体膜とソース電極及びドレイン電極との間に
おけるコンタクト抵抗を下げることができる。よって、n型化された領域が形成されるこ
とで、トランジスタ90の移動度及びオン電流を高めることができ、それにより、トラン
ジスタ90を用いた半導体装置の高速動作を実現することができる。

0209

なお、ソース電極及びドレイン電極中の金属による酸素の引き抜きは、ソース電極及びド
レイン電極をスパッタリング法などにより形成する際に起こりうるし、ソース電極及びド
レイン電極を形成した後に行われる加熱処理によっても起こりうる。また、n型化される
領域は、酸素と結合し易い導電性材料をソース電極及びドレイン電極に用いることで、よ
り形成されやすくなる。上記導電性材料としては、例えば、Al、Cr、Cu、Ta、T
i、Mo、Wなどが挙げられる。

0210

複数の積層された酸化物半導体膜を有する半導体膜をトランジスタ90に用いる場合、n
型化される領域は、チャネル領域となる酸化物半導体膜92bにまで達していることが、
トランジスタ90の移動度及びオン電流を高め、半導体装置の高速動作を実現する上で好
ましい。

0211

絶縁膜91は、加熱により上記酸素の一部を酸化物半導体膜92a乃至酸化物半導体膜9
2cに供給する機能を有する絶縁膜であることが望ましい。また、絶縁膜91は、欠陥
少ないことが好ましく、代表的には、ESR測定により得られる、シリコンのダングリ
ボンド由来するg=2.001を持つスピン密度が1×1018spins/cm
3以下であることが好ましい。

0212

絶縁膜91は、加熱により上記酸素の一部を酸化物半導体膜92a乃至酸化物半導体膜9
2cに供給する機能を有するため、酸化物であることが望ましく、例えば、酸化アルミ
ウム、酸化マグネシウム、酸化珪素、酸化窒化珪素窒化酸化珪素、酸化ガリウム、酸化
ゲルマニウム酸化イットリウム酸化ジルコニウム酸化ランタン酸化ネオジム、酸
化ハフニウムおよび酸化タンタルなどを用いることができる。絶縁膜91は、プラズマC
VD法またはスパッタリング法等により、形成することができる。

0213

なお、本明細書中において、酸化窒化物は、その組成として、窒素よりも酸素の含有量
多い材料を指し、窒化酸化物は、その組成として、酸素よりも窒素の含有量が多い材料を
指す。

0214

なお、図14及び図15に示すトランジスタ90は、チャネル領域が形成される酸化物半
導体膜92bの端部のうち、導電膜93及び導電膜94とは重ならない端部、言い換え
と、導電膜93及び導電膜94が位置する領域とは異なる領域に位置する端部と、導電膜
96とが、重なる構成を有する。酸化物半導体膜92bの端部は、当該端部を形成するた
めのエッチングでプラズマに曝されるときに、エッチングガスから生じた塩素ラジカル
フッ素ラジカル等が、酸化物半導体を構成する金属元素と結合しやすい。よって、酸化物
半導体膜の端部では、当該金属元素と結合していた酸素が脱離しやすい状態にあるため、
酸素欠損が形成され、n型化しやすい。しかし、図14及び図15に示すトランジスタ9
0では、導電膜93及び導電膜94とは重ならない酸化物半導体膜92bの端部と、導電
膜96とが重なるため、導電膜96の電位を制御することにより、当該端部にかかる電界
を制御することができる。よって、酸化物半導体膜92bの端部を介して導電膜93と導
電膜94の間に流れる電流を、導電膜96に与える電位によって制御することができる。
このようなトランジスタ90の構造を、Surrounded Channel(S−C
hannel)構造とよぶ。

0215

具体的に、S−Channel構造の場合、トランジスタ90がオフとなるような電位を
導電膜96に与えたときは、当該端部を介して導電膜93と導電膜94の間に流れるオフ
電流を小さく抑えることができる。そのため、トランジスタ90では、大きなオン電流を
得るためにチャネル長を短くし、その結果、酸化物半導体膜92bの端部における導電膜
93と導電膜94の間の長さが短くなっても、トランジスタ90のオフ電流を小さく抑え
ることができる。よって、トランジスタ90は、チャネル長を短くすることで、オンのと
きには大きいオン電流を得ることができ、オフのときにはオフ電流を小さく抑えることが
できる。

0216

また、具体的に、S−Channel構造の場合、トランジスタ90がオンとなるような
電位を導電膜96に与えたときは、当該端部を介して導電膜93と導電膜94の間に流れ
る電流を大きくすることができる。当該電流は、トランジスタ90の電界効果移動度とオ
ン電流の増大に寄与する。そして、酸化物半導体膜92bの端部と、導電膜96とが重な
ることで、酸化物半導体膜92bにおいてキャリアの流れる領域が、絶縁膜95に近い酸
化物半導体膜92bの界面近傍のみでなく、酸化物半導体膜92bの広い範囲においてキ
リアが流れるため、トランジスタ90におけるキャリアの移動量が増加する。この結果
、トランジスタ90のオン電流が大きくなる共に、電界効果移動度が高くなり、代表的に
は電界効果移動度が10cm2/V・s以上、さらには20cm2/V・s以上となる。
なお、ここでの電界効果移動度は、酸化物半導体膜の物性値としての移動度の近似値では
なく、トランジスタの飽和領域における電流駆動力指標であり、見かけ上の電界効果
動度である。

0217

<酸化物半導体膜の構造>
以下では、酸化物半導体膜の構造について説明する。なお、以下の説明において、「平行
」とは、二つの直線が−10°以上10°以下の角度で配置されている状態をいう。従っ
て、−5°以上5°以下の場合も含まれる。また、「垂直」とは、二つの直線が80°以
上100°以下の角度で配置されている状態をいう。従って、85°以上95°以下の場
合も含まれる。また、本明細書において、結晶が三方晶または菱面体晶である場合、六方
晶系として表す。

0218

酸化物半導体膜は、非単結晶酸化物半導体膜と単結晶酸化物半導体膜とに大別される。非
単結晶酸化物半導体膜とは、CAAC−OS膜、多結晶酸化物半導体膜、微結晶酸化物半
導体膜、非晶質酸化物半導体膜などをいう。

0219

<CAAC−OS膜>
まずは、CAAC−OS膜について説明する。

0220

CAAC−OS膜は、c軸配向した複数の結晶部を有する酸化物半導体膜の一つである。

0221

透過型電子顕微鏡TEM:Transmission Electron Micro
scope)によって、CAAC−OS膜の明視野像および回折パターンの複合解析像(
高分解能TEM像ともいう。)を観察することで複数の結晶部を確認することができる。
一方、高分解能TEM像によっても明確な結晶部同士の境界、即ち結晶粒界グレイン
ウンダリーともいう。)を確認することができない。そのため、CAAC−OS膜は、結
晶粒界に起因する電子移動度の低下が起こりにくいといえる。

0222

試料面と概略平行な方向から、CAAC−OS膜の断面の高分解能TEM像を観察すると
、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は
、CAAC−OS膜の膜を形成する面(被形成面ともいう。)または上面の凹凸を反映し
た形状であり、CAAC−OS膜の被形成面または上面と平行に配列する。

0223

一方、試料面と概略垂直な方向から、CAAC−OS膜の平面の高分解能TEM像を観察
すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認
できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。

0224

CAAC−OS膜に対し、X線回折(XRD:X−Ray Diffraction)装
置を用いて構造解析を行うと、例えばInGaZnO4の結晶を有するCAAC−OS膜
のout−of−plane法による解析では、回折角(2θ)が31°近傍にピーク
現れる場合がある。このピークは、InGaZnO4の結晶の(009)面に帰属される
ことから、CAAC−OS膜の結晶がc軸配向性を有し、c軸が被形成面または上面に概
略垂直な方向を向いていることが確認できる。

0225

なお、InGaZnO4の結晶を有するCAAC−OS膜のout−of−plane法
による解析では、2θが31°近傍のピークの他に、2θが36°近傍にもピークが現れ
る場合がある。2θが36°近傍のピークは、CAAC−OS膜中の一部に、c軸配向性
を有さない結晶が含まれることを示している。CAAC−OS膜は、2θが31°近傍に
ピークを示し、2θが36°近傍にピークを示さないことが好ましい。

0226

CAAC−OS膜は、不純物濃度の低い酸化物半導体膜である。不純物は、水素、炭素
シリコン、遷移金属元素などの酸化物半導体膜の主成分以外の元素である。特に、シリコ
ンなどの、酸化物半導体膜を構成する金属元素よりも酸素との結合力の強い元素は、酸化
物半導体膜から酸素を奪うことで酸化物半導体膜の原子配列を乱し、結晶性を低下させる
要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径
(または分子半径)が大きいため、酸化物半導体膜内部に含まれると、酸化物半導体膜の
原子配列を乱し、結晶性を低下させる要因となる。なお、酸化物半導体膜に含まれる不純
物は、キャリアトラップやキャリア発生源となる場合がある。

0227

また、CAAC−OS膜は、欠陥準位密度の低い酸化物半導体膜である。例えば、酸化物
半導体膜中の酸素欠損は、キャリアトラップとなることや、水素を捕獲することによって
キャリア発生源となることがある。

0228

不純物濃度が低く、欠陥準位密度が低い(酸素欠損の少ない)ことを、高純度真性または
実質的に高純度真性と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体膜
は、キャリア発生源が少ないため、キャリア密度を低くすることができる。したがって、
当該酸化物半導体膜を用いたトランジスタは、しきい値電圧マイナスとなる電気特性
ノーマリーオンともいう。)になることが少ない。また、高純度真性または実質的に高純
度真性である酸化物半導体膜は、キャリアトラップが少ない。そのため、当該酸化物半導
体膜を用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとな
る。なお、酸化物半導体膜のキャリアトラップに捕獲された電荷は、放出するまでに要す
る時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、不純物濃度が
高く、欠陥準位密度が高い酸化物半導体膜を用いたトランジスタは、電気特性が不安定と
なる場合がある。

0229

また、CAAC−OS膜を用いたトランジスタは、可視光紫外光の照射による電気特性
の変動が小さい。

0230

<微結晶酸化物半導体膜>
次に、微結晶酸化物半導体膜について説明する。

0231

微結晶酸化物半導体膜は、高分解能TEM像において、結晶部を確認することのできる領
域と、明確な結晶部を確認することのできない領域と、を有する。微結晶酸化物半導体膜
に含まれる結晶部は、1nm以上100nm以下、または1nm以上10nm以下の大き
さであることが多い。特に、1nm以上10nm以下、または1nm以上3nm以下の微
結晶であるナノ結晶(nc:nanocrystal)を有する酸化物半導体膜を、nc
−OS(nanocrystalline Oxide Semiconductor)
膜と呼ぶ。また、nc−OS膜は、例えば、高分解能TEM像では、結晶粒界を明確に確
認できない場合がある。

0232

nc−OS膜は、微小な領域(例えば、1nm以上10nm以下の領域、特に1nm以上
3nm以下の領域)において原子配列に周期性を有する。また、nc−OS膜は、異なる
結晶部間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。し
たがって、nc−OS膜は、分析方法によっては、非晶質酸化物半導体膜と区別が付かな
い場合がある。例えば、nc−OS膜に対し、結晶部よりも大きい径のX線を用いるXR
D装置を用いて構造解析を行うと、out−of−plane法による解析では、結晶面
を示すピークが検出されない。また、nc−OS膜に対し、結晶部よりも大きいプローブ
径(例えば50nm以上)の電子線を用いる電子回折制限視野電子回折ともいう。)を
行うと、ハローパターンのような回折パターンが観測される。一方、nc−OS膜に対し
、結晶部の大きさと近いか結晶部より小さいプローブ径の電子線を用いるナノビーム電子
回折を行うと、スポットが観測される。また、nc−OS膜に対しナノビーム電子回折を
行うと、円を描くように(リング状に)輝度の高い領域が観測される場合がある。また、
nc−OS膜に対しナノビーム電子回折を行うと、リング状の領域内に複数のスポットが
観測される場合がある。

0233

nc−OS膜は、非晶質酸化物半導体膜よりも規則性の高い酸化物半導体膜である。その
ため、nc−OS膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低くなる。ただし、
nc−OS膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、nc−O
S膜は、CAAC−OS膜と比べて欠陥準位密度が高くなる。

0234

<非晶質酸化物半導体膜>
次に、非晶質酸化物半導体膜について説明する。

0235

非晶質酸化物半導体膜は、膜中における原子配列が不規則であり、結晶部を有さない酸化
物半導体膜である。石英のような無定形状態を有する酸化物半導体膜が一例である。

0236

非晶質酸化物半導体膜は、高分解能TEM像において結晶部を確認することができない。

0237

非晶質酸化物半導体膜に対し、XRD装置を用いた構造解析を行うと、out−of−p
lane法による解析では、結晶面を示すピークが検出されない。また、非晶質酸化物
導体膜に対し、電子回折を行うと、ハローパターンが観測される。また、非晶質酸化物半
導体膜に対し、ナノビーム電子回折を行うと、スポットが観測されず、ハローパターンが
観測される。

0238

なお、酸化物半導体膜は、nc−OS膜と非晶質酸化物半導体膜との間の物性を示す構造
を有する場合がある。そのような構造を有する酸化物半導体膜を、特に非晶質ライク酸化
物半導体(amorphous−like OS:amorphous−like Ox
ide Semiconductor)膜と呼ぶ。

0239

amorphous−like OS膜は、高分解能TEM像において鬆(ボイドともい
う。)が観察される場合がある。また、高分解能TEM像において、明確に結晶部を確認
することのできる領域と、結晶部を確認することのできない領域と、を有する。amor
phous−like OS膜は、TEMによる観察程度の微量な電子照射によって、結
晶化が起こり、結晶部の成長が見られる場合がある。一方、良質なnc−OS膜であれば
、TEMによる観察程度の微量な電子照射による結晶化はほとんど見られない。

0240

なお、amorphous−like OS膜およびnc−OS膜の結晶部の大きさの計
測は、高分解能TEM像を用いて行うことができる。例えば、InGaZnO4の結晶は
層状構造を有し、In−O層の間に、Ga−Zn−O層を2層有する。InGaZnO4
の結晶の単位格子は、In−O層を3層有し、またGa−Zn−O層を6層有する、計9
層がc軸方向に層状に重なった構造を有する。よって、これらの近接する層同士の間隔は
、(009)面の格子面間隔(d値ともいう。)と同程度であり、結晶構造解析からその
値は0.29nmと求められている。そのため、高分解能TEM像における格子縞に着目
し、格子縞の間隔が0.28nm以上0.30nm以下である箇所においては、それぞれ
の格子縞がInGaZnO4の結晶のa−b面に対応する。

0241

なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、amorphous−lik
e OS膜、微結晶酸化物半導体膜、CAAC−OS膜のうち、二種以上を有する積層膜
であってもよい。

0242

本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。

0243

(実施の形態5)
本実施の形態では、図13とは異なる構造を有する半導体装置の構造の一例について説明
する。

0244

図16に、半導体装置の断面構造を、一例として示す。なお、破線A1−A2で示す領域
では、トランジスタ620及びトランジスタ630のチャネル長方向における構造を示し
ており、破線A3−A4で示す領域では、トランジスタ620及びトランジスタ630の
チャネル幅方向における構造を示している。ただし、本発明の一態様では、トランジスタ
620のチャネル長方向とトランジスタ630のチャネル長方向とが、必ずしも一致して
いなくともよい。

0245

なお、チャネル長方向とは、ソース領域及びドレイン領域として機能する一対の領域間
おいて、キャリアが最短距離で移動する方向を意味し、チャネル幅方向は、基板と水平な
面内において、チャネル長方向に対して垂直の方向を意味する。

0246

なお、図16では、OSトランジスタであるトランジスタ630が、Siトランジスタで
あるトランジスタ620上に形成されている場合を例示している。このようにSiトラン
ジスタとOSトランジスタが積層された構成は、図1乃至6、9、10に示す各回路が有
するトランジスタに適宜用いることができる。なお、本実施の形態では、図11(D)と
同様に、トランジスタ620のソースまたはドレインの一方とトランジスタ630のソー
スまたはドレインの一方が接続された構成を示すが、これに限られない。トランジスタ6
20のソースまたはドレインの一方とトランジスタ630のゲートが接続されていてもよ
いし(図12(A)参照)、トランジスタ620のゲートとトランジスタ630のソース
またはドレインの一方が接続されていてもよいし(図12(B)参照)、トランジスタ6
20のゲートとトランジスタ630のゲートが接続されていてもよい(図12(C)参照
)。

0247

トランジスタ620は、非晶質、微結晶、多結晶または単結晶である、シリコン又はゲル
マニウムなどの半導体膜または半導体基板に、チャネル形成領域を有していても良い。或
いは、トランジスタ620は、酸化物半導体膜または酸化物半導体基板に、チャネル形成
領域を有していても良い。全てのトランジスタが酸化物半導体膜または酸化物半導体基板
に、チャネル形成領域を有している場合、トランジスタ630はトランジスタ620上に
積層されていなくとも良く、トランジスタ630とトランジスタ620とは、同一の層に
形成されていても良い。

0248

シリコンの薄膜を用いてトランジスタ620を形成する場合、当該薄膜には、プラズマC
VD法などの気相成長法若しくはスパッタリング法で作製された非晶質シリコン、非晶質
シリコンをレーザーの照射などの処理により結晶化させた多結晶シリコン、単結晶シリコ
ウェハに水素イオン等を注入して表層部を剥離した単結晶シリコンなどを用いることが
できる。

0249

トランジスタ620が形成される基板1000は、例えば、シリコン基板、ゲルマニウム
基板、シリコンゲルマニウム基板等を用いることができる。図16では、単結晶シリコン
基板を基板1000として用いる場合を例示している。

0250

また、トランジスタ620は、素子分離法により電気的に分離されている。素子分離法と
して、トレンチ分離法等を用いることができる。図16では、トレンチ分離法を用いてト
ランジスタ620を電気的に分離する場合を例示している。具体的に、図16では、エッ
チング等により基板1000に形成されたトレンチに、酸化珪素などが含まれる絶縁物を
埋め込んだ後、当該絶縁物をエッチング等により部分的に除去することで形成される素子
分離領域1001により、トランジスタ620を素子分離させる場合を例示している。

0251

また、トレンチ以外の領域に存在する基板1000の凸部には、トランジスタ620の不
純物領域1002及び不純物領域1003と、不純物領域1002及び不純物領域100
3に挟まれたチャネル形成領域1004とが設けられている。さらに、トランジスタ62
0は、チャネル形成領域1004を覆う絶縁膜1005と、絶縁膜1005を間に挟んで
チャネル形成領域1004と重なるゲート電極1006とを有する。

0252

トランジスタ620では、チャネル形成領域1004における凸部の側部及び上部と、ゲ
ト電極1006とが絶縁膜1005を間に挟んで重なることで、チャネル形成領域10
04の側部と上部を含めた広い範囲においてキャリアが流れる。そのため、トランジスタ
620の基板上における専有面積を小さく抑えつつ、トランジスタ620におけるキャリ
アの移動量を増加させることができる。その結果、トランジスタ620は、オン電流が大
きくなると共に、電界効果移動度が高められる。特に、チャネル形成領域1004におけ
る凸部のチャネル幅方向の長さ(チャネル幅)をW、チャネル形成領域1004における
凸部の膜厚をTとすると、チャネル幅Wに対する膜厚Tの比に相当するアスペクト比が高
い場合、キャリアが流れる範囲はより広くなるため、トランジスタ620のオン電流をよ
り大きくすることができ、電界効果移動度もより高められる。

0253

なお、バルクの半導体基板を用いたトランジスタ620の場合、アスペクト比は0.5以
上であることが望ましく、1以上であることがより望ましい。

0254

トランジスタ620上には、絶縁膜1011が設けられている。絶縁膜1011には開口
部が形成されている。そして、上記開口部には、不純物領域1002、不純物領域100
3にそれぞれ電気的に接続されている導電膜1012、導電膜1013と、ゲート電極1
006に電気的に接続されている導電膜1014とが、形成されている。

0255

そして、導電膜1012は、絶縁膜1011上に形成された導電膜1016に電気的に接
続されており、導電膜1013は、絶縁膜1011上に形成された導電膜1017に電気
的に接続されており、導電膜1014は、絶縁膜1011上に形成された導電膜1018
に電気的に接続されている。

0256

導電膜1016乃至導電膜1018上には、絶縁膜1020が設けられている。そして、
絶縁膜1020上には、酸素、水素、水の拡散を防ぐブロッキング効果を有する絶縁膜1
021が設けられている。絶縁膜1021は、密度が高くて緻密である程、また未結合手
が少なく化学的に安定である程、より高いブロッキング効果を示す。酸素、水素、水の拡
散を防ぐブロッキング効果を示す絶縁膜1021として、例えば、酸化アルミニウム、酸
窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イ
トリウム酸化ハフニウム、酸化窒化ハフニウム等を用いることができる。水素、水の
拡散を防ぐブロッキング効果を示す絶縁膜1021として、例えば、窒化シリコン、窒化
酸化シリコン等を用いることができる。

0257

絶縁膜1021上には絶縁膜1022が設けられており、絶縁膜1022上には、トラン
ジスタ630が設けられている。

0258

トランジスタ630は、絶縁膜1022上に、酸化物半導体を含む半導体膜1030と、
半導体膜1030に電気的に接続された、ソース電極またはドレイン電極として機能する
導電膜1032及び導電膜1033と、半導体膜1030を覆っているゲート絶縁膜10
31と、ゲート絶縁膜1031を間に挟んで半導体膜1030と重なるゲート電極103
4と、を有する。なお、絶縁膜1020乃至絶縁膜1022には開口部が設けられており
、導電膜1033は、上記開口部において導電膜1017に接続されている。

0259

なお、図16において、トランジスタ630は、ゲート電極1034を半導体膜1030
の片側において少なくとも有していれば良いが、絶縁膜1022を間に挟んで半導体膜1
030と重なるゲート電極を、さらに有していても良い。

0260

トランジスタ630が、一対のゲート電極を有している場合、一方のゲート電極には導通
状態または非導通状態を制御するための信号が与えられ、他方のゲート電極は、電位が他
から与えられている状態であっても良い。この場合、一対のゲート電極に、同じ高さの電
位が与えられていても良いし、他方のゲート電極にのみ接地電位などの固定の電位が与え
られていても良い。他方のゲート電極に与える電位の高さを制御することで、トランジス
タの閾値電圧を制御することができる。

0261

また、図16では、トランジスタ630が、一のゲート電極1034に対応した一のチャ
ネル形成領域を有する、シングルゲート構造である場合を例示している。しかし、トラン
ジスタ630は、電気的に接続された複数のゲート電極を有することで、一の活性層にチ
ャネル形成領域を複数有する、マルチゲート構造であっても良い。

0262

また、図16に示すように、トランジスタ630は、半導体膜1030が、絶縁膜102
2上において順に積層された酸化物半導体膜1030a乃至酸化物半導体膜1030cを
有する場合を例示している。ただし、本発明の一態様では、トランジスタ630が有する
半導体膜1030が、単膜の金属酸化物膜で構成されていても良い。

0263

なお、本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。

0264

(実施の形態6)
他の実施の形態で開示された、導電膜、半導体膜、絶縁膜など様々な膜はスパッタ法やプ
ラズマCVD法により形成することができるが、他の方法、例えば、熱CVD法により形
成してもよい。熱CVD法の例としてMOCVD(Metal Organic Che
mical Vapor Deposition)法やALD(Atomic Laye
r Deposition)法を使っても良い。

0265

熱CVD法は、プラズマを使わない成膜方法のため、プラズマダメージにより欠陥が生成
されることが無いという利点を有する。

0266

熱CVD法は、原料ガスと酸化剤を同時にチャンバー内に送り、チャンバー内を大気圧
たは減圧下とし、基板近傍または基板上で反応させて基板上に堆積させることで成膜を行
ってもよい。

0267

また、ALD法は、チャンバー内を大気圧または減圧下とし、反応のための原料ガスが順
次にチャンバーに導入され、そのガス導入の順序を繰り返すことで成膜を行ってもよい。
例えば、それぞれのスイッチングバルブ高速バルブとも呼ぶ)を切り替えて2種類以
の原料ガスを順番にチャンバーに供給し、複数種の原料ガスが混ざらないように第1の原
料ガスと同時またはその後に不活性ガス(アルゴン、或いは窒素など)などを導入し、第
2の原料ガスを導入する。なお、同時に不活性ガスを導入する場合には、不活性ガスはキ
ャリアガスとなり、また、第2の原料ガスの導入時にも同時に不活性ガスを導入してもよ
い。また、不活性ガスを導入する代わりに真空排気によって第1の原料ガスを排出した後
、第2の原料ガスを導入してもよい。第1の原料ガスが基板の表面に吸着して第1の層を
成膜し、後から導入される第2の原料ガスと反応して、第2の層が第1の層上に積層され
て薄膜が形成される。このガス導入順序を制御しつつ所望の厚さになるまで複数回繰り返
すことで、段差被覆性に優れた薄膜を形成することができる。薄膜の厚さは、ガス導入順
序を繰り返す回数によって調節することができるため、精密な膜厚調節が可能であり、微
細なFETを作製する場合に適している。

0268

MOCVD法やALD法などの熱CVD法は、これまでに記載した実施形態に開示された
導電膜、半導体膜、絶縁膜など様々な膜を形成することができ、例えば、In−Ga−Z
n−O膜を成膜する場合には、トリメチルインジウムトリメチルガリウム、及びジメチ
ル亜鉛を用いる。なお、トリメチルインジウムの化学式は、In(CH3)3である。ま
た、トリメチルガリウムの化学式は、Ga(CH3)3である。また、ジメチル亜鉛の化
学式は、Zn(CH3)2である。また、これらの組み合わせに限定されず、トリメチル
ガリウムに代えてトリエチルガリウム(化学式Ga(C2H5)3)を用いることもでき
、ジメチル亜鉛に代えてジエチル亜鉛(化学式Zn(C2H5)2)を用いることもでき
る。

0269

例えば、ALDを利用する成膜装置により酸化ハフニウム膜を形成する場合には、溶媒
ハフニウム前駆体化合物を含む液体ハフニウムアルコキシドや、テトラキスジメチル
ミドハフニウム(TDMAH)などのハウニウムアミド)を気化させた原料ガスと、酸化
剤としてオゾン(O3)の2種類のガスを用いる。なお、テトラキスジメチルアミドハフ
ニウムの化学式はHf[N(CH3)2]4である。また、他の材料液としては、テトラ
キスエチルメチルアミド)ハフニウムなどがある。

0270

例えば、ALDを利用する成膜装置により酸化アルミニウム膜を形成する場合には、溶媒
アルミニウム前駆体化合物を含む液体(トリメチルアルミニウム(TMA)など)を気
化させた原料ガスと、酸化剤としてH2Oの2種類のガスを用いる。なお、トリメチルア
ルミニウムの化学式はAl(CH3)3である。また、他の材料液としては、トリス(ジ
メチルアミド)アルミニウム、トリイソブチルアルミニウムアルミニウムトリス(2,
2,6,6−テトラメチル−3,5−ヘプタンジオナート)などがある。

0271

例えば、ALDを利用する成膜装置により酸化シリコン膜を形成する場合には、ヘキサ
ロロジシランを被成膜面に吸着させ、吸着物に含まれる塩素を除去し、酸化性ガス(O2
一酸化二窒素)のラジカルを供給して吸着物と反応させる。

0272

例えば、ALDを利用する成膜装置によりタングステン膜を成膜する場合には、WF6ガ
スとB2H6ガスを順次繰り返し導入して初期タングステン膜を形成し、その後、WF6
ガスとH2ガスを同時に導入してタングステン膜を形成する。なお、B2H6ガスに代え
てSiH4ガスを用いてもよい。

0273

例えば、ALDを利用する成膜装置により酸化物半導体膜、例えばIn−Ga−Zn−O
膜を成膜する場合には、In(CH3)3ガスとO3ガスを順次繰り返し導入してIn−
O層を形成し、その後、Ga(CH3)3ガスとO3ガスを同時に導入してGaO層を形
成し、更にその後Zn(CH3)2ガスとO3ガスを同時に導入してZnO層を形成する
。なお、これらの層の順番はこの例に限らない。また、これらのガスを混ぜてIn−Ga
−O層やIn−Zn−O層、Ga−Zn−O層などの混合化合物層を形成しても良い。な
お、O3ガスに変えてAr等の不活性ガスでバブリングして得られたH2Oガスを用いて
も良いが、Hを含まないO3ガスを用いる方が好ましい。また、In(CH3)3ガスに
かえて、In(C2H5)3ガスを用いても良い。また、Ga(CH3)3ガスにかえて
、Ga(C2H5)3ガスを用いても良い。また、Zn(CH3)2ガスを用いても良い

0274

なお、本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。

0275

(実施の形態7)
本発明の一態様に係る半導体装置は、表示機器パーソナルコンピュータ記録媒体を備
えた画像再生装置(代表的にはDVD:Digital Versatile Disc
等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置)に用いること
ができる。その他に、本発明の一態様に係る半導体装置を用いることができる電子機器と
して、携帯電話携帯型を含むゲーム機携帯情報端末電子書籍端末ビデオカメラ
デジタルスチルカメラ等のカメラゴーグル型ディスプレイ(ヘッドマウントディスプレ
イ)、ナビゲーションシステム音響再生装置カーオーディオデジタルオーディオ
レイヤー等)、複写機ファクシミリプリンタプリンタ複合機現金自動預け入れ払
い機(ATM)、自動販売機医療機器などが挙げられる。これら電子機器の具体例を図
17に示す。

0276

図17(A)は携帯型ゲーム機であり、筐体5001、筐体5002、表示部5003、
表示部5004、マイクロホン5005、スピーカー5006、操作キー5007、スタ
イラス5008等を有する。本発明の一態様にかかる半導体装置は、携帯型ゲーム機の各
種集積回路に用いることができる。なお、図17(A)に示した携帯型ゲーム機は、2つ
の表示部5003と表示部5004とを有しているが、携帯型ゲーム機が有する表示部の
数は、これに限定されない。

0277

図17(B)は携帯情報端末であり、第1筐体5601、第2筐体5602、第1表示部
5603、第2表示部5604、接続部5605、操作キー5606等を有する。本発明
の一態様にかかる半導体装置は、携帯情報端末の各種集積回路に用いることができる。第
1表示部5603は第1筐体5601に設けられており、第2表示部5604は第2筐体
5602に設けられている。そして、第1筐体5601と第2筐体5602とは、接続部
5605により接続されており、第1筐体5601と第2筐体5602の間の角度は、接
続部5605により変更が可能である。第1表示部5603における映像を、接続部56
05における第1筐体5601と第2筐体5602との間の角度に従って、切り替える構
成としても良い。また、第1表示部5603及び第2表示部5604の少なくとも一方に
位置入力装置としての機能が付加された表示装置を用いるようにしても良い。なお、位
入力装置としての機能は、表示装置にタッチパネルを設けることで付加することができ
る。或いは、位置入力装置としての機能は、フォトセンサとも呼ばれる光電変換素子を表
示装置の画素部に設けることでも、付加することができる。

0278

図17(C)はノート型パーソナルコンピュータであり、筐体5401、表示部5402
キーボード5403、ポインティングデバイス5404等を有する。本発明の一態様に
かかる半導体装置は、ノート型パーソナルコンピュータの各種集積回路に用いることがで
きる。

0279

図17(D)は電気冷凍冷蔵庫であり、筐体5301、冷蔵室用扉5302、冷凍室用扉
5303等を有する。本発明の一態様にかかる半導体装置は、電気冷凍冷蔵庫の各種集積
回路に用いることができる。

0280

図17(E)はビデオカメラであり、第1筐体5801、第2筐体5802、表示部58
03、操作キー5804、レンズ5805、接続部5806等を有する。本発明の一態様
にかかる半導体装置は、ビデオカメラの各種集積回路に用いることができる。操作キー5
804及びレンズ5805は第1筐体5801に設けられており、表示部5803は第2
筐体5802に設けられている。そして、第1筐体5801と第2筐体5802とは、接
続部5806により接続されており、第1筐体5801と第2筐体5802の間の角度は
、接続部5806により変更が可能である。表示部5803における映像を、接続部58
06における第1筐体5801と第2筐体5802との間の角度に従って切り替える構成
としても良い。

0281

図17(F)は普通自動車であり、車体5101、車輪5102、ダッシュボード510
3、ライト5104等を有する。本発明の一態様にかかる半導体装置は、普通自動車の各
種集積回路に用いることができる。

0282

なお、本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。

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