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技術 半導体装置

出願人 株式会社半導体エネルギー研究所
発明者 黒川義元
出願日 2019年12月10日 (1年2ヶ月経過) 出願番号 2019-222826
公開日 2020年3月26日 (10ヶ月経過) 公開番号 2020-047942
状態 特許登録済
技術分野 固体撮像素子 薄膜トランジスタ 位置入力装置
主要キーワード 設置型情報端末 全測定データ バックゲート配線 被読み取り物 情報端 電荷注入用 甲板部 評価用トランジスタ
関連する未来課題
重要な関連分野

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図面 (20)

課題

光電変換素子に対するトランジスタの数を低減する。

解決手段

表示データ信号のデータに応じた表示状態になる表示回路と、それぞれ入射する光の照度に応じた光データを生成する複数の光検出回路と、を含み、光検出回路は、X個(Xは2以上の自然数)の光電変換素子と、ソース及びドレインの一方がX個の光電変換素子のうちの一つの光電変換素子の第2の電流端子電気的に接続され、ゲートに光検出回路制御部からX個の電荷蓄積制御信号うち一つの電荷蓄積制御信号が入力されるX個の電荷蓄積制御トランジスタと、ゲートがX個の電荷蓄積制御トランジスタのソース及びドレインの一方のそれぞれに電気的に接続される増幅トランジスタと、を備える。

概要

背景

近年、情報を出力する機能を有し、且つ光の入射により情報を入力する機能を有する装置
入出力装置ともいう)の技術開発が進められている。

入出力装置としては、行列方向に配置された複数の表示回路及び複数の光検出回路(光セ
ンサともいう)を画素部に備え、光センサに入射する光の照度を検出することにより、画
素部に重畳する被読み取り物座標を検出する機能(座標検出機能ともいう)及び被読み
取り物の画像データを生成する機能(読み取り機能)を有する入出力装置が挙げられる(
例えば特許文献1)。特許文献1に示す入出力装置では、フォトダイオード増幅トラン
スタ初期化(リセットトランジスタ、及び選択トランジスタにより光検出回路が構
成されている。

概要

光電変換素子に対するトランジスタの数を低減する。表示データ信号のデータに応じた表示状態になる表示回路と、それぞれ入射する光の照度に応じた光データを生成する複数の光検出回路と、を含み、光検出回路は、X個(Xは2以上の自然数)の光電変換素子と、ソース及びドレインの一方がX個の光電変換素子のうちの一つの光電変換素子の第2の電流端子電気的に接続され、ゲートに光検出回路制御部からX個の電荷蓄積制御信号うち一つの電荷蓄積制御信号が入力されるX個の電荷蓄積制御トランジスタと、ゲートがX個の電荷蓄積制御トランジスタのソース及びドレインの一方のそれぞれに電気的に接続される増幅トランジスタと、を備える。

目的

効果

実績

技術文献被引用数
0件
牽制数
0件

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請求項1

第1のトランジスタと、第2のトランジスタと、第3のトランジスタと、第4のトランジスタと、第1のフォトダイオードと、第2のフォトダイオードと、を有し、前記第1のフォトダイオードのアノードは、第1の導電層電気的に接続され、前記第2のフォトダイオードのアノードは、第2の導電層と電気的に接続され、前記第1のフォトダイオードのカソードは、前記第1のトランジスタのソース又はドレインの一方と電気的に接続され、前記第2のフォトダイオードのカソードは、前記第2のトランジスタのソース又はドレインの一方と電気的に接続され、前記第1のトランジスタのソース又はドレインの他方は、第3の導電層と電気的に接続され、前記第2のトランジスタのソース又はドレインの他方は、前記第3の導電層と電気的に接続され、前記第3の導電層は、前記第3のトランジスタのゲートと電気的に接続され、前記第3のトランジスタのソース又はドレインの一方は、第4の導電層と電気的に接続され、前記第3のトランジスタのソース又はドレインの他方は、前記第4のトランジスタのソース又はドレインの一方と電気的に接続され、前記第4のトランジスタのソース又はドレインの他方は、第5の導電層と電気的に接続され、前記第1のトランジスタのゲートは、第6の導電層と電気的に接続され、前記第6の導電層は、第7の導電層と電気的に接続され、前記第2のトランジスタのゲートは、第8の導電層と電気的に接続され、前記第8の導電層は、第9の導電層と電気的に接続され、平面視において、前記第6の導電層は、第1の方向に延伸して配置され、平面視において、前記第7の導電層は、前記第1の方向と交差する第2の方向に延伸して配置され、平面視において、前記第8の導電層は、前記第1の方向に延伸して配置され、平面視において、前記第9の導電層は、前記第2の方向に延伸して配置される、半導体装置

請求項2

請求項1において、平面視において、前記第3の導電層は前記第1の方向に延伸して配置される、半導体装置。

請求項3

請求項1または請求項2において、平面視において、前記第4の導電層は前記第1の方向に延伸して配置される、半導体装置。

請求項4

請求項1乃至請求項3のいずれか一において、平面視において、前記第5の導電層は前記第1の方向に延伸して配置される、半導体装置。

請求項5

請求項1乃至請求項4のいずれか一において、前記第4のトランジスタのゲートは、第10の導電層と電気的に接続され、平面視において、前記第10の導電層は、前記第2の方向に延伸して配置される、半導体装置。

技術分野

0001

本発明の一態様は、入出力装置に関する。

背景技術

0002

近年、情報を出力する機能を有し、且つ光の入射により情報を入力する機能を有する装置
(入出力装置ともいう)の技術開発が進められている。

0003

入出力装置としては、行列方向に配置された複数の表示回路及び複数の光検出回路(光セ
ンサともいう)を画素部に備え、光センサに入射する光の照度を検出することにより、画
素部に重畳する被読み取り物座標を検出する機能(座標検出機能ともいう)及び被読み
取り物の画像データを生成する機能(読み取り機能)を有する入出力装置が挙げられる(
例えば特許文献1)。特許文献1に示す入出力装置では、フォトダイオード増幅トラン
スタ初期化(リセットトランジスタ、及び選択トランジスタにより光検出回路が構
成されている。

先行技術

0004

特開2010−182064号公報

発明が解決しようとする課題

0005

従来の入出力装置では、光電変換素子であるフォトダイオード毎に増幅トランジスタ、初
期化(光検出リセット)トランジスタ、及び選択トランジスタを設けるため、1つの光電
変換素子に対するトランジスタの数が多いといった問題があった。トランジスタの数が多
いと、例えば画素のサイズの縮小が難しく、また、トランジスタのリーク電流における影
響も大きくなる。

0006

本発明の一態様は、1つの光電変換素子に対するトランジスタの数を少なくすること及び
トランジスタのリーク電流における影響を小さくすることの一つ又は複数を課題の一つと
する。

課題を解決するための手段

0007

本発明の一態様は、光電変換素子、電荷蓄積制御トランジスタ、及び増幅トランジスタを
備える光検出回路を含み、少なくとも増幅トランジスタを複数の光電変換素子により共有
させて光検出回路を構成するものである。これにより、画素部におけるトランジスタの数
の低減を図る。

0008

また、本発明の一態様は、光電変換素子、電荷蓄積制御トランジスタ、増幅トランジスタ
、及び出力選択トランジスタを備える光検出回路を含み、少なくとも増幅トランジスタ及
び出力選択トランジスタを複数の光電変換素子により共有させて光検出回路を構成するも
のである。これにより、画素部におけるトランジスタの数の低減を図る。

0009

また、本発明の一態様は、光電変換素子、電荷蓄積制御トランジスタ、増幅トランジスタ
、出力選択トランジスタ、及び光検出リセットトランジスタを備える光検出回路を含み、
少なくとも増幅トランジスタ、出力選択トランジスタ、及び光検出リセットトランジスタ
を複数の光電変換素子により共有させて光検出回路を構成するものである。これにより、
画素部におけるトランジスタの数の低減を図る。

0010

また、本発明の一態様は、光電変換素子毎に、オフ電流の少ない電荷蓄積制御トランジス
タを設け、光電変換素子に入射する光の照度に応じた量の電荷を一定期間保持するもので
ある。これにより、トランジスタのリーク電流における影響の低減を図る。

発明の効果

0011

本発明の一態様により、光電変換素子の数に対するトランジスタの数を少なくすることが
できるため、画素部におけるトランジスタの数を少なくすることができる。

図面の簡単な説明

0012

実施の形態1における入出力装置を説明するための図。
実施の形態2における光検出回路の例を説明するための図。
実施の形態3における光検出回路の例を説明するための図。
実施の形態4における表示回路の例を説明するための図。
実施の形態5におけるトランジスタの例を説明するための図。
図5(A)に示すトランジスタの作製方法例を説明するための断面模式図
特性評価回路を説明するための図。
SMP4、SMP5、及びSMP6における測定に係る経過時間Timeと、出力電圧Vout及び該測定によって算出されたリーク電流との関係を示す図。
測定により見積もられたノードAの電圧とリーク電流の関係を示す図。
測定により見積もられたノードAの電圧とリーク電流の関係を示す図。
測定により見積もられたノードAの電圧とリーク電流の関係を示す図。
測定により見積もられたノードAの電圧とリーク電流の関係を示す図。
実施の形態6の入出力装置におけるアクティブマトリクス基板の構造例を示す図。
実施の形態6の入出力装置におけるアクティブマトリクス基板の構造例を示す図。
実施の形態6における入出力装置の構造例を示す図。
実施の形態6における入出力装置の構造例を示す図。
実施の形態7における電子機器の構成例を示す模式図。
本発明の一態様に係る酸化物材料の構造を説明する図。
本発明の一態様に係る酸化物材料の構造を説明する図。
本発明の一態様に係る酸化物材料の構造を説明する図。
計算によって得られた移動度ゲート電圧依存性を説明する図である。
計算によって得られたドレイン電流と移動度のゲート電圧依存性を説明する図である。
計算によって得られたドレイン電流と移動度のゲート電圧依存性を説明する図である。
計算によって得られたドレイン電流と移動度のゲート電圧依存性を説明する図である。
計算に用いたトランジスタの断面構造を説明する図である。
本発明の一態様であるトランジスタの上面図及び断面図。
試料1乃至試料6に対応するトランジスタの構造を示す上面図及び断面図。
試料3及び試料4であるトランジスタのVg−Id特性及び電界効果移動度を示す図。
試料1であるトランジスタのBT試験前後のVg−Id特性及び電界効果移動度を示す図。
試料4であるトランジスタのBT試験前後のVg−Id特性及び電界効果移動度を示す図。
試料4であるトランジスタの測定温度によるVg−Id特性及び電界効果移動度を示す図。
試料4であるトランジスタの閾値電圧及び電界効果移動度の温度特性を示す図。
In−Sn−Zn−O膜XRDスペクトルを示す図。
In−Sn−Zn−O膜を用いたトランジスタのオフ電流を示す図。

実施例

0013

本発明を説明するための実施の形態の一例について、図面を用いて以下に説明する。但し
、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくそ
の形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本
発明は以下に示す実施の形態の記載内容に限定して解釈されるものではないとする。

0014

なお、各実施の形態の内容を互いに適宜組み合わせることができる。また、各実施の形態
の内容を互いに置き換えることができる。

0015

また、第1、第2などの序数を用いた用語は、構成要素の混同を避けるために付したもの
であり、各構成要素は、序数の数に限定されない。

0016

(実施の形態1)
本実施の形態では、画像を表示することにより情報の出力が可能であり、且つ入射する光
により情報の入力が可能な入出力装置の例について説明する。

0017

本実施の形態における入出力装置の例について、図1を用いて説明する。図1は、本実施
の形態における入出力装置の例を説明するための図である。

0018

まず、本実施の形態における入出力装置の構成例について、図1(A)を用いて説明する
図1(A)は、本実施の形態における入出力装置の構成例を示す模式図である。

0019

図1(A)に示す入出力装置は、表示回路制御部101aと、光検出回路制御部101b
と、光源部101cと、画素部101dと、を含む。

0020

表示回路制御部101aは、表示駆動回路(DISPDRVともいう)111と、表示デ
ータ信号出力回路DDUTともいう)112と、を含む。

0021

光検出回路制御部101bは、光検出駆動回路PSDRVともいう)113と、読み出
し回路116と、を含む。

0022

光源部101cは、ライトユニット(LIGHTともいう)114を含む。

0023

画素部101dは、複数の表示回路(DISPともいう)115dと、複数の光検出回路
(PSともいう)115pと、を含む。なお、1個以上の表示回路115dにより1つの
画素が構成される。また、画素に1個以上の光検出回路115pが含まれてもよい。また
、複数の表示回路115dは、画素部101dにおいて、行列方向に配置される。また、
複数の光検出回路115pは、画素部101dにおいて、行列方向に配置される。

0024

表示駆動回路111は、パルス信号である複数の表示選択信号(信号DSELともいう)
を出力する機能を有する。

0025

表示駆動回路111は、例えばシフトレジスタを備える。表示駆動回路111は、シフト
レジスタからパルス信号を出力させることにより、表示選択信号を出力することができる

0026

表示データ信号出力回路112には、画像信号が入力される。表示データ信号出力回路1
12は、入力された画像信号を元に電圧信号である表示データ信号(信号DDともいう)
を生成し、生成した表示データ信号を出力する機能を有する。

0027

表示データ信号出力回路112は、例えばスイッチングトランジスタを備える。

0028

なお、入出力装置において、トランジスタは、2つの端子と、印加される電圧により該2
つの端子の間に流れる電流を制御する電流制御端子と、を有する。なお、トランジスタに
限らず、素子において、互いの間に流れる電流が制御される端子を電流端子ともいい、2
つの電流端子のそれぞれを第1の電流端子及び第2の電流端子ともいう。

0029

また、入出力装置において、トランジスタとしては、例えば電界効果トランジスタを用い
ることができる。電界効果トランジスタの場合、第1の電流端子は、ソース及びドレイン
の一方であり、第2の電流端子は、ソース及びドレインの他方であり、電流制御端子は、
ゲートである。

0030

また、一般的に電圧とは、ある二点間における電位の差(電位差ともいう)のことをいう
。しかし、電圧及び電位の値は、回路図などにおいていずれもボルト(V)で表されるこ
とがあるため、区別が困難である。そこで、本明細書では、特に指定する場合を除き、あ
る一点の電位と基準となる電位(基準電位ともいう)との電位差を、該一点の電圧として
用いる場合がある。

0031

表示データ信号出力回路112は、スイッチングトランジスタがオン状態のときに画像信
号のデータを表示データ信号として出力することができる。スイッチングトランジスタは
、電流制御端子にパルス信号である制御信号を入力することにより制御することができる
。なお、表示回路115dの数が複数である場合には、複数のスイッチングトランジスタ
を選択的にオン状態又はオフ状態にすることにより、画像信号のデータを複数の表示デー
タ信号として出力してもよい。

0032

光検出駆動回路113は、パルス信号である光検出リセット信号(信号PRSTともいう
)、パルス信号である蓄積制御信号(信号TXともいう)を出力する機能を有する。なお
、必要に応じて光検出駆動回路113がパルス信号である出力選択信号(信号OSELと
もいう)を出力する機能を有する構成にしてもよい。

0033

光検出駆動回路113は、例えばシフトレジスタを備える。このとき、光検出駆動回路1
13は、シフトレジスタからパルス信号を出力させることにより、光検出リセット信号及
び蓄積制御信号、又は光検出リセット信号、蓄積制御信号、及び出力選択信号を出力する
ことができる。

0034

ライトユニット114は、光源を備える発光ユニットである。

0035

光源としては、例えば冷陰極管又は発光ダイオードを用いることができる。発光ダイオ
ドは、可視光領域(例えば光の波長が360nm乃至830nmである領域)の波長を有
する光を発する発光ダイオードである。発光ダイオードとしては、例えば白色発光ダイオ
ードを用いることができる。なお、それぞれの色の発光ダイオードの数は、複数でもよい
。また、発光ダイオードとして、例えば赤色発光ダイオード緑色発光ダイオード、及び
青色発光ダイオードを用いてもよい。赤色発光ダイオード、緑色発光ダイオード、及び青
色発光ダイオードを用いることにより、例えば1つのフレーム期間中に表示選択信号に従
って、赤色発光ダイオード、緑色発光ダイオード、及び青色発光ダイオードの一つ又は複
数を順次切り替え発光させることにより、フルカラーの画像を表示する駆動方式フィ
ルドシケンシャル駆動方式)を用いることができ、且つフルカラーでの被読み取り物
読み取りを行うことができる。

0036

なお、例えば発光ダイオードの点灯を制御する制御回路を設け、パルス信号であり、該制
御回路に入力される制御信号に従って、発光ダイオードの点灯を制御することもできる。

0037

表示回路115dは、ライトユニット114に重畳する。表示回路115dには、ライト
ユニット114から光が入射する。また、表示回路115dには、パルス信号である表示
選択信号が入力され、且つ入力された表示選択信号に従って表示データ信号が入力される
。表示回路115dは、入力された表示データ信号のデータに応じた表示状態になる機能
を有する。

0038

表示回路115dは、例えば表示選択トランジスタ及び表示素子を備える。

0039

表示選択トランジスタは、表示素子に表示データ信号のデータを入力させるか否かを選択
する機能を有する。

0040

表示素子は、表示選択トランジスタに従って表示データ信号のデータが入力されることに
より、表示データ信号のデータに応じた表示状態になる機能を有する。

0041

表示素子としては、例えば液晶素子などを用いることができる。

0042

また、液晶素子を備える入出力装置の表示方式としては、TN(Twisted Nem
atic)モード、IPS(In Plane Switching)モード、STN(
Super Twisted Nematic)モード、VA(Vertical Al
ignment)モード、ASM(Axially Symmetric aligne
d Micro−cell)モード、OCB(Optically Compensat
ed Birefringence)モード、FLC(Ferroelectric L
iquid Crystal)モード、AFLC(AntiFerroelectric
Liquid Crystal)モード、MVA(Multi−Domain Ver
tical Alignment)モード、PVA(Patterned Vertic
al Alignment)モード、ASV(Advanced Super View
)モード、又はFFS(Fringe Field Switching)モードなどを
用いてもよい。

0043

光検出回路115pは、ライトユニット114に重畳する。例えば画素部101dに被読
み取り物がある場合、ライトユニット114から照射された光が被読み取り物により反射
し、該反射した光が光検出回路115pに入射する。光検出回路115pには、光検出リ
セット信号及び電荷蓄積制御信号が入力される。また、赤色用緑色用、及び青色用の光
検出回路115pを設けることもできる。例えば、赤色、緑色、及び青色のカラーフィル
タを設け、赤色、緑色、及び青色のカラーフィルタを介してそれぞれの色用の光検出回路
115pにより光データを生成し、生成した複数の光データを合成して画像データを生成
することにより、フルカラーの画像データを生成することもできる。

0044

光検出回路115pは、X個(Xは2以上の自然数)の光電変換素子(PCEともいう)
と、X個の電荷蓄積制御トランジスタ、及び増幅トランジスタを少なくとも備える。

0045

X個の光電変換素子のそれぞれは、第1の電流端子及び第2の電流端子を有し、X個の光
電変換素子の第1の電流端子のそれぞれには、単位電圧又はX個の光検出リセット信号の
うち、互いに異なる光検出リセット信号が入力される。光電変換素子は、第1の光が入射
することにより、入射した光の照度に応じて電流(光電流ともいう)が流れる機能を有す
る。なお、光電変換素子の第1の電流端子に単位電圧が入力される場合、光電変換素子の
第1の電流端子に入力される単位電圧の値は適宜設定される。

0046

X個の電荷蓄積制御トランジスタの第1の電流端子のそれぞれは、X個の光電変換素子の
うち、互いに異なる光電変換素子の第2の電流端子に電気的に接続され、X個の電荷蓄積
制御トランジスタの電流制御端子のそれぞれには、X個の電荷蓄積制御信号のうち、互い
に異なる電荷蓄積制御信号が入力される。

0047

増幅トランジスタの第1の電流端子及び第2の電流端子の一方には、単位電圧が入力され
、増幅トランジスタの第1の電流端子及び第2の電流端子の他方を介して光データが光デ
ータ信号として出力され、増幅トランジスタの電流制御端子は、X個の電荷蓄積制御トラ
ンジスタの第2の電流端子のそれぞれに電気的に接続される。つまり、X個の電荷蓄積制
御トランジスタにより1つの増幅トランジスタが共有して用いられる。なお、単位電圧の
値は適宜設定される。

0048

なお、光検出回路115pは、増幅トランジスタの第1の電流端子又は第2の電流端子を
介して光データを光データ信号として出力する。

0049

読み出し回路116は、光データを読み出す光検出回路115pを選択し、選択した光検
出回路115pから光データを読み出す機能を有する。

0050

読み出し回路116は、例えば選択回路を用いて構成される。例えば、選択回路は、スイ
チングトランジスタを備え、該スイッチングトランジスタに従って光検出回路115p
から光データ信号が入力されることにより光データを読み出すことができる。

0051

さらに、光検出回路115pの構成例について、図1(B)を用いて説明する。図1(B
)は、図1(A)に示す入出力装置における光検出回路の構成例を示す回路図である。

0052

図1(B)に示す光検出回路は、光電変換素子131_1乃至光電変換素子131_Z(
Zは3以上の自然数)のZ個の光電変換素子と、トランジスタ132と、トランジスタ1
33と、トランジスタ134_1乃至トランジスタ134_ZのZ個のトランジスタ13
4と、を備える。

0053

光電変換素子131_K(Kは1乃至Zの自然数)の第1の電流端子には、光検出リセッ
ト信号PRST_Kが入力される。

0054

光電変換素子131_1乃至光電変換素子131_Zのそれぞれとしては、例えばフォト
ダイオード又はフォトトランジスタなどを用いることができる。フォトダイオードの場合
、フォトダイオードのアノード及びカソードの一方が光電変換素子の第1の電流端子に相
当し、フォトダイオードのアノード及びカソードの他方が光電変換素子の第2の電流端子
に相当する。また、フォトトランジスタの場合、フォトトランジスタのソース及びドレイ
ンの一方が光電変換素子の第1の電流端子に相当し、フォトトランジスタのソース及びド
レインの他方が光電変換素子の第2の電流端子に相当する。

0055

トランジスタ134_Kのソース及びドレインの一方は、光電変換素子131_Kの第2
の電流端子に接続され、トランジスタ134_Kのゲートには、電荷蓄積制御信号TX_
Kが入力される。なお、トランジスタ134_Kのソース及びドレインの一方と光電変換
素子131_Kとの接続箇所をノードN11_Kともいう。

0056

トランジスタ134_1乃至トランジスタ134_Zのそれぞれは、電荷蓄積制御トラン
ジスタとしての機能を有する。

0057

トランジスタ134_1乃至トランジスタ134_Zのそれぞれとしては、例えばチャ
ルが形成される酸化物半導体層を含むトランジスタを用いることができる。上記酸化物
導体層は、真性I型ともいう)、又は実質的に真性である半導体層であり、キャリア
数が極めて少なく、キャリア濃度は、1×1014/cm3未満、好ましくは1×101
2/cm3未満、さらに好ましくは1×1011/cm3未満である。

0058

また、上記酸化物半導体層を含むトランジスタのオフ電流は、チャネル幅1μmあたり1
0aA(1×10−17A)以下、好ましくは1aA(1×10−18A)以下、さらに
は好ましくは10zA(1×10−20A)以下、さらに好ましくは1zA(1×10−
21A)以下、さらに好ましくは100yA(1×10−22A)以下である。

0059

また、上記酸化物半導体層は、キャリア濃度が低いため、該酸化物半導体層を含むトラン
ジスタは、温度が変化した場合であっても、オフ電流が低い。例えばトランジスタの温度
が150℃であっても、オフ電流は、100zA/μm以下である。

0060

トランジスタ132のソース及びドレインの一方には、電圧V0が入力され、トランジス
タ132のゲートは、トランジスタ134_1乃至トランジスタ134_Zのソース及び
ドレインの他方のそれぞれに接続される。なお、トランジスタ132のゲートと、トラン
ジスタ134_1乃至トランジスタ134_Zのソース及びドレインの他方のそれぞれと
の接続箇所をノードN12ともいう。また、電圧V0の値は、適宜設定される。

0061

トランジスタ132は、増幅トランジスタとしての機能を有する。

0062

トランジスタ133のソース及びドレインの一方は、トランジスタ132のソース及びド
レインの他方に接続され、トランジスタ133のゲートには、信号OSELが入力される

0063

なお、トランジスタ132及びトランジスタ133としては、例えばチャネルが形成され
元素周期表における第14族の半導体シリコンなど)を含有する半導体層又はチャネ
ルが形成される酸化物半導体層を含むトランジスタを用いることができる。酸化物半導体
層を含むトランジスタとしては、トランジスタ134_1乃至トランジスタ134_Zに
適用可能な酸化物半導体層を用いたトランジスタを用いることができる。

0064

また、トランジスタ134_1乃至トランジスタ134_Z及びトランジスタ133とし
てチャネルが形成される酸化物半導体層を用い、トランジスタ132として、例えばチャ
ネルが形成され、元素周期表における第14族の半導体(シリコンなど)を含有する半導
体層を用いることもできる。

0065

次に、図1(B)に示す光検出回路の駆動方法例について、図1(C)を用いて説明する
図1(C)は、図1(B)に示す光検出回路の駆動方法例を説明するためのタイミン
チャートであり、信号PRST_1乃至信号PRST_Z、信号TX_1乃至信号TX_
Z、及び信号OSELのそれぞれの状態を示す。なお、ここでは、一例として光電変換素
子131_1乃至光電変換素子131_Zのそれぞれがフォトダイオードであり、電圧V
0の値が基準電位と同じ値である場合について説明する。

0066

図1(B)に示す光検出回路の駆動方法例では、期間T11において、信号PRST_1
パルス(plsともいう)及び信号TX_1のパルスが入力され、さらに、期間T12
において、信号PRST_2のパルス及び信号TX_2のパルスが入力される。その後、
期間毎に、異なる信号PRST及び信号TXのパルスが順次入力され、期間T13におい
て、信号PRST_Zのパルス及び信号TX_Zのパルスが入力される。

0067

信号PRST_K及び信号TX_Kのパルスが入力されている間、光電変換素子131_
Kは、順方向に電流が流れる状態になり、且つトランジスタ134_Kがオン状態になる
。これにより、ノードN11_K及びノードN12の電圧は、一定の値にリセットされる
。よって、ノードN11_1乃至ノードN11_Zの電圧は、順次リセットされ、またノ
ードN12の電圧もリセットされる。

0068

なお、期間T11乃至期間T13において、信号PRST_Kのパルス幅は、信号TX_
Kのパルス幅より長いことが好ましく、信号TX_Kのパルスの入力が終わったときに信
号PRST_Kのパルスがまだ入力されていることが好ましい。

0069

さらに、期間T11乃至期間T13において、信号PRST_Kのパルスが入力された後
、再度信号TX_Kのパルスが入力されるまで、光電変換素子131_Kは、第1の電流
端子及び第2の電流端子の間に、順方向とは逆方向に電圧が印加された状態になる。この
とき、光電変換素子131_Kには、入射する光の照度に応じて電流が流れ、光電変換素
子131_Kに流れる電流に応じてノードN11_Kの電圧値が変化する。なお、期間T
11乃至期間T13において、信号PRST_Kのパルスが入力された後、再度信号TX
_Kのパルスが入力されるまでの期間を蓄積期間ともいう。

0070

さらに、期間T14において、信号TX_1のパルスが入力され、期間T15において、
信号OSELのパルスが入力される。さらに、期間T16において、信号TX_2のパル
スが入力され、期間T17において、信号OSELのパルスが入力される。その後、異な
る信号PRSTのパルスが順次入力され、信号PRSTのパルスが入力された後の期間に
おいて、信号OSELのパルスが入力され、期間T18において、信号TX_Zのパルス
が入力され、期間T19において、信号OSELのパルスが入力される。

0071

期間T14乃至期間T19において、信号TX_Kのパルスが入力されている間、トラン
ジスタ134_Kがオン状態になり、ノードN11_Kの電圧及びノードN12の電圧が
変化する。このとき、ノードN11_Kの電圧及びノードN12の電圧は、それぞれに付
加する容量比に応じた値に変化する。ノードN12の電圧が変化するとトランジスタ13
2のソース及びドレインの間のチャネル抵抗の値が変化する。

0072

また、信号OSELのパルスが入力されている間、トランジスタ133がオン状態になり
、トランジスタ132のソース及びドレイン、並びにトランジスタ133のソース及びド
レインを介して電流が流れる。トランジスタ132のソース及びドレイン、並びにトラン
ジスタ133のソース及びドレインを介して流れる電流は、ノードN12の電圧、すなわ
ちトランジスタ132のゲートの電圧の値に依存する。よって、トランジスタ132のソ
ース及びドレイン、並びにトランジスタ133のソース及びドレインを介して流れる電流
は、蓄積期間に光電変換素子131_Kに入射する光の照度に応じた値となる。例えば、
光電変換素子131_Kに入射する光の照度が高いほど、光データの電圧を低くすること
もできる。なお、これに限定されず、光の照度が高いほど、光データの電圧を高くするこ
ともできる。図1(B)に示す光検出回路は、トランジスタ133のソース及びドレイン
の他方から光データを光データ信号として出力する。

0073

なお、期間T14乃至期間T19において、信号OSELのパルスが入力された後、次の
信号TX_M(Mは2乃至Zの自然数)のパルスが入力される前に、信号TX_M−1及
び信号PRST_M−1のパルスを入力してノードN12を再びリセット状態にしてもよ
い。このように、期間T14乃至期間T19において、信号OSELのパルスが入力され
た後、次の信号TX_M(Mは2乃至Zの自然数)のパルスが入力される前に、信号TX
_M−1及び信号PRST_M−1のパルスを入力することにより、改めてリセット動作
を行う必要がないため、読み取り(撮像ともいう)の周期を短くすることができる。以上
図1(B)に示す光検出回路の駆動方法例である。

0074

次に、本実施の形態における入出力装置の駆動方法例として、図1(A)に示す入出力
置の駆動方法例について説明する。

0075

図1(A)に示す入出力装置の駆動方法例では、表示選択信号のパルスに従って表示回路
115dに表示データ信号が入力され、表示回路115dは、入力された表示データ信号
のデータに応じた表示状態になり、画素部101dは、画像を表示する。

0076

また、図1(A)に示す入出力装置の駆動方法例では、図1(C)を用いて説明した光検
出回路の駆動方法を用いて複数の光検出回路115pのそれぞれに入射する光の照度に応
じた複数の光データを生成し、光データ信号として順次出力する。

0077

さらに、読み出し回路116により複数の光検出回路115pから出力された光データを
順次読み出す。読み出された光データは、例えば被読み取り物の座標検出又は画像データ
生成など、所定の処理に用いられる。

0078

なお、上記生成した光データから画像信号を生成し、該画像信号を用いて表示データ信号
を生成してもよい。これにより、光データに応じて表示画像を変化させることもできる。

0079

図1を用いて説明したように、本実施の形態における入出力装置の一例は、光検出回路に
おいて、1つの増幅トランジスタ及び1つの出力選択トランジスタを複数の電荷蓄積制御
トランジスタ及び複数の光電変換素子により共有して用いる構成である。上記構成にする
ことにより、画素部におけるトランジスタの数を少なくすることができる。画素部におけ
るトランジスタの数を少なくすることにより、1つの画素のサイズの縮小又は光電変換素
子のサイズの拡大を行うことができる。例えば光電変換素子のサイズが大きくなるほど入
射する光の感度が向上する。

0080

また、本実施の形態における入出力装置の一例は、少なくとも電荷蓄積制御トランジスタ
として、オフ電流が少なく、チャネルが形成される酸化物半導体層を含むトランジスタを
用いる構成である。上記構成にすることにより、電荷蓄積制御トランジスタのリーク電流
による光データの変動を抑制することができるため、SN比を向上させることができる。
また、従来では1つの増幅トランジスタのゲートに複数の電荷蓄積制御トランジスタのソ
ース及びドレインの他方を接続させた場合、電荷蓄積制御トランジスタのリーク電流によ
り増幅トランジスタのゲートの電圧の変動が大きかった。しかしながら、上記構成にする
ことにより、電荷蓄積制御トランジスタのリーク電流による光データの変動を抑制するこ
とができるため、1つの増幅トランジスタのゲートに複数の電荷蓄積制御トランジスタの
ソース及びドレインの他方を接続させた構成であっても増幅トランジスタのゲートの電圧
の変動を抑制することができる。よって、1つの増幅トランジスタを複数の電荷蓄積制御
トランジスタ及び光電変換素子により共有して用いる構成である場合、電荷蓄積制御トラ
ンジスタとして、オフ電流が少なく、チャネルが形成される酸化物半導体層を含むトラン
ジスタを用いることが好適である。

0081

(実施の形態2)
本実施の形態では、上記実施の形態の入出力装置における光検出回路の他の例について説
明する。なお、本実施の形態における光検出回路の例において、上記実施の形態の入出力
装置における光検出回路と同じ部分については、上記実施の形態の入出力装置における光
検出回路の説明を適宜援用する。

0082

本実施の形態における光検出回路の例について、図2を用いて説明する。図2は、本実施
の形態における光検出回路を説明するための図である。

0083

まず、本実施の形態における光検出回路の構成例について、図2(A)を用いて説明する
図2(A)は、本実施の形態における光検出回路の構成例を示す回路図である。

0084

図2(A)に示す光検出回路は、図1(B)に示す光検出回路と同様に光電変換素子13
1_1乃至光電変換素子131_ZのZ個の光電変換素子と、トランジスタ132と、ト
ランジスタ133と、トランジスタ134_1乃至トランジスタ134_ZのZ個のトラ
ンジスタと、を備える。さらに、図2(A)に示す光検出回路は、トランジスタ135を
備える。

0085

図2(A)に示す光検出回路において、光電変換素子131_Kの第1の電流端子には、
電圧Vbが入力される。

0086

トランジスタ134_Kのソース及びドレインの一方は、光電変換素子131_Kの第2
の電流端子に接続され、トランジスタ134_Kのゲートには、電荷蓄積制御信号TX_
Kが入力される。

0087

トランジスタ132のソース及びドレインの一方には、電圧V0が入力され、トランジス
タ132のゲートは、トランジスタ134_1乃至トランジスタ134_Zのソース及び
ドレインの他方のそれぞれに接続される。

0088

トランジスタ133のソース及びドレインの一方は、トランジスタ132のソース及びド
レインの他方に接続され、トランジスタ133のゲートには、信号OSELが入力される

0089

トランジスタ135のソース及びドレインの一方には、電圧Vaが入力され、トランジス
タ135のソース及びドレインの他方は、トランジスタ132のゲートに接続され、トラ
ンジスタ135のゲートには、光検出リセット信号PRSTが入力される。

0090

トランジスタ135は、トランジスタ132のゲート(ノードN12)の電圧をリセット
する光検出リセットトランジスタとしての機能を有する。

0091

なお、電圧Va及び電圧Vbの一方は、高電源電圧Vddであり、電圧Va及び電圧Vb
の他方は、低電源電圧Vssである。電圧Va及び電圧Vbの値は、例えばトランジスタ
極性などにより互いに入れ替わる場合がある。

0092

次に、図2(A)に示す光検出回路の駆動方法例について、図2(B)を用いて説明する
図2(B)は、図2(A)に示す光検出回路の駆動方法例を説明するためのタイミング
チャートであり、信号PRST、信号TX_1乃至信号TX_Z、及び信号OSELのそ
れぞれの状態を示す。なお、ここでは、一例として光電変換素子131_1乃至光電変換
素子131_Zのそれぞれがフォトダイオードであり、電圧Vaが高電源電圧であり、電
圧Vbが低電源電圧であり、電圧V0の値が基準電位と同じ値である場合について説明す
る。

0093

図2(A)に示す光検出回路の駆動方法例では、期間T21において、信号TX_1のパ
ルスが入力され、さらに、期間T22において、信号TX_2のパルスが入力される。そ
の後、期間毎に、異なる信号TXのパルスが順次入力され、期間T23において、信号T
X_Zのパルスが入力される。また、信号PRSTの1つのパルスが期間T21乃至期間
T23にかけて入力される。

0094

信号PRST及び信号TX_Kのパルスが入力されている間、トランジスタ135がオン
状態になり、光電変換素子131_Kは、順方向に電流が流れる状態になり、且つトラン
ジスタ134_Kがオン状態になる。これにより、ノードN11_K及びノードN12の
電圧は、一定の値にリセットされる。よって、ノードN11_1乃至ノードN11_Zの
電圧は、順次リセットされる。

0095

さらに、期間T21乃至期間T23において、信号TX_Kのパルスが入力された後、再
度信号TX_Kのパルスが入力されるまで、光電変換素子131_Kは、第1の電流端子
及び第2の電流端子の間に、順方向とは逆方向に電圧が印加された状態になる。このとき
、光電変換素子131_Kには、入射する光の照度に応じて電流が流れ、光電変換素子1
31_Kに流れる電流に応じてノードN11_Kの電圧値が変化する。なお、期間T21
乃至期間T23において、信号TX_Kのパルスが入力された後、再度信号TX_Kのパ
ルスが入力されるまでの期間を蓄積期間ともいう。

0096

さらに、期間T24において、信号PRSTのパルスが入力され、期間T25において、
信号TX_1のパルスが入力され、期間T26において、信号OSELのパルスが入力さ
れる。さらに、期間T27において、信号PRSTのパルスが入力され、期間T28にお
いて、信号TX_2のパルスが入力され、期間T29において、信号OSELのパルスが
入力される。その後、信号PRSTのパルスが複数回入力され、信号PRSTのパルスが
入力される毎にその後の期間において、異なる信号TXのパルスが入力され、信号TXの
パルスが入力された後の期間において、信号OSELのパルスが入力され、期間T30に
おいて、信号PRSTのパルスが入力され、期間T31において信号TX_Zのパルスが
入力され、期間T32において、信号OSELのパルスが入力される。

0097

期間T24乃至期間T32において、信号PRSTのパルスが入力されている間、ノード
N12の電圧がリセットされる。

0098

また、期間T24乃至期間T32において、信号TX_Kのパルスが入力されている間、
トランジスタ134_Kがオン状態になり、ノードN11_Kの電圧及びノードN12の
電圧が変化する。このとき、ノードN11_Kの電圧及びノードN12の電圧は、それぞ
れに付加する容量比に応じた値に変化する。ノードN12の電圧が変化するとトランジス
タ132のソース及びドレインの間のチャネル抵抗の値が変化する。

0099

また、期間T24乃至期間T32において、信号OSELのパルスが入力されている間、
トランジスタ133がオン状態になり、トランジスタ132のソース及びドレイン、並び
にトランジスタ133のソース及びドレインを介して電流が流れる。トランジスタ132
のソース及びドレイン、並びにトランジスタ133のソース及びドレインを介して流れる
電流は、ノードN12の電圧、すなわちトランジスタ132のゲートの電圧の値に依存す
る。よって、トランジスタ132のソース及びドレイン、並びにトランジスタ133のソ
ース及びドレインを介して流れる電流は、蓄積期間に光電変換素子131_Kに入射する
光の照度に応じた値となる。例えば、光電変換素子131_Kの入射する光の照度が高い
ほど、光データの電圧を低くすることもできる。なお、これに限定されず、光電変換素子
131_Kの入射する光の照度が高いほど、光データの電圧を高くすることもできる。図
2(A)に示す光検出回路は、トランジスタ133のソース及びドレインの他方から光デ
ータを光データ信号として出力する。

0100

なお、期間T24乃至期間T32において、信号OSELのパルスが入力された後、次の
信号TX_M(Mは2乃至Zの自然数)のパルスが入力される前に、信号TX_M−1及
び信号PRST_M−1のパルスを入力してノードN12を再びリセット状態にしてもよ
い。このように、期間T24乃至期間T32において、信号OSELのパルスが入力され
た後、次の信号TX_M(Mは2乃至Zの自然数)のパルスが入力される前に、信号TX
_M−1及び信号PRST_M−1のパルスを入力することにより、改めてリセット動作
を行う必要がないため、読み取り(撮像ともいう)の周期を短くすることができる。以上
図2(A)に示す光検出回路の駆動方法例である。

0101

図2を用いて説明したように、本実施の形態における光検出回路の一例は、1つの増幅ト
ランジスタ及び1つの出力選択トランジスタを複数の電荷蓄積制御トランジスタ及び複数
の光電変換素子により共有して用いる構成である。上記構成にすることにより、画素部に
おけるトランジスタの数を少なくすることができる。画素部におけるトランジスタの数を
少なくすることにより、1つの画素のサイズの縮小又は光電変換素子のサイズの拡大を行
うことができる。例えば光電変換素子のサイズが大きくなるほど入射する光の感度が向上
する。

0102

さらに、本実施の形態における光検出回路の一例は、増幅トランジスタのゲートの電圧を
リセットさせるか否かを選択する光検出リセットトランジスタを備える構成である。上記
構成にすることにより、光検出回路に入射する光の照度に応じた光データの精度を向上さ
せることができる。

0103

(実施の形態3)
上記実施の形態の入出力装置における光検出回路の他の例について説明する。なお、本実
施の形態における光検出回路の例において、上記実施の形態の入出力装置における光検出
回路と同じ部分については、上記実施の形態の入出力装置における光検出回路の説明を適
宜援用する。

0104

本実施の形態における光検出回路の例について、図3を用いて説明する。図3は、本実施
の形態における光検出回路を説明するための図である。

0105

まず、本実施の形態における光検出回路の構成例について、図3(A)を用いて説明する
図3(A)は、本実施の形態における光検出回路の構成例を示す回路図である。

0106

図3(A)に示す光検出回路は、図2(A)に示す光検出回路と同様に光電変換素子13
1_1乃至光電変換素子131_ZのZ個の光電変換素子と、トランジスタ132と、ト
ランジスタ134_1乃至トランジスタ134_ZのZ個のトランジスタと、トランジス
タ135を備える。また、図3(A)に示す光検出回路と図2(A)に示す光検出回路を
比較すると、図3(A)に示す光検出回路には、トランジスタ133が設けられていない

0107

図3(A)に示す光検出回路において、光電変換素子131_Kの第1の電流端子には、
電圧Vbが入力される。

0108

トランジスタ134_Kのソース及びドレインの一方は、光電変換素子131_Kの第2
の電流端子に接続され、トランジスタ134_Kのゲートには、電荷蓄積制御信号TX_
Kが入力される。

0109

トランジスタ132のソース及びドレインの一方には、電圧V0が入力され、トランジス
タ132のゲートは、トランジスタ134_1乃至トランジスタ134_Zのソース及び
ドレインの他方のそれぞれに接続される。

0110

トランジスタ135のソース及びドレインの一方には、リセット電圧信号(信号VRSと
もいう)が入力され、トランジスタ135のソース及びドレインの他方は、トランジスタ
132のゲートに接続され、トランジスタ135のゲートには、光検出リセット信号PR
STが入力される。

0111

次に、図3(A)に示す光検出回路の駆動方法例について、図3(B)を用いて説明する
図3(B)は、図3(A)に示す光検出回路の駆動方法例を説明するためのタイミング
チャートであり、信号PRST、信号TX_1乃至信号TX_Z、及び信号OSELのそ
れぞれの状態を示す。なお、ここでは、一例として光電変換素子131_1乃至光電変換
素子131_Zのそれぞれがフォトダイオードであり、電圧Vaが高電源電圧であり、電
圧Vbが低電源電圧であり、電圧V0の値が基準電位と同じ場合について説明する。

0112

図3(A)に示す光検出回路の駆動方法例では、期間T41において、信号PRSTのパ
ルスが入力される。また、信号VRSの1つのパルスが期間T41乃至期間T45にかけ
て入力される。

0113

信号PRST及び信号VRSのパルスが入力されている間、トランジスタ135がオン状
態になり、ノードN12の電圧は、一定の値にリセットされる。

0114

さらに、期間T42において信号TX_1のパルスが入力され、期間T42において信号
TX_1のパルスが入力されている間に信号PRSTのパルスが入力される。さらに、期
間T43において、信号TX_2のパルスが入力され、期間T43において信号TX_2
のパルスが入力されている間に信号PRSTのパルスが入力される。その後、異なる信号
TXのパルスが順次入力され、信号TXのパルスが入力されている間に信号PRSTのパ
ルスが入力され、期間T44において、信号TX_Zのパルスが入力され、期間T44に
おいて信号TX_Zのパルスが入力されている間に信号PRSTのパルスが入力される。

0115

期間T42乃至期間T44において、信号PRST_Kのパルスが入力される前に信号T
X_Kのパルスが入力されている間、トランジスタ134_Kがオン状態になり、ノード
N11_Kの電圧及びノードN12の電圧が変化する。このとき、ノードN11_Kの電
圧及びノードN12の電圧は、それぞれに付加する容量比に応じて変化する。ノードN1
2の電圧が変化するとトランジスタ132のソース及びドレインの間のチャネル抵抗の値
が変化する。

0116

さらに、トランジスタ132のソース及びドレインを介して電流が流れる。トランジスタ
132のソース及びドレインを介して流れる電流は、ノードN12の電圧、すなわちトラ
ンジスタ132のゲートの電圧の値に依存する。

0117

また、期間T42乃至期間T44において、信号TX_K及び信号VRSのパルスが入力
されている間、ノードN12の電圧がリセットされ、電圧Vaと同等の値になる。

0118

さらに、期間T42乃至期間T44において、信号PRST_Kのパルスが入力された後
、再度信号TX_Kのパルスが入力されるまで(例えば次の読み取り期間における信号T
X_Kのパルスが入力されるまで)、光電変換素子131_Kは、第1の電流端子及び第
2の電流端子の間に、順方向とは逆方向に電圧が印加された状態になる。このとき、光電
変換素子131_Kには、入射する光の照度に応じて電流が流れ、光電変換素子131_
Kに流れる電流に応じてノードN11_Kの値が変化する。なお、期間T42乃至期間T
44において、信号PRST_Kのパルスが入力された後、再度信号TX_Kのパルスが
入力されるまでの期間を蓄積期間ともいう。

0119

なお、トランジスタ132のソース及びドレインを介して流れる電流は、蓄積期間に光電
変換素子131_Kに入射する光の照度に応じた値となる。例えば、光電変換素子131
_Kの入射する光の照度が高いほど、光データの電圧を低くすることもできる。図3(A
)に示す光検出回路は、トランジスタ132のソース及びドレインの他方から光データを
表す光データ信号を出力する。

0120

さらに、期間T45において、信号VRSのパルスが入力された後に信号PRSTのパル
スが入力される。

0121

期間T45において、信号PRSTのパルスが入力されている間、トランジスタ135が
オン状態になる。このとき、ノードN12の電圧がリセットされ、ノードN12の電圧は
信号VRSの電圧と同等の値になり、トランジスタ132がオフ状態になる。以上が図3
(A)に示す光検出回路の駆動方法例である。

0122

図3を用いて説明したように、本実施の形態における光検出回路の一例は、1つの増幅ト
ランジスタを複数の電荷蓄積制御トランジスタ及び複数の光電変換素子により共有して用
いる構成である。上記構成にすることにより、画素部におけるトランジスタの数を少なく
することができる。画素部におけるトランジスタの数を少なくすることにより、1つの画
素のサイズの縮小又は光電変換素子のサイズの拡大を行うことができる。例えば光電変換
素子のサイズが大きくなるほど入射する光の感度が向上する。

0123

さらに、本実施の形態における光検出回路の一例は、増幅トランジスタのゲートの電圧を
リセットさせるか否かを選択する光検出リセットトランジスタを備える構成である。上記
構成にすることにより、光検出回路に入射する光の照度に応じた光データの精度を向上さ
せることができる。

0124

図3を用いて説明したように、本実施の形態における光検出回路の一例は、光電変換素子
、電荷蓄積制御トランジスタ、増幅トランジスタ、及び該増幅トランジスタのゲートの電
圧をリセットさせるか否かを選択する光検出リセットトランジスタを備える構成である。
上記構成にすることにより、光検出回路に入射する光の照度に応じた光データの生成精度
を向上させつつ、出力選択トランジスタが無い分、トランジスタの数を低減することがで
きる。

0125

(実施の形態4)
本実施の形態では、上記実施の形態の入出力装置における表示回路の例について説明する

0126

本実施の形態における表示回路の例について、図4を用いて説明する。図4は、本実施の
形態における表示回路の例を説明するための図である。

0127

まず、本実施の形態における表示回路の構成例について、図4(A)及び図4(B)を用
いて説明する。図4(A)及び図4(B)は、本実施の形態における表示回路の構成例を
示す図である。

0128

図4(A)に示す表示回路は、トランジスタ161aと、液晶素子162aと、容量素子
163aと、を備える。

0129

なお、図4(A)に示す表示回路において、トランジスタ161aは、電界効果トランジ
スタである。

0130

また、入出力装置において、液晶素子は、第1の表示電極、第2の表示電極、及び液晶層
により構成される。液晶層は、第1の表示電極及び第2の表示電極の間に印加される電圧
に応じて光の透過率が変化する。

0131

また、入出力装置において、容量素子は、第1の容量電極、第2の容量電極、並びに第1
の容量電極及び第2の容量電極に重畳する誘電体層を含む。容量素子は、第1の容量電極
及び第2の容量電極の間に印加される電圧に応じて電荷が蓄積される。

0132

トランジスタ161aのソース及びドレインの一方には、信号DDが入力され、トランジ
スタ161aのゲートには、信号DSELが入力される。

0133

液晶素子162aの第1の表示電極は、トランジスタ161aのソース及びドレインの他
方に電気的に接続され、液晶素子162aの第2の表示電極には、電圧Vcが入力される
。電圧Vcの値は、適宜設定することができる。

0134

容量素子163aの第1の容量電極は、トランジスタ161aのソース及びドレインの他
方に電気的に接続され、容量素子163aの第2の容量電極には、電圧Vcが入力される

0135

図4(B)に示す表示回路は、トランジスタ161bと、液晶素子162bと、容量素子
163bと、容量素子164と、トランジスタ165と、トランジスタ166と、を備え
る。

0136

なお、図4(B)に示す表示回路において、トランジスタ161b、トランジスタ165
、及びトランジスタ166は、電界効果トランジスタである。

0137

トランジスタ165のソース及びドレインの一方には、信号DDが入力され、トランジス
タ165のゲートには、パルス信号である書き込み選択信号(信号WSELともいう)が
入力される。

0138

容量素子164の第1の容量電極は、トランジスタ165のソース及びドレインの他方に
電気的に接続され、容量素子164の第2の容量電極には、電圧Vcが入力される。

0139

トランジスタ161bのソース及びドレインの一方は、トランジスタ165のソース及び
ドレインの他方に電気的に接続され、トランジスタ161bのゲートには、信号DSEL
が入力される。

0140

液晶素子162bの第1の表示電極は、トランジスタ161bのソース及びドレインの他
方に電気的に接続され、液晶素子162bの第2の表示電極には、電圧Vcが入力される

0141

容量素子163bの第1の容量電極は、トランジスタ161bのソース及びドレインの他
方に電気的に接続され、容量素子163bの第2の容量電極には、電圧Vcが入力される
。電圧Vcの値は、表示回路の仕様に応じて適宜設定される。

0142

トランジスタ166のソース及びドレインの一方には、基準となる電圧が入力され、トラ
ンジスタ166のソース及びドレインの他方は、トランジスタ161bのソース及びドレ
インの他方に電気的に接続され、トランジスタ166のゲートには、パルス信号である表
示リセット信号(信号DRSTともいう)が入力される。

0143

さらに、図4(A)及び図4(B)に示す表示回路の各構成要素について説明する。

0144

トランジスタ161a及びトランジスタ161bは、表示選択トランジスタとしての機能
を有する。

0145

液晶素子162a及び液晶素子162bにおける液晶層としては、第1の表示電極及び第
2の表示電極に印加される電圧が0Vのときに光を透過する液晶層を用いることができ、
例えば電気制御複屈折型液晶(ECB型液晶ともいう)、二色性色素を添加した液晶(G
H液晶ともいう)、高分子分散型液晶、又はディスコチック液晶を含む液晶層などを用い
ることができる。また、液晶層としては、ブルー相を示す液晶層を用いてもよい。ブルー
相を示す液晶層は、例えばブルー相を示す液晶とカイラル剤とを含む液晶組成物により構
成される。ブルー相を示す液晶は、応答速度が1msec以下と短く、光学的等方性であ
るため、配向処理が不要であり、視野角依存性が小さい。よって、ブルー相を示す液晶を
用いることにより、動作速度を向上させることができる。

0146

容量素子163a及び容量素子163bは、トランジスタ161a又はトランジスタ16
1bに従って第1の容量電極及び第2の容量電極の間に信号DDに応じた値の電圧が印加
される保持容量としての機能を有する。容量素子163a及び容量素子163bを必ずし
も設けなくてもよいが、容量素子163a及び容量素子163bを設けることにより、表
示選択トランジスタのリーク電流に起因する液晶素子に印加された電圧の変動を抑制する
ことができる。

0147

容量素子164は、トランジスタ165に従って第1の容量電極及び第2の容量電極の間
に信号DDに応じた値の電圧が印加される保持容量としての機能を有する。

0148

トランジスタ165は、容量素子164に信号DDを入力させるか否かを選択する書き込
み選択トランジスタとしての機能を有する。

0149

トランジスタ166は、液晶素子162bに印加される電圧をリセットさせるか否かを選
択する表示リセット選択トランジスタとしての機能を有する。

0150

なお、トランジスタ161a、トランジスタ161b、トランジスタ165、及びトラン
ジスタ166としては、例えばチャネルが形成され、元素周期表における第14族の半導
体(シリコンなど)を含有する半導体層又は酸化物半導体層を含むトランジスタを用いる
ことができる。

0151

次に、図4(A)及び図4(B)に示す表示回路の駆動方法例について説明する。

0152

まず、図4(A)に示す表示回路の駆動方法例について、図4(C)を用いて説明する。
図4(C)は、図4(A)に示す表示回路の駆動方法例を説明するためのタイミングチャ
ートであり、信号DD及び信号DSELのそれぞれの状態を示す。

0153

図4(A)に示す表示回路の駆動方法例では、信号DSELのパルスが入力されると、ト
ランジスタ161aがオン状態になる。

0154

トランジスタ161aがオン状態になると、表示回路に信号DDが入力され、液晶素子1
62aの第1の表示電極及び容量素子163aの第1の容量電極の電圧が信号DDの電圧
と同等の値になる。

0155

このとき、液晶素子162aは、書き込み状態(状態wtともいう)になり、信号DDに
応じた光の透過率になる。これにより、表示回路は、信号DDのデータ(データD1乃至
データDQ(Qは2以上の自然数)のそれぞれ)に応じた表示状態になる。

0156

その後、トランジスタ161aがオフ状態になり、液晶素子162aは、保持状態(状態
hldともいう)になり、第1の表示電極及び第2の表示電極の間に印加される電圧を、
次に信号DSELのパルスが入力されるまで、初期値からの変動量が基準値より大きくな
らないように保持する。また、液晶素子162aが保持状態のとき、上記実施の形態の入
出力装置におけるライトユニットは、点灯状態になる。

0157

次に、図4(B)に示す表示回路の駆動方法例について、図4(D)を用いて説明する。
図4(D)は、図4(B)に示す表示回路の駆動方法例を説明するためのタイミングチャ
ートである。

0158

図4(B)に示す表示回路の駆動方法例では、信号DRSTのパルスが入力されると、ト
ランジスタ166がオン状態になり、液晶素子162bの第1の表示電極及び容量素子1
63bの第1の容量電極の電圧が基準となる電圧にリセットされる。

0159

また、信号WSELのパルスが入力されると、トランジスタ165がオン状態になり、信
号DDが表示回路に入力され、容量素子164の第1の容量電極が信号DDの電圧と同等
の値になる。

0160

その後、信号DSELのパルスが入力されると、トランジスタ161bがオン状態になり
、液晶素子162bの第1の表示電極及び容量素子163bの第1の容量電極の電圧が容
量素子164の第1の容量電極の電圧と同等の値になる。

0161

このとき、液晶素子162bは、書き込み状態になり、信号DDに応じた光の透過率にな
る。これにより、表示回路は、信号DDのデータ(データD1乃至データDQのそれぞれ
)に応じた表示状態になる。

0162

その後、トランジスタ161bがオフ状態になり、液晶素子162bは、保持状態になり
、第1の表示電極及び第2の表示電極の間に印加される電圧を、次に信号DSELのパル
スが入力されるまで、初期値からの変動量が基準値より大きくならないように保持する。
また、液晶素子162bが保持状態のとき、上記実施の形態の入出力装置におけるライト
ユニットは、点灯状態になる。

0163

図4(A)及び図4(B)を用いて説明したように、本実施の形態における表示回路の一
例は、表示選択トランジスタ及び液晶素子を備える構成である。上記構成にすることによ
り、表示回路を表示データ信号に応じた表示状態にすることができる。

0164

また、図4(B)を用いて説明したように、本実施の形態における表示回路の一例は、表
示選択トランジスタ及び液晶素子に加え、書き込み選択トランジスタ及び容量素子を備え
る構成である。上記構成にすることにより、液晶素子をある表示データ信号のデータに応
じた表示状態に設定している間に、容量素子に次の表示データ信号のデータを書き込むこ
とができる。よって、表示回路の動作速度を向上させることができる。

0165

(実施の形態5)
本実施の形態では、上記実施の形態を用いて説明した入出力装置におけるトランジスタに
適用可能なトランジスタについて説明する。

0166

上記実施の形態を用いて説明した入出力装置において、トランジスタとしては、例えばチ
ャネルが形成され、元素周期表における第14族の半導体(シリコンなど)を含有する半
導体層又は酸化物半導体層を含むトランジスタを用いることができる。なお、チャネルが
形成される層をチャネル形成層ともいう。

0167

なお、上記半導体層は、単結晶半導体層多結晶半導体層微結晶半導体層、又は非晶質
半導体層でもよい。

0168

さらに、上記実施の形態を用いて説明した入出力装置において、トランジスタとして適用
可能な酸化物半導体層を含むトランジスタとしては、例えば高純度化することにより、真
性(I型ともいう)、又は実質的に真性にさせた酸化物半導体層を有するトランジスタを
用いることができる。

0169

上記酸化物半導体層を含むトランジスタの構造例について、図5を用いて説明する。図5
は、本実施の形態におけるトランジスタの構造例を示す断面模式図である。

0170

図5(A)に示すトランジスタは、ボトムゲート構造のトランジスタの一つであり、逆ス
タガ型トランジスタともいう。

0171

図5(A)に示すトランジスタは、導電層401aと、絶縁層402aと、酸化物半導体
層403aと、導電層405aと、導電層406aと、を含む。

0172

導電層401aは、基板400aの上に設けられる。

0173

絶縁層402aは、導電層401aの上に設けられる。

0174

酸化物半導体層403aは、絶縁層402aを介して導電層401aに重畳する。

0175

導電層405a及び導電層406aのそれぞれは、酸化物半導体層403aの一部の上に
設けられる。

0176

さらに、図5(A)において、トランジスタの酸化物半導体層403aの上面の一部(上
面に導電層405a及び導電層406aが設けられていない部分)は、絶縁層407aに
接する。

0177

また、絶縁層407aは、導電層405a、導電層406a、及び酸化物半導体層403
aが設けられていない箇所において絶縁層402aに接する。

0178

図5(B)に示すトランジスタは、図5(A)に示す構造に加え、導電層408aを含む

0179

導電層408aは、絶縁層407aを介して酸化物半導体層403aに重畳する。

0180

図5(C)に示すトランジスタは、ボトムゲート構造のトランジスタの一つである。

0181

図5(C)に示すトランジスタは、導電層401bと、絶縁層402bと、酸化物半導体
層403bと、導電層405bと、導電層406bと、を含む。

0182

導電層401bは、基板400bの上に設けられる。

0183

絶縁層402bは、導電層401bの上に設けられる。

0184

導電層405b及び導電層406bは、絶縁層402bの一部の上に設けられる。

0185

酸化物半導体層403bは、絶縁層402bを介して導電層401bに重畳する。

0186

さらに、図5(C)において、トランジスタにおける酸化物半導体層403bの上面及び
側面は、絶縁層407bに接する。

0187

また、絶縁層407bは、導電層405b、導電層406b、及び酸化物半導体層403
bが設けられていない箇所において絶縁層402bに接する。

0188

なお、図5(A)及び図5(C)において、絶縁層の上に保護絶縁層を設けてもよい。

0189

図5(D)に示すトランジスタは、図5(C)に示す構造に加え、導電層408bを含む

0190

導電層408bは、絶縁層407bを介して酸化物半導体層403bに重畳する。

0191

図5(E)に示すトランジスタは、トップゲート構造のトランジスタの一つである。

0192

図5(E)に示すトランジスタは、導電層401cと、絶縁層402cと、酸化物半導体
層403cと、導電層405c及び導電層406cと、を含む。

0193

酸化物半導体層403cは、絶縁層447を介して基板400cの上に設けられる。

0194

導電層405c及び導電層406cは、それぞれ酸化物半導体層403cの上に設けられ
る。

0195

絶縁層402cは、酸化物半導体層403c、導電層405c、及び導電層406cの上
に設けられる。

0196

導電層401cは、絶縁層402cを介して酸化物半導体層403cに重畳する。

0197

さらに、図5(A)乃至図5(E)に示す各構成要素について説明する。

0198

基板400a乃至基板400cとしては、例えば透光性を有する基板を用いることができ
、透光性を有する基板としては、例えばガラス基板又はプラスチック基板を用いることが
できる。

0199

導電層401a乃至導電層401cのそれぞれは、トランジスタのゲートとしての機能を
有する。なお、トランジスタのゲートとしての機能を有する導電層をゲート電極又はゲー
配線ともいう。

0200

導電層401a乃至導電層401cとしては、例えばモリブデンチタンクロムタン
タルタングステンアルミニウム、銅、ネオジム、若しくはスカンジウムなどの金属材
料、又はこれらを主成分とする合金材料の層を用いることができる。また、導電層401
a乃至導電層401cの形成に適用可能な材料の層の積層により、導電層401a乃至導
電層401cを構成することもできる。

0201

絶縁層402a乃至絶縁層402cのそれぞれは、トランジスタのゲート絶縁層としての
機能を有する。

0202

絶縁層402a乃至絶縁層402cとしては、例えば酸化シリコン層窒化シリコン層
酸化窒化シリコン層窒化酸化シリコン層酸化アルミニウム層窒化アルミニウム層
酸化窒化アルミニウム層、窒化酸化アルミニウム層、又は酸化ハフニウム層を用いること
ができる。また、絶縁層402a乃至絶縁層402cに適用可能な材料の層の積層により
絶縁層402a乃至絶縁層402cを構成することもできる。

0203

また、絶縁層402a乃至絶縁層402cとしては、例えば元素周期表における第13族
元素及び酸素元素を含む材料の絶縁層を用いることもできる。酸化物半導体層403a乃
至酸化物半導体層403cが第13族元素を含む場合に、酸化物半導体層403a乃至酸
化物半導体層403cに接する絶縁層として第13族元素を含む絶縁層を用いることによ
り、該絶縁層と酸化物半導体層との界面の状態を良好にすることができる。

0204

第13族元素を含む材料としては、例えば酸化ガリウム酸化アルミニウム酸化アルミ
ニウムガリウム、酸化ガリウムアルミニウムなどが挙げられる。なお、酸化アルミニウム
ガリウムとは、ガリウムの含有量原子%)よりアルミニウムの含有量(原子%)が多い
物質のことをいい、酸化ガリウムアルミニウムとは、ガリウムの含有量(原子%)がアル
ミニウムの含有量(原子%)以上の物質のことをいう。

0205

例えば、絶縁層402a乃至絶縁層402cとして、酸化ガリウムを含む絶縁層を用いる
ことにより、絶縁層402a乃至絶縁層402cと、酸化物半導体層403a乃至酸化物
半導体層403cとの界面における水素又は水素イオンの蓄積を低減することができる。

0206

また、例えば、絶縁層402a乃至絶縁層402cとして、酸化アルミニウムを含む絶縁
層を用いることにより、絶縁層402a乃至絶縁層402cと、酸化物半導体層403a
乃至酸化物半導体層403cとの界面における水素又は水素イオンの蓄積を低減すること
ができる。また、酸化アルミニウムを含む絶縁層は、水が通りにくいため、酸化アルミニ
ウムを含む絶縁層を用いることにより、該絶縁層を介して酸化物半導体層への水の侵入
抑制することができる。

0207

また、絶縁層402a乃至絶縁層402cとして、例えば、Al2Ox(x=3+α、α
は0より大きく1より小さい値)、Ga2Ox(x=3+α、αは0より大きく1より小
さい値)、又はGaxAl2−xO3+α(xは0より大きく2より小さい値、αは0よ
り大きく1より小さい値)で表記される材料を用いることもできる。また、絶縁層402
a乃至絶縁層402cに適用可能な材料の層の積層により絶縁層402a乃至絶縁層40
2cを構成することもできる。例えば、複数のGa2Oxで表記される酸化ガリウムを含
む層の積層により絶縁層402a乃至絶縁層402cを構成してもよい。また、Ga2O
xで表記される酸化ガリウムを含む絶縁層及びAl2Oxで表記される酸化アルミニウム
を含む絶縁層の積層により絶縁層402a乃至絶縁層402cを構成してもよい。

0208

絶縁層447は、基板400cからの不純物元素拡散を防止する下地層としての機能を
有する。なお、絶縁層447を図5(A)乃至図5(D)に示す構造のトランジスタに設
けてもよい。

0209

絶縁層447としては、例えば絶縁層402a乃至絶縁層402cに適用可能な材料の層
を用いることができる。また、絶縁層402a乃至絶縁層402cに適用可能な材料の層
の積層により絶縁層447を構成してもよい。

0210

酸化物半導体層403a乃至酸化物半導体層403cのそれぞれは、トランジスタのチャ
ネルが形成される層としての機能を有する。なお、トランジスタのチャネルが形成される
層としての機能を有する層をチャネル形成層ともいう。酸化物半導体層403a乃至酸化
物半導体層403cに適用可能な酸化物半導体としては、少なくともインジウム(In)
又は亜鉛(Zn)を含む酸化物半導体を用いることが好ましい。また、InとZnを含む
酸化物半導体を用いることが好ましい。また、酸化物半導体としては、例えばSn系金属
酸化物などを用いることもできる。また、上記酸化物半導体を用いたトランジスタの電気
特性のばらつきを減らすためのスタビライザーとして、上記酸化物半導体にガリウム(G
a)を有することが好ましい。また、スタビライザーとして上記酸化物半導体にスズ(S
n)を有することが好ましい。また、スタビライザーとして上記酸化物半導体にハフニウ
ム(Hf)を有することが好ましい。また、スタビライザーとして上記酸化物半導体にア
ルミニウム(Al)を有することが好ましい。

0211

また、他のスタビライザーとして、ランタノイドである、ランタン(La)、セリウム
Ce)、プラセオジム(Pr)、ネオジム(Nd)、サマリウム(Sm)、ユウロピウム
(Eu)、ガドリニウム(Gd)、テルビウム(Tb)、ジスプロシウム(Dy)、ホル
ミウム(Ho)、エルビウム(Er)、ツリウム(Tm)、イッテルビウム(Yb)、ル
テチウム(Lu)のいずれか一種或いは複数種を上記酸化物半導体に有してもよい。

0212

例えば、酸化物半導体として、酸化インジウム酸化スズ酸化亜鉛二元系金属の酸化
物であるIn−Zn系酸化物、Sn−Zn系酸化物、Al−Zn系酸化物、Zn−Mg系
酸化物、Sn−Mg系酸化物、In−Mg系酸化物、In−Ga系酸化物、三元系金属の
酸化物であるIn−Ga−Zn系酸化物(IGZOとも表記する)、In−Al−Zn系
酸化物、In−Sn−Zn系酸化物、Sn−Ga−Zn系酸化物、Al−Ga−Zn系酸
化物、Sn−Al−Zn系酸化物、In−Hf−Zn系酸化物、In−La−Zn系酸化
物、In−Ce−Zn系酸化物、In−Pr−Zn系酸化物、In−Nd−Zn系酸化物
、In−Sm−Zn系酸化物、In−Eu−Zn系酸化物、In−Gd−Zn系酸化物、
In−Tb−Zn系酸化物、In−Dy−Zn系酸化物、In−Ho−Zn系酸化物、I
n−Er−Zn系酸化物、In−Tm−Zn系酸化物、In−Yb−Zn系酸化物、In
−Lu−Zn系酸化物、四元系金属の酸化物であるIn−Sn−Ga−Zn系酸化物、I
n−Hf−Ga−Zn系酸化物、In−Al−Ga−Zn系酸化物、In−Sn−Al−
Zn系酸化物、In−Sn−Hf−Zn系酸化物、In−Hf−Al−Zn系酸化物を用
いることができる。また、上記酸化物半導体として適用可能な金属酸化物は、酸化シリコ
ンを含んでいてもよい。

0213

なお、ここで、例えば、In−Ga−Zn系酸化物とは、InとGaとZnを主成分とし
て有する酸化物という意味であり、InとGaとZnの比率は問わない。また、InとG
aとZn以外の金属元素が入っていてもよい。

0214

In−Zn系金属酸化物を用いる場合、例えば、In:Zn=50:1乃至In:Zn=
1:2(モル数比換算するとIn2O3:ZnO=25:1乃至In2O3:ZnO=
1:4)、好ましくはIn:Zn=20:1乃至In:Zn=1:1(モル数比に換算す
るとIn2O3:ZnO=10:1乃至In2O3:ZnO=1:2)、さらに好ましく
はIn:Zn=15:1乃至In:Zn=1.5:1(モル数比に換算するとIn2O3
:ZnO=15:2乃至In2O3:ZnO=3:4)の組成比である酸化物ターゲット
を用いてIn−Zn系金属酸化物の半導体層を形成することができる。例えば、In−Z
n系酸化物半導体の形成に用いるターゲットは、原子数比がIn:Zn:O=P:U:R
のとき、R>1.5P+Uとする。Inの量を多くすることにより、トランジスタの移動
度(電界効果移動度ともいう)を向上させることができる。

0215

また、酸化物半導体としては、InMO3(ZnO)m(mは0より大きい数)で表記さ
れる材料を用いることもできる。InMO3(ZnO)mのMは、Ga、Al、Mn、及
びCoから選ばれた一つ又は複数の金属元素を示す。

0216

例えば、In:Ga:Zn=1:1:1(=1/3:1/3:1/3)或いはIn:Ga
:Zn=2:2:1(=2/5:2/5:1/5)の原子数比のIn−Ga−Zn系酸化
物やその組成の近傍の酸化物を用いることができる。或いは、In:Sn:Zn=1:1
:1(=1/3:1/3:1/3)、In:Sn:Zn=2:1:3(=1/3:1/6
:1/2)或いはIn:Sn:Zn=2:1:5(=1/4:1/8:5/8)の原子数
比のIn−Sn−Zn系酸化物やその組成の近傍の酸化物を用いるとよい。

0217

しかし、これらに限られず、必要とする半導体特性(移動度、閾値電圧、その他の電気特
性のばらつきなど)に応じて適切な組成のものを用いればよい。また、必要とする半導体
特性を得るために、キャリア密度不純物濃度欠陥密度、金属元素と酸素の原子数比、
原子間結合距離、密度などを適切なものとすることが好ましい。

0218

例えば、In−Sn−Zn系酸化物では比較的容易に高い移動度が得られる。しかしなが
ら、In−Ga−Zn系酸化物でも、バルク内欠陥密度を低減することにより移動度を挙
げることができる。

0219

なお、例えば、In、Ga、Znの原子数比がIn:Ga:Zn=a:b:c(a+b+
c=1)である酸化物の組成が、原子数比がIn:Ga:Zn=A:B:C(A+B+C
=1)の酸化物の組成だけ近傍であるとは、a、b、cが(a—A)2+(b—B)2+
(c—C)2≦r2を満たすことをいう。rとしては、例えば、0.05とすればよい。
他の酸化物でも同様である。

0220

酸化物半導体は単結晶でも、非単結晶でもよい。後者の場合、アモルファスでも、多結晶
でもよい。また、アモルファス中に結晶性を有する部分を含む構造でも、非アモルファス
でもよい。

0221

アモルファス状態の酸化物半導体は、比較的容易に平坦な表面を得ることができるため、
これを用いてトランジスタを作製した際の界面散乱を低減でき、比較的容易に、比較的高
い移動度を得ることができる。

0222

また、結晶性を有する酸化物半導体では、よりバルク内欠陥を低減することができ、表面
平坦性を高めればアモルファス状態の酸化物半導体以上の移動度を得ることができる。
表面の平坦性を高めるためには、平坦な表面上に酸化物半導体を形成することが好ましく
、具体的には、平均面粗さ(Ra)が1nm以下、好ましくは0.3nm以下、より好ま
しくは0.1nm以下の表面上に形成するとよい。

0223

なお、Raは、JIS B0601で定義されている中心線平均粗さを面に対して適用で
きるよう三次元拡張した値であり、「基準面から指定面までの偏差の絶対値を平均した
値」と表現でき、以下の式にて定義される。

0224

0225

なお、上記において、S0は、測定面(座標(x1,y1)(x1,y2)(x2,y1
)(x2,y2)で表される4点によって囲まれる長方形の領域)の面積を指し、Z0は
測定面の平均高さを指す。Raは原子間力顕微鏡(AFM:Atomic Force
Microscope)にて評価可能である。なお、測定面とは、全測定データの示す面
であり、三つのパラメータ(X,Y,Z)から成り立っており、Z=F(X,Y)で表さ
れる。なお、Xの(及びY)の範囲は0乃至XMAX(及びYMAX)であり、Zの範囲
ZMIN乃至ZMAXである。

0226

また、酸化物半導体としては、c軸配向し、かつab面、表面又は界面の方向から見て三
角形状又は六角形状の原子配列を有し、c軸においては金属原子が層状又は金属原子と酸
素原子とが層状に配列しており、ab面においてはa軸又はb軸の向きが異なる(c軸を
中心に回転した)結晶(CAAC:C Axis Aligned Crystalとも
いう。)を含む酸化物を用いてもよい。次にCAACについて説明する。

0227

CAACを含む酸化物とは、広義に、非単結晶であって、そのab面に垂直な方向から見
て、三角形、六角形、正三角形又は正六角形の原子配列を有し、かつc軸方向に垂直な方
向から見て、金属原子が層状、又は金属原子と酸素原子が層状に配列した相を含む酸化物
をいう。

0228

CAACは、単結晶ではなく、全てが非晶質でもない。また、CAACは、結晶化した部
分(結晶部分)を含むが、1つの結晶部分と他の結晶部分の境界を明確に判別できないこ
ともある。

0229

CAACに酸素が含まれる場合、酸素の一部は窒素置換されてもよい。また、CAAC
を構成する個々の結晶部分のc軸は一定の方向(例えば、CAACが形成される基板面、
CAACの表面などに垂直な方向)に揃っていてもよい。又は、CAACを構成する個々
の結晶部分のab面の法線は一定の方向(例えば、CAACを支持する基板面、CAAC
の表面などに垂直な方向)を向いていてもよい。

0230

CAACは、その組成などに応じて、導体であったり、半導体であったり、絶縁体であっ
たりする。また、その組成などに応じて、可視光に対して透明であったり不透明であった
りする。

0231

このようなCAACの例として、膜状に形成され、膜表面又は支持する基板面に垂直な方
向から観察すると三角形又は六角形の原子配列が認められ、かつその膜断面を観察すると
金属原子又は金属原子及び酸素原子(又は窒素原子)の層状配列が認められる結晶を挙げ
ることもできる。

0232

次に、CAACに含まれる結晶構造の一例について図18乃至図20を用いて詳細に説明
する。なお、特に断りがない限り、図18乃至図20は上方向をc軸方向とし、c軸方向
と直交する面をab面とする。なお、単に上半分、下半分という場合、ab面を境にした
場合の上半分、下半分をいう。

0233

図18(A)に、1個の6配位のInと、Inに近接の6個の4配位の酸素原子(以下4
配位のO)と、を有する構造を示す。ここでは、金属原子が1個に対して、金属原子に近
接の酸素原子のみ示した構造を小グループという。図18(A)の構造は、八面体構造を
とるが、簡単のため平面構造で示している。なお、図18(A)の上半分及び下半分には
それぞれ3個ずつ4配位のOがある。図18(A)に示す小グループは電荷が0である。

0234

図18(B)に、1個の5配位のGaと、Gaに近接の3個の3配位の酸素原子(以下3
配位のO)と、Gaに近接の2個の4配位のOと、を有する構造を示す。3配位のOは、
いずれもab面に存在する。図18(B)の上半分及び下半分にはそれぞれ1個ずつ4配
位のOがある。また、Inも5配位をとるため、図18(B)に示す構造をとりうる。図
18(B)に示す小グループは電荷が0である。

0235

図18(C)に、1個の4配位のZnと、Znに近接の4個の4配位のOと、を有する構
造を示す。図18(C)の上半分には1個の4配位のOがあり、下半分には3個の4配位
のOがある。または、図18(C)の上半分に3個の4配位のOがあり、下半分に1個の
4配位のOがあってもよい。図18(C)に示す小グループは電荷が0である。

0236

図18(D)に、1個の6配位のSnと、Snに近接の6個の4配位のOと、を有する構
造を示す。図18(D)の上半分には3個の4配位のOがあり、下半分には3個の4配位
のOがある。図18(D)に示す小グループは電荷が+1となる。

0237

図18(E)に、2個のZnを含む小グループを示す。図18(E)の上半分には1個の
4配位のOがあり、下半分には1個の4配位のOがある。図18(E)に示す小グループ
は電荷が−1となる。

0238

ここでは、複数の小グループの集合体を中グループと呼び、複数の中グループの集合体を
大グループユニットセルともいう。)という。

0239

ここで、これらの小グループ同士が結合する規則について説明する。図18(A)に示す
6配位のInの上半分の3個のOは下方向にそれぞれ3個の近接Inを有し、下半分の3
個のOは上方向にそれぞれ3個の近接Inを有する。5配位のGaの上半分の1個のOは
下方向に1個の近接Gaを有し、下半分の1個のOは上方向に1個の近接Gaを有する。
4配位のZnの上半分の1個のOは下方向に1個の近接Znを有し、下半分の3個のOは
上方向にそれぞれ3個の近接Znを有する。このように、金属原子の上方向の4配位のO
の数と、そのOの下方向にある近接金属原子の数は等しく、同様に金属原子の下方向の4
配位のOの数と、そのOの上方向にある近接金属原子の数は等しい。Oは4配位なので、
下方向にある近接金属原子の数と、上方向にある近接金属原子の数の和は4になる。従っ
て、金属原子の上方向にある4配位のOの数と、別の金属原子の下方向にある4配位のO
の数との和が4個のとき、金属原子を有する二種の小グループ同士は結合することができ
る。例えば、6配位の金属原子(In又はSn)が下半分の4配位のOを介して結合する
場合、4配位のOが3個であるため、5配位の金属原子(Ga又はIn)又は4配位の金
属原子(Zn)のいずれかと結合することになる。

0240

これらの配位数を有する金属原子は、c軸方向において、4配位のOを介して結合する。
また、この他にも、層構造の合計の電荷が0となるように複数の小グループが結合して中
グループを構成する。

0241

図19(A)に、In−Sn−Zn−O系の層構造を構成する中グループのモデル図を示
す。図19(B)に、3つの中グループで構成される大グループを示す。なお、図19
C)は、図19(B)の層構造をc軸方向から観察した場合の原子配列を示す。

0242

図19(A)においては、簡単のため、3配位のOは省略し、4配位のOは個数のみ示し
、例えば、Snの上半分及び下半分にはそれぞれ3個ずつ4配位のOがあることを丸枠
3として示している。同様に、図19(A)において、Inの上半分及び下半分にはそれ
ぞれ1個ずつ4配位のOがあり、丸枠の1として示している。また、同様に、図19(A
)において、下半分には1個の4配位のOがあり、上半分には3個の4配位のOがあるZ
nと、上半分には1個の4配位のOがあり、下半分には3個の4配位のOがあるZnとを
示している。

0243

図19(A)において、In−Sn−Zn−O系の層構造を構成する中グループは、上か
ら順に4配位のOが3個ずつ上半分及び下半分にあるSnが、4配位のOが1個ずつ上半
分及び下半分にあるInと結合し、そのInが、上半分に3個の4配位のOがあるZnと
結合し、そのZnの下半分の1個の4配位のOを介して4配位のOが3個ずつ上半分及び
下半分にあるInと結合し、そのInが、上半分に1個の4配位のOがあるZn2個から
なる小グループと結合し、この小グループの下半分の1個の4配位のOを介して4配位の
Oが3個ずつ上半分及び下半分にあるSnと結合している構成である。この中グループが
複数結合して大グループを構成する。

0244

ここで、3配位のO及び4配位のOの場合、結合1本当たりの電荷はそれぞれ−0.66
7、−0.5と考えることができる。例えば、In(6配位又は5配位)、Zn(4配位
)、Sn(5配位又は6配位)の電荷は、それぞれ+3、+2、+4である。従って、S
nを含む小グループは電荷が+1となる。そのため、Snを含む層構造を形成するために
は、電荷+1を打ち消す電荷−1が必要となる。電荷−1をとる構造として、図18(E
)に示すように、2個のZnを含む小グループが挙げられる。例えば、Snを含む小グル
ープが1個に対し、2個のZnを含む小グループが1個あれば、電荷が打ち消されるため
、層構造の合計の電荷を0とすることができる。

0245

具体的には、図19(B)に示した大グループが繰り返されることにより、In−Sn−
Zn−O系の結晶(In2SnZn3O8)を得ることができる。なお、得られるIn−
Sn−Zn−O系の層構造は、In2SnZn2O7(ZnO)m(mは0又は自然数)
とする組成式で表すことができる。

0246

また、この他にも、四元系金属の酸化物であるIn−Sn−Ga−Zn系酸化物や、三元
系金属の酸化物であるIn−Ga−Zn系酸化物(IGZOとも表記する。)、In−A
l−Zn系酸化物、Sn−Ga−Zn系酸化物、Al−Ga−Zn系酸化物、Sn−Al
−Zn系酸化物や、In−Hf−Zn系酸化物、In−La−Zn系酸化物、In−Ce
−Zn系酸化物、In−Pr−Zn系酸化物、In−Nd−Zn系酸化物、In−Sm−
Zn系酸化物、In−Eu−Zn系酸化物、In−Gd−Zn系酸化物、In−Tb−Z
n系酸化物、In−Dy−Zn系酸化物、In−Ho−Zn系酸化物、In−Er−Zn
系酸化物、In−Tm−Zn系酸化物、In−Yb−Zn系酸化物、In−Lu−Zn系
酸化物や、二元系金属の酸化物であるIn−Zn系酸化物、Sn−Zn系酸化物、Al−
Zn系酸化物、Zn−Mg系酸化物、Sn−Mg系酸化物、In−Mg系酸化物や、In
−Ga系酸化物などを用いた場合も同様である。

0247

例えば、図20(A)に、In−Ga−Zn−O系の層構造を構成する中グループのモデ
ル図を示す。

0248

図20(A)において、In−Ga−Zn−O系の層構造を構成する中グループは、上か
ら順に4配位のOが3個ずつ上半分及び下半分にあるInが、4配位のOが1個上半分に
あるZnと結合し、そのZnの下半分の3個の4配位のOを介して、4配位のOが1個ず
つ上半分及び下半分にあるGaと結合し、そのGaの下半分の1個の4配位のOを介して
、4配位のOが3個ずつ上半分及び下半分にあるInと結合している構成である。この中
グループが複数結合して大グループを構成する。

0249

図20(B)に3つの中グループで構成される大グループを示す。なお、図20(C)は
図20(B)の層構造をc軸方向から観察した場合の原子配列を示している。

0250

ここで、In(6配位又は5配位)、Zn(4配位)、Ga(5配位)の電荷は、それぞ
れ+3、+2、+3であるため、In、Zn及びGaのいずれかを含む小グループは、電
荷が0となる。そのため、これらの小グループの組み合わせであれば中グループの合計の
電荷は常に0となる。

0251

また、In−Ga−Zn−O系の層構造を構成する中グループは、図20(A)に示した
中グループに限定されず、In、Ga、Znの配列が異なる中グループを組み合わせた大
グループもとりうる。

0252

以上がCAACに含まれる結晶構造の一例の説明である。

0253

さらに、図5に示す導電層405a乃至導電層405c及び導電層406a乃至導電層4
06cのそれぞれは、トランジスタのソース又はドレインとしての機能を有する。なお、
トランジスタのソースとしての機能を有する導電層をソース電極又はソース配線ともいい
、トランジスタのドレインとしての機能を有する導電層をドレイン電極又はドレイン配線
ともいう。

0254

導電層405a乃至導電層405c及び導電層406a乃至導電層406cとしては、例
えばアルミニウム、クロム、銅、タンタル、チタン、モリブデン、若しくはタングステン
などの金属材料、又はこれらの金属材料を主成分とする合金材料の層を用いることができ
る。また、導電層405a乃至導電層405c、及び導電層406a乃至導電層406c
に適用可能な材料の層の積層により、導電層405a乃至導電層405c、及び導電層4
06a乃至導電層406cを構成することもできる。

0255

また、導電層405a乃至導電層405c及び導電層406a乃至導電層406cとして
は、導電性の金属酸化物を含む層を用いることもできる。導電性の金属酸化物としては、
例えば酸化インジウム、酸化スズ、酸化亜鉛、酸化インジウム酸化スズ合金、又は酸化イ
ンジウム酸化亜鉛合金を用いることができる。なお、導電層405a乃至導電層405c
及び導電層406a乃至導電層406cに適用可能な導電性の金属酸化物は、酸化シリコ
ンを含んでいてもよい。

0256

絶縁層407a及び絶縁層407bとしては、絶縁層402a乃至絶縁層402cと同様
に、例えば元素周期表における第13族元素及び酸素元素を含む材料の絶縁層を用いるこ
とができる。また、絶縁層407a及び絶縁層407bとしては、例えば、Al2Ox、
Ga2Ox、又はGaxAl2−xO3+αで表記される材料を用いることもできる。

0257

例えば、絶縁層402a乃至絶縁層402c並びに絶縁層407a及び絶縁層407bを
、Ga2Oxで表記される酸化ガリウムを含む絶縁層により構成してもよい。また、絶縁
層402a乃至絶縁層402c、並びに絶縁層407a及び絶縁層407bの一方を、G
a2Oxで表記される酸化ガリウムを含む絶縁層により構成し、絶縁層402a乃至絶縁
層402c、並びに絶縁層407a及び絶縁層407bの他方を、Al2Oxで表記され
る酸化アルミニウムを含む絶縁層により構成してもよい。

0258

導電層408a及び導電層408bのそれぞれは、トランジスタのゲートとしての機能を
有する。なお、トランジスタが導電層408a及び導電層408bを有する構造である場
合、導電層401a及び導電層408aの一方、又は導電層401b及び導電層408b
の一方を、バックゲートバックゲート電極、又はバックゲート配線ともいう。ゲートと
しての機能を有する層を、チャネル形成層を介して複数設けることにより、トランジスタ
の閾値電圧を制御することができる。

0259

導電層408a及び導電層408bとしては、例えばアルミニウム、クロム、銅、タンタ
ル、チタン、モリブデン、若しくはタングステンなどの金属材料、又はこれらの金属材料
を主成分とする合金材料の層を用いることができる。また、導電層408a及び導電層4
08bに適用可能な材料の層の積層により導電層408a及び導電層408bのそれぞれ
を構成することもできる。

0260

また、導電層408a及び導電層408bとしては、導電性の金属酸化物を含む層を用い
ることもできる。導電性の金属酸化物としては、例えば酸化インジウム、酸化スズ、酸化
亜鉛、酸化インジウム酸化スズ合金、又は酸化インジウム酸化亜鉛合金を用いることがで
きる。なお、導電層408a及び導電層408bに適用可能な導電性の金属酸化物は、酸
化シリコンを含んでいてもよい。

0261

なお、本実施の形態のトランジスタを、チャネル形成層としての機能を有する酸化物半導
体層の一部の上に絶縁層を含み、該絶縁層を介して酸化物半導体層に重畳するように、ソ
ース又はドレインとしての機能を有する導電層を含む構造としてもよい。上記構造である
場合、絶縁層は、トランジスタのチャネル形成層を保護する層(チャネル保護層ともいう
)としての機能を有する。チャネル保護層としての機能を有する絶縁層としては、例えば
絶縁層402a乃至絶縁層402cに適用可能な材料の層を用いることができる。また、
絶縁層402a乃至絶縁層402cに適用可能な材料の層の積層によりチャネル保護層と
しての機能を有する絶縁層を構成してもよい。

0262

なお、図5(A)乃至図5(E)に示すように、本実施の形態のトランジスタを、必ずし
も酸化物半導体層の全てがゲート電極としての機能を有する導電層に重畳する構造にしな
くてもよいが、酸化物半導体層の全てがゲート電極としての機能を有する導電層に重畳す
る構造にすることにより、酸化物半導体層への光の入射を抑制することができる。

0263

なお、酸化物半導体に限らず、実際に測定される絶縁ゲート型トランジスタの電界効果移
動度は、様々な理由によって本来の移動度よりも低くなる。移動度を低下させる要因とし
ては半導体内部の欠陥や半導体と絶縁膜との界面の欠陥があるが、Levinsonモデ
ルを用いると、半導体内部に欠陥がないと仮定した場合の電界効果移動度を理論的に導き
出せる。

0264

半導体本来の移動度をμ0、測定される電界効果移動度をμとし、半導体中に何らかのポ
テンシャル障壁粒界など)が存在すると仮定すると以下の式で表現できる。

0265

0266

ここで、Eはポテンシャル障壁の高さであり、kがボルツマン定数、Tは絶対温度である
。また、ポテンシャル障壁が欠陥に由来すると仮定すると、Levinsonモデルにお
いて、Eは以下の式で表される。

0267

0268

ここで、eは電気素量、Nはチャネル内の単位面積当たり平均欠陥密度、εは半導体の
誘電率、nは単位面積当たりのチャネルに含まれるキャリア数、Coxは単位面積当たり
の容量、Vgはゲート電圧、tはチャネルの厚さである。なお、厚さ30nm以下の半導
体層であれば、チャネルの厚さは半導体層の厚さと同一として差し支えない。また、線形
領域におけるドレイン電流Idは、以下の式で表される。

0269

0270

ここで、Lはチャネル長、Wはチャネル幅であり、ここでは、L=W=10μmである。
また、Vdはドレイン電圧である。
上式の両辺をVgで割り、さらに両辺の対数をとると、以下の式のようになる。

0271

0272

数5の右辺(一番右の部分)はVgの関数である。この式からわかるように、縦軸をln
(Id/Vg)、横軸を1/Vgとして実測値プロットして得られるグラフの直線の傾
きから欠陥密度Nが求められる。すなわち、トランジスタのId—Vg特性から、欠陥密
度を評価できる。酸化物半導体としては、インジウム(In)、スズ(Sn)、亜鉛(Z
n)の比率が、In:Sn:Zn=1:1:1のものでは欠陥密度Nは1×1012/c
m2程度である。

0273

このようにして求めた欠陥密度などをもとに数2及び数3よりμ0=120cm2/Vs
導出される。欠陥のあるIn−Sn−Zn酸化物で測定される移動度は40cm2/V
s程度である。しかし、半導体内部及び半導体と絶縁膜との界面の欠陥が無い酸化物半導
体の移動度μ0は120cm2/Vsとなると予想できる。

0274

ただし、半導体内部に欠陥がなくても、チャネルとゲート絶縁層との界面での散乱によっ
てトランジスタの輸送特性は影響を受ける。すなわち、チャネルとゲート絶縁層との界面
からxだけ離れた場所における移動度μ1は、次の式で表される。

0275

0276

ここで、Dはゲート方向電界、B、lは定数である。B及びlは、実際の測定結果より
求めることができ、上記の測定結果からは、B=4.75×107cm/s、l=10n
m(界面散乱が及ぶ深さ)である。Dが増加する(すなわち、ゲート電圧が高くなる)と
数6の第2項が増加するため、移動度μ1は低下することがわかる。

0277

半導体内部の欠陥が無い理想的な酸化物半導体をチャネルに用いたトランジスタの移動度
μ2を計算した結果を図21に示す。なお、計算にはシノプシス社製デバイスシミュレ
ションソフト、Sentaurus Deviceを使用し、酸化物半導体のバンドギャ
ップ、電子親和力比誘電率、厚さをそれぞれ、2.8電子ボルト、4.7電子ボルト、
15、15nmとした。これらの値は、スパッタリング法により形成された薄膜を測定し
て得られたものである。

0278

さらに、ゲート、ソース、ドレインの仕事関数をそれぞれ、5.5電子ボルト、4.6電
子ボルト、4.6電子ボルトとした。また、ゲート絶縁層の厚さは100nm、比誘電率
は4.1とした。チャネル長及びチャネル幅はともに10μm、ドレイン電圧Vdは0.
1Vである。

0279

図21に示すように、ゲート電圧1Vで移動度100cm2/Vs以上であるが、ゲート
電圧がさらに高くなると、界面散乱が大きくなり、移動度が低下する。なお、界面散乱を
低減するためには、半導体層表面原子レベルで平坦にすること(Atomic Lay
er Flatness)が望ましい。

0280

このような移動度を有する酸化物半導体を用いて微細なトランジスタを作製した場合の特
性を計算した結果を図22乃至図24に示す。なお、計算に用いたトランジスタの断面構
造を図25に示す。図25に示すトランジスタは、酸化物半導体層にn+の導電型を呈す
る半導体領域703a及び半導体領域703cを有する。半導体領域703a及び半導体
領域703cの抵抗率は2×10−3Ωcmとする。

0281

図25(A)に示すトランジスタは、下地絶縁層701と、下地絶縁層701に埋め込ま
れるように形成された酸化アルミニウムよりなる埋め込み絶縁物702の上に形成される
。トランジスタは半導体領域703a、半導体領域703cと、それらに挟まれ、チャネ
ル形成領域となる真性の半導体領域703bと、ゲート電極705を有する。ゲート電極
705の幅を33nmとする。

0282

ゲート電極705と半導体領域703bの間には、ゲート絶縁層704を有し、また、ゲ
ト電極705の両側面には側壁絶縁物706a及び側壁絶縁物706b、ゲート電極7
05の上部には、ゲート電極705と他の配線との短絡を防止するための絶縁物707を
有する。側壁絶縁物の幅は5nmとする。また、半導体領域703a及び半導体領域70
3cに接して、ソース電極708a及びドレイン電極708bを有する。なお、図25
A)に示すトランジスタのチャネル幅を40nmとする。

0283

図25(B)に示すトランジスタは、下地絶縁層701と、酸化アルミニウムよりなる埋
め込み絶縁物702の上に形成され、半導体領域703a、半導体領域703cと、それ
らに挟まれた真性の半導体領域703bと、幅33nmのゲート電極705と、ゲート絶
縁層704と、側壁絶縁物706a及び側壁絶縁物706bと、絶縁物707と、ソース
電極708a及びドレイン電極708bと、を含む点で図25(A)に示すトランジスタ
と同じである。

0284

図25(A)に示すトランジスタと図25(B)に示すトランジスタの相違点は、側壁
縁物706a及び側壁絶縁物706bの下の半導体領域の導電型である。図25(A)に
示すトランジスタでは、側壁絶縁物706a及び側壁絶縁物706bの下の半導体領域は
n+の導電型を呈する半導体領域703a及び半導体領域703cであるが、図25(B
)に示すトランジスタでは、真性の半導体領域703bである。すなわち、図25(B)
に示す半導体層において、半導体領域703a(半導体領域703c)とゲート電極70
5がLoffだけ重ならない領域ができている。この領域をオフセット領域といい、その
幅Loffをオフセット長という。図から明らかなように、オフセット長は、側壁絶縁物
706a(側壁絶縁物706b)の幅と同じである。

0285

その他の計算に使用するパラメータは上述の通りである。計算にはシノプシス社製デバイ
スシミュレーションソフト、Sentaurus Deviceを使用した。図22は、
図25(A)に示す構造のトランジスタのドレイン電流(Id、実線)及び移動度(μ、
点線)のゲート電圧(Vg)依存性を示す。ドレイン電流Idは、ドレイン電圧を+1V
とし、移動度μはドレイン電圧を+0.1Vとして計算したものである。

0286

図22(A)はゲート絶縁層の厚さを15nmとしたときの図であり、図22(B)はゲ
ート絶縁層の厚さを10nmとしたときの図であり、図22(C)はゲート絶縁層の厚さ
を5nmとしたときの図である。ゲート絶縁層が薄くなるほど、特にオフ状態でのドレイ
ン電流Id(オフ電流)が顕著に低下する。一方、移動度μのピーク値やオン状態でのド
レイン電流Id(オン電流)には目立った変化が無い。ゲート電圧1V前後で、ドレイン
電流は10μAを超えることが示された。

0287

図23は、図25(B)に示される構造のトランジスタで、オフセット長Loffを5n
mとしたときのドレイン電流Id(実線)及び移動度μ(点線)のゲート電圧Vg依存性
を示す図である。なお、ドレイン電圧を+1Vとしてドレイン電流Idを計算し、ドレイ
ン電圧を+0.1Vとして移動度μを計算した。図23(A)は、ゲート絶縁層の厚さを
15nmとしたときの図であり、図23(B)は、ゲート絶縁層の厚さを10nmとした
ときの図であり、図23(C)は、ゲート絶縁層の厚さを5nmとしたときの図である。

0288

また、図24は、図25(B)に示す構造のトランジスタで、オフセット長Loffを1
5nmとしたときのドレイン電流Id(実線)及び移動度μ(点線)のゲート電圧依存性
を示す図である。なお、ドレイン電圧を+1Vとしてドレイン電流Idを計算し、ドレイ
ン電圧を+0.1Vとして移動度μを計算した。図24(A)は、ゲート絶縁層の厚さを
15nmとしたときの図であり、図24(B)は、ゲート絶縁層の厚さを10nmとした
ときの図であり、図24(C)は、ゲート絶縁層の厚さを5nmとしたときの図である。

0289

いずれもゲート絶縁層が薄くなるほど、オフ電流が顕著に低下する一方、移動度μのピー
ク値やオン電流には目立った変化が無い。

0290

なお、移動度μのピークは、図22では80cm2/Vs程度であるが、図23では60
cm2/Vs程度、図24では40cm2/Vs程度と、オフセット長Loffが増加す
るほど移動度μは低下する。また、オフ電流も同様に低下する傾向がある。一方、オン電
流はオフセット長Loffの増加にともなって減少するが、オフ電流の低下に比べるとは
るかに緩やかである。また、いずれもゲート電圧1V前後で、ドレイン電流は10μAを
超えることが示された。

0291

また、In、Sn、Znを主成分とする酸化物半導体をチャネル形成領域とするトランジ
スタでは、該酸化物半導体を形成する際に基板を加熱して成膜すること、或いは酸化物半
導体層を形成した後に熱処理を行うことにより良好な特性を得ることができる。なお、主
成分とは組成比で5atomic%以上含まれる元素をいう。

0292

In、Sn、Znを主成分とする酸化物半導体層の成膜後に基板を意図的に加熱すること
により、トランジスタの電界効果移動度を向上させることが可能となる。また、トランジ
スタの閾値電圧をプラスシフトさせ、ノーマリオフ化させることが可能となる。

0293

例えば、図28は、In、Sn、Znを主成分とし、チャネル長Lが3μm、チャネル幅
Wが10μmである酸化物半導体層と、厚さ100nmのゲート絶縁層を用いたトランジ
スタの特性を示す図である。なお、ここではVdを10Vとした。

0294

図28(A)は、基板を意図的に加熱せずにスパッタリング法でIn、Sn、Znを主成
分とする酸化物半導体層を形成したときのトランジスタ特性を示す図である。このとき、
電界効果移動度は、18.8cm2/Vsecである。一方、基板を意図的に加熱してI
n、Sn、Znを主成分とする酸化物半導体層を形成すると電界効果移動度を向上させる
ことが可能となる。図28(B)は、基板を200℃に加熱してIn、Sn、Znを主成
分とする酸化物半導体層を形成したときのトランジスタ特性を示す図である。このとき、
電界効果移動度は、32.2cm2/Vsecである。

0295

電界効果移動度は、In、Sn、Znを主成分とする酸化物半導体層を形成した後に熱処
理をすることによって、さらに高めることができる。図28(C)は、In、Sn、Zn
を主成分とする酸化物半導体層を200℃でスパッタリング成膜した後、650℃で熱処
理をしたときのトランジスタ特性を示す図である。このとき、電界効果移動度は、34.
5cm2/Vsecである。

0296

基板を意図的に加熱することによりスパッタリング成膜中の水分が酸化物半導体層中に取
り込まれるのを低減することができる。また、成膜後に熱処理をすることによっても、酸
化物半導体層から水素や水酸基若しくは水分を放出させ除去することができ、上記のよう
に電界効果移動度を向上させることができる。このような電界効果移動度の向上は、脱水
化・脱水素化による不純物の除去のみならず、高密度化により原子間距離が短くなるため
とも推定される。また、酸化物半導体から不純物を除去して高純度化することにより結晶
化を図ることができる。このように高純度化された非単結晶酸化物半導体は、理想的には
100cm2/Vsecを超える電界効果移動度を実現することも可能になると推定され
る。

0297

In、Sn、Znを主成分とする酸化物半導体に酸素イオン注入し、熱処理により該酸
化物半導体に含まれる水素や水酸基若しくは水分を放出させ、その熱処理と同時に又はそ
の後の熱処理により酸化物半導体を結晶化させてもよい。このような結晶化若しくは再結
晶化の処理により結晶性の良い非単結晶酸化物半導体を得ることができる。

0298

基板を意図的に加熱して成膜すること及び/又は成膜後に熱処理することの効果は、電界
効果移動度の向上のみならず、トランジスタのノーマリ・オフ化を図ることにも寄与して
いる。基板を意図的に加熱しないで形成されたIn、Sn、Znを主成分とする酸化物半
導体層をチャネル形成領域としたトランジスタは、閾値電圧がマイナスシフトしてしまう
傾向がある。しかし、基板を意図的に加熱して形成された酸化物半導体層を用いた場合、
この閾値電圧のマイナスシフト化は解消される。つまり、閾値電圧はトランジスタがノー
マリ・オフとなる方向に動き。このような傾向は図28(A)と図28(B)の対比から
も確認することができる。

0299

なお、In、Sn及びZnの比率を変えることによっても閾値電圧を制御することが可能
であり、組成比としてIn:Sn:Zn=2:1:3とすることにより、トランジスタを
ノーマリ・オフ化しやすくすることができる。また、ターゲットの組成比をIn:Sn:
Zn=2:1:3とすることにより結晶性の高い酸化物半導体層を得ることができる。

0300

意図的な基板加熱温度若しくは熱処理温度は、150℃以上、好ましくは200℃以上、
より好ましくは400℃以上であり、より高温で成膜し或いは熱処理することによりトラ
ンジスタのノーマリ・オフ化を図ることが可能となる。

0301

また、意図的に基板を加熱した成膜及び/又は成膜後に熱処理をすることにより、ゲート
バイアスストレスに対する安定性を高めることができる。例えば、2MV/cm、15
0℃、1時間印加の条件において、しきい値電圧ドリフトがそれぞれ±1.5V未満、
好ましくは1.0V未満を得ることができる。

0302

実際に、酸化物半導体層成膜後に加熱処理を行っていない試料1と、650℃の加熱処理
を行った試料2のトランジスタに対してBT試験を行った。

0303

まず基板温度を25℃とし、Vdを10Vとし、トランジスタのVg−Id特性の測定を
行った。次に、基板温度を150℃とし、Vd(ドレインとソースの間の電圧)を0.1
Vとした。次に、ゲート絶縁層608に印加される電界強度が2MV/cmとなるように
Vg(ゲートとソースの間の電圧)に20Vを印加し、そのまま1時間保持した。次に、
Vgを0Vとした。次に、基板温度25℃とし、Vdを10Vとし、トランジスタのVg
−Id測定を行った。これをプラスBT試験という。

0304

同様に、まず基板温度を25℃とし、Vdを10Vとし、トランジスタのVg−Id特性
の測定を行った。次に、基板温度を150℃とし、Vdを0.1Vとした。次に、ゲート
絶縁層608に印加される電界強度が−2MV/cmとなるようにVgに−20Vを印加
し、そのまま1時間保持した。次に、Vgを0Vとした。次に、基板温度25℃とし、V
dを10Vとし、トランジスタのVg−Id測定を行った。これをマイナスBT試験とい
う。

0305

試料1のプラスBT試験の結果を図29(A)に、マイナスBT試験の結果を図29(B
)に示す。また、試料2のプラスBT試験の結果を図30(A)に、マイナスBT試験の
結果を図30(B)に示す。

0306

試料1のプラスBT試験及びマイナスBT試験による閾値電圧の変動は、それぞれ1.8
0V及び−0.42Vであった。また、試料2のプラスBT試験及びマイナスBT試験に
よる閾値電圧の変動は、それぞれ0.79V及び0.76Vであった。
試料1及び試料2のいずれも、BT試験前後における閾値電圧の変動が小さく、信頼性が
高いことがわかる。

0307

熱処理は酸素雰囲気中で行うことができるが、まず窒素若しくは不活性ガス、又は減圧
で熱処理を行ってから酸素を含む雰囲気中で熱処理を行ってもよい。最初に脱水化・脱水
素化を行ってから酸素を酸化物半導体に加えることにより、熱処理の効果をより高めるこ
とができる。また、後から酸素を加えるには、酸素イオンを電界で加速して酸化物半導体
層に注入する方法を適用してもよい。

0308

酸化物半導体中及び該酸化物半導体に積層される膜との界面には、酸素欠損による欠陥が
生成されやすいが、係る熱処理により酸化物半導体中に酸素を過剰に含ませることにより
定常的に生成される酸素欠損を過剰な酸素によって補償することが可能となる。過剰酸
素は主に格子間に存在する酸素であり、その酸素濃度は1×1016/cm3以上2×1
020/cm3以下とすれば、結晶に歪みなどを与えることなく酸化物半導体中に含ませ
ることができる。

0309

また、熱処理によって酸化物半導体に結晶が少なくとも一部に含まれるようにすることに
より、安定な酸化物半導体層を得ることができる。例えば、組成比In:Sn:Zn=1
:1:1のターゲットを用いて、基板を意図的に加熱せずにスパッタリング成膜した酸化
物半導体層は、X線回折(XRD:X−Ray Diffraction)でハローパタ
ンが観測される。この成膜された酸化物半導体層を熱処理することによって結晶化させる
ことができる。熱処理温度は任意であるが、例えば650℃の熱処理を行うことにより、
X線回折により明確な回折ピークを観測することができる。

0310

実際に、In−Sn−Zn−O膜のXRD分析を行った。XRD分析には、Bruker
AXS社製X線回折装置D8 ADVANCEを用い、Out−of−Plane法で
測定した。

0311

XRD分析を行った試料として、試料A及び試料Bを用意した。以下に試料A及び試料B
の作製方法を説明する。

0312

まず、脱水素化処理済みの石英基板上にIn−Sn−Zn−O膜を100nmの厚さで成
膜した。

0313

In−Sn−Zn−O膜は、スパッタリング装置を用い、酸素雰囲気で電力を100W(
DC)として成膜した。ターゲットは、In:Sn:Zn=1:1:1[原子数比]のI
n−Sn−Zn−Oターゲットを用いた。なお、成膜時の基板加熱温度は200℃とした
。このようにして作製した試料を試料Aとした。

0314

次に、試料Aと同様の方法で作製した試料に対し加熱処理を650℃の温度で行った。加
熱処理は、はじめに窒素雰囲気で1時間の加熱処理を行い、温度を下げずに酸素雰囲気で
さらに1時間の加熱処理を行っている。このようにして作製した試料を試料Bとした。

0315

図33に試料A及び試料BのXRDスペクトルを示す。試料Aでは、結晶由来のピークが
観測されなかったが、試料Bでは、2θが35deg近傍及び37deg〜38degに
結晶由来のピークが観測された。

0316

このように、In、Sn、Znを主成分とする酸化物半導体は成膜時に基板を意図的に加
熱すること及び/又は成膜後に熱処理することによりトランジスタの特性を向上させるこ
とができる。

0317

この基板加熱や熱処理は、酸化物半導体にとって悪性の不純物である水素や水酸基を膜中
に含ませないようにすること、或いは膜中から除去する作用がある。すなわち、酸化物半
導体中でドナー不純物となる水素を除去することにより高純度化を図ることができ、それ
によってトランジスタのノーマリ・オフ化を図ることができ、酸化物半導体が高純度化さ
れることによりオフ電流を1aA/μm以下にすることができる。ここで、上記オフ電流
値の単位は、チャネル幅1μmあたりの電流値を示す。

0318

具体的には、図34に示すように、基板温度が125℃の場合には1aA/μm(1×1
0−18A/μm)以下、85℃の場合には100zA/μm(1×10−19A/μm
)以下、室温(27℃)の場合には1zA/μm(1×10−21A/μm)以下にする
ことができる。好ましくは、125℃において100zA/μm(1×10−19A/μ
m)以下に、85℃において10zA/μm(1×10−20A/μm)以下に、室温に
おいて0.1zA/μm(1×10−22A/μm)以下にすることができる。

0319

もっとも、酸化物半導体層の成膜時に水素や水分が膜中に混入しないように、成膜室外部
からのリークや成膜室内内壁からの脱ガスを十分抑え、スパッタガスの高純度化を図る
ことが好ましい。例えば、スパッタガスは水分が膜中に含まれないように露点−70℃以
下であるガスを用いることが好ましい。また、ターゲットそのものに水素や水分などの不
純物が含まれていていないように、高純度化されたターゲットを用いることが好ましい。
In、Sn、Znを主成分とする酸化物半導体は熱処理によって膜中の水分を除去するこ
とができるが、In、Ga、Znを主成分とする酸化物半導体と比べて水分の放出温度
高いため、好ましくは最初から水分の含まれない膜を形成しておくことが好ましい。

0320

また、酸化物半導体層成膜後に650℃の加熱処理を行った試料を用いたトランジスタに
おいて、基板温度と電気的特性の関係について評価した。

0321

測定に用いたトランジスタは、チャネル長Lが3μm、チャネル幅Wが10μm、Lov
が片側3μm(合計6μm)、dWが0μmである。なお、Vdは10Vとした。なお、
基板温度は−40℃、−25℃、25℃、75℃、125℃及び150℃で行った。ここ
で、トランジスタにおいて、ゲート電極と一対の電極との重畳する幅をLovと呼び、酸
化物半導体層に対する一対の電極のはみ出しをdWという。

0322

図31に、Id(実線)及び電界効果移動度(点線)のVg依存性を示す。また、図32
(A)に基板温度と閾値電圧の関係を、図32(B)に基板温度と電界効果移動度の関係
を示す。

0323

図32(A)より、基板温度が高いほど閾値電圧は低くなることがわかる。なお、その範
囲は−40℃〜150℃で0.38V〜−1.08Vであった。

0324

また、図32(B)より、基板温度が高いほど電界効果移動度が低くなることがわかる。
なお、その範囲は−40℃〜150℃で37.4cm2/Vs〜33.4cm2/Vsで
あった。従って、上述の温度範囲において電気的特性の変動が小さいことがわかる。

0325

上記のようなIn、Sn、Znを主成分とする酸化物半導体をチャネル形成領域とするト
ランジスタによれば、オフ電流を1aA/μm以下に保ちつつ、電界効果移動度を30c
m2/Vsec以上、好ましくは40cm2/Vsec以上、より好ましくは60cm2
/Vsec以上とし、LSIで要求されるオン電流の値を満たすことができる。例えば、
L/W=33nm/40nmのFETで、ゲート電圧2.7V、ドレイン電圧1.0Vの
とき12μA以上のオン電流を流すことができる。またトランジスタの動作に求められる
温度範囲においても、十分な電気的特性を確保することができる。このような特性であれ
ば、Si半導体で作られる集積回路の中に酸化物半導体で形成されるトランジスタを混載
しても、動作速度を犠牲にすることなく新たな機能を有する集積回路を実現することがで
きる。

0326

次に、In−Sn−Zn−O膜を酸化物半導体層に用いたトランジスタの一例について、
図26などを用いて説明する。

0327

図26は、コプラナー型であるトップゲートトップコンタクト構造のトランジスタの上
面図及び断面図である。図26(A)にトランジスタの上面図を示す。また、図26(B
)に図26(A)の一点鎖線A−Bに対応する断面A−Bを示す。

0328

図26(B)に示すトランジスタは、基板750と、基板750上に設けられた下地絶縁
層752と、下地絶縁層752の周辺に設けられた保護絶縁層754と、下地絶縁層75
2及び保護絶縁層754上に設けられた高抵抗領域756a及び低抵抗領域756bを有
する酸化物半導体層756と、酸化物半導体層756上に設けられたゲート絶縁層758
と、ゲート絶縁層758を介して酸化物半導体層756と重畳して設けられたゲート電極
760と、ゲート電極760の側面と接して設けられた側壁絶縁物762と、少なくとも
低抵抗領域756bと接して設けられた一対の電極764と、少なくとも酸化物半導体層
756、ゲート電極760及び一対の電極764を覆って設けられた層間絶縁層766と
、層間絶縁層766に設けられた開口部を介して少なくとも一対の電極764の一方と接
続して設けられた配線768と、を有する。

0329

なお、図示しないが、層間絶縁層766及び配線768を覆って設けられた保護膜を有し
ていても構わない。該保護膜を設けることにより、層間絶縁層766の表面伝導に起因し
て生じる微小リーク電流を低減することができ、トランジスタのオフ電流を低減すること
ができる。

0330

次に、上記とは異なるIn−Sn−Zn−O膜を酸化物半導体層に用いたトランジスタの
他の一例について示す。

0331

図27は、本実施の形態で作製したトランジスタの構造を示す上面図及び断面図である。
図27(A)はトランジスタの上面図である。また、図27(B)は図27(A)の一点
鎖線A−Bに対応する断面図である。

0332

図27(B)に示すトランジスタは、基板600と、基板600上に設けられた下地絶縁
層602と、下地絶縁層602上に設けられた酸化物半導体層606と、酸化物半導体層
606と接する一対の電極614と、酸化物半導体層606及び一対の電極614上に設
けられたゲート絶縁層608と、ゲート絶縁層608を介して酸化物半導体層606と重
畳して設けられたゲート電極610と、ゲート絶縁層608及びゲート電極610を覆っ
て設けられた層間絶縁層616と、層間絶縁層616に設けられた開口部を介して一対の
電極614と接続する配線618と、層間絶縁層616及び配線618を覆って設けられ
た保護膜620と、を有する。

0333

基板600としてはガラス基板を、下地絶縁層602としては酸化シリコン膜を、酸化物
半導体層606としてはIn−Sn−Zn−O膜を、一対の電極614としてはタング
テン膜を、ゲート絶縁層608としては酸化シリコン膜を、ゲート電極610としては窒
タンタル膜タングステン膜との積層構造を、層間絶縁層616としては酸化窒化シリ
コン膜とポリイミド膜との積層構造を、配線618としてはチタン膜アルミニウム膜
チタン膜がこの順で形成された積層構造を、保護膜620としてはポリイミド膜を、それ
ぞれ用いた。

0334

なお、図27(A)に示す構造のトランジスタにおいて、ゲート電極610と一対の電極
614との重畳する幅をLovという。同様に、酸化物半導体層606に対する一対の電
極614のはみ出しをdWという。

0335

さらに、本実施の形態におけるトランジスタの作製方法例として、図5(A)に示すトラ
ンジスタの作製方法例について、図6(A)乃至図6(E)を用いて説明する。図6(A
)乃至図6(E)は、図5(A)に示すトランジスタの作製方法例を説明するための断面
模式図である。

0336

まず、図6(A)に示すように、基板400aを準備し、基板400aの上に第1の導電
膜を形成し、第1の導電膜の一部をエッチングすることにより導電層401aを形成する

0337

例えば、スパッタリング法を用いて導電層401aに適用可能な材料の膜を形成すること
により第1の導電膜を形成することができる。また、導電層401aに適用可能な材料の
膜を積層させ、第1の導電膜を形成することもできる。

0338

なお、スパッタリングガスとして、例えば水素、水、水酸基、又は水素化物などの不純物
が除去された高純度ガスを用いることにより、形成される膜の上記不純物濃度を低減する
ことができる。

0339

なお、スパッタリング法を用いて膜を形成する前に、スパッタリング装置の予備加熱室
予備加熱処理を行ってもよい。上記予備加熱処理を行うことにより、水素、水分などの
不純物を脱離することができる。

0340

また、スパッタリング法を用いて膜を形成する前に、例えばアルゴン、窒素、ヘリウム
又は酸素雰囲気下で、ターゲット側に電圧を印加せずに、基板側にRF電源を用いて電圧
を印加し、プラズマを形成して被形成面を改質する処理(逆スパッタともいう)を行って
もよい。逆スパッタを行うことにより、被形成面に付着している粉状物質パーティクル
ごみともいう)を除去することができる。

0341

また、スパッタリング法を用いて膜を形成する場合、吸着型真空ポンプなどを用いて、
膜を形成する成膜室内の残留水分を除去することができる。吸着型の真空ポンプとしては
、例えばクライオポンプイオンポンプ、又はチタンサブリメーションポンプなどを用い
ることができる。また、コールドトラップを設けたターボ分子ポンプを用いて成膜室内の
残留水分を除去することもできる。

0342

また、上記導電層401aの形成方法のように、本実施の形態におけるトランジスタの作
製方法例において、膜の一部をエッチングして層を形成する場合、例えば、フォトリソ
ラフィ工程により膜の一部の上にレジストマスクを形成し、レジストマスクを用いて膜を
エッチングすることにより、層を形成することができる。なお、この場合、層の形成後に
レジストマスクを除去する。

0343

また、インクジェット法を用いてレジストマスクを形成してもよい。インクジェット法を
用いることにより、フォトマスクが不要になるため、製造コストを低減することができる
。また、透過率の異なる複数の領域を有する露光マスク多階調マスクともいう)を用い
てレジストマスクを形成してもよい。多階調マスクを用いることにより、異なる厚さの領
域を有するレジストマスクを形成することができ、トランジスタの作製に使用するレジ
マスクの数を低減することができる。

0344

次に、図6(B)に示すように、導電層401aの上に第1の絶縁膜を形成することによ
り絶縁層402aを形成する。

0345

例えば、スパッタリング法やプラズマCVD法などを用いて絶縁層402aに適用可能な
材料の膜を形成することにより第1の絶縁膜を形成することができる。また、絶縁層40
2aに適用可能な材料の膜を積層させることにより第1の絶縁膜を形成することもできる
。また、高密度プラズマCVD法(例えばμ波(例えば、周波数2.45GHzのμ波)
を用いた高密度プラズマCVD法)を用いて絶縁層402aに適用可能な材料の膜を形成
することにより、絶縁層402aを緻密にすることができ、絶縁層402aの絶縁耐圧
向上させることができる。

0346

次に、図6(C)に示すように、絶縁層402aの上に酸化物半導体層を形成し、その後
酸化物半導体層の一部をエッチングすることにより酸化物半導体層403aを形成する。

0347

例えば、スパッタリング法を用いて酸化物半導体層403aに適用可能な酸化物半導体材
料の膜を形成することにより酸化物半導体層を形成することができる。なお、希ガス雰囲
気下、酸素雰囲気下、又は希ガスと酸素の混合雰囲気下で酸化物半導体層を形成してもよ
い。

0348

また、スパッタリングターゲットとして、In2O3:Ga2O3:ZnO=1:1:1
mol数比]の組成比である酸化物ターゲットを用いて酸化物半導体層を形成すること
ができる。また、例えば、In2O3:Ga2O3:ZnO=1:1:2[mol数比]
の組成比である酸化物ターゲットを用いて酸化物半導体層を形成してもよい。

0349

また、酸化物半導体としてIn−Sn−Zn−O系の材料を用いる場合、用いるターゲッ
トの組成比は、In:Sn:Znが原子数比で、1:2:2、2:1:3、1:1:1、
又は20:45:35などとなる酸化物ターゲットを用いる。なお、In−Sn−Zn系
酸化物は、ITZOということができる。

0350

また、スパッタリング法を用いて酸化物半導体層を形成する際に、基板400aを減圧状
態にし、基板400aを100℃以上600℃以下、好ましくは200℃以上400℃以
下に加熱してもよい。基板400aを加熱することにより、酸化物半導体層の上記不純物
濃度を低減することができ、また、スパッタリング法による酸化物半導体層の損傷を軽減
することができる。

0351

次に、図6(D)に示すように、絶縁層402a及び酸化物半導体層403aの上に第2
の導電膜を形成し、第2の導電膜の一部をエッチングすることにより導電層405a及び
導電層406aを形成する。

0352

例えば、スパッタリング法などを用いて導電層405a及び導電層406aに適用可能な
材料の膜を形成することにより第2の導電膜を形成することができる。また、導電層40
5a及び導電層406aに適用可能な材料の膜を積層させることにより第2の導電膜を形
成することもできる。

0353

次に、図6(E)に示すように、酸化物半導体層403aに接するように絶縁層407a
を形成する。

0354

例えば、希ガス(代表的にはアルゴン)雰囲気下、酸素雰囲気下、又は希ガスと酸素の混
合雰囲気下で、スパッタリング法を用いて絶縁層407aに適用可能な膜を形成すること
により、絶縁層407aを形成することができる。スパッタリング法を用いて絶縁層40
7aを形成することにより、トランジスタのバックチャネルとしての機能を有する酸化物
半導体層403aの部分の抵抗の低下を抑制することができる。また、絶縁層407aを
形成する際の基板温度は、室温以上300℃以下であることが好ましい。

0355

また、絶縁層407aを形成する前にN2O、N2、又はArなどのガスを用いたプラズ
マ処理を行い、露出している酸化物半導体層403aの表面に付着した吸着水などを除去
してもよい。プラズマ処理を行った場合、その後、大気に触れることなく、絶縁層407
aを形成することが好ましい。

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