図面 (/)

技術 半導体装置

出願人 株式会社半導体エネルギー研究所
発明者 黒川義元
出願日 2019年12月3日 (1年0ヶ月経過) 出願番号 2019-218590
公開日 2020年3月26日 (9ヶ月経過) 公開番号 2020-047936
状態 未査定
技術分野 DRAM MOSIC,バイポーラ・MOSIC 半導体メモリ
主要キーワード 連続接合 バックチャネル領域 キャリア発生源 微小ボイド 反転モード 遮断領域 基板到達 酸素割合
関連する未来課題
重要な関連分野

この項目の情報は公開日時点(2020年3月26日)のものです。
また、この項目は機械的に抽出しているため、正しく解析できていない場合があります

図面 (12)

課題

データの保持時間を長くすることができる記憶装置の提供。

解決手段

第1トランジスタと、第1配線ゲートとの電気的な接続が前記第1トランジスタにより制御される第2トランジスタと、第2配線とゲートとの電気的な接続が前記第2トランジスタにより制御される第3トランジスタと、を有し、前記第1トランジスタのオフ電流は、前記第3トランジスタよりも小さく、前記第2トランジスタのリーク電流は、前記第3トランジスタよりも小さい記憶装置。

概要

背景

新たな半導体として、酸化物半導体と呼ばれる、半導体特性を示す金属酸化物に注目が集
まっている。酸化物半導体を用いたトランジスタの開発は日々進められており、例えば、
下記の特許文献1では、当該トランジスタを非導通状態とすることで浮遊状態となるノー
ドに、データを保持する記憶素子の構成について開示されている。

概要

データの保持時間を長くすることができる記憶装置の提供。第1トランジスタと、第1配線ゲートとの電気的な接続が前記第1トランジスタにより制御される第2トランジスタと、第2配線とゲートとの電気的な接続が前記第2トランジスタにより制御される第3トランジスタと、を有し、前記第1トランジスタのオフ電流は、前記第3トランジスタよりも小さく、前記第2トランジスタのリーク電流は、前記第3トランジスタよりも小さい記憶装置。

目的

本発明の一態様は、データの保持時間を長くすること
ができる記憶装置の提供を、課題の一つとする

効果

実績

技術文献被引用数
0件
牽制数
0件

この技術が所属する分野

(分野番号表示ON)※整理標準化データをもとに当社作成

ライセンス契約や譲渡などの可能性がある特許掲載中! 開放特許随時追加・更新中 詳しくはこちら

請求項1

第1のトランジスタ乃至第3のトランジスタを有し、前記第1のトランジスタのソース又はドレインの一方は、第1の配線電気的に接続され、前記第1のトランジスタのソース又はドレインの他方は、前記第2のトランジスタのゲートに電気的に接続され、前記第2のトランジスタのソース又はドレインの一方は、第2の配線に電気的に接続され、前記第2のトランジスタのソース又はドレインの他方は、前記第3のトランジスタのゲートに電気的に接続され、前記第3のトランジスタのソース又はドレインの一方は、第3の配線に電気的に接続され、前記第3のトランジスタのソース又はドレインの他方は、第4の配線に電気的に接続される半導体装置

請求項2

第1のトランジスタ乃至第3のトランジスタを有し、前記第1のトランジスタのソース又はドレインの一方は、第1の配線に電気的に接続され、前記第1のトランジスタのソース又はドレインの他方は、前記第2のトランジスタのゲートに電気的に接続され、前記第2のトランジスタのソース又はドレインの一方は、第2の配線に電気的に接続され、前記第2のトランジスタのソース又はドレインの他方は、前記第3のトランジスタのゲートに電気的に接続され、前記第3のトランジスタのソース又はドレインの一方は、第3の配線に電気的に接続され、前記第3のトランジスタのソース又はドレインの他方は、第4の配線に電気的に接続され、前記第3の配線からデータが読み出される半導体装置。

技術分野

0001

本発明の一態様は半導体装置に関する。特に本発明の一態様は、記憶装置と、当該記憶装
置を用いた半導体装置に関する。

背景技術

0002

新たな半導体として、酸化物半導体と呼ばれる、半導体特性を示す金属酸化物に注目が集
まっている。酸化物半導体を用いたトランジスタの開発は日々進められており、例えば、
下記の特許文献1では、当該トランジスタを非導通状態とすることで浮遊状態となるノー
ドに、データを保持する記憶素子の構成について開示されている。

先行技術

0003

特開2011−171702号公報

発明が解決しようとする課題

0004

ところで、記憶装置の低消費電力化高速動作を実現するためには、また、記憶装置にお
ける集積度の向上を実現するためには、記憶装置に用いられるトランジスタなどの半導体
素子微細化を推し進める必要がある。しかし、チャネル長が数十nm程度になるまでト
ランスタのサイズを縮小していくと、スケーリング則に従いゲート絶縁膜膜厚も小さ
くなるため、トンネル電流の発生により、ゲート電極半導体膜との間に流れるリーク電
流が大きくなる。よって、ノードへの電荷蓄積によりデータが書き込まれる記憶装置で
は、当該ノードにトランジスタのゲート電気的に接続されている場合、微細化により上
記トランジスタのリーク電流が大きくなると、蓄積された電荷がリークしやすく、データ
の保持時間を長く確保することが難しい。

0005

また、nチャネル型のトランジスタを介して記憶装置のメモリセル内部のノードに与えら
れるハイレベル電位は、当該トランジスタの閾値電圧分降下する。よって、消費電力
低減するために記憶装置の電源電圧を小さくすると、メモリセル内部のノードにおける電
位が低くなりすぎて、メモリセルから読み出される信号の論理値が変化するため、データ
信頼性が低下しやすい。

0006

上述したような技術的背景のもと、本発明の一態様は、データの保持時間を長くすること
ができる記憶装置の提供を、課題の一つとする。或いは、本発明の一態様は、正常な動作
を確保しつつ、低消費電力化を実現できる記憶装置の提供を、課題の一つとする。

0007

また、本発明の一態様は、正常な動作を確保しつつ、低消費電力化を実現できる半導体装
置の提供を、課題の一つとする。

課題を解決するための手段

0008

本発明の一態様では、データを読み出すためのトランジスタのリーク電流によって、当該
トランジスタのゲートに接続されたノードから電荷がリークするのを防ぐために、上記ト
ランジスタと上記ノードの間に、リーク電流が上記トランジスタよりも小さい別のトラン
ジスタを、新たに設けるものとする。そして、リーク電流が小さいトランジスタにおける
、ゲートと、ソースまたはドレインとの間の信号の伝達により、上記ノードが保持してい
る信号が、データを読み出すためのトランジスタのゲートに送られるものとする。

0009

本発明の一態様では、リーク電流が小さいトランジスタを記憶装置に設けることによって
、データを読み出すためのトランジスタのリーク電流が大きくなったとしても、ノードに
蓄積された電荷がリークするのを防ぐことができる。よって、データを読み出すためのト
ランジスタを微細化しても、データの保持時間の長さを確保することができる。

0010

また、本発明の一態様にかかる記憶装置は、データを含む信号に従ってノードへの電荷の
蓄積を制御するトランジスタを、さらに有する。そして、上記トランジスタは、チャネル
形成領域をシリコン膜またはシリコン基板に有するトランジスタに比べて、オフ電流が著
しく小さいものとする。上記構成により、上記トランジスタが非導通状態のとき、電荷が
蓄積されるノードは他の電極配線との間における絶縁性が極めて高い浮遊状態になる。
よって、上記トランジスタが非導通状態のとき、上記ノードにおいて、データを含む信号
の電位が保持されるため、データの保持時間の長さを確保することができる。

0011

シリコンよりもバンドギャップが広く、真性キャリア密度がシリコンよりも低い半導体膜
に、チャネル形成領域を有するトランジスタは、通常のシリコンやゲルマニウムなどの半
導体にチャネル形成領域を有するトランジスタに比べて、オフ電流を極めて小さくするこ
とができるので、ノードへの電荷の蓄積を制御するトランジスタとして用いるのに適して
いる。シリコンよりもバンドギャップが広く、真性キャリア密度をシリコンよりも低くで
きる半導体としては、例えば、シリコンの2倍以上の大きなバンドギャップを有する、酸
化物半導体、炭化シリコン窒化ガリウムなどが挙げられる。

0012

そして、上記ノードが浮遊状態にあることで、上記ノードにゲートが接続された、リーク
電流が小さいトランジスタの、ソースとゲートの間に形成される容量Cの容量結合により
、リーク電流が小さいトランジスタのソース及びドレインの一方がローレベルからハイ
ベルに上昇するのに伴い、リーク電流が小さいトランジスタのゲートの電位も上昇する。

0013

よって、上記信号の電位がハイレベルである場合において、当該電位に対し、ノードへの
電荷の蓄積を制御するトランジスタの閾値電圧分、上記ノードの電位が降下していたとし
ても、上記動作により上記ノードの電位を上昇させることができる。よって、上記ノード
にゲートが接続された、リーク電流が小さいトランジスタのゲート電圧を閾値電圧よりも
十分大きくすることができ、リーク電流が小さいトランジスタの導通状態を確保すること
ができる。したがって、本発明の一態様に係る記憶装置では、記憶装置に供給される電源
電圧が小さくなったとしても、記憶装置を正常に動作させることができ、よって、データ
の信頼性が低下するのを防ぐことができる。

0014

具体的に、本発明の一態様にかかる記憶装置は、第1トランジスタと、第1配線とゲート
との電気的な接続が第1トランジスタにより制御される第2トランジスタと、第2配線と
ゲートとの電気的な接続が第2トランジスタにより制御される第3トランジスタと、を有
し、第1トランジスタのオフ電流は、第3トランジスタよりも小さく、第2トランジスタ
のリーク電流は、第3トランジスタよりも小さい。

発明の効果

0015

本発明の一態様により、データの保持時間が長い記憶装置を提供することができる。或い
は、本発明の一態様により、正常な動作を確保しつつ、低消費電力化を実現する記憶装置
を提供することができる。

0016

また、本発明の一態様にかかる上記記憶装置を用いることで、正常な動作を確保しつつ、
低消費電力化を実現する半導体装置を提供することができる。

図面の簡単な説明

0017

メモリセルの構成を示す図。
メモリセルの動作を模式的に示す図。
メモリセルのタイミングチャート
メモリセルの構成を示す図。
セルアレイの構成を示す図。
セルアレイのタイミングチャート。
セルアレイの構成を示す図。
記憶装置のブロック図。
メモリセルの上面図。
メモリセルの断面図。
電子機器の図。

実施例

0018

以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は
以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び
詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明
は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。

0019

なお、本発明の一態様の半導体装置は、マイクロプロセッサ画像処理回路、半導体表示
装置用コントローラ、DSP(Digital Signal Processor)
マイクロコントローラ、2次電池などのバッテリー制御回路または保護回路などの、
記憶装置を用いた各種半導体集積回路をその範疇に含む。また、本発明の一態様の半導体
装置は、上記半導体集積回路を用いたRFタグ半導体表示装置などの各種装置を、その
範疇に含む。半導体表示装置には、液晶表示装置有機発光素子に代表される発光素子
画素に備えた発光装置電子ペーパーDMD(Digital Micromirr
or Device)、PDP(Plasma Display Panel)、FED
(Field Emission Display)等や、記憶装置を駆動回路に有して
いるその他の半導体表示装置が、その範疇に含まれる。

0020

なお、本明細書において接続とは電気的な接続を意味しており、電流、電圧または電位が
、供給可能、或いは伝送可能な状態に相当する。従って、接続している状態とは、直接接
続している状態を必ずしも指すわけではなく、電流、電圧または電位が、供給可能、或い
は伝送可能であるように、配線、抵抗ダイオード、トランジスタなどの回路素子を介し
て電気的に接続している状態も、その範疇に含む。

0021

また、トランジスタのソースとは、活性層として機能する半導体膜の一部であるソース領
域、或いは上記半導体膜に電気的に接続されたソース電極を意味する。同様に、トランジ
スタのドレインとは、活性層として機能する半導体膜の一部であるドレイン領域、或いは
上記半導体膜に電気的に接続されたドレイン電極を意味する。また、ゲートはゲート電極
を意味する。

0022

トランジスタが有するソースとドレインは、トランジスタのチャネル型及び各端子に与え
られる電位の高低によって、その呼び方が入れ替わる。一般的に、nチャネル型トランジ
スタでは、低い電位が与えられる端子がソースと呼ばれ、高い電位が与えられる端子がド
レインと呼ばれる。また、pチャネル型トランジスタでは、低い電位が与えられる端子が
ドレインと呼ばれ、高い電位が与えられる端子がソースと呼ばれる。本明細書では、便宜
上、ソースとドレインとが固定されているものと仮定して、トランジスタの接続関係を説
明する場合があるが、実際には上記電位の関係に従ってソースとドレインの呼び方が入れ
替わる。

0023

〈メモリセルの構成例1〉
まず、本発明の一態様に係る記憶装置が有する、メモリセルの構成例について説明する。
図1に、本発明の一態様に係る記憶装置の、メモリセル10の構成を例示する。本発明の
一態様に係る記憶装置は、メモリセル10を単数または複数有する。

0024

図1に示すメモリセル10は、トランジスタ11と、トランジスタ12と、トランジスタ
13とを少なくとも有する。また、図1では、メモリセル10が容量素子14を有する場
合を例示している。トランジスタ12のゲートと半導体膜の間に形成される容量が、デー
タを保持するのに十分な大きさを有する場合、必ずしも容量素子14をメモリセル10に
設ける必要はない。

0025

トランジスタ11は、データを含む信号が入力される配線WDと、メモリセル10内のノ
ードN1との電気的な接続を、配線WGに入力される電位に従って制御する機能を有する
。すなわち、トランジスタ11は、ノードN1への電荷の蓄積を制御する機能を有する。
具体的に、図1では、トランジスタ11のゲートが配線WGに接続されており、トランジ
スタ11のソース及びドレインが、一方は配線WDに接続されており、他方はノードN1
に接続されている。データを含む信号の電位がトランジスタ11を介してノードN1に供
給されることで、当該電位に対応する電荷がノードN1に蓄積され、メモリセル10への
データの書き込みが行われる。

0026

トランジスタ12は、ノードN1の電位に従って、配線RGと、メモリセル10内のノー
ドN2との電気的な接続を制御する機能を有する。具体的に、図1では、トランジスタ1
2のゲートがノードN1に相当し、トランジスタ12のソース及びドレインが、一方は配
線RGに接続されており、他方はノードN2に接続されている。ノードN1の電位に従っ
てトランジスタ12が導通状態になると、配線RGの電位がノードN2に与えられ、ノー
ドN1の電位に従ってトランジスタ12が非導通状態になると、配線RGの電位がノード
N2に与えられないことから、トランジスタ12は、ゲートとソースまたはドレインとの
間で信号の伝達を行い、それにより、ノードN1からノードN2に、データを書き込む機
能を有すると言える。

0027

トランジスタ13は、ノードN2の電位に従って、導通または非導通の状態が選択される
。よって、トランジスタ13の導通または非導通の状態、すなわち動作状態には、メモリ
セル10に書き込まれたデータの論理値が反映されており、当該動作状態を、トランジス
タ13のドレイン電流、或いは、トランジスタ13のソースまたはドレインの電位から読
み取ることにより、メモリセル10に書き込まれたデータを読み出すことができる。具体
的に、図1では、トランジスタ13のゲートがノードN2に相当し、トランジスタ13の
ソース及びドレインが、一方は配線VSに接続されており、他方は配線RDに接続されて
いる。

0028

なお、図1では、メモリセル10が、ノードN1に接続された容量素子14を有する場合
を例示しており、容量素子14によりノードN1の電位が保持される。

0029

そして、本発明の一態様では、トランジスタ11のオフ電流は著しく小さいものとする。
シリコンよりもバンドギャップが広く、真性キャリア密度がシリコンよりも低い半導体膜
に、チャネル形成領域が形成されるトランジスタは、通常のシリコンやゲルマニウムなど
の半導体で形成されたトランジスタに比べて、オフ電流を著しく小さくすることが可能で
ある。よって、上記トランジスタはトランジスタ11として用いるのに好適である。この
ような半導体としては、例えば、シリコンの2倍以上の大きなバンドギャップを有する、
酸化物半導体、窒化ガリウムなどが挙げられる。

0030

トランジスタ11のオフ電流が著しく小さいことにより、トランジスタ11が非導通状態
のとき、トランジスタ11のソース及びドレインの他方は他の電極や配線との間における
絶縁性が極めて高い浮遊状態になる。そのため、ノードN1に保持されている電荷がリー
クするのを防ぐことができ、データを含む信号の電位がノードN1において保持される。

0031

なお、特に断りがない限り、本明細書でオフ電流とは、遮断領域においてトランジスタの
ソースとドレイン間に流れる電流を意味する。

0032

また、本発明の一態様では、トランジスタ12のゲートと半導体膜との間に流れるリーク
電流が、トランジスタ13のリーク電流よりも小さいものとする。ノードN1がトランジ
スタ13のゲートに直接接続されている場合、ノードN1に蓄積されている電荷が、トラ
ンジスタ13のリーク電流によりリークしやすいが、本発明の一態様のように、リーク電
流が小さいトランジスタ12のゲートをノードN1とし、ソース及びドレインの他方をノ
ードN2、すなわちトランジスタ13のゲートに接続することで、ノードN1からの電荷
のリークを防ぐことができる。よって、データを読み出すためのトランジスタ13を微細
化することで、トランジスタ13のリーク電流が大きくなったとしても、データの保持時
間の長さを確保することができる。

0033

具体的に、トランジスタ12のリーク電流は、10yA以下、好ましくは1yA以下とす
ればよい。このリーク電流を満たすためには、トランジスタ13のゲート絶縁膜と比較し
て、トランジスタ12のゲート絶縁膜を厚く設けることが好適である。

0034

なお、トランジスタ12のゲート絶縁膜を介したリーク電流が10yA以下とすることは
、ノードN2における電荷の保持に求められる保持時間をもとに算出すればよい。具体的
には電荷Qを約10年間(t≒3×108s)保持するために必要なリーク電流Iは、ノ
ードN2の静電容量Cを10fFとし、許容される電圧の変化ΔVを0.3Vとすると、
式(1)をもとにして10yA以下であると見積もることができる。

0035

Q=C×V>I×t (1)

0036

この電荷の保持に必要なリーク電流10yA以下を満たすゲート絶縁膜の膜厚は、チャ
ル幅およびチャネル長が共に1μmのトランジスタにおいて、ゲート絶縁膜の材料を酸化
珪素換算すると、約6nm以上であると見積もることができる。

0037

なお、ゲート絶縁膜の膜厚の見積もりは、非特許文献『Kazunari Ishima
ru、「45nm/32nm CMOS−Challenge and perspec
tive」、Solid−State Electronics、2008年、第52巻
、p.1266−1273』のfig.9におけるグラフを用いて、説明することができ
る。

0038

この非特許文献のfig.9は、横軸酸化珪素に換算したゲート絶縁膜の膜厚(以下、
単にゲート絶縁膜の膜厚という)(nm)、縦軸単位面積当たりのリーク電流(A/c
m2)としたグラフを示している。このグラフにおけるゲート絶縁膜の膜厚に対するリー
ク電流を示す直線の勾配から膜厚1nm増加するごとに単位面積当たりのリーク電流が4
桁程度減少すると見積もることができる。非特許文献のfig.9によると、ゲート絶縁
膜の膜厚2nmにおけるリーク電流は、1×10−1(A/cm2)、すなわち1×10
−9(A/μm2)と見積もることができ、この値をもとに前述の膜厚1nm増加するご
とに単位面積当たりのリーク電流が減少することを加味すると、ゲート絶縁膜の膜厚が約
5nmであるときの単位面積あたりのリーク電流を、約1×10−21A/μm2、ゲー
絶縁膜の膜厚が約6nmであるときの単位面積あたりのリーク電流を、約1×10−2
5A/μm2、と見積もることができる。この単位面積あたりのリーク電流の値から、チ
ネル幅およびチャネル長が共に1μmのトランジスタでのリーク電流を10yA以下と
するためのゲート絶縁膜の膜厚は、約6nm以上であると見積もることができる。なおト
ランジスタ13におけるゲート絶縁膜の膜厚は2nm以下で作製されるため、トランジス
タ12のゲート絶縁膜の膜厚のほうが膜厚は厚い構成となる。

0039

〈記憶装置の動作例〉
次いで、図1に示したメモリセル10の、動作の一例について説明する。図2に、図1
示したメモリセル10の動作の一例を、模式的に示す。ただし、図2では、トランジスタ
11乃至トランジスタ13がnチャネル型である場合を例示している。また、図3に、配
線WG、配線WD、配線RD、配線RG、ノードN1、及びノードN2における電位のタ
イミンチャートを一例として示す。

0040

まず、データの書き込みを行う際の、メモリセル10の動作について、図2(A)を用い
て説明する。図2(A)及び図3に示すように、期間t1において、配線WGにハイレベ
ルの電位VDDが供給される。また、図2(A)及び図3では、論理値”1”のデータを
含む信号の電位が、配線WDに供給される場合を例示している。具体的に、配線WDには
ハイレベルの電位(例えばVDD)が供給される。

0041

よって、期間t1では、トランジスタ11が導通状態になるため、配線WDの電位VDD
がトランジスタ12のゲート、すなわちノードN1に、トランジスタ11を介して供給さ
れる。具体的に、ノードN1は、電位VDDからトランジスタ11の閾値電圧Vthを差
し引いた電位(VDD−Vth)となる。

0042

なお、論理値”0”のデータを含む信号の電位が、配線WDに供給される場合、具体的に
配線WDには、ローレベルの電位(例えば接地電位である電位GND)が供給され、ノー
ドN1は電位GNDとなる。

0043

なお、ノードN2は期間t1の前にはローレベルの電位(例えば接地電位であるGND)
に保たれているものとし、また、期間t1では、配線RGにローレベルの電位(例えば接
地電位である電位GND)が供給されているため、トランジスタ12の動作状態にかかわ
らず、ノードN2は電位GNDを維持する。よって、期間t1では、トランジスタ13は
非導通状態にあり、配線VSと配線RDとは電気的に分離された状態にある。

0044

また、期間t1では、配線VS及び配線RDに、ローレベルの電位(例えば接地電位であ
る電位GND)が供給されている。

0045

そして、期間t1の終了直前に、配線WGに電位GNDが供給され、トランジスタ11は
非導通状態となる。トランジスタ11が非導通状態となることで、ノードN1において電
位(VDD−Vth)が保持される。

0046

次いで、期間t2の直前に配線RDに電位VDDが供給される。

0047

次いで、期間t2では、図2(B)及び図3に示すように、配線WGに電位GNDが供給
されているため、トランジスタ11は非導通状態にある。また、図3では、期間t2にお
いて配線WDに電位GNDが供給されている場合を例示しているが、期間t2において配
線WDに供給される電位は、トランジスタ11の非導通状態を維持できるような電位、具
体的には、配線WGの電位と同じか、それより高い電位であれば良い。

0048

また、期間t2では、図2(B)及び図3に示すように、配線RGの電位を、電位GND
から電位VDDまで上昇させる。そして、トランジスタ11は非導通状態にあるため、ノ
ードN1は浮遊状態にある。よって、トランジスタ12のソースとゲートの間に形成され
る容量Cにより、配線RGの電位の上昇に伴い、ノードN1の電位も上昇を開始する。そ
して、ノードN1の電位は、理想的には、電位(VDD−Vth)に、電位GNDと電位
VDDの差分に相当する電圧が加算されることで得られる電位(2VDD−Vth)にま
で上昇する。すなわち、本発明の一態様では、期間t1の終了時において、トランジスタ
12のゲートが、電位VDDからトランジスタ11の閾値電圧Vthだけ降下した電位だ
ったとしても、期間t2では、トランジスタ12のゲートの電位を上記動作により上昇さ
せることができる。よって、トランジスタ12は、ゲート電圧が閾値電圧よりも十分大き
くなるため、導通状態となる。そのため、トランジスタ12の閾値電圧による電位の降下
を抑えつつ、配線RGの電位VDDをノードN2に供給することができる。

0049

そして、トランジスタ13は、ノードN2が電位VDDとなることで導通状態となるため
、配線VSの電位GNDが配線RDに供給される。

0050

なお、期間t2におけるノードN1の理想的な電位の上昇幅は、電位GNDと電位VDD
の差分に相当する電圧であるが、実際には、ノードN1の電位の上昇幅は、ノードN1に
付加された容量素子14とトランジスタ12のソースとゲートの間に形成される容量Cと
の、容量比によって変わる。具体的には、容量素子14の容量値が容量Cの容量値に比べ
て小さいほど、ノードN1の電位の上昇幅は大きくなり、逆に、容量素子14の容量値が
容量Cの容量値に比べて大きいほど、ノードN1の電位の上昇幅は小さくなる。したがっ
て、トランジスタ12の閾値電圧による電位の降下を抑えつつ、配線RGの電位VDDを
ノードN2に供給するためには、トランジスタ12のゲート電圧が閾値電圧よりも十分大
きくなる程度に、容量Cの容量値に比べて容量素子14の容量値を小さくすることが望ま
しい。

0051

また、期間t1において、論理値”0”のデータを含む信号の電位が配線WDに供給され
、ノードN1が電位GNDである場合、トランジスタ12は弱反転モードにある。また、
論理値”1”のデータを含む信号の電位が配線WDに供給され、ノードN1が電位VDD
−Vthである場合、トランジスタ12は強反転モードにある。そして、期間t2におい
て、弱反転モードにあるトランジスタ12の方が、強反転モードにあるトランジスタ12
よりも、ノードN1の電位の上昇に寄与する容量Cが十分小さい。そのため、ノードN1
が電位GNDである場合、期間t2におけるノードN1の電位の上昇幅は小さいため、ト
ランジスタ13は非導通状態を維持する。よって、配線VSと配線RDとは電気的に分離
された状態にあり、配線RDは電位VDDに保たれる。

0052

よって、配線RDの電位には、トランジスタ13の動作状態、さらにはメモリセル10に
書き込まれたデータの論理値が反映されており、当該電位から、メモリセル10に書き込
まれたデータを読み出すことができる。

0053

本発明の一態様に係る記憶装置では、記憶装置に供給する電源電圧が小さくなり、メモリ
セルの各種配線に供給される電位VDDと電位GNDとの電位差が小さくなったとしても
、上述したように、期間t2においてトランジスタ12のゲート電圧を閾値電圧よりも十
分大きくすることができるため、メモリセル内部のノードにおける電位が低くなりすぎる
ことを防ぐことができる。よって、メモリセル10から読み出される信号の論理値が変化
することを防ぎ、データの信頼性が低下するのを防ぐことができる。

0054

〈メモリセルの構成例2〉
次いで、図1に示すメモリセル10とは異なる、本発明の一態様に係る記憶装置が有する
、メモリセルの構成例について説明する。図4(A)に、本発明の一態様に係る記憶装置
の、メモリセル10の構成を例示する。

0055

図4(A)に示すメモリセル10は、トランジスタ11と、トランジスタ12と、トラン
ジスタ13とを少なくとも有する点において、図1に示すメモリセル10と構成が同じで
ある。ただし、図4(A)では、配線WDが、配線RDとしての機能を有する点において
図1に示すメモリセル10と構成が異なる。

0056

具体的に、図4(A)に示すメモリセル10では、トランジスタ11のゲートが配線WG
に接続されており、トランジスタ11のソース及びドレインが、一方は配線WDに接続さ
れており、他方はノードN1に接続されている。また、トランジスタ12のゲートがノー
ドN1に相当し、トランジスタ12のソース及びドレインが、一方は配線RGに接続され
ており、他方はノードN2に接続されている。また、トランジスタ13のゲートがノード
N2に相当し、トランジスタ13のソース及びドレインが、一方は配線VSに接続されて
おり、他方は配線WDに接続されている。

0057

図4(A)に示すメモリセル10では、期間t1において、データを含む信号の電位が配
線WDに供給される。そして、期間t2の直前に、配線WDに電位VDDが供給され、期
間t2では、上記データの論理値が反映された電位が、具体的には、トランジスタ13の
動作状態が反映された電位が、配線WDに供給される。当該電位から、メモリセル10に
書き込まれたデータを読み出すことができる。

0058

次いで、図1に示すメモリセル10とは異なる、本発明の一態様に係る記憶装置が有する
、メモリセルの構成例について説明する。図4(B)に、本発明の一態様に係る記憶装置
の、メモリセル10の構成を例示する。

0059

図4(B)に示すメモリセル10は、トランジスタ11と、トランジスタ12と、トラン
ジスタ13とを少なくとも有する点において、図1に示すメモリセル10と構成が同じで
ある。ただし、図4(B)では、配線WDが、配線VSとしての機能を有する点において
図1に示すメモリセル10と構成が異なる。

0060

具体的に、図4(B)に示すメモリセル10では、トランジスタ11のゲートが配線WG
に接続されており、トランジスタ11のソース及びドレインが、一方は配線WDに接続さ
れており、他方はノードN1に接続されている。また、トランジスタ12のゲートがノー
ドN1に相当し、トランジスタ12のソース及びドレインが、一方は配線RGに接続され
ており、他方はノードN2に接続されている。また、トランジスタ13のゲートがノード
N2に相当し、トランジスタ13のソース及びドレインが、一方は配線WDに接続されて
おり、他方は配線RDに接続されている。

0061

図4(B)に示すメモリセル10では、期間t1において、データを含む信号の電位が配
線WDに供給される。そして、期間t2では、配線WDを電位VSSとする。

0062

なお、図4(A)及び図4(B)では、メモリセル10が容量素子14を有する場合を例
示している。図4(A)及び図4(B)に示すメモリセル10でも、図1に示すメモリセ
ル10と同様に、トランジスタ12のゲートと半導体膜の間に形成される容量が、データ
を保持するのに十分な大きさを有する場合、必ずしも容量素子14をメモリセル10に設
ける必要はない。

0063

〈記憶装置の構成例1〉
次いで、複数のメモリセル10を有する記憶装置の構成と、その駆動方法の一例について
説明する。

0064

図5に、メモリセル10を複数有するセルアレイ20の、回路図の一例を示す。ただし、
図5では、図1に示すメモリセル10を複数有するセルアレイ20の回路図を、例示して
いる。

0065

図5に示すセルアレイ20では、複数の配線WG、複数の配線RG、複数の配線WD、複
数の配線VS、複数の配線RDなどの各種配線が設けられており、駆動回路からの信号又
は電位が、これら配線を介して各メモリセル10に供給される。

0066

なお、上記配線の数は、メモリセル10の数及び配置によって決めることができる。具体
的に、図5に示すセルアレイ20の場合、m行×n列(n、mは2以上の自然数)の、メ
モリセル10_11乃至メモリセル10_mnで示されるメモリセル10が、マトリクス
状に接続されている。そして、複数の配線WGに相当する配線WG1乃至配線WGmと、
複数の配線RGに相当する配線RG1乃至配線RGmと、複数の配線WDに相当する配線
WD1乃至配線WDnと、複数の配線VSに相当する配線VS1乃至配線VSnと、複数
の配線RDに相当する配線RD1乃至配線RDnとが、セルアレイ20内に配置されてい
る場合を例示している。

0067

次いで、図5に示すセルアレイ20の動作について、図6に示すタイミングチャートを用
いて説明する。ただし、図6では、トランジスタ11乃至トランジスタ13がnチャネル
型である場合のタイミングチャートを例示している。また、図6では、1行1列目メモ
リセル10_11と、1行n列目のメモリセル10_1nと、m行1列目のメモリセル1
0_m1と、m行n列目のメモリセル10_mnとにおいて、データの書き込み、保持、
読み出しを行う場合のタイミングチャートを例示している。また、図6では、ハイレベル
の電位として電位VDDを用い、ローレベルの電位として電位GNDを用いる場合のタイ
ミングチャートを例示している。

0068

また、図6では、全ての期間において、配線VS1乃至配線VSnに電位GNDが供給さ
れる場合を例示している。

0069

まず、期間T1において、メモリセル10に保持されているデータの初期化を行う。具体
的には、図6に示すように、配線WG1乃至配線WGmに電位VDDが供給され、配線W
D1乃至配線WDnに電位VDDが供給され、配線RG1乃至配線RGmに電位GNDが
供給される。よって、全てのメモリセル10において、トランジスタ11が導通状態とな
り、全てのメモリセル10内のノードN1は、電位VDDからトランジスタ11の閾値
圧Vthを差し引いた電位(VDD−Vth)となる。

0070

そして、上述したように、配線RG1乃至配線RGmには電位GNDが供給されているの
で、トランジスタ12のゲート電圧はVDD−Vthとなり、トランジスタ12は導通状
態となる。よって、全てのメモリセル10において、ノードN2は電位GNDとなり、ト
ランジスタ13は非導通状態となる。上記動作により、製品の出荷時などに、ノードN2
の電位が不定な状態にあったとしても、後にメモリセル10からデータを読み出す時に、
非選択のメモリセル10から、不要な信号が出力されることを防ぐことができる。

0071

なお、図6では、期間T1において、配線RD1乃至配線RDnに電位GND及び電位V
DDのいずれかが供給される場合を例示している。

0072

また、図5では、メモリセル10_11のノードN1をノードN1_11として示し、メ
モリセル10_1nのノードN1をノードN1_1nとして示し、メモリセル10_m1
のノードN1をノードN1_m1として示し、メモリセル10_mnのノードN1をノー
ドN1_mnとして示す。また、図5では、メモリセル10_11のノードN2をノード
N2_11として示し、メモリセル10_1nのノードN2をノードN2_1nとして示
し、メモリセル10_m1のノードN2をノードN2_m1として示し、メモリセル10
_mnのノードN2をノードN2_mnとして示す。

0073

次いで、期間T2において、メモリセル10_11及びメモリセル10_1nへのデータ
の書き込みを行う。具体的に、図6では、配線WG1に電位VDDが供給され、それ以外
の配線WG2乃至配線WGmに電位GNDが供給されることで、配線WG1を有する1行
目のメモリセル10が選択される。よって、期間T2において、メモリセル10_11及
びメモリセル10_1nを含む、1行目の全てのメモリセル10において、トランジスタ
11が導通状態になる。

0074

また、期間T2において、配線WD1には、論理値”1”のデータを含む信号の電位VD
Dが供給される。よって、メモリセル10_11において、ノードN1_11は、トラン
ジスタ11の閾値電圧Vthを差し引いた電位(VDD−Vth)を維持する。そして、
図6では、期間T2において、配線RG1及び配線RGmに電位GNDが供給され、また
、トランジスタ12は導通状態にある。よって、メモリセル10_11において、ノード
N2_11は電位GNDを維持するため、トランジスタ13は非導通状態を保つ。

0075

また、期間T2において、配線WDnには、論理値”0”のデータを含む信号の電位GN
Dが供給される。よって、メモリセル10_1nにおいて、ノードN1_1nは電位GN
Dとなるため、トランジスタ12は非導通状態となる。そのため、メモリセル10_1n
において、ノードN2_1nは電位GNDを維持するため、トランジスタ13は非導通状
態を保つ。

0076

図6では、期間T2において、配線RD1乃至配線RDnに電位GND及び電位VDDの
いずれかが供給される場合を例示している。

0077

なお、図6では、期間T2において、配線WDnに電位GNDを連続的に供給するのでは
なく、配線WDnに最初に電位VDDを供給してから電位GNDを供給する場合を例示し
ている。図6に示す動作により、期間T1における、メモリセル10に保持されているデ
ータの初期化と同様に、期間T2の開始直後において、メモリセル10_1nのノードN
2_1nを電位GNDとし、確実にトランジスタ13を非導通状態にすることができる。

0078

期間T2が終了すると、配線WG1に電位GNDが供給され、メモリセル10_11及び
メモリセル10_1nを含む、1行目の全てのメモリセル10において、トランジスタ1
1が非導通状態になる。

0079

次いで、期間T3において、メモリセル10_m1及びメモリセル10_mnへのデータ
の書き込みを行う。具体的に、図6では、配線WGmに電位VDDが供給され、それ以外
の配線WG1乃至配線WGm−1に電位GNDが供給されることで、配線WGmを有する
m行目のメモリセル10が選択される。よって、期間T3において、メモリセル10_m
1及びメモリセル10_mnを含む、m行目の全てのメモリセル10において、トランジ
スタ11が導通状態になる。

0080

また、期間T3において、配線WD1には、論理値”0”のデータを含む信号の電位GN
Dが供給される。よって、メモリセル10_m1において、ノードN1_m1は電位GN
Dとなるため、トランジスタ12は非導通状態となる。そのため、メモリセル10_m1
において、ノードN2_m1は電位GNDを維持するため、トランジスタ13は非導通状
態を保つ。

0081

また、期間T3において、配線WDnには、論理値”1”のデータを含む信号の電位VD
Dが供給される。よって、メモリセル10_mnにおいて、ノードN1_mnは、トラン
ジスタ11の閾値電圧Vthを差し引いた電位(VDD−Vth)を維持する。そして、
図6では、期間T3において、配線RG1及び配線RGmに電位GNDが供給されている
ため、トランジスタ12は導通状態にある。よって、メモリセル10_mnにおいて、ノ
ードN2_mnは電位GNDを維持するため、トランジスタ13は非導通状態を保つ。

0082

図6では、期間T3において、配線RD1乃至配線RDnに電位GND及び電位VDDの
いずれかが供給される場合を例示している。

0083

なお、図6では、期間T3において、配線WD1に電位GNDを連続的に供給するのでは
なく、配線WD1に最初に電位VDDを供給してから電位GNDを供給する場合を例示し
ている。図6に示す動作により、期間T1における、メモリセル10に保持されているデ
ータの初期化と同様に、期間T3の開始直後において、メモリセル10_m1のノードN
2_m1を電位GNDとし、確実にトランジスタ13を非導通状態にすることができる。

0084

期間T3が終了すると、配線WGmに電位GNDが供給され、メモリセル10_m1及び
メモリセル10_mnを含む、m行目の全てのメモリセル10において、トランジスタ1
1が非導通状態になる。

0085

次いで、期間T4において、メモリセル10_11及びメモリセル10_1nからのデー
タの読み出しを行う。具体的に、図6では、期間T4の開始直後に配線RD1乃至配線R
Dnを電位VDDとする。また、図6では、期間T4において、配線WG1乃至配線WG
mには電位GNDが供給されている。また、図6では、配線WD1乃至配線WDnには電
位GNDが供給される場合を例示している。

0086

そして、配線RG1に電位VDDが供給され、それ以外の配線RG2乃至配線RGmに電
位GNDが供給されることで、配線RG1を有する1行目のメモリセル10が選択される

0087

メモリセル10_11では、トランジスタ11は非導通状態にあるため、ノードN1_1
1は浮遊状態にある。よって、配線RG1の電位が電位GNDから電位VDDまで上昇す
ると、トランジスタ12のソースとゲートの間に形成される容量Cにより、ノードN1_
11が、電位VDD−Vthからさらに高い電位にまで上昇する。そのため、メモリセル
10_11では、トランジスタ12のゲート電圧が閾値電圧よりも十分大きくなるため、
トランジスタ12が導通状態となる。そして、トランジスタ12のゲート電圧が電圧VD
D+Vthよりも高くなるまで上昇すると、ノードN2_11は電位VDDとなり、トラ
ンジスタ13は導通状態となるため、配線VS1の電位GNDが配線RD1に供給される

0088

配線RD1の電位には、メモリセル10_11に書き込まれたデータの論理値”1”が反
映されており、当該電位から、メモリセル10_11に書き込まれたデータを読み出すこ
とができる。

0089

また、メモリセル10_1nでは、トランジスタ11は非導通状態にあるため、ノードN
1_1nは浮遊状態にある。しかし、メモリセル10_11の場合とは異なり、ノードN
1_1nは電位GNDに保たれているので、配線RG1の電位が電位GNDから電位VD
Dまで上昇しても、ノードN1_1nの電位は、ノードN1_11の電位ほどは上昇しな
い。そのため、メモリセル10_1nでは、トランジスタ12が非導通状態を維持する。
そして、ノードN2_1nは電位GNDを維持し、トランジスタ13は非導通状態のまま
である。よって、配線VSnの電位GNDは、配線RDnに供給されず、配線RDnは電
位VDDを維持する。

0090

配線RDnの電位には、メモリセル10_1nに書き込まれたデータの論理値”0”が反
映されており、当該電位から、メモリセル10_1nに書き込まれたデータを読み出すこ
とができる。

0091

次いで、期間T5において、メモリセル10_m1及びメモリセル10_mnからのデー
タの読み出しを行う。具体的に、図6では、期間T5の開始直後に配線RD1乃至配線R
Dnを電位VDDとする。また、図6では、期間T5において、配線WG1乃至配線WG
mには電位GNDが供給されている。また、図6では、配線WD1乃至配線WDnには電
位GNDが供給される場合を例示している。

0092

そして、配線RGmに電位VDDが供給され、それ以外の配線RG1乃至配線RGm−1
に電位GNDが供給されることで、配線RGmを有するm行目のメモリセル10が選択さ
れる。

0093

メモリセル10_mnでは、トランジスタ11は非導通状態にあるため、ノードN1_m
nは浮遊状態にある。よって、配線RGmの電位が電位GNDから電位VDDまで上昇す
ると、トランジスタ12のソースとゲートの間に形成される容量Cにより、ノードN1_
mnが、電位VDD−Vthからさらに高い電位にまで上昇する。そのため、メモリセル
10_mnでは、トランジスタ12のゲート電圧が閾値電圧よりも十分大きくなるため、
トランジスタ12が導通状態となる。そして、トランジスタ12のゲート電圧が電圧VD
D+Vthよりも高くなるまで上昇すると、ノードN2_mnは電位VDDとなり、トラ
ンジスタ13は導通状態となるため、配線VSnの電位GNDが配線RDnに供給される

0094

配線RDnの電位には、メモリセル10_mnに書き込まれたデータの論理値”1”が反
映されており、当該電位から、メモリセル10_mnに書き込まれたデータを読み出すこ
とができる。

0095

また、メモリセル10_m1では、トランジスタ11は非導通状態にあるため、ノードN
1_m1は浮遊状態にある。しかし、メモリセル10_mnの場合とは異なり、ノードN
1_m1は電位GNDに保たれているので、配線RGmの電位が電位GNDから電位VD
Dまで上昇しても、ノードN1_m1の電位は、ノードN1_mnの電位ほどは上昇しな
い。そのため、メモリセル10_m1では、トランジスタ12が非導通状態を維持する。
そして、ノードN2_m1は電位GNDを維持し、トランジスタ13は非導通状態のまま
である。よって、配線VS1の電位GNDは、配線RD1に供給されず、配線RD1は電
位VDDを維持する。

0096

配線RD1の電位には、メモリセル10_m1に書き込まれたデータの論理値”0”が反
映されており、当該電位から、メモリセル10_m1に書き込まれたデータを読み出すこ
とができる。

0097

配線RG1乃至配線RGmの先には読み出し回路が接続されており、読み出し回路の出力
信号には、セルアレイ20から読み出されたデータが含まれる。

0098

なお、図6に示すタイミングチャートでは、期間T4、期間T5などの、メモリセル10
からのデータの読み出しを行う期間において、配線RD1乃至配線RDnに電位VDDを
供給する期間と、配線RGに電位VDDを供給する期間とが重なっている。本発明の一態
様では、メモリセル10からのデータの読み出しを行う期間において、配線RD1乃至配
線RDnに電位VDDを供給した後に、配線RGに電位VDDを供給するようにしてもよ
い。図6に示すように、配線RD1乃至配線RDnに電位VDDを供給する期間と、配線
RGに電位VDDを供給する期間とが重なっている場合、メモリセル10からのデータの
読み出しに要する時間を短くできるので、高速でデータの読み出しを行うことができる。
また、配線RD1乃至配線RDnに電位VDDを供給した後に、配線RGに電位VDDを
供給する場合、配線VSと配線RDの間に流れる電流を小さく抑えることができるので、
メモリセル10からデータを読み出すときに消費される電力を小さく抑えることができる

0099

〈記憶装置の構成例2〉
次いで、図5に示す記憶装置とは異なる、本発明の一態様にかかる記憶装置の別の構成例
について説明する。

0100

図7に、セルアレイ20が有する複数のメモリセル10のうち、隣り合う4つのメモリセ
ル10の、回路図の一例を示す。ただし、図7では、4つのメモリセル10が、図1に示
すメモリセル10と同じ構成を有する場合を、例示している。

0101

具体的に、図7では、j行i列目のメモリセル10_jiと、j行i+1列目のメモリセ
ル10_j(i+1)と、j+1行i列目のメモリセル10_(j+1)iと、j+1行
i+1列目のメモリセル10_(j+1)(i+1)とが図示されている。ただし、j、
j+1は、共にm以下の自然数とする。また、i、i+1は、共にn以下の自然数とする
。そして、図7に示す4つのメモリセル10は、一の配線VSに接続されている。

0102

上記構成により、セルアレイ20における配線VSの数を、図5のセルアレイ20よりも
少なくできる。

0103

〈記憶装置の駆動回路〉
次いで、本発明の一態様にかかる記憶装置が有する、駆動回路の構成例について説明する

0104

図8に、本発明の一態様にかかる記憶装置30の構成を、ブロック図で示す。なお、図8
に示すブロック図では、記憶装置30内の回路を機能ごとに分類し、互いに独立したブロ
ックとして示しているが、実際の回路は機能ごとに完全に切り分けることが難しく、一つ
の回路が複数の機能に係わることもあり得る。

0105

図8に示す記憶装置30は、メモリセル10を複数有するセルアレイ20と、配線WGの
電位を制御する駆動回路31と、配線WDの電位を制御する駆動回路32と、配線RGの
電位を制御する駆動回路33と、配線RDの電位からデータの読み出しを行う駆動回路3
4とを有する。

0106

具体的に、駆動回路31は、指定されたアドレスに従って、データの書き込み時において
メモリセル10を行ごとに選択する機能を有するデコーダ35と、デコーダ35によって
選択された行のメモリセル10が有する配線WGへの、電位の供給を行うバッファ36と
を有する。

0107

また、駆動回路32は、指定されたアドレスに従って、データの書き込み時においてメモ
リセル10を列ごとに選択する機能を有するデコーダ37と、デコーダ37によって選択
された列のメモリセル10が有する配線WDへの、データを含む信号の供給を行うスイッ
チ回路38と、を有する。

0108

駆動回路33は、指定されたアドレスに従って、データの読み出し時においてメモリセル
10を行ごとに選択する機能を有するデコーダ39と、デコーダ39によって選択された
行のメモリセル10が有する配線RGへの、電位の供給を行うバッファ40とを有する。

0109

駆動回路34は、指定されたアドレスに従って、データの読み出し時においてメモリセル
10を列ごとに選択する機能を有するデコーダ41と、当該データの読み出し前に配線R
Dの電位を初期化する機能を有するプリチャージ回路42と、デコーダ41によって選択
された列のメモリセル10が有する配線RDの電位を、増幅させる機能を有するセンス
ンプ43と、を有する。センスアンプ43は、メモリセル10に書き込まれたデータ、或
いはメモリセル10から読み出されたデータを、一時的に記憶する機能を有していても良
い。

0110

なお、記憶装置30は、指定されたメモリセル10のアドレスを、一時的に記憶すること
ができるアドレスバッファを、有していても良い。

0111

〈メモリセルのレイアウト
次いで、図1に示すメモリセル10が有する、トランジスタ11乃至トランジスタ13、
及び容量素子14の上面図を、図9に一例として示す。なお、図9では、トランジスタ1
1乃至トランジスタ13、及び容量素子14のレイアウトを明確にするために、ゲート絶
縁膜などの各種の絶縁膜を省略している。また、図9に示した上面図の破線A1−A2に
おける断面図を、図10に一例として示す。

0112

なお、図10では、酸化物半導体膜にチャネル形成領域を有するトランジスタ11及びト
ランジスタ12と、容量素子14とが、単結晶のシリコン膜にチャネル形成領域を有する
トランジスタ13上に形成されている場合を例示している。

0113

トランジスタ13は、非晶質、微結晶多結晶または単結晶である、シリコン又はゲル
ニウムなどの半導体膜または半導体基板に、チャネル形成領域を有していても良い。或い
は、トランジスタ13は、酸化物半導体膜または酸化物半導体基板に、チャネル形成領域
を有していても良い。全てのトランジスタが酸化物半導体膜または酸化物半導体基板に、
チャネル形成領域を有している場合、トランジスタ11及びトランジスタ12と、容量素
子14とは、トランジスタ13上に積層されていなくとも良く、トランジスタ11及びト
ランジスタ12と、容量素子14と、トランジスタ13とは、同一の層に形成されていて
も良い。

0114

シリコンの薄膜を用いてトランジスタ13を形成する場合、当該薄膜として、プラズマ
VD法などの気相成長法若しくはスパッタリング法で作製された非晶質シリコン膜、非晶
質シリコンをレーザーアニールなどの処理により結晶化させた多結晶シリコン膜、単結晶
シリコンウェハ水素イオン等を注入して表層部を剥離した単結晶シリコン膜などを用い
ることができる。図10では、単結晶シリコンウェハに水素イオン等を注入して表層部を
剥離した単結晶シリコン膜を用いた、トランジスタ13の構造を一例として示す。

0115

トランジスタ13が有する半導体膜50の、具体的な作製方法の一例について説明する。
まず、単結晶の半導体基板であるボンド基板に、電界加速されたイオンでなるイオンビ
ームを注入し、ボンド基板の表面から一定の深さの領域に、結晶構造が乱されることで局
所的に脆弱化された脆化層を形成する。脆化層が形成される領域の深さは、イオンビーム
加速エネルギーとイオンビームの入射角によって調節することができる。そして、ボン
基板と、絶縁膜51が形成された基板52とを、間に当該絶縁膜51が挟まるように貼
り合わせる。貼り合わせは、ボンド基板と基板52とを重ね合わせた後、ボンド基板と基
板52の一部に、1N/cm2以上500N/cm2以下、好ましくは11N/cm2以
上20N/cm2以下程度の圧力を加える。圧力を加えると、その部分からボンド基板と
絶縁膜51とが接合を開始し、最終的には密着した面全体に接合がおよぶ。次いで、加熱
処理を行うことで、脆化層に存在する微小ボイドどうしが結合して、微小ボイドの体積
増大する。その結果、脆化層においてボンド基板の一部である単結晶半導体膜が、ボンド
基板から分離する。上記加熱処理の温度は、基板52の歪み点を越えない温度とする。そ
して、上記単結晶半導体膜をエッチング等により所望の形状に加工することで、半導体膜
50を形成することができる。

0116

また、トランジスタ13は、半導体膜50上に、ゲート絶縁膜としての機能を有する絶縁
膜53と、絶縁膜53を間に挟んで半導体膜50と重なり、ゲート電極としての機能を有
する導電膜54とを有する。また、半導体膜50は、導電性を付与する不純物元素を含む
不純物領域55を形成する。

0117

絶縁膜53は、高密度プラズマ処理、熱処理などを行うことにより半導体膜50の表面を
酸化又は窒化することで形成することができる。また、プラズマCVD法又はスパッタ
ング法などを用い、酸化珪素、窒化酸化珪素酸化窒化珪素窒化珪素酸化ハフニウム
酸化アルミニウム又は酸化タンタル酸化イットリウムハフニウムシリケート(Hf
SixOy(x>0、y>0))、窒素が添加されたハフニウムシリケート(HfSix
Oy(x>0、y>0))、窒素が添加されたハフニウムアルミネート(HfAlxOy
(x>0、y>0))等を含む膜を、単層で、又は積層させることで、絶縁膜53を形成
しても良い。

0118

なお、本明細書において酸化窒化物とは、その組成として、窒素よりも酸素含有量が多
物質であり、また、窒化酸化物とは、その組成として、酸素よりも窒素の含有量が多い
物質を意味する。

0119

不純物領域55上には導電膜72が設けられており、半導体膜50は、不純物領域55に
おいて導電膜72と電気的に接続されている。

0120

また、絶縁膜53及び半導体膜50上には、絶縁膜56が設けられている。絶縁膜56は
、絶縁膜53、半導体膜50、導電膜54、及び導電膜72を覆うように絶縁膜を形成し
た後、CMP(化学的機械研磨)処理やエッチング処理により、導電膜54及び導電膜7
2の表面が露出するまで当該絶縁膜を薄くすることで、形成することができる。なお、絶
縁膜56上のトランジスタ11及びトランジスタ12の電気的特性を向上させるために、
絶縁膜56の表面は平坦であることが好ましい。

0121

そして、図9及び図10では、絶縁膜56上にトランジスタ11、トランジスタ12、及
び容量素子14が設けられている。

0122

トランジスタ11は、絶縁膜56上に、酸化物半導体を含む半導体膜57と、半導体膜5
7上の、ソース電極またはドレイン電極として機能する導電膜58及び導電膜59と、半
導体膜57、導電膜58及び導電膜59上に位置し、ゲート絶縁膜としての機能を有する
絶縁膜60と、絶縁膜60上に位置し、導電膜58と導電膜59の間において半導体膜5
7と重なっており、ゲート電極として機能する導電膜61と、を有する。導電膜61は、
配線WGとしての機能も有する。

0123

トランジスタ12は、絶縁膜56上に、酸化物半導体を含む半導体膜62と、半導体膜6
2上の、ソース電極またはドレイン電極として機能する導電膜63及び導電膜64と、半
導体膜62、導電膜63及び導電膜64上に位置し、ゲート絶縁膜としての機能を有する
絶縁膜60と、絶縁膜60上に位置し、導電膜63と導電膜64の間において半導体膜6
2と重なっており、ゲート電極として機能する導電膜65と、を有する。導電膜63は、
配線RGとしての機能を有する。導電膜64は、導電膜54に電気的に接続されている。

0124

容量素子14は、絶縁膜56上に、導電膜66と、導電膜66上の絶縁膜60と、絶縁膜
60上に位置し、導電膜66と重なっている導電膜65とを有する。

0125

また、絶縁膜56上には導電膜67が設けられており、導電膜67は、導電膜72に電気
的に接続されている。

0126

また、トランジスタ11、トランジスタ12、容量素子14、及び導電膜67上には、絶
縁膜68が設けられている。絶縁膜68は、単層の絶縁膜で構成されていてもよいし、積
層された複数の絶縁膜で構成されていてもよい。

0127

絶縁膜68には開口部が設けられている。そして、絶縁膜68上には、上記開口部におい
て導電膜58と、導電膜67とにそれぞれ接する導電膜69と、導電膜70とが設けられ
ている。導電膜69は、配線WDとしての機能を有し、導電膜70は、配線RDとしての
機能を有する。また、絶縁膜68上には、導電膜71が設けられている。導電膜71は、
半導体膜50が有する、不純物領域55とは異なる別の不純物領域に、電気的に接続され
ている。そして、導電膜71は、配線VSとしての機能を有する。

0128

なお、図9及び図10において、トランジスタ11及びトランジスタ12は、ゲート電極
を半導体膜の片側において少なくとも有していれば良いが、半導体膜を間に挟んで存在す
る一対のゲート電極を有していても良い。

0129

トランジスタ11及びトランジスタ12が、半導体膜を間に挟んで存在する一対のゲート
電極を有している場合、一方のゲート電極には導通状態または非導通状態を制御するため
の信号が与えられ、他方のゲート電極は、電位が他から与えられている状態であっても良
い。

0130

一のゲート電極を有するトランジスタでは、ゲート電極から遠い側の、半導体膜の表面近
傍の領域(バックチャネル領域)にマイナスの電荷が生じると、閾値電圧がマイナス方向
シフトしやすい。しかし、バックチャネル領域側にもゲート電極を設け、当該ゲート電
極に所定の電位を与えることで、バックチャネル領域にマイナスの電荷が生じるのを防ぎ
、トランジスタの閾値電圧がマイナス方向へシフトするのを抑えることができる。さらに
、バックチャネル領域側のゲート電極に一定の電位を与えるのではなく、当該ゲート電極
を通常のゲート電極と電気的に接続させ、一対のゲート電極に同じ電位を与えることで、
チャネル形成領域を増加させ、ドレイン電流の増加を実現することができる。よって、オ
ン電流の低下を抑えつつトランジスタのサイズを小さく抑えることができ、記憶装置の面
積を小さく抑えることができる。

0131

また、図9及び図10に示すトランジスタ11及びトランジスタ12が、半導体膜を間に
挟んで存在する一対のゲート電極を有し、なおかつ、半導体膜として酸化物半導体膜を用
いている場合、当該酸化物半導体膜の端部のうち、ソース電極及びドレイン電極とは重な
らない端部、言い換えると、ソース電極及びドレイン電極が位置する領域とは異なる領域
に位置する端部と、一対のゲート電極とが、重なる構成を有していても良い。酸化物半導
体膜の端部は、当該端部を形成するためのエッチングでプラズマに曝されるときに、エッ
チングガスから生じた塩素ラジカルフッ素ラジカル等が、酸化物半導体を構成する金属
元素と結合しやすい。よって、酸化物半導体膜の端部では、当該金属元素と結合していた
酸素が脱離しやすい状態にあるため、酸素欠損が形成され、n型化しやすいと考えられる
。しかし、ソース電極及びドレイン電極とは重ならない酸化物半導体膜の端部と、一対の
ゲート電極とが重なることで、一対のゲート電極の電位を制御することにより、当該端部
にかかる電界を制御することができる。よって、酸化物半導体膜の端部を介してソース電
極とドレイン電極の間に流れる電流を、一対のゲート電極に与える電位によって制御する
ことができる。

0132

具体的に、上記構成を有するトランジスタが非導通状態となるような電位を一対のゲート
電極に与えたときは、当該端部を介してソース電極とドレイン電極の間に流れるオフ電流
を小さく抑えることができる。そのため、上記トランジスタでは、大きなオン電流を得る
ためにチャネル長を短くし、その結果、酸化物半導体膜の端部におけるソース電極及びド
レイン電極の間の長さが短くなっても、オフ電流を小さく抑えることができる。よって、
上記トランジスタは、チャネル長を短くすることで、導通状態のときには大きいオン電流
を得ることができ、非導通状態のときにはオフ電流を小さく抑えることができる。

0133

また、図9及び図10では、トランジスタ11、トランジスタ12、及びトランジスタ1
3が、一のチャネル形成領域を有するシングルゲート構造である場合を例示している。し
かし、トランジスタ11、トランジスタ12、及びトランジスタ13は、電気的に接続さ
れた複数のゲート電極を有することで、一の半導体膜にチャネル形成領域を複数有する、
マルチゲート構造であっても良い。

0134

〈半導体膜について〉
電子供与体ドナー)となる水分または水素などの不純物が低減され、なおかつ酸素欠損
が低減されることにより高純度化された酸化物半導体(purified Oxide
Semiconductor)は、キャリア発生源が少ないため、i型(真性半導体)又
はi型に限りなく近くすることができる。そのため、高純度化された酸化物半導体膜にチ
ャネル形成領域を有するトランジスタは、オフ電流が著しく小さく、信頼性が高い。そし
て、当該酸化物半導体膜にチャネル形成領域が形成されるトランジスタは、閾値電圧がプ
ラスとなる電気的特性(ノーマリーオフ特性ともいう。)になりやすい。

0135

具体的に、高純度化された酸化物半導体膜にチャネル形成領域を有するトランジスタのオ
フ電流が小さいことは、いろいろな実験により証明できる。例えば、チャネル幅が1×1
06μmでチャネル長が10μmの素子であっても、ソース電極とドレイン電極間の電圧
ドレイン電圧)が1Vから10Vの範囲において、オフ電流が、半導体パラメータアナ
ライザ測定限界以下、すなわち1×10−13A以下という特性を得ることができる。
この場合、トランジスタのチャネル幅で規格化したオフ電流は、100zA/μm以下で
あることが分かる。また、容量素子とトランジスタとを接続して、容量素子に流入または
容量素子から流出する電荷を当該トランジスタで制御する回路を用いて、オフ電流の測定
を行った。当該測定では、高純度化された酸化物半導体膜を上記トランジスタのチャネル
形成領域に用い、容量素子の単位時間あたりの電荷量の推移から当該トランジスタのオフ
電流を測定した。その結果、トランジスタのソース電極とドレイン電極間の電圧が3Vの
場合に、数十yA/μmという、さらに小さいオフ電流が得られることが分かった。従っ
て、高純度化された酸化物半導体膜をチャネル形成領域に用いたトランジスタは、オフ電
流が、結晶性を有するシリコンを用いたトランジスタに比べて著しく小さい。

0136

なお、半導体膜として酸化物半導体膜を用いる場合、酸化物半導体としては、少なくとも
インジウム(In)あるいは亜鉛(Zn)を含むことが好ましい。また、該酸化物半導体
を用いたトランジスタの電気的特性のばらつきを減らすためのスタビライザーとして、そ
れらに加えてガリウム(Ga)を有することが好ましい。また、スタビライザーとしてス
ズ(Sn)を有することが好ましい。また、スタビライザーとしてハフニウム(Hf)を
有することが好ましい。また、スタビライザーとしてアルミニウム(Al)を有すること
が好ましい。また、スタビライザーとしてジルコニウム(Zr)を含むことが好ましい。

0137

酸化物半導体の中でもIn−Ga−Zn系酸化物、In−Sn−Zn系酸化物などは、炭
化シリコン、窒化ガリウム、または酸化ガリウムとは異なり、スパッタリング法や湿式法
により電気的特性の優れたトランジスタを作製することが可能であり、量産性に優れると
いった利点がある。また、炭化シリコン、窒化ガリウム、または酸化ガリウムとは異なり
、上記In−Ga−Zn系酸化物は、ガラス基板上に、電気的特性の優れたトランジスタ
を作製することが可能である。また、基板の大型化にも対応が可能である。

0138

また、他のスタビライザーとして、ランタノイドである、ランタン(La)、セリウム
Ce)、プラセオジム(Pr)、ネオジム(Nd)、サマリウム(Sm)、ユウロピウム
(Eu)、ガドリニウム(Gd)、テルビウム(Tb)、ジスプロシウム(Dy)、ホル
ミウム(Ho)、エルビウム(Er)、ツリウム(Tm)、イッテルビウム(Yb)、ル
テチウム(Lu)のいずれか一種または複数種を含んでいてもよい。

0139

例えば、酸化物半導体として、酸化インジウム、酸化ガリウム、酸化スズ酸化亜鉛、I
n−Zn系酸化物、Sn−Zn系酸化物、Al−Zn系酸化物、Zn−Mg系酸化物、S
n−Mg系酸化物、In−Mg系酸化物、In−Ga系酸化物、In−Ga−Zn系酸化
物(IGZOとも表記する)、In−Al−Zn系酸化物、In−Sn−Zn系酸化物、
Sn−Ga−Zn系酸化物、Al−Ga−Zn系酸化物、Sn−Al−Zn系酸化物、I
n−Hf−Zn系酸化物、In−La−Zn系酸化物、In−Pr−Zn系酸化物、In
−Nd−Zn系酸化物、In−Ce−Zn系酸化物、In−Sm−Zn系酸化物、In−
Eu−Zn系酸化物、In−Gd−Zn系酸化物、In−Tb−Zn系酸化物、In−D
y−Zn系酸化物、In−Ho−Zn系酸化物、In−Er−Zn系酸化物、In−Tm
−Zn系酸化物、In−Yb−Zn系酸化物、In−Lu−Zn系酸化物、In−Sn−
Ga−Zn系酸化物、In−Hf−Ga−Zn系酸化物、In−Al−Ga−Zn系酸化
物、In−Sn−Al−Zn系酸化物、In−Sn−Hf−Zn系酸化物、In−Hf−
Al−Zn系酸化物を用いることができる。

0140

なお、例えば、In−Ga−Zn系酸化物とは、InとGaとZnを含む酸化物という意
味であり、InとGaとZnの比率は問わない。また、InとGaとZn以外の金属元素
を含んでいてもよい。In−Ga−Zn系酸化物は、無電界時の抵抗が十分に高くオフ電
流を十分に小さくすることが可能であり、また、移動度も高い。

0141

例えば、In−Sn−Zn系酸化物では比較的容易に高い移動度が得られる。しかしなが
ら、In−Ga−Zn系酸化物でも、バルク内欠陥密度を低減することにより移動度を上
げることができる。

0142

以下では、酸化物半導体膜の構造について説明する。

0143

酸化物半導体膜は、単結晶酸化物半導体膜と非単結晶酸化物半導体膜とに大別される。非
単結晶酸化物半導体膜とは、非晶質酸化物半導体膜、微結晶酸化物半導体膜、多結晶酸化
物半導体膜、CAAC−OS膜などをいう。

0144

非晶質酸化物半導体膜は、膜中における原子配列不規則であり、結晶成分を有さない酸
化物半導体膜である。微小領域においても結晶部を有さず、膜全体が完全な非晶質構造
酸化物半導体膜が典型である。

0145

微結晶酸化物半導体膜は、例えば、1nm以上10nm未満の大きさの微結晶(ナノ結晶
ともいう。)を含む。従って、微結晶酸化物半導体膜は、非晶質酸化物半導体膜よりも原
子配列の規則性が高い。そのため、微結晶酸化物半導体膜は、非晶質酸化物半導体膜より
欠陥準位密度が低いという特徴がある。

0146

CAAC−OS膜は、複数の結晶部を有する酸化物半導体膜の一つであり、ほとんどの結
晶部は、一辺が100nm未満の立方体内に収まる大きさである。従って、CAAC−O
S膜に含まれる結晶部は、一辺が10nm未満、5nm未満または3nm未満の立方体内
に収まる大きさの場合も含まれる。CAAC−OS膜は、微結晶酸化物半導体膜よりも欠
陥準位密度が低いという特徴がある。CAAC−OS膜を透過型電子顕微鏡TEM:T
ransmission Electron Microscope)によって観察する
と、結晶部同士の明確な境界、即ち結晶粒界グレインバウンダリーともいう。)を確認
することができない。そのため、CAAC−OS膜は、結晶粒界に起因する電子移動度
低下が起こりにくいといえる。

0147

CAAC−OS膜を、試料面と概略平行な方向からTEMによって観察(断面TEM観察
)すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子
の各層は、CAAC−OS膜の膜を形成する面(被形成面ともいう。)または上面の凹凸
を反映した形状であり、CAAC−OS膜の被形成面または上面と平行に配列する。

0148

本明細書において、「平行」とは、二つの直線が−10°以上10°以下の角度で配置さ
れている状態をいう。従って、−5°以上5°以下の場合も含まれる。また、「垂直」と
は、二つの直線が80°以上100°以下の角度で配置されている状態をいう。従って、
85°以上95°以下の場合も含まれる。

0149

一方、CAAC−OS膜を、試料面と概略垂直な方向からTEMによって観察(平面TE
M観察)すると、結晶部において、金属原子が三角形状または六角形状に配列しているこ
とを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られな
い。

0150

断面TEM観察および平面TEM観察より、CAAC−OS膜の結晶部は配向性を有して
いることがわかる。

0151

CAAC−OS膜に対し、X線回折(XRD:X−Ray Diffraction)装
置を用いて構造解析を行うと、例えばInGaZnO4の結晶を有するCAAC−OS膜
のout−of−plane法による解析では、回折角(2θ)が31°近傍にピーク
現れる場合がある。このピークは、InGaZnO4の結晶の(009)面に帰属される
ことから、CAAC−OS膜の結晶がc軸配向性を有し、c軸が被形成面または上面に概
略垂直な方向を向いていることが確認できる。

0152

一方、CAAC−OS膜に対し、c軸に概略垂直な方向からX線を入射させるin−pl
ane法による解析では、2θが56°近傍にピークが現れる場合がある。このピークは
、InGaZnO4の結晶の(110)面に帰属される。InGaZnO4の単結晶酸化
物半導体膜であれば、2θを56°近傍に固定し、試料面の法線ベクトルを軸(φ軸)と
して試料を回転させながら分析(φスキャン)を行うと、(110)面と等価な結晶面に
帰属されるピークが6本観察される。これに対し、CAAC−OS膜の場合は、2θを5
6°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。

0153

以上のことから、CAAC−OS膜では、異なる結晶部間ではa軸およびb軸の配向は不
規則であるが、c軸配向性を有し、かつc軸が被形成面または上面の法線ベクトルに平行
な方向を向いていることがわかる。従って、前述の断面TEM観察で確認された層状に配
列した金属原子の各層は、結晶のab面に平行な面である。

0154

なお、結晶部は、CAAC−OS膜を成膜した際、または加熱処理などの結晶化処理を行
った際に形成される。上述したように、結晶のc軸は、CAAC−OS膜の被形成面また
は上面の法線ベクトルに平行な方向に配向する。従って、例えば、CAAC−OS膜の形
状をエッチングなどによって変化させた場合、結晶のc軸がCAAC−OS膜の被形成面
または上面の法線ベクトルと平行にならないこともある。

0155

また、CAAC−OS膜中の結晶化度が均一でなくてもよい。例えば、CAAC−OS膜
の結晶部が、CAAC−OS膜の上面近傍からの結晶成長によって形成される場合、上面
近傍の領域は、被形成面近傍の領域よりも結晶化度が高くなることがある。また、CAA
C−OS膜に不純物を添加する場合、不純物が添加された領域の結晶化度が変化し、部分
的に結晶化度の異なる領域が形成されることもある。

0156

なお、InGaZnO4の結晶を有するCAAC−OS膜のout−of−plane法
による解析では、2θが31°近傍のピークの他に、2θが36°近傍にもピークが現れ
る場合がある。2θが36°近傍のピークは、CAAC−OS膜中の一部に、c軸配向性
を有さない結晶が含まれることを示している。CAAC−OS膜は、2θが31°近傍に
ピークを示し、2θが36°近傍にピークを示さないことが好ましい。

0157

CAAC−OS膜を用いたトランジスタは、可視光紫外光照射による電気的特性の変
動が小さい。よって、当該トランジスタは、信頼性が高い。

0158

なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、微結晶酸化物半導体膜、CA
AC−OS膜のうち、二種以上を有する積層膜であってもよい。

0159

また、CAAC−OS膜を成膜するために、以下の条件を適用することが好ましい。

0160

成膜時の不純物混入を低減することで、不純物によって結晶状態崩れることを抑制でき
る。例えば、処理室内に存在する不純物濃度(水素、水、二酸化炭素、及び窒素など)を
低減すればよい。また、成膜ガス中の不純物濃度を低減すればよい。具体的には、露点
−80℃以下、好ましくは−100℃以下である成膜ガスを用いる。

0161

また、成膜時の基板加熱温度を高めることで、基板到達後にスパッタリング粒子マイ
レーションが起こる。具体的には、基板加熱温度を100℃以上740℃以下、好ましく
は200℃以上500℃以下として成膜する。成膜時の基板加熱温度を高めることで、平
板状又はペレット状のスパッタリング粒子が基板に到達した場合、基板上でマイグレー
ョンが起こり、スパッタリング粒子の平らな面が基板に付着する。

0162

また、成膜ガス中の酸素割合を高め、電力を最適化することで成膜時のプラズマダメージ
を軽減すると好ましい。成膜ガス中の酸素割合は、30体積%以上、好ましくは100体
積%とする。

0163

ターゲットの一例として、In−Ga−Zn系酸化物ターゲットについて以下に示す。

0164

InOX粉末、GaOY粉末及びZnOZ粉末を所定のmol数比で混合し、加圧処理
、1000℃以上1500℃以下の温度で加熱処理をすることで多結晶であるIn−Ga
−Zn系酸化物ターゲットとする。なお、X、Y及びZは任意の正数である。ここで、所
定のmol数比は、例えば、InOX粉末、GaOY粉末及びZnOZ粉末が、2:2:
1、8:4:3、3:1:1、1:1:1、4:2:3または3:1:2である。なお、
粉末の種類、及びその混合するmol数比は、作製するターゲットによって適宜変更すれ
ばよい。

0165

なお、アルカリ金属は酸化物半導体を構成する元素ではないため、不純物である。アル
土類金属も、酸化物半導体を構成する元素ではない場合において、不純物となる。特に
、アルカリ金属のうちNaは、酸化物半導体膜に接する絶縁膜が酸化物である場合、当該
絶縁膜中に拡散してNa+となる。また、Naは、酸化物半導体膜内において、酸化物半
導体を構成する金属と酸素の結合を分断する、或いは、その結合中に割り込む。その結果
、例えば、閾値電圧がマイナス方向にシフトすることによるノーマリオン化、移動度の低
下等の、トランジスタの電気的特性の劣化が起こり、加えて、特性のばらつきも生じる。
具体的に、二次イオン質量分析法によるNa濃度の測定値は、5×1016/cm3以下
、好ましくは1×1016/cm3以下、更に好ましくは1×1015/cm3以下とす
るとよい。同様に、Li濃度の測定値は、5×1015/cm3以下、好ましくは1×1
015/cm3以下とするとよい。同様に、K濃度の測定値は、5×1015/cm3以
下、好ましくは1×1015/cm3以下とするとよい。

0166

また、インジウムを含む金属酸化物が用いられている場合に、酸素との結合エネルギー
インジウムよりも大きいシリコンや炭素が、インジウムと酸素の結合を切断し、酸素欠損
を形成することがある。そのため、シリコンや炭素が酸化物半導体膜に混入していると、
アルカリ金属やアルカリ土類金属の場合と同様に、トランジスタの電気的特性の劣化が起
こりやすい。よって、酸化物半導体膜中におけるシリコンや炭素の濃度は低いことが望ま
しい。具体的に、二次イオン質量分析法によるC濃度の測定値、またはSi濃度の測定値
は、1×1018/cm3以下とするとよい。上記構成により、トランジスタの電気的特
性の劣化を防ぐことができ、半導体装置の信頼性を高めることができる。

0167

また、ソース電極及びドレイン電極に用いられる導電性材料によっては、ソース電極及び
ドレイン電極中の金属が、酸化物半導体膜から酸素を引き抜くことがある。この場合、酸
化物半導体膜のうち、ソース電極及びドレイン電極に接する領域が、酸素欠損の形成によ
りn型化される。

0168

n型化された領域は、ソース領域またはドレイン領域として機能するため、酸化物半導体
膜とソース電極及びドレイン電極との間におけるコンタクト抵抗下げることができる。
よって、n型化された領域が形成されることで、トランジスタの移動度及びオン電流を高
めることができ、それにより、トランジスタを用いた半導体装置の高速動作を実現するこ
とができる。

0169

なお、ソース電極及びドレイン電極中の金属による酸素の引き抜きは、ソース電極及びド
レイン電極をスパッタリング法などにより形成する際に起こりうるし、ソース電極及びド
レイン電極を形成した後に行われる加熱処理によっても起こりうる。

0170

また、n型化される領域は、酸素と結合し易い導電性材料をソース電極及びドレイン電極
に用いることで、より形成されやすくなる。上記導電性材料としては、例えば、Al、C
r、Cu、Ta、Ti、Mo、Wなどが挙げられる。

0171

また、酸化物半導体膜は、単数の金属酸化物膜で構成されているとは限らず、積層された
複数の金属酸化物膜で構成されていても良い。例えば、第1乃至第3の金属酸化物膜が順
に積層されている半導体膜の場合、第1の金属酸化物膜及び第3の金属酸化物膜は、第2
の金属酸化物膜を構成する金属元素の少なくとも1つを、その構成要素に含み、伝導帯
端のエネルギーが第2の金属酸化物膜よりも0.05eV以上、0.07eV以上、0.
1eV以上または0.15eV以上、かつ2eV以下、1eV以下、0.5eV以下また
は0.4eV以下、真空準位に近い酸化物膜である。さらに、第2の金属酸化物膜は、少
なくともインジウムを含むと、キャリア移動度が高くなるため好ましい。

0172

上記構成の半導体膜をトランジスタが有する場合、ゲート電極に電圧を印加することで、
半導体膜に電界が加わると、半導体膜のうち、伝導帯下端のエネルギーが小さい第2の金
属酸化物膜にチャネル領域が形成される。即ち、第2の金属酸化物膜とゲート絶縁膜との
間に第3の金属酸化物膜が設けられていることによって、ゲート絶縁膜と離隔している第
2の金属酸化物膜に、チャネル領域を形成することができる。

0173

また、第3の金属酸化物膜は、第2の金属酸化物膜を構成する金属元素の少なくとも1つ
をその構成要素に含むため、第2の金属酸化物膜と第3の金属酸化物膜の界面では、界面
散乱が起こりにくい。従って、当該界面においてキャリア動き阻害されにくいため、
トランジスタの電界効果移動度が高くなる。

0174

また、第2の金属酸化物膜と第1の金属酸化物膜の界面に界面準位が形成されると、界面
近傍の領域にもチャネル領域が形成されるために、トランジスタの閾値電圧が変動してし
まう。しかし、第1の金属酸化物膜は、第2の金属酸化物膜を構成する金属元素の少なく
とも1つをその構成要素に含むため、第2の金属酸化物膜と第1の金属酸化物膜の界面に
は、界面準位が形成されにくい。よって、上記構成により、トランジスタの閾値電圧等の
電気的特性のばらつきを、低減することができる。

0175

また、金属酸化物膜間に不純物が存在することによって、各膜の界面にキャリアの流れを
阻害する界面準位が形成されることがないよう、複数の金属酸化物膜を積層させることが
望ましい。積層された金属酸化物膜の膜間に不純物が存在していると、金属酸化物膜間に
おける伝導帯下端のエネルギーの連続性が失われ、界面近傍において、キャリアがトラッ
プされるか、あるいは再結合により消滅してしまうからである。膜間における不純物を低
減させることで、主成分である一の金属を少なくとも共に有する複数の金属酸化物膜を、
単に積層させるよりも、連続接合(ここでは特に伝導帯下端のエネルギーが各膜の間で連
続的に変化するU字型井戸構造を有している状態)が形成されやすくなる。

0176

連続接合を形成するためには、ロードロック室を備えたマルチチャンバー方式の成膜装置
スパッタリング装置)を用いて各膜を大気に触れさせることなく連続して積層すること
が必要となる。スパッタリング装置における各チャンバーは、酸化物半導体にとって不純
物となる水等を可能な限り除去すべくクライオポンプのような吸着式真空排気ポンプ
用いて高真空排気(5×10−7Pa乃至1×10−4Pa程度まで)することが好まし
い。または、ターボ分子ポンプコールドトラップを組み合わせて排気系からチャンバー
内に気体が逆流しないようにしておくことが好ましい。

0177

高純度真性な酸化物半導体を得るためには、各チャンバー内を高真空排気するのみなら
ず、スパッタリングに用いるガスの高純度化も重要である。上記ガスとして用いる酸素ガ
スやアルゴンガスの露点を、−40℃以下、好ましくは−80℃以下、より好ましくは−
100℃以下とし、使用するガスの高純度化を図ることで、酸化物半導体膜に水分等が取
り込まれることを可能な限り防ぐことができる。具体的に、第2の金属酸化物膜がIn−
M−Zn酸化物(Mは、Ga、Y、Zr、La、Ce、またはNd)の場合、第2の金属
酸化物膜を成膜するために用いるターゲットにおいて、金属元素の原子数比をIn:M:
Zn=x1:y1:z1とすると、x1/y1は、1/3以上6以下、さらには1以上6
以下であって、z1/y1は、1/3以上6以下、さらには1以上6以下であることが好
ましい。なお、z1/y1を1以上6以下とすることで、第2の金属酸化物膜としてCA
AC−OS膜が形成されやすくなる。ターゲットの金属元素の原子数比の代表例としては
、In:M:Zn=1:1:1、In:M:Zn=3:1:2等がある。

0178

具体的に、第1の金属酸化物膜、第3の金属酸化物膜がIn−M−Zn酸化物(Mは、G
a、Y、Zr、La、Ce、またはNd)の場合、第1の金属酸化物膜、第3の金属酸化
物膜を成膜するために用いるターゲットにおいて、金属元素の原子数比をIn:M:Zn
=x2:y2:z2とすると、x2/y2<x1/y1であって、z2/y2は、1/3
以上6以下、さらには1以上6以下であることが好ましい。なお、z2/y2を1以上6
以下とすることで、第1の金属酸化物膜、第3の金属酸化物膜としてCAAC−OS膜が
形成されやすくなる。ターゲットの金属元素の原子数比の代表例としては、In:M:Z
n=1:3:2、In:M:Zn=1:3:4、In:M:Zn=1:3:6、In:M
:Zn=1:3:8等がある。

0179

なお、第1の金属酸化物膜及び第3の金属酸化物膜の厚さは、3nm以上100nm以下
、好ましくは3nm以上50nm以下とする。また、第2の金属酸化物膜の厚さは、3n
m以上200nm以下、好ましくは3nm以上100nm以下であり、さらに好ましくは
3nm以上50nm以下である。

0180

層構造の半導体膜において、第1の金属酸化物膜乃至第3の金属酸化物膜は、非晶質ま
たは結晶質の両方の形態を取りうる。ただし、チャネル領域が形成される第2の金属酸化
物膜が結晶質であることにより、トランジスタに安定した電気的特性を付与することがで
きるため、第2の金属酸化物膜は結晶質であることが好ましい。

0181

なお、チャネル形成領域とは、トランジスタの半導体膜のうち、ゲート電極と重なり、か
つソース電極とドレイン電極に挟まれる領域を意味する。また、チャネル領域とは、チャ
ネル形成領域において、電流が主として流れる領域をいう。

0182

例えば、第1の金属酸化物膜及び第3の金属酸化物膜として、スパッタリング法により形
成したIn−Ga−Zn系酸化物膜を用いる場合、第1の金属酸化物膜及び第3の金属酸
化物膜の成膜には、In−Ga−Zn系酸化物(In:Ga:Zn=1:3:2[原子数
比])であるターゲットを用いることができる。成膜条件は、例えば、成膜ガスとしてア
ルゴンガスを30sccm、酸素ガスを15sccm用い、圧力0.4Paとし、基板温
度を200℃とし、DC電力0.5kWとすればよい。

0183

また、第2の金属酸化物膜をCAAC−OS膜とする場合、第2の金属酸化物膜の成膜に
は、In−Ga−Zn系酸化物(In:Ga:Zn=1:1:1[原子数比])であり、
多結晶のIn−Ga−Zn系酸化物を含むターゲットを用いることが好ましい。成膜条件
は、例えば、成膜ガスとしてアルゴンガスを30sccm、酸素ガスを15sccm用い
、圧力を0.4Paとし、基板の温度300℃とし、DC電力0.5kWとすることがで
きる。

0184

なお、トランジスタは、半導体膜の端部が傾斜している構造を有していても良いし、半導
体膜の端部が丸みを帯びる構造を有していても良い。

0185

また、複数の積層された金属酸化物膜を有する半導体膜をトランジスタに用いる場合にお
いても、ソース電極及びドレイン電極に接する領域が、n型化されていても良い。上記構
成により、トランジスタの移動度及びオン電流を高め、トランジスタを用いた半導体装置
の高速動作を実現することができる。さらに、複数の積層された金属酸化物膜を有する半
導体膜をトランジスタに用いる場合、n型化される領域は、チャネル領域となる第2の金
属酸化物膜にまで達していることが、トランジスタの移動度及びオン電流を高め、半導体
装置のさらなる高速動作を実現する上で、より好ましい。

0186

〈電子機器の例〉
本発明の一態様に係る記憶装置または半導体装置は、表示機器パーソナルコンピュータ
記録媒体を備えた画像再生装置(代表的にはDVD:Digital Versati
le Disc等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置
)に用いることができる。その他に、本発明の一態様に係る記憶装置または半導体装置を
用いることができる電子機器として、携帯電話携帯型を含むゲーム機携帯情報端末
電子書籍ビデオカメラデジタルスチルカメラ等のカメラゴーグル型ディスプレイ(
ヘッドマウントディスプレイ)、ナビゲーションシステム音響再生装置(カーオーディ
オ、デジタルオーディオプレイヤー等)、複写機ファクシミリプリンタープリンタ
複合機現金自動預け入れ払い機ATM)、自動販売機などが挙げられる。これら電
子機器の具体例を図11に示す。

0187

図11(A)は携帯型ゲーム機であり、筐体5001、筐体5002、表示部5003、
表示部5004、マイクロホン5005、スピーカー5006、操作キー5007、スタ
イラス5008等を有する。なお、図11(A)に示した携帯型ゲーム機は、2つの表示
部5003と表示部5004とを有しているが、携帯型ゲーム機が有する表示部の数は、
これに限定されない。

0188

図11(B)は携帯情報端末であり、第1筐体5601、第2筐体5602、第1表示部
5603、第2表示部5604、接続部5605、操作キー5606等を有する。第1表
示部5603は第1筐体5601に設けられており、第2表示部5604は第2筐体56
02に設けられている。そして、第1筐体5601と第2筐体5602とは、接続部56
05により接続されており、第1筐体5601と第2筐体5602の間の角度は、接続部
5605により変更が可能である。第1表示部5603における映像を、接続部5605
における第1筐体5601と第2筐体5602との間の角度に従って、切り替える構成と
しても良い。また、第1表示部5603及び第2表示部5604の少なくとも一方に、位
入力装置としての機能が付加された表示装置を用いるようにしても良い。なお、位置入
力装置としての機能は、表示装置にタッチパネルを設けることで付加することができる。
或いは、位置入力装置としての機能は、フォトセンサとも呼ばれる光電変換素子を表示装
置の画素部に設けることでも、付加することができる。

0189

図11(C)はノート型パーソナルコンピュータであり、筐体5401、表示部5402
キーボード5403、ポインティングデバイス5404等を有する。

0190

図11(D)は電気冷凍冷蔵庫であり、筐体5301、冷蔵室用扉5302、冷凍室用扉
5303等を有する。

0191

図11(E)はビデオカメラであり、第1筐体5801、第2筐体5802、表示部58
03、操作キー5804、レンズ5805、接続部5806等を有する。操作キー580
4及びレンズ5805は第1筐体5801に設けられており、表示部5803は第2筐体
5802に設けられている。そして、第1筐体5801と第2筐体5802とは、接続部
5806により接続されており、第1筐体5801と第2筐体5802の間の角度は、接
続部5806により変更が可能である。表示部5803における映像を、接続部5806
における第1筐体5801と第2筐体5802との間の角度に従って切り替える構成とし
ても良い。

0192

図11(F)は普通自動車であり、車体5101、車輪5102、ダッシュボード510
3、ライト5104等を有する。

0193

10メモリセル
10_ メモリセル
10_j メモリセル
10_ji メモリセル
10_m1 メモリセル
10_mn メモリセル
10_1n メモリセル
10_11 メモリセル
11トランジスタ
12 トランジスタ
13 トランジスタ
14容量素子
20セルアレイ
30記憶装置
31駆動回路
32 駆動回路
33 駆動回路
34 駆動回路
35デコーダ
36バッファ
37 デコーダ
38スイッチ回路
39 デコーダ
40 バッファ
41 デコーダ
42プリチャージ回路
43センスアンプ
50半導体膜
51絶縁膜
52基板
53 絶縁膜
54導電膜
55不純物領域
56 絶縁膜
57 半導体膜
58 導電膜
59 導電膜
60 絶縁膜
61 導電膜
62 半導体膜
63 導電膜
64 導電膜
65 導電膜
66 導電膜
67 導電膜
68 絶縁膜
69 導電膜
70 導電膜
71 導電膜
72 導電膜
5001筐体
5002 筐体
5003 表示部
5004 表示部
5005マイクロホン
5006スピーカー
5007操作キー
5008スタイラス
5101 車体
5102車輪
5103ダッシュボード
5104ライト
5301 筐体
5302冷蔵室用扉
5303冷凍室用扉
5401 筐体
5402 表示部
5403キーボード
5404ポインティングデバイス
5601 筐体
5602 筐体
5603 表示部
5604 表示部
5605 接続部
5606 操作キー
5801 筐体
5802 筐体
5803 表示部
5804 操作キー
5805レンズ
5806 接続部

ページトップへ

この技術を出願した法人

この技術を発明した人物

ページトップへ

関連する挑戦したい社会課題

関連する公募課題

ページトップへ

技術視点だけで見ていませんか?

この技術の活用可能性がある分野

分野別動向を把握したい方- 事業化視点で見る -

(分野番号表示ON)※整理標準化データをもとに当社作成

ページトップへ

おススメ サービス

おススメ astavisionコンテンツ

新着 最近 公開された関連が強い技術

  • 株式会社半導体エネルギー研究所の「 表示システム」が 公開されました。( 2020/10/29)

    【課題・解決手段】解像度の高い表示システムを提供する。表示品位の高い表示システムを提供する。処理部及び表示部を有する表示システムである。処理部には、第1の画像信号が供給される。処理部は、第1の画像信号... 詳細

  • 株式会社半導体エネルギー研究所の「 半導体装置」が 公開されました。( 2020/10/29)

    【課題・解決手段】新規な半導体装置の提供。複数のセルアレイと、複数の周辺回路と、を有し、セルアレイは、複数のメモリセルを有し、周辺回路は、第1の駆動回路と、第2の駆動回路と、第1の増幅回路と、第2の増... 詳細

  • 株式会社半導体エネルギー研究所の「 半導体装置、記憶装置、及び電子機器」が 公開されました。( 2020/10/29)

    【課題・解決手段】ビット線寄生容量が低減された記憶装置を提供する。記憶装置は、ビット線に電気的に接続されているセンスアンプと、センスアンプ上に積層されているメモリセルアレイとを有する。メモリセルアレイ... 詳細

この 技術と関連性が強い人物

関連性が強い人物一覧

この 技術と関連する社会課題

関連する挑戦したい社会課題一覧

この 技術と関連する公募課題

関連する公募課題一覧

astavision 新着記事

サイト情報について

本サービスは、国が公開している情報(公開特許公報、特許整理標準化データ等)を元に構成されています。出典元のデータには一部間違いやノイズがあり、情報の正確さについては保証致しかねます。また一時的に、各データの収録範囲や更新周期によって、一部の情報が正しく表示されないことがございます。当サイトの情報を元にした諸問題、不利益等について当方は何ら責任を負いかねることを予めご承知おきのほど宜しくお願い申し上げます。

主たる情報の出典

特許情報…特許整理標準化データ(XML編)、公開特許公報、特許公報、審決公報、Patent Map Guidance System データ