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技術 半導体素子、磁気抵抗効果素子、磁気センサ及びスピントランジスタ

出願人 TDK株式会社
発明者 小池勇人
出願日 2018年9月20日 (2年3ヶ月経過) 出願番号 2018-176242
公開日 2020年3月26日 (9ヶ月経過) 公開番号 2020-047844
状態 未査定
技術分野 動作に特徴のある半導体 磁気的変量の測定 ホール/MR素子
主要キーワード 価電子数 ゲルマナイド n型半導体 ノーマリーオン型 低濃度ドープ領域 蓄積効果 相対角 高濃度ドープ領域
関連する未来課題
重要な関連分野

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図面 (14)

課題

従来よりも大きなSN比を得ることができる半導体素子磁気抵抗効果素子磁気センサ及びスピントランジスタを提供する。

解決手段

磁気抵抗効果素子1Aは、半導体層2と、半導体層2上に互いに離間して設けられた第1強磁性層3及び第2強磁性層4と、を備える。半導体層2は、第1強磁性層3及び第2強磁性層4が設けられた第1半導体領域R1と、第1強磁性層3及び第2強磁性層4から離間し、かつ、第1半導体領域R1の端面の少なくとも一部と接するように設けられた第2半導体領域R2と、を備える。第1半導体領域R1は、n型の導電型を有し、第2半導体領域R2は、p型の導電型を有している。

概要

背景

磁化自由層としての強磁性層非磁性スペーサ層、及び磁化固定層としての強磁性層を有する巨大磁気抵抗GMR)効果素子、及びトンネル磁気抵抗TMR)効果素子等の磁気抵抗効果素子が知られている。このような磁気抵抗効果素子は、磁気センサ磁気ヘッド、及び磁気抵抗ランダムアクセスメモリMRAM)等のデバイスに利用されている。

現在実用化されている磁気抵抗効果素子は、磁化自由層、非磁性スペーサ層、及び磁化固定層をこの順に積層させた構成を有している。しかし、近年、非磁性材料からなるチャンネル層の上面に磁化自由層及び磁化固定層を設けた構成を有する磁気抵抗効果素子が注目されている(たとえば特許文献1及び特許文献2)。特許文献1及び特許文献2に記載の磁気抵抗効果素子では、磁化自由層及び磁化固定層は略同一面上に形成され、磁化自由層又は磁化固定層からチャンネル層に注入されたスピン偏極電子は、チャンネル層内で伝導又は拡散し、スピンがチャンネル層内に蓄積する。このような構成を有する磁気抵抗効果素子によれば、従来の磁気抵抗効果素子との構成上の相違点に基づき、磁気ヘッド等の磁気センサに応用した場合に高い空間分解能が得られることが期待されており、また、デバイスへの応用時にデバイス設計の自由度を向上させることができると期待されている。

概要

従来よりも大きなSN比を得ることができる半導体素子、磁気抵抗効果素子、磁気センサ及びスピントランジスタを提供する。磁気抵抗効果素子1Aは、半導体層2と、半導体層2上に互いに離間して設けられた第1強磁性層3及び第2強磁性層4と、を備える。半導体層2は、第1強磁性層3及び第2強磁性層4が設けられた第1半導体領域R1と、第1強磁性層3及び第2強磁性層4から離間し、かつ、第1半導体領域R1の端面の少なくとも一部と接するように設けられた第2半導体領域R2と、を備える。第1半導体領域R1は、n型の導電型を有し、第2半導体領域R2は、p型の導電型を有している。

目的

本発明は上述の課題に鑑みてなされたものであり、従来よりも大きなSN比を得ることができる半導体素子、磁気抵抗効果素子、磁気センサ及びスピントランジスタを提供する

効果

実績

技術文献被引用数
0件
牽制数
0件

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請求項1

半導体層と、前記半導体層上に互いに離間して設けられた第1電極及び第2電極と、を備え、前記半導体層は、前記第1電極及び前記第2電極が設けられた第1半導体領域と、前記第1電極及び前記第2電極から離間し、かつ、前記第1半導体領域の端面の少なくとも一部と接するように設けられた第2半導体領域と、を備え、前記第1半導体領域は、n型の導電型を有し、前記第2半導体領域は、p型の導電型を有している、半導体素子

請求項2

前記第1半導体領域におけるp型ドーパント濃度は、前記第2半導体領域におけるp型ドーパント濃度よりも低い、請求項1に記載の半導体素子。

請求項3

前記第1半導体領域を正、前記第2半導体領域を負とする方向の電圧印加するための配線を更に備える、請求項1又は2に記載の半導体素子。

請求項4

半導体層と、前記半導体層上に互いに離間して設けられた第1電極及び第2電極と、を備え、前記半導体層は、前記第1電極及び前記第2電極が設けられた第1半導体領域と、前記第1電極及び前記第2電極から離間し、かつ、前記第1半導体領域の端面の少なくとも一部と接するように設けられた第2半導体領域と、を備え、前記第1半導体領域は、p型の導電型を有し、前記第2半導体領域は、n型の導電型を有している、半導体素子。

請求項5

前記第1半導体領域におけるn型ドーパント濃度は、前記第2半導体領域におけるn型ドーパント濃度よりも低い、請求項4に記載の半導体素子。

請求項6

前記第1半導体領域を負、前記第2半導体領域を正とする方向の電圧を印加するための配線を更に備える、請求項4又は5に記載の半導体素子。

請求項7

前記第1半導体領域は、前記第1電極及び前記第2電極が設けられた上面と、前記上面と対向している下面と、前記上面と前記下面とを接続し、かつ、前記第1電極及び前記第2電極の離間方向に沿って延在している側面と、を有し、前記第2半導体領域は、前記側面の少なくとも一部と接するように設けられている、請求項1〜6のいずれか一項に記載の半導体素子。

請求項8

前記上面及び前記下面の対向方向における前記第2半導体領域の長さは、前記対向方向における前記半導体層の長さと同等である、請求項7に記載の半導体素子。

請求項9

前記第1半導体領域は、前記第1電極及び前記第2電極が設けられた上面を有し、前記第2半導体領域は、前記上面の少なくとも一部と接するように設けられている、請求項1〜8のいずれか一項に記載の半導体素子。

請求項10

請求項1〜9のいずれか一項に記載の半導体素子を備え、前記第1電極及び前記第2電極は、それぞれ強磁性材料を備える、磁気抵抗効果素子

請求項11

請求項10に記載の磁気抵抗効果素子を備える、磁気センサ

請求項12

請求項10に記載の磁気抵抗効果素子を備える、スピントランジスタ

技術分野

背景技術

0002

磁化自由層としての強磁性層非磁性スペーサ層、及び磁化固定層としての強磁性層を有する巨大磁気抵抗GMR)効果素子、及びトンネル磁気抵抗TMR)効果素子等の磁気抵抗効果素子が知られている。このような磁気抵抗効果素子は、磁気センサ、磁気ヘッド、及び磁気抵抗ランダムアクセスメモリMRAM)等のデバイスに利用されている。

0003

現在実用化されている磁気抵抗効果素子は、磁化自由層、非磁性スペーサ層、及び磁化固定層をこの順に積層させた構成を有している。しかし、近年、非磁性材料からなるチャンネル層の上面に磁化自由層及び磁化固定層を設けた構成を有する磁気抵抗効果素子が注目されている(たとえば特許文献1及び特許文献2)。特許文献1及び特許文献2に記載の磁気抵抗効果素子では、磁化自由層及び磁化固定層は略同一面上に形成され、磁化自由層又は磁化固定層からチャンネル層に注入されたスピン偏極電子は、チャンネル層内で伝導又は拡散し、スピンがチャンネル層内に蓄積する。このような構成を有する磁気抵抗効果素子によれば、従来の磁気抵抗効果素子との構成上の相違点に基づき、磁気ヘッド等の磁気センサに応用した場合に高い空間分解能が得られることが期待されており、また、デバイスへの応用時にデバイス設計の自由度を向上させることができると期待されている。

先行技術

0004

特開2010−287666号公報
国際公開第2015/076187号

発明が解決しようとする課題

0005

上述のような磁気抵抗効果素子では、信号雑音比SN比)を向上させるために必要な要素の一つとして、スピン偏極キャリア(スピン偏極電子又はスピン偏極ホール)がチャンネル層内を伝導又は拡散する際のスピン拡散長及びスピン寿命を長くすることが挙げられる。そのような観点から、上記特許文献1及び特許文献2に記載の磁気抵抗効果素子は、半導体素子として形成されている。具体的には、上記特許文献1及び特許文献2に記載の磁気抵抗効果素子においては、一般に金属材料よりもスピン拡散長及びスピン寿命が長い半導体材料によってキャリアの伝導経路であるチャンネル層を構成している。

0006

しかしながら、そのような構成を用いても、上述のような半導体素子のSN比は、デバイス応用に必要なレベルには達していない。

0007

本発明は上述の課題に鑑みてなされたものであり、従来よりも大きなSN比を得ることができる半導体素子、磁気抵抗効果素子、磁気センサ及びスピントランジスタを提供することを目的とする。

課題を解決するための手段

0008

本発明者らは、鋭意検討の結果、伝導経路である半導体層の表面に存在する界面準位がキャリアを捕獲又は散乱することが、上記半導体素子においてSN比が十分に向上しないことの一因であることを見出し、本発明の完成に至った。

0009

本発明に係る半導体素子は、半導体層と、半導体層上に互いに離間して設けられた第1電極及び第2電極と、を備え、半導体層は、第1電極及び第2電極が設けられた第1半導体領域と、第1電極及び第2電極から離間し、かつ、第1半導体領域の端面の少なくとも一部と接するように設けられた第2半導体領域と、を備え、第1半導体領域は、n型の導電型を有し、第2半導体領域は、p型の導電型を有している。

0010

この半導体素子では、第1電極及び第2電極が設けられた第1半導体領域がn型の導電型を有している。また、第1電極及び第2電極から離間し、かつ、第1半導体領域の端面の少なくとも一部と接するように設けられた第2半導体領域がp型の導電型を有している。このため、第1半導体領域及び第2半導体領域の界面には、第1半導体領域及び第2半導体領域がpn接合を形成することにより、空乏層が形成されている。その結果、第1半導体領域及び第2半導体領域の界面近傍にキャリア(電子)が伝導することが抑制されるため、当該界面近傍の界面準位によってキャリア(電子)が捕獲又は散乱されることが抑制される。これにより、本発明に係る半導体素子によれば、従来よりも大きなSN比を得ることができる。

0011

この半導体素子では、第1半導体領域におけるp型ドーパント濃度は、第2半導体領域におけるp型ドーパント濃度よりも低くてもよい。この場合、第1半導体領域におけるp型ドーパント濃度が、第2半導体領域におけるp型ドーパント濃度と同等である場合と比較して、第1半導体領域の内部におけるキャリア(電子)の散乱が抑制される。この結果、従来よりも大きなSN比を得ることができる。

0012

この半導体素子は、第1半導体領域を正、第2半導体領域を負とする方向の電圧印加するための配線を更に備えてもよい。この場合、配線を介して第1半導体領域と第2半導体領域との間に逆バイアス電圧が印加される。これにより、空乏層の幅が広がるので、界面準位によってキャリア(電子)が捕獲又は散乱されることがより抑制される。この結果、従来よりも更に大きなSN比を得ることができる。

0013

本発明に係る半導体素子は、半導体層と、半導体層上に互いに離間して設けられた第1電極及び第2電極と、を備え、半導体層は、第1電極及び第2電極が設けられた第1半導体領域と、第1電極及び第2電極から離間し、かつ、第1半導体領域の端面の少なくとも一部と接するように設けられた第2半導体領域と、を備え、第1半導体領域は、p型の導電型を有し、第2半導体領域は、n型の導電型を有している。

0014

この半導体素子では、第1電極及び第2電極が設けられた第1半導体領域がp型の導電型を有している。また、第1電極及び第2電極から離間し、かつ、第1半導体領域の端面の少なくとも一部と接するように設けられた第2半導体領域がn型の導電型を有している。このため、第1半導体領域及び第2半導体領域の界面には、第1半導体領域及び第2半導体領域がpn接合を形成することにより、空乏層が形成されている。その結果、第1半導体領域及び第2半導体領域の界面近傍にキャリア(ホール)が伝導することが抑制されるため、当該界面近傍の界面準位によってキャリア(ホール)が捕獲又は散乱されることが抑制される。これにより、本発明に係る半導体素子によれば、従来よりも大きなSN比を得ることができる。

0015

この半導体素子では、第1半導体領域におけるn型ドーパント濃度は、第2半導体領域におけるn型ドーパント濃度よりも低くてもよい。この場合、第1半導体領域におけるn型ドーパント濃度が、第2半導体領域におけるn型ドーパント濃度と同等である場合と比較して、第1半導体領域の内部におけるキャリア(ホール)の散乱が抑制される。この結果、従来よりも大きなSN比を得ることができる。

0016

この半導体素子は、第1半導体領域を負、第2半導体領域を正とする方向の電圧を印加するための配線を更に備えてもよい。この場合、配線を介して第1半導体領域と第2半導体領域との間に逆バイアス電圧が印加される。これにより、空乏層の幅が広がるので、界面準位によってキャリア(ホール)が捕獲又は散乱されることがより抑制される。この結果、従来よりも更に大きなSN比を得ることができる。

0017

この半導体素子では、前記第1半導体領域は、前記第1電極及び前記第2電極が設けられた上面と、前記上面と対向している下面と、前記上面と前記下面とを接続し、かつ、前記第1電極及び前記第2電極の離間方向に沿って延在している側面と、を有し、前記第2半導体領域は、前記側面の少なくとも一部と接するように設けられていてもよい。この場合、第1半導体領域の側面の少なくとも一部と第2半導体領域との界面近傍に空乏層が形成されるので、当該界面近傍の界面準位によってキャリアが捕獲又は散乱されることが抑制される。この結果、従来よりも大きなSN比を得ることができる。

0018

この半導体素子では、前記上面及び前記下面の対向方向における前記第2半導体領域の長さは、前記対向方向における前記半導体層の長さと同等である。この場合、半導体層の対向方向の全体にわたって、第1半導体領域及び第2半導体領域との界面近傍に空乏層が形成されるので、当該界面近傍の界面準位がキャリアに与える影響が更に抑制される。この結果、従来よりも大きなSN比を得ることができる。

0019

この半導体素子では、第1半導体領域は、第1電極及び第2電極が設けられた上面を有し、第2半導体領域は、上面の少なくとも一部と接するように設けられていてもよい。この場合、第1半導体領域の上面の少なくとも一部と第2半導体領域との界面近傍に空乏層が形成されるので、当該界面近傍の界面準位によってキャリアが捕獲又は散乱されることが抑制される。この結果、従来よりも大きなSN比を得ることができる。

0020

本発明に係る磁気抵抗効果素子は、上記半導体素子を備え、第1電極及び第2電極は、それぞれ強磁性材料を備える。これにより、従来よりも大きなSN比を得ることができる磁気抵抗効果素子を実現することができる。

0021

本発明に係る磁気センサは、上記磁気抵抗効果素子を備える。これにより、従来よりも大きなSN比を得ることができる磁気センサを実現することができる。

0022

本発明に係るスピントランジスタは、上記磁気抵抗効果素子を備える。これにより、従来よりも大きなSN比を得ることができるスピントランジスタを実現することができる。

発明の効果

0023

本発明によれば、従来よりも大きなSN比を得ることができる半導体素子、磁気抵抗効果素子、磁気センサ及びスピントランジスタが提供される。

図面の簡単な説明

0024

第1実施形態に係る磁気センサの断面図である。
図1に示される磁気センサの上面図である。
第1実施形態の磁気抵抗効果素子の第1半導体領域及び第2半導体領域の界面近傍のエネルギーバンド図である。
第1実施形態の磁気抵抗効果素子の逆バイアス電圧印加時の第1半導体領域及び第2半導体領域の界面近傍のエネルギーバンド図である。
第2実施形態に係る磁気センサの断面図である。
図5に示される磁気センサの上面図である。
第3実施形態に係る磁気センサの断面図である。
図7に示される磁気センサの上面図である。
第4実施形態に係る磁気センサの上面図である。
第5実施形態に係る磁気センサの断面図である。
図10に示される磁気センサの上面図である。
第6実施形態に係るスピントランジスタの断面図である。
変形例に係るスピントランジスタの断面図である。

実施例

0025

以下、添付図面を参照して、本発明を実施するための形態を詳細に説明する。なお、各図面において、可能な場合には同一要素には同一符号を用いる。また、図面中の構成要素内及び構成要素間の寸法比は、図面の見易さのため、それぞれ任意となっている。

0026

(第1実施形態)
図1図4を参照して、第1実施形態に係る磁気抵抗効果素子1A及び磁気センサ10Aについて説明する。図1は、第1実施形態に係る磁気センサの断面図である。図2は、図1に示される磁気センサの上面図である。図3及び図4は、第1半導体領域及び第2半導体領域の界面近傍のエネルギーバンド図である。図1及び図2には、直交座標系が示されている。

0027

図1及び図2に示されるように、磁気センサ10Aは、磁気抵抗効果素子1Aを備え、電流源20、電圧測定部30及び電圧源50と接続されている。磁気抵抗効果素子1Aは、半導体層2と、第1強磁性層3(第1電極)と、第2強磁性層4(第2電極)と、第1絶縁層5と、第2絶縁層6と、配線45と、を備えた半導体素子を備える。本実施形態では、磁気抵抗効果素子1Aは上記半導体素子からなる。図2では、電流源20及び電圧測定部30の図示が省略されている。

0028

半導体層2は、直方体形状を呈している。半導体層2は、Z方向で互いに対向している上面2a及び下面2bと、X方向で互いに対向している側面2c及び側面2dと、Y方向で互いに対向している側面2e及び側面2fと、を有している。本実施形態では、上面2a、下面2b、側面2c,2d,2e,2fは、略平坦であるが、これらの各面は湾曲していてもよい。半導体層2の詳細な構成については、後述する。なお、上面2a及び下面2bは、重力方向以外で互いに対向するように配置されていてもよく、側面2c,2d,2e,2fのいずれかが実質的な上面及び下面となっていてもよい。

0029

半導体層2は、たとえば、Si、Ge、C(ダイヤモンド)、GaAs等の半導体材料を母材としてなる。半導体層2は、互いに異なる導電型を有している第1半導体領域R1及び第2半導体領域R2を有している。すなわち、第1半導体領域R1及び第2半導体領域R2の導電型の組み合わせとしては、2つの場合がある。1つ目は、第1半導体領域R1がn型の導電型を有し、第2半導体領域R2がp型の導電型を有する場合(以下、場合Aという)である。2つ目は、第1半導体領域R1がp型の導電型を有し、第2半導体領域R2がn型の導電型を有する場合(以下、場合Bという)である。

0030

第1半導体領域R1及び第2半導体領域R2の半導体材料(母材)には、導電型を有するための不純物が添加されている。第1半導体領域R1及び第2半導体領域R2がn型の導電型を有するためには、半導体材料(母材)の元素よりも価電子数の大きな元素が不純物として添加される。第1半導体領域R1及び第2半導体領域R2がp型の導電型を有するためには、半導体材料(母材)の元素よりも価電子数の小さな元素が不純物として添加される。第1半導体領域R1及び第2半導体領域R2に含まれる半導体材料(母材)をSiとすると、n型の導電型を有するための不純物(n型ドーパント)としては、P、As、Sb等が挙げられ、p型の導電型を有するための不純物(p型ドーパント)としては、B、Al、Ga、In等が挙げられる。

0031

第1半導体領域R1には、第1強磁性層3及び第2強磁性層4が設けられる。キャリアは第1強磁性層3及び第2強磁性層4間を、第1半導体領域R1を経由して伝導する。ここでは、スピンの向きが揃ったキャリア(スピン偏極キャリア)が第1半導体領域R1を伝導する。第1半導体領域R1は、直方体形状を呈している。第1半導体領域R1は、その端面として、Z方向で互いに対向している上面R1a及び下面R1bと、X方向で互いに対向している側面R1c及び側面R1dと、Y方向で互いに対向している側面R1e及び側面R1fと、を有している。側面R1e及び側面R1fは、上面R1aと下面R1bとを接続し、かつ、X方向に沿って延在している側面である。

0032

本実施形態では、上面R1a、下面R1b及び側面R1c,R1d,R1e,R1fは、略平坦であるが、これらの各面は湾曲していてもよいし、凹部又は凸部が設けられていてもよい。上面R1a、下面R1b及び側面R1c,R1d,R1e,R1fは、上面2a、下面2b及び側面2c,2d,2e,2fとそれぞれ平行をなしている。第1半導体領域R1は、上面2aの中央部分を構成し、下面2b及び側面2c,2d,2e,2fから離間している。下面R1b及び側面R1c,R1d,R1e,R1fは、下面2b及び側面2c,2d,2e,2fからそれぞれ離間している。第1半導体領域R1の厚さ(Z方向の長さ)は、半導体層2の厚さ(Z方向の長さ)よりも薄く、たとえば10nm以上10μm以下である。

0033

第1半導体領域R1は、第1部分R11、第2部分R12、及び第3部分R13を有している。第1部分R11、第2部分R12、及び第3部分R13は、互いに一体的に設けられている。第1部分R11、第2部分R12、及び第3部分R13は、いずれも上面2aの一部を構成している。第1部分R11及び第2部分R12は、X方向において互いに離間して設けられている。第1部分R11は、側面2c側に設けられている。第2部分R12は、側面2d側に設けられている。第3部分R13は、第1部分R11と第2部分R12との間に設けられ、第1部分R11と第2部分R12とを接続している。すなわち、第1部分R11、第3部分R13、及び第2部分R12は、この順でX方向に沿って直線状に並んでいる。第1部分R11、第2部分R12、及び第3部分R13は、いずれも上面R1aの一部と、下面R1bの一部とを構成している。第1部分R11、第2部分R12、及び第3部分R13は、側面R1c,R1d,R1e,R1fから離間している。

0034

第2半導体領域R2は、第1強磁性層3及び第2強磁性層4から離間し、かつ、第1半導体領域R1の端面の少なくとも一部と接するように設けられている。第2半導体領域R2は、Z方向から見て、矩形枠状を呈し、第1半導体領域R1を取り囲んでいる第1部分R21と、第1半導体領域R1の下方に配置された第2部分R22と、を有している。第1部分R21の厚さ(Z方向の長さ)は、半導体層2の厚さ(Z方向の長さ)と同等である。第2部分R22の厚さ(Z方向の長さ)は、半導体層2の厚さよりも薄い。第2部分R22の厚さと第1半導体領域R1の厚さとの和は、半導体層2の厚さと同等である。

0035

第2半導体領域R2は、第1半導体領域R1の上面R1a以外の面を覆っている。第1部分R21は、側面R1c,R1d,R1e,R1fと接するように設けられ、側面R1c,R1d,R1e,R1fを覆っている。第2部分R22は、下面R1bと接するように設けられ、下面R1bを覆っている。本実施形態では、第2半導体領域R2は、半導体層2のうち、第1半導体領域R1以外の領域の全部である。第2半導体領域R2は、上面2aの上面R1a以外の周縁部分と、下面2b及び側面2c,2d,2e,2fの全部を構成している。

0036

場合Aの半導体層2は、たとえば、p型の導電型を有する半導体層を準備し、上面の中央部分にn型ドーパントを局所的に打ち込むことにより形成される。n型ドーパントが打ち込まれた領域が第1半導体領域R1となり、それ以外の領域が第2半導体領域R2となる。したがって、第1半導体領域R1のn型ドーパント濃度は、第2半導体領域R2のn型ドーパント濃度よりも高い。第1半導体領域R1のp型ドーパント濃度は、第2半導体領域R2のp型ドーパント濃度と同等である。なお、n型ドーパントを打ち込む方法以外の方法としては、たとえば、p型の導電型を有する半導体層の上面の中央部分にn型ドーパントを配置して熱拡散させる方法などが挙げられる。

0037

場合Bの半導体層2は、たとえば、n型の導電型を有する半導体層を準備し、上面の中央部分にp型ドーパントを局所的に打ち込むことにより形成される。p型ドーパントが打ち込まれた領域が第1半導体領域R1となり、それ以外の領域が第2半導体領域R2となる。したがって、第1半導体領域R1のp型ドーパント濃度は、第2半導体領域R2のp型ドーパント濃度よりも高い。第1半導体領域R1のn型ドーパント濃度は、第2半導体領域R2のn型ドーパント濃度と同等である。なお、p型ドーパントを打ち込む方法以外の方法としては、たとえば、n型の導電型を有する半導体層の上面の中央部分にp型ドーパントを配置して熱拡散させる方法などが挙げられる。

0038

図3(a)は、無バイアス時の場合Aにおける第1半導体領域R1及び第2半導体領域R2の界面近傍のエネルギーバンド図であり、図3(b)は、無バイアス時の場合Bにおける第1半導体領域R1及び第2半導体領域R2の界面近傍のエネルギーバンド図である。図3(a)及び図3(b)において、Ecは伝導帯下端準位、Efはフェルミ準位、Evは価電子帯の上端準位を示している。上述のように、第1半導体領域R1及び第2半導体領域R2は、互いに異なる導電型を有している。したがって、第1半導体領域R1及び第2半導体領域R2の界面近傍では、第1半導体領域R1及び第2半導体領域R2がpn接合を形成することにより、空乏層が形成されている。

0039

図1及び図2に示されるように、第1強磁性層3及び第2強磁性層4は、半導体層2の上面2a上にX方向において互いに離間して設けられている。すなわち、第1強磁性層3及び第2強磁性層4の離間方向はX方向である。第1強磁性層3は、第1部分R11上に設けられている。第1強磁性層3は、第1部分R11の上面を覆うように設けられている。Z方向から見て、第1強磁性層3の全体は、第1部分R11の全体と重なっている。第2強磁性層4は、第2部分R12上に設けられている。第2強磁性層4は、第2部分R12の上面を覆うように設けられている。Z方向から見て、第2強磁性層4の全体は、第2部分R12の全体と重なっている。

0040

第1部分R11の上面は、上面R1aのうち、Z方向から見て第1強磁性層3と重なる部分である。第1部分R11の側面は、第1部分R11の上面の外縁からZ方向に沿って延びている。第1部分R11のX方向の両端は、第1強磁性層3のX方向の両端と一致している。第1部分R11のY方向の両端は、第1強磁性層3のY方向の両端と一致している。第2部分R12の上面は、上面R1aのうち、Z方向から見て第2強磁性層4と重なる部分である。第2部分R12の側面は、第2部分R12の上面の外縁からZ方向に沿って延びている。第2部分R12のX方向の両端は、第2強磁性層4のX方向の両端と一致している。第2部分R12のY方向の両端は、第2強磁性層4のY方向の両端と一致している。

0041

第1強磁性層3及び第2強磁性層4の一方は、磁化固定層として機能し、第1強磁性層3及び第2強磁性層4の他方は、磁化自由層として機能する。本実施形態では、第1強磁性層3が磁化自由層として機能し、第2強磁性層4が磁化固定層として機能する例で説明するが、第1強磁性層3が磁化固定層として機能し、第2強磁性層4が磁化自由層として機能してもよい。

0042

第1強磁性層3及び第2強磁性層4は、強磁性材料を備える。第1強磁性層3及び第2強磁性層4の強磁性材料として、たとえば、Ni、Fe及びCoのうち少なくとも一種の元素を有する金属または合金が挙げられる。より具体的には、Co−Fe合金、Ni−Fe合金、Co−B合金、Fe−B合金又はCo−Fe−B合金等が挙げられる。Co−Fe−Al合金、Co−Fe−Si合金、Co−Mn−Si合金、Co−Mn−Ge合金、Co−Fe−Al−Si合金、Co−Fe−Ga−Ge合金等のホイスラー合金を用いてもよい。外部磁場が印加される方向における第2強磁性層4の保磁力は、外部磁場が印加される方向における第1強磁性層3の保磁力よりも大きい。たとえば、第2強磁性層4として硬磁性材料、第1強磁性層3として軟磁性材料を選択することにより、第2強磁性層4の保磁力を第1強磁性層3の保磁力よりも大きくしてもよい。また、第2強磁性層4を反強磁性層交換結合させることにより、第2強磁性層4の保磁力を第1強磁性層3の保磁力よりも大きくしてもよい。

0043

第1絶縁層5及び第2絶縁層6は、トンネル磁気抵抗効果コヒーレントトンネル効果)を発現させるための絶縁膜である。第1絶縁層5は、第1部分R11上に設けられている。第1絶縁層5は、第1部分R11の上面に接している。第1絶縁層5は、第1部分R11と第1強磁性層3との間に設けられている。すなわち、第1強磁性層3は、第1絶縁層5を介して第1部分R11上に設けられている。第2絶縁層6は、第2部分R12上に設けられている。第2絶縁層6は、第2部分R12の上面に接している。第2絶縁層6は、第2部分R12と第2強磁性層4との間に設けられている。すなわち、第2強磁性層4は、第2絶縁層6を介して第2部分R12上に設けられている。第1絶縁層5及び第2絶縁層6によれば、スピン注入効率及びスピン抽出効率が向上する。

0044

第1絶縁層5及び第2絶縁層6の膜厚は、抵抗の増大を抑制し、トンネル絶縁層として機能させる観点から、3nm以下とすることができる。また、第1絶縁層5及び第2絶縁層6の膜厚は、1原子層厚を考慮して、0.4nm以上とすることができる。第1絶縁層5及び第2絶縁層6は、たとえば、酸化マグネシウムからなる。第1絶縁層5及び第2絶縁層6が酸化マグネシウムからなることにより、スピン注入効率及びスピン抽出効率が特に向上する。

0045

電流源20及び電圧測定部30は、磁気抵抗効果素子1Aと電気的に接続されている。電流源20及び電圧測定部30の一端は、第1強磁性層3に電気的に接続されており、電流源20及び電圧測定部30の他端は、第2強磁性層4に電気的に接続されている。

0046

電流源20は、第2強磁性層4と第1強磁性層3との間に電流を流す手段である。電流源20は、たとえば、第2強磁性層4から第1強磁性層3に向かって第1半導体領域R1の中を流れる定電流を供給する。電流源20が第1強磁性層3から第2強磁性層4に向かって第1半導体領域R1の中を流れる定電流を供給するようにしてもよい。電圧測定部30は、第1強磁性層3と第2強磁性層4との間の電圧を測定する手段である。

0047

磁気センサ10Aでは、電流源20により電流が供給されると、磁化自由層として機能する第1強磁性層3から、第1強磁性層3の磁化の向きに対応するスピンを有するキャリアが第1部分R11に注入される。キャリアは、場合Aにおいては電子であり、場合Bにおいてはホールである。注入されたスピン偏極キャリアは第1半導体領域R1を伝導し、第1強磁性層3の磁化の向きに対応するスピンが、上面2aの近傍において、主に第2部分R12に蓄積される。第2強磁性層4と第2部分R12との間の電気抵抗は、第2部分R12に蓄積するスピンの向きと第2強磁性層4の磁化の向きとの相対角によって変化する(磁気抵抗効果)。第1強磁性層3と第2強磁性層4との間には、この相対角の変化に対応したスピン出力電圧が発生する。したがって、電圧測定部30により、第1強磁性層3と第2強磁性層4との間の電圧を測定することで、第1強磁性層3の磁化の向きを外部磁場の方向又は大きさとして検出することができる。なお、電圧測定部30では、スピン出力電圧に加えて、半導体層2の抵抗、第1強磁性層3の抵抗、第2強磁性層4の抵抗、第1強磁性層3と半導体層2との間の抵抗、及び第2強磁性層4と半導体層2との間の抵抗による電圧降下を含む電圧が測定される。

0048

磁気抵抗効果素子1Aにおいては、上述のように、第1半導体領域R1及び第2半導体領域R2の界面には、第1半導体領域R1及び第2半導体領域R2がpn結合を形成することにより、空乏層が形成されている。その結果、第1半導体領域R1及び第2半導体領域R2の界面近傍にスピン偏極キャリアが伝導することが抑制されるため、当該界面近傍の界面準位によってスピン偏極キャリアが捕獲又は散乱されることが抑制される。その結果、第1半導体領域R1を伝導するスピン偏極キャリアのスピン拡散長及びスピン寿命を長くすることができる。これらのことから、第1半導体領域R1(特に第2部分R12)におけるスピン蓄積効果を大きくできるので、第2強磁性層4と半導体層2との間で生じる磁気抵抗効果を増加させることができる。その結果、出力信号を大きくすることができるので、従来よりも大きなSN比を得ることができる。

0049

磁気抵抗効果素子1Aは、配線45を備え、配線45を介して第1半導体領域R1と第2半導体領域R2との間に逆バイアス電圧が印加される。配線45は、場合Aにおいては、第1半導体領域R1を正(+)、第2半導体領域R2を負(−)とする方向の電圧を印加するために用いられ、場合Bにおいては、第1半導体領域R1を負(−)、第2半導体領域R2を正(+)とする方向の電圧を印加するために用いられる。換言すると、配線45は、第1半導体領域R1と第2半導体領域R2との間に逆バイアス電圧を印加し、第1半導体領域R1及び第2半導体領域R2の界面近傍に形成された空乏層の幅を広げるために用いられる。配線45は、第2半導体領域R2に接続されている。図1及び図2では、配線45は、第2半導体領域R2の第1部分R21と電圧源50とに接続されているが、第2部分R22と電圧源50とに接続されていてもよい。

0050

図4(a)は、逆バイアス電圧印加時の場合Aにおける第1半導体領域R1及び第2半導体領域R2の界面近傍のエネルギーバンド図であり、図4(b)は、逆バイアス電圧印加時の場合Bにおける第1半導体領域R1及び第2半導体領域R2の界面近傍のエネルギーバンド図である。図4(a)及び図4(b)において、Ecは伝導帯の下端準位、Efはフェルミ準位、Evは価電子帯の上端準位を示している。図4(a)及び図4(b)に示されるように、n型半導体を正(+)、p型半導体を負(−)とする方向の電圧が、配線45(図1参照)を通じて印加されると、空乏層の幅が広がる。

0051

場合Aでは、第1半導体領域R1の導電型がn型であり、第2半導体領域R2の導電型がp型であるため、第1半導体領域R1を正(+)、第2半導体領域R2を負(−)とする方向の電圧が印加されると、空乏層の幅が広がる。場合Bでは、第1半導体領域R1の導電型がp型であり、第2半導体領域R2の導電型がn型であるため、第1半導体領域R1を負(−)、第2半導体領域R2を正(+)とする方向の電圧が印加されると、空乏層の幅が広がる。これにより、界面準位によってキャリアが捕獲又は散乱されることが更に抑制される。この結果、従来よりも更に大きなSN比を得ることができる。

0052

磁気抵抗効果素子1Aでは、第2半導体領域R2の第1部分R21が、第1半導体領域R1の側面R1c,R1d,R1e,R1fと接するように設けられている。このため、第1半導体領域R1の側面R1c,R1d,R1e,R1fと、第2半導体領域R2の第1部分R21との界面近傍に空乏層が形成される。また、第1部分R21の厚さは、半導体層2の厚さと同等である。このため、第1半導体領域R1の側面R1c,R1d,R1e,R1fのZ方向の全体にわたって空乏層が形成される。また、第2部分R22が、第1半導体領域R1の下面R1bと接するように設けられている。このため、第1半導体領域R1の下面R1bと、第2半導体領域R2の第2部分R22との界面近傍に空乏層が形成される。これらのことから、界面準位がキャリア及びスピンに与える影響が更に抑制されるので、従来よりも大きなSN比を得ることができる。特に、半導体層2の側面は、イオンミリングエッチング等によるパターニングで形成される場合がある。この場合、これらの側面では界面準位が増加し易い。第2半導体領域R2の第1部分R21が、第1半導体領域R1の側面R1c,R1d,R1e,R1fと接して設けられた構成によれば、このような側面における界面準位の影響を効果的に抑制することができる。

0053

第1部分R11、第2部分R12及び第3部分R13は、第1半導体領域R1のうち、多くのキャリアが伝導する部分である。キャリアはX方向に移動するため、第1半導体領域R1のうち、第1部分R11、第2部分R12及び第3部分R13にX方向で隣接する部分におけるキャリアの流れは少ないが、第1部分R11、第2部分R12及び第3部分R13にY方向で隣接する部分におけるキャリアの流れは多い。そこで、磁気抵抗効果素子1Aでは、第2半導体領域R2の第1部分R21が、第1半導体領域R1の側面R1e,R1fの少なくとも一部(ここでは全部)と接して設けられている。これにより、界面準位の影響を更に効果的に抑制することができる。

0054

第2半導体領域R2の第1部分R21は、側面R1e,R1fに交差(ここでは直交)する方向(ここではY方向)から見て、第1半導体領域R1の第1部分R11、第2部分R12及び第3部分R13の少なくとも一部(ここでは全体)と重なるように設けられている。これにより、界面準位の影響を一層効果的に抑制することができる。

0055

磁気センサ10Aは、磁気抵抗効果素子1Aを備えるので、従来よりも大きなSN比を得ることができる。

0056

(第2実施形態)
図5及び図6を参照して、第2実施形態に係る磁気抵抗効果素子1B及び磁気センサ10Bについて、第1実施形態に係る磁気抵抗効果素子1A及び磁気センサ10A(図1及び図2参照)との相違点を中心に説明する。図5は、第2実施形態に係る磁気センサの断面図である。図6は、図5に示される磁気センサの上面図である。図5及び図6には、直交座標系が示されている。図6では、電流源20及び電圧測定部30の図示が省略されている。

0057

図5及び図6に示される磁気抵抗効果素子1Bは、支持基板11と、絶縁層12と、を更に備えている。支持基板11は、たとえば、Si等の半導体材料からなる。絶縁層12は、たとえば、酸化ケイ素(SiO2)等の酸化物からなる。絶縁層12は、支持基板11の上面上に設けられ、支持基板11の上面を覆っている。絶縁層12は、支持基板11の上面と半導体層2の下面2bとの間に設けられている。すなわち、絶縁層12は、支持基板11の上面、及び半導体層2の下面2bのそれぞれと接している。半導体層2の上面2aは、半導体層2の絶縁層12と反対側の面である。支持基板11、絶縁層12、及び半導体層2は、いわゆるSOI(Silicon on Insulator)基板、GOI(Germanium on Insulator)基板、SGOI(Silicon-Germanium on Insulator)基板であってもよい。絶縁層12は、いわゆるBOX(Buried Oxide)層である。

0058

磁気抵抗効果素子1Bでは、第1半導体領域R1の第1部分R11、第2部分R12及び第3部分R13の厚さ(Z方向の長さ)は、いずれも半導体層2の厚さ(Z方向の長さ)と同等である。第1半導体領域R1の下面R1bは、下面2bの中央部を構成している。下面R1bは、絶縁層12に接している。

0059

第2半導体領域R2は、Z方向から見て、矩形枠状を呈し、第1半導体領域R1の周りを取り囲んでいる。第2半導体領域R2は、第1半導体領域R1の側面R1c,R1d,R1e,R1fと接している。第2半導体領域R2の厚さ(Z方向の長さ)は、半導体層2の厚さ(Z方向の長さ)と同等である。第2半導体領域R2の下面は、下面2bの一部を構成し、絶縁層12に接している。本実施形態では、第2半導体領域R2は、上面2aの上面R1a以外の周縁部分と、下面2bの下面R1b以外の周縁部分と、側面2c,2d,2e,2fの全部とを構成している。

0060

場合Aの半導体層2は、たとえば、n型の導電型を有する半導体層を準備し、半導体層の上面から、p型ドーパントを局所的に打ち込むことにより形成される。p型ドーパントが打ち込まれた領域が第2半導体領域R2となり、それ以外の領域が第1半導体領域R1となる。したがって、第1半導体領域R1のp型ドーパント濃度は、第2半導体領域R2のp型ドーパント濃度よりも低い。なお、p型ドーパントを打ち込む方法以外の方法としては、たとえば、半導体層の上面又は側面にp型ドーパントを配置して熱拡散させる方法などが挙げられる。n型の導電型を有する第1半導体領域R1において、第1半導体領域R1の内部に存在するp型ドーパントは、キャリア(電子)が捕獲又は散乱される要因となるため、少ない方が好ましい。すなわち、第1半導体領域R1におけるp型ドーパント濃度が、第2半導体領域R2におけるp型ドーパント濃度と同等である場合と比較して、第1半導体領域R1の内部におけるキャリアの捕獲又は散乱が抑制される。この結果、従来よりも大きなSN比を得ることができる。第1半導体領域R1のn型ドーパント濃度は、第2半導体領域R2のn型ドーパント濃度と同等である。

0061

場合Bの半導体層2は、たとえば、p型の導電型を有する半導体層を準備し、半導体層の上面から、n型ドーパントを局所的に打ち込むことにより形成される。n型ドーパントが打ち込まれた領域が第2半導体領域R2となり、それ以外の領域が第1半導体領域R1となる。したがって、第1半導体領域R1のn型ドーパント濃度は、第2半導体領域R2のn型ドーパント濃度よりも低い。なお、n型ドーパントを打ち込む方法以外の方法としては、たとえば、半導体層の上面又は側面にn型ドーパントを配置して熱拡散させる方法などが挙げられる。p型の導電型を有する第1半導体領域R1において、第1半導体領域R1の内部に存在するn型ドーパントは、キャリア(ホール)が捕獲又は散乱される要因となるため、少ない方が好ましい。すなわち、第1半導体領域R1におけるn型ドーパント濃度が、第2半導体領域R2におけるn型ドーパント濃度と同等である場合と比較して、第1半導体領域R1の内部におけるキャリアの捕獲又は散乱が抑制される。この結果、従来よりも大きなSN比を得ることができる。第1半導体領域R1のp型ドーパント濃度は、第2半導体領域R2のp型ドーパント濃度と同等である。

0062

磁気抵抗効果素子1Bにおいても、磁気抵抗効果素子1A(図1参照)と同様に、第1半導体領域R1及び第2半導体領域R2の界面近傍に空乏層が形成されている。その結果、第1半導体領域R1及び第2半導体領域R2の界面近傍にスピン偏極キャリアが伝導することが抑制されるため、当該界面近傍の界面準位によってスピン偏極キャリアが捕獲又は散乱されることが抑制される。その結果、第1半導体領域R1を伝導するスピン偏極キャリアのスピン拡散長及びスピン寿命を長くすることができる。これらのことから、第1半導体領域R1(特に第2部分R12)におけるスピン蓄積効果を大きくできるので、第2強磁性層4と半導体層2との間で生じる磁気抵抗効果を増加させることができる。その結果、出力信号を大きくすることができるので、従来よりも大きなSN比を得ることができる。

0063

磁気抵抗効果素子1Bでは、第2半導体領域R2が、第1半導体領域R1の側面R1c,R1d,R1e,R1fと接するように設けられている。このため、第1半導体領域R1の側面R1c,R1d,R1e,R1fと第2半導体領域R2との界面近傍に空乏層が形成される。また、第2半導体領域R2の厚さは、半導体層2の厚さと同等である。このため、第1半導体領域R1の側面R1c,R1d,R1e,R1fのZ方向の全体にわたって空乏層が形成される。これらのことから、界面準位がキャリア及びスピンに与える影響が更に抑制されるので、従来よりも大きなSN比を得ることができる。

0064

磁気センサ10Bにおいても、磁気センサ10A(図1参照)と同様に、電流源20により電流を供給し、電圧測定部30により、第1強磁性層3と第2強磁性層4との間の電圧を測定することで、第1強磁性層3の磁化の向きを外部磁場の方向又は大きさとして検出することができる。磁気センサ10Bは、磁気抵抗効果素子1Bを備えるので、従来よりも大きなSN比を得ることができる。

0065

(第3実施形態)
図7及び図8を参照して、第3実施形態に係る磁気抵抗効果素子1C及び磁気センサ10Cについて、第2実施形態に係る磁気抵抗効果素子1B及び磁気センサ10B(図5及び図6参照)との相違点を中心に説明する。図7は、第3実施形態に係る磁気センサの断面図である。図8は、図7に示される磁気センサの上面図である。図7及び図8には、直交座標系が示されている。図8では、電流源20及び電圧測定部30の図示が省略されている。

0066

図7及び図8に示されるように、磁気抵抗効果素子1Cでは、半導体層2の上面2aに凹部R1gが設けられている。凹部R1gの内面は、第1半導体領域R1の上面R1aの一部を構成している。凹部R1gの内面は、凹部R1gの底面及び側面を有している。凹部R1gの底面は、第3部分R13の上面を構成している。第2半導体領域R2は、第1半導体領域R1を囲む矩形枠状の第1部分R21と、凹部R1gの内面と接するように設けられた第2部分R22と、を有している。第1部分R21は、磁気抵抗効果素子1B(図5参照)における第2半導体領域R2に対応している。

0067

第2部分R22は、上面R1aのうち、半導体層2の厚さ方向(Z方向)から見て、第1強磁性層3と第2強磁性層4との間の領域の少なくとも一部に接している。第2部分R22は、Z方向から見て、第1強磁性層3と第2強磁性層4とに挟まれるように設けられている。第2部分R22は、上面2aの一部を構成している。第2部分R22の厚さ(Z方向の長さ)は、凹部R1gの深さ(Z方向の長さ)と同等であり、たとえば10nm以上1μm以下である。第2部分R22のY方向の両端は、第1部分R21に接続されている。第2部分R22を形成する方法としては、半導体層の上面からn型ドーパント又はp型ドーパントを局所的に打ち込むことにより形成する方法のほか、たとえば半導体層2の表面にn型ドーパント又はp型ドーパントを配置し、これらを熱拡散させる方法などが挙げられる。

0068

配線45は、第1部分R21と電圧源50とに接続されているが、第2部分R22と電圧源50とに接続されていてもよい。第1部分R21及び第2部分R22は、互いに接続されているので、配線45によれば、第1部分R21及び第2部分R22の両方に同じ電圧を印加することができる。

0069

磁気抵抗効果素子1Cにおいても、磁気抵抗効果素子1B(図5参照)と同様に、第1半導体領域R1及び第2半導体領域R2の界面近傍に空乏層が形成されている。このため、界面準位がキャリア及びスピンに与える影響が抑制され、従来よりも大きなSN比を得ることができる。キャリアの多くは、第3部分R13を伝導する。磁気抵抗効果素子1Cでは、第2部分R22が上面R1aの少なくとも一部と接するように設けられ、第2部分R22及び第3部分R13の界面近傍に空乏層が形成されている。したがって、上面R1aの界面準位がキャリア及びスピンに与える影響を効果的に抑制することができる。この結果、更に大きなSN比を得ることができる。

0070

磁気センサ10Cは、磁気抵抗効果素子1Cを備えるので、従来よりも更に大きなSN比を得ることができる。

0071

(第4実施形態)
図9を参照して、第4実施形態に係る磁気抵抗効果素子1D及び磁気センサ10Dについて、第2実施形態に係る磁気抵抗効果素子1B及び磁気センサ10B(図5及び図6参照)との相違点を中心に説明する。図9は、第4実施形態に係る磁気センサの上面図である。図9には、直交座標系が示されている。図9では、電流源20及び電圧測定部30(図5参照)の図示が省略されている。

0072

図9に示されるように、磁気抵抗効果素子1Dでは、第2半導体領域R2は、Z方向から見て、矩形枠状を呈しておらず、X方向に沿って直線状に延在する第1部分R21及び第2部分R22を有している。第1部分R21及び第2部分R22は、第1半導体領域R1をY方向において挟むように設けられている。第1部分R21は、側面R1eと接するように設けられている。第2部分R22は、側面R1fと接するように設けられている。本実施形態では、上面R1aは、上面2aのY方向の中央部分であり、下面R1bは、下面2bのY方向の中央部分である。第1半導体領域R1は、側面2c及び側面2dそれぞれのY方向の中央部分も構成している。第2半導体領域R2は、上面2aの上面R1a以外の部分と、下面2bの下面R1b以外の部分と、側面2c及び側面2dそれぞれの側面2e側の部分と、側面2c及び側面2dそれぞれの側面2f側の部分とを構成している。

0073

配線45は、第1部分R21及び第2部分R22の両方に同じ電圧を印加可能に接続されている。

0074

磁気抵抗効果素子1Dにおいても、磁気抵抗効果素子1B(図5参照)と同様に、第1半導体領域R1及び第2半導体領域R2の界面近傍に空乏層が形成されている。このため、界面準位がキャリア及びスピンに与える影響が抑制され、従来よりも大きなSN比を得ることができる。その結果、従来よりも大きなSN比を得ることができる。

0075

磁気センサ10Dは、磁気抵抗効果素子1Dを備えるので、従来よりも大きなSN比を得ることができる。

0076

(第5実施形態)
図10及び図11を参照して、第5実施形態に係る磁気抵抗効果素子1E及び磁気センサ10Eについて、第1実施形態に係る磁気抵抗効果素子1A及び磁気センサ10A(図1及び図2参照)との相違点を中心に説明する。図10は、第5実施形態に係る磁気センサの断面図である。図11は、図10に示される磁気センサの上面図である。図10及び図11には、直交座標系が示されている。図11では、電流源20及び電圧測定部30の図示が省略されている。

0077

図10及び図11に示されるように、磁気センサ10Eは、磁気抵抗効果素子1Eを備え、電流源20及び電圧測定部30と接続されている。磁気抵抗効果素子1Eは、半導体層2と、第1強磁性層3と、第2強磁性層4と、第1絶縁層5と、第2絶縁層6と、配線45とに加えて、参照電極7を更に備えている。図10及び図11では、配線45は、第1部分R21と電圧源50とに接続されているが、第2部分R22と電圧源50とに接続されていてもよい。

0078

半導体層2は、第3半導体領域R3を更に有している。第3半導体領域R3は、第1半導体領域R1と同じ導電型を有している。第1半導体領域R1及び第3半導体領域R3は、互いに一体的に設けられている。第1半導体領域R1及び第3半導体領域R3は、X方向において直線状に並んでいる。第3半導体領域R3のX方向の一端は第2部分R12と接続され、第3半導体領域R3のX方向の他端は側面2dから離間している。第1半導体領域R1及び第3半導体領域R3は、全体として直方体形状を呈している。第3半導体領域R3の厚さ(Z方向の長さ)は、第1半導体領域R1の厚さ(Z方向の長さ)と同等である。

0079

第1半導体領域R1の側面R1cは、側面2cの一部を構成している。上面R1aは、上面2aの一部を構成している。下面R1b及び側面R1d,R1e,R1fは、それぞれ下面2b及び側面2d,2e,2fから離間している。第1部分R11は、側面R1cから離間しておらず、側面R1cの一部を構成している。第2部分R12は、側面R1dから離間しておらず、側面R1dの一部を構成している。

0080

第2半導体領域R2は、第1半導体領域R1の下面R1b及び側面R1e,R1fと接するように設けられている。第2半導体領域R2は、Z方向から見て、U字状を呈し、第1半導体領域R1及び第3半導体領域R3の周りを取り囲んでいる第1部分R21と、第1半導体領域R1及び第3半導体領域R3の下方に配置された第2部分R22と、を有している。第2半導体領域R2は、第1半導体領域R1の上面R1a及び側面R1c,R1d以外の面を覆っている。第1部分R21は、側面R1e,R1fと接するように設けられ、側面R1e,R1fを覆っている。第2部分R22は、下面R1bと接するように設けられ、下面R1bを覆っている。

0081

第1部分R21の厚さ(Z方向の長さ)は、半導体層2の厚さ(Z方向の長さ)と同等である。第2部分R22の厚さ(Z方向の長さ)は、半導体層2の厚さ(Z方向の長さ)よりも薄い。第2部分R22の厚さと第1半導体領域R1の厚さとの和は、半導体層2の厚さと同等である。第2半導体領域R2は、上面2aのうち、上面R1a及び第3半導体領域R3の上面以外の周縁部分と、側面2cの一部と、下面2b及び側面2d,2e,2fの全部を構成している。

0082

第1強磁性層3は、第1部分R11上に設けられている。Z方向から見て、第1強磁性層3の側面2c側の端縁は、側面2cと一致している。このように第1強磁性層3を側面2cのなるべく近くに設けることで、たとえば、微小な外部磁場の検出が容易となる。第2強磁性層4は、第2部分R12上に設けられている。参照電極7は、半導体層2の上面2a上に第1強磁性層3及び第2強磁性層4と離間して設けられている。参照電極7は、半導体層2の上面2aに接している。参照電極7は、第3半導体領域R3上に設けられている。参照電極7は、第2強磁性層4を介して第1強磁性層3とX方向で対向している。参照電極7は、たとえばアルミニウム等の非磁性材料からなる。参照電極7の材料として、半導体層2の仕事関数と近い仕事関数を有する非磁性材料を用いることで、参照電極7と半導体層2との接合で生じるショットキー障壁を小さくすることができる。これにより、参照電極7と半導体層2との間の界面の抵抗を下げることができる。

0083

電流源20は、第1強磁性層3と第2強磁性層4とに接続され、第2強磁性層4と第1強磁性層3との間に電流を流す手段である。電圧測定部30は、図10においては、第2強磁性層4と参照電極7とに接続され、第2強磁性層4と参照電極7との間の電圧を測定する。電流源20は、場合Aにおいては、第2強磁性層4から第1強磁性層3に向かって第1半導体領域R1の中を流れる定電流を供給する。電流源20は、場合Bにおいては、第1強磁性層3から第2強磁性層4に向かって第1半導体領域R1の中を流れる定電流を供給する。

0084

磁気センサ10Eでは、磁気センサ10A(図1参照)と同様に、電流源20により電流が供給されると、磁化自由層として機能する第1強磁性層3から、第1強磁性層3の磁化の向きに対応するスピンを有するキャリアが第1部分R11に注入される。注入されたスピン偏極キャリアは第1部分R11、第3部分R13及び第2部分R12を伝導し、第1強磁性層3の磁化の向きに対応するスピンが、上面2aの近傍において、主に第2部分R12に蓄積される。

0085

電圧測定部30により、第2強磁性層4と参照電極7との間の電圧を測定することで、第2部分R12に蓄積されるスピンの向きと第2強磁性層4の磁化の向きとの相対角の変化に対応した電圧変化としてのスピン出力電圧が得られる。この場合、得られるスピン出力電圧は、磁気センサ10A(図1参照)で得られるスピン出力電圧と原理的には同一である。上述のように、磁気センサ10Aでは、スピン出力電圧に加えて、半導体層2の抵抗、第1強磁性層3の抵抗、第2強磁性層4の抵抗、第1強磁性層3と半導体層2との間の抵抗、及び第2強磁性層4と半導体層2との間の抵抗による電圧降下を含む電圧が測定される。これに対し、磁気センサ10Eでは、半導体層2の抵抗、第1強磁性層3の抵抗及び第1強磁性層3と半導体層2との間の抵抗による電圧降下を含まない電圧が測定される。したがって、磁気センサ10Eでは、磁気センサ10Aに比べて、電圧検出経路の抵抗が下がるので高い磁気抵抗比を得ることができる。その結果、より大きなSN比を得ることができる。

0086

磁気抵抗効果素子1Eにおいても、磁気抵抗効果素子1A(図1及び図2参照)と同様に、第1半導体領域R1及び第2半導体領域R2の界面近傍に空乏層が形成されている。このため、界面準位がキャリア及びスピンに与える影響が抑制され、従来よりも大きなSN比を得ることができる。

0087

(第6実施形態)
図12を参照して、第6実施形態に係る磁気抵抗効果素子1F及びスピントランジスタ60について説明する。図12は、第6実施形態に係るスピントランジスタの断面図である。図12には、直交座標系が示されている。図12に示されるように、スピントランジスタ60は、磁気抵抗効果素子1F、ゲート電極13及び第3絶縁層14を備え、電源41及び電源42と接続されている。

0088

磁気抵抗効果素子1Fは、第1部分R11の上面に凸部2pが設けられ、第2部分R12の上面に凸部2qが設けられている点で、第1実施形態に係る磁気抵抗効果素子1A(図1参照)と相違し、その他の点で磁気抵抗効果素子1Aと同様である。磁気抵抗効果素子1Fについて、磁気抵抗効果素子1Aとの相違点を中心に説明する。凸部2p,2qは、第1部分R11及び第2部分R12の上面の略全体に設けられている。凸部2p,2qの上面2aからの突出量は、たとえば10nm以上1μm以下である。凸部2p,2qは、たとえば、半導体層の上面の中央部にドーパント(場合Aにおいてはn型ドーパント、場合Bにおいてはp型ドーパント)を局所的に打ち込んだ後に、半導体層の上面部を部分的にエッチング加工することにより形成される。第1絶縁層5は、凸部2p上に設けられている。第2絶縁層6は、凸部2q上に設けられている。

0089

ゲート電極13は、上面R1aにおける第1強磁性層3と第2強磁性層4との間の領域(すなわち、第3部分R13の上面)に配置されている。ゲート電極13を構成する電極材料として、たとえばPt、W、Ta、Ti、Alなどの元素を有する金属、合金又は導電性窒化物が挙げられる。また、多結晶シリコンシリサイドゲルマナイドなども挙げられる。ゲート電極13は、第3部分R13の上面近傍領域のキャリア密度を制御できるように、電圧を印加可能に構成されている。

0090

第3絶縁層14は、第3部分R13、第1強磁性層3及び第2強磁性層4とゲート電極13との間の絶縁を図るために、これらの間に配置されている。第3絶縁層14は、第3部分R13に接している。ゲート電極13及び第3絶縁層14のY方向の長さは、上面2aのY方向の長さと同一である。第3絶縁層14は、たとえば酸化ケイ素、酸化ハフニウム酸化ジルコニウム酸化アルミニウム酸化ランタン酸化イットリウム又は酸化マグネシウム等の酸化物絶縁体や、窒化アルミニウム又は窒化ケイ素等の窒化物絶縁体を有している。

0091

磁気抵抗効果素子1Fでは、第1半導体領域R1への不純物添加が選択的に行われている。このため、第1半導体領域R1内には、キャリア濃度に差がある。具体的には、第1部分R11及び第2部分R12のキャリア濃度は、第3部分R13のキャリア濃度よりも高い。つまり、第1部分R11及び第2部分R12は高濃度ドープ領域であり、第3部分R13は低濃度ドープ領域である。スピントランジスタ60は、場合AではNNN型のスピンMOSFETを構成し、場合BではPPP型のスピンMOSFETを構成する。

0092

第1強磁性層3及び第2強磁性層4の一方がソース電極として機能し、第1強磁性層3及び第2強磁性層4の他方がドレイン電極として機能する。本実施形態では、第1強磁性層3がソース電極として機能し、第2強磁性層4がドレイン電極として機能する。電源41は、第1強磁性層3と第2強磁性層4とに接続されている。電源42は、グラウンドとゲート電極13とに接続されている。第1強磁性層3は、グラウンドに接続されている。スピントランジスタ60では、電源42によって、ゲート電極13に電圧を印加することにより、第3部分R13のキャリア密度を制御することができる。

0093

スピントランジスタ60がNNN型のスピンMOSFETを構成する場合、ゲート電極13に電圧を印加しなくても、電源41によって第2強磁性層4に正電圧を印加すると、スピン偏極電子が第1強磁性層3から半導体層2に注入され、第2強磁性層4に向かって第3部分R13を流れる。電源42によってゲート電極13に正電圧を印加すると、第3部分R13の上面近傍のキャリア密度が増加するため、スピン偏極電子が流れ易くなる。電源42によってゲート電極13に負電圧を印加すると、第3部分R13の上面近傍のキャリア密度が減少するため、スピン偏極電子が流れ難くなる。

0094

スピントランジスタ60がPPP型のスピンMOSFETを構成する場合、ゲート電極13に電圧を印加しなくても、電源41によって第2強磁性層4に負電圧を印加すると、スピン偏極ホールが第1強磁性層3から半導体層2に注入され、第2強磁性層4に向かって第3部分R13を流れる。電源42によってゲート電極13に負電圧を印加すると、第3部分R13の上面近傍のキャリア密度が増加するため、スピン偏極ホールが流れ易くなる。電源42によってゲート電極13に正電圧を印加すると、第3部分R13の上面近傍のキャリア密度が減少するため、スピン偏極電子が流れ難くなる。

0095

このように、スピントランジスタ60はNNN型又はPPP型のスピンMOSFETを構成し、ゲート電極13に電圧を印加しなくてもスピン偏極電流が流れるノーマリーオン型デプレッション型)のスピントランジスタ60を実現することができる。

0096

磁気抵抗効果素子1Fにおいても、磁気抵抗効果素子1A(図1参照)と同様に、第1半導体領域R1及び第2半導体領域R2の界面近傍に空乏層が形成されている。このため、界面準位がキャリア及びスピンに与える影響が抑制され、従来よりも大きなSN比を得ることができる。その結果、従来よりも大きなSN比を得ることができる。

0097

スピントランジスタ60は、磁気抵抗効果素子1Fを備えるので、従来よりも大きなSN比を得ることができる。

0098

本発明は、上記実施形態に限定されない。

0099

磁気抵抗効果素子1Aでは、第2半導体領域R2は、下面R1b及び側面R1c,R1d,R1e,R1fの全てと接するように設けられているが、第1半導体領域R1の端面の少なくとも一部と接するように設けられていればよい。たとえば、第2半導体領域R2は、第2部分R22を有さず、下面R1bと接していなくてもよい。

0100

磁気抵抗効果素子1Bでは、第2半導体領域R2の厚さは半導体層2の厚さと同等であるが、第2半導体領域R2の厚さは半導体層2の厚さよりも薄く、第2半導体領域R2は絶縁層12から離間していてもよい。磁気抵抗効果素子1Cにおいても同様に、第2半導体領域R2の第1部分R21の厚さは、半導体層2の厚さよりも薄く、第2半導体領域R2の第1部分R21は、絶縁層12から離間していてもよい。また、磁気抵抗効果素子1Dにおいても同様に、第2半導体領域R2の第1部分R21及び第2部分R22の厚さは、半導体層2の厚さよりも薄く、第2半導体領域R2の第1部分R21及び第2部分R22は、絶縁層12から離間していてもよい。

0101

磁気抵抗効果素子1Eでは、第1半導体領域R1が側面2cから離間し、第2半導体領域R2の第1部分R21が側面2cと接するように設けられていてもよい。この場合、側面R1cの界面準位によるキャリア及びスピンへの影響についても抑制することができる。また、磁気抵抗効果素子1Eでは、第2半導体領域R2の第1部分R21は、少なくとも第1半導体領域R1の側面R1e,R1fと接するように設けられていればよく、電圧検出経路として機能する第3半導体領域R3の側面には設けられていなくてもよい。したがって、たとえば、第3半導体領域R3は、側面2e,2f,2dのそれぞれ一部を構成していてもよい。

0102

磁気抵抗効果素子1Cでは、第2半導体領域R2が第2部分R22のみを有し、第1部分R21を有していなくてもよい。この場合であっても、少なくとも上面R1aの界面準位がキャリア及びスピンに与える影響を抑制することができる。

0103

磁気抵抗効果素子1A,1E,1Fは、磁気抵抗効果素子1Bと同様に、支持基板11と、絶縁層12と、を更に備えていてもよい。

0104

磁気抵抗効果素子1A、1B,1C,1D,1E,1Fは、配線45を備えているが、必ずしも配線45を備えていなくてもよい。これにより、磁気抵抗効果素子1A、1B,1C,1D,1E,1Fの構成を簡単にすることができる。また、配線45は、第2半導体領域R2と、電圧源50とに接続されているが、第2半導体領域R2と、電流源20又は電源41とに接続されていてもよい。この場合であっても、電流源20又は電源41によって、第1半導体領域R1と第2半導体領域R2との間に逆バイアス電圧を印加することができる。具体的には、磁気抵抗効果素子1A,1B,1C,1D,1Eにおいて、配線45によって電流源20の一端と第2半導体領域R2とを電気的に接続するように変更する。この際、磁気抵抗効果素子1A,1B,1C,1Dにおいては、電流源20に接続された配線と電圧測定部30に接続された配線との交点よりも電流源20側に配線45を接続するようにする。これによって、電流源20は、第1半導体領域R1及び第2半導体領域R2の界面近傍の空乏層の厚さをさらに厚くするための逆バイアス電圧を印加するための手段を兼ねることができる。また、磁気抵抗効果素子1Fにおいて、配線45によって電源41の一端と第2半導体領域R2とを電気的に接続するように変更することによって、電源41は、第1半導体領域R1及び第2半導体領域R2の界面近傍の空乏層の厚さをさらに厚くするための逆バイアス電圧を印加するための手段を兼ねることができる。

0105

磁気抵抗効果素子1A,1B,1C,1D,1E,1Fは、第1絶縁層5及び第2絶縁層6を備えていなくてもよい。

0106

磁気抵抗効果素子1A,1B,1C,1D,1Fにおいて、第1強磁性層3及び第2強磁性層4の代わりに、たとえば非磁性材料からなる電極を上面2aに接するように設け、磁気抵抗効果を有さない半導体素子としてもよい。

0107

磁気センサ10A,10B,10C,10D,10Eでは、電流源20に代えて電圧源を用いると共に、電圧測定部30に代えて電流測定部を用い、磁気抵抗効果による抵抗の変化を電流値の変化により測定してもよい。この場合、電圧源と電流測定部とは直列に接続される。

0108

磁気抵抗効果素子1A,1B,1C,1D,1E,1Fは、第1半導体領域R1を構成する半導体層の側面、上面及び下面に、第1半導体領域R1とは導電型の異なる半導体膜を第2半導体領域R2として成膜することにより、形成されてもよい。

0109

磁気抵抗効果素子1A,1B,1C,1Dは、磁気抵抗効果素子1Eと同様に、参照電極7及び第3半導体領域R3を備えてもよい。

0110

スピントランジスタ60は、磁気抵抗効果素子1Fの代わりに、磁気抵抗効果素子1A,1B,1Dを備えていてもよい。一例として、磁気抵抗効果素子1Fの代わりに、磁気抵抗効果素子1Bを備えた変形例について説明する。図13は、変形例に係るスピントランジスタの断面図である。図13には、直交座標系が示されている。図13に示されるように、変形例に係るスピントランジスタ60Aは、磁気抵抗効果素子1Fの代わりに、磁気抵抗効果素子1Bを備える点で、スピントランジスタ60(図12参照)と相違し、その他の点でスピントランジスタ60と同様である。スピントランジスタ60Aは、磁気抵抗効果素子1Bを備えるので、従来よりも大きなSN比を得ることができる。

0111

1A,1B,1C,1D,1E,1F…磁気抵抗効果素子、2…半導体層、2a…上面、2b…下面、2c,2d,2e,2f…側面、3…第1強磁性層(第1電極)、4…第2強磁性層(第2電極)、7…参照電極、10A,10B,10C,10D,10E…磁気センサ、11…支持基板、12…絶縁層、13…ゲート電極、14…第3絶縁層、45…配線、50…電圧源、60,60A…スピントランジスタ、R1…第1半導体領域、R1a…上面(端面)、R1b…下面(端面)、R1c,R1d,R1e,R1f…側面(端面)、R11…第1部分、R12…第2部分、R2…第2半導体領域、R21…第1部分、R22…第2部分、R3…第3半導体領域。

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