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技術 半導体記憶装置

出願人 東芝メモリ株式会社
発明者 外園明岩井斎
出願日 2018年9月18日 (2年3ヶ月経過) 出願番号 2018-173729
公開日 2020年3月26日 (9ヶ月経過) 公開番号 2020-047710
状態 未査定
技術分野 薄膜、厚膜装置 半導体メモリ オブシンスキー素子
主要キーワード サラウンドゲート ワード線層 半選択メモリセル 可変抵抗素子 OFF電圧 ON電圧 電圧供給線 バイポーラ型
関連する未来課題
重要な関連分野

この項目の情報は公開日時点(2020年3月26日)のものです。
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図面 (20)

課題

安定して動作する半導体記憶装置を提供する。

解決手段

半導体記憶装置は、基板と、第1方向に配列された複数の第1配線と、第1方向に延伸する第2配線と、第1配線及び第2配線の間に設けられた抵抗変化膜と、第2配線よりも基板に近く第2方向に延伸する第3配線と、第2配線及び第3配線に接続された第1半導体層と、第1半導体層と対向する第1電極と、第2配線よりも基板から遠く第2配線に接続され第3方向に延伸する第4配線と、第4配線及び基板の間に設けられ第1方向に延伸し第4配線に接続された第5配線と、第5配線及び基板の間に設けられた第6配線と、第5配線及び第6配線の間に設けられ第5配線及び第6配線に接続された第2半導体層と、第2半導体層と対向する第2電極と、を備える。

概要

背景

半導体記憶装置高集積化に伴い、メモリセルを三次元的に配置した半導体記憶装置の開発が進んでいる。この様な半導体記憶装置には、例えば、抵抗値を可逆的に変化させる可変抵抗素子をメモリセルとして利用する、いわゆるReRAMや、ゲート絶縁層中に電荷蓄積可能な電界効果トランジスタをメモリセルとして利用する、いわゆるフラッシュメモリ等が知られている。

概要

安定して動作する半導体記憶装置を提供する。半導体記憶装置は、基板と、第1方向に配列された複数の第1配線と、第1方向に延伸する第2配線と、第1配線及び第2配線の間に設けられた抵抗変化膜と、第2配線よりも基板に近く第2方向に延伸する第3配線と、第2配線及び第3配線に接続された第1半導体層と、第1半導体層と対向する第1電極と、第2配線よりも基板から遠く第2配線に接続され第3方向に延伸する第4配線と、第4配線及び基板の間に設けられ第1方向に延伸し第4配線に接続された第5配線と、第5配線及び基板の間に設けられた第6配線と、第5配線及び第6配線の間に設けられ第5配線及び第6配線に接続された第2半導体層と、第2半導体層と対向する第2電極と、を備える。

目的

特開2008−181978号公報






安定して動作する半導体記憶装置を提供する

効果

実績

技術文献被引用数
0件
牽制数
0件

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請求項1

基板と、前記基板の表面と交差する第1方向に配列された複数の第1配線と、前記第1方向に延伸する第2配線と、前記第1配線及び前記第2配線の間に設けられた抵抗変化膜と、前記第2配線よりも前記基板に近く、前記第1方向と交差する第2方向に延伸する第3配線と、前記第2配線及び前記第3配線の間に設けられ、前記第2配線及び前記第3配線に接続された第1半導体層と、前記第1半導体層と対向する第1電極と、前記第2配線よりも前記基板から遠く、前記第2配線に接続され、前記第1方向と交差する第3方向に延伸する第4配線と、前記第4配線及び前記基板の間に設けられ、前記第1方向に延伸し、前記第4配線に接続された第5配線と、前記第5配線及び前記基板の間に設けられた第6配線と、前記第5配線及び前記第6配線の間に設けられ、前記第5配線及び前記第6配線に接続された第2半導体層と、前記第2半導体層と対向する第2電極とを備える半導体記憶装置

請求項2

前記第2配線及び前記第4配線の間に設けられ、前記第2配線及び前記第4配線に接続された非線形素子を更に備える請求項1記載の半導体記憶装置。

請求項3

基板と、前記基板の表面と交差する第1方向に配列され、前記第1方向と交差する第2方向に延伸する部分を含む複数の第1配線と、前記第2方向に配列され、前記第1方向に延伸する複数の第2配線と、前記第1配線の前記第2方向に延伸する部分及び前記第2配線の間に設けられた抵抗変化膜と、前記複数の第2配線よりも前記基板に近く、前記第2方向に配列された複数の第3配線と、前記複数の第2配線及び前記複数の第3配線の間に設けられ、前記第2方向に配列され、前記複数の第2配線及び前記複数の第3配線に接続された複数の第1半導体層と、前記第2方向に延伸し、前記第1半導体層と対向する第1電極と、前記複数の第2配線よりも前記基板から遠く、前記第2方向に配列された複数の第4配線と、前記複数の第2配線及び前記複数の第4配線の間に設けられ、前記第2方向に配列され、前記複数の第2配線及び前記複数の第4配線に接続された複数の第2半導体層と、前記第2方向に延伸し、前記第2半導体層と対向する第2電極と、前記複数の第1配線、前記複数の第3配線、及び、前記複数の第4配線に接続された制御回路とを備え、前記制御回路は、前記複数の第3配線の少なくとも一つに第1の動作電圧を、それ以外の少なくとも一つの前記第3配線に前記第1の動作電圧と異なる第2の動作電圧を印加可能に構成され、前記第1の動作電圧が印加される第3配線に対応する前記第4配線に第3の動作電圧を、前記第2の動作電圧が印加される第3配線に対応する前記第4配線に前記第3の動作電圧と異なる第4の動作電圧を印加可能に構成される半導体記憶装置。

請求項4

基板と、前記基板の表面と交差する第1方向に配列された複数の第1配線と、前記第1方向と交差する第2方向に配列され、前記第1方向に延伸する複数の第2配線と、前記第1配線及び前記第2配線の間に設けられた抵抗変化膜と、前記複数の第2配線よりも前記基板に近く、前記第2方向に延伸する第3配線と、前記複数の第2配線及び前記第3配線の間に設けられ、前記複数の第2配線及び前記第3配線に接続された複数の第1半導体層と、前記第2方向に配列され、前記複数の第1半導体層と対向する複数の第1電極と、前記複数の第2配線に電気的に接続された複数の第2半導体層と、前記複数の第2半導体層に接続された一又は複数の第4配線と、前記複数の第2半導体層に対向する複数の第2電極と、前記複数の第1配線、前記第3配線及び前記一又は複数の第4配線に接続された制御回路とを備え、前記複数の第1配線のうちの一つに転送する電圧を第1の書込電圧に設定し、それ以外の複数の第1配線に転送する電圧を非選択電圧に設定し、前記複数の第2配線のうちの一つに転送する電圧を第2の書込電圧に設定し、それ以外の複数の第2配線をフローティング状態とした場合に、前記第1の書込電圧が転送される前記第1配線の電圧、及び、前記第2の書込電圧が転送される前記第2配線の電圧の差分の絶対値が最大となる時の前記非選択電圧を第1電圧とすると、前記制御回路は、前記複数の第1配線のうちの少なくとも一つに、前記第1の書込電圧と一致又は略一致する電圧を印加し、前記複数の第1配線のうちの少なくとも一つに、前記第2の書込電圧及び前記第1電圧の間の大きさを有する電圧を印加する半導体記憶装置。

技術分野

0001

本実施形態は、半導体記憶装置に関する。

背景技術

0002

半導体記憶装置の高集積化に伴い、メモリセルを三次元的に配置した半導体記憶装置の開発が進んでいる。この様な半導体記憶装置には、例えば、抵抗値を可逆的に変化させる可変抵抗素子をメモリセルとして利用する、いわゆるReRAMや、ゲート絶縁層中に電荷蓄積可能な電界効果トランジスタをメモリセルとして利用する、いわゆるフラッシュメモリ等が知られている。

先行技術

0003

特開2008−181978号公報

発明が解決しようとする課題

0004

安定して動作する半導体記憶装置を提供する。

課題を解決するための手段

0005

本発明の一の実施形態に係る半導体記憶装置は、基板と、基板の表面と交差する第1方向に配列された複数の第1配線と、第1方向に延伸する第2配線と、第1配線及び第2配線の間に設けられた抵抗変化膜と、を備える。また、この半導体記憶装置は、第2配線よりも基板に近く、第1方向と交差する第2方向に延伸する第3配線と、第2配線及び第3配線の間に設けられ、第2配線及び第3配線に接続された第1半導体層と、第1半導体層と対向する第1電極と、を備える。また、この半導体記憶装置は、第2配線よりも基板から遠く、第2配線に接続され、第1方向と交差する第3方向に延伸する第4配線と、第4配線及び基板の間に設けられ、第1方向に延伸し、第4配線に接続された第5配線と、第5配線及び基板の間に設けられた第6配線と、第5配線及び第6配線の間に設けられ、第5配線及び第6配線に接続された第2半導体層と、第2半導体層と対向する第2電極と、を備える。

0006

本発明の一の実施形態に係る半導体記憶装置は、基板と、基板の表面と交差する第1方向に配列され、第1方向と交差する第2方向に延伸する部分を含む複数の第1配線と、第2方向に配列され、第1方向に延伸する複数の第2配線と、第1配線の第2方向に延伸する部分及び第2配線の間に設けられた抵抗変化膜と、を備える。また、この半導体記憶装置は、複数の第2配線よりも基板に近く、第2方向に配列された複数の第3配線と、複数の第2配線及び複数の第3配線の間に設けられ、第2方向に配列され、複数の第2配線及び複数の第3配線に接続された複数の第1半導体層と、第2方向に延伸し、第1半導体層と対向する第1電極と、を備える。また、この半導体記憶装置は、複数の第2配線よりも基板から遠く、第2方向に配列された複数の第4配線と、複数の第2配線及び複数の第4配線の間に設けられ、第2方向に配列され、複数の第2配線及び複数の第4配線に接続された複数の第2半導体層と、第2方向に延伸し、第2半導体層と対向する第2電極と、を備える。また、この半導体記憶装置は、複数の第1配線、複数の第3配線、及び、複数の第4配線に接続された制御回路を備える。また、この制御回路は、複数の第3配線の少なくとも一つに第1の動作電圧を、それ以外の少なくとも一つの第3配線に第1の動作電圧と異なる第2の動作電圧を印加可能に構成される。また、この半導体記憶装置は、第1の動作電圧が印加される第3配線に対応する第4配線に第3の動作電圧を、第2の動作電圧が印加される第3配線に対応する第4配線に第3の動作電圧と異なる第4の動作電圧を印加可能に構成される。

0007

本発明の一の実施形態に係る半導体記憶装置は、基板と、基板の表面と交差する第1方向に配列された複数の第1配線と、第1方向と交差する第2方向に配列され、第1方向に延伸する複数の第2配線と、第1配線及び第2配線の間に設けられた抵抗変化膜と、を備える。また、この半導体記憶装置は、複数の第2配線よりも基板に近く、第2方向に延伸する第3配線と、複数の第2配線及び第3配線の間に設けられ、複数の第2配線及び第3配線に接続された複数の第1半導体層と、第2方向に配列され、複数の第1半導体層と対向する複数の第1電極と、を備える。また、この半導体記憶装置は、複数の第2配線に電気的に接続された複数の第2半導体層と、複数の第2半導体層に接続された一又は複数の第4配線と、複数の第2半導体層に対向する複数の第2電極と、を備える。また、この半導体記憶装置は、複数の第1配線、第3配線及び一又は複数の第4配線に接続された制御回路を備える。ここで、複数の第1配線のうちの一つに転送する電圧を第1の書込電圧に設定し、それ以外の複数の第1配線に転送する電圧を非選択電圧に設定し、複数の第2配線のうちの一つに転送する電圧を第2の書込電圧に設定し、それ以外の複数の第2配線をフローティング状態とした場合に、第1の書込電圧が転送される第1配線の電圧、及び、第2の書込電圧が転送される第2配線の電圧の差分の絶対値が最大となる時の非選択電圧を第1電圧とすると、制御回路は、複数の第1配線のうちの少なくとも一つに、第1の書込電圧と一致又は略一致する電圧を印加し、複数の第1配線のうちの少なくとも一つに、第2の書込電圧及び第1電圧の間の大きさを有する電圧を印加する。

図面の簡単な説明

0008

第1のメモリセルアレイMA1を備える半導体記憶装置の構成を示す模式的な回路図である。
比較例に係る半導体記憶装置の構成を示す模式的な回路図である。
図1に示した構成の一態様を示す模式的な斜視図である。
図3に示した構成の製造方法を説明するための模式的な斜視図である。
同製造方法を説明するための模式的な斜視図である。
同製造方法を説明するための模式的な斜視図である。
同製造方法を説明するための模式的な斜視図である。
同製造方法を説明するための模式的な斜視図である。
同製造方法を説明するための模式的な斜視図である。
同製造方法を説明するための模式的な斜視図である。
同製造方法を説明するための模式的な斜視図である。
同製造方法を説明するための模式的な斜視図である。
同製造方法を説明するための模式的な斜視図である。
同製造方法を説明するための模式的な斜視図である。
比較例に係る半導体記憶装置の構成を示す模式的な斜視図である。
第2のメモリセルアレイMA2を備える半導体記憶装置の構成を示す模式的な回路図である。
図16に示した構成の一態様を示す模式的な斜視図である。
図17に示した構成の製造方法を説明するための模式的な斜視図である。
同製造方法を説明するための模式的な斜視図である。
同製造方法を説明するための模式的な斜視図である。
同製造方法を説明するための模式的な斜視図である。
同製造方法を説明するための模式的な斜視図である。
同製造方法を説明するための模式的な斜視図である。
同製造方法を説明するための模式的な斜視図である。
同製造方法を説明するための模式的な斜視図である。
レイアウトを説明するための模式的な平面図である。
図16のAで示した領域の模式的な拡大図である。
動作電圧のシミュレーションに用いるモデルについて説明するための模式的な回路図である。
動作電圧のシミュレーションに用いるモデルについて説明するための模式的な回路図である。
同シミュレーションの結果について説明するための模式的なグラフである。
動作電圧について説明するための模式的な回路図である。
動作電圧について説明するための模式的なグラフである。
動作電圧のシミュレーションに用いるモデルについて説明するための模式的な回路図である。
同シミュレーションの結果について説明するための模式的なグラフである。
動作電圧について説明するための模式的なグラフである。

実施例

0009

次に、実施形態に係る半導体記憶装置を、図面を参照して詳細に説明する。尚、以下の実施形態はあくまでも一例であり、本発明を限定する意図で示されるものではない。

0010

また、本明細書においては、基板の表面と交差する方向を第1方向と、第1方向と交差する方向を第2方向と、第1方向及び第2方向と交差する方向を第3方向と呼ぶ。また、基板の表面に対して平行な所定の方向をX方向、基板の表面に対して平行で、X方向と垂直な方向をY方向、基板の表面に対して垂直な方向をZ方向と呼ぶ。X方向、Y方向及びZ方向は、それぞれ、第1方向、第2方向及び第3方向のいずれかと対応する場合もあるし、対応しない場合もある。

0011

また、本明細書において、「上」や「下」等の表現は、基板を基準とする。例えば、上記第1方向に沿って基板から離れる向きを上と、第1方向に沿って基板に近付く向きを下と呼ぶ。また、ある構成について下面や下端と言う場合には、この構成の基板側の面や端部を意味する事とし、上面や上端と言う場合には、この構成の基板と反対側の面や端部を意味する事とする。また、第2方向又は第3方向と交差する面を側面と呼ぶ。

0012

また、本明細書においては、メモリセルとして、可変抵抗素子を含むバイポーラ型の構成を用いる場合がある。この様な場合、メモリセルは、第1極性リセット電圧の印加によってリセット状態高抵抗状態)となり、第1極性と反対の第2極性のセット電圧の印加によってセット状態低抵抗状態)となる場合がある。以下、前者を「リセット動作」と呼び、後者を「セット動作」と呼ぶ場合がある。また、セット動作及びリセット動作を併せて、「書込動作」と呼ぶ場合がある。

0013

また、本明細書においては、書込動作においてメモリセルの一方の電極に印加される電圧を「第1の書込電圧」と呼び、他方の電極に印加される電圧を「第2の書込電圧」と呼ぶ場合がある。また、書込動作において、第1及び第2の書込電圧が印加されない配線に印加される電圧を、「非選択電圧」と呼ぶ場合がある。また、第1の書込電圧、第2の書込電圧及び非選択電圧を併せて、「動作電圧」と呼ぶ場合がある。

0014

[第1のメモリセルアレイ]
次に、図1を参照して、第1のメモリセルアレイMA1を備える半導体記憶装置の回路構成について説明する。図1は、本実施形態に係る半導体記憶装置の模式的な回路図である。尚、図1においては、一部の構成を省略している。

0015

図1に示す通り、本実施形態に係る半導体記憶装置は、データを記憶するメモリセルアレイMA1と、メモリセルアレイMA1を制御する制御回路CC1と、を備える。

0016

メモリセルアレイMA1は、複数の回路要素ma1と、回路要素matrと、を備える。回路要素ma1は、制御回路CC1に接続された複数のワード線WLと、複数のローカルビット線BLと、これら複数のワード線WL及び複数のローカルビット線LBLに接続された複数のメモリセルMCと、を備える。また、回路要素ma1は、制御回路CC1に接続されたグローバルビット線GBLと、グローバルビット線GBL及びローカルビット線LBLに接続された複数の選択トランジスタTR1と、これら複数の選択トランジスタTR1に接続された選択ゲート線SG1と、を備える。また、回路要素ma1は、複数のローカルビット線LBLに接続されたダイオードDを備える。また、ダイオードDの他端は、それぞれ、配線L1に接続される。

0017

ワード線WLは、それぞれ、全ての回路要素ma1に接続される。

0018

メモリセルMCは、1ビット以上のデータを記憶する記憶素子である。メモリセルMCは、一対の電極及びこれら電極間に設けられた可変抵抗素子VRを含むバイポーラ型のメモリセルである。

0019

選択トランジスタTR1は電界効果型トランジスタである。選択トランジスタTR1のドレイン電極はグローバルビット線GBLに接続され、ソース電極はローカルビット線LBLに接続される。ゲート電極は選択ゲート線SG1の一部である。

0020

選択ゲート線SG1は、それぞれ、全ての回路要素ma1に接続される。

0021

ダイオードDは、例えば、pn接合等を有するダイオードである。ダイオードDは、配線L1からローカルビット線LBLに電流が流れる方向を順方向とする。

0022

配線L1は、ダイオードDを介して、全ての回路要素ma1の一つのローカルビット線LBLに共通に接続される。

0023

回路要素matrは、配線L1に接続された複数の配線L3と、制御回路CC1に接続された配線L2と、配線L2及び配線L3に接続された複数の選択トランジスタTR2と、これら複数の選択トランジスタTR2のゲート電極に接続された選択ゲート線SG2と、を備える。

0024

選択トランジスタTR2は電界効果型のトランジスタである。選択トランジスタTR2のドレイン電極は配線L2に接続され、ソース電極は配線L3に接続され、ゲート電極は選択ゲート線SG2に接続されている。

0025

選択ゲート線SG2は、それぞれ、制御回路CC1のドライバ回路RVに接続される。

0026

制御回路CC1は、例えば、所望の大きさの動作電圧を生成する電圧生成回路、入力されたアドレスに応じて、所望の配線に所望の動作電圧を生成するデコード回路、グローバルビット線GBLに流れる電流又は電圧を検知するセンスアンプ回路等を含む。また、制御回路CC1は、ドライバ回路DRVを含む。

0027

ドライバ回路DRVは、選択トランジスタTR1,TR2に対応して設けられた複数の回路要素drvを備える。回路要素drvは、対応する選択トランジスタTR1及びTR2の一方をON状態とし、他方をOFF状態とする。即ち、回路要素drvは、対応するローカルビット線LBLを、グローバルビット線GBL及び配線L2の一方に接続する。

0028

回路要素drvは、選択トランジスタTR1,TR2のゲート電極に供給されるON電圧及びOFF電圧を供給するON電圧供給線VSG、及び、OFF電圧供給線VSG_Uに接続されている。また、回路要素drvは、それぞれ、ローカルビット線LBLをグローバルビット線GBLに接続する旨の信号を供給する信号線GDと、ローカルビット線LBLを配線L2に接続する旨の信号を供給する信号線SGUと、に接続されている。信号線SGD,SGUの一方がH状態である場合、他方はL状態である。

0029

選択ゲート線SG1及びON電圧供給線VSGには、トランジスタTRd1が接続されている。選択ゲート線SG1及びOFF電圧供給線VSG_Uには、トランジスタTRd2が接続されている。選択ゲート線SG2及びON電圧供給線VSGには、トランジスタTRd3が接続されている。選択ゲート線SG2及びOFF電圧供給線VSG_Uには、トランジスタTRd4が接続されている。トランジスタTRd1及びトランジスタTRd4のゲート電極には、信号線SGDが接続されている。トランジスタTRd2及びトランジスタTRd3のゲート電極には、信号線SGUが接続されている。

0030

尚、回路要素drvの構成は、適宜変更可能である。例えば、図示の例においては4つのNMOSトランジスタを使用しているが、4つのPMOSトランジスタを使用しても良いし、NMOSトランジスタとPMOSトランジスタとを組み合わせても良い。

0031

ここで、この様な構成を備える半導体記憶装置によれば、安定した動作を実現可能である。以下、この点について説明するために、図2を参照して、比較例に係る半導体記憶装置について説明する。

0032

図2に示す通り、比較例に係る半導体記憶装置は、データを記憶するメモリセルアレイMA0と、メモリセルアレイMA0を制御する制御回路CC0と、を備える。メモリセルアレイMA0は、基本的にはメモリセルアレイMA1と同様に構成されているが、回路要素matr(図1)等を備えていない。

0033

例えば、この様な半導体記憶装置において読出動作又は書込動作を行う場合、選択メモリセルMCに接続された選択トランジスタTR1をON状態とし、その他複数の選択トランジスタTR1をOFF状態とする場合がある。この場合、選択メモリセルMCに接続された選択ローカルビット線LBLはグローバルビット線GBLに接続されるものの、その他複数の非選択ローカルビット線LBLは全てフローティング状態になってしまう。その結果、メモリセルアレイMA0におけるリーク電流の制御が困難となり、読出動作等におけるSN比が悪化したり、選択メモリセルMCへの印加電圧が減少したりすることがあった。

0034

ここで、図1を参照して説明した通り、本実施形態に係る半導体記憶装置は、ローカルビット線LBL及びグローバルビット線GBLに接続された選択トランジスタTR1に加え、ローカルビット線LBL及び配線L2に接続された選択トランジスタTR2を備える。従って、選択ローカルビット線LBLをグローバルビット線GBLに接続した場合に、複数の非選択ローカルビット線LBLを配線L2に接続し、これらの電圧を制御することが出来る。従って、非選択ローカルビット線LBLの電圧と非選択ワード線WLの電圧とを独立して制御可能であり、リーク電流の大きさを好適に制御可能であり、安定した動作を実現可能である。

0035

図1に示した構成は、種々の態様によって実現可能である。図3は、この様な態様の一例を示す模式的な斜視図である。図3においては、一部の構成を省略している。

0036

図3には、基板100と、基板100の上方に設けられたメモリセルアレイMA1と、を図示している。

0037

基板100は、例えば、単結晶シリコン(Si)等の半導体基板である。基板100の上面には、上記制御回路CC1の一部又は全部を構成するトランジスタや配線等が設けられている。

0038

メモリセルアレイMA1は、Z方向に配列された複数の配線110と、Z方向に延伸する複数の配線120と、これら複数の配線110及び配線120の間に設けられた複数の抵抗変化膜130と、を備える。また、メモリセルアレイMA1は、これらの構成の下方に設けられた複数の配線140と、配線120の下端及び配線140に接続された複数の半導体層150と、半導体層150と対向する複数の配線160と、を備える。また、メモリセルアレイMA1は、配線120の上端に接続された複数の半導体層170と、半導体層170に接続されX方向に延伸する複数の配線174と、配線174に接続されZ方向に延伸する複数の配線176と、配線176の下方に設けられY方向に延伸する配線178と、配線176の下端及び配線178に接続された複数の半導体層180と、半導体層180と対向する配線190と、を更に備える。

0039

配線110は、Z方向に複数配列された状の配線である。配線110は、それぞれ、ワード線WL(図1)、並びに、X方向及びY方向に配列された複数のメモリセルMC(図1)の一方の電極として機能する。配線110は、複数の第1部分111と、これら複数の第1部分に接続された第2部分112と、を備える。複数の第1部分111は、Y方向に複数配列され、X方向に延伸する。第2部分112は、Y方向に延伸し、複数の第1部分111のX方向の一端に共通に接続される。

0040

配線120は、X方向及びY方向に複数配列され、Z方向に延伸する。配線120は、それぞれ、ローカルビット線LBL(図1)、Z方向に配列された複数のメモリセルMC(図1)の他方の電極、及び、選択トランジスタTR1(図1)のソース電極として機能する。

0041

抵抗変化膜130は、配線120のY方向の両側面に設けられ、配線120に対応してX方向及びY方向に複数配列される。また、抵抗変化膜130は、配線120のY方向の側面に沿ってZ方向に延伸し、Z方向に配列された複数の可変抵抗素子VR(図1)として機能する。

0042

抵抗変化膜130は、例えば、銅(Cu)や銀(Ag)等の金属層酸化シリコン(SiO2)等の絶縁層との積層膜であっても良い。また、抵抗変化膜130は、例えば、ハフニウム酸化物(HfOx)等の遷移金属酸化物であっても良い。また、抵抗変化膜130は、結晶構造の変化によって抵抗値を可逆的に変化させるもの等であっても良い。

0043

尚、抵抗変化膜130は、例えば、配線110の第1部分111のY方向の両側面に設けられ、この第1部分111に対応してY方向及びZ方向に複数配列されても良い。この場合、抵抗変化膜130は、第1部分111のY方向の側面に沿ってX方向に延伸し、X方向に配列された複数の可変抵抗素子VRとして機能しても良い。また、抵抗変化膜130は、例えばX方向及びZ方向に延伸し、Z方向及びX方向に配列された複数の可変抵抗素子VRとして機能しても良い。

0044

配線140は、配線120と対応してX方向に複数配列され、Y方向に延伸する。配線140は、それぞれ、グローバルビット線GBL(図1)、及び、Y方向に配列された複数の選択トランジスタTR1(図1)のドレイン電極として機能する。

0045

半導体層150は、配線120と対応してX方向及びY方向に複数配列される。半導体層150は、例えば、多結晶シリコン(p−Si)又は金属酸化物等の酸化物半導体等の半導体層である。半導体層150は、第1領域151と、第1領域よりも上方に設けられた第2領域152と、第2領域よりも上方に設けられた第3領域153と、を備える。第1領域151は、例えばリン(P)等のn型の不純物を含み、選択トランジスタTR1(図1)のドレイン領域として機能する。第2領域152は、例えばホウ素(B)等のp型の不純物を含み、選択トランジスタTR1(図1)のチャネル領域として機能する。第3領域153は、例えばリン(P)等のn型の不純物を含み、選択トランジスタTR1(図1)のソース領域として機能する。

0046

半導体層150及び配線160の間には、SiO2等の絶縁層154が設けられている。絶縁層154は、選択トランジスタTR1(図1)のゲート絶縁膜として機能する。

0047

配線160は、半導体層150のY方向の両側面に設けられ、半導体層150と対応してY方向に複数配列される。配線160はX方向に延伸し、X方向に配列された複数の半導体層150の第2領域152のY方向の側面に対向する。配線160は、それぞれ、選択ゲート線SG1(図1)、及び、X方向に配列された複数の選択トランジスタTR1(図1)のゲート電極として機能する。

0048

半導体層170は、配線120と対応してX方向及びY方向に複数配列される。半導体層170は、ダイオードD(図1)として機能する。半導体層170は、例えば、多結晶シリコン(p−Si)又は金属酸化物等の酸化物半導体等の半導体層である。半導体層170は、第1領域171と、第1領域よりも上方に設けられた第2領域172と、を備える。第1領域171は、例えばリン(P)等のn型の不純物を含む。第2領域172は、例えばホウ素(B)等のp型の不純物を含む。

0049

配線174は、配線120と対応してY方向に複数配列され、X方向に延伸する。配線174は、配線L1(図1)として機能する。

0050

配線176は、配線174及び基板100の間に設けられる。配線176は、配線L3(図1)及び選択トランジスタTR2(図1)のソース電極として機能する。配線176は、配線174と対応してY方向に複数配列され、Z方向に延伸する。

0051

配線178は、配線176及び基板100の間に設けられる。配線178は、配線L2(図1)及びY方向に配列された複数の選択トランジスタTR2(図1)のドレイン電極として機能する。

0052

半導体層180は、配線176と対応してY方向に複数配列される。半導体層180は、例えば、多結晶シリコン(p−Si)又は金属酸化物等の酸化物半導体等の半導体層である。半導体層180は、第1領域181と、第1領域よりも上方に設けられた第2領域182と、第2領域よりも上方に設けられた第3領域183と、を備える。第1領域181は、例えばリン(P)等のn型の不純物を含み、選択トランジスタTR2(図1)のドレイン領域として機能する。第2領域182は、例えばホウ素(B)等のp型の不純物を含み、選択トランジスタTR2(図1)のチャネル領域として機能する。第3領域183は、例えばリン(P)等のn型の不純物を含み、選択トランジスタTR2(図1)のソース領域として機能する。

0053

半導体層180及び配線190の間には、SiO2等からなる絶縁層184が設けられている。絶縁層184は、選択トランジスタTR2(図1)のゲート絶縁膜として機能する。

0054

配線190は、半導体層180のY方向の両側面に設けられ、半導体層180と対応してY方向に複数配列される。配線190は、半導体層180の第2領域182のY方向の側面に対向する。配線190は、それぞれ、選択ゲート線SG2、及び、選択トランジスタTR2(図1)のゲート電極として機能する。

0055

尚、配線110、配線120、配線140、配線160、配線174、配線176、配線178、及び、配線190は、例えば、窒化チタン(TiN)及びタングステン(W)の積層膜、不純物が注入された多結晶シリコン(p−Si)又はその他の導電層である。また、これら配線間には、SiO2等の図示しない絶縁層が設けられても良い。

0056

また、図示の例では、Y方向に隣接する2つの半導体層150の間に2つの配線160が設けられる。しかしながら、Y方向に隣接する半導体層150の間には、1つの配線160を設けても良い。また、配線160は、XY断面において半導体層150の第2領域152の外周面囲う、所謂サラウンドゲート型の構造でも良い。半導体層180と配線190との関係についても同様である。

0057

次に、図4図14を参照して、図3に示した構成の製造方法について説明する。図4図14においては、一部の構成を省略している。

0058

この製造方法においては、例えば、基板100の上面に、制御回路CC1の一部又は全部を構成するトランジスタや配線等を形成する。

0059

次に、図4に示す通り、基板100の上方に、配線140,178に対応する導電層140Aと、半導体層150,180に対応する半導体層150Aと、を形成する。例えば、CVD(Chemical Vapor Deposition)等の方法によって、導電層140A及びアモルファスシリコン層成膜する。また、RTA(Rapid Thermal Anneal)等の方法によってこのアモルファスシリコン層をポリシリコン層として、半導体層150Aを形成する。

0060

次に、図5に示す通り、導電層140A及び半導体層150AをX方向に分断する。この工程は、例えば、RIE(Reactive Ion Etching)等の方法によって行う。この工程において、配線140,178が形成される。

0061

次に、図6に示す通り、半導体層150AをY方向に分断する。この工程は、例えば、RIE等の方法によって行う。この工程において、半導体層150,180が形成される。

0062

次に、図7に示す通り、絶縁層154,184、及び、配線160,190を形成する。例えば、CVD等の方法によって半導体層150,180のY方向の側面に絶縁層154,184と、配線160,190に対応する導電層と、を成膜する。また、RIE等の方法によって導電層をY方向に分断して、配線160,190を形成する。

0063

次に、図8に示す通り、図7に示す構成の上方に、複数のワード線層110Aを形成する。この工程は、例えば、CVD等の方法によって行う。尚、ワード線層110Aは、SiN等の犠牲層であっても良いし、不純物が注入されたアモルファスシリコン層又は多結晶シリコン層であっても良い。

0064

次に、図9に示す通り、複数のワード線層110Aを櫛状に加工して、半導体層150の上面を露出させる。この工程は、例えば、RIE等の方法によって行う。

0065

次に、図10に示す通り、これら複数のワード線層110AのY方向の側面に、抵抗変化膜130を成膜する。この工程は、例えば、CVD等の方法によって行う。また、抵抗変化膜130のうち、半導体層150の上面に成膜された部分は、RIE等の方法によって除去する。

0066

次に、図11に示す通り、配線120に対応する導電層120A、及び、配線176を形成する。この工程は、例えば、CVD等の方法によって行う。

0067

次に、図12に示す通り、導電層120Aの上面に、半導体層170に対応する半導体層170Aを形成する。この工程は、例えば、CVD等の方法によって行う。

0068

次に、図13に示す通り、導電層120A及び半導体層170AをX方向に分断する。この工程は、例えば、RIE等の方法によって行う。この工程において、配線120が形成される。

0069

次に、図14に示す通り、半導体層170A及び配線176の上面に、配線174に対応する導電層174Aを形成する。この工程は、例えば、CVD等の方法によって行う。

0070

次に、RIE等の方法によって導電層174A及び半導体層170AをY方向に分断することにより、図3に示す構成が形成される。

0071

ここで、図4図7を参照して説明した通り、図3に示す構成を形成する場合、選択トランジスタTR1の各構成(150,154,160)と、選択トランジスタTR2の各構成(180,184,190)とを、一括して形成することが可能である。更に、図11を参照して説明した通り、配線120,176も一括して形成することが可能である。従って、例えば図15に示す様な、選択トランジスタTR2等を有しない構成と比較しても、製造工程数はほぼ増加しない。

0072

また、この様な方法によれば、半導体層150,180を形成する際の熱工程を、一度で終了させることが可能である。従って、熱工程数の増大に伴う基板100上面のトランジスタ等の特性の劣化を抑制可能である。

0073

また、この様な方法によれば、半導体層150,180を形成する際の熱工程を、抵抗変化膜130の成膜よりも前に行うことが可能である。従って、熱工程に伴う抵抗変化膜130の特性の劣化を抑制可能である。

0074

[第2のメモリセルアレイ]
次に、図16を参照して、第2のメモリセルアレイMA2を備える半導体記憶装置の回路構成について説明する。図16は、本実施形態に係る半導体記憶装置の模式的な回路図である。尚、図16においては、一部の構成を省略している。また、以下の説明において、メモリセルアレイMA1と同様の部分には同一の符号を付し、説明を省略する。

0075

図16に示す通り、本実施形態に係る半導体記憶装置は、データを記憶するメモリセルアレイMA2と、メモリセルアレイMA2を制御する制御回路CC2と、を備える。

0076

メモリセルアレイMA2は、複数の回路要素ma2を備える。回路要素ma2は、基本的には回路要素ma1(図1)と同様に構成されているが、ダイオードDを有していない。また、回路要素ma2は、制御回路CC2に接続された上層ビット線UBLと、上層ビット線UBL及びローカルビット線LBLに接続された複数の選択トランジスタTR2´と、これら複数の選択トランジスタTR2´のゲート電極に接続された選択ゲート線SG2´と、を備える。

0077

選択トランジスタTR2´は電界効果型のトランジスタである。選択トランジスタTR2´のドレイン電極は上層ビット線UBLに接続され、ソース電極はローカルビット線LBLに接続され、ゲート電極は選択ゲート線SG2´に接続されている。

0078

選択ゲート線SG2´は、それぞれ、全ての回路要素ma2の1つの選択トランジスタTR2´のゲート電極に共通に接続される。

0079

制御回路CC2は、基本的には制御回路CC1(図1)と同様に構成されている。しかしながら、ドライバ回路DRVの回路要素drvは、対応する選択トランジスタTR1及びTR2´の一方をON状態とし、他方をOFF状態とする。

0080

この様な構成によれば、メモリセルアレイMA1と同様に、非選択ローカルビット線LBLの電圧と非選択ワード線WLの電圧とを独立して制御可能であり、リーク電流の大きさを好適に制御可能であり、安定した動作を実現可能である。

0081

また、本実施形態においては、書込動作等において、選択グローバルビット線GBLに対応する上層ビット線UBLに印加する電圧と、非選択グローバルビット線GBLに対応する上層ビット線UBLに印加する電圧とを異なる大きさに設定することが可能である。例えば、選択グローバルビット線GBLに印加される動作電圧が非選択グローバルビット線GBLに印加される動作電圧よりも大きい場合、前者に対応する上層ビット線UBLには、後者に対応する上層ビット線UBLよりも大きい動作電圧を印加することが可能である。逆の関係の電圧についても同様である。

0082

この様な方法によれば、例えば全ての上層ビット線UBLに同じ電圧を印加する場合と比較して、選択トランジスタTR1,TR2´に印加される電圧が小さくなる。これにより、選択トランジスタTR1,TR2´の長寿命化を図ることが可能である。

0083

尚、制御回路CC2は、この様な方法を実現可能な構成を備える。例えば、第1〜第4の動作電圧を供給する第1〜第4の電圧供給線と、第1及び第2の電圧供給線を複数の選択グローバルビット線GBLに接続可能な複数の第1の電圧転送トランジスタと、第3及び第4の電圧供給線を複数の上層ビット線UBLに接続可能な複数の第2の電圧転送トランジスタと、を備える。対応する第1の電圧転送トランジスタ及び第2の電圧転送トランジスタのゲート電極には、それぞれ、共通の信号を転送する信号線が接続されていても良い。また、第2の電圧供給線は、第3の電圧供給線又は第4の電圧供給線と同じ電圧を供給しても良いし、第3の電圧供給線又は第4の電圧供給線に接続されても良い。

0084

図16に示した構成は、種々の態様によって実現可能である。図17は、この様な態様の一例を示す模式的な斜視図である。尚、図17においては、一部の構成を省略している。また、以下の説明において、図3等と同様の部分には同一の符号を付し、説明を省略する。

0085

図17には、基板100と、基板100の上方に設けられたメモリセルアレイMA2と、を図示している。

0086

メモリセルアレイMA2は、基本的にはメモリセルアレイMA1(図3)と同様に構成されているが、メモリセルアレイMA2は、半導体層170、配線174、配線176、配線178、半導体層180、及び、配線190を備えていない。また、メモリセルアレイMA2は、複数の配線110等の上方に設けられた複数の配線240と、配線120の上端及び配線240に接続された半導体層250と、半導体層250に対向する配線260と、を備える。

0087

配線240は、配線120と対応してX方向に複数配列され、Y方向に延伸する。配線240は、それぞれ、上層ビット線UBL(図16)、及び、Y方向に配列された複数の選択トランジスタTR2´(図16)のドレイン電極として機能する。

0088

半導体層250は、配線120と対応してX方向及びY方向に複数配列される。半導体層250は、例えば、多結晶シリコン(p−Si)又は金属酸化物等の酸化物半導体等の半導体層である。半導体層250は、第1領域251と、第1領域よりも下方に設けられた第2領域252と、第2領域よりも下方に設けられた第3領域253と、を備える。第1領域251は、例えばリン(P)等のn型の不純物を含み、選択トランジスタTR2´(図16)のドレイン領域として機能する。第2領域252は、例えばホウ素(B)等のp型の不純物を含み、選択トランジスタTR2´(図16)のチャネル領域として機能する。第3領域253は、例えばリン(P)等のn型の不純物を含み、選択トランジスタTR2´(図16)のソース領域として機能する。

0089

半導体層250及び配線260の間には、SiO2等の絶縁層254が設けられている。絶縁層254は、選択トランジスタTR1(図16)のゲート絶縁膜として機能する。また、半導体層250及び配線120の間には、TiN等の導電層255が設けられている。導電層255は、半導体層250の結晶化温度よりも低い融点を有する材料を含む。

0090

配線260は、半導体層250のY方向の両側面に設けられ、半導体層250と対応してY方向に複数配列される。配線260はX方向に延伸し、X方向に配列された複数の半導体層250の第2領域252のY方向の側面に対向する。配線260は、それぞれ、選択ゲート線SG2´(図16)、及び、X方向に配列された複数の選択トランジスタTR2´(図16)のゲート電極として機能する。

0091

尚、配線240及び配線260は、例えば、窒化チタン(TiN)及びタングステン(W)の積層膜、不純物が注入された多結晶シリコン(p−Si)又はその他の導電層である。また、これら配線間には、SiO2等の図示しない絶縁層が設けられても良い。

0092

また、図示の例では、Y方向に隣接する2つの半導体層250の間に2つの配線260が設けられる。しかしながら、Y方向に隣接する半導体層250の間には、1つの配線260を設けても良い。また、配線260は、XY断面において半導体層250の第2領域252の外周面を囲う、所謂サラウンドゲート型の構造でも良い。

0093

次に、図18図25を参照して、図17に示した構成の製造方法について説明する。図18図25においては、一部の構成を省略している。

0094

この製造方法においては、例えば、基板100の上面に、制御回路CC2の一部又は全部を構成するトランジスタや配線等を形成する。

0095

次に、図4図11を参照して説明した工程、及び、図13を参照して説明した工程を行う。

0096

次に、図18に示す通り、配線120の上面に、導電層255に対応する導電層255Aを成膜する。この工程は、例えば、CVD等の方法によって行う。

0097

次に、図19に示す通り、基板100とは異なる基板200に、半導体層250に対応する半導体層250Aと、導電層255に対応する導電層255Bと、を形成する。例えば、CVD等の方法によってアモルファスシリコン層を成膜し、RTA等の方法によってこのアモルファスシリコン層をポリシリコン層として、半導体層250Aを形成する。また、CVD等の方法によって、半導体層250Aの上面に導電層255Bを成膜する。

0098

次に、図20に示す通り、基板100の上面と基板200の上面とを対向させ、導電層255Aと導電層255Bとを接触させる。

0099

次に、図21に示す通り、導電層255Aと導電層255Bとを一体化させて、導電層255Cを形成する。この工程は、例えば、熱処理等の方法によって行う。

0100

次に、図22に示す通り、基板200を除去する。この工程は、例えば、RIEによるエッチバック等の方法によって行う。

0101

次に、図23に示す通り、半導体層250AをY方向に分断する。この工程は、例えば、RIE等の方法によって行う。

0102

次に、図24に示す通り、絶縁層254、及び、配線260を形成する。例えば、CVD等の方法によって半導体層250AのY方向の側面に絶縁層254と、配線260に対応する導電層と、を成膜する。また、RIE等の方法によって導電層をY方向に分断して、配線260を形成する。

0103

次に、図25に示す通り、半導体層250Aの上面に、配線240に対応する導電層240Aを成膜する。この工程は、例えば、CVD等の方法によって行う。

0104

次に、RIE等の方法によって半導体層250A及び導電層240AをX方向に分断することにより、図17に示す構成が形成される。

0105

以上の通り、図17に示す構成を形成する場合、半導体層250を形成する際の熱工程は、基板100でなく、基板200に対して行われる。従って、熱工程数の増大に伴う基板100上面のトランジスタ等の特性の劣化を抑制可能である。また、熱工程に伴う抵抗変化膜130の特性の劣化を抑制可能である。

0106

[レイアウト]
次に、図26及び図27を参照して、基板100上のレイアウトについて説明する。

0107

基板100上のレイアウトは、種々の態様によって実現可能である。図26は、図3に例示した構成の基板100上のレイアウトについて説明するための模式的な平面図である。図26においては、一部の構成を省略している。

0108

図26に示す通り、基板100には、素子領域DA1,DA2,DA3が設けられる。

0109

素子領域DA1には、メモリセルアレイMA1の一部の構成が設けられる。例えば、素子領域DA1には、グローバルビット線GBL、選択トランジスタTR1、ローカルビット線LBL、メモリセルMC、ワード線WL、及び、選択ゲート線SG1が設けられる。また、基板100の上面には、動作電圧の転送等に用いられる複数のトランジスタ、及び、これら複数のトランジスタを制御するコンタクトや配線等が設けられる。

0110

素子領域DA2には、メモリセルアレイMA1の一部の構成が設けられる。例えば、素子領域DA2には、配線L2、選択トランジスタTR2、配線L3、及び、選択ゲート線SG2(図1)が設けられる。また、素子領域DA2には、動作電圧の転送等に用いられる複数のトランジスタ等が設けられる。

0111

素子領域DA3には、制御信号等の生成や転送等に用いられる複数のトランジスタ、及び、これら複数のトランジスタを制御するコンタクトや配線等が設けられる。

0112

尚、制御回路CC1ではなく制御回路CC2(図16)を実現する場合、素子領域DA2は不要である。また、制御信号等の生成等に使用するトランジスタ等を素子領域DA1に設ける場合、素子領域DA3も不要である。

0113

図27は、図26のAで示した領域の模式的な拡大図である。図27においては、ダイオードD(図1)として機能する半導体層170(図2)、配線L1として機能する配線174(図2)等、一部の構成を省略している。

0114

図27には、ワード線WLに対応する複数の配線110a〜110fの一部の構成を図示している。

0115

配線110aの第1部分111aは、Y方向に複数配列されている。また、これら第1部分111aのX方向の端部は、Y方向に延伸する第2部分112aに共通に接続されている。

0116

配線110bの第1部分111bは、それぞれ、Y方向に隣接する配線110aの第1部分111aの間に設けられている。また、これら第1部分111bのX方向の端部は、Y方向に延伸する第2部分112bに共通に接続されている。また、第2部分112bは、X方向に延伸する第3部分113bに接続されている。第3部分113bは、図示しないコンタクト及び配線等を介して、基板100の上面に設けられた制御回路CC1に接続される。

0117

配線110cは配線110bとほぼ同様の構成を有しており、配線110cの第1部分111及び第2部分112は、Z方向から見て、配線110bの第1部分111b及び第2部分112bと重なるように下側に位置する。一方、配線110cは、Z方向から見て配線110bと重ならない第4部分114cを備える。第4部分114cは、コンタクト115及び配線116等を介して、基板100の上面に設けられた制御回路CC1に接続される。

0118

配線110d,110e,110fも、配線110cとほぼ同様に構成されており、それぞれの第4部分114d,114e,114f、コンタクト115及び配線116等を介して、基板100の上面に設けられた制御回路CC1に接続される。

0119

[動作電圧]
次に、メモリセルアレイMA1,MA2における好適な動作電圧について説明する。

0120

[リセット動作における動作電圧]
リセット動作においては、選択メモリセルMCにリセット電圧を印加し、選択メモリセルMCをセット状態からリセット状態に遷移させる。しかしながら、メモリセルアレイMA1,MA2におけるリーク電流が大きくなると、制御回路CC1,CC2の内部抵抗配線抵抗等における電圧降下を無視できなくなり、選択メモリセルMCに印加される電圧が小さくなってしまう。この点について検討する場合、例えば、下記の様なシミュレーションを行うことが可能である。

0121

図28及び図29は、動作電圧のシミュレーションに使用するモデルの例を示す模式的な等価回路図である。図28及び図29においては、一部の構成を省略している。

0122

図28に例示する通り、このモデルは、図2に示した比較例に係る構成に対応しており、メモリセルアレイMA0に対応するモデルと、制御回路CC0に対応するモデルと、を含む。

0123

メモリセルアレイMA0に対応するモデルは、配線の数、素子の数及び種類、これらの接続関係、並びに、それぞれの素子の電流−電圧特性及びそのばらつき等を考慮して生成する。素子の電流−電圧特性は、例えば、素子の構成要素、並びに、これら構成要素の材料や膜厚等から算出しても良い。

0124

制御回路CC0に対応するモデルは、図29に示す通り、ノードn1及びメモリセルアレイMA0の間に接続された回路要素ccaと、ノードn2及びメモリセルアレイMA0の間に接続された回路要素ccbと、を備える。

0125

ノードn1は、例えば、電圧がリセット電圧VWR(第2の書込電圧)に設定される端子であり、電源電圧高電位側に接続されても良いし、チャージポンプ回路昇圧回路又は降圧回路出力端子に接続されても良い。回路要素ccaは、ノードn1の電圧をグローバルビット線GBLに転送する回路要素であり、ノードn1及びメモリセルアレイMA0の間に接続される複数の抵抗及びトランジスタを含む。これら抵抗及びトランジスタは、例えば、センスアンプ回路やマルチプレクサ等の一部を構成する。図中のR1,tr1は、これら複数の抵抗及びトランジスタを模式的に示している。

0126

ノードn2は、例えば、電圧が0V(第1の書込電圧)に設定される端子であり、電源電圧の低電位側に接続されても良いし、チャージポンプ回路、昇圧回路又は降圧回路の出力端子に接続されても良い。回路要素ccbは、ノードn2の電圧をワード線WLに転送する回路要素であり、ノードn2及びメモリセルアレイMA0の間に接続される複数の抵抗及びトランジスタを含む。これら抵抗及びトランジスタは、例えば、ワード線スイッチワード線ドライバ等の一部を構成する。図中のR2,tr2は、これら複数の抵抗及びトランジスタを模式的に示している。

0127

尚、図28に例示する通り、以下において、第1の書込電圧が印加されるワード線WLを「選択ワード線WLa」と、非選択電圧が印加されるワード線WLを「非選択ワード線WLb」と呼ぶことがある。

0128

また、第2の書込電圧が印加されるグローバルビット線GBLを「選択グローバルビット線GBLa」と、非選択電圧が印加されるグローバルビット線GBLを「非選択グローバルビット線GBLb」と呼ぶことがある。

0129

また、選択グローバルビット線GBLaに接続されるローカルビット線LBLを「選択ローカルビット線LBLa」と、非選択グローバルビット線GBLbに接続されるローカルビット線LBLを「半選択ローカルビット線LBLb」と、いずれのグローバルビット線GBLにも接続されないローカルビット線LBLを「非選択ローカルビット線LBLc」と、呼ぶことがある。

0130

また、選択ローカルビット線LBLaに接続されたメモリセルMCのうち、選択ワード線WLaに接続されたものを「選択メモリセルS」と、非選択ワード線WLbに接続されたものを「半選択メモリセルF」と呼ぶことがある。また、半選択ローカルビット線LBLbに接続されたメモリセルMCのうち、選択ワード線WLaに接続されたものを「半選択メモリセルHb」と、非選択ワード線WLbに接続されたものを「非選択メモリセルUb」と呼ぶことがある。また、非選択ローカルビット線LBLcに接続されたメモリセルMCのうち、選択ワード線WLaに接続されたものを「半選択メモリセルHf」と、非選択ワード線WLbに接続されたものを「非選択メモリセルUf」と呼ぶことがある。

0131

シミュレーションにおいては、図28及び図29に示すモデルに対してリセット動作を行った場合のリーク電流、及び、選択メモリセルSに印加されるセル電圧Vcellを算出する。また、これに基づき、非選択ワード線電圧VUXとセル電圧Vcellとの関係等を算出する。

0132

例えば、選択メモリセルSに対応する選択ゲート線SG1aにON電圧を印加し、選択ゲート線SG1aに接続された複数の選択トランジスタTR1をON状態にする。これにより、選択ローカルビット線LBLa及び半選択ローカルビット線LBLbがグローバルビット線GBLに接続される。また、それ以外の選択ゲート線SG1bにはOFF電圧を印加し、それ以外の選択トランジスタTR1をOFF状態にする。これにより、非選択ローカルビット線LBLcはフローティング状態となる。

0133

また、例えば、選択グローバルビット線GBLaに回路要素ccaを介してリセット電圧VWRを転送し、非選択グローバルビット線GBLbには非選択ビット線電圧VUBを転送する。また、選択ワード線WLaに回路要素ccbを介して0Vを転送し、それ以外の非選択ワード線WLbに所定の非選択ワード線電圧VUXを転送する。これにより、選択メモリセルSにセル電圧Vcellが印加される。

0134

ここで、リセット電圧VWRは、非選択ワード線電圧VUXよりも大きい。従って、図29に示す通り、選択ローカルビット線LBLaと非選択ワード線WLbとの間には、半選択メモリセルFを介したリーク電流I1が流れる。リーク電流I1は、回路要素ccaにおける電圧降下Vccaに影響する場合がある。

0135

また、非選択ワード線電圧VUXは、0Vよりも大きい。従って、非選択ワード線WLbと選択ワード線WLaとの間には、非選択メモリセルUf、非選択ローカルビット線LBLc、及び、半選択メモリセルHfを介したリーク電流I2が流れる。リーク電流I2は、回路要素ccbにおける電圧降下Vccbに影響する場合がある。

0136

また、非選択ワード線電圧VUXは、非選択ビット線電圧VUBよりも大きい。従って、非選択ワード線WLbと半選択ローカルビット線LBLbとの間には、非選択メモリセルUbを介したリーク電流I3が流れる。

0137

また、非選択ビット線電圧VUBは、0Vよりも大きい。従って、半選択ローカルビット線LBLbと選択ワード線WLaとの間には、半選択メモリセルHbを介したリーク電流I4が流れる。リーク電流I4は、電圧降下Vccbに影響する場合がある。ただし、半選択ローカルビット線LBLbは非選択ローカルビット線LBLcよりも少数であるため、この影響は限定的である。

0138

図30は、シミュレーションの結果を例示する模式的なグラフである。シミュレーションにおいては、セル電圧Vcellが最大となる様な非選択ワード線電圧VUXが算出される。以下、この様な非選択ワード線電圧VUXを「第1電圧V1」と呼ぶ。また、非選択ワード線電圧VUXが第1電圧V1である場合の非選択ローカルビット線LBLcの電圧を「第2電圧V2」と呼ぶ。

0139

図30に示す通り、非選択ワード線電圧VUXが第1電圧V1よりも小さい場合、セル電圧Vcellも最大値より小さい。これは、例えば、回路要素ccaにおける電圧降下Vcca等が一因と考えられる(図29参照)。また、非選択ワード線電圧VUXが第1電圧V1よりも大きい場合にも、セル電圧Vcellは最大値より小さい。これは、例えば、回路要素ccbにおける電圧降下Vccb等が一因と考えられる(図29参照)。

0140

上より図28及び図29に例示したモデルにおいては、非選択ワード線電圧VUXを第1電圧V1に設定した場合に、セル電圧Vcellが最大値となることが分かった。ある構成例において、上記第1電圧V1はリセット電圧VWRの2/3倍程度であり、上記第2電圧V2はリセット電圧VWRの1/3倍程度である。

0141

次に、この様なシミュレーションの結果に基づき、メモリセルアレイMA1,MA2を備える半導体記憶装置のリセット動作における好適な動作電圧について説明する。

0142

図31は、図1図16に示した構成を単純化して示す模式的な等価回路図であり、図29に対応している。図31においては、一部の構成を省略している。

0143

図31に例示する通り、メモリセルアレイMA1,MA2においては、非選択ローカルビット線LBLcに非選択ビット線電圧VUBを印加することが可能である。

0144

この場合、非選択ワード線WLbと半選択ローカルビット線LBLbとの間には、非選択メモリセルUfを介したリーク電流I5が流れる。しかしながら、リーク電流I5は、回路要素ccaにおける電圧降下Vccaにも、回路要素ccbにおける電圧降下Vccbにも、ほぼ影響しないと考えられる。

0145

また、非選択ローカルビット線LBLcと選択ワード線WLaとの間には、半選択メモリセルHfを介したリーク電流I2´が流れる。リーク電流I2´は、回路要素ccbにおける電圧降下Vccbに影響する場合がある。

0146

ここで、上述の通り、メモリセルアレイMA1,MA2においては、非選択ローカルビット線LBLcの電圧と非選択ワード線WLbの電圧とを独立して制御可能である。従って、非選択ワード線電圧VUXを増大させて回路要素ccaにおける電圧降下Vccaを減少させ、同時に、非選択ローカルビット線LBLcの電圧を減少させて回路要素ccbにおける電圧降下Vccbを減少させることが可能である。これにより、図28図29に示したモデルと比較して、セル電圧Vcellを大きくすることが可能である。これにより、高速に動作する半導体記憶装置を提供することが可能である。

0147

次に、図32を参照して、非選択ワード線電圧VUX及び非選択ビット線電圧VUBの好適な大きさについて説明する。図32は、非選択ワード線電圧VUX及び非選択ビット線電圧VUBについて説明するための模式的なグラフである。図32横軸は、非選択ワード線電圧VUXの大きさを示している。図32縦軸は、非選択ビット線電圧VUBの大きさを示している。

0148

図32中の領域Aは、非選択ワード線電圧VUXが上記第1電圧V1よりも大きく、且つ、非選択ビット線電圧VUBが上記第2電圧V2よりも小さい領域を示している。第1の実施形態においては、例えば、非選択ワード線電圧VUX及び非選択ビット線電圧VUBの大きさを、この領域Aの範囲内に設定しても良い。例えば、第1電圧V1が2/3VWR程度、第2電圧V2が1/3VWR程度である場合、非選択ワード線電圧VUXを3/4VWR程度、非選択ビット線電圧VUBを1/4VWR程度に設定しても良い。

0149

図32中の領域Bは、非選択メモリセルUf,Ubに印加される電圧の絶対値、即ち、非選択ワード線電圧VUX及び非選択ビット線電圧VUBの差分の絶対値が、第3の電圧V3以上となる領域を示している。第3の電圧V3は、例えば、読出動作において選択メモリセルMCに印加される読出電圧と同一又は同程度の電圧であっても良い。非選択ワード線電圧VUX及び非選択ビット線電圧VUBの大きさが領域B内である場合、非選択メモリセルUf,Ubにディスターブが生じてしまう場合がある。即ち、セット状態の非選択メモリセルUfがリセット状態になってしまったり、リセット状態の非選択メモリセルUbがセット状態になってしまったりする場合がある。そこで、非選択ワード線電圧VUX及び非選択ビット線電圧VUBの大きさは、この領域Bの範囲外に設定しても良い。また、非選択ワード線電圧VUX及び非選択ビット線電圧VUBの大きさを、この領域Bを規定する直線上に設定しても良い。

0150

[セット動作における動作電圧]
セット動作においては、選択メモリセルMCにセット電圧を印加し、選択メモリセルMCをリセット状態からセット状態に遷移させる。セット動作における動作電圧の設定に際しても、上述の様なシミュレーションを行うことが可能である。

0151

図33は、動作電圧のシミュレーションに使用するモデルの例を示す模式的な等価回路図である。図33においては、一部の構成を省略している。

0152

セット動作についてのシミュレーションには、リセット動作についてのシミュレーションとほぼ同様のモデルが用いられる。ただし、セット動作についてのシミュレーションでは、ノードn1の電圧が0V(第2の書込電圧)に設定され、ノードn2の電圧がセット電圧VWS(第1の書込電圧)に設定される。従って、制御回路CC0内における接続の関係から、回路要素cca´及び回路要素ccb´は、回路要素cca及び回路要素ccbと異なる構成を有する場合もある。

0153

セット動作についてのシミュレーションは、リセット動作についてのシミュレーションとほぼ同様に行われる。ただし、セット動作とリセット動作とでは選択メモリセルSに対する電圧の印加方向が逆になる。図示の例では、選択グローバルビット線GBLaに回路要素cca´を介して0Vを転送し、選択ワード線WLaに回路要素ccb´を介してセット電圧VWSを転送している。

0154

尚、図示の例において、セット電圧VWSは非選択ビット線電圧VUB´よりも大きく、非選択ビット線電圧VUB´は非選択ワード線電圧VUX´よりも大きく、非選択ワード線電圧VUX´は0Vよりも大きい。

0155

また、図示の例において、回路要素cca´における電圧降下Vcca´は、選択ローカルビット線LBLaと非選択ワード線WLbとの間に、半選択メモリセルFを介して流れるリーク電流I1´´等の影響を受ける場合がある。また、回路要素ccb´における電圧降下Vccb´は、非選択メモリセルUf、非選択ローカルビット線LBLc、及び、半選択メモリセルHfを介して流れるリーク電流I2´´等の影響を受ける場合がある。

0156

図34は、シミュレーションの結果を例示する模式的なグラフである。シミュレーションにおいては、セル電圧Vcell´が最大となる様な非選択ワード線電圧VUX´が算出される。以下、この様な非選択ワード線電圧VUX´を「第1電圧V1´」と呼ぶ。また、非選択ワード線電圧VUX´が第1電圧V1´である場合の非選択ローカルビット線LBLcの電圧を「第2電圧V2´」と呼ぶ。

0157

次に、図35を参照して、非選択ワード線電圧VUX´及び非選択ビット線電圧VUB´の好適な大きさについて説明する。図35は、非選択ワード線電圧VUX´及び非選択ビット線電圧VUB´について説明するための模式的なグラフである。図35の横軸は、非選択ビット線電圧VUB´の大きさを示している。図35の縦軸は、非選択ワード線電圧VUX´の大きさを示している。

0158

図35中の領域A´は、非選択ワード線電圧VUX´が上記第1電圧V1´よりも小さく、且つ、非選択ビット線電圧VUB´が上記第2電圧V2´よりも大きい領域を示している。第1の実施形態においては、非選択ワード線電圧VUX´及び非選択ビット線電圧VUB´の大きさを、この領域A´の範囲内に設定しても良い。例えば、第1電圧V1´が1/3VWS程度、第2電圧V2´が2/3VWS程度である場合、非選択ワード線電圧VUX´を1/4VWR程度、非選択ビット線電圧VUBを3/4VWR´程度に設定しても良い。

0159

図35中の領域B´は、非選択メモリセルUf,Ubに印加される電圧の絶対値、即ち、非選択ワード線電圧VUX´及び非選択ビット線電圧VUB´の差分の絶対値が、第3の電圧V3以上となる領域を示している。非選択ワード線電圧VUX´及び非選択ビット線電圧VUB´の大きさが領域B´内である場合、非選択メモリセルUf,Ubにディスターブが生じてしまう場合がある。そこで、第1の実施形態においては、非選択ワード線電圧VUX´及び非選択ビット線電圧VUB´の大きさを、この領域B´の範囲外に設定しても良い。また、非選択ワード線電圧VUX´及び非選択ビット線電圧VUB´の大きさを、この領域B´を規定する直線上に設定しても良い。

0160

[その他の実施形態]
上述の構成は、例として提示したものであり、具体的な構成は適宜変更可能である。例えば、図1を参照して説明した通り、第1のメモリセルアレイMA1は、ローカルビット線LBLに接続されたダイオードDを備える。しかしながら、ダイオードDの代わりに、他の非線形素子を用いても良い。この様な非線形素子は、例えば、金属層及び半導体層の組み合わせ等からなるショットキー接合であっても良い。また、例えば、カルコゲンを含むカルコゲナイド等の性質を利用した非線形素子であっても良い。また、例えば、伝導帯エネルギーバンドが異なる2種類の導電層(金属又は半導体)、及び、これら導電層の間に設けられた絶縁層(トンネル絶縁層)を含むものであっても良い。

0161

また、上述の例においては、リセット動作に際し、選択メモリセルSに対して、選択ローカルビット線LBLaの電圧が選択ワード線WLaの電圧よりも大きくなる第1極性の電圧を印加していた。また、セット動作に際し、第1極性と反対の第2極性の電圧を印加していた。しかしながら、リセット動作に際して選択メモリセルSに第2極性の電圧を印加し、セット動作に際して選択メモリセルSに第1極性の電圧を印加する場合もある。

0162

また、リセット動作時の動作電圧、及び、セット動作時の動作電圧は、適宜調整可能である。例えば、抵抗変化膜130がディスターブに強い特性を有する場合等には、非選択ワード線電圧VUX及び非選択ビット線電圧VUB、並びに、非選択ワード線電圧VUX´及び非選択ビット線電圧VUB´を、上記領域B(図32)又は領域B´(図35)内に設定しても良い。

0163

備考
本明細書においては、例えば、下記の事項について説明した。

0164

[事項1]
基板と、
前記基板の表面と交差する第1方向に配列された複数の第1配線と、
前記第1方向に延伸する第2配線と、
前記第1配線及び前記第2配線の間に設けられた抵抗変化膜と、
前記第2配線よりも前記基板に近く、前記第1方向と交差する第2方向に延伸する第3配線と、
前記第2配線及び前記第3配線の間に設けられ、前記第2配線及び前記第3配線に接続された第1半導体層と、
前記第1半導体層と対向する第1電極と、
前記第2配線よりも前記基板から遠く、前記第2配線に接続され、前記第1方向と交差する第3方向に延伸する第4配線と、
前記第4配線及び前記基板の間に設けられ、前記第1方向に延伸し、前記第4配線に接続された第5配線と、
前記第5配線及び前記基板の間に設けられた第6配線と、
前記第5配線及び前記第6配線の間に設けられ、前記第5配線及び前記第6配線に接続された第2半導体層と、
前記第2半導体層と対向する第2電極と
を備える半導体記憶装置。

0165

[事項2]
前記第2配線及び前記第4配線の間に設けられ、前記第2配線及び前記第4配線に接続された非線形素子を更に備える
事項1記載の半導体記憶装置。

0166

[事項3]
前記第2方向に配列された複数の前記第2配線と、
前記第2方向に配列され、前記複数の第2配線及び前記第3配線に接続された複数の前記第1半導体層と、
前記第2方向に配列され、前記複数の第1半導体層と対向する複数の前記第1電極と、
前記第2方向に配列され、前記複数の第2配線に接続された複数の前記第4配線と、
前記第2方向に配列され、前記複数の第4配線に接続された複数の前記第5配線と、
前記第2方向に配列され、前記複数の第5配線及び前記第6配線に接続された複数の前記第2半導体層と
を備える事項1記載の半導体記憶装置。

0167

[事項4]
前記第3方向に配列され、前記第4配線に接続された複数の前記第2配線と、
前記第3方向に配列され、前記複数の第2配線に接続された複数の前記第1半導体層と、
前記第3方向に配列され、前記複数の第1半導体層に接続された複数の前記第3配線と
を備える事項1記載の半導体記憶装置。

0168

[事項5]
前記複数の第1配線、前記第3配線及び前記第6配線に接続された制御回路を更に備え、
前記複数の第1配線のうちの一つに転送する電圧を第1の書込電圧に設定し、それ以外の複数の第1配線に転送する電圧を非選択電圧に設定し、前記複数の第2配線のうちの一つに転送する電圧を第2の書込電圧に設定し、それ以外の複数の第2配線をフローティング状態とした場合に、前記第1の書込電圧が転送される前記第1配線の電圧、及び、前記第2の書込電圧が転送される前記第2配線の電圧の差分の絶対値が最大となる時の前記非選択電圧を第1電圧とすると、
前記制御回路は、
前記複数の第1配線のうちの少なくとも一つに、前記第1の書込電圧と一致又は略一致する電圧を印加し、
前記複数の第1配線のうちの少なくとも一つに、前記第2の書込電圧及び前記第1電圧の間の大きさを有する第1の動作電圧を印加する
事項3記載の半導体記憶装置。

0169

[事項6]
前記制御回路は、前記複数の第1配線のうちの少なくとも二つに、前記第1の動作電圧を印加する
事項5記載の半導体記憶装置。

0170

[事項7]
前記複数の第1配線のうちの一つに転送する電圧を前記第1の書込電圧に設定し、それ以外の複数の第1配線に転送する電圧を前記第1電圧に設定し、前記複数の第2配線のうちの一つに転送する電圧を前記第2の書込電圧に設定し、それ以外の複数の第2配線をフローティング状態とした場合の前記第2配線の電圧を第2電圧とすると、
前記制御回路は、前記第6配線に、前記第1の書込電圧及び前記第2電圧の間の大きさを有する第2の動作電圧を印加する
事項5記載の半導体記憶装置。

0171

[事項8]
前記制御回路は、読出動作に際して、前記複数の第1配線の少なくとも一つ、及び、前記第3配線の間に読出電圧を印加し、
前記第1及び第2の動作電圧の差分の絶対値は、前記読出電圧よりも小さい
事項7記載の半導体記憶装置。

0172

[事項9]
基板と、
前記基板の表面と交差する第1方向に配列され、前記第1方向と交差する第2方向に延伸する部分を含む複数の第1配線と、
前記第2方向に配列され、前記第1方向に延伸する複数の第2配線と、
前記第1配線及び前記第2配線の前記第2方向に延伸する部分の間に設けられた抵抗変化膜と、
前記複数の第2配線よりも前記基板に近く、前記第2方向に配列された複数の第3配線と、
前記複数の第2配線及び前記複数の第3配線の間に設けられ、前記第2方向に配列され、前記複数の第2配線及び前記複数の第3配線に接続された複数の第1半導体層と、
前記第2方向に延伸し、前記第1半導体層と対向する第1電極と、
前記複数の第2配線よりも前記基板から遠く、前記第2方向に配列された複数の第4配線と、
前記複数の第2配線及び前記複数の第4配線の間に設けられ、前記第2方向に配列され、前記複数の第2配線及び前記複数の第4配線に接続された複数の第2半導体層と、
前記第2方向に延伸し、前記第2半導体層と対向する第2電極と、
前記複数の第1配線、前記複数の第3配線、及び、前記複数の第4配線に接続された制御回路と
を備え、
前記制御回路は、
前記複数の第3配線の少なくとも一つに第1の動作電圧を、それ以外の少なくとも一つの前記第3配線に前記第1の動作電圧と異なる第2の動作電圧を印加可能に構成され、
前記第1の動作電圧が印加される第3配線に対応する前記第4配線に第3の動作電圧を、前記第2の動作電圧が印加される第3配線に対応する前記第4配線に前記第3の動作電圧と異なる第4の動作電圧を印加可能に構成される
半導体記憶装置。

0173

[事項10]
前記制御回路は、書込動作に際して、
前記複数の第4配線のうちの一つに前記第3の動作電圧を印加し、
それ以外の一つの前記第4配線に前記第4の動作電圧を印加し、
前記第3の動作電圧が印加される前記第4配線に対応する前記第3配線に前記第1の動作電圧を印加し、
前記第4の動作電圧が印加される前記第4配線に対応する前記第3配線に前記第2の動作電圧を印加し、
前記第3の動作電圧は前記第4の動作電圧よりも大きく、
前記第1の動作電圧は前記第2の動作電圧よりも大きい
事項9記載の半導体記憶装置。

0174

[事項11]
前記第1方向及び前記第2方向と交差する第3方向に配列された複数の前記第2配線と、
前記第3方向に配列され、複数の前記第2配線及び前記第3配線に接続された複数の前記第1半導体層と、
前記第3方向に配列され、複数の前記第1半導体層と対向する複数の前記第1電極と、
前記第3方向に配列され、複数の前記第2配線及び前記第4配線に接続された複数の前記第2半導体層と、
前記第3方向に配列され、複数の前記第2半導体層と対向する複数の前記第2電極と
を備える事項11記載の半導体記憶装置。

0175

[事項12]
前記複数の第1配線、前記第3配線及び前記第4配線に接続された制御回路を更に備え、
前記複数の第1配線のうちの一つに転送する電圧を第1の書込電圧に設定し、それ以外の複数の第1配線に転送する電圧を非選択電圧に設定し、前記複数の第2配線のうちの一つに転送する電圧を第2の書込電圧に設定し、それ以外の複数の第2配線をフローティング状態とした場合に、前記第1の書込電圧が転送される前記第1配線の電圧、及び、前記第2の書込電圧が転送される前記第2配線の電圧の差分の絶対値が最大となる時の前記非選択電圧を第1電圧とすると、
前記制御回路は、
前記複数の第1配線のうちの少なくとも一つに、前記第1の書込電圧と一致又は略一致する電圧を印加し、
前記複数の第1配線のうちの少なくとも一つに、前記第2の書込電圧及び前記第1電圧の間の大きさを有する第5の動作電圧を印加する
事項11記載の半導体記憶装置。

0176

[事項13]
前記制御回路は、前記複数の第1配線のうちの少なくとも二つに、前記第5の動作電圧を印加する
事項12記載の半導体記憶装置。

0177

[事項14]
前記複数の第1配線のうちの一つに転送する電圧を前記第1の書込電圧に設定し、それ以外の複数の第1配線に転送する電圧を前記第1電圧に設定し、前記複数の第2配線のうちの一つに転送する電圧を前記第2の書込電圧に設定し、それ以外の複数の第2配線をフローティング状態とした場合の前記第2配線の電圧を第2電圧とすると、
前記制御回路は、前記複数の第4配線のうちの少なくとも一つに、前記第1の書込電圧及び前記第2電圧の間の大きさを有する第6の動作電圧を印加する
事項12記載の半導体記憶装置。

0178

[事項15]
前記制御回路は、読出動作に際して、前記複数の第1配線の少なくとも一つ、及び、前記複数の第3配線の少なくとも一つの間に読出電圧を印加し、
前記第5及び第6の動作電圧の差分の絶対値は、前記読出電圧よりも小さい
事項14記載の半導体記憶装置。

0179

[事項16]
基板と、
前記基板の表面と交差する第1方向に配列された複数の第1配線と、
前記第1方向と交差する第2方向に配列され、前記第1方向に延伸する複数の第2配線と、
前記第1配線及び前記第2配線の間に設けられた抵抗変化膜と、
前記複数の第2配線よりも前記基板に近く、前記第2方向に延伸する第3配線と、
前記複数の第2配線及び前記第3配線の間に設けられ、前記複数の第2配線及び前記第3配線に接続された複数の第1半導体層と、
前記第2方向に配列され、前記複数の第1半導体層と対向する複数の第1電極と、
前記複数の第2配線に電気的に接続された複数の第2半導体層と、
前記複数の第2半導体層に接続された一又は複数の第4配線と、
前記複数の第2半導体層に対向する複数の第2電極と、
前記複数の第1配線、前記第3配線及び前記一又は複数の第4配線に接続された制御回路と
を備え、
前記複数の第1配線のうちの一つに転送する電圧を第1の書込電圧に設定し、それ以外の複数の第1配線に転送する電圧を非選択電圧に設定し、前記複数の第2配線のうちの一つに転送する電圧を第2の書込電圧に設定し、それ以外の複数の第2配線をフローティング状態とした場合に、前記第1の書込電圧が転送される前記第1配線の電圧、及び、前記第2の書込電圧が転送される前記第2配線の電圧の差分の絶対値が最大となる時の前記非選択電圧を第1電圧とすると、
前記制御回路は、
前記複数の第1配線のうちの少なくとも一つに、前記第1の書込電圧と一致又は略一致する電圧を印加し、
前記複数の第1配線のうちの少なくとも一つに、前記第2の書込電圧及び前記第1電圧の間の大きさを有する第1の動作電圧を印加する
半導体記憶装置。

0180

[事項17]
前記制御回路は、前記複数の第1配線のうちの少なくとも二つに、前記第1の動作電圧を印加する
事項16記載の半導体記憶装置。

0181

[事項18]
前記複数の第1配線のうちの一つに転送する電圧を前記第1の書込電圧に設定し、それ以外の複数の第1配線に転送する電圧を前記第1電圧に設定し、前記複数の第2配線のうちの一つに転送する電圧を前記第2の書込電圧に設定し、それ以外の複数の第2配線をフローティング状態とした場合の前記第2配線の電圧を第2電圧とすると、
前記制御回路は、前記第4配線に、前記第1の書込電圧及び前記第2電圧の間の大きさを有する第2の動作電圧を印加する
事項16記載の半導体記憶装置。

0182

[事項19]
前記制御回路は、読出動作に際して、前記複数の第1配線の少なくとも一つ、及び、前記第3配線の間に読出電圧を印加し、
前記第1及び第2の動作電圧の差分の絶対値は、前記読出電圧よりも小さい
事項18記載の半導体記憶装置。

0183

[その他]
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

0184

MA1…メモリセルアレイ、CC1…制御回路、GBL…グローバルビット線、TR1…選択トランジスタ、LBL…ローカルビット線、MC…メモリセル、WL…ワード線、SG1…選択ゲート線。

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