図面 (/)

技術 半導体記憶装置

出願人 東芝メモリ株式会社
発明者 徳平弘毅山本和彦鈴木都文
出願日 2018年9月15日 (2年2ヶ月経過) 出願番号 2018-173139
公開日 2020年3月26日 (7ヶ月経過) 公開番号 2020-047681
状態 未査定
技術分野 不揮発性半導体メモリ 半導体メモリ
主要キーワード エレクトライド X線回折法 自由電子レーザー 結晶グレイン 収束電子線 コア絶縁層 中間絶縁層 亜酸化物
関連する未来課題
重要な関連分野

この項目の情報は公開日時点(2020年3月26日)のものです。
また、この項目は機械的に抽出しているため、正しく解析できていない場合があります

図面 (9)

課題

メモリセルゲート絶縁層薄膜化を可能とする半導体記憶装置を提供する。

解決手段

実施形態の半導体記憶装置は、絶縁層ゲート電極層とが第1の方向に交互に積層された積層体と、第1の方向に延びる半導体層と、半導体層とゲート電極層との間に設けられ、第1の層と、第2の層と、第1の層と第2の層との間の第3の層とを有し、第1の層は第1の絶縁体を含み、第2の層は、酸化アルミニウム酸化イットリウム酸化ランタン酸化ガドリニウム酸化イッテルビウム酸化ハフニウム、及び、酸化ジルコニウムから成る群から選ばれる少なくとも一つの酸化物を含み、第3の層は、シリコンゲルマニウムシリコンゲルマニウム、及び、炭化珪素から成る群から選ばれる少なくとも一つの材料を含み、第3の層は半導体層と絶縁層との間に位置するゲート絶縁層と、を備える。

概要

背景

フラッシュメモリ大容量化のために、複数のメモリセルを3次元的に配置した3次元NANDフラッシュメモリが実現されている。3次元NANDフラッシュメモリの更なる大容量化を実現するために、メモリセルのサイズを縮小することが望まれる。例えば、半導体層ゲート電極との間に設けられるメモリセルのゲート絶縁層薄膜化することで、メモリセルのサイズを縮小することが可能となる。

MONOS(Metal Oxide Nitride Oxide Semiconductor)型のメモリセルでは、ゲート絶縁層に、例えば、酸化物トンネル絶縁膜、窒化物電荷蓄積膜、及び、酸化物のブロック絶縁膜積層構造が用いられる。電荷蓄積膜は所望の電荷蓄積する観点から、一定以上の膜厚が必要である。また、トンネル絶縁膜及びブロック絶縁膜は、電荷蓄積膜から電荷が抜けることを抑制する観点から、一定以上の膜厚が必要である。したがって、MONOS型のメモリセルでは、ゲート絶縁層の薄膜化が困難である。

概要

メモリセルのゲート絶縁層の薄膜化を可能とする半導体記憶装置を提供する。実施形態の半導体記憶装置は、絶縁層ゲート電極層とが第1の方向に交互に積層された積層体と、第1の方向に延びる半導体層と、半導体層とゲート電極層との間に設けられ、第1の層と、第2の層と、第1の層と第2の層との間の第3の層とを有し、第1の層は第1の絶縁体を含み、第2の層は、酸化アルミニウム酸化イットリウム酸化ランタン酸化ガドリニウム酸化イッテルビウム酸化ハフニウム、及び、酸化ジルコニウムから成る群から選ばれる少なくとも一つの酸化物を含み、第3の層は、シリコンゲルマニウムシリコンゲルマニウム、及び、炭化珪素から成る群から選ばれる少なくとも一つの材料を含み、第3の層は半導体層と絶縁層との間に位置するゲート絶縁層と、を備える。

目的

本発明が解決しようとする課題は、メモリセルのゲート絶縁層の薄膜化を可能とする半導体記憶装置を提供する

効果

実績

技術文献被引用数
0件
牽制数
0件

この技術が所属する分野

(分野番号表示ON)※整理標準化データをもとに当社作成

ライセンス契約や譲渡などの可能性がある特許掲載中! 開放特許随時追加・更新中 詳しくはこちら

請求項1

絶縁層ゲート電極層とが第1の方向に交互に積層された積層体と、前記第1の方向に延びる半導体層と、前記半導体層と前記ゲート電極層との間に設けられ、第1の層と、第2の層と、前記第1の層と前記第2の層との間の第3の層とを有し、前記第1の層は第1の絶縁体を含み、前記第2の層は、酸化アルミニウム酸化イットリウム酸化ランタン酸化ガドリニウム酸化イッテルビウム酸化ハフニウム、及び、酸化ジルコニウムから成る群から選ばれる少なくとも一つの酸化物を含み、前記第3の層は、シリコンゲルマニウムシリコンゲルマニウム、及び、炭化珪素から成る群から選ばれる少なくとも一つの材料を含み、前記第3の層は前記半導体層と前記絶縁層との間に位置するゲート絶縁層と、を備える半導体記憶装置

請求項2

前記第2の層は、前記半導体層と前記絶縁層との間で分断されている請求項1記載の半導体記憶装置。

請求項3

前記ゲート絶縁層は、前記第2の層と前記第3の層との間に設けられ、第2の絶縁体を含む第4の層を有する請求項1又は請求項2記載の半導体記憶装置。

請求項4

前記第2の絶縁体は酸化アルミニウムである請求項3記載の半導体記憶装置。

請求項5

前記第1の絶縁体は酸化シリコン又は酸化アルミニウムである請求項1ないし請求項4いずれか一項記載の半導体記憶装置。

請求項6

前記少なくとも一つの酸化物はエレクトライドである請求項1ないし請求項5いずれか一項記載の半導体記憶装置。

請求項7

前記半導体層の一端に電気的に接続された第1の導電層と、前記半導体層の他端に電気的に接続された第2の導電層と、を更に備える請求項1ないし請求項6いずれか一項記載の半導体記憶装置。

請求項8

前記第3の層はアモルファスである請求項1ないし請求項7いずれか一項記載の半導体記憶装置。

請求項9

絶縁層とゲート電極層とが第1の方向に交互に積層された積層体と、前記第1の方向に延びる半導体層と、前記半導体層と前記ゲート電極層との間に設けられ、第1の層と、第2の層と、前記第1の層と前記第2の層との間の第3の層とを有し、前記第1の層は第1の絶縁体を含み、前記第2の層は、酸化アルミニウム、酸化イットリウム、酸化ランタン、酸化ガドリニウム、酸化イッテルビウム、酸化ハフニウム、及び、酸化ジルコニウムから成る群から選ばれる少なくとも一つの酸化物を含み、前記第3の層は、シリコン、ゲルマニウム、シリコンゲルマニウム、及び、炭化珪素から成る群から選ばれる少なくとも一つの材料を含み、前記第3の層はアモルファスであるゲート絶縁層と、を備える半導体記憶装置。

請求項10

前記第2の層は、前記半導体層と前記絶縁層との間で分断されている請求項9記載の半導体記憶装置。

請求項11

前記ゲート絶縁層は、前記第2の層と前記第3の層との間に設けられ、第2の絶縁体を含む第4の層を有する請求項9又は請求項10記載の半導体記憶装置。

請求項12

前記第2の絶縁体は酸化アルミニウムである請求項11記載の半導体記憶装置。

請求項13

前記第1の絶縁体は酸化シリコン又は酸化アルミニウムである請求項9ないし請求項12いずれか一項記載の半導体記憶装置。

請求項14

前記少なくとも一つの酸化物はエレクトライドである請求項9ないし請求項13いずれか一項記載の半導体記憶装置。

請求項15

前記半導体層の一端に電気的に接続された第1の導電層と、前記半導体層の他端に電気的に接続された第2の導電層と、を更に備える請求項9ないし請求項14いずれか一項記載の半導体記憶装置。

請求項16

互いに離間して第1の方向に積層された複数のゲート電極層と、前記第1の方向に延びる半導体層と、前記半導体層と前記複数のゲート電極層との間に設けられ、第1の層と、第2の層と、前記第1の層と前記第2の層との間の第3の層とを有し、前記第1の層は第1の絶縁体を含み、前記第2の層は、酸化アルミニウム、酸化イットリウム、酸化ランタン、酸化ガドリニウム、酸化イッテルビウム、酸化ハフニウム、及び、酸化ジルコニウムから成る群から選ばれる少なくとも一つの酸化物を含み、前記第3の層は、シリコン、ゲルマニウム、シリコンゲルマニウム、及び、炭化珪素から成る群から選ばれる少なくとも一つの材料を含み、前記第3の層は前記複数のゲート電極層の間の部分と前記半導体層との間に位置するゲート絶縁層と、を備える半導体記憶装置。

技術分野

0001

本発明の実施形態は、半導体記憶装置に関する。

背景技術

0002

フラッシュメモリ大容量化のために、複数のメモリセルを3次元的に配置した3次元NANDフラッシュメモリが実現されている。3次元NANDフラッシュメモリの更なる大容量化を実現するために、メモリセルのサイズを縮小することが望まれる。例えば、半導体層ゲート電極との間に設けられるメモリセルのゲート絶縁層薄膜化することで、メモリセルのサイズを縮小することが可能となる。

0003

MONOS(Metal Oxide Nitride Oxide Semiconductor)型のメモリセルでは、ゲート絶縁層に、例えば、酸化物トンネル絶縁膜、窒化物電荷蓄積膜、及び、酸化物のブロック絶縁膜積層構造が用いられる。電荷蓄積膜は所望の電荷蓄積する観点から、一定以上の膜厚が必要である。また、トンネル絶縁膜及びブロック絶縁膜は、電荷蓄積膜から電荷が抜けることを抑制する観点から、一定以上の膜厚が必要である。したがって、MONOS型のメモリセルでは、ゲート絶縁層の薄膜化が困難である。

先行技術

0004

特開2009−218260号公報

発明が解決しようとする課題

0005

本発明が解決しようとする課題は、メモリセルのゲート絶縁層の薄膜化を可能とする半導体記憶装置を提供することにある。

課題を解決するための手段

0006

実施形態の半導体記憶装置は、絶縁層ゲート電極層とが第1の方向に交互に積層された積層体と、前記第1の方向に延びる半導体層と、前記半導体層と前記ゲート電極層との間に設けられ、第1の層と、第2の層と、前記第1の層と前記第2の層との間の第3の層とを有し、前記第1の層は第1の絶縁体を含み、前記第2の層は、酸化アルミニウム酸化イットリウム酸化ランタン酸化ガドリニウム酸化イッテルビウム酸化ハフニウム、及び、酸化ジルコニウムから成る群から選ばれる少なくとも一つの酸化物を含み、前記第3の層は、シリコンゲルマニウムシリコンゲルマニウム、及び、炭化珪素から成る群から選ばれる少なくとも一つの材料を含み、前記第3の層は前記半導体層と前記絶縁層との間に位置するゲート絶縁層と、を備える。

図面の簡単な説明

0007

第1の実施形態の半導体記憶装置のブロック図。
第1の実施形態の半導体記憶装置のメモリセルアレイ回路図。
第1の実施形態の半導体記憶装置のメモリストリングの模式断面図。
第1の実施形態の半導体記憶装置のエネルギーバンド図
第1の実施形態の半導体記憶装置のメモリセルの作用の説明図。
第2の実施形態の半導体記憶装置のメモリストリングの模式断面図。
第3の実施形態の半導体記憶装置のメモリストリングの模式断面図。
第4の実施形態の半導体記憶装置のメモリストリングの模式断面図。

実施例

0008

明細書中、同一又は類似する部材については、同一の符号を付し、重複する説明を省略する場合がある。

0009

本明細書中の半導体記憶装置を構成する部材の化学組成定性分析及び定量分析は、例えば、二次イオン質量分析法(Secondary Ion Mass Spectroscopy:SIMS)、エネルギー分散型X線分光法(Energy Dispersive X−ray Spectroscopy:EDX)により行うことが可能である。また、半導体記憶装置を構成する部材の厚さ、部材間の距離等の測定には、例えば、透過型電子顕微鏡(Transmission Electron Microscope:TEM)を用いることが可能である。また、半導体記憶装置を構成する部材の結晶構造の同定には、例えば、上記TEMの他、収束電子線回折法(convergent−beam electron diffraction:CBED)、放射光やSACLA(SPring−8 Angstrom Compact Free Electron Laser)などの自由電子レーザーを使ったX線回折法や、フーリエ変換赤外分光法(Fourier transform infrared Spectroscopy:FT−IR)、X線光電分光分析(X−ray Photoelectron Spectroscopy:XPS)を用いることが可能である。

0010

以下、図面を参照しつつ本発明の実施形態を説明する。

0011

(第1の実施形態)
第1の実施形態の半導体記憶装置は、絶縁層とゲート電極層とが第1の方向に交互に積層された積層体と、第1の方向に延びる半導体層と、半導体層とゲート電極層との間に設けられ、第1の層と、第2の層と、第1の層と第2の層との間の第3の層とを有し、第1の層は第1の絶縁体を含み、第2の層は、酸化アルミニウム、酸化イットリウム、酸化ランタン、酸化ガドリニウム、酸化イッテルビウム、酸化ハフニウム、及び、酸化ジルコニウムから成る群から選ばれる少なくとも一つの酸化物を含み、第3の層は、シリコン、ゲルマニウム、シリコンゲルマニウム、及び、炭化珪素から成る群から選ばれる少なくとも一つの半導体を含み、第3の層は半導体層と絶縁層との間に位置するゲート絶縁層と、を備える。

0012

また、互いに離間して第1の方向に積層された複数のゲート電極層と、第1の方向に延びる半導体層と、半導体層と複数のゲート電極層との間に設けられ、第1の層と、第2の層と、第1の層と第2の層との間の第3の層とを有し、第1の層は第1の絶縁体を含み、第2の層は、酸化アルミニウム、酸化イットリウム、酸化ランタン、酸化ガドリニウム、酸化イッテルビウム、酸化ハフニウム、及び、酸化ジルコニウムから成る群から選ばれる少なくとも一つの酸化物を含み、第3の層は、シリコン、ゲルマニウム、シリコンゲルマニウム、及び、炭化珪素から成る群から選ばれる少なくとも一つの材料を含み、第3の層は複数のゲート電極層の間の部分と半導体層との間に位置するゲート絶縁層と、を備える。

0013

第1の実施形態の半導体記憶装置は、複数のメモリセルを3次元的に配置した3次元NANDフラッシュメモリである。

0014

図1は、第1の実施形態の半導体記憶装置のブロック図である。図2は、第1の実施形態の半導体記憶装置のメモリセルアレイの回路図である。図3は、第1の実施形態の半導体記憶装置のメモリストリングの模式断面図である。図3は、図2のメモリセルアレイ100の中の、例えば点線で囲まれる一個のメモリストリングMSの中の複数のメモリセルトランジスタMTの断面を示す。図3中、点線で囲まれる領域が1個のメモリセルMCに相当し、1個のメモリセルトランジスタMTを含む。

0015

3次元NANDフラッシュメモリは、メモリセルアレイ100、第1の周辺回路101、第2の周辺回路102、制御回路110を備える。

0016

第1の実施形態の3次元NANDフラッシュメモリのメモリセルアレイ100は、図2に示すように複数のワード線WL、共通ソース線CSL(第1の導電層)、ソース選択ゲート線SGS、複数のドレイン選択ゲート線GD、複数のビット線BL(第2の導電層)、複数のメモリストリングMSを備える。

0017

図2において、x方向、y方向、及び、z方向(第1の方向)は、それぞれ直交する方向である。第1の実施形態の3次元NANDフラッシュメモリは、いわゆる、BiCS構造を備える。

0018

図2に示すように、メモリストリングMSは、共通ソース線CSL(第1の導電層)とビット線BL(第2の導電層)との間に直列接続されたソース選択トランジスタSST、複数のメモリセルトランジスタMT、及び、ドレイン選択トランジスタSDTで構成される。ビット線BLとドレイン選択ゲート線SGDにより1本のメモリストリングMSが選択され、ワード線WLにより1個のメモリセルトランジスタMTが選択可能となる。

0019

メモリセルアレイ100は、図3に示すように、複数のワード線WL(ゲート電極層)、半導体層10、複数の層間絶縁層12(絶縁層、部分)、コア絶縁層15、及び、ゲート絶縁層20を備える。複数のワード線WLと複数の層間絶縁層12が積層体50を構成する。ゲート絶縁層20は、界面絶縁層20a(第1の層)、電荷蓄積層20b(第2の層)、酸素吸収層20c(第3の層)を有する。

0020

ワード線WL及び層間絶縁層12は、図示しない半導体基板上に設けられる。

0021

ワード線WLと層間絶縁層12は、半導体基板の上に、z方向(第1の方向)に交互に積層される。複数のワード線WLと複数の層間絶縁層12が積層体50を構成する。

0022

ワード線WLは、例えば、板状の導電体である。ワード線WLは、例えば、金属又は半導体である。ワード線WLは、例えば、タングステン(W)である。ワード線WLは、メモリセルトランジスタMTのゲート電極として機能する。ワード線WLは、ゲート電極層の一例である。

0023

層間絶縁層12は、ワード線WLとワード線WLを分離する。層間絶縁層12は、例えば、酸化シリコンである。

0024

コア絶縁層15は、積層体50の中に設けられる。コア絶縁層15は、z方向に延びる。コア絶縁層15は、積層体50を貫通して設けられる。コア絶縁層15は、半導体層10に囲まれる。コア絶縁層15は、例えば、酸化シリコンである。

0025

半導体層10は、積層体50の中に設けられる。半導体層10は、z方向に延びる。半導体層10は、積層体50を貫通して設けられる。半導体層10は、コア絶縁層15の周囲に設けられる。半導体層10は、例えば、円筒形状である。

0026

半導体層10は、例えば、多結晶シリコンや、多結晶シリコンゲルマニウムである。半導体層10は、例えば、p型不純物、又は、n型不純物を含む。半導体層10は、メモリセルトランジスタMTのチャネルとして機能する。

0027

ゲート絶縁層20は、半導体層10とワード線WLとの間に設けられる。ゲート絶縁層20は、界面絶縁層20a、電荷蓄積層20b、酸素吸収層20cを有する。半導体層10からワード線WLに向けて、界面絶縁層20a、酸素吸収層20c、電荷蓄積層20bの順で設けられる。

0028

界面絶縁層20aは、半導体層10と層間絶縁層12との間にも設けられる。界面絶縁層20aは、第1の方向に連続した層である。

0029

界面絶縁層20aは、第1の絶縁体を含む。第1の絶縁体は、例えば、酸化物、窒化物、又は、酸窒化物である。第1の絶縁体は、例えば、酸化シリコン、又は、酸化アルミニウムである。

0030

界面絶縁層20aは、半導体層10と酸素吸収層20c及び電荷蓄積層20bとの間を電気的に絶縁する機能を有する。界面絶縁層20aの厚さは、例えば、1nm以上5nm以下である。

0031

電荷蓄積層20bは、半導体層10と層間絶縁層12との間にも設けられる。電荷蓄積層20bは、第1の方向に連続した層である。

0032

電荷蓄積層20bは、酸化アルミニウム、酸化イットリウム、酸化ランタン、酸化ガドリニウム、酸化イッテルビウム、酸化ハフニウム、及び、酸化ジルコニウムから成る群から選ばれる少なくとも一つの酸化物を含む。

0033

電荷蓄積層20bに含まれる酸化物は、例えば、酸素空孔の量で比抵抗の変化する空孔変調伝導性酸化物である。

0034

電荷蓄積層20bに含まれる酸化物は、例えば、エレクトライドである。酸化物は、例えば、酸化カルシウムと酸化アルミニウムを含むエレクトライドである。酸化物は、例えば、12CaO・7Al2O3の化学組成を有するエレクトライドである。

0035

電荷蓄積層20bは、印加される電界に応じて酸素イオンを放出し、正の電荷を有する酸素空孔を生成し蓄積する機能を有する。電荷蓄積層20bは、例えば、5×1019cm−3以上1×1021cm−3以下の酸素空孔を蓄積することが可能である。

0036

電荷蓄積層20bの厚さは、例えば、1nm以上10nm以下である。

0037

酸素吸収層20cは、界面絶縁層20aと電荷蓄積層20bとの間に設けられる。酸素吸収層20cは、半導体層10と層間絶縁層12との間にも設けられる。酸素吸収層20cは、第1の方向に連続した層である。

0038

酸素吸収層20cは、シリコン、ゲルマニウム、シリコンゲルマニウム、及び、炭化珪素から成る群から選ばれる少なくとも一つの半導体を含む。酸素吸収層20cは、例えば、アモルファスである。

0039

酸素吸収層20cがアモルファスであるか否かは、例えば、酸素吸収層20cのTEMによる観察で明瞭な結晶グレインの存在が確認されるか否かで判断することが可能である。

0040

酸素吸収層20cは、電荷蓄積層20bから放出された酸素イオンを格子間酸素として吸収し保持する機能を有する。酸素吸収層20cは、吸収した酸素イオンを電気的に中性にする機能を有する。酸素吸収層20cの厚さは、例えば、1nm以上5nm以下である。

0041

図4は、第1の実施形態の半導体記憶装置のエネルギーバンド図である。図4には、ワード線WL、電荷蓄積層20b、酸素吸収層20c、界面絶縁層20a、及び、半導体層10のエネルギー状態を示す。

0042

図4は、ワード線WLの仕事関数図4中のWF)と半導体層10のフェルミレベル図4中のEf)が一致する場合を例に図示している。図4は、半導体層10とワード線との間に電圧が印加されていない状態を示す。

0043

半導体層10の電子親和力と電荷蓄積層20bの電子親和力との差(図4中のΔEc)は、例えば、0.8eV以上である。

0044

メモリセルトランジスタMTは、ワード線WL、ゲート絶縁層20、及び、半導体層10で構成される。メモリセルMCは、メモリセルトランジスタMTの電荷蓄積層20bに蓄積された電荷量のレベルに基づくデータを保持する機能を備える。

0045

メモリセルMCに保持されるデータは、電荷蓄積層20bに蓄積された電荷量のレベルに応じたメモリセルトランジスタMTの閾値電圧である。メモリセルMCは、例えば、異なる閾値電圧を用いて2値以上のデータを記憶することが可能である。

0046

半導体層10の一端は、共通ソース線CSL(第1の導電層)に電気的に接続される。共通ソース線CSLには、例えば、グラウンド電位が印加される。共通ソース線CSLは、例えば、半導体基板に設けられたn型不純物領域で形成される。

0047

半導体層10の他端はビット線BL(第2の導電層)に電気的に接続される。ビット線BLは、メモリセルMCから読み出されたデータを伝達する機能を有する。また、ビット線BLは、メモリセルMCに書き込むデータを伝達する機能を有する。ビット線BLは、例えば、金属である。

0048

ソース選択トランジスタSSTは、ソース選択ゲート線SGSに与えられる信号に基づきメモリストリングMSを選択する機能を有する。ドレイン選択トランジスタSDTは、ドレイン選択ゲート線SGDに印加される信号に基づきメモリストリングMSを選択する機能を有する。

0049

第1の周辺回路101は、複数のワード線WLに接続される。第1の周辺回路101は、所望のワード線WLを選択する機能を有する。第1の周辺回路101は、選択されたワード線WLに、指令された電圧を印加する機能を有する。

0050

第2の周辺回路102は、複数のビット線BLに接続される。第2の周辺回路102は、所望のビット線BLを選択する機能を有する。また、第2の周辺回路102は、選択されたビット線BLから読み出されたメモリセルMCのデータをセンスする機能を有する。また、第2の周辺回路102は、選択されたビット線BLに、メモリセルMCに書き込むデータを転送する機能を有する。第2の周辺回路102は、例えば、センスアンプ回路を含む。

0051

制御回路110は、第1の周辺回路101の動作、及び、第2の周辺回路102の動作を制御する。制御回路110は、メモリセルMCに対する、書き込みシークエンス読み出しシークエンス、及び、消去シークエンスを、第1の周辺回路101及び第2の周辺回路102に実行させる機能を有する。

0052

以下、第1の実施形態の半導体記憶装置の作用及び効果について説明する。

0053

図5は、第1の実施形態の半導体記憶装置のメモリセルの作用の説明図である。

0054

図5(a)は、電荷蓄積層20bに電荷が蓄積されていない状態を示す。この場合、メモリセルトランジスタMTの閾値電圧(Vth)は相対的に高い。

0055

図5(b)は、電荷蓄積層20bに電荷が蓄積されている状態を示す。電荷蓄積層20bに、正の電荷を有する酸素空孔(図5(b)中のVo+)が存在することで、電荷蓄積層20bに正の電荷が蓄積される。なお、図5では、Vo+と記載しているが、酸素空孔の価数は1価に限定されるものではない。

0056

例えば、図5(a)に示す状態から、ワード線WLに半導体層10に対して相対的に低い電圧を印加する。そうすると、電荷蓄積層20bから酸素イオンが放出され酸素吸収層20cに移動する。酸素イオンは、酸素吸収層20cで吸収されて格子間酸素(図5(b)中のOi)となる。格子間酸素Oiは、酸素吸収層20cでは電気的に中性となる。

0057

ゲート絶縁層20中に蓄積されるトータルの電荷は、正電荷となり、メモリセルトランジスタMTの閾値電圧(Vth)は、図5(a)の状態に対して相対的に低くなる。

0058

以上、メモリセルトランジスタMTは、高低2つのレベルの閾値電圧を有することが可能となる。よって、メモリセルMCは2値、すなわち、1ビットの情報を記憶することが可能となる。

0059

ゲート絶縁層20に、界面絶縁層20a、酸素吸収層20c、及び、電荷蓄積層20bの積層構造が用いることで、例えば、SILCを防ぐために、最低6nm以上のトンネル絶縁膜とブロック絶縁膜を有することが望まれるMONOS型のメモリセルのゲート絶縁層よりもゲート絶縁層を薄膜化することが可能となる。したがって、メモリセルのサイズの縮小が可能となる。よって、大容量のフラッシュメモリが実現できる。

0060

半導体層10の電子親和力と電荷蓄積層20bの電子親和力との差(図4中のΔEc)は、例えば、0.8eV以上であることが好ましく、1.0eV以上であることがより好ましい。

0061

電子親和力の差ΔEcを上記範囲とすることで、半導体層10と電荷蓄積層20bとの間に、界面絶縁層20aを通って流れるトンネル電流が抑制される。また、ワード線WLから、電荷蓄積層20bの障壁を超えて電子が電荷蓄積層20bに供給されることが抑制される。したがって、電荷蓄積層20bの電荷保持特性が向上し、閾値電圧の変化幅を大きくすることが可能となる。また、メモリセルMCの信頼性が向上する。

0062

例えば、半導体層10がシリコンである場合、電荷蓄積層20bが酸化アルミニウム、酸化イットリウム、酸化ランタン、酸化ガドリニウム、酸化イッテルビウム、酸化ハフニウム、又は、酸化ジルコニウムである場合、電子親和力の差ΔEcが0.8eV以上となる。また、半導体層10がシリコンである場合、電荷蓄積層20bが酸化アルミニウム、酸化イットリウム、酸化ランタン、酸化ガドリニウム、酸化イッテルビウム、又は、酸化ハフニウムである場合、電子親和力の差ΔEcが1.0eV以上となる。

0063

なお、隣り合うワード線WLの間に、層間絶縁層12を設けず、隣り合うワード線WLの間の部分を空隙とすることも可能である。

0064

また、電荷蓄積層20bが正の電荷を有する酸素空孔を蓄積する場合を例に説明したが、例えば、電荷蓄積層20bが負の電荷を有する酸素イオンを格子間酸素として蓄積する場合もあり得る。この場合、酸素イオンは、例えば、酸素吸収層20cと電荷蓄積層20bとの間の界面に形成された亜酸化物を含む酸化膜から供給される。

0065

以上、第1の実施形態の半導体記憶装置によれば、メモリセルのゲート絶縁層の薄膜化が可能となる。したがって、半導体記憶装置の大容量化が可能となる。

0066

(第2の実施形態)
第2の実施形態の半導体記憶装置は、第2の層が、半導体層と絶縁層との間で分断されている点で、第1の実施形態と異なっている。以下、第1の実施形態と重複する内容については、一部記述を省略する。

0067

第2の実施形態の半導体記憶装置は、複数のメモリセルを3次元的に配置した3次元NANDフラッシュメモリである。

0068

図6は、第2の実施形態の半導体記憶装置のメモリストリングの模式断面図である。図6中、点線で囲まれる領域が1個のメモリセルMCに相当し、1個のメモリセルトランジスタMTを含む。

0069

メモリセルアレイは、図6に示すように、複数のワード線WL(ゲート電極層)、半導体層10、複数の層間絶縁層12(絶縁層)、コア絶縁層15、及び、ゲート絶縁層20を備える。複数のワード線WLと複数の層間絶縁層12が積層体50を構成する。ゲート絶縁層20は、界面絶縁層20a(第1の層)、電荷蓄積層20b(第2の層)、酸素吸収層20c(第3の層)を有する。

0070

電荷蓄積層20bは、半導体層10と層間絶縁層12との間で分断されている。電荷蓄積層20bは、半導体層10と層間絶縁層12との間には存在しない。電荷蓄積層20bは、第1の方向に連続しない。電荷蓄積層20bは、隣接するメモリセルMCの間で分断されている。

0071

電荷蓄積層20bは、隣接するメモリセルMCの間で分断されていることにより、蓄積された格子欠陥による電荷が隣接セルへ移動することが防がれ、データ保持特性が改善する。また、半導体層10と層間絶縁層12との間の電荷蓄積層20bに蓄積される電荷が、メモリセルMCのデータに与える影響がなくなることで、選択メモリセルMCに隣接するメモリセルMCへの誤書き込みや誤読み出しが抑制される。よって、3次元NANDフラッシュメモリの信頼性が向上する。

0072

以上、第1の実施形態の半導体記憶装置によれば、第1の実施形態同様、半導体記憶装置の大容量化が可能となる。更に、半導体記憶装置の信頼性が向上する。

0073

(第3の実施形態)
第3の実施形態の半導体記憶装置は、ゲート絶縁層が、第2の層と第3の層との間に設けられ、第2の絶縁体を含む第4の層を有する点で、第1の実施形態と異なっている。以下、第1の実施形態と重複する内容については、一部記述を省略する。

0074

第3の実施形態の半導体記憶装置は、複数のメモリセルを3次元的に配置した3次元NANDフラッシュメモリである。

0075

図7は、第3の実施形態の半導体記憶装置のメモリストリングの模式断面図である。図7中、点線で囲まれる領域が1個のメモリセルMCに相当し、1個のメモリセルトランジスタMTを含む。

0076

メモリセルアレイは、図7に示すように、複数のワード線WL(ゲート電極層)、半導体層10、複数の層間絶縁層12(絶縁層)、コア絶縁層15、及び、ゲート絶縁層20を備える。複数のワード線WLと複数の層間絶縁層12が積層体50を構成する。ゲート絶縁層20は、界面絶縁層20a(第1の層)、電荷蓄積層20b(第2の層)、酸素吸収層20c(第3の層)、中間絶縁層20d(第4の層)を有する。

0077

中間絶縁層20dは、電荷蓄積層20bと酸素吸収層20cとの間に設けられる。中間絶縁層20dは、半導体層10と層間絶縁層12との間にも設けられる。中間絶縁層20dは、第1の方向に連続した層である。

0078

中間絶縁層20dは、第2の絶縁体を含む。第2の絶縁体は、例えば、酸化物、窒化物、又は、酸窒化物である。第2の絶縁体は、例えば、酸化アルミニウムである。

0079

中間絶縁層20dは、電荷蓄積層20bと酸素吸収層20cとの間の元素の移動を抑制する機能を有する。中間絶縁層20dは、例えば、電荷蓄積層20bを構成する元素が、酸素吸収層20cに移動することを抑制する。中間絶縁層20dは、例えば、酸素吸収層20cを構成する元素が、電荷蓄積層20bに移動することを抑制する。

0080

中間絶縁層20dの厚さは、例えば、0.5nm以上5nm以下である。

0081

中間絶縁層20dが、電荷蓄積層20bと酸素吸収層20cとの間の元素の移動を抑制することで、メモリセルMCの電荷保持特性の劣化が抑制される。よって、3次元NANDフラッシュメモリの信頼性が向上する。

0082

以上、第3の実施形態の半導体記憶装置によれば、第1の実施形態同様、半導体記憶装置の大容量化が可能となる。更に、半導体記憶装置の信頼性が向上する。

0083

(第4の実施形態)
第4の実施形態の半導体記憶装置は、ゲート絶縁層を構成する層の配置が異なる点で、第1の実施形態と異なっている。以下、第1の実施形態と重複する内容については、一部記述を省略する。

0084

第4の実施形態の半導体記憶装置は、複数のメモリセルを3次元的に配置した3次元NANDフラッシュメモリである。

0085

図8は、第4の実施形態の半導体記憶装置のメモリストリングの模式断面図である。図8中、点線で囲まれる領域が1個のメモリセルMCに相当し、1個のメモリセルトランジスタMTを含む。

0086

メモリセルアレイは、図8に示すように、複数のワード線WL(ゲート電極層)、半導体層10、複数の層間絶縁層12(絶縁層)、コア絶縁層15、及び、ゲート絶縁層20を備える。複数のワード線WLと複数の層間絶縁層12が積層体50を構成する。ゲート絶縁層20は、界面絶縁層20a(第1の層)、電荷蓄積層20b(第2の層)、酸素吸収層20c(第3の層)を有する。

0087

ゲート絶縁層20は、半導体層10とワード線WLとの間に設けられる。ゲート絶縁層20は、界面絶縁層20a、電荷蓄積層20b、酸素吸収層20cを有する。半導体層10からワード線WLに向けて、電荷蓄積層20b、酸素吸収層20c、界面絶縁層20aの順で設けられる。

0088

以上、第4の実施形態の半導体記憶装置によれば、第1の実施形態同様、半導体記憶装置の大容量化が可能となる。

0089

以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

0090

10半導体層(第1の導電層)
12層間絶縁層(絶縁層、部分)
20ゲート絶縁層
20a 界面絶縁層(第1の層)
20b電荷蓄積層(第2の層)
20c酸素吸収層(第3の層)
20d中間絶縁層(第4の層)
50積層体
BLビット線(第2の導電層)
CSL共通ソース線(第1の導電層)
WLワード線(ゲート電極層)

ページトップへ

この技術を出願した法人

この技術を発明した人物

ページトップへ

関連する挑戦したい社会課題

関連する公募課題

該当するデータがありません

ページトップへ

技術視点だけで見ていませんか?

この技術の活用可能性がある分野

分野別動向を把握したい方- 事業化視点で見る -

(分野番号表示ON)※整理標準化データをもとに当社作成

ページトップへ

おススメ サービス

おススメ astavisionコンテンツ

新着 最近 公開された関連が強い技術

この 技術と関連性が強い人物

関連性が強い人物一覧

この 技術と関連する社会課題

関連する挑戦したい社会課題一覧

この 技術と関連する公募課題

該当するデータがありません

astavision 新着記事

サイト情報について

本サービスは、国が公開している情報(公開特許公報、特許整理標準化データ等)を元に構成されています。出典元のデータには一部間違いやノイズがあり、情報の正確さについては保証致しかねます。また一時的に、各データの収録範囲や更新周期によって、一部の情報が正しく表示されないことがございます。当サイトの情報を元にした諸問題、不利益等について当方は何ら責任を負いかねることを予めご承知おきのほど宜しくお願い申し上げます。

主たる情報の出典

特許情報…特許整理標準化データ(XML編)、公開特許公報、特許公報、審決公報、Patent Map Guidance System データ