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技術 半導体ユニット、半導体モジュール及び半導体装置

出願人 富士電機株式会社
発明者 保谷昌志谷口克己金井直之
出願日 2018年9月14日 (2年2ヶ月経過) 出願番号 2018-173060
公開日 2020年3月26日 (7ヶ月経過) 公開番号 2020-047656
状態 未査定
技術分野 半導体または固体装置の組立体
主要キーワード 補助外 N端子 中間連結 導電ポスト 各電流経路 長辺近傍 補助領域 ゲート外
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重要な関連分野

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図面 (20)

課題

全体の寄生インダクタンスの低減が可能な半導体ユニットを提供する。

解決手段

一方の面に第1主電極および他方の面に第2主電極をそれぞれ有し、平行な複数の列に配置された複数のトランジスタチップ3a〜3jと、トランジスタチップ3a〜3jの第1主電極と電気的に接続され、トランジスタチップ3a〜3jの列の延伸方向に沿って一方の辺の両隅部を突出させた第1導体層12aと、第1導体層12aの両隅部の間に配置された第2導体層12bと、複数のトランジスタチップ3a〜3jの第2主電極側に配置され、複数のトランジスタチップ3a〜3jの第2主電極及び第2導体層12bに電気的に接続された配線層を有する配線基板とを備える。

概要

背景

直流電力交流電力に変換するインバータ装置等の電力用半導体装置では、1組の半導体スイッチング素子及び整流素子を搭載した1素子入りパッケージ(1in1)タイプの半導体ユニット(以下において「1素子入り半導体ユニット」と称す。)や2つの1素子入り半導体ユニットを搭載した2素子入りパッケージ(2in1)タイプの半導体モジュール(以下において「2素子入り半導体モジュール」と称す。)が用いられている。特許文献1は、半導体スイッチング素子のソース端子ドレイン端子及びゲート端子長手方向に配置した1素子入り半導体ユニットを互いに対向させた複数の半導体モジュールを並列接続して、大電流容量半導体装置とした構成を提案している。各ドレイン端子を接続する正極端子バスバーと各ソース端子を接続する負極端子のバスバーを平行に近接して配置し、インダクタンスの低減を図っている。

特許文献2には、1素子入り半導体ユニットを対向して配置し、正極端子及び負極端子のバスバーの主面を縦方向にして平行に並置した半導体装置が記載されている。特許文献3には、半導体素子の主面に平行に配置した正極端子及び負極端子の平板状のバスバーを近接して重ねて配置することが記載されている。特許文献4には、1素子入り半導体ユニットを複数季節して配置した半導体装置が記載されている。特許文献5には、導電ポストが固着された配線基板を有する複数の1素子入り半導体ユニットを組み合わせた半導体装置が記載されている。特許文献6には、導電ポストが接続された配線基板を有する複数の2素子入り半導体モジュールを組み合わせた半導体装置が記載されている。特許文献7には、正極端子及び負極端子それぞれの一部が半導体素子の上部で互いに平行に積層された複数の2素子入り半導体モジュールを用いる半導体装置が記載されている。特許文献8には、2つの1素子入り半導体ユニットを、一方の第1主電極と他方の第2主電極を接続した半導体装置が記載されている。

特許文献1、2、3、6、7には、正極端子及び負極端子を接続するそれぞれのバスバーを平行に並置して逆向きの電流が流れるようにし、寄生インダクタンス浮遊インダクタンス)を低減している。特許文献4には、並置した半導体ユニットにおいて、一方の半導体ユニットの半導体素子に流れる電流と他方の半導体ユニットの半導体素子に流れる電流の向きを逆にして、寄生インダクタンスを低減している。大電力半導体モジュールや半導体装置では、複数の半導体ユニットを並列接続で用いる。また、半導体ユニットにおいても、大電力用として複数の主回路チップを並列接続で用いている。特許文献1〜8は、複数の主回路チップを配列接続して構成した1素子入り半導体ユニットについての寄生インダクタンスの低減については言及していない。

2素子入り半導体モジュールは半波整流ハーフブリッジ回路として機能し、正極側の1素子入り半導体ユニット(上アーム)と負極側の1素子入り半導体ユニット(下アーム)で構成される。上アームと下アームの結節部が出力連結部となり、出力端子に接続される。2素子入り半導体モジュールの直流端子間のインダクタンスによってスイッチング動作時にサージ電圧等が発生し、悪影響を及ぼすので、直流端子間の寄生インダクタンスを低減することが要求される。2素子入り半導体モジュールの直流電流経路は、正極端子‐正極連結部‐上アーム‐出力連結部‐下アーム‐負極連結部‐負極端子の各部で構成される。電流経路の各部でのインダクタンスの総和が、2素子入り半導体モジュールの直流端子間のインダクタンスとなる。したがって、2素子入り半導体モジュール全体の寄生インダクタンスを低減するためには、電流経路の各部における寄生インダクタンスを低減する必要がある。

概要

全体の寄生インダクタンスの低減が可能な半導体ユニットを提供する。一方の面に第1主電極および他方の面に第2主電極をそれぞれ有し、平行な複数の列に配置された複数のトランジスタチップ3a〜3jと、トランジスタチップ3a〜3jの第1主電極と電気的に接続され、トランジスタチップ3a〜3jの列の延伸方向に沿って一方の辺の両隅部を突出させた第1導体層12aと、第1導体層12aの両隅部の間に配置された第2導体層12bと、複数のトランジスタチップ3a〜3jの第2主電極側に配置され、複数のトランジスタチップ3a〜3jの第2主電極及び第2導体層12bに電気的に接続された配線層を有する配線基板とを備える。

目的

本発明は、上記問題点を鑑み、全体の寄生インダクタンスの低減が可能な半導体ユニット、この半導体ユニットを複数用いた半導体モジュール及び半導体装置を提供する

効果

実績

技術文献被引用数
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請求項1

一方の面に第1主電極および他方の面に第2主電極をそれぞれ有し、平行な複数の列に配置された複数のトランジスタチップと、前記トランジスタチップの前記第1主電極と電気的に接続され、前記トランジスタチップの列の延伸方向に沿って一方の辺の両隅部を突出させた第1導体層と、前記第1導体層の前記両隅部の間に配置された第2導体層と、前記複数のトランジスタチップの前記第2主電極側に配置され、前記複数のトランジスタチップの前記第2主電極及び前記第2導体層に電気的に接続された配線層を有する配線基板と、を備えることを特徴とする半導体ユニット

請求項2

前記第2導体層の両端領域は、前記複数のトランジスタチップのそれぞれの列の延長線上にあり、前記両端領域で前記配線層と導電接続していることを特徴とする請求項1に記載の半導体ユニット。

請求項3

前記トランジスタチップの列の間に列状に配置され、前記トランジスタチップと電気的に逆並列に接続された複数のダイオードチップを備えることを特徴とする請求項1又は2に記載の半導体ユニット。

請求項4

前記第1導体層は、前記両隅部とは反対側の他方の辺の中央部を突出させたことを特徴とする請求項1から3のいずれか1項に記載の半導体ユニット。

請求項5

前記第1導体層の前記両隅部に接続された第1端子と、前記第2導体層に接続された第2端子と、前記第1導体層の前記中央部に接続された第3端子と、前記複数のトランジスタチップの前記第2主電極と前記配線層を接続する第1導電ポストと、前記第2導体層の前記両端領域と前記配線層を接続する第2導電ポストと、を有し、前記第1端子の一部、前記第2端子の一部及び前記第3端子の一部を除いて、前記トランジスタチップ、前記第1導体層、第2導体層及び前記配線基板を樹脂封止した請求項4に記載の半導体ユニット。

請求項6

一方の面に第1主電極および他方の面に第2主電極をそれぞれ有し、平行な複数の列に配置された複数の第1トランジスタチップと、前記第1トランジスタチップの前記第1主電極と電気的に接続され、前記第1トランジスタチップの列の延伸方向に沿って一方の辺の両隅部を突出させた第1導体層と、前記第1導体層の前記両隅部の間に配置された第2導体層と、前記複数の第1トランジスタチップの前記第2主電極側に配置され、前記複数の第1トランジスタチップの前記第2主電極及び前記第2導体層に電気的に接続された第1配線層を有する第1配線基板とを備えた第1半導体ユニットと、一方の面に第3主電極および他方の面に第4主電極をそれぞれ有し、平行な複数の列に配置された複数の第2トランジスタチップと、前記第2トランジスタチップの前記第3主電極と電気的に接続され、前記第2トランジスタチップの列の延伸方向に沿って一方の辺の両隅部を突出させた第3導体層と、前記第3導体層の前記両隅部の間に配置された第4導体層と、前記複数の第2トランジスタチップの前記第4主電極側に配置され、前記複数の第2トランジスタチップの前記第4主電極及び前記第4導体層に電気的に接続された第2配線層を有する第2配線基板とを備えた第2半導体ユニットと、前記第1半導体ユニットの前記第1主電極に正極連結部を介して電気的に接続された正極外部端子と、前記第2半導体ユニットの前記第4主電極に負極連結部を介して電気的に接続された負極外部端子と、前記第2半導体ユニットの前記第3主電極と電気的に接続された出力外部端子と、前記第1半導体ユニットの前記第2主電極及び前記第2半導体ユニットの前記第3主電極に電気的に接続された中間連結部と、を備え、前記第1半導体ユニットの前記第1導体層の前記両隅部と前記第2半導体ユニットの前記第3導体層の前記両隅部とを対向して配置し、前記正極連結部の主面と前記負極連結部の主面が互いに離間して対面するように配置され、かつ前記正極連結部及び前記負極連結部の両方の前記主面が前記第1半導体ユニットの上面と平行に配置されることを特徴とする半導体モジュール

請求項7

前記第3導体層は、前記両隅部とは反対側の他方の辺の中央部を突出させており、前記出力外部端子は、前記第2半導体ユニットの前記第3導体層の前記中央部と電気的に接続されていることを特徴とする請求項6に記載の半導体モジュール。

請求項8

請求項6又は7に記載の複数の前記半導体モジュールが、該半導体モジュールの前記各正極外部端子、前記各負極外部端子、前記各出力外部端子をそれぞれ露出されるように外装ケースに内蔵されたことを特徴とする半導体装置

技術分野

0001

本発明は、電力用の半導体ユニット、この半導体ユニットを複数用いた半導体モジュール及び半導体装置に関する。

背景技術

0002

直流電力交流電力に変換するインバータ装置等の電力用半導体装置では、1組の半導体スイッチング素子及び整流素子を搭載した1素子入りパッケージ(1in1)タイプの半導体ユニット(以下において「1素子入り半導体ユニット」と称す。)や2つの1素子入り半導体ユニットを搭載した2素子入りパッケージ(2in1)タイプの半導体モジュール(以下において「2素子入り半導体モジュール」と称す。)が用いられている。特許文献1は、半導体スイッチング素子のソース端子ドレイン端子及びゲート端子長手方向に配置した1素子入り半導体ユニットを互いに対向させた複数の半導体モジュールを並列接続して、大電流容量半導体装置とした構成を提案している。各ドレイン端子を接続する正極端子バスバーと各ソース端子を接続する負極端子のバスバーを平行に近接して配置し、インダクタンスの低減を図っている。

0003

特許文献2には、1素子入り半導体ユニットを対向して配置し、正極端子及び負極端子のバスバーの主面を縦方向にして平行に並置した半導体装置が記載されている。特許文献3には、半導体素子の主面に平行に配置した正極端子及び負極端子の平板状のバスバーを近接して重ねて配置することが記載されている。特許文献4には、1素子入り半導体ユニットを複数季節して配置した半導体装置が記載されている。特許文献5には、導電ポストが固着された配線基板を有する複数の1素子入り半導体ユニットを組み合わせた半導体装置が記載されている。特許文献6には、導電ポストが接続された配線基板を有する複数の2素子入り半導体モジュールを組み合わせた半導体装置が記載されている。特許文献7には、正極端子及び負極端子それぞれの一部が半導体素子の上部で互いに平行に積層された複数の2素子入り半導体モジュールを用いる半導体装置が記載されている。特許文献8には、2つの1素子入り半導体ユニットを、一方の第1主電極と他方の第2主電極を接続した半導体装置が記載されている。

0004

特許文献1、2、3、6、7には、正極端子及び負極端子を接続するそれぞれのバスバーを平行に並置して逆向きの電流が流れるようにし、寄生インダクタンス浮遊インダクタンス)を低減している。特許文献4には、並置した半導体ユニットにおいて、一方の半導体ユニットの半導体素子に流れる電流と他方の半導体ユニットの半導体素子に流れる電流の向きを逆にして、寄生インダクタンスを低減している。大電力半導体モジュールや半導体装置では、複数の半導体ユニットを並列接続で用いる。また、半導体ユニットにおいても、大電力用として複数の主回路チップを並列接続で用いている。特許文献1〜8は、複数の主回路チップを配列接続して構成した1素子入り半導体ユニットについての寄生インダクタンスの低減については言及していない。

0005

2素子入り半導体モジュールは半波整流ハーフブリッジ回路として機能し、正極側の1素子入り半導体ユニット(上アーム)と負極側の1素子入り半導体ユニット(下アーム)で構成される。上アームと下アームの結節部が出力連結部となり、出力端子に接続される。2素子入り半導体モジュールの直流端子間のインダクタンスによってスイッチング動作時にサージ電圧等が発生し、悪影響を及ぼすので、直流端子間の寄生インダクタンスを低減することが要求される。2素子入り半導体モジュールの直流電流経路は、正極端子‐正極連結部‐上アーム‐出力連結部‐下アーム‐負極連結部‐負極端子の各部で構成される。電流経路の各部でのインダクタンスの総和が、2素子入り半導体モジュールの直流端子間のインダクタンスとなる。したがって、2素子入り半導体モジュール全体の寄生インダクタンスを低減するためには、電流経路の各部における寄生インダクタンスを低減する必要がある。

先行技術

0006

特開2014−236150号公報
特開2007−236044号公報
国際公開第2014/208450号
特開2015−207685号公報
国際公開第2011/083737号
特開2012−119618号公報
特開2015−213408号公報
国際公開第2014/030254号

発明が解決しようとする課題

0007

本発明は、上記問題点を鑑み、全体の寄生インダクタンスの低減が可能な半導体ユニット、この半導体ユニットを複数用いた半導体モジュール及び半導体装置を提供することを目的とする。

課題を解決するための手段

0008

上記目的を達成するために、本発明の第1の態様は、(a)一方の面に第1主電極および他方の面に第2主電極をそれぞれ有し、平行な複数の列に配置された複数のトランジスタチップと、(b)トランジスタチップの第1主電極と電気的に接続され、トランジスタチップの列の延伸方向に沿って一方の辺の両隅部を突出させた第1導体層と、(c)第1導体層の両隅部の間に配置された第2導体層と、(d)複数のトランジスタチップの第2主電極側に配置され、複数のトランジスタチップの第2主電極及び第2導体層に電気的に接続された配線層を有する配線基板と、を備える半導体ユニットであることを要旨とする。

0009

本発明の第2の態様は、(a)一方の面に第1主電極および他方の面に第2主電極をそれぞれ有し、平行な複数の列に配置された複数の第1トランジスタチップと、第1トランジスタチップの第1主電極と電気的に接続され、第1トランジスタチップの列の延伸方向に沿って一方の辺の両隅部を突出させた第1導体層と、第1導体層の両隅部の間に配置された第2導体層と、複数の第1トランジスタチップの第2主電極側に配置され、複数の第1トランジスタチップの第2主電極及び第2導体層に電気的に接続された第1配線層を有する第1配線基板とを備えた第1半導体ユニットと、(b)一方の面に第3主電極および他方の面に第4主電極をそれぞれ有し、平行な複数の列に配置された複数の第2トランジスタチップと、第2トランジスタチップの第3主電極と電気的に接続され、第2トランジスタチップの列の延伸方向に沿って一方の辺の両隅部を突出させた第3導体層と、第3導体層の両隅部の間に配置された第4導体層と、複数の第2トランジスタチップの第4主電極側に配置され、複数の第2トランジスタチップの第4主電極及び第4導体層に電気的に接続された第2配線層を有する第2配線基板とを備えた第2半導体ユニットと、(c)第1半導体ユニットの第1主電極に正極連結部を介して電気的に接続された正極外部端子と、(d)第2半導体ユニットの第4主電極に負極連結部を介して電気的に接続された負極外部端子と、(e)第2半導体ユニットの第3主電極と電気的に接続された出力外部端子と、(f)第1半導体ユニットの第2主電極及び第2半導体ユニットの第3主電極に電気的に接続された中間連結部と、を備え、第1半導体ユニットの第1導体層の両隅部と第2半導体ユニットの第3導体層の両隅部とを対向して配置し、正極連結部の主面と負極連結部の主面が互いに離間して対面するように配置され、かつ正極連結部及び負極連結部の両方の主面が第1半導体ユニットの上面と平行に配置される半導体モジュールであることを要旨とする。

0010

本発明の第3の態様は、(a)上記本発明の第2の態様に記載の複数の半導体モジュールが、半導体モジュールの各正極外部端子、各負極外部端子、各出力外部端子をそれぞれ露出されるように外装ケースに内蔵された半導体装置であることを要旨とする。

発明の効果

0011

本発明によれば、全体の寄生インダクタンスの低減が可能な半導体ユニット、この半導体ユニットを複数用いた半導体モジュール及び半導体装置を提供できる。

図面の簡単な説明

0012

本発明の第1実施形態に係る半導体ユニットの一例を説明する平面概略図である。
本発明の第1実施形態に係る半導体ユニットの一例を示す回路図である。
図1のA−A線から垂直にきった半導体ユニットの断面概略図である。
本発明の第1実施形態に係る半導体ユニットに用いる半導体チップの配列の一例を説明する平面概略図である。
本発明の第1実施形態に係る半導体モジュールの一例を示す平面概略図である。
本発明の第1実施形態に係る半導体モジュールに設けられた外部端子の一例を示す斜視図である。
本発明の第1実施形態に係る半導体モジュールの一例を示す回路図である。
本発明の第1実施形態に係る半導体装置の一例を示す斜視図である。
本発明の第1実施形態に係る半導体装置の一例を示す回路図である。
本発明の第1実施形態に係る半導体装置を外装ケースに搭載した一例を示す斜視図である。
本発明の第2実施形態に係る半導体ユニットの一例を説明する平面概略図である。
本発明の第2実施形態に係る半導体ユニットに用いる半導体チップの配列の一例を説明する平面概略図である。
本発明の第2実施形態に係る半導体モジュールの一例を示す平面概略図である。
本発明の第2実施形態に係る半導体モジュールに設けられた外部端子の一例を示す斜視図である。
本発明の第2実施形態に係る半導体装置の一例を示す斜視図である。
従来の半導体ユニットの一例を説明する平面概略図である。
比較例の半導体装置の一例を示す斜視図である。
本発明の実施例に係る半導体装置のインダクタンスの評価結果の一例を示す図である。
本発明のその他の実施形態に係る半導体ユニットに用いる半導体チップの配列の一例を説明する平面概略図である。

実施例

0013

以下、図面を参照して、本発明の第1及び第2実施形態を説明する。図面の記載において、同一又は類似の部分には同一又は類似の符号を付し、重複する説明を省略する。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は実際のものとは異なる場合がある。また、図面相互間においても寸法の関係や比率が異なる部分が含まれ得る。また、以下に示す実施形態は、本発明の技術的思想を具体化するための装置や方法を例示するものであって、本発明の技術的思想は、構成部品材質、形状、構造、配置等を下記のものに特定するものでない。

0014

本明細書において、トランジスタチップを構成する半導体素子の「第1主電極領域」「第3主電極領域」とは、電界効果トランジスタFET)や静電誘導トランジスタ(SIT)においてソース領域又はドレイン領域のいずれか一方となる半導体領域を意味する。絶縁ゲート型バイポーラトランジスタ(IGBT)においてはエミッタ領域又はコレクタ領域のいずれか一方となる半導体領域を意味する。又、静電誘導サイリスタSIサイリスタ)やゲートターンオフサイリスタGTO)においてはアノード領域又はカソード領域のいずれか一方となる半導体領域を意味する。トランジスタチップを構成する半導体素子の「第2主電極領域」「第4主電極領域」とは、FETやSITにおいては上記第1主電極領域とはならないソース領域又はドレイン領域のいずれか一方となる半導体領域を意味する。IGBTにおいては上記第1主電極領域とはならないエミッタ領域又はコレクタ領域のいずれか一方となる領域を意味する。SIサイリスタやGTOにおいては上記第1主電極領域とはならないアノード領域又はカソード領域のいずれか一方となる領域を意味する。このように、「第1主電極領域」「第3主電極領域」がソース領域であれば、「第2主電極領域」「第4主電極領域」はドレイン領域を意味する。「第1主電極領域」「第3主電極領域」がエミッタ領域であれば、「第2主電極領域」「第4主電極領域」はコレクタ領域を意味する。「第1主電極領域」「第3主電極領域」がアノード領域であれば、「第2主電極領域」「第4主電極領域」はカソード領域を意味する。バイアス関係交換すれば、多くの場合、「第1主電極領域」「第3主電極領域」の機能と「第2主電極領域」「第4主電極領域」の機能を交換可能である。

0015

本明細書においてMISトランジスタのソース領域は絶縁ゲート型バイポーラトランジスタ(IGBT)のエミッタ領域として選択可能な「一方の主電極領域(第1又は第3主電極領域)」である。又、MIS制御静電誘導サイリスタ(SIサイリスタ)等のサイリスタにおいては、一方の主電極領域はカソード領域として選択可能である。MISトランジスタのドレイン領域は、IGBTにおいてはコレクタ領域を、サイリスタにおいてはアノード領域として選択可能な半導体装置の「他方の主電極領域(第2又は第4主電極領域)」である。

0016

(第1実施形態)
<半導体ユニット>
本発明の第1実施形態に係る半導体ユニット1は、図1及び図3に示すように、導電ピンからなる電極端子(7a,7b,7c,7d)、樹脂9、絶縁回路基板10及び配線基板20を備える。樹脂9の上面には、矩形の凹部17a、17b、17c、17dが設けられる。凹部17a、17b、17c、17dには、それぞれ第1端子ドレイン電極ピン)7a、第2端子(ソース電極ピン)7b、制御電極端子制御電極ピン)7c、及び補助電極端子補助電極ピン)7dが配置される。絶縁回路基板10及び配線基板20は、樹脂(封止樹脂)9の内部に内蔵される。樹脂9は、図1に示した平面パターンにおいて矩形状を有する。第1端子7a及び第2端子7bは、樹脂9の長手方向の一方の端部(図1において右側の端部)において、樹脂9の短手方向で互いに対向するように配置される。制御電極端子7c及び補助電極端子7dは、樹脂9の長手方向の他方の端部(図1において左側の端部)において、樹脂9の短手方向で互いに対向するように配置される。第1端子7aと補助電極端子7dとが樹脂9の長手方向で互いに対向し、第2端子7bと制御電極端子7cとが樹脂9の長手方向で互いに対向する。

0017

第1実施形態に係る半導体ユニット1は、図2に示すように、スイッチング素子Tr及びスイッチング素子Trに逆接続された整流素子Diを有する。整流素子Diの陰極カソード電極Cがスイッチング素子Trの第1主電極(ドレイン電極)Dに電気的に接続される。ドレイン電極(第1主電極)Dは、半導体ユニット1の第1端子(ドレイン電極ピン)7aに電気的に接続される。整流素子Diの陽極アノード)電極Aがスイッチング素子Trの第2主電極(ソース電極)Sに電気的に接続される。ソース電極(第2主電極)Sは、半導体ユニット1の第2端子(ソース電極ピン)7bに電気的に接続される。スイッチング素子Trの制御電極ゲート電極)Gには、スイッチング速度や損失を調整するための抵抗素子Rが付加される。ゲート電極Gは、図1に示した半導体ユニット1の制御電極端子7cに電気的に接続される。補助ソース電極Saはソース電極側電圧等を検出するための補助電極であり、図1に示した半導体ユニット1の補助電極端子7dに電気的に接続される。

0018

第1実施形態に係る半導体ユニット1のトランジスタチップを構成するスイッチング素子Trとして、MISトランジスタ、IGBT等の絶縁ゲート構造で、トランジスタチップの深さ方向に主電流が流れる縦型半導体素子が好適である。第1実施形態に係る半導体ユニット1のダイオードチップを構成する整流素子Diとして、ファストリカバリダイオード(FRD)、ショトキバリアダイオード(SBD)等の縦型半導体素子が好適である。以下、スイッチング素子Trとして炭化珪素(SiC)を用いる絶縁ゲート構造の縦型MISFET、整流素子DiとしてSiCを用いるSBDを用いて説明する。

0019

なお、トランジスタチップをなすMISトランジスタとはMISFETやMISSIT等を含む概念である。ゲート絶縁膜シリコン酸化膜(SiO2)膜を用いたMOSトランジスタに対して、「MISトランジスタ」は、SiO2膜以外の絶縁膜をゲート絶縁膜として用いた、より包括的な絶縁ゲート型トランジスタを意味する。MISトランジスタのゲート絶縁膜には、シリコン酸窒化(SiON)膜、ストロンチウム酸化物(SrO)膜、シリコン窒化物(Si3N4)膜、アルミニウム酸化物(Al2O3)膜も使用可能である。或いは、マグネシウム酸化物(MgO)膜、イットリウム酸化物(Y2O3)膜、ハフニウム酸化物(HfO2)膜、ジルコニウム酸化物(ZrO2)膜、タンタル酸化物(Ta2O5)膜、ビスマス酸化物(Bi2O3)膜でもよい。更にはこれらの単層膜内のいくつかを選択し、複数を積層した複合膜等も使用可能である。また、半導体材料として、SiCの他にも、珪素(Si)、窒化ガリウム(GaN)、ダイヤモンド又は窒化アルミニウム(AlN)等の半導体材料がそれぞれ使用可能である。

0020

図3及び図4に示すように、第1実施形態に係る半導体ユニット1の絶縁回路基板10は、絶縁板11、絶縁板11の上面にパターニングされた導体層12a、12b、12c、12d、及び絶縁板11の下面に設けられた導体層13を有する。絶縁回路基板10は、例えば、セラミック基板の表面に銅が共晶接合された直接銅接合(DCB)基板、セラミック基板の表面に活性金属ろう付け(AMB)法により金属が配置されたAMB基板等を採用可能である。セラミック基板の材料は、例えば、窒化ケイ素(Si3N4)、窒化アルミニウム(AlN)、アルミナ(Al2O3)等を採用可能である。配線基板20は通常のプリント配線基板であり、樹脂板21の上面及び下面にそれぞれ配線層22a及び配線層22bを有する。図3から理解できるように、配線基板20には、複数の貫通孔が設けられている。導電ポスト(5a、5b、5c、6b、6c、6d)は、貫通孔の内側に導体を鍍金した貫通ビアに挿入され、配線層22a、22bの両方又はいずれかに電気的に接続される。また、第1端子7a、第2端子7b、制御電極端子7c、及び補助電極端子7dは、配線層22a、22bとは電気的に絶縁された貫通孔に挿入される。

0021

図3及び図4に示すように、絶縁回路基板10の導体層12aに複数の半導体チップ(3a、3b、3c、3d、3e、3f、3g、3h、3i、3j、4a、4b、4c、4d、4e、4f、4g、4h)が配置される。半導体チップ(3a〜3j、4a〜4h)は、図2のスイッチング素子Trを構成するトランジスタチップ3a〜3j、及び図2の整流素子Diを構成するダイオードチップ4a〜4hからなる。図4に示すように、トランジスタチップ3a、3b、3c、3d、3eは、絶縁回路基板10の上側の端部で長手方向、即ち半導体ユニット1の長手方向に沿って配列される。トランジスタチップ3f、3g、3h、3i、3jは、絶縁回路基板10の下側の端部で長手方向、即ち半導体ユニット1の長手方向に沿って配列される。ダイオードチップ4a〜4hは、絶縁回路基板10の中央部でトランジスタチップ3a〜3eの列とトランジスタチップ3f〜3jの列との間に配列される。ダイオードチップ4a〜4dがトランジスタチップ3a〜3e側に、ダイオードチップ4e〜4hがトランジスタチップ3f〜3j側に配置される。なお、第1実施形態では、10個のトランジスタチップ3a〜3j及び8個のダイオードチップ4a〜4hを用いて説明しているが、チップの数は限定されない。

0022

半導体チップ(3a〜3j、4a〜4h)が絶縁回路基板10の導体層12aと接する下面に、図2のスイッチング素子Trのドレイン電極及び整流素子Diのカソード電極が形成されている。また、図4に示すように、導体層12aの右上側の端部に第1端子7aが電気的に接続されている。したがって、スイッチング素子Trのドレイン電極及び整流素子Diのカソード電極が第1端子7aに電気的に接続される。

0023

一方、トランジスタチップ3a〜3jのそれぞれの上面には、ソース電極及びゲート電極が設けられる。ダイオードチップ4a〜4hのそれぞれの上面には、アノード電極が設けられる。例えば導電ポスト(第1導電ポスト)5aが、トランジスタチップ3d、3jのソース電極に電気的に接続されて、トランジスタチップ3d、3jのソース電極からそれぞれ垂直に立ち上がる。図4において主電極ポストの符号を省略しているが、導電ポスト5aと同様に、導電ポスト(5a〜5c、6b〜6d)の他の主電極ポストも、トランジスタチップ3a〜3c,3e〜3iのそれぞれのソース電極から垂直に立ち上がる。同様に、制御電極ポスト5bがトランジスタチップ3d、3jのそれぞれのゲート電極に電気的に接続されて、トランジスタチップ3d、3jのゲート電極から垂直に立ち上がる。図4において制御電極ポストの符号を省略しているが、制御電極ポスト5bと同様に、他の制御電極ポストがトランジスタチップ3a〜3c,3e〜3iのそれぞれのゲート電極に電気的に接続され、トランジスタチップ3a〜3c,3e〜3iのそれぞれのゲート電極から垂直に立ち上がる。更に、陽極ポスト5cがダイオードチップ4a,4fのそれぞれのアノード電極に電気的に接続され、ダイオードチップ4a,4fのアノード電極から垂直に立ち上がる。陽極ポストの符号を省略しているが、陽極ポスト5cと同様に、他の陽極ポストがダイオードチップ4b〜4e、4g、4hのそれぞれのアノード電極に電気的に接続され、ダイオードチップ4b〜4e、4g、4hのそれぞれのアノード電極から垂直に立ち上がる。この結果、例えば、導電ポスト5aと陽極ポスト5cは、配線基板20の配線層22bに設けられたソース配線、及び配線層22aに設けられた補助ソース配線によって、電気的に短絡される。一方、制御電極ポスト5bは、配線基板20の配線層22aに向かって立ち上がり、配線層22aに設けられたゲート配線に電気的に接続される。

0024

導電ポスト6bは、図3及び図4に示すように、絶縁回路基板10の導体層12bから配線基板20に向かって立ち上がり、配線基板20の配線層22bに設けられたソース配線に電気的に接続される。したがって、トランジスタチップ3a〜3jのそれぞれのソース電極(第2主電極)が、導体層12bを介して第2端子7bに電気的に接続される。導電ポスト6cは、図3及び図4に示すように、絶縁回路基板10の導体層12cに電気的に接続する抵抗素子8から配線基板20に向かって立ち上がり、配線基板20の配線層22aに設けられたゲート配線に電気的に接続される。したがって、トランジスタチップ3a〜3jのそれぞれのゲート電極が、導体層12cを介して制御電極端子7cに電気的に接続される。また、導電ポスト6cが絶縁回路基板10の導体層12dから配線基板20に向かって立ち上がり、配線基板20の配線層22bに電気的に接続される。したがって、トランジスタチップ3a〜3jのそれぞれのソース電極が、導体層12dを介して補助電極端子7dに電気的に接続される。

0025

図3及び図4には、図2に示した半導体ユニット1のスイッチング素子Trが通電時の電流経路を示す。図3及び図4において、点線が第1端子7aからトランジスタチップ3a〜3jへと流れていく主回路電流往路を示し、2点鎖線がトランジスタチップ3a〜3jから第2端子7bへと流れる主回路電流の復路を示す。半導体ユニット1では、第1端子7aを正極、第2端子7bを負極として直流電圧印加される。図3及び図4に示すように、制御電極端子7cから絶縁回路基板10の導体層12c、抵抗素子8、導電ポスト6c、配線基板20のゲート配線及び制御電極ポスト5bを介して、トランジスタチップ3a〜3jそれぞれのゲート電極にゲート電圧が印加される。ゲート電圧の印加によってトランジスタチップ3a〜3jそれぞれが通電状態になる。主回路電流は、第1端子7aから往路の絶縁回路基板10の導体層12aを通り、トランジスタチップ3a〜3jのそれぞれのドレイン電極からソース電極へとトランジスタチップ3a〜3j内を垂直に流れる。続いて、主回路電流は、トランジスタチップ3a〜3jのそれぞれのソース電極から、導電ポスト5aを介して復路の配線基板20の配線層22bに流れる。更に、復路の主回路電流は、導電ポスト6b、絶縁回路基板10の導体層12bを通り第2端子7bへと流れる。なお、図3及び図4には代表例として、第1端子7aから最末端のトランジスタチップ3e、3jを流れる電流経路が示されている。

0026

また、半導体ユニット1の還流動作時には、図2のスイッチング素子Trが遮断され、整流素子Diが通電状態になり、第2端子7bから第1端子7aへと還流電流が流れる。図示を省略したが、還流電流は、第2端子7bから、絶縁回路基板10の導体層12b、導電ポスト6b、配線基板20の配線層22b及び陽極ポスト5cを介してダイオードチップ4a〜4hそれぞれのアノード電極に流れる。続いて、還流電流は、ダイオードチップ4a〜4hそれぞれのアノード電極からカソード電極へと流れ、絶縁回路基板10の導体層12aを介して第1端子7aへと流れる。

0027

第1実施形態に係る半導体ユニット1では、第1端子7a及び第2端子7bは、樹脂9の長手方向の一方の端部(図1において右側の端部)において、樹脂9の短手方向で互いに対向するように配置される。また、トランジスタチップ3a〜3e及びトランジスタチップ3f〜3jは、絶縁回路基板10の短手方向の両端部のそれぞれにおいて、短手方向の直交方向である長手方向に沿って2列に平行に配列される。したがって、第1端子7aをトランジスタチップ3a〜3eの配列の端部に近接して配置し、第2端子7bをトランジスタチップ3f〜3jの配列の端部に近接して配置することができる。半導体ユニット1の主回路電流は、第1端子7aから絶縁回路基板10の導体層12aを経由する電流経路の往路を通って、トランジスタチップ3a〜3eの配列及びトランジスタチップ3f〜3jの配列のそれぞれのドレイン電極に流れる。続いて、主回路電流は、トランジスタチップ3a〜3e及びトランジスタチップ3f〜3jの内部をそれぞれ垂直に昇る分岐経路を形成する。更に主回路電流は、トランジスタチップ3a〜3eの配列及びトランジスタチップ3f〜3jの配列のそれぞれのソース電極を通り、配線基板20の配線層22bを経由する電流通路集合される。配線基板20の配線層22bを経由する電流通路を復路として、主回路電流は、第2端子7bに流れる。このように、主回路電流が流れる電流経路の往路と復路とが近接して平行配置され、互いの電流の向きが略逆方向となる。その結果、半導体ユニット1の第1端子7a及び第2端子7b間の相互インダクタンスが減少し、半導体ユニット1の寄生インダクタンスを低減することができる。

0028

<半導体モジュール>
第1実施形態に係る半導体モジュール2は、図5に示すように、第1実施形態に係る第1半導体ユニット1a及び第2半導体ユニット1bを備える2素子入り半導体モジュールである。例えば、半導体モジュール2は、第1半導体ユニット1aを上アーム、第2半導体ユニット1bを下アームとする半波整流回路として使用可能である。半導体モジュール2において、第2半導体ユニット1bは第1半導体ユニット1aを180度回転させて、互いの樹脂9の短辺を対向配置した構成である。図5に示すように、第1半導体ユニット1aの第1端子7aが第2半導体ユニット1bの第4接続端子7bと対向し、第1半導体ユニット1aの第2端子7bが第2半導体ユニット1bの第3接続端子7aと対向するように配置される。

0029

図6に示すように、第1半導体ユニット1aの第1端子7a(図示省略)に、端部に正極外部端子31Aが設けられた平板状の正極連結部31が電気的に接続される。第2半導体ユニット1bの第4接続端子7bに、端部に負極外部端子32Aが設けられた平板状の負極連結部32が電気的に接続される。第1半導体ユニット1aの第2端子7bと第2半導体ユニット1bの第3接続端子7aに、端部に出力外部端子33Aが設けられた平板状の出力連結部33が電気的に接続される。正極連結部31は、第1半導体ユニット1aの上面に平行に、第1半導体ユニット1aの第1端子7aが設けられた一方の短辺とは反対側の他方の短辺に向かって延在する。負極連結部32は、正極連結部31に平行に近接して配置され、第1半導体ユニット1aの他方の短辺に向かって延在する。出力連結部33は、第2半導体ユニット1bの上面に平行に、第2半導体ユニット1bの第3接続端子7aが設けられた一方の短辺とは反対側の他方の短辺に向かって延在する。第1半導体ユニット1aの他方の短辺の近傍において、第1半導体ユニット1aの上方又は近辺に正極外部端子31A及び負極外部端子32Aが近接して配置される。第2半導体ユニット1bの他方の短辺の近傍において、第2半導体ユニット1bの上方又は近辺に出力外部端子33Aが配置される。このように、正極連結部31、負極連結部32及び出力連結部33を短縮することができる。なお、第2半導体ユニット1bの中央部にゲート外部端子及び補助外部端子を設置するため、出力連結部33を第2半導体ユニット1bの短手方向の端部に折り曲げて配置される。このため、出力連結部33の配線が長くなるが、出力端子にはインダクタンスの大きな負荷が接続されるため、大きな問題は生じない。

0030

図7に、第1実施形態に係る半導体モジュール2の等価回路図を示す。図7P端子が、図6の正極外部端子31Aに対応する。図7N端子が、図6の負極外部端子32Aに対応する。図7のU端子が、図6の出力外部端子33Aに対応する。図7のG1端子及びS1a端子は、それぞれ第1半導体ユニット1aのゲート電極G及び補助ソース電極Saに電気的に接続される。図7のG2端子及びS2a端子は、それぞれ第2半導体ユニット1bのゲート電極G及び補助ソース電極Saに電気的に接続される。図7に示すように、第1実施形態に係る半導体モジュール2では、正極外部端子31A及び負極外部端子32Aに、外部電源の正極及び負極が接続される。正極外部端子31A及び負極外部端子32Aの間に主回路電流を流すと、互いに平行に近接配置された正極連結部31及び負極連結部32の電流経路では、主回路電流は互いに逆向きとなる。したがって、第1半導体ユニット1a及び第2半導体ユニット1bの第3接続端子7a及び第2端子7bに接続される正極連結部31及び負極連結部32からなる外部の電流経路における寄生インダクタンスを低減することができる。

0031

上述のように、第1実施形態に係る半導体モジュール2に用いられる第1半導体ユニット1a及び第2半導体ユニット1bでは、第1端子7a及び第2端子7bの間の相互インダクタンスを低減することができる。また、第1実施形態に係る半導体モジュール2の正極連結部31及び負極連結部32の間の相互インダクタンスも低減できる。したがって、第1実施形態に係る半導体モジュール2では、正極外部端子31Aから負極外部端子32Aに至る各電流経路で、それぞれの寄生インダクタンスを低減することができる。その結果、半導体モジュール2の全体の寄生インダクタンスを低減することができ、半導体モジュール2のスイッチング動作時に印加されるサージ電圧を抑制することが可能となる。また、正極連結部31、負極連結部32及び出力連結部33を短縮することができるので、半導体モジュール2の小型化が可能となる。また、第1実施形態に係る半導体モジュール2では、従来の2素子入り半導体モジュールと同様に、正極外部端子31A、負極外部端子32A及び出力外部端子33Aはこの順に、半導体モジュール2の長辺方向に沿って配列される。そのため、第1実施形態に係る半導体モジュール2を従来の2素子入り半導体モジュールと容易に置換することができる。

0032

<半導体装置>
第1実施形態に係る半導体装置は、図8に示すように、第1実施形態に係る半導体モジュール2を複数個、例えば2個備える。第1実施形態に係る半導体装置では、半導体モジュール2を、互いの長辺が対面するように並列に配置して大電流化することができる。図9は、第1実施形態に係る半導体装置の等価回路である。図8の一方の半導体モジュール2の正極外部端子31A、負極外部端子32A及び出力外部端子33Aのそれぞれが、図9のP1端子、N1端子及びU1端子に対応する。図8の他方の半導体モジュール2の正極外部端子31A、負極外部端子32A及び出力外部端子33Aのそれぞれが、図9のP2端子、N2端子及びU2端子に対応する。図9のG1端子及びS1a端子は、それぞれ図8の両方の半導体モジュール2に設けられた第1半導体ユニット1aのゲート電極G及び補助ソース電極Saに電気的に接続される。図9のG2端子及びS2a端子は、それぞれ図8の両方の半導体モジュール2に設けられた第2半導体ユニット1bのゲート電極G及び補助ソース電極Saに電気的に接続される。図8の下側の半導体モジュール2では、ゲート外部端子及び補助外部端子を設置するため、出力連結部33aが第2半導体ユニット1bの上面から側壁に折り曲げられて配置される。

0033

図10に示すように、第1実施形態に係る半導体装置は、正極外部端子31A、負極外部端子32A、出力外部端子33A、制御外部端子34及び補助外部端子35が露出するように、外装ケース37に内蔵される。樹脂からなる外装ケース37は、複数の固定孔36Aを有する支持板36に支持される。半導体モジュール2は、ネジ等の固定部材39によって支持板36に固定される。また、外装ケース37の上面に、正極外部端子31A及び負極外部端子32Aの間に延伸する接続板用のガイド38a、38b及び接続板用のリブ38cが設けられる。正極外部端子31A及び負極外部端子32Aに電気的に接続される現行のバスバー等の接続板を容易に接続することができる。例えば、ガイド38aとリブ38cの間に正極外部端子31Aに電気的に接続する正極用接続板が配置され、ガイド38bとリブ38cの間に負極外部端子32Aに電気的に接続する正極用接続板が配置される。正極用接続板と負極用接続板は、図10に示したガイド38a、38b及びリブ38cにより互いに平行に対面して設けられる。そのため、正極用接続板と負極用接続板との間の相互インダクタンスを低減することができる。

0034

上述のように、第1実施形態に係る半導体装置に用いる半導体モジュール2では、第1半導体ユニット1a及び第2半導体ユニット1bの第3接続端子7a及び第2端子7bの間の相互インダクタンスを低減することができる。また、半導体モジュール2の正極連結部31及び負極連結部32の間の相互インダクタンスも低減できる。更に、正極外部端子31A及び負極外部端子32Aに電気的に接続される接続板の間の相互インダクタンスも低減できる。したがって、第1実施形態に係る半導体装置では、正極外部端子31Aに接続される接続板から負極外部端子32A接続される接続板に至る各電流経路で、それぞれの寄生インダクタンスを低減することができる。その結果、第1実施形態に係る半導体装置の全体の寄生インダクタンスを低減することができ、半導体モジュール2のスイッチング動作時に印加されるサージ電圧を抑制することが可能となる。

0035

(第2実施形態)
<半導体ユニット>
本発明の第2実施形態に係る半導体ユニット1Aは、図11に示すように、端子ピン(7a1,7a2,7a3,7b,7c,7d)、樹脂9、絶縁回路基板10及び配線基板20を備える。樹脂9の上面には、凹部17a1、凹部17a2、凹部17a3、17b、17c、17dが設けられる。凹部17a1、17a2、17a3には、それぞれ第1端子7a1、第1端子7a2及び第3端子7a3が配置される。第1端子7a1及び第1端子7a2は、樹脂9の長手方向の一方の端部(図1において右側の端部)において、第2端子7bを挟むように設けられる。第3端子7a3は、樹脂9の長手方向の他方の端部(図1において左側の端部)において、制御電極端子7c及び補助電極端子7dの間に挟まれるように設けられる。第2実施形態に係る半導体ユニット1Aは、第2端子7bが第1端子7a1、7a2に挟まれ、第3端子7a3が制御電極端子7c及び補助電極端子7dの間に挟まれるように設けられる点が第1実施形態と異なる。他の構成は、第1実施形態に係る半導体ユニット1と同様であるので、重複した説明を省略する。

0036

図12に示すように、絶縁回路基板10の導体層12aに複数の半導体チップ(3a〜3j、4a〜4h)が配置される。半導体チップ(3a〜3j、4a〜4h)は、図2のスイッチング素子Trを構成するトランジスタチップ3a〜3eの配列及びトランジスタチップ3f〜3jの配列、及び図2の整流素子Diを構成するダイオードチップ4a〜4hからなる。図12に示すように、トランジスタチップ3a、3b、3c、3d、3eは、絶縁回路基板10の上側の端部で長手方向、即ち半導体ユニット1Aの長手方向に沿って配列される。トランジスタチップ3f、3g、3h、3i、3jは、絶縁回路基板10の下側の端部で長手方向、即ち半導体ユニット1Aの長手方向に沿ってトランジスタチップ3a〜3eと平行に配列される。ダイオードチップ4a〜4hは、絶縁回路基板10の中央部でトランジスタチップ3a〜3eの列とトランジスタチップ3f〜3jの列との間に配列される。ダイオードチップ4a〜4dがトランジスタチップ3a〜3e側に、ダイオードチップ4e〜4hがトランジスタチップ3f〜3j側に配置される。

0037

絶縁回路基板10の導体層12aは、図12の絶縁回路基板10の右側の端部において、トランジスタチップ3a〜3jの列の延伸方向に沿って一方の辺の両隅部を突出させ、導体層12bを挟むようにU字状に設けられる。U字状の導体層12aの対向する面に、第1端子7a1、7a2が第2端子7bを挟むように設けられる。導体層12bでは、第2端子7bを挟んで、第1端子7a1側に導電ポスト(第2導電ポスト)6b1が、第1端子7a2側に導電ポスト(第2導電ポスト)6b2が設けられる。したがって、図12に示すように、導体層12bの短手方向の両端領域は、トランジスタチップ3a〜3eの列、及びトランジスタチップ3f〜3jの列のそれぞれの延長線上にある。また、導体層12aは、図12の絶縁回路基板10の左側の端部において、導体層12c及び導体層12dの間に短辺の中央部が突出するように設けられる。第3端子7a3は、制御電極端子7c及び補助電極端子7dに挟まれるように、導体層12aの突出部に設けられる。

0038

図12において、点線が第1端子7a1、7a2からトランジスタチップ3a〜3eの配列及びトランジスタチップ3f〜3jの配列へと流れていく主回路電流の往路を示し、2点鎖線がトランジスタチップ3a〜3eの配列及びトランジスタチップ3f〜3jの配列から第2端子7bへと流れる主回路電流の復路を示す。半導体ユニット1Aでは、第1端子7a1、7a2を正極、第2端子7bを負極として直流電圧が印加される。図12に示すように、制御電極端子7cから絶縁回路基板10の導体層12c、抵抗素子8、導電ポスト6c、配線基板20のゲート配線及び制御電極ポスト5bを介して、トランジスタチップ3a〜3eの配列及びトランジスタチップ3f〜3jの配列それぞれのゲート電極にゲート電圧が印加される。ゲート電圧の印加によってトランジスタチップ3a〜3eの配列及びトランジスタチップ3f〜3jの配列それぞれが通電状態になる。一方の主回路電流は、第1端子7a1から往路の絶縁回路基板10の導体層12aを通り、トランジスタチップ3a〜3eそれぞれのドレイン電極からソース電極へと流れる。また、他方の主回路電流は、第1端子7a2から往路の絶縁回路基板10の導体層12aを通り、トランジスタチップ3f〜3jそれぞれのドレイン電極からソース電極へと流れる。続いて、一方の主回路電流は、トランジスタチップ3a〜3eそれぞれのソース電極から、導電ポスト(第1導電ポスト)5aを介して復路の配線基板20の配線層22bに流れ、導電ポスト6b1、導体層12bを通り第2端子7bへと流れる。また、他方の主回路電流は、トランジスタチップ3f〜3jそれぞれのソース電極から、導電ポスト5aを介して復路の配線基板20の配線層22bに流れ、導電ポスト6b2、導体層12bを通り第2端子7bへと流れる。なお、図12には代表例として、第1端子7a1、7a2から最末端のトランジスタチップ3e、3jを流れる電流経路が示されている。また、半導体ユニット1Aの還流動作時には、第2端子7bから第1端子7a1、7a2へと還流電流が流れる。

0039

第2実施形態に係る半導体ユニット1Aでは、第1端子7a1、7a2は、樹脂9の長手方向の一方の端部(図1において右側の端部)において、樹脂9の短手方向で第2端子7bを挟むように両隅に配置される。また、トランジスタチップ3a〜3eは、第1端子7a1が配置された側の絶縁回路基板10の一端部(図12において上側の端部)において、長手方向に沿って配列される。トランジスタチップ3f〜3jは、第1端子7a2が配置された側の絶縁回路基板10の他端部(図12において下側の端部)において、長手方向に沿って配列される。したがって、第1端子7a1、7a2と第2端子7bとを近接して配置することができる。半導体ユニット1Aの主回路電流は、第1端子7a1、7a2から絶縁回路基板10の導体層12aを経由する電流経路の往路を通って、トランジスタチップ3a〜3eの配列及びトランジスタチップ3f〜3jの配列それぞれのドレイン電極に流れる。続いて、主回路電流は、トランジスタチップ3a〜3eの配列及びトランジスタチップ3f〜3jの配列それぞれのソース電極を通り、配線基板20の配線層22bを経由する電流通路の復路を通って、導電ポスト6b1、6b2を経由して第2端子7bに流れる。第2実施形態では、主回路電流の往路においては第1端子7a1、7a2からそれぞれ、トランジスタチップ3a〜3eの配列及びトランジスタチップ3f〜3jの配列に直線性よく電流を流すことができる。また、主回路電流の復路においてはトランジスタチップ3a〜3eの配列及びトランジスタチップ3f〜3jの配列からそれぞれ、導電ポスト6b1、6b2に直線性よく電流を流すことができる。このように、主回路電流が流れる電流経路の往路と復路とが近接して平行配置され、互いの電流の向きが略逆方向となる。また、主回路電流の往路及び復路の平行度が、第1実施形態に比べてより高まる。その結果、相互インダクタンスの効果により、半導体ユニット1Aの第1端子7a1、7a2と第2端子7bとの間の相互インダクタンスをより低減することができる。

0040

<半導体モジュール>
第2実施形態に係る半導体モジュール2Aは、図13に示すように、第2実施形態に係る第1半導体ユニット1Aa及び第2半導体ユニット1Abを備える2素子入り半導体モジュールである。例えば、半導体モジュール2Aは、第1半導体ユニット1Aaを上アーム、第2半導体ユニット1Abを下アームとする半波整流回路として使用可能である。半導体モジュール2Aにおいて、第2半導体ユニット1Abは第1半導体ユニット1Aaを180度回転させて、互いの樹脂9の短辺を対向配置した構成である。第1半導体ユニット1Aaの第1端子7a1が第2半導体ユニット1Abの第1端子7a2と対向し、第1半導体ユニット1Aaの第1端子7a1が第2半導体ユニット1Abの第1端子7a2と対向する。また、第1半導体ユニット1Aaの第2端子7bが第2半導体ユニット1Abの第2端子7bと対向するように配置される。第2実施形態に係る半導体モジュール2Aは、第1半導体ユニット1Aa及び第2半導体ユニット1Abを用いる点が第1実施形態の半導体モジュール2と異なる。他の構成は、第1実施形態に係る半導体モジュール2と同様であるので、重複した説明を省略する。

0041

図14に示すように、第1半導体ユニット1Aaの第1端子7a1(図示省略)及び第1端子7a2に、端部に正極外部端子31Aが設けられた平板状の正極連結部31が電気的に接続される。第2半導体ユニット1Abの第2端子7bに、端部に負極外部端子32Aが設けられた平板状の負極連結部32が電気的に接続される。第1半導体ユニット1Aaの第2端子7bと第2半導体ユニット1Abの第1端子7a1、7a2が中間連結部33bを介して電気的に接続される。第2半導体ユニット1Abの第3端子7a3に、端部に出力外部端子33Aが設けられた出力端子が電気的に接続される。正極連結部31は、第1半導体ユニット1Aaの上面に平行に、第1半導体ユニット1Aaの第1端子7a1、7a2が設けられた一方の短辺とは反対側の第3端子7a3が設けられた他方の短辺に向かって延在する。負極連結部32は、正極連結部31に平行に近接して配置され、第1半導体ユニット1Aaの他方の短辺に向かって延在する。第1半導体ユニット1Aaの他方の短辺の近傍において、第1半導体ユニット1Aaの上方又は近辺に正極外部端子31A及び負極外部端子32Aが近接して配置される。第2半導体ユニット1Abの他方の短辺の近傍において、図12に示した導体層12aに直立して接続された出力端子が設けられ、第2半導体ユニット1Abの上方又は近辺に出力端子に接続された出力外部端子33Aが配置される。このように、正極連結部31、負極連結部32及び出力連結部33を短縮することができる。なお、第2半導体ユニット1Abの中央部にゲート外部端子及び補助外部端子を設置するため、出力外部端子33Aに接続する出力連結部33が設置されない補助領域60が設けられる。このため、出力連結部33の配線の簡素化が可能となる。

0042

上述のように、第2実施形態に係る半導体モジュール2Aに用いられる第1半導体ユニット1Aa及び第2半導体ユニット1Abでは、第1端子7a1、7a2と第2端子7bとの間の相互インダクタンスをより低減することができる。また、第2実施形態に係る半導体モジュール2Aの正極連結部31及び負極連結部32の間の相互インダクタンスも低減できる。したがって、第2実施形態に係る半導体モジュール2Aでは、正極外部端子31Aから負極外部端子32Aに至る各電流経路で、それぞれの寄生インダクタンスを低減することができる。その結果、半導体モジュール2Aの全体の寄生インダクタンスを低減することができ、半導体モジュール2Aのスイッチング動作時に印加されるサージ電圧を抑制することが可能となる。また、正極連結部31、負極連結部32及び出力連結部33を短縮することができるので、半導体モジュール2Aの小型化が可能となる。また、第2実施形態にかかる半導体モジュール2Aでは、従来の2素子入り半導体モジュールと同様に、正極外部端子31A、負極外部端子32A及び出力外部端子33Aはこの順に、半導体モジュール2Aの長辺方向に沿って配列される。そのため、第2実施形態にかかる半導体モジュール2Aを従来の2素子入り半導体モジュールと容易に置換することができる。

0043

<半導体装置>
第2実施形態に係る半導体装置は、図15に示すように、第2実施形態に係る半導体モジュール2Aを複数個、例えば2個備える。第2実施形態に係る半導体装置では、半導体モジュール2Aを、互いの長辺が対面するように並列に配置して大電流化することができる。第2実施形態に係る半導体装置は、半導体モジュール2Aを用いる点が第1実施形態の半導体装置と異なる。他の構成は、第1実施形態に係る半導体装置と同様であるので、重複した説明を省略する。

0044

図10に示した第1実施形態に係る半導体装置と同様に、第2実施形態に係る半導体装置は外装ケース37に内蔵される。それぞれの半導体モジュール2Aの正極外部端子31A、負極外部端子32A、出力外部端子33A、制御外部端子34及び補助外部端子35が外装ケース37の上面に露出する。上述のように、第2実施形態に係る半導体装置に用いる半導体モジュール2Aでは、第1半導体ユニット1Aa及び第2半導体ユニット1Abの第1端子7a1、7a2と第2端子7bとの間の相互インダクタンスをより低減することができる。また、半導体モジュール2Aの正極連結部31及び負極連結部32の間の相互インダクタンスも低減できる。更に、正極外部端子31A及び負極外部端子32Aに電気的に接続される接続板の間の相互インダクタンスも低減できる。したがって、第2実施形態に係る半導体装置では、正極外部端子31Aに接続される接続板から負極外部端子32A接続される接続板に至る各電流経路で、それぞれの寄生インダクタンスを低減することができる。その結果、第2実施形態に係る半導体装置の全体の寄生インダクタンスを低減することができ、半導体モジュール2Aのスイッチング動作時に印加されるサージ電圧を抑制することが可能となる。更に、第2実施形態に係る半導体装置では、第2半導体ユニット1Abの中央部には、出力外部端子33Aに接続する出力連結部33が設置されない補助領域60が設けられる。このため、出力連結部33の配線の簡素化が可能となる。

0045

(半導体装置のインダクタンス)
本発明の第1及び第2実施形態に係る半導体装置について、寄生インダクタンスを評価した。実施例1として、図8に示した第1実施形態に係る半導体装置を用いた。実施例2として、図15に示した第2実施形態に係る半導体装置を用いた。また、比較例として、図16及び図17に示す従来構造の半導体装置を用いた。

0046

図16は、従来の半導体ユニット1Zの各電極端子の構成を示す平面図である。図16に示すように、矩形状の樹脂9の上面に、第1端子7a、第2端子7b、制御電極端子7c及び補助電極端子7dが配置される。第1端子7aは、樹脂9の長手方向の中央部において、第2端子7bと、制御電極端子7c及び補助電極端子7dに挟まれて設けられる。第2端子7bは、樹脂9の長手方向の一端に設けられ、制御電極端子7c及び補助電極端子7dは、樹脂9の長手方向の他端に設けられる。制御電極端子7cと補助電極端子7dとは、樹脂9の短手方向で互いに対向するように配置される。

0047

図17に示すように、従来の半導体装置は、半導体ユニット1Za、1Zbからなる2素子入り半導体モジュール2Zを2個備える。半導体モジュール2Zでは、半導体ユニット1Zbは半導体ユニット1Zaを180度回転させて、第2端子7bが配置された一端部を互いに対向するように配置している。従来の半導体装置では、半導体モジュール2Zを、互いの長辺が対面するように並列に配置している。半導体ユニット1Zaの第1端子7aに、端部に正極外部端子31Aが設けられた正極連結部31Zが電気的に接続される。半導体ユニット1Zbの第2端子7bに、端部に負極外部端子32Aが設けられた負極連結部32Zが電気的に接続される。半導体ユニット1Zaの第2端子7bと半導体ユニット1Zbの第1端子7aに、端部に出力外部端子33Aが設けられた出力連結部33Zが電気的に接続される。正極連結部31Z、負極連結部32Z及び出力連結部33Zは、平板状ではなく、段差部や折れ曲がり部等を有する複雑な形状となっている。

0048

図18に、実施例1、実施例2及び比較例について、インピーダンス測定器によりインピーダンス測定した結果を示す。図18の「インダクタンス比率」は、周波数100Hzで測定した比較例のインダクタンス値を100として換算した比率である。図18グラフに示すように、比較例に比べてインダクタンス値は、実施例1で30%以上減少し、実施例2では40%以上減少している。このように、実施例1及び実施例2では、スイッチング素子に流れる主回路電流の経路において、往路と復路とを近接して平行配置し、且つ往路と復路とで電流を逆向きにしている。その結果、相互インダクタンスが低減し、半導体装置の寄生インダクタンスを低減することができる。また、図12に示したように、第2実施形態に係る半導体装置では、第2端子7bを挟んで配置された第1端子7a1、7a2が分離して第1半導体ユニット1aの両側の長辺近傍に設けられている。そのため、第1端子7a1、7a2のそれぞれとスイッチング素子との間の電流経路の往路と復路とをより平行に近接して配置することができる。その結果、第1実施形態に係る半導体装置に対応する実施例1よりも、第2実施形態に係る半導体装置に対応する実施例2のほうがインダクタンスをより低減することができる。

0049

(その他の実施形態)
上記のように、本発明は第1及び第2実施形態によって記載したが、この開示の一部をなす論述及び図面は本発明を限定するものであると理解すべきではない。第1及び第2実施形態では、ダイオードチップ4a〜4hを挟んでトランジスタチップ3a〜3eの配列及びトランジスタチップ3f〜3jの配列を短手方向の両端部に配列している。しかし、トランジスタチップを挟んで、ダイオードチップを両端に配置してもよい。例えば、図19に示すように、絶縁回路基板10の導体層12aの上に、短手方向の中央部にトランジスタチップ3a〜3eとトランジスタチップ3f〜3jをそれぞれ長手方向に配列する。ダイオードチップ4a〜4dは、トランジスタチップ3a〜3eと短手方向の一方の端部との間に配列する。ダイオードチップ4e〜4hは、トランジスタチップ3f〜3jと短手方向の他方の端部との間に配列する。第1端子7a4は、導体層12aの一方の端部でトランジスタチップ3a、3fに面するように、短手方法の中央部に配置する。導体層12aの他方の端部でトランジスタチップ3e、3jに面するように第3端子7a3を配置する。また、長手方向の一方の端部において、導体層12aを挟んで短手方向の両端部に導体層12b1、12b2を配置する。導体層12b1に第2端子7b1及び導電ポスト6bを配置し、導体層12b2に第2端子7b2及び導電ポスト6bを配置する。このように、トランジスタチップ3a〜3eの配列及びトランジスタチップ3f〜3jの配列を挟んで、ダイオードチップ4a〜4hを両端に配置しても、電流経路の往路と復路とを平行に近接して配置することができ、インダクタンスの低減が可能となる。

0050

このように、上記の実施形態の開示の趣旨を理解すれば、当業者には様々な代替実施形態、実施例及び運用技術が本発明に含まれ得ることが明らかとなろう。又、上記の実施形態及び各変形例において説明される各構成を任意に応用した構成等、本発明はここでは記載していない様々な実施形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の例示的説明から妥当な、特許請求の範囲に係る発明特定事項によってのみ定められるものである。

0051

1、1A半導体ユニット
1a、1Aa 第1半導体ユニット
1b、1Ab 第2半導体ユニット
2、2A、2Z半導体モジュール
3a、3b、3c、3d、3e、3f、3g、3h、3i、3j半導体チップ(トランジスタチップ)
4a、4b、4c、4d、4e、4f、4g、4h 半導体チップ(ダイオードチップ)
5a導電ポスト(第1導電ポスト)
5b 導電ポスト(制御電極ポスト)
5c 導電ポスト(陽極ポスト)
6b、6c 導電ポスト
6b1、6b2 導電ポスト(第2導電ポスト)
(7a,7b,7c,7d)電極端子
7a、7a1、7a2 第1端子(ドレイン電極ピン)
7a3 第3端子
7b 第2端子(ソース電極ピン)
7c制御電極端子(制御電極ピン)
7d補助電極端子(補助電極ピン)
8抵抗素子
9樹脂(封止樹脂)
10絶縁回路基板
11絶縁板
12a、12b、12c、12d、13導体層
17a、17a1、17a2、17a3、17b、17c、17d 凹部
20配線基板
21樹脂板
22a、22b配線層
31 正極連結部
31A 正極外部端子
32 負極連結部
32A 負極外部端子
33、33a 出力連結部
33b中間連結部
33A 出力外部端子
34 制御外部端子
35補助外部端子
36 支持板
37外装ケース
38a、38bガイド
38c リブ

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