図面 (/)

技術 メモリシステム

出願人 東芝メモリ株式会社
発明者 坂井昭彦白川政信高田万里江
出願日 2018年9月14日 (2年2ヶ月経過) 出願番号 2018-173031
公開日 2020年3月26日 (7ヶ月経過) 公開番号 2020-047323
状態 未査定
技術分野
  • -
主要キーワード 非リード ステート中 ユニットセット 誤りの検出および訂正 トンネル絶縁体 SDTMカード リード電圧 プログラムループ
関連する未来課題
重要な関連分野

この項目の情報は公開日時点(2020年3月26日)のものです。
また、この項目は機械的に抽出しているため、正しく解析できていない場合があります

図面 (20)

課題

高性能メモリシステムを提供するものである。

解決手段

メモリシステムは、第1および第2ストリングを含む記憶装置コントローラとを含む。第1ストリングは、直列接続された第1および第2セルトランジスタと、第1トランジスタと、を含む。第2ストリングは、第3セルトランジスタと第2トランジスタとを含む。第2トランジスタのゲートは第1トランジスタのゲートから独立している。コントローラは、第1セルトランジスタを第1目的閾値電圧より低い閾値電圧にする第1書き込みを行い、第1書き込みの後に第2セルトランジスタを第2目的閾値電圧より高い閾値電圧にする第2書き込みを行い、第2書き込みの後に第1セルトランジスタを第1目的閾値電圧より高い閾値電圧にする第3書き込みを行い、第3書き込みの後に第3セルトランジスタに第4書き込みを行うように構成されている。

概要

背景

半導体メモリと半導体メモリを制御するコントローラを含んだメモリシステムが知られている。

概要

高性能なメモリシステムを提供するものである。 メモリシステムは、第1および第2ストリングを含む記憶装置とコントローラとを含む。第1ストリングは、直列接続された第1および第2セルトランジスタと、第1トランジスタと、を含む。第2ストリングは、第3セルトランジスタと第2トランジスタとを含む。第2トランジスタのゲートは第1トランジスタのゲートから独立している。コントローラは、第1セルトランジスタを第1目的閾値電圧より低い閾値電圧にする第1書き込みを行い、第1書き込みの後に第2セルトランジスタを第2目的閾値電圧より高い閾値電圧にする第2書き込みを行い、第2書き込みの後に第1セルトランジスタを第1目的閾値電圧より高い閾値電圧にする第3書き込みを行い、第3書き込みの後に第3セルトランジスタに第4書き込みを行うように構成されている。

目的

2ステップ書き込みの目的の1つは、書き込み完了したセルユニットCUのメモリセルトランジスタMTの閾値電圧が、続く隣のセルユニットCUへの書き込みによって目的のステートとは別のステートに意図せずに移ることを抑制することである

効果

実績

技術文献被引用数
0件
牽制数
0件

この技術が所属する分野

(分野番号表示ON)※整理標準化データをもとに当社作成

該当するデータがありません

ライセンス契約や譲渡などの可能性がある特許掲載中! 開放特許随時追加・更新中 詳しくはこちら

請求項1

直列接続された第1セルトランジスタおよび第2セルトランジスタと、第1トランジスタと、を含む第1ストリングと、第3セルトランジスタと第2トランジスタとを含む第2ストリングであって、前記第2トランジスタのゲートは前記第1トランジスタのゲートから独立している、第2ストリングと、を備える記憶装置と、前記第1セルトランジスタを第1目的閾値電圧より低い閾値電圧にする第1書き込みを行い、前記第1書き込みの後に前記第2セルトランジスタを第2目的閾値電圧より高い閾値電圧にする第2書き込みを行い、前記第2書き込みの後に前記第1セルトランジスタを前記第1目的閾値電圧より高い閾値電圧にする第3書き込みを行い、前記第3書き込みの後に前記第3セルトランジスタに第4書き込みを行う、ように構成されたコントローラと、を備えるメモリシステム

請求項2

前記記憶装置は、前記第3セルトランジスタと前記第1トランジスタの間の第4セルトランジスタをさらに含み、前記コントローラは、前記第4書き込みの後に前記第4セルトランジスタに第5書き込みを行うようにさらに構成されている、請求項1のメモリシステム。

請求項3

前記第1ストリングは、前記第2セルトランジスタに前記第1セルトランジスタの反対側で接続された第4セルトランジスタと、前記第4セルトランジスタに前記第2セルトランジスタの反対側で接続された第5セルトランジスタと、をさらに含み、前記コントローラは、前記第4書き込みの後に、前記第4セルトランジスタに書き込みを行うことなく前記第5セルトランジスタに書き込みを行う、請求項1のメモリシステム。

請求項4

前記第2ストリングは、前記第3セルトランジスタと直列接続された第4セルトランジスタをさらに含み、前記第3セルトランジスタのゲートは前記第2セルトランジスタのゲートと接続されており、前記第4書き込みは、前記第3セルトランジスタを第3目的閾値電圧より低い閾値電圧にし、前記コントローラは、前記第4書き込みの後に前記第4セルトランジスタを第4目的閾値電圧より低い閾値電圧にする第5書き込みを行い、前記第5書き込みの後に前記第3セルトランジスタを前記第3目的閾値電圧より高い閾値電圧にする第6書き込みを行う、ようにさらに構成されている、請求項1のメモリシステム。

請求項5

各々が直列接続された第1セルトランジスタおよび第2セルトランジスタを含む第1ストリング乃至第s(sは2以上の自然数)ストリングを含む記憶装置であって、前記第1ストリング乃至第sストリングの第1セルトランジスタは互いに接続されており、前記第1ストリング乃至第sストリングの第2セルトランジスタは互いに接続されており、前記第1ストリングは第3セルトランジスタをさらに含む、記憶装置と、前記第1ストリング乃至第sストリングの1つずつに第1乃至第sストリングの全てに対して、前記第1セルトランジスタを第1目的閾値電圧より低い閾値電圧にする第1書き込みを行うことと、前記第1書き込みの後に前記第2セルトランジスタを第2目的閾値電圧より高い閾値電圧にする第2書き込みを行うことと、前記第2書き込みの後に前記第1セルトランジスタを前記第1目的閾値電圧より高い閾値電圧にする第3書き込みを行うことと、を含む第1単位書き込みを行い、前記第1ストリング乃至第sストリングの全てに対して前記第1単位書き込みを行った後に、前記第3セルトランジスタに第4書き込みを行う、ように構成されたコントローラと、を備えるメモリシステム。

請求項6

前記第1ストリングは、前記第2セルトランジスタに前記第3セルトランジスタと反対側で接続された第4セルトランジスタをさらに含み、前記コントローラは、前記第1ストリング乃至第sストリングの全てに対して前記第1単位書き込みを行った後に前記第4セルトランジスタに書き込みを行うことなく、前記第4書き込みを行う、請求項5のメモリシステム。

請求項7

前記第1目的閾値電圧は、2m個(mは2以上の自然数)の閾値電圧のうちの1つであり、前記第2目的閾値電圧は、2p個(pはm未満の自然数)の閾値電圧の1つである、請求項1または請求項5のメモリシステム。

請求項8

前記mは4である、請求項7のメモリシステム。

技術分野

0001

実施形態は、概してメモリシステムに関する。

背景技術

0002

半導体メモリと半導体メモリを制御するコントローラを含んだメモリシステムが知られている。

先行技術

0003

米国特許第6297201号明細書

発明が解決しようとする課題

0004

高性能なメモリシステムを提供しようとするものである。

課題を解決するための手段

0005

一実施形態によるメモリシステムは、記憶装置とコントローラとを含む。記憶装置は、第1ストリングおよび第2ストリングを含む。上記第1ストリングは、直列接続された第1セルトランジスタおよび第2セルトランジスタと、第1トランジスタと、を含む。上記第2ストリングは、第3セルトランジスタと第2トランジスタとを含む。上記第2トランジスタのゲートは上記第1トランジスタのゲートから独立している。コントローラは、上記第1セルトランジスタを第1目的閾値電圧より低い閾値電圧にする第1書き込みを行い、上記第1書き込みの後に上記第2セルトランジスタを第2目的閾値電圧より高い閾値電圧にする第2書き込みを行い、上記第2書き込みの後に上記第1セルトランジスタを上記第1目的閾値電圧より高い閾値電圧にする第3書き込みを行い、上記第3書き込みの後に上記第3セルトランジスタに第4書き込みを行うように構成されている。

図面の簡単な説明

0006

第1実施形態のメモリシステム中の要素および接続、ならびに関連する要素を示すブロック図である。
第1実施形態のメモリセルアレイ中のいくつかの要素および接続の例を示す図である。
第1実施形態のブロックの要素および接続、ならびに関連する要素を示す図である。
第1実施形態のメモリセルトランジスタ当たり4ビットのデータを保持するメモリセルトランジスタの閾値電圧の分布を示す図である。
第1実施形態でのプログラムの間のいくつかの配線印加される電圧を時間に沿って示す図である。
第1実施形態の第1書き込みによるメモリセルトランジスタの閾値電圧分布の変化を示す図である。
第1実施形態の第2書き込みによるメモリセルトランジスタの閾値電圧分布の変化を示す図である。
1ステップ書き込みによるセルユニットの状態の遷移を示す図である。
第1実施形態の2ステップ書き込みによるセルユニットの状態の遷移を示す図である。
第1実施形態でのデータ書き込みの順序を示す図である。
第1実施形態の書き込みの間にメモリコントローラに保持されている書き込みデータを示す図である。
参考用の例でのデータ書き込みの順序を示す図である。
参考用の例での書き込みの間にメモリコントローラに保持されている書き込みデータを示す図である。
第2実施形態の1ステップ書き込みによるメモリセルトランジスタの閾値電圧の分布の変化を示す図である。
第2実施形態のストリングユニットセットを示す図である。
第2実施形態でのデータ書き込みの方法を示す図である。
第2実施形態でのデータ書き込みの方法を示す図である。
第2実施形態の第1単位書き込みの間の一状態を示す図である。
第2実施形態での書き込み中の1ストリングの一状態を示す図である。
第2実施形態で起こり得るディスターブのタイプを示す図である。
第3実施形態の1ステップ書き込みによるメモリセルトランジスタMTの閾値電圧の分布の変化を示す図である。
第3実施形態でのデータ書き込みの方法を示す図である。
第4実施形態でのデータ書き込みの方法を示す図である。
第4実施形態のメモリシステムでのディスターブを示す図である。
第4実施形態の変形例でのデータ書き込み方法を示す図である。

実施例

0007

以下に実施形態が図面を参照して記述される。以下の記述において、略同一の機能および構成を有する構成要素は同一符号を付され、繰り返しの説明は省略される場合がある。ある実施形態についての記述は全て、明示的にまたは自明的に排除されない限り、別の実施形態の記述としても当てはまる

0008

機能ブロックは、ハードウェアコンピュータソフトウェアのいずれかまたは両者を組み合わせたものとして実現することができる。このため、各機能ブロックがこれらのいずれでもあることが明確となるように、概してそれらの機能の観点から記述される。各機能ブロックが、以下の例のように区別されていることは必須ではない。例えば、一部の機能が例示の機能ブロックとは別の機能ブロックによって実行されてもよい。さらに、例示の機能ブロックがさらに細かい機能サブブロックに分割されていてもよい。

0009

また、実施形態の方法のフローにおけるいずれのステップも、例示の順序に限定されず、そうでないと示されない限り、例示の順序とは異なる順序でおよび(または)別のステップと並行して起こることが可能である。

0010

本明細書および特許請求の範囲において、ある第1要素が別の第2要素に「接続されている」とは、第1要素が直接的または常時あるいは選択的に導電性となる要素を介して第2要素に接続されていることを含む。

0011

<第1実施形態>
<1.1.構造(構成)>
図1は、第1実施形態のメモリシステム中の要素および接続、ならびに関連する要素を示す。図1に示されるように、メモリシステム5は、ホスト装置3により制御され、半導体メモリ1およびメモリコントローラ2を含む。メモリシステム5は、例えば、SSD(solid state drive)またはSDTMカード等であることが可能である。

0012

半導体メモリ1は、メモリコントローラ2により制御される。メモリコントローラ2は、ホスト装置3から命令受け取り、受け取られた命令に基づいて半導体メモリ1を制御する。

0013

<1.1.1.メモリコントローラ>
メモリコントローラ2は、ホストインターフェイス21、CPU(central processing unit)22、RAM(random access memory)23、ROM(read only memory)24、メモリインターフェイス25、ECC(error correction code)回路26を含む。ROM24に格納されていてRAM23上にロードされたファームウェア(プログラム)がCPU22によって実行されることによって、メモリコントローラ2は種々の動作、およびホストインターフェイス21ならびにメモリインターフェイス25の機能の一部を実行する。RAM23は、さらに、データを一時的に保持し、バッファメモリおよびキャッシュメモリとして機能する。

0014

ホストインターフェイス21は、バスを介してホスト装置3と接続され、メモリコントローラ2とホスト装置3との通信を司る。メモリインターフェイス25は、半導体メモリ1と接続され、メモリコントローラ2と半導体メモリ1との通信を司る。

0015

ECC回路26は、半導体メモリ1に書き込まれるデータおよび半導体メモリ1からリードされたデータに対して、誤りの検出および訂正に必要な処理を行う。具体的には、ECC回路26は、半導体メモリ1に書き込まれるデータ(実書き込みデータ)の誤り訂正のための冗長データを生成する。生成された冗長データと実書き込みデータは、書き込みデータとして半導体メモリ1に書き込まれる。また、ECC回路26は、半導体メモリ1からリードされたデータの中の誤りを検出し、誤りがある場合に誤りの訂正試みる

0016

<1.1.2.半導体メモリ>
半導体メモリ1は、メモリセルアレイ11、入出力回路12、シーケンサ13、ドライバ15、センスアンプ16、およびロウデコーダ19等の要素を含む。

0017

メモリセルアレイ11は複数のメモリブロック(ブロック)BLK(BLK0、BLK1、…)を含む。各ブロックBLKは複数のストリングユニットSU(SU0、SU1、…)の集合である。各ストリングユニットSUは複数のNANDストリング(ストリング)STR(STR0、STR1、…)(図示せず)の集合である。ストリングSTRは、複数のメモリセルトランジスタMTを含む。

0018

入出力回路12は、NANDバスを介してメモリコントローラ2と接続されている。NANDバスは、複数の制御信号および8ビットの幅の信号DQ伝送する。制御信号は、信号 ̄CE、CLEALE、 ̄WE、 ̄RE、 ̄WP、およびデータストローブ信号DQSならびに ̄DQSを含む。符号「 ̄」は、反転論理を示す。入出力回路12は、信号DQを受け取り、信号DQを送信する。入出力回路12は、メモリコントローラ2から制御信号を受け取り、制御信号に基づいて、信号DQを取り込み、また出力する。信号DQは、コマンド(CMD)、書き込みデータまたはリードデータ(DAT)、アドレス(ADD)、ステータス(STA)等を含む。

0019

シーケンサ13は、入出力回路12からコマンドCMDおよびアドレスADDを受け取り、コマンドCMDおよびアドレスADDに基づいて、ドライバ15、センスアンプ16、およびロウデコーダ19を制御する。

0020

ドライバ15は、複数の電位のうちの選択されたものをロウデコーダ19に供給する。ロウデコーダ19は、ドライバ15から種々の電位を受け取り、入出力回路12からアドレスADDを受け取り、受け取られたアドレスADDに基づいて選択された1つのブロックBLKにドライバ15からの電位を転送する。

0021

センスアンプ16は、メモリセルトランジスタMTの状態をセンスし、センスされた状態に基づいてリードデータを生成し、また、書き込みデータをメモリセルトランジスタMTに転送する。

0022

<1.1.3.メモリセルアレイ>
図2は、第1実施形態のメモリセルアレイ11中のいくつかの要素および接続の例を示し、1つのブロックBLK0の要素および接続、ならびに関連する要素を示す。複数のブロックBLK、例えば全てのブロックBLKは、みな図2に示される要素および接続を含む。

0023

1つのブロックBLKは、複数(例えば4つ)のストリングユニットSU0〜SU3を含む。

0024

p(pは自然数)本のビット線BL0〜BL(p−1)の各々は、各ブロックBLKにおいて、ストリングユニットSU0〜SU3の各々からの1つのストリングSTRと接続されている。

0025

各ストリングSTRは、1つの選択ゲートトランジスタST、複数(例えば8つ)のメモリセルトランジスタMT(MT0〜MT7)、および1つの選択ゲートトランジスタDT(DT0、DT1、DT2、またはDT3)を含む。トランジスタST、MT、およびDTは、この順で、ソース線CELSRCと1つのビット線BLとの間に直列に接続されている。メモリセルトランジスタMTは、制御ゲート電極ワード線WL)、および周囲から絶縁された電荷蓄積層を含み、電荷蓄積層中の電荷の量に基づいてデータを不揮発に保持することができる。

0026

相違する複数のビット線BLとそれぞれ接続された複数のストリングSTRは1つのストリングユニットSUを構成する。各ストリングユニットSUにおいて、メモリセルトランジスタMT0〜MT7の制御ゲート電極は、ワード線WL0〜WL7とそれぞれ接続されている。さらに、各ブロックBLKにおいて、相違するストリングユニットSU中の同じID(アドレス)のワード線WLも相互に接続されている。1つのストリングユニットSU中でワード線WLを共有するメモリセルトランジスタMTの組は、セルユニットCUと称される。

0027

トランジスタDT0〜DT3(図2において、DT2、DT3は図示せず)はストリングユニットSU0〜SU3にそれぞれ属する。α=0〜3の各々のケースについて、ストリングユニットSUαの複数のストリングSTRの各々のトランジスタDTαのゲートは選択ゲート線GDLαに接続されている。トランジスタSTのゲートは、選択ゲート線SGSLに接続されている。

0028

各ブロックBLKは、図3に示される構造を有することができる。図3は、第1実施形態のメモリセルアレイの一部の構造を概略的に示す。図3に示されるように、ストリングユニットSUは基板sub上に設けられている。基板subは、xy面に沿って広がり、表面の領域においてp型のウェルpwを含む。各ストリングユニットSUは、x軸に沿って並ぶ複数のストリングSTRを含む。各ストリングSTRは、半導体の柱(ピラーPLを含む。柱PLは、z軸に沿って延び、下端においてウェルpwと接し、トランジスタMT、DT、およびSTのチャネルが形成されるチャネル領域およびボディとして機能する。柱PLの上端は、導電性のプラグCPを介して導電体CTと接続されている。導電体CTはy軸に沿って延び、1つのビット線BLとして機能し、x軸上で別の座標に位置する導電体CTと間隔を有する。柱PLの側面はトンネル絶縁体(層)ITにより覆われている。トンネル絶縁体ITは、ウェルpw上にも位置する。トンネル絶縁体ITの側面は、電荷蓄積層CAにより覆われている。電荷蓄積層CAは、絶縁性または導電性であり、側面をブロック絶縁体(層)IBにより覆われている。

0029

各ストリングユニットSUにおいて、ウェルpwの上方に、1つの導電体CS、複数(例えば8つ)の導電体CW、および複数(例えば3つ)の導電体CDが設けられている。複数の導電体CSが設けられていてもよい。導電体CS、CW、およびCDは、この順で間隔を有してz軸に沿って並び、x軸に沿って延び、ブロック絶縁体IBと接している。導電体CSは、また、ウェルpwの表面とともにトンネル絶縁体ITを挟む。導電体CS、CW、およびCDは、それぞれ、選択ゲート線SGSL、ワード線WL0〜WL7、および選択ゲート線SGDLとして機能する。各ストリングユニットSUにおいて、導電体CS、CW、およびCDは、このストリングユニットSU中の全ての柱PLの側面上のブロック絶縁体IBと内部において接している。

0030

柱PL、トンネル絶縁体IT、電荷蓄積層CA、およびブロック絶縁体IBのうちの導電体CS、CW、およびCDと交わる部分は、それぞれ選択ゲートトランジスタST、メモリセルトランジスタMT、および選択ゲートトランジスタDTとして機能する。柱PLを共有しかつz軸に沿って並ぶトランジスタST、MT、およびDTは、1つのストリングSTRを構成する。

0031

ウェルpwの表面内の領域には、p+型不純物拡散層Dpが設けられている。拡散層Dpは、導電性のプラグCPWを介して、導電体CCWと接続されている。プラグCPWは、xz面に沿って広がる。

0032

ウェルpwの表面の領域内には、n+型不純物の拡散層Dnがさらに設けられている。拡散層Dnは、導電性のプラグCPSを介して、導電体CCSと接続されている。導電体CCWは、ソース線CELSRCとして機能する。

0033

基板sub上で、導電体CS、CW、CD、CCS、およびCCW、ならびにプラグCPSおよびCPWが設けられていない領域は、絶縁体IIL1を設けられている。

0034

<1.1.4.セルトランジスタ>
図4を参照して、メモリセルトランジスタMTについて記述される。半導体メモリ1は、1つのメモリセルトランジスタMTにおいて2ビット以上のデータを保持することができる。図4は、第1実施形態のメモリシステムでのデータ書き込みの結果、1つのメモリセルトランジスタMT当たり4ビットのデータを保持するメモリセルトランジスタMTの閾値電圧の分布を示す。各メモリセルトランジスタMTの閾値電圧は、保持されるデータに応じた値を有する。メモリセルトランジスタMT当たり4ビットの記憶の場合、各メモリセルトランジスタMTは、16個の閾値電圧のうちのいずれかを有し得る。16個の閾値電圧は、“1111”データ、“1110”データ、“1010”データ、“1000”データ、“1001”データ、“0001”データ、“0000”データ、“0010”データ、“0110”データ、“0100”データ、“1100”データ、“1101”データ、“0101”データ、“0111”データ、“0011”データ、および“1011”データをそれぞれ保持している状態である。“1111”データ、“1110”データ、“1010”データ、“1000”データ、“1001”データ、“0001”データ、“0000”データ、“0010”データ、“0110”データ、“0100”データ、“1100”データ、“1101”データ、“0101”データ、“0111”データ、“0011”データ、および“1011”データをそれぞれ保持している状態のメモリセルトランジスタMTは、それぞれ、Er、A、B、C、D、E、F、G、H、I、J、K、L、M、N、およびOステートにあると称される。Erステート、Aステート、Bステート、Cステート、Dステート、Eステート、Fステート、Gステート、Hステート、Iステート、Jステート、Kステート、Lステート、Mステート、Nステート、およびOステートにあるメモリセルトランジスタMTは、この順でより高い閾値電圧を有する。

0035

ある同じ4ビットデータを保持する複数のメモリセルトランジスタMTであっても、メモリセルトランジスタMTの特性のばらつき等に起因して、互いに相違する閾値電圧を有し得る。なお、図4および以降の図では、閾値電圧の分布が連続的な曲線で示されているが、実際には、メモリセルトランジスタMTの数は、離散的である。

0036

リード対象のメモリセルトランジスタMTによって保持されているデータの判別のために、当該メモリセルトランジスタMTのステートが判断される。ステートの判断のために、リード電圧VA、VB、VC、VD、VE、VF、VG、VH、VI、VJ、VK、VL、VM、VN、およびVOが用いられる。以下、リード電圧VA、VB、VC、VD、VE、VF、VG、VH、VI、VJ、VK、VL、VM、VN、およびVOを含め、メモリセルトランジスタMTのステートの判断のためにリード対象のメモリセルトランジスタMTに印加される或る大きさの電圧は、リード電圧VCGRと称される場合がある。

0037

リード電圧VAは、Erステート中のメモリセルトランジスタMTの最も高い閾値電圧より高く、書き込まれた直後のAステート中のメモリセルトランジスタMTの最も低い閾値電圧より低い。

0038

リード電圧VBは、書き込まれた直後のAステート中のメモリセルトランジスタMTの最も高い閾値電圧より高く、書き込まれた直後のBステート中のメモリセルトランジスタMTの最も低い閾値電圧より低い。

0039

リード電圧VCは、書き込まれた直後のBステート中のメモリセルトランジスタMTの最も高い閾値電圧より高く、書き込まれた直後のCステート中のメモリセルトランジスタMTの最も低い閾値電圧より低い。

0040

リード電圧VDは、書き込まれた直後のCステート中のメモリセルトランジスタMTの最も高い閾値電圧より高く、書き込まれた直後のDステート中のメモリセルトランジスタMTの最も低い閾値電圧より低い。

0041

リード電圧VEは、書き込まれた直後のDステート中のメモリセルトランジスタMTの最も高い閾値電圧より高く、書き込まれた直後のEステート中のメモリセルトランジスタMTの最も低い閾値電圧より低い。

0042

リード電圧VFは、書き込まれた直後のEステート中のメモリセルトランジスタMTの最も高い閾値電圧より高く、書き込まれた直後のFステート中のメモリセルトランジスタMTの最も低い閾値電圧より低い。

0043

リード電圧VGは、書き込まれた直後のFステート中のメモリセルトランジスタMTの最も高い閾値電圧より高く、書き込まれた直後のGステート中のメモリセルトランジスタMTの最も低い閾値電圧より低い。

0044

リード電圧VHは、書き込まれた直後のGステート中のメモリセルトランジスタMTの最も高い閾値電圧より高く、書き込まれた直後のHステート中のメモリセルトランジスタMTの最も低い閾値電圧より低い。

0045

リード電圧VIは、書き込まれた直後のHステート中のメモリセルトランジスタMTの最も高い閾値電圧より高く、書き込まれた直後のIステート中のメモリセルトランジスタMTの最も低い閾値電圧より低い。

0046

リード電圧VJは、書き込まれた直後のIステート中のメモリセルトランジスタMTの最も高い閾値電圧より高く、書き込まれた直後のJステート中のメモリセルトランジスタMTの最も低い閾値電圧より低い。

0047

リード電圧VKは、書き込まれた直後のJステート中のメモリセルトランジスタMTの最も高い閾値電圧より高く、書き込まれた直後のKステート中のメモリセルトランジスタMTの最も低い閾値電圧より低い。

0048

リード電圧VLは、書き込まれた直後のKステート中のメモリセルトランジスタMTの最も高い閾値電圧より高く、書き込まれた直後のLステート中のメモリセルトランジスタMTの最も低い閾値電圧より低い。

0049

リード電圧VMは、書き込まれた直後のLステート中のメモリセルトランジスタMTの最も高い閾値電圧より高く、書き込まれた直後のMステート中のメモリセルトランジスタMTの最も低い閾値電圧より低い。

0050

リード電圧VNは、書き込まれた直後のMステート中のメモリセルトランジスタMTの最も高い閾値電圧より高く、書き込まれた直後のNステート中のメモリセルトランジスタMTの最も低い閾値電圧より低い。

0051

リード電圧VOは、書き込まれた直後のNステート中のメモリセルトランジスタMTの最も高い閾値電圧より高く、書き込まれた直後のOステート中のメモリセルトランジスタMTの最も低い閾値電圧より低い。

0052

リード電圧VA、VB、VC、VD、VE、VF、VG、VH、VI、VJ、VK、VL、VM、VN、VOは、例えばデフォルトの電圧である。リード電圧VX(Xは、A、B、C、D、E、F、G、H、I、J、K、L、M、N、またはO)を用いたリードは、Xリード(XR)と称される。

0053

リード対象のメモリセルトランジスタMTの閾値電圧がどの範囲にあるかが、このメモリセルトランジスタMTのステートの割り出しに用いられる。リード対象のメモリセルトランジスタMTの閾値電圧の範囲の割り出しのために、当該リード対象のメモリセルトランジスタMTが、或るリード電圧VCGRを超えているか否かが判断される。リード電圧VCGR以上の閾値電圧を有するメモリセルトランジスタMTは、制御ゲート電極においてリード電圧VCGRを受け取ってもオフを維持する。一方、リード電圧VCGR未満の閾値電圧を有するメモリセルトランジスタMTは、制御ゲート電極においてリード電圧VCGRを受け取っていると、オンしている。電圧VREADは、非リード対象のセルユニットCUのメモリセルトランジスタMTのワード線WLに印加され、いずれのステートにあるメモリセルトランジスタMTの閾値電圧よりも高い。

0054

1つのセルユニットCUのメモリセルトランジスタMTの同じ位置(桁)のビットのデータの組は、1つのページを構成する。各セルユニットCUのメモリセルトランジスタMTの最上位(1桁目)のビットのデータの組は、トップページと称される。各セルユニットCUのメモリセルトランジスタMTの最上位から2桁目のビットのデータの組は、アッパーページと称される。各セルユニットCUのメモリセルトランジスタMTの最上位から3桁目のビットのデータの組は、ミドルページと称される。各セルユニットCUのメモリセルトランジスタMTの最下位(4桁目)のビットのデータの組は、ロワーページと称される。

0055

各ページのデータは、値の相違する複数のリード電圧VCGRを用いたリードにより割り出される。例が以下に示される。ロワーページの各ビットは、Aリード、Dリード、Fリード、およびKリードによって割り出される。ミドルページデータは、Cリード、Gリード、Iリード、およびMリードによって割り出される。アッパーページデータは、Bリード、Hリード、およびNリードによって割り出される。トップページデータは、Eリード、Jリード、Lリード、およびOリードによって割り出される。

0056

<1.2.動作>
メモリシステム5は、書き込み対象のセルユニット(選択セルユニット)CUへのデータ書き込みに2ステップ書き込みを使用する。2ステップ書き込みは、第1書き込みと第2書き込みを含む。第1書き込みおよび第2書き込みのいずれも、複数のプログラムループの繰り返しを含む。

0057

各プログラムループは、プログラムとベリファイを含む。プログラムは、プログラム対象のメモリセルトランジスタMTの電荷蓄積層に電子注入することによってプログラム対象のメモリセルトランジスタMTNO閾値電圧を上昇させること、または電子の注入を禁止することで閾値電圧を維持させることを指す。電子を注入されるプログラム対象のメモリセルトランジスタMTを含んだストリングSTRはプログラム可能ストリングSTR(p)と称される場合があり、プログラム可能ストリングSTR(p)と接続されたビット線BLは、プログラム可能ビット線BL(p)と称される場合がある。一方、電子を注入されないプログラム対象メモリセルトランジスタMTを含んだストリングSTRは、プログラム禁止ストリングSTR(i)と称される場合があり、プログラム禁止ストリングSTR(i)と接続されたビット線BLはプログラム禁止ビット線BL(i)と称される場合がある。

0058

ベリファイは、選択メモリセルトランジスタMTからデータをリードし、プログラム対象のメモリセルトランジスタMTの閾値電圧が目標のステートに達したか否かを判定することを指す。選択メモリセルトランジスタMTの閾値電圧が目標ステートに達したことは「ベリファイをパスした」と称され、目標ステートに達していないことは「ベリファイをフェイルした」と称される。

0059

図5は、第1実施形態でのプログラムの間のいくつかの配線に印加される電圧を時間に沿って示し、1プログラムループ中のプログラムの間の電圧を示す。以下、書き込み対象のセルユニットCUは選択セルユニットCUと称される場合があり、選択セルユニットCUと接続されたワード線WLは選択ワード線WLと称される場合があり、選択ワード線WLと接続されたメモリセルトランジスタMTは選択メモリセルトランジスタMTと称される場合がある。選択ワード線WL以外のワード線WLは、非選択ワード線WLと称される場合があり、非選択ワード線WLと接続されたメモリセルトランジスタMTは非選択メモリセルトランジスタMTと称される場合がある。

0060

図5に示されるように、時刻t1の時点で、シーケンサ13は、示されている全ての配線に電圧Vssを印加している。

0061

シーケンサ13は、時刻t1から、書き込み対象のストリングユニット(選択ストリングユニット)SUの選択ゲート線SGDL(「選択SGDL」)に電圧VSGを印加する。電圧VSGは、選択ゲートトランジスタDTをオンさせる大きさを有する。この結果、選択ストリングユニットSUでは、選択ゲートトランジスタDTはオンする。一方、シーケンサ13は、非選択のストリングユニット(非選択ストリングユニット)SUの選択ゲート線SGDL(「非選択SGDL」)には、電圧VSSを印加し続ける。シーケンサ13は、時刻t1からも、選択ゲート線SGSLに電圧VSSを印加し続ける。シーケンサ13は、時刻t1から、ソース線CELSRCに電圧VCELSRCを印加し、プログラム可能ビット線BL(p)に電圧VBLを印加する。

0062

時刻t2から、シーケンサ13は、選択ストリングユニットSUの選択ゲート線SGDLに電圧VSGDを印加する。電圧VSGDは、電圧VSGおよび電圧VBLより低く、プログラム可能ストリングSTRU(p)中の選択ゲートトランジスタDTをオンに維持しつつ、プログラム禁止ストリングSTR(pi)中の選択ゲートトランジスタDTをオフさせる大きさを有する。電圧VSGDの印加により、プログラム禁止ストリングSTR(i)のチャネルは、対応するプログラム禁止ビット線BL(i)から切断されて電気的に浮遊する。

0063

時刻t3から、シーケンサ13は、全ワード線WLに電圧VPASSを印加する。電圧VPASSは、プログラム可能ストリングSTR(p)では、非選択ワード線WLへの誤書き込みを抑制できるほど小さく、プログラム禁止ストリングSTR(i)では選択ワード線WLと接続された選択メモリセルトランジスタMTの閾値上昇を抑制できる程度にカップリングによりチャネルを上昇させることのできるほど大きい。

0064

時刻t4から、シーケンサ13は、選択ワード線WLにプログラム電圧PGMを印加する。プログラム電圧VPGMは、電圧VPASSより高い。プログラム電圧VPGMの印加により、プログラム可能ストリングSTR(p)において、選択ワード線WLとチャネルとの間にプログラム電圧VPGMおよびVSSによる大きな電位差が形成される。この結果、プログラム可能ストリングSTR(p)の選択メモリセルトランジスタMTの電荷蓄積層に電子が注入されて、当該選択メモリセルトランジスタMTの閾値電圧が上昇する。

0065

一方、時刻t4からも、シーケンサ13は、非選択ワード線WLに電圧VPASSを印加し続ける。電圧VPASSは、プログラム電圧VPGMより十分に小さい。このため、プログラム可能ストリングSTR(p)においても、非選択ワード線WLとチャネルとの間に電圧VPASSと電圧VSSにより形成される電位差は、プログラム電圧VPGMと電圧VSSとの差よりも十分に小さい。このため、プログラム可能ストリングSTR(p)の非選択メモリセルトランジスタMTは、電荷蓄積層に電子をほとんど注入されず、閾値電圧をほぼ維持する。

0066

また、プログラム禁止ストリングSTR(i)は電気的にフローティングしており、よって、そのチャネルは、ワード線WLとカップリングされており、ワード線WLへのプログラム電圧VPGMおよびVPASSの印加によって上昇し、ワード線WLとの間で小さな電位差しか有しない。このため、プログラム電圧VPGMの印加によってもプログラム禁止ストリングSTR(i)の選択メモリセルトランジスタMTの電荷蓄積層には電子はほとんど注入されない。

0067

時刻t5から、シーケンサ13は、選択ワード線WLおよび非選択ワード線WLの電圧を電圧VSSに戻す。

0068

時刻t6から、シーケンサ13は、プログラム禁止ビット線BL(p)、選択ストリングユニットSUの選択ゲート線SGDL、ソース線CELSRCの電圧をVSSに戻して、プログラムは終了する。

0069

プログラム後にベリファイが行われ、選択メモリセルトランジスタMTが目標のステートの閾値電圧まで上昇したかが判断される。こうして、プログラムループが繰り返される。或るプログラムループでベリファイにフェイルしたメモリセルトランジスタMTを含んだストリングSTRは、次のプログラムループでもプログラム可能ストリングSTR(p)として扱われる。一方、或るプログラムループでベリファイにパスしたメモリセルトランジスタMTを含んだストリングSTRは、次のプログラムループ以降のプログラムループでは、プログラム禁止ストリングSTR(i)として扱われる。

0070

次に、図6を参照して、第1実施形態の第1書き込みが記述される。図6は、第1実施形態の第1書き込みによるメモリセルトランジスタMTの閾値電圧の分布の変化を示す。

0071

半導体メモリ1は、メモリコントローラ2から4つのページサイズのデータを受け取り、第1書き込みを行う。4つのページサイズデータは、選択セルユニットCUのトップアッパー、ミドル、およびロワーページに書き込まれ、それぞれ、トップページデータ、アッパーページデータ、ミドルページデータ、およびロワーページデータと称される。シーケンサ13は、トップ、アッパー、ミドル、およびロワーページデータに基づいて、第1書き込みを行う。第1書き込みは、書き込まれるデータに基づいて、メモリセルトランジスタMTの閾値電圧を不完全な形で上昇させる、粗い書き込みを指す。

0072

第1書き込みの実行前のメモリセルトランジスタMTはErステートにある。第1書き込みにおいて、シーケンサ13は、ベリファイのために、ベリファイ電圧VMA、VMB、VMC、VMD、VME、VMF、VMG、VMH、VMI、VMJ、VMK、VML、VMM、VMN、およびVMOを使用する。ベリファイ電圧VMA、VMB、VMC、VMD、VME、VMF、VMG、VMH、VMI、VMJ、VMK、VML、VMM、VMN、およびVMOは、それぞれ、A、B、C、D、E、F、G、H、I、J、K、L、M、N、およびOステートへと書き込まれるメモリセルトランジスタMTのベリファイに使用される。すなわち、例えば、Aステートへと書き込まれるメモリセルトランジスタMTの第1書き込みでのベリファイには、ベリファイ電圧VMAが使用される。そして、Aステートへと書き込まれるメモリセルトランジスタMTは、第1書き込みにおいてベリファイ電圧VMA以上の閾値電圧を有すると、第1書き込みのベリファイにパスする。他のステートについても同じである。ベリファイ電圧VMA、VMB、VMC、VMD、VME、VMF、VMG、VMH、VMI、VMJ、VMK、VML、VMM、VMN、およびVMOは、以下の大きさを有する。
VMA<VA
VMA<VMB<VB
VMB<VMC<VC
VMC<VMD<VD
VMD<VME<VE
VME<VMF<VF
VMF<VMG<VG
VMG<VMH<VH
VMH<VMI<VI
VMI<VMJ<VJ
VMJ<VMK<VK
VMK<VML<VL
VML<VMM<VM
VMM<VMN<VN
VMN<VMO<VO。

0073

第1書き込みにより、メモリセルトランジスタMTは、MEr、MA、MB、MC、MD、ME、MF、MG、MH、MI、MJ、MK、ML、MM、MN、およびMOステートのいずれかへと移る。A、B、C、D、E、F、G、H、I、J、K、L、M、N、およびOステートへと書き込まれるメモリセルトランジスタMTは、第1書き込みの完了直後、それぞれ、MA、MB、MC、MD、ME、MF、MG、MH、MI、MJ、MK、ML、MM、MN、およびMOステートにある。Erレベルに維持されるメモリセルトランジスタMTは、第1書き込みの間、MErステートに維持される。

0074

図7を参照して、第1実施形態の第2書き込みが記述される。図7は、第1実施形態の第2書き込みによるメモリセルトランジスタMTの閾値電圧分布の変化を示す。

0075

半導体メモリ1は、メモリコントローラ2から、選択セルユニットCUに書き込まれるデータ、すなわち、第1書き込みで使用されたのと同じトップページデータ、アッパーページデータ、ミドルページデータ、およびロワーページデータを受け取る。そして、受け取られたトップページデータ、アッパーページデータ、ミドルページデータ、およびロワーページデータに基づいて、第2書き込みを行う。第2書き込みは、メモリセルトランジスタMTの閾値電圧の上昇を完了させて、書き込みを完了させるための、密な書き込みを指す。

0076

第2書き込みにおいて、シーケンサ13は、ベリファイ電圧VVA、VVB、VVC、VVD、VVE、VVF、VVG、VVH、VVI、VVJ、VVK、VVL、VVM、VVN、およびVVOを使用する。ベリファイ電圧VVA、VVB、VVC、VVD、VVE、VVF、VVG、VVH、VVI、VVJ、VVK、VVL、VVM、VVN、VV、およびVVOは、それぞれ、A、B、C、D、E、F、G、H、I、J、K、L、M、N、およびOステートへと書き込まれるメモリセルトランジスタMTのベリファイに使用される。すなわち、例えば、Aステートへと書き込まれるメモリセルトランジスタMTの第2書き込みでのベリファイには、ベリファイ電圧VVAが使用される。そして、Aステートへと書き込まれるメモリセルトランジスタMTは、第2書き込みにおいてベリファイ電圧VVA以上の閾値電圧を有すると、第2書き込みのベリファイにパスする。他のステートについても同じである。ベリファイ電圧VVA、VVB、VVC、VVD、VVE、VVF、VVG、VVH、VVI、VVJ、VVK、VVL、VVM、VVN、VV、およびVVOは、以下の大きさを有する。
VA<VVA<VVB
VB<VVB<VVC
VC<VVC<VVD
VD<VVD<VVE
VE<VVE<VVF
VF<VVF<VVG
VG<VVG<VVH
VH<VVH<VVI
VI<VVI<VVJ
VJ<VVJ<VVK
VK<VVK<VVL
VL<VVL<VVM
VM<VVM<VVN
VN<VVN<VVO
VO<VVO。

0077

1ステップ書き込みでは、図7の上側の状態を経ずに、図6の上側の状態から図7の下側の状態へとメモリセルトランジスタMTの閾値電圧が移される。

0078

2ステップ書き込みの目的の1つは、書き込み完了したセルユニットCUのメモリセルトランジスタMTの閾値電圧が、続く隣のセルユニットCUへの書き込みによって目的のステートとは別のステートに意図せずに移ることを抑制することである。すなわち1ステップ書き込みでは、1回の書き込みでメモリセルトランジスタMTは目標のステートまで移され、最も大きな遷移はErレベルからOレベルへの大きな閾値電圧の遷移である。図8のように、セルユニットCUi(iは0または自然数)への書き込みの後に、セルユニットCU(i+1)へ1ステップ書き込みが行われると、セルユニット(i+1)中のメモリセルトランジスタMTの閾値電圧の上昇により、セルユニットCUiのメモリセルトランジスタMTの閾値電圧が意図せずに上昇し得る。この上昇は、上記のように大きいため、セルユニットCUiに大きく影響し得、すなわち、ディスターブが大きい。この結果、セルユニットCUiのメモリセルトランジスタMTが、意図されているステートとは別のステートに移ってしまう恐れがある。

0079

2ステップ書き込みでは、図9に示されるように、セルユニットCUiへの第1書き込み後、セルユニットCU(i+1)に第1書き込みが行われる。このとき、セルユニットCUiのメモリセルトランジスタMTは、セルユニットCU(i+1)への第1書き込みによって、閾値電圧が上昇し得る。しかし、その後、セルユニットCU(i+1)への第2書き込みによって、セルユニットCU(i+1)中のメモリセルトランジスタMTの閾値電圧は、目標のステートまで制御されるので、セルユニットCU(i+1)への第1書き込みによって受けるディスターブは第2書き込みによって吸収される。

0080

セルユニットCU(i+1)への第2書き込みは、第2書き込みが完了したセルユニットCUiに対してディスターブを与え得る。しかしながら、第2書き込みによる閾値電圧の上昇は、第1書き込みによる閾値電圧より小さいため、書き込み済みのセルユニットCUiに大きくは影響しない。よって、セルユニットCUiのメモリセルトランジスタMTが書き込み完了後のステートから意図せずに別のステートに移ることは抑制される。

0081

図10を参照して、第1実施形態のデータ書き込みが記述される。図10は、第1実施形態でのデータ書き込みの順序を示し、或る1ブロックBLKでのデータ書き込みの順序を示す。メモリコントローラ2は、図10を参照して以下に記述されるように選択セルユニットCUに第1書き込みおよび第2書き込みを指示する。シーケンサ13は、指示された第1書き込みおよび第2書き込みを行う。

0082

Y(Yは0または自然数)との表記を含んだ行は、セルユニットCUYに関する情報を示す。SU0、SU1、SU2、およびSU3の表記をそれぞれ含んだ列はそれぞれ、ストリングユニットSU0、SU1、SU2、およびSU3についての情報を示す。そして、行と列の交差の中の数字は、当該桝の対応するストリングユニットSUのセルユニットCUに第1書き込み(WT1)および第2書き込み(WT2)が何番目に行われるかを示す。

0083

図10に示されるように、メモリコントローラ2は、まずストリングユニットSU0の全てのセルユニットCUへの書き込みを行う。ストリングユニットSU0において、メモリコントローラ2は、1番目に、最小のアドレス(ID)を有するセルユニットCU0に第1書き込みを行う。次いで、2番目に1つ大きいIDを有するセルユニットCU1に第1書き込みを行い、3番目にセルユニットCU0に第2書き込みを行う。この後、同様の順序で書き込みがセルユニットCUのIDの昇順に行われる。すなわち、セルユニットCU(i+1)への第1書き込み、続くセルユニットCUiへの第2書き込みを1つの組として、このような組がiを1ずつインクリメントしながら、繰り返される。具体的には、4番目にセルユニットCU2に第1書き込みが行われ、5番目にセルユニットCU1に第2書き込みが行われる。以下、同様である。

0084

メモリコントローラ2は、各セルユニットCUについて、当該セルユニットCUへの第2書き込みが終わると、当該セルユニットCUに書き込まれる4ページサイズのデータを破棄することができる。すなわち、RAM23中の第2書き込みの対象であった4ページサイズデータが保持されていた領域は開放されることができる。

0085

メモリコントローラ2は、ストリングユニットSU0への書き込みが終わると、ストリングユニットSU0での書き込みと同じ書き込みをストリングユニットSU1、SU2、およびSU3に順に行う。書き込みは、ストリングユニットSUのIDの昇順に行われなくてもよい。例えば、ストリングユニットSUのIDの降順であってもよいし、ランダムであってもよい。

0086

図11は、第1実施形態の書き込みの間にメモリコントローラ2のRAM23に保持されている書き込みデータを示す。図11の各桝は、ページサイズのデータを保持する領域を示す。

0087

メモリコントローラ2は、各セルユニットCUに書き込まれる4ページデータを、当該セルユニットCUへの第2書き込みが終了するまで保持している必要がある。図10などを参照して記述された書き込みの間は、図11に示されるように、保持されている必要のあるデータの大きさは、最大で、2つのセルユニットCUのための計8ページの大きさである。すなわち、図10のセルユニットCU1への2番目の第1書き込みの間、セルユニットCU1に書き込まれる4ページサイズのデータと、未完了のセルユニットCU0への3番目の第2書き込みに備えて、セルユニットCU0に書き込まれる4ページサイズのデータが保持されている必要がある。セルユニットCU0の3番目の第2書き込みが終わると、セルユニットCU0のための書き込みデータは不要になり、代わりに、メモリコントローラ2は、セルユニットCU2への第1書き込みのための4ページサイズデータを保持する必要がある。

0088

このように、セルユニットCUiへの第1書き込みの間、セルユニットCUiのための書き込みデータと、その後のセルユニットCU(i−1)の第2書き込みのためにセルユニットCU(i−1)のための書き込みデータが保持されている必要がある。セルユニットCUiへの第2書き込みの間は、セルユニットCUiのための書き込みデータと、その後のセルユニットCU(i+1)のための書き込みデータが保持されている必要がある。

0089

よって、どの段階でも、保持されている必要のあるデータのサイズは、8ページのサイズである。

0090

<1.3.効果>
第1実施形態によれば、以下に記述されるように、半導体メモリ1へのデータ書き込みの間にメモリコントローラ2のRAM23にて保持するデータのサイズを、後述する図13に示す場合と比較して小さくできる。

0091

第1実施形態のメモリシステム5において、さらなる書き込み性能を目指して、図12のような順序で2ステップ書き込みを行うことが考えられる。図12は、図10と同じ形で、参考用の例でのデータ書き込みの順序を示す。図12に示されるように、k(kは0または自然数)が0〜3の各ケースについて、kの昇順でのストリングユニットSUkのセルユニットCUiへの第1書き込みの組、kの昇順でのストリングユニットSUkのセルユニットCU(i+1)への第1書き込みの組、kの昇順でのストリングユニットSUkのセルユニットCUiへの第2書き込みの組が行われる。このような、kの昇順でのストリングユニットSUkのセルユニットCUiへの第1書き込みの組、ストリングユニットSUkのセルユニットCU(i+1)への第1書き込みの組、ストリングユニットSUkのセルユニットCUiへの第2書き込みの組が、iを1ずつインクリメントしながら、繰り返される。

0092

図12書き込み方法であると、図13に示されるように、書き込みの間、ストリングユニットSU0〜SU3の各々についての2つのセルユニットCUiおよびCU(i+1)の各々のための4ページ分のデータがメモリコントローラ2で保持されている必要がある。すなわち、ストリングユニット数(=4)×セルユニット数(=2)×ページ数(=2)=16のページデータが保持されていなければならない。このことは、メモリコントローラ2が非常に大きな容量のRAM23を有していることを要求する。

0093

さらに、多くのページデータの保持が必要であることにより、大きな非常用電源を備えることも要求される。メモリコントローラ2は、ホスト装置3から急に電源供給遮断された場合に、RAM23上の書き込み未完了の書き込みデータを半導体メモリ1に書き込む必要がある。そのために、メモリコントローラ2は、非常用電源を有しており、急に電源供給が遮断されると、非常用電源を使って、RAM23の書き込み未完了のデータを半導体メモリ1に書き込む。RAM23上に保持されている書き込み未完了の書き込みデータのサイズが大きいと、このようなデータを非常用電源の供給の間に書き込めることを確実にするために、非常用電源が大きな容量を有する必要がある。

0094

第1実施形態によれば、1つのストリングユニットSUにおいてセルユニットCU(i+1)への第1書き込み、続くセルユニットCUiへの第2書き込みを1つの組として、このような組がiを1ずつインクリメントしながら、繰り返される。そして、1つのストリングユニットSUへの書き込みが完了すると、別のストリングユニットSUへの書き込みに移る。このため、書き込みの間に保持されている必要のあるデータの大きさは、最大で計8ページの大きさである。よって、RAM23の必要な容量は参考用の例でのものより小さくて済む。同じ理由で、第1実施形態で必要な非常用電源の容量も参考用の例でのものより小さくて済む。

0095

<第2実施形態>
第2実施形態は、書き込みの方法の点で第1実施形態と異なる。

0096

第2実施形態のメモリシステム5は、第1実施形態のメモリシステム5と同じ要素および接続を有する。一方、第2実施形態のメモリコントローラ2は、以下に記述される動作を行えるように構成されており、具体的には、ROM24中のファームウェアがメモリコントローラ2に以下に記述される動作を行わせるように構成されている。以下、第1実施形態と異なる点が主に記述される。

0097

第2実施形態では、2ステップ書き込みと1ステップ書き込みの両方が使用される。ただし、1ステップ書き込みは、セルユニットCU当たり4ページ未満のデータの書き込みにおいて使用される。1ステップ書き込みも、第1書き込みおよび第2書き込みと同じく、複数のプログラムループの繰り返しを含む。1ステップ書き込みでは、2ステップ書き込みでの第1書き込みにより得られる中間状態を経ずに、メモリセルトランジスタMTがそれぞれの目的のステートまで移される。

0098

図14は、第2実施形態の1ステップ書き込みによるメモリセルトランジスタMTの閾値電圧の分布の変化を示す。図14は、例として、セルユニットCU当たり3ページのデータの書き込みに関する。3ページの書き込みにより、各メモリセルトランジスタMTは、8つの閾値電圧のうちのいずれかを有し得る。8つの閾値電圧は、“111” データ、“110”データ、“100”データ、“000”データ、“010”データ、“011”データ、“001”データ、および“101”データをそれぞれ保持している状態である。“111” データ、“110”データ、“100”データ、“000”データ、“010”データ、“011”データ、“001”データ、および“101”データをそれぞれ保持している状態のメモリセルトランジスタMTは、Er、A、B、C、D、E、F、およびGステートにあると称される。Erステート、Aステート、Bステート、Cステート、Dステート、Eステート、Fステート、およびGステートにあるメモメモリセルトランジスタMTは、この順でより高い閾値電圧を有する。

0099

3ページの書き込みの場合のEr、A、B、C、D、E、F、およびGステートは、4ページの書き込みの場合のEr、A、B、C、D、E、F、およびGステートとは異なる。すなわち、3ページ書き込みの場合、シーケンサ13は、ベリファイ電圧VVAT、VVBT、VVCT、VVDT、VVET、VVFT、およびVVGTを使用する。ベリファイ電圧VVAT、VVBT、VVCT、VVDT、VVET、VVFT、およびVVGTは、それぞれ、A、B、C、D、E、F、およびGステートへと書き込まれるメモリセルトランジスタMTのベリファイに使用される。

0100

1つのセルユニットCUのメモリセルトランジスタMTの同じ位置(桁)のビットのデータの組は、1つのページを構成する。各セルユニットCUのメモリセルトランジスタMTの最上位(1桁目)のビットのデータの組は、アッパーページと称される。各セルユニットCUのメモリセルトランジスタMTの最上位から2桁目のビットのデータの組は、ミドルページと称される。各セルユニットCUのメモリセルトランジスタMTの最下位(3桁目)のビットのデータの組は、ロワーページと称される。

0101

図14図7の比較から分かるように、セルユニットCU当たりの書き込まれたページ数が少ない方が、閾値電圧の分布の間隔は広く、よって閾値電圧の分布の形状に課される制約はより緩い。

0102

図15から図17を参照して、第2実施形態のデータ書き込みが記述される。図15は、第2実施形態のセルユニットセットを示す。メモリコントローラ2は、図15に示されるセルユニットセットCUSを用いて書き込みを行う。図15に示されるように、メモリコントローラ2は、セルユニットセットCUSは、IDの昇順に連続するw個のセルユニットCUを含む。図15および以下の記述は、wが3の例に基づく。

0103

図16および図17は、第1実施形態の図10と同じ形式で、第2実施形態でのデータ書き込みの方法を示す。メモリコントローラ2は、図16および図17を参照して以下に記述されるように、セルユニットセットCUS中の選択セルユニットCUへの第1書き込み、第2書き込み、および3ページの1ステップ書き込みを指示する。シーケンサ13は、指示された順序で指定された第1書き込み、第2書き込み、1ステップ書き込みを行う。

0104

図16および図17に示されるように、メモリコントローラ2は、セルユニットセットCUSごとの書き込みを、複数のストリングユニットSUに対して、ストリングユニットSUのIDの昇順に行う。そして、メモリコントローラ2は、セルユニットセットCUSごとのストリングユニットSUの昇順の書き込みを、次のセルユニットセットCUSの組について行う。具体的には、以下の通りである。

0105

メモリコントローラ2は、最もIDの小さいストリングユニットSU0のセルユニットCU0、CU1、およびCU2への書き込みを行う。より具体的には、ストリングユニットSU0において、セルユニットCU0への第1書き込み、セルユニットCU1への第1書き込み、セルユニットCU0への第2書き込みを行う。次いで、メモリコントローラ2は、セルユニットCU2に4ページ未満の1ステップ書き込みを行う。すなわち、メモリコントローラ2は、例えば、セルユニットCU2に図14のような3ページの1ステップ書き込みを行う。次いで、メモリコントローラ2は、セルユニットCU1に第2書き込みを行う。これで、1つのストリングユニットSUの1つのセルユニットセットCUSへの書き込みが完了する。以下、1つのストリングユニットSUのセルユニットセットCUSへの書き込みは、第1単位書き込み(1UWT)と称される。

0106

第1単位書き込みは、以下のような一般的な記述で特徴付けられる。すなわち、第1単位書き込みは、セルユニットCUiへの第1書き込み、セルユニットCU(i+1)への第1書き込み、セルユニットCUiへの第2書き込み、セルユニットCU(i+2)への1ステップ書き込み、およびセルユニットCU(i+1)への第2書き込み、をこの順で行うことを指す。

0107

次に、メモリコントローラ2は、ストリングユニットSU0で書き込まれたセルユニットセットCUS中の3つのセルユニットCUのIDと同じIDの、すなわち、セルユニットCU0、CU1、およびCU2への第1書き込みを、次のストリングユニットSU1において行う。同様にして、メモリコントローラ2は、ストリングユニットSU0で書き込まれたセルユニットセットCUS中の3つのセルユニットCUのIDと同じIDの、すなわち、セルユニットCU0、CU1、およびCU2への第1書き込みを、次のストリングユニットSU2において行う。さらに、メモリコントローラ2は、ストリングユニットSU0で書き込まれたセルユニットセットCUS中の3つのセルユニットCUのIDと同じIDの、すなわち、セルユニットCU0、CU1、およびCU2への第1書き込みを、次のストリングユニットSU3において行う。これで、同じセルユニットCU0、CU1、およびCU2の組への第1単位書き込みが、全てのストリングユニットSUに対して行われたことになる。このような第1単位書き込みの組は、第2単位書き込み(2UWT)と称される。

0108

第2単位書き込みは、以下のような一般的な記述で特徴付けられる。すなわち、第2単位書き込みは、i、i+1、およびi+2についてのストリングユニットSU0への第1単位書き込み、i、i+1、およびi+2についてのストリングユニットSU1への第1単位書き込み、i、i+1、およびi+2についてのストリングユニットSU2への第1単位書き込み、ならびにi、i+1、およびi+2についてのストリングユニットSU3への第1単位書き込みをこの順で行うことを指す。

0109

次に、メモリコントローラ2は、第2単位書き込みを、次のセルユニットCU3、CU4、およびCU5のセルユニットセットCUSについて行う。同様にして、メモリコントローラ2は、さらに次のセルユニットセットCUSについての第2単位書き込みを行う。こうして、セルユニットCUのIDの昇順に、第2単位書き込みが行われる。ただし、図16および図17および現行の例では、セルユニットCU7が最大のIDを持つセルユニットCUであり、3回目の第2単位書き込みが行われない。代わりに、3つ1組のセルユニットが作られない場合、メモリコントローラ2は、ストリングユニットSUの昇順に、各ストリングユニットSUの最後の未書き込みのセルユニットCUの組(例えばセルユニットCU6およびCU7)に対して、第3単位書き込み(3UWT)を行う。

0110

第3単位書き込みは、図16および図17のように2つのセルユニットCUが未書き込みの場合、セルユニットCUiへの第1書き込み、セルユニットCU(i+1)への第1書き込み、セルユニットCUiへの第2書き込み、およびセルユニットCU(i+1)への第2書き込み、をこの順で行うことを指す。

0111

第3単位書き込みは、1つのセルユニットCUが未書き込みの場合、1ステップ書き込みであることが可能である。全ストリングユニットSUへの第3単位書き込みにより、書き込みは終了する。

0112

図17から分かるように、或る第2単位書き込みのときに、当該第2単位書き込みの対象の3つのセルユニットCUのIDより高いIDのセルユニットCUには未書き込みである。例えば、セルユニットCU0、CU1、およびCU2での第2書き込みのとき、CU3〜CU7には書き込みはまだ行われていない。

0113

書き込みの間、メモリコントローラ2において保持されている必要のあるデータの大きさは、第1実施形態(図11)と同じく、最大で、2つのセルユニットCUのための計8ページの大きさである。すなわち、セルユニットCUiへの第1書き込みの間、セルユニットCUiのための書き込みデータと、その後のセルユニットCU(i−1)の第2書き込みのためにセルユニットCU(i−1)のための書き込みデータが保持されている必要がある。セルユニットCUiへの第2書き込みの間は、セルユニットCUiのための書き込みデータと、その後のセルユニットCU(i+2)のための書き込みデータが保持されている必要がある。セルユニットCUiに1ステップ書き込みをしている間は、セルユニットCU(i−1)への第2書き込みのためのセルユニットCU(i−1)のための書き込みデータが保持されているだけでよい。

0114

ここまでの記述は、第1単位書き込みの対象であるセルユニットセットCUSが3つのセルユニットCUを含む例に関する。しかしながら、セルユニットセットCUSは4つ以上のセルユニットCUを含んでいてもよい。すなわち、第1単位書き込みはw個のセルユニットに対して行われ、ここまでの記述はw=3の例に関し、wは4以上であってもよい。また、相違する第2単位書き込み2UWTにおいて、相違するwが用いられてもよい。

0115

図18から図20を参照して、第2実施形態の書き込みの間の状態について記述される。図18は、第2実施形態の第1単位書き込みの間の一状態を示す。図19は、第2実施形態での書き込み中の1つのストリングSTRの状態を示し、図3の一部についての状態を示す。図18および図19は、第1単位書き込みが、3つのセルユニットCUに対して行われる例(w=3)、すなわちセルユニットセットCUSが3つのセルユニットCUを含む例に関する。図20は、第2実施形態で起こり得るディスターブのタイプを示す。

0116

図18に示されるように、セルユニットセットCUS中で最大のIDを有するセルユニットCU(CUi)への書き込みは、1つ大きいIDを有するセルユニットCU(CU(i+1)への第1書き込み前に完了している。このため、セルユニットCUiは、セルユニットCU(i+1)への第1書き込みによってディスターブを受け得る。しかしながら、セルユニットCUiには、4ページ未満のデータが書かれており、4ページのデータが書かれる場合よりも閾値電圧の分布の形状に課される制約はより緩い。よって、セルユニットCUiのメモリセルトランジスタMTの閾値電圧がディスターブによって上昇しても、閾値電圧が上昇したメモリセルトランジスタMTのステートが別のステートに変わることは抑制される。すなわち、セルユニットCUiの誤書き込みは抑制される。

0117

図19は、図2に対応し、図2と同じくn=7の例を示す。図19および以下の記述において、ストリングユニットSU0のメモリセルトランジスタMTZ(Zは0または自然数)と、ストリングユニットSU1のメモリセルトランジスタMTZが区別される場合、それぞれメモリセルトランジスタMTZ_0およびMTZ_1と称される。また、書き込み対象のメモリセルトランジスタMTZを含んだ、第1単位書き込みの対象のメモリセルトランジスタMTの組は、メモリセルトランジスタセットと称される。

0118

図19は、メモリセルトランジスタMT3、MT4、およびMT5を含んだメモリセルトランジスタセットへの第2単位書き込みの中のストリングユニットSU1への第1単位書き込みの間の一状態を示す。特に、図19は、ストリングユニットSU1のメモリセルトランジスタMT3_1への書き込みのときの状態を示す。すなわち、メモリセルトランジスタMT3_0、MT4_0、およびMT5_0への第1単位書き込みは終わっている。以下、図19を参照した記述において、単に「第1単位書き込み」と称される場合も、当該第1単位書き込みは、実行中の第2単位書き込み中の第1単位書き込みを指す。

0119

図19に示されるように、メモリセルトランジスタMT3_1への書き込みの時点で、全ストリングユニットSUのメモリセルトランジスタMT0、MT1、およびMT2は書き込み済みである。さらに、現在実行中の第2単位書き込みの対象のメモリセルトランジスタMT3、MT4、およびMT5のうち、第1単位書き込みが終了した全てのストリングユニットSUのメモリセルトランジスタMT3、MT4、およびMT5には書き込みが終了している。現行の例では、メモリセルトランジスタMT3_0、MT4_0、およびMT5_0は、書き込み済みである。

0120

一方、第1単位書き込みが終了したストリングユニットSU0のメモリセルトランジスタMT5より大きいIDを有する全てのメモリセルトランジスタMT、すなわちメモリセルトランジスタMT6_0、MT7_0は、未書き込みである。また、第1単位書き込みの実行中のストリングユニットSU1では、書き込み実行中のメモリセルトランジスタMT3_1より大きいIDを有する全てのメモリセルトランジスタMT、すなわちメモリセルトランジスタMT4_1、MT5_1、MT6_1、およびMT7_1は未書き込みである。第1単位書き込み実行前のストリングユニットSUでは、メモリセルトランジスタMT3より大きいIDを有する全てのメモリセルトランジスタMT4〜MT7は未書き込みである。

0121

メモリセルトランジスタMT3_1への書き込みの間、ワード線WL3にプログラム電圧VPGMが印加され、ワード線WL2に電圧Vss(=0V)が印加され、残りのワード線WLに電圧VPASSが印加される。電圧VPGMは、プログラムの対象のメモリセルトランジスタ(選択メモリセルトランジスタ)MTに電子を注入するための高い電圧である。電圧VPASSは、非選択メモリセルトランジスタMTのチャネルの電位を、未書き込みの非選択メモリセルトランジスタMTの電荷蓄積層CAに電圧VPGMの印加のときのような量の電子が注入されない程度に上昇させる大きさを有する。

0122

電圧VPASSの印加により、メモリセルトランジスタMT0〜MT7のチャネルの電位がブーストされる。ブーストの程度の違いにより、3つの相違する種類のディスターブ(以下、非選択電圧ディスターブと称される)が起こり得る。

0123

図19および図20に示されるように、第1タイプの非選択電圧ディスターブは、第2単位書き込みが完了したメモリセルトランジスタMT0、MT1、MT2で起こり得る。書き込み済みの非選択メモリセルトランジスタMTは、その電荷蓄積層には電子が注入されているため、書き込み済みの非選択メモリセルトランジスタMTのチャネルの電位は、十分にブーストされない。現行の例では、全ストリングユニットSUのメモリセルトランジスタMT0およびMT1が書き込み済みのため、これらのメモリセルトランジスタMT0およびMT1のチャネルの電位は、十分にはブーストされない。しかしながら、メモリセルトランジスタMT2がオフしているため、メモリセルトランジスタおよびMT1のチャネルはビット線BLと電気的に分離している。よって、いずれのストリングユニットSUにおいても、メモリセルトランジスタMT0およびMT1の電荷蓄積層に電子は注入されない。メモリセルトランジスタMT2も電圧VSSを印加されているため電子を注入されない。よって、メモリセルトランジスタMTiへの書き込みのとき、メモリセルトランジスタMT0〜MT(i−1)へのディスターブは意図されている程度に十分に抑制されている。

0124

第2タイプの非選択電圧ディスターブは、第1単位書き込み未完了のストリングユニットSUの未書き込みのメモリセルトランジスタMTで起こり得る。さらに、電圧VPASSが印加される場合、非選択メモリセルトランジスタMTは、書き込まれていないと、その電荷蓄積層には電子は注入されていないため、当該メモリセルトランジスタMTのチャネルの電位は十分にブーストされ、当該メモリセルトランジスタMTへは電子はほとんど注入されない。すなわち、当該メモリセルトランジスタMTへの非選択電圧ディスターブは意図されている程度に十分に抑制される。現行の例では、第1単位書き込み完了済みのストリングユニットSU0以外のいずれのストリングユニットSUでも、書き込み対象のメモリセルトランジスタMT3より大きいIDのメモリセルトランジスタMT4〜MT7は、未書き込みのため、非選択電圧ディスターブをほとんど受けない。すなわち、第1単位書き込み未完了の全ストリングユニットSUにおいて、メモリセルトランジスタMTiへの書き込みのとき、メモリセルトランジスタMT(i+1)〜MTnへのディスターブは十分に抑制されている。

0125

第3タイプの非選択電圧ディスターブは、第1単位書き込み完了のストリングユニットSU(SU0)の書き込み中のメモリセルトランジスタMT3のIDより大きいIDを有するメモリセルトランジスタMT(MT4〜MT7)で起こり得る。ストリングユニットSU0では、非選択メモリセルトランジスタMT4_0およびMT5_0が書き込み済みのため、非選択メモリセルトランジスタMT4_0およびMT5_0のチャネルの電位は十分に上がらない。メモリセルトランジスタMT4〜MTn(=MT7)のチャネルの電位は、メモリセルトランジスタMT4〜MTnのそれぞれのチャネルの電位の平均である。このため、ストリングユニットSU0のメモリセルトランジスタMT4〜MTnのチャネルの電位は、第1書き込み未完了のストリングユニットSU(例えばSU1)のメモリセルトランジスタMT4〜MTnのチャネルの電位よりは低い。メモリセルトランジスタMT4〜MTnのチャネルの電位の平均は、メモリセルトランジスタMT4〜MTnのうちの書き込み済みのメモリセルトランジスタMTの数に依存し、その数は小さいほど、メモリセルトランジスタMT4〜MTnのチャネルの電位の平均は高い。各第1単位書き込み完了済みストリングユニットSUにおいて、メモリセルトランジスタMT4〜MTnのうちの書き込み済みのメモリセルトランジスタMTの数は、最大でメモリセルトランジスタセットのメモリセルトランジスタMT数(=w)−1であり、現行の例では、2である。このため、ストリングユニットSU0のメモリセルトランジスタMT4〜MTnのチャネルの電位は、ストリングユニットSU1のメモリセルトランジスタMT4〜MTnのチャネルの電位より若干低い程度である。すなわち、第1単位書き込み完了済みの全ストリングユニットSUにおいて、メモリセルトランジスタMTiへの書き込みのとき、メモリセルトランジスタMT(i+1)〜MTnへのディスターブは抑制されている。

0126

以上記述されたチャネルの電位の上昇により、メモリセルトランジスタMT3_1にプログラムが行われ、他のメモリセルトランジスタMTの閾値電圧の上昇は、十分に抑制されている。

0127

第2実施形態によれば、以下に記述されるように、書き込みの間にメモリコントローラ2で保持されている必要のあるデータの量は少なく、また、高い書き込み性能を実現できる。

0128

まず、第2実施形態によれば、w(wは自然数)個のセルユニットCUi、…CU(i+w)を含んだセルユニットセットCUSのうちのセルユニットCU(i+w)以外のセルユニットCUへの2ステップ書き込みおよびセルユニットCU(i+w)への1ステップ書き込みを含んだ第1単位書き込みごとに書き込みが行われる。セルユニットCU(i+w)へは2ステップ書き込みが行われないので、セルユニットCU(i+w)への書き込みの完了前に、セルユニットCU(i+w+1)への書き込み(第1書き込み)が行われる必要が無い。このため、セルユニットセットCUSごとの書き込みが、1ストリングユニットSU中でセルユニットCUのIDの順に続けて行われる必要は無く、セルユニットセットCUSへの第1単位書き込みの完了後、別のストリングユニットSUでの第1単位書き込みが行われることができる。このため、セルユニットCU(i+w−1)への第2書き込みのときを除いて、実行中の第2単位書き込み中の第1単位書き込み未完了のいずれのストリングユニットSUにおいても、セルユニットCU(i+w+1)〜CUnにデータは書き込まれていない。このため、セルユニットCUiへの書き込みによって、第1単位書き込み未完了のストリングユニットSUにおいて、書き込み済みのセルユニットCUに電圧VPASSの印加によるディスターブが生じることがない。

0129

また、実行中の第2単位書き込み中の第1単位書き込み完了済みのいずれのストリングユニットSUにおいても、セルユニットCU(i+w+1)〜CUnのうちで、書き込み済みのセルユニットCUの数は最大で2である。このため、セルユニットCU(i+w+1)〜CUnのチャネルの電位が、書き込み済みのセルユニットCUを含まない第1単位書き込み完了済みのストリングユニットSUでのセルユニットCU(i+w+1)〜CUnのチャネルの電位より大きく低下することは抑制される。よって、実行中の第2単位書き込み中の第1単位書き込み完了済みのいずれのストリングユニットSUにおいても、セルユニットCU(i+w+1)〜CUnに電圧VPASSの印加によるディスターブ(第2タイプの非選択電圧ディスターブ)は十分に抑制される。よって、書き込み済みのセルユニットCUへの電圧VPASSの印加が原因の誤書き込みは抑制されることができる。

0130

なお、セルユニットCU(i+w−1)への第2書き込みは、書き込み済みのセルユニットCU(i+w)にディスターブを与え得る。しかしながら、セルユニットCU(i+w)には4ページ未満でデータが書かれているため、セルユニットCU(i+w)のメモリセルトランジスタMTの閾値が上昇したとしても、当該メモリセルトランジスタMTのステートが別のステートに変わることは抑制されるか起こらない。

0131

さらに、第2実施形態によれば、ここまで記述されたように誤書き込みが抑制されつつ、図11を参照して記述されたように、書き込みの間に保持されている必要のあるデータの大きさは、最大で計8ページの大きさである。よって、RAM23の必要な容量は参考用の例(図13)でのものより小さくて済む。このため、第2実施形態によれば、書き込みの間にメモリコントローラ2で保持されている必要のあるデータの量の抑制と、高い書き込み性能の両方が実現されることができる。

0132

<第3実施形態>
第3実施形態は、書き込みの方法の点で第2実施形態と異なる。

0133

第3実施形態のメモリシステム5は、第1実施形態のメモリシステム5と同じ要素および接続を有する。一方、第3実施形態のメモリコントローラ2は、以下に記述される動作を行えるように構成されており、具体的には、ROM24中のファームウェアがメモリコントローラ2に以下に記述される動作を行わせるように構成されている。そして、第3実施形態は第2実施形態に類似する。以下、第2実施形態と異なる点が主に記述される。

0134

例えば、構造上の理由により、1または複数のセルユニットCUがデータの保持に使用されない場合がある。第3実施形態は、このような例に関し、第2実施形態に基づいている。

0135

第3実施形態では、ワード線WLの数は17(n=16)である。ただし、そのうち1つのワード線WLはダミーワード線WL(DWL)であり、データの書き込みには、ワード線WL0〜WL15が使用される。ダミーワード線WLは、ワード線WL7とWL8の間に位置する。各ストリングユニットSUにおいてダミーワード線DWLと接続されたセルユニットCUにはデータは書き込まれない。ワード線WL0〜WL15とそれぞれ接続されたセルユニットCU0〜CU15にデータが書き込まれる。

0136

図21は、第3実施形態の1ステップ書き込みによるメモリセルトランジスタMTの閾値電圧の分布の変化を示す。図21は、セルユニットCU当たり4ページのデータの書き込みに関する。4ページの2ステップ書き込み(図6および図7)と異なり、1ステップにより、図7の下側のような中間状態を経ずに、目標のステートへと移される。

0137

図22は、第1実施形態の図10と同じ形式で、第3実施形態でのデータ書き込みの方法を示す。メモリコントローラ2は、第2実施形態と同様にして、第1単位書き込み1UWTを相違するストリングユニットSUに対して繰り返して第2単位書き込み2UWTを行い、第2単位書き込み2UWTを相違する層に対して繰り返す。ただし、第3実施形態では、セルユニットセットCUS、すなわち、第1単位書き込みが行われる対象は、第2実施形態と異なり得る。この点は、後述される。

0138

メモリコントローラ2は、第1単位書き込み1UWTにおいて、データを書き込まれるとともにより大きいIDを有する隣接セルユニット(上側隣接セルユニット)CUを有しないセルユニットCUに対しては、4ページを1ステップで書き込む。現行の例では、ダミーワード線DWLの隣のワード線WL7と接続されたセルユニットCU7に4ページを1ステップで書き込む。これに代えて、またはこれに加えて、メモリコントローラ2は、最大のIDを有するワード線WL15と接続されたセルユニットCU15に4ページを1ステップで書き込む。すなわち、第1単位書き込み中の1ステップ書き込みが、次にデータを書き込まれる上側隣接セルユニットを有しないセルユニットCUに対して4ページで行われる。

0139

一方、データを書き込まれる上側隣接セルユニットCUを有するセルユニットCU(例えば、CU3およびCU11)に対しては、第2実施形態と同じく、4ページ未満のデータを1ステップで書き込む。

0140

このような書き込みとワード線WLの数に従って、セルユニットセットCUS中のセルユニットCUの数が決定されることができる。現行の例では、各セルユニットセットCUSは4つのセルユニットCUを含む。

0141

ダミーワード線DWLおよび(または)最大のIDを有するワード線WL(WL15)と接続されるセルユニットCU(CU7および(または)CU15)は、自身に書き込まれた後にデータを書き込まれる上側隣接セルユニットCUを有しない。このため、セルユニットCU7および(または)CU15が書き込み後に隣接セルユニットCUへの書き込みによってディスターブを受ける状態が生じない。よって、セルユニットCU7および(または)CU15には4ページが1ステップで書き込まれることができる。

0142

第3実施形態によれば、第2実施形態と同じく、w個のセルユニットCUi、…CU(i+w)を含んだセルユニットセットCUSのうちのセルユニットCU(i+w)以外のセルユニットCUへの2ステップ書き込みおよびセルユニットCU(i+w)への1ステップ書き込みを含んだ第1単位書き込みごとに書き込みが行われ、その後、別の第1単位書き込みが別のストリングユニットSUで行われる。このため、第2実施形態と同じ利点を得られる。

0143

また、第3実施形態によれば、上側隣接セルユニットCUを有しないセルユニットCUには、第1単位書き込みにおいて4ページが1ステップで書き込まれる。このため、第1単位書き込みが行われても、第1単位書き込みの対象のセルユニットセットCUSには、可能な最大の数のページのデータが書き込まれることができる。よって、容量の大きいメモリシステム5が実現されることができる。

0144

<第4実施形態>
第4実施形態は、書き込みの方法の点で第2実施形態と異なる。

0145

第4実施形態のメモリシステム5は、第1実施形態のメモリシステム5と同じ要素および接続を有する。一方、第4実施形態のメモリコントローラ2は、以下に記述される動作を行えるように構成されており、具体的には、ROM24中のファームウェアがメモリコントローラ2に以下に記述される動作を行わせるように構成されている。そして、第4実施形態は第2実施形態に類似する。以下、第2実施形態と異なる点が主に記述される。

0146

図23は、第1実施形態の図10と同じ形式で、第4実施形態でのデータ書き込みの方法を示す。図23は、ストリングユニットSU0およびSU3のセルユニットセットCUSが8つのセルユニットCUおよび4つのセルユニットCUを含み、且つストリングユニットSU1およびSU2のセルユニットセットCUSが4つのセルユニットCUを含む例に関する。

0147

図23に示されるように、メモリコントローラ2は、ストリングユニットSU0のセルユニットCU0を含んだセルユニットセットCUSに対して第1単位書き込みを行う。4つのセルユニットCU(w=4)を含むセルユニットセットCUSは、セルユニットCU0、CU1、CU2、およびCU3を含み、セルユニットCU3に4ページ未満のデータが1ステップで書き込まれる。以下、セルユニットCU0、CU1、CU2、およびCU3の層に対する書き込みが継続する。以下、セルユニットCU0、CU1、CU2、およびCU3のセルユニットセットCUSは、第1層のセルユニットセットCUSと称される。

0148

メモリコントローラ2は、ストリングユニットSUのアドレスの昇順に、すなわち、現行の例では、ストリングユニットSU1およびSU2の第1層のセルユニットセットCUS、すなわちセルユニットCU0、CU1、CU2、およびCU3に第1単位書き込みを行う。

0149

メモリコントローラ2は、最大のIDを有するストリングユニットSU、すなわちSU3に対して、第1層のセルユニットセットCUSを含むセルユニットセットCUSに対して第1単位書き込みを行う。ストリングユニットSU3での第1単位書き込みは、ストリングユニットSU0、SU1、およびSU2での第1単位書き込み1UWTと異なるwを有し、第1単位書き込み1UWT_2と称される。w=4の第1単位書き込みは、以下、第1タイプ第1単位書き込み1UWT_1と称される。

0150

第1単位書き込み1UWT_2のwは第1単位書き込み1UWT_1のw(=4)×2(=8)である。よって、ストリングユニットSU3での第1単位書き込み1UWT_2は、セルユニットCU0からCU7を対象とし、セルユニットCU7に対して4未満のページのデータが1ステップで書き込まれる。

0151

次いで、メモリコントローラ2は、第1層の1つ上のIDの連続する4つのセルユニットCU、すなわち、セルユニットCU4、CU5、CU6、およびCU7を含んだ第2層のセルユニットセットCUSに対して第1単位書き込みを行う。具体的には、メモリコントローラ2は、ストリングユニットSUのIDの降順に、すなわち現行の例では、ストリングユニットSU2およびSU1の第2層のセルユニットセットCUSに第1単位書き込み1UWT_1を行う。

0152

メモリコントローラ2は、最小のIDを有するストリングユニットSU0に、第2層のセルユニットセットCUSを含むセルユニットセットCUSに対して、第1単位書き込み1UWT_2を行う。すなわち、ストリングユニットSU0において、セルユニットCU4からCU11を対象とする第1単位書き込み1UWTが行われ、セルユニットCU11に対して4未満のページのデータが1ステップで書き込まれる。

0153

以下、ストリングユニットSU1からの第1層のセルユニットセットCUSへの第1単位書き込み1UWT_1から、ストリングユニットSU0への第1単位書き込み1UWT_2までの書き込みを1周期として、次の周期が、ストリングユニットSU1の第2層の1つ上のIDの連続する4つのセルユニットCU、すなわち、セルユニットCU8、CU9、CU10、およびCU11を含んだ第3層のセルユニットセットCUSから開始する。以下、同様に周期が繰り返される。ただし、最大のIDを有するワード線WL、すなわち現行の例でのワード線WL15では、その上のワード線WLがないため、4ページ未満の1ステップ書き込みは行われる必要がない。よって、ワード線WL15に対しては、4ページのデータが2ステップで書き込まれることができる。すなわち、各層のセルユニットセットCUSへの全ストリングユニットSUでの第1単位書き込みのうち、1つのストリングユニットSUでは、4ページ未満の1ステップ書き込みが行われない。そして、或る第1層のセルユニットセットCUSへの書き込みにおいて1つのストリングユニットSUでは、第1層と第2層のセルユニットセットCUSに対して第1単位書き込み1UWT_2が行われる。

0154

図24は、第4実施形態のメモリシステムでのディスターブを示す。図24に示されるように、或る同じ層のセルユニットセットCUSに対する複数のストリングユニットSUでの第1単位書き込みにおいて、或るストリングユニットSUでの書き込みによって、書き込み済みのストリングユニットSUはディスターブを受ける。このディスターブは、例えばプログラム電圧VPGMの印加によるものである。書き込み済みのストリングユニットSUは、別のストリングユニットSUへの書き込みの度に、ディスターブを受ける。このため、4つのストリングユニットSUの例では、最初に書き込まれたストリングユニットSUは、3回のディスターブを受ける。よって、いずれの層のセルユニットセットCUSでも、書き込まれるストリングユニットSUの順番が同じであると、いずれの層のセルユニットセットCUSでも同じストリングユニットSUが最大のディスターブを受ける。例えば、いずれの層のセルユニットセットCUSでもストリングユニットSUのIDの昇順に書き込まれる場合、ストリングユニットSU0がいずれの層のセルユニットセットCUSでも最大のディスターブを受ける。

0155

第4実施形態では、セルユニットセットCUSの相違する層では、書き込まれるストリングユニットSUの順番が相違する。

0156

第4実施形態によれば、第2実施形態と同じく、w個の並んだセルユニットCUi、…CU(i+w)を含んだセルユニットセットCUSのうちのセルユニットCU(i+w)以外のセルユニットCUへの2ステップ書き込みおよびセルユニットCU(i+w)への1ステップ書き込みを含んだ第1単位書き込みごとに書き込みが行われ、その後、別の第1単位書き込みが別のストリングユニットSUで行われる。このため、第2実施形態と同じ利点を得られる。

0157

また、第4実施形態によれば、セルユニットセットCUSの相違する層では、書き込まれるストリングユニットSUの順番が相違する。このため、最大のディスターブを受けるストリングユニットSUが分散され、特定のストリングユニットSUだけが他のストリングユニットSUより低い信頼性を有するということが抑制される。

0158

<変形例>
第4実施形態は第3実施形態と組み合わせられることができる。第4実施形態の変形例が図25を参照して記述される。以下、第4実施形態の図23と異なる点が主に記述される。

0159

変形例では、ワード線WLの数は、21である。ただし、そのうち1つのワード線WLはダミーワード線DWLであり、データの書き込みには、ワード線WL0〜WL15、およびワード線WL16〜19とそれぞれ接続されたセルユニットCU0〜CU19が使用される。ダミーワード線DWLは、ワード線WL15とWL16の間に位置する。

0160

第4実施形態の基本の形態(以下、単に第4実施形態と称される場合がある)の図23と異なり、セルユニットCU15は、データを書き込まれる上側隣接セルユニットを有しない。このため、メモリコントローラ2は、第3実施形態の図22のセルユニットCU7での書き込みと同じく、ストリングユニットSU0〜SU3のセルユニットCU15に4ページのデータを1ステップで書き込む。

0161

また、メモリコントローラ2は、最大のIDを有するワード線WL(WL19)と接続されたセルユニットCU19に対しても、4ページの1ステップ書き込みを行う。

0162

第4実施形態の変形例によれば、第4実施形態と第3実施形態の両方の利点を得られる。

0163

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。

0164

1…半導体メモリ、2…メモリコントローラ、3…ホスト装置、5…メモリシステム、11…メモリセルアレイ、12…入出力回路、13…シーケンサ、15…ドライバ、16…センスアンプ、19…ロウデコーダ、21…ホストインターフェイス、22…CPU、23…RAM、24…ROM、25…メモリインターフェイス、26…ECC回路。

ページトップへ

この技術を出願した法人

この技術を発明した人物

ページトップへ

関連する挑戦したい社会課題

該当するデータがありません

関連する公募課題

該当するデータがありません

ページトップへ

技術視点だけで見ていませんか?

この技術の活用可能性がある分野

分野別動向を把握したい方- 事業化視点で見る -

(分野番号表示ON)※整理標準化データをもとに当社作成

該当するデータがありません

ページトップへ

おススメ サービス

おススメ astavisionコンテンツ

この 技術と関連性が強い技術

該当するデータがありません

この 技術と関連性が強い法人

該当するデータがありません

この 技術と関連性が強い人物

該当するデータがありません

この 技術と関連する社会課題

該当するデータがありません

この 技術と関連する公募課題

該当するデータがありません

astavision 新着記事

サイト情報について

本サービスは、国が公開している情報(公開特許公報、特許整理標準化データ等)を元に構成されています。出典元のデータには一部間違いやノイズがあり、情報の正確さについては保証致しかねます。また一時的に、各データの収録範囲や更新周期によって、一部の情報が正しく表示されないことがございます。当サイトの情報を元にした諸問題、不利益等について当方は何ら責任を負いかねることを予めご承知おきのほど宜しくお願い申し上げます。

主たる情報の出典

特許情報…特許整理標準化データ(XML編)、公開特許公報、特許公報、審決公報、Patent Map Guidance System データ