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技術 メモリシステム及び半導体記憶装置

出願人 東芝メモリ株式会社
発明者 前嶋洋
出願日 2018年9月14日 (2年6ヶ月経過) 出願番号 2018-172868
公開日 2020年3月26日 (1年0ヶ月経過) 公開番号 2020-047320
状態 未査定
技術分野 不揮発性半導体メモリ 半導体メモリ
主要キーワード 出荷前検査 ショートチェック ターゲットレベル メモリグループ ロジック制御回路 ツインセル n型半導体 ランダマイズ処理
関連する未来課題
重要な関連分野

この項目の情報は公開日時点(2020年3月26日)のものです。
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図面 (20)

課題

記憶容量の低減を抑制する。

解決手段

実施形態によれば、メモリシステムは、半導体記憶装置100と、コントローラ200とを含む。半導体記憶装置100は、複数の第1配線層31と、複数の第2配線層31と、半導体ピラー48と、第1電荷蓄積層46と、第2電荷蓄積層46と、複数の第1配線層31の一つと複数の第2配線層31のうちの対応する一つとを独立に選択する第1モードの制御と、複数の第1配線層31の一つと複数の第2配線層31のうちの対応する一つとを一括に選択する第2モードの制御を行うことが可能な制御部15とを含む。コントローラ200は、半導体記憶装置100の制御部15を制御して、第1モードの制御または第2モードの制御を行わせる。

概要

背景

概要

記憶容量の低減を抑制する。実施形態によれば、メモリシステムは、半導体記憶装置100と、コントローラ200とを含む。半導体記憶装置100は、複数の第1配線層31と、複数の第2配線層31と、半導体ピラー48と、第1電荷蓄積層46と、第2電荷蓄積層46と、複数の第1配線層31の一つと複数の第2配線層31のうちの対応する一つとを独立に選択する第1モードの制御と、複数の第1配線層31の一つと複数の第2配線層31のうちの対応する一つとを一括に選択する第2モードの制御を行うことが可能な制御部15とを含む。コントローラ200は、半導体記憶装置100の制御部15を制御して、第1モードの制御または第2モードの制御を行わせる。

目的

米国特許第8902657号明細書
米国特許出願公開第2016/0260483号明細書
米国特許出願公開第2017/0062456号明細書






記憶容量の低減を抑制できるメモリシステム及び半導体記憶装置を提供する

効果

実績

技術文献被引用数
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牽制数
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請求項1

半導体記憶装置と、前記半導体記憶装置を制御するコントローラとを備え、前記半導体記憶装置は、第1方向に積層された複数の第1配線層と、前記第1方向に交差する第2方向において前記複数の第1配線層のうちのいずれかと離れてそれぞれ配置された複数の第2配線層と、前記複数の第1配線層と前記複数の第2配線層との間に設けられ、前記第1方向に延伸する半導体ピラーと、前記複数の第1配線層と前記半導体ピラーとの間に配置される第1電荷蓄積層と、前記複数の第2配線層と前記半導体ピラーとの間に配置される第2電荷蓄積層と、前記複数の第1配線層の一つと前記複数の第2配線層のうちの対応する一つとを独立に選択する第1モードの制御と、前記複数の第1配線層の前記一つと前記複数の第2配線層のうちの対応する前記一つとを一括に選択する第2モードの制御を行うことが可能な制御部とを含み、前記コントローラは、前記半導体記憶装置の前記制御部を制御して、前記第1モードの制御または前記第2モードの制御を行わせるメモリシステム

請求項2

書き込み動作において、前記制御部が前記第1モードの制御を行う場合、前記複数の第1配線層の前記1つに第1電圧印加され、前記複数の第2配線層の前記1つには前記第1電圧よりも低い第2電圧が印加され、前記制御部が前記第2モードの制御を行う場合、前記複数の第1配線層の前記1つ及び前記複数の第2配線層の前記1つに前記第1電圧が印加される、請求項1記載のメモリシステム。

請求項3

読み出し動作において、前記制御部が前記第1モードの制御を行う場合、前記複数の第1配線層の前記1つには第3電圧が印加され、前記複数の第2配線層の前記1つに前記第3電圧よりも低い第4電圧が印加され、前記制御部が前記第2モードの制御を行う場合、前記複数の第1配線層の1つ及び前記複数の第2配線層の前記1つに前記第3電圧が印加される、請求項1または2記載のメモリシステム。

請求項4

前記半導体記憶装置は、前記第1モード及び前記第2モードに関する情報を含み、前記コントローラは、前記情報に基づいて、前記第1モード及び前記第2モードの1つを指定する、請求項1乃至3のいずれか一項記載のメモリシステム。

請求項5

前記コントローラは、前記第2モードを指定する場合、前記半導体記憶装置に送信する書き込み命令及び読み出し命令に前記第2モードの実行を指示するコマンドを付与する、請求項1乃至4のいずれか一項記載のメモリシステム。

請求項6

前記コントローラは、前記複数の第1配線層と前記複数の第2配線層とが電気的に非接続である場合、前記複数の第1配線層及び前記複数の第2配線層を含むブロックにおいて、前記第1モードを指定し、前記複数の第1配線層の少なくとも1つと前記複数の第2配線層の少なくとも1つとが電気的に接続している場合、前記ブロックにおいて、前記第2モードを指定する、請求項1乃至5のいずれか一項記載のメモリシステム。

請求項7

半導体基板と、第1方向に積層された複数の第1配線層と、前記第1方向に交差する第2方向において前記複数の第1配線層のうちのいずれかと離れてそれぞれ配置された複数の第2配線層と、前記複数の第1配線層と前記複数の第2配線層との間に設けられ、前記第1方向に延伸する半導体ピラーと、前記複数の第1配線層と前記半導体ピラーとの間に配置される第1電荷蓄積層と、前記複数の第2配線層と前記半導体ピラーとの間に配置される第2電荷蓄積層と、前記複数の第1配線層の一つと前記複数の第2配線層のうちの対応する一つとを独立に選択する第1モードの制御と、前記複数の第1配線層の一つと前記複数の第2配線層のうちの対応する一つとを一括に選択する第2モードの制御を行うことが可能な制御部と、を備える、半導体記憶装置。

請求項8

書き込み動作において、前記制御部が前記第1モードの制御を行う場合、前記複数の第1配線層の前記1つには第1電圧が印加され、前記複数の第2配線層の前記1つには前記第1電圧よりも低い第2電圧が印加され、前記制御部が前記第2モードの制御を行う場合、前記複数の第1配線層の前記1つ及び前記複数の第2配線層の前記1つには前記第1電圧が印加される、請求項7記載の半導体記憶装置。

請求項9

読み出し動作において、前記制御部が前記第1モードの制御を行う場合、前記複数の第1配線層の前記1つには第3電圧が印加され、前記複数の第2配線層の前記1つには前記第3電圧よりも低い第4電圧が印加され、前記制御部が前記第2モードの制御を行う場合、前記複数の第1配線層の前記1つ及び前記複数の第2配線層の前記1つには前記第3電圧が印加される、請求項7または8記載の半導体記憶装置。

請求項10

前記制御部は、外部コントローラから受信した命令に含まれるアドレスに基づいて、前記第1モードの制御または前記第2モードの制御を行う、請求項7乃至9のいずれか一項記載の半導体記憶装置。

請求項11

前記制御部は、前記複数の第1配線層と前記複数の第2配線層とが電気的に非接続である場合、前記複数の第1配線層及び前記複数の第2配線層を含むブロックにおいて、前記第1モードの制御を行い、前記複数の第1配線層の少なくともつと前記複数の第2配線層の少なくとも1つとが電気的に接続している場合、前記ブロックにおいて、前記第2モードの制御を行う、請求項7乃至10のいずれか一項記載の半導体記憶装置。

技術分野

0001

本発明の実施形態は、メモリシステム及び半導体記憶装置に関する。

背景技術

0002

半導体記憶装置として、NAND型フラッシュメモリが知られている。

先行技術

0003

米国特許第8902657号明細書
米国特許出願公開第2016/0260483号明細書
米国特許出願公開第2017/0062456号明細書

発明が解決しようとする課題

0004

記憶容量の低減を抑制できるメモリシステム及び半導体記憶装置を提供する。

課題を解決するための手段

0005

実施形態に係るメモリシステムは、半導体記憶装置と、半導体記憶装置を制御するコントローラとを含む。半導体記憶装置は、第1方向に積層された複数の第1配線層と、第1方向に交差する第2方向において複数の第1配線層のうちのいずれかと離れてそれぞれ配置された複数の第2配線層と、複数の第1配線層と複数の第2配線層との間に設けられ、第1方向に延伸する半導体ピラーと、複数の第1配線層と半導体ピラーとの間に配置される第1電荷蓄積層と、複数の第2配線層と半導体ピラーとの間に配置される第2電荷蓄積層と、複数の第1配線層の一つと複数の第2配線層のうちの対応する一つとを独立に選択する第1モードの制御と、複数の第1配線層の一つと複数の第2配線層のうちの対応する一つとを一括に選択する第2モードの制御を行うことが可能な制御部とを含む。コントローラは、半導体記憶装置の制御部を制御して、第1モードの制御または第2モードの制御を行わせる。

図面の簡単な説明

0006

図1は、第1実施形態に係るメモリシステムのブロック図である。
図2は、第1実施形態に係る半導体記憶装置のブロック図である。
図3は、第1実施形態に係る半導体記憶装置の備えるメモリセルアレイ回路図である。
図4は、第1実施形態に係る半導体記憶装置の備えるメモリセルアレイの選択ゲート線GDの上面図である。
図5は、第1実施形態に係る半導体記憶装置の備えるメモリセルアレイのワード線WL0の上面図である。
図6は、第1実施形態に係る半導体記憶装置の備えるメモリセルアレイの断面図である。
図7は、第1実施形態に係る半導体記憶装置におけるノーマルモードを示す図である。
図8は、第1実施形態に係る半導体記憶装置における束ねモードを示す図である。
図9は、第1実施形態に係るメモリシステムにおける書き込み動作の全体の流れを示すフローチャートである。
図10は、第1実施形態に係るメモリシステムにおけるノーマルモード時の書き込み動作のコマンドシーケンスである。
図11は、第1実施形態に係るメモリシステムにおける束ねモード時の書き込み動作のコマンドシーケンスである。
図12は、第1実施形態に係る半導体記憶装置における書き込み動作のフローチャートである。
図13は、第1実施形態に係る半導体記憶装置における書き込み動作時の各配線電圧の一例を示す図である。
図14は、第1実施形態に係る半導体記憶装置における書き込み動作時の各配線の電圧を示すタイミングチャートである。
図15は、第1実施形態に係るメモリシステムにおける読み出し動作の全体の流れを示すフローチャートである。
図16は、第1実施形態に係るメモリシステムにおけるノーマルモード時の読み出し動作のコマンドシーケンスである。
図17は、第1実施形態に係るメモリシステムにおける束ねモード時の読み出し動作のコマンドシーケンスである。
図18は、第1実施形態に係る半導体記憶装置における読み出し動作のフローチャートである。
図19は、第1実施形態に係る半導体記憶装置における読み出し動作時の各配線の電圧の一例を示す図である。
図20は、第1実施形態に係る半導体記憶装置においてノーマルモードにおける読み出し動作時の各配線の電圧を示すタイミングチャートである。
図21は、第1実施形態に係る半導体記憶装置において束ねモードにおける読み出し動作時の各配線の電圧を示すタイミングチャートである。
図22は、第2実施形態の第1例に係る半導体記憶装置の出荷結果の結果と動作モードとの関係を示すテーブルである。
図23は、第2実施形態の第2例に係るメモリシステムにおけるワード線の配線ショートチェックのフローチャートである。
図24は、第3実施形態に係る半導体記憶装置における書き込み動作時のフローチャートである。
図25は、第3実施形態に係る半導体記憶装置における読み出し動作時のフローチャートである。

実施例

0007

以下に、実施形態について図面を参照して説明する。図面は模式的なものである。なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付す。参照符号を構成する文字の後の数字は、同じ文字を含んだ参照符号によって参照され、且つ同様の構成を有する要素同士を区別するために用いられている。同じ文字を含んだ参照符号で示される要素を相互に区別する必要がない場合、これらの要素は同じ文字のみを含んだ参照符号により参照される。

0008

1.第1実施形態
第1実施形態に係るメモリシステム及び半導体記憶装置について説明する。以下では、半導体記憶装置として、メモリセルトランジスタ半導体基板上方に三次元に積層された三次元積層型NAND型フラッシュメモリを例に挙げて説明する。

0009

1.1 構成について
1.1.1メモリシステムの全体構成について
まず、本実施形態に係るメモリシステムの全体構成について、図1を用いて説明する。

0010

図1に示すように、メモリシステム1は、NAND型フラッシュメモリ100(以下、単に「メモリ100」と表記する)及びコントローラ200を備えている。コントローラ200とメモリ100とは、例えばそれらの組み合わせにより一つの半導体記憶装置を構成しても良く、その例としてはSDTMカードのようなメモリカードや、SSD(solid state drive)等が挙げられる。

0011

メモリ100は、複数のメモリセルトランジスタを備え、データを不揮発に記憶する。メモリ100は、NANDバスによってコントローラ200と接続され、コントローラ200からの命令に基づいて動作する。より具体的には、メモリ100は、コントローラ200と、例えば8ビットの信号DQ[7:0]の送受信を行う。信号DQ[7:0]は、例えばデータ、アドレス、及びコマンドである。

0012

また、メモリ100は、コントローラ200から、例えば、チップイネーブル信号CEn、コマンドラッチイネーブル信号LEアドレスラッチイネーブル信号ALEライトイネーブル信号WEn、及びリードイネーブル信号REnを受信する。そして、メモリ100は、コントローラ200に、レディビジー信号RBnを送信する。

0013

チップイネーブル信号CEnは、メモリ100をイネーブルにするための信号であり、例えばLow(“L”)レベルアサートされる。コマンドラッチイネーブル信号CLEは、信号DQがコマンドであることを示す信号であり、例えばHigh(“H”)レベルでアサートされる。アドレスラッチイネーブル信号ALEは、信号DQがアドレスであることを示す信号であり、例えば“H”レベルでアサートされる。ライトイネーブル信号WEnは、受信した信号をメモリ100内へ取り込むための信号であり、コントローラ200よりコマンド、アドレス、及びデータ等を受信する度に、例えば“L”レベルでアサートされる。よって、WEnがトグルされる度に、信号DQがメモリ100に取り込まれる。リードイネーブル信号REnは、コントローラ200が、メモリ100からデータを読み出すための信号である。リードイネーブル信号REnは、例えば“L”レベルでアサートされる。レディ/ビジー信号RBnは、メモリ100がビジー状態であるか否か(コントローラ200からコマンドを受信不可能な状態か可能な状態か)を示す信号であり、例えばメモリ100がビジー状態の際に“L”レベルとされる。

0014

コントローラ200は、ホスト機器2からの要求(命令)に応答して、メモリ100に対してデータの読み出し動作、書き込み動作、及び消去動作等を命令する。また、コントローラ200は、メモリ100のメモリ空間を管理する。

0015

コントローラ200は、ホストインターフェイス回路210、内蔵メモリ(RAM;random access memory)220、プロセッサ(CPU;central processing unit)230、バッファメモリ240、NANDインターフェイス回路250、及びECC回路260を含む。

0016

ホストインターフェイス回路210は、コントローラバスを介してホスト機器2と接続され、ホスト機器2との通信を司る。ホストインターフェイス回路210は、プロセッサ230及びバッファメモリ240に、ホスト機器2から受信した要求及びデータを転送する。また、ホストインターフェイス回路210は、プロセッサ230の命令に応答して、バッファメモリ240内のデータをホスト機器2へ転送する。

0017

NANDインターフェイス回路250は、NANDバスを介してメモリ100と接続され、メモリ100との通信を司る。NANDインターフェイス回路250は、メモリ100にプロセッサ230が発行した命令を転送する。また、NANDインターフェイス回路250は、書き込み動作時には、メモリ100に、バッファメモリ240内の書き込みデータを転送する。更に、NANDインターフェイス回路250は、読み出し動作時には、バッファメモリ240に、メモリ100から読み出されたデータを転送する。

0018

プロセッサ230は、コントローラ200全体の動作を制御する。例えば、プロセッサ230は、ホスト機器2から書き込み要求(コマンド、論理アドレス、及びデータを含む)を受信した際には、それに応答して、メモリ100に対する書き込み命令(コマンド、物理アドレス、及びデータを含む)を発行する。読み出し動作及び消去動作の際も同様である。

0019

本実施形態に係るメモリシステム1は、書き込み動作及び読み出し動作において、ノーマルモードと束ねモードの2つの動作モードを備える。プロセッサ230は、書き込み動作または読み出し動作の対象となるメモリ100の物理アドレスに応じて、いずかの動作モードを選択(指定)し、選択した動作モードに応じた書き込み命令または読み出し命令を発行する。2つの動作モードの詳細については後述する。

0020

また、プロセッサ230は、ウェアレベリング等、メモリ100を管理するための様々な処理を実行する。更に、プロセッサ230は、各種の演算を実行する。例えば、プロセッサ230は、データの暗号化処理ランダマイズ処理等を実行する。

0021

ECC回路260は、データの誤り訂正ECC:error checking and correcting)処理を実行する。

0022

内蔵メモリ220は、例えばDRAM等の半導体メモリであり、プロセッサ230の作業領域として使用される。内蔵メモリ220は、メモリ100を管理するためのファームウェアや、各種の管理テーブル等を保持する。例えば、内蔵メモリ220には、メモリ100から読み出した、メモリ100の物理アドレス(ブロックアドレス)と2つの動作モードとを関連付けた情報(以下、「ブロックアドレス情報」と表記する)が格納される。

0023

バッファメモリ240は、コントローラ200がメモリ100から受信した読み出しデータや、ホスト機器2から受信した書き込みデータ等を一時的に保持する。

0024

1.1.2半導体記憶装置の構成について
次に、半導体記憶装置の構成について、図2を用いて説明する。なお、図2では各ブロック間の接続の一部を矢印線で示しているが、ブロック間の接続はこれに限定されない。

0025

図2に示すように、メモリ100は、入出力回路10、ロジック制御回路11、ステータスレジスタ12、アドレスレジスタ13、コマンドレジスタ14、シーケンサ15、レディ/ビジー回路16、電圧発生回路17、メモリセルアレイ18、ロウデコーダ19(19A及び19B)、ロウドライバ20(20A及び20B)、センスアンプ21、データレジスタ22、並びにカラムデコーダ23を含む。

0026

入出力回路10は、コントローラ200との信号DQの入出力を制御する。より具体的には、入出力回路10は、入力回路出力回路を備える。入力回路は、コントローラ200から受信したデータDAT(書き込みデータWD)を、データレジスタ22に送信し、アドレスADDをアドレスレジスタ13に送信し、コマンドCMDをコマンドレジスタ14に送信する。出力回路は、ステータスレジスタ12から受信したステータス情報STS、データレジスタ22から受信したデータDAT(読み出しデータRD)、及びアドレスレジスタ13から受信したアドレスADDをコントローラ200に送信する。入出力回路10とデータレジスタ22とは、データバスを介して接続される。

0027

ロジック制御回路11は、コントローラ200から、例えばチップイネーブル信号CEn、コマンドラッチイネーブル信号CLE、アドレスラッチイネーブル信号ALE、ライトイネーブル信号WEn、及びリードイネーブル信号REnを受信する。そしてロジック制御回路11は、受信した信号に応じて、入出力回路10及びシーケンサ15を制御する。

0028

ステータスレジスタ12は、例えばデータの書き込み動作、読み出し動作、及び消去動作において、シーケンサ15から受信したステータス情報STSを一時的に保持し、コントローラ200に動作が正常に終了したか否かを通知する。

0029

アドレスレジスタ13は、入出力回路10を介してコントローラ200から受信したアドレスADDを一時的に保持する。そして、アドレスレジスタ13は、例えば、ロウアドレスRA(ブロックアドレス及びページアドレスを含む)をロウデコーダ19A及び19B並びにロウドライバ20A及び20Bに転送し、カラムアドレスCAをカラムデコーダ23に転送する。

0030

コマンドレジスタ14は、入出力回路10を介してコントローラ200から受信したコマンドCMDを一時的に保存し、シーケンサ15に転送する。

0031

シーケンサ15は、メモリ100全体の動作を制御する。より具体的には、シーケンサ15は、コマンドレジスタ14が保持するコマンドCMDに応じて、例えばステータスレジスタ12、レディ/ビジー回路16、電圧発生回路17、ロウデコーダ19A及び19B、ロウドライバ20A及び20B、センスアンプ21、データレジスタ22、並びにカラムデコーダ23等を制御し、書き込み動作、読み出し動作、及び消去動作等を実行する。

0032

レディ/ビジー回路16は、シーケンサ15の制御に応じて、レディ/ビジー信号RBnをコントローラ200に送信する。

0033

電圧発生回路17は、シーケンサ15の制御に応じて、書き込み動作、読み出し動作、及び消去動作に必要な電圧を発生させ、この発生した電圧を例えばメモリセルアレイ18、ロウドライバ20A及び20B、並びにセンスアンプ21等に供給する。

0034

メモリセルアレイ18は、ロウ及びカラム対応付けられた不揮発性のメモリセルトランジスタ(以下、「メモリセル」とも表記する)を含む例えば4つのブロックBLK0〜BLK3を備えている。なお、メモリセルアレイ18内のブロックBLKの個数は任意である。メモリセルアレイ18の構成の詳細については後述する。

0035

メモリセルアレイ18は、メモリの空間領域としてユーザ領域及び管理領域を含み、例えば、複数のブロックBLKがユーザ領域と管理領域とにそれぞれ割り当てられる。ユーザ領域は、ホスト機器2から受信したユーザデータの書き込み動作及び読み出し動作に使用される領域である。管理領域は、例えば、制御プログラム、または各種設定パラメータ等の管理用データが保存される領域である。例えば、管理領域には、ブロックアドレス情報が格納される。

0036

ロウデコーダ19は、ロウデコーダ19A及び19Bを含む。ロウデコーダ19A及び19Bは、各ブロックBLKにおいて、ロウ方向に沿って配置された異なる配線にそれぞれ接続される。ロウデコーダ19A及び19Bは、各ブロックBLKに対応したブロックデコーダ(不図示)を含む。ブロックデコーダは、コントローラ200から受信したアドレス(ブロックアドレス)をデコードする。ロウデコーダ19A及び19Bは、デコード結果に基づき、ブロックBLKのいずれかを選択する。換言すれば、ロウデコーダ19A及び19Bは、コントローラ200(から受信したアドレス)により制御されているとも言える。そして、ロウデコーダ19A及び19Bは、ロウドライバ20A及び20Bからそれぞれ供給された電圧を選択したブロックBLKに印加する。ロウデコーダ19A及び19Bは、ノーマルモード及び束ねモードにそれぞれ対応した動作を行う。

0037

ロウドライバ20は、ロウドライバ20A及び20Bを含む。ロウドライバ20A及び20Bは、ロウアドレスRAに応じて、書き込み動作、読み出し動作、及び消去動作に必要な電圧を、ロウデコーダ19A及び19Bにそれぞれ供給する。

0038

センスアンプ21は、読み出し動作のときには、メモリセルアレイ18から読み出されたデータをセンスする。そして、センスアンプ21は、読み出しデータRDをデータレジスタ22に送信する。また、センスアンプ21は、書き込み動作のときには、書き込みデータWDをメモリセルアレイ18に送信する。

0039

データレジスタ22は、複数のラッチ回路を備える。ラッチ回路は、書き込みデータWD及び読み出しデータRDを保持する。例えば、書き込み動作において、データレジスタ22は、入出力回路10から受信した書き込みデータWDを一時的に保持し、センスアンプ21に送信する。また、例えば、読み出し動作において、データレジスタ22は、センスアンプ21から受信した読み出しデータRDを一時的に保持し、入出力回路10に送信する。

0040

カラムデコーダ23は、例えば書き込み動作、読み出し動作、及び消去動作の際、カラムアドレスCAをデコードし、デコード結果に応じてデータレジスタ22内のラッチ回路を選択する。

0041

1.1.3メモリセルアレイの回路構成
次に、メモリセルアレイ18の回路構成について、図3を用いて説明する。図3は、1つのブロックBLKにおけるメモリセルアレイ18の回路図を示している。

0042

図3に示すように、ブロックBLKは、複数のストリングユニットSU(SU0、SU1、…)を含む。なお、ブロックBLK内のストリングユニットSUの個数は任意である。また、各々のストリングユニットSUは、複数のメモリグループMGを含む。メモリグループMGの各々は、2つのメモリストリングMSa及びMSbを含む。以下、メモリストリングMSa及びMSbのそれぞれを限定しない場合は、メモリストリングMSと表記する。

0043

メモリストリングMSaは、例えば8個のメモリセルトランジスタMCa0〜MCa7、並びに選択トランジスタSTa1及びSTa2を含む。同様に、メモリストリングMSbは、例えば8個のメモリセルトランジスタMCb0〜MCb7、並びに選択トランジスタSTb1及びSTb2を含む。以下、メモリセルトランジスタMCa0〜MCa7及びMCb0〜MCb7のそれぞれを限定しない場合は、メモリセルトランジスタMCと表記する。また、選択トランジスタSTa1及びSTb1のそれぞれを限定しない場合は、選択トランジスタST1と表記し、選択トランジスタSTa2及びSTb2のそれぞれを限定しない場合は、選択トランジスタST2と表記する。

0044

メモリセルトランジスタMCは、制御ゲートと電荷蓄積層とを備え、データを不揮発に保持する。なお、メモリセルトランジスタMCは、電荷蓄積層に絶縁層を用いたMONOS型であってもよいし、電荷蓄積層に導電層を用いたFG型であってもよい。以下、本実施形態では、MONOS型を例として説明する。また、メモリストリングMSの各々に含まれるメモリセルトランジスタMCの個数は、16個、32個、48個、64個、96個、または128個等であってもよく、その数は限定されるものではない。更に、メモリストリングMSの各々に含まれる選択トランジスタST1及びST2の個数は任意であり、それぞれ1個以上あればよい。

0045

メモリストリングMSに含まれるメモリセルトランジスタMC、並びに選択トランジスタST1及びST2は、それぞれが直列に接続されている。より具体的には、メモリストリングMSaにおいて、選択トランジスタSTa2、メモリセルトランジスタMCa0〜MCa7、及び選択トランジスタSTa1の順に各々の電流経路が直列に接続される。メモリストリングMSbも同様に、選択トランジスタSTb2、メモリセルトランジスタMCb0〜MCb7、及び選択トランジスタSTb1の順に各々の電流経路が直列に接続される。そして、メモリグループMGに含まれる選択トランジスタSTa1のドレインと選択トランジスタSTb1のドレインとは、複数のビット線BL(BL0、…、BL(K−1)、但し(K−1)は2以上の整数)のいずれかに共通に接続される。複数のビット線BLは、センスアンプ21によって独立に制御される。また、ブロックBLK内の各メモリグループMGに含まれる選択トランジスタSTa2のソースと選択トランジスタSTb2のソースとは、ソース線SLに共通に接続される。

0046

ストリングユニットSU内の複数の選択トランジスタSTa1のゲートは選択ゲート線SGDaに共通に接続され、複数の選択トランジスタSTb1のゲートは選択ゲート線SGDbに共通に接続される。より具体的には、ストリングユニットSU0内の複数の選択トランジスタSTa1のゲートは選択ゲート線SGDa0に共通に接続され、複数の選択トランジスタSTb1のゲートは選択ゲート線SGDb0に共通に接続される。同様に、ストリングユニットSU1内の複数の選択トランジスタSTa1のゲートは選択ゲート線SGDa1に共通に接続される。複数の選択トランジスタSTb1のゲートは選択ゲート線SGDb1に共通に接続される。

0047

ブロックBLK内の複数の選択トランジスタSTa2のゲートは選択ゲート線SGSaに共通に接続され、複数の選択トランジスタSTb2のゲートは選択ゲート線SGSbに共通に接続される。なお、選択ゲート線SGSa及びSGSbは、ストリングユニットSU毎に設けられてもよい。

0048

以下、選択ゲート線SGDa(SGDa0、SGDa1、…)及びSGDb(SGDb0、SGDb1、…)のそれぞれを限定しない場合は、選択ゲート線SGDと表記し、選択ゲート線SGSa及びSGSbのそれぞれを限定しない場合は、選択ゲート線SGSと表記する。

0049

選択ゲート線SGDa(SGDa0〜SGDa3)及びSGSaは、ロウデコーダ19Aによって独立に制御され、選択ゲート線SGDb(SGDb0〜SGDb3)及びSGSbは、ロウデコーダ19Bによって独立に制御される。

0050

同一のブロックBLK内の複数のメモリセルトランジスタMCa0〜MCa7及びMCb0〜MCb7の制御ゲートは、ブロックBLK毎に設けられたワード線WLa0〜WLa7及びWLb0〜WLb7にそれぞれ共通に接続される。ワード線WLa0〜WLa7は、ロウデコーダ19Aによって独立に制御され、ワード線WLb0〜WLb7は、ロウデコーダ19Bによって独立に制御される。以下、ワード線WLa及びWLbのそれぞれを限定しない場合は、ワード線WLと表記する。

0051

ブロックBLKは、例えば、データの消去単位であり、同一ブロックBLK内に含まれるメモリセルトランジスタMCの保持するデータは、一括して消去される。また、書き込み動作及び読み出し動作は、1つのストリングユニットSUの1つのワード線WLに共通に接続された複数のメモリセルトランジスタMCに対して一括して行われる。以下、データの書き込み動作及び読み出し動作の際、一括して選択されるメモリセルトランジスタMCの各々に書き込まれる、または読み出される1ビットデータの集まりを「ページ」と表記する。

0052

メモリセルアレイ18内において、同一列に配置にされた複数のメモリグループMGは、いずれかのビット線BLに共通に接続される。すなわち、ビット線BLは、複数のブロックBLKの複数のストリングユニットSU間で、各ストリングユニットSUの1つのメモリグループMGを共通に接続する。ストリングユニットSUは、異なるビット線BLに接続され且つ同一の選択ゲート線SGDに接続された複数のメモリグループMGを含む。また、ブロックBLKは、ワード線WLを共通にする複数のストリングユニットSUを含む。換言すれば、ブロックBLKは、ブロックBLK内の複数のストリングユニットSUに共通に接続される複数のワード線WLを含む。そして、メモリセルアレイ18は、ビット線BLを共通にする複数のブロックBLKを含む。メモリセルアレイ18内において、選択ゲート線SGS、ワード線WL、及び選択ゲート線SGDが半導体基板上方に積層されることで、メモリセルトランジスタMCが三次元に積層されている。

0053

1.1.4メモリセルアレイの平面構成
次に、メモリセルアレイ18の平面構成について、図4及び図5を用いて説明する。図4の例は、4つのストリングユニットSU0〜SU3を含むブロックBLK0の選択ゲート線SGD(SGDa0〜SGDa3及びSGDb0〜SGDb3)の平面レイアウトを示しており、図5の例は、ブロックBLK0のワード線WLa0及びWLb0の平面レイアウトを示している。なお、図4及び図5の例では、絶縁膜が省略されている。

0054

図4に示すように、半導体基板に平行なX方向に延伸する12本の配線層30a_1、30b_1、30a_2、30a_3、30b_2、30a_4、30a_5、30b_3、30a_6、30a_7、30b_4、及び30a_8が、半導体基板に平行でありX方向と直交するY方向に沿って順に配列されている。以下、配線層30a_1、30b_1、30a_2、30a_3、30b_2、30a_4、30a_5、30b_3、30a_6、30a_7、30b_4、及び30a_8のそれぞれを限定しない場合は、配線層30と表記する。各配線層30は、選択ゲート線SGDとして機能する。図4の例では、ブロックBLK0内において、2つの配線層30a_1及び30a_2は、選択ゲート線SGDa0として機能し、ロウデコーダ19Aに共通に接続される。配線層30a_3及び30a_4は、選択ゲート線SGDa1として機能し、ロウデコーダ19Aに共通に接続される。配線層30a_5及び30a_6は、選択ゲート線SGDa2として機能し、ロウデコーダ19Aに共通に接続される。配線層30a_7及び30a_8は、選択ゲート線SGDa3として機能し、ロウデコーダ19Aに共通に接続される。また、配線層30b_1、30b_2、30b_3、及び30b_4は、選択ゲート線SGDb0〜SGDb3としてそれぞれ機能し、ロウデコーダ19Bにそれぞれ接続される。

0055

ブロックBLK内においてY方向に隣り合う配線層30は、図示せぬ絶縁膜によって離隔されている。配線層30aと配線層30bとの間に設けられている絶縁層の領域を、メモリトレンチMTと表記する。より具体的には、配線層30a_1と30b_1との間、配線層30b_1と30a_2との間、配線層30a_3と30b_2との間、配線層30b_2と30a_4との間、配線層30a_5と30b_3との間、配線層30b_3と30a_6との間、配線層30a_7と30b_4との間、及び配線層30b_4と30a_8との間に、メモリトレンチMTが設けられている。メモリトレンチMTは、選択ゲート線SGDの下方に設けられている図示せぬ複数のワード線WL及び選択ゲート線SGSもそれぞれ分離するように設けられている。

0056

また、2つの配線層30a間に設けられている絶縁層の領域を、スリットLTと表記する。より具体的には、配線層30a_2と30a_3との間、配線層30a_4と30a_5との間、及び配線層30a_6と30a_7との間に、スリットSLTが設けられている。スリットSLTは、選択ゲート線SGDを分離し、下方に設けられているワード線WL及び選択ゲート線SGSを分離しない。

0057

メモリトレンチMTが設けられている配線層30aと30bとの間には、各々が半導体基板に垂直なZ方向に沿って延伸する複数のメモリピラーMPが例えば千鳥配列となるように配置されている。1つのメモリピラーMPが1つのメモリストリングMSa及び1つのメモリストリングMSbに対応する。

0058

例えば、選択ゲート線SGDa0(配線層30a_1)と選択ゲート線SGDb0(配線層30b_1)との間に設けられたメモリピラーMPにおいて、選択ゲート線SGDa0の一部と選択ゲート線SGDa0に接するメモリピラーMPの一部とを含む領域がストリングユニットSU0の選択トランジスタSTa1として機能する。同様に、選択ゲート線SGDb0の一部と選択ゲート線SGDb0に接するメモリピラーMPの一部とを含む領域がストリングユニットSU0の選択トランジスタSTb1として機能する。

0059

次に、ワード線WLa0及びWLb0の平面レイアウトについて説明する。ワード線WLa0及びWLb0は、Z方向において、選択ゲート線SGDの下方に設けられている。

0060

図5に示すように、ワード線WLa0は、Y方向に延伸する配線層31a_0と、X方向に延伸する5本の配線層31a_1〜31a_5とを含む。ワード線WLb0は、Y方向に延伸する配線層31b_0と、X方向に延伸する4本の配線層31b_1〜31b_4とを含む。以下、配線層31a_0〜31a_5、及び31b_0〜31b_4のそれぞれを限定しない場合は、配線層31と表記する。

0061

配線層31a_0と配線層31b_0との間に、Y方向に沿って、配線層31a_1、31b_1、31a_2、31b_2、31a_3、31b_3、31a_4、31b_4、及び31a_5が順に配置されている。配線層31a_1〜31a_5の一端は配線層31a_0に接続され、配線層31b_1〜31b_4の一端は配線層31b_0に接続されている。

0062

配線層31a_1は、配線層30a_1の下方に配置されている。配線層31b_1は、配線層30b_1の下方に配置されている。配線層31a_2は、配線層30a_2及び配線層30a_3の下方に配置されている。配線層31b_2は、配線層30b_2の下方に配置されている。配線層31a_3は、配線層30a_4及び配線層30a_5の下方に配置されている。配線層31b_3は、配線層30b_3の下方に配置されている。配線層31a_4は、配線層30a_6及び配線層30a_7の下方に配置されている。配線層31b_4は、配線層30b_4の下方に配置されている。配線層31a_5は、配線層30a_8の下方に配置されている。

0063

ワード線WLa0とワード線WLb0とはメモリトレンチMTによって互いに離隔されている。また、ワード線WLa0とワード線WLb0との間には、図4で説明した複数のメモリピラーMPが配置されている。

0064

ワード線WLa0とワード線WLb0との間に設けられたメモリピラーMPにおいて、ワード線WLa0の一部とワード線WLa0に接するメモリピラーMPの一部とを含む領域がメモリセルトランジスタMCa0、すなわち1つの記憶部として機能する。同様に、ワード線WLa0に対応するワード線WLb0の一部とワード線WLb0に接するメモリピラーMPの一部とを含む領域がメモリセルトランジスタMCb0として機能する。すなわち、1つのメモリピラーMPに対応するメモリセルトランジスタMCが、同じレイヤ(層)に2つ設けられている(以下、このような構造を「ツインセル構造」と表記する)。

0065

ワード線WLa0にロウデコーダ19Aが接続され、ワード線WLb0にロウデコーダ19Bが接続される。

0066

他のワード線WL及び選択ゲート線SGSも同様である。

0067

1.1.5メモリセルアレイの断面構成
次に、メモリセルアレイ18の断面構成について、図6を用いて説明する。図6は、図4及び図5のA1−A2線に沿ったメモリセルアレイ18の断面図である。

0068

図6に示すように、半導体基板40上には、絶縁層41が形成されている。絶縁層41には、例えばシリコン酸化膜(SiO2)が用いられる。なお、絶縁層41が形成されている領域、すなわち半導体基板40と配線層42との間には、ロウデコーダ19A及び19Bまたはセンスアンプ21等の回路が設けられていてもよい。

0069

絶縁層41上には、ソース線SLとして機能する配線層42が形成されている。配線層42は導電材料により構成され、例えば不純物を添加されたn型半導体、または金属材料が用いられる。また、例えば配線層42は、半導体層金属層との積層構造であってもよい。

0070

配線層42上には絶縁層43が形成され、絶縁層43上には、互いがZ方向において離間するように、複数の絶縁層43を介在させて選択ゲート線SGSとして機能する配線層33、ワード線WL0〜WL7として機能する8層の配線層31、及び選択ゲート線SGDとして機能する配線層30が順次積層されている。配線層30上には、更に絶縁層43が積層されている。

0071

絶縁層43には、例えばSiO2が用いらえる。配線層30〜32は導電材料により構成され、例えば不純物を添加されたn型半導体またはp型半導体、あるいは金属材料が用いられる。例えば、配線層30〜32として、窒化チタン(TiN)/タングステン(W)の積層構造が用いられる。TiNは、例えばCVD(chemical vapor deposition)によりWを成膜する際、WとSiO2との反応を防止するためのバリア層、あるいはWの密着性を向上させるための密着層として機能を有する。

0072

配線層30〜32を貫通し、底面が配線層42に接するようにX方向に延伸するメモリトレンチMTが形成されている。メモリトレンチMTは、Y方向において、2つのメモリピラーMPの間に設けられている配線層30〜32をそれぞれ分離している。メモリトレンチMT内は、絶縁層51により埋め込まれている。絶縁層51には、例えばSiO2が用いられる。

0073

選択ゲート線SGDとして機能する配線層30を貫通し、底面がワード線WL7として機能する配線層31に接するようにX方向に延伸するスリットSLTが形成されている。すなわち、スリットSLTは、Y方向において選択ゲート線SGDとして機能する配線層30を分離している。スリットSLT内は、絶縁層53により埋め込まれている。絶縁層53には、例えばSiO2が用いられる。

0074

複数のメモリピラーMPがY方向において、メモリトレンチMTと交互に配置されている。メモリピラーMPは、ブロック絶縁膜45、電荷蓄積層46、トンネル絶縁膜47、半導体層(または半導体ピラーとも表記する)48、コア層49、及びキャップ層50を含む。

0075

より具体的には、配線層30〜32及び絶縁層43を貫通して、底面が配線層42に達するように、メモリピラーMPに対応するホールAHが形成されている。ホールAHの側面にはブロック絶縁膜45、電荷蓄積層46、及びトンネル絶縁膜47が順次積層されている。そして側面がトンネル絶縁膜47に接し、底面が配線層42に接するように半導体層48が形成されている。半導体層48は、メモリセルトランジスタMC並びに選択トランジスタST1及びST2のチャネルが形成される領域である。よって、半導体層48は、選択トランジスタST2、メモリセルトランジスタMC0〜MC7、及び選択トランジスタST1の電流経路を接続する信号線として機能する。半導体層48内にはコア層49が設けられている。そして半導体層48及びコア層49上には、側面がトンネル絶縁膜47に接するキャップ層50が形成されている。

0076

ブロック絶縁膜45、トンネル絶縁膜47、及びコア層49には、例えばSiO2が用いられる。電荷蓄積層46には、例えばシリコン窒化膜(SiN)が用いられる。半導体層48及びキャップ層50には、例えばポリシリコンが用いられる。

0077

キャップ層50上には、コンタクトプラグ52が形成され、コンタクトプラグ52上には、ビット線BLとして機能する配線層54が設けられている。コンタクトプラグ52及び配線層54は導電材料により構成され、例えば、チタン(Ti)/TiN/Wの積層構造等が用いられる。

0078

図6の例では、メモリピラーMPの紙面左側に接する配線層32が選択ゲート線SGSaとして機能し、8層の配線層31がワード線WLa0〜WLa7として機能し、配線層30が選択ゲート線SGDaとして機能する。同様に、メモリピラーMPの紙面右側に接する配線層32が選択ゲート線SGSbとして機能し、8層の配線層31がワード線WLb0〜WLb7として機能し、配線層30が選択ゲート線SGDbとして機能する。

0079

よって、メモリピラーMPと、メモリピラーMPの紙面左側に設けられたワード線WLa0〜WLa7として機能する8層の配線層31とにより、メモリセルトランジスタMCa0〜MCa7がそれぞれ構成される。より具体的には、半導体層48と、メモリピラーMPの紙面左側に設けられた8層の配線層31と、半導体層48と8層の配線層31との間に設けられたメモリピラーMPの紙面左側半分に含まれるブロック絶縁膜45、電荷蓄積層46、及びトンネル絶縁膜47とにより、メモリセルトランジスタMCa0〜MCa7がそれぞれ構成される。メモリピラーMPと、メモリピラーMPの紙面左側に設けられた選択ゲート線SGSaとして機能する配線層32とにより、選択トランジスタSTa2が構成される。メモリピラーMPと、メモリピラーMPの紙面左側に設けられた選択ゲート線SGDaとして機能する配線層30とにより、選択トランジスタSTa2が構成される。

0080

同様に、メモリピラーMPと、メモリピラーMPの紙面右側に設けられたワード線WLb0〜WLb7として機能する8層の配線層31とにより、メモリセルトランジスタMCb0〜MCb7がそれぞれ構成される。より具体的には、半導体層48と、メモリピラーMPの紙面右側に設けられた8層の配線層31と、半導体層48と8層の配線層31との間に設けられたメモリピラーMPの紙面右側半分に含まれるブロック絶縁膜45、電荷蓄積層46、及びトンネル絶縁膜47とにより、メモリセルトランジスタMCb0〜MCb7がそれぞれ構成される。メモリピラーMPと、メモリピラーMPの紙面右側に設けられた選択ゲート線SGSbとして機能する配線層32とにより、選択トランジスタSTb2が構成される。メモリピラーMPと、メモリピラーMPの紙面右側に設けられた選択ゲート線SGDbとして機能する配線層30とにより、選択トランジスタSTb1が構成される。

0081

1.2ノーマルモード及び束ねモード
次に、ノーマルモード及び束ねモードについて、図7及び図8を用いて説明する。図7及び図8の例は、ブロックBLK0のワード線WLa0及びWLb0の平面レイアウトを示している。

0082

本実施形態は、書き込み動作及び読み出し動作を実行する際に、ブロックBLK毎にノーマルモード及び束ねモードの2つの動作モードのいずれかが選択される。

0083

図7に示すように、ノーマルモードは、選択ブロックBLKにおいて、同層に設けられたワード線WLaまたはWLbのいずれか一方を選択し、且つ選択ストリングユニットSUの選択ゲート線SGDaまたはSGDbのいずれか一方を選択して書き込み動作または読み出し動作を実行する動作モードである。すなわち、ツインセル構造においてメモリセルトランジスタMCaまたはMCbのいずれか一方が選択される動作モードである。図7の例では、選択ブロックBLK0のワード線WLa0が選択され、ワード線WLb0が非選択とされている。また、ストリングユニットSU0の選択ゲート線SGDa0が選択されている。この場合、選択ストリングユニットSU0においてメモリセルトランジスタMCa0が選択され、メモリセルトランジスタMCb0は非選択とされる。更に、非選択ストリングユニットSU1〜SU3において、メモリセルトランジスタMCa0及びMCb0がそれぞれ非選択とされる。

0084

図8に示すように、束ねモードは、選択ブロックBLKにおいて、同層に設けられたワード線WLa及びWLbの両方を選択し、且つ選択ストリングユニットSUの選択ゲート線SGDa及びSGDbの両方を選択して書き込み動作または読み出し動作を実行する動作モードである。すなわち、ツインセル構造においてメモリセルトランジスタMCa及びMCbの両方が選択される動作モードである。図8の例では、選択ブロックBLK0のワード線WLa0及びWLb0が選択されている。また、ストリングユニットSU0の選択ゲート線SGDa0及びSGDb0が選択されている。この場合、選択ストリングユニットSU0においてメモリセルトランジスタMCa0及びMCb0が選択される。更に、非選択ストリングユニットSU1〜SU3において、メモリセルトランジスタMCa0及びMCb0がそれぞれ非選択とされる。

0085

例えば、1つのブロックBLKに2Nバイト(Nは1以上の整数)のデータに対応する個数のメモリセルトランジスタMCが含まれているとする。すると、ノーマルモードに対応するブロックBLKでは、2Nバイトのデータが保持可能であり、束ねモードに対応するブロックBLKでは、2つのメモリセルトランジスタMCに対して1ビットのデータが格納されるため、Nバイトのデータが保持可能である。

0086

1.3書き込み動作
次に、書き込み動作について説明する。書き込み動作は、大まかにはプログラム動作プログラムベリファイ動作とを含む。そして、プログラム動作とプログラムベリファイ動作との組み合わせ(以下、「プログラムループ」と呼ぶ)を繰り返すことで、メモリセルトランジスタMCの閾値電圧ターゲットレベルまで上昇される。

0087

プログラム動作は、電子を電荷蓄積層46に注入することにより閾値電圧を上昇させる(または注入を禁止することで閾値電圧を維持させる)動作のことである。以下では、閾値電圧を上昇させる動作を「“0”プログラム」と呼び、“0”プログラム対象とされたビット線BLには、センスアンプ21から“0”プログラムに対応する電圧(例えば、電圧VSS)が与えられる。他方で、閾値電圧を維持させる動作を「“1”プログラム」または「書き込み禁止」と呼び、“1”プログラム対象とされたビット線BLには、センスアンプ21から“1”プログラムに対応する電圧(以下、「電圧VBL」と表記する)が与えられる。以下、“0”プログラムに対応するビット線をBL(“0”)と表記し、“1”プログラムに対応するビット線をBL(“1”)と表記する。

0088

プログラムベリファイ動作は、プログラム動作の後、データを読み出し、メモリセルトランジスタMCの閾値電圧が目標とするターゲットレベルに達したか否かを判定する動作である。以下、メモリセルトランジスタMCの閾値電圧がターゲットレベルに達している場合を、「ベリファイパスした」と表記し、ターゲットレベルまで達していない場合を、「ベリファイをフェイルした」と表記する。

0089

なお、本実施形態では、メモリセルトランジスタMCが2値(1ビット)のデータを保持可能な場合について説明するが、メモリセルトランジスタMCは4値(2ビット)以上のデータを保持可能であってもよい。

0090

1.3.1書き込み動作の全体の流れ
まず、書き込み動作の全体の流れについて、図9を用いて説明する。

0091

図9に示すように、ホスト機器2は、書き込み要求をコントローラ200に送信する(ステップS10)。

0092

プロセッサ230は、ホスト機器2からの書き込み要求を受信すると、動作モードを選択する(ステップS11)。より具体的には、ホスト機器2から受信した論理アドレスに対応してメモリ100の物理アドレス(ブロックBLK)を割り当てる。このとき、ブロックアドレス情報に基づいて、割り当てた物理アドレス(ブロックBLK)がノーマルモードに対応している場合、プロセッサ230はノーマルモードを選択する。他方で、割り当てた物理アドレスが束ねモードに対応している場合、プロセッサ230は、束ねモードを選択する。

0093

ノーマルモードを選択した場合(ステップS12_Yes)、プロセッサ230は、ノーマルモードに対応した書き込み命令(コマンド、物理アドレス、及びデータを含む)を発行し、メモリ100に送信する(ステップS13)。

0094

シーケンサ15は、受信した書き込み命令に応じて、ノーマルモードで書き込み動作を実行する(ステップS14)。

0095

他方で、束ねモードを選択した場合(ステップS12_No)、プロセッサ230は、束ねモードに対応した書き込み命令を発行し、メモリ100に送信する(ステップS15)。

0096

シーケンサ15は、受信した書き込み命令に応じて、束ねモードで書き込み動作を実行する(ステップS16)。

0097

1.3.2書き込み動作時のコマンドシーケンス
次に、書き込み動作時のコマンドシーケンスについて、図10及び図11を用いて説明する。図10は、ノーマルモードのコマンドシーケンスを示し、図11は、束ねモードのコマンドシーケンスを示す。

0098

図10に示すように、まず、プロセッサ230は、書き込み動作を実行することを通知するコマンド“80h”をメモリ100に出力するとともに、コマンドラッチイネーブル信号CLEを“H”レベルにしてアサートする。

0099

次に、プロセッサ230は、アドレス“ADD”を出力すると共に、アドレスラッチイネーブル信号ALEを“H”レベルにしてアサートする。なお、図10の例では、アドレスを5サイクルで示しているが、サイクル数は任意である。

0100

次に、プロセッサ230は、書き込みデータ“WD”を必要なサイクル数出力する。

0101

次に、プロセッサ230は、書き込み実行を指示するコマンド“10h”を出力すると共に、コマンドラッチイネーブル信号CLEを“H”レベルにしてアサートする。

0102

コマンド“10h”に応答して、メモリ100は、ノーマルモードで書き込み動作を開始し、ビジー状態となる(RBn=“L”)。

0103

書き込み動作が完了すると、メモリ100は、レディ状態となり、レディ/ビジー信号RBnを“H”レベルに復帰させる。

0104

次に、束ねモードのコマンドシーケンスについて説明する。以下では、図10と異なる点を中心に説明する。

0105

図11に示すように、まず、プロセッサ230は、書き込み動作における束ねモードを指示するプレフィックスコマンド“XXh”をメモリ100に出力するとともに、コマンドラッチイネーブル信号CLEを“H”レベルにしてアサートする。以降のプロセッサ230の動作は、図10のコマンドシーケンスと同じである。

0106

コマンド“XXh”及び“10h”に応答して、メモリ100は、束ねモードで書き込み動作を開始し、ビジー状態となる(RBn=“L”)。

0107

書き込み動作が完了すると、メモリ100はレディ状態となり、レディ/ビジー信号RBnは“H”レベルに復帰する。

0108

1.3.3メモリにおける書き込み動作
次に、メモリ100における書き込み動作について、図12を用いて説明する。

0109

図12に示すように、まず、メモリ100は、コントローラ200から書き込み命令を受信する(ステップS101)。

0110

プレフィックスコマンド“XXh”を受信していない場合(ステップS102_No)、すなわちノーマルモードの書き込み命令を受信した場合、シーケンサ15は、ノーマルモードを選択する(ステップS103)。

0111

プレフィックスコマンド“XXh”を受信した場合(ステップS102_Yes)、すなわち束ねモードの書き込み命令を受信した場合、シーケンサ15は、束ねモードを選択する(ステップS104)。

0112

次に、シーケンサ15は、プログラム動作を実行する(ステップS105)。ノーマルモードが選択されている場合、ロウデコーダ19A及び19Bは、選択ブロックBLKのワード線WLa0〜WLa7またはWLb0〜WLb0のいずれかにプログラム電圧を印加する。また、束ねモードが選択されている場合、ロウデコーダ19A及び19Bは、選択ブロックBLKのワード線WLa0〜WLa7のいずれかと、同層に設けられたワード線WLb0〜WLb0のいずれかにプログラム電圧を印加する。より具体的には、例えば束ねモードにおいて、ロウデコーダ19A及び19Bは、選択ブロックBLKのワード線WLa0及びWLb0にプログラム電圧を印加する。

0113

プログラム動作後、シーケンサ15は、プログラムベリファイ動作を実行する(ステップS106)。

0114

ベリファイをフェイルした場合(ステップS107_No)、シーケンサ15は、プログラムループ回数が、予め設定された上限回数に達したか確認する(ステップS108)。

0115

プログラムループ回数が上限回数に達した場合(ステップS108_Yes)、シーケンサ15は書き込み動作を終了し、書き込み動作が正常に終了しなかった旨をコントローラ200に報告する。

0116

プログラムループ回数が上限回数に達していない場合(ステップS108_No)、シーケンサ15は、プログラム電圧の設定電圧値ステップアップさせて、ステップS105に戻る。

0117

また、ベリファイをパスした場合(ステップS107_Yes)、シーケンサ15は書き込み動作を終了する。

0118

1.3.4書き込み動作時の各配線の電圧
次に、書き込み動作時の各配線の電圧について、図13及び図14を用いて説明する。図13は、書き込み動作時に各配線に印加される電圧の一例を示しており、図14は、各配線の電圧を示すタイミングチャートを示している。図13の例は、ノーマルモードにおいて、ストリングユニットSU0のワード線WLa3が選択され、束ねモードにおいて、ストリングユニットSU0のワード線WLa3及びWLb3が選択される場合を示している。なお、他のワード線WLが選択された場合も同様である。

0119

図13に示すように、ノーマルモードにおいてワード線WLa3が選択されているとする。すなわち、例えば選択ストリングユニットSU0のメモリストリングMSaが選択され、メモリストリングMSbが非選択とされている。この場合、ロウデコーダ19Aは、選択メモリストリングMSaにおいて、選択ワード線WLa3にプログラム電圧VPGMを印加し、非選択ワード線WLa0〜WLa2及びWLa4〜WLa7に電圧VPASSをそれぞれ印加する。電圧VPGMは、電子を電荷蓄積層46に注入するための高電圧である。電圧VPASSは、メモリセルトランジスタMCの閾値電圧によらず、メモリセルトランジスタMCをオン状態にする電圧である。電圧VPGMと電圧VPASSとは、VPGM>VPASSの関係にある。

0120

非選択メモリストリングMSbにおいて、ワード線WLa3と同層に設けられているワード線WLb3は、他のワード線WLb0〜WLb2及びWLb4〜WLb7と同様に非選択とされる。ロウデコーダ19Bは、ワード線WLb0〜WLb7に電圧VPASSを印加する。

0121

また、ロウデコーダ19A及び19Bは、選択ゲート線SGDa0及びSGDb0に、例えば電圧VSGD2をそれぞれ印加する。電圧VSGD2は、ビット線BL(“1”)に対応する選択トランジスタSTa1をカットオフ状態にし、ビット線BL(“0”)に対応する選択トランジスタSTa1をオン状態とする電圧である。更に、ロウデコーダ19A及び19Bは、選択ゲート線SGSa及びSGSbに、電圧VSGSをそれぞれ印加する。電圧VSGSは、選択トランジスタSTa2及びSTb2をカットオフ状態とする電圧である。

0122

次に、束ねモードについて説明する。

0123

束ねモードにおいて、ワード線WLa3及びWLb3が選択されているとする。すなわち、例えば選択ストリングユニットSU0のメモリストリングMSa及びMSbが選択されている。この場合、ロウデコーダ19A及び19Bは、選択ワード線WLa3及びWLb3にプログラム電圧VPGMをそれぞれ印加する。

0124

また、ロウデコーダ19Aは、非選択ワード線WLa0〜WLa2及びWLa4〜WLa7に電圧VPASSをそれぞれ印加する、ロウデコーダ19Bは、非選択ワード線WLb0〜WLb2及びWLb4〜WLb7に電圧VPASSをそれぞれ印加する。

0125

また、ノーマルモードと同様に、ロウデコーダ19A及び19Bは、選択ゲート線SGDa0及びSGDb0に、例えば電圧VSGD2をそれぞれ印加する。更に、ロウデコーダ19A及び19Bは、選択ゲート線SGSa及びSGSbに、電圧VSGSをそれぞれ印加する。

0126

次に、各配線の電圧について詳細に説明する。

0127

図14に示すように、時刻t0において、センスアンプ21は、ビット線BL(“0”)に電圧VSSを印加し、ビット線BL(“1”)に電圧VBLを印加する。ロウデコーダ19A及び19Bは、選択ストリングユニットSU0に対応する選択ゲート線SGDa0及びSGDb0に電圧VSGD1を印加し、非選択ストリングユニットSU1〜SU3に対応する選択ゲート線SGDa1〜SGDa3及びSGDb1〜SGDb3に電圧VSSを印加する。電圧VSGD1は、ビット線BLの電圧に関わらず、選択トランジスタST1をオン状態にする電圧である。これにより、選択ストリングユニットSU0の選択トランジスタSTa1及びSTb1はオン状態とされ、非選択ストリングユニットSU1〜SU3の選択トランジスタSTa1及びSTb1はオフ状態とされる。

0128

また、ロウデコーダ19A及び19Bは、選択ゲート線SGS(SGSa及びSGSb)に電圧VSGSを印加する。ソース線SLには、電圧VSLが印加される。電圧VSLは電圧VSGSよりも高い電圧である。これにより、ストリングユニットSU0〜SU3の選択トランジスタSTa2及びSTb2はオフ状態とされる。

0129

時刻t2において、ロウデコーダ19A及び19Bは、選択ストリングユニットSU0に対応する選択ゲート線SGDa0及びSGDb0に電圧VSGD2を印加する。これにより、ビット線BL(“1”)に対応する選択トランジスタSTa1及びSTb1はカットオフ状態とされ、メモリストリングMSa及びMSbのチャネルはフローティング状態とされる。

0130

時刻t3において、ロウデコーダ19A及び19Bは、ワード線WL(WLa0〜WLa7及びWLb0〜WLb7)に電圧VPASSをそれぞれ印加する。これにより、フローティング状態にあるビット線BL(“1”)に対応するメモリストリングMSa及びMSbのチャネルの電圧は、ワード線WLとのカップリングにより上昇する。

0131

時刻t4において、ロウデコーダ19A及び/または19Bは、選択ワード線WLに電圧VPGMを印加する。より具体的には、例えばノーマルモードの場合、ロウデコーダ19Aは、例えば選択ワード線WLa3に電圧VPGMを印加する。また、例えば束ねモードの場合、ロウデコーダ19A及び19Bは、選択ワード線WLa3及びWLb3に電圧VPGMをそれぞれ印加する。これにより、選択ワード線WLに接続された“0”データを書き込むメモリセルトランジスタMCでは、電荷蓄積層に電荷が注入される。他方で、選択ワード線WLに接続された“1”データを書き込むメモリセルトランジスタMCでは、電圧VPGMによるカップリングによりチャネルの電圧が上昇するため、電荷蓄積層に電荷がほとんど注入されない。

0132

その後、時刻t5〜t6で、リカバリ動作が行われ、各配線の電圧がリセットされる。

0133

1.4読み出し動作
次に、読み出し動作について説明する。

0134

1.4.1読み出し動作の全体の流れ
まず、読み出し動作の全体の流れについて、図15を用いて説明する。

0135

図15に示すように、ホスト機器2は、読み出し要求をコントローラ200に送信する(ステップS20)。

0136

プロセッサ230は、ホスト機器2からの読み出し要求を受信すると、動作モードを選択する(ステップS21)。より具体的には、ホスト機器2から受信した論理アドレスに対応するメモリ100の物理アドレス(ブロックBLK)を確認し、ブロックアドレス情報に基づいて選択した物理アドレスがノーマルモードに対応している場合、プロセッサ230はノーマルモードを選択する。他方で、選択した物理アドレスが束ねモードに対応している場合、プロセッサ230は、束ねモードを選択する。

0137

ノーマルモードを選択した場合(ステップS22_Yes)、プロセッサ230は、ノーマルモードに対応した読み出し命令(コマンド及び物理アドレスを含む)を発行し、メモリ100に送信する(ステップS23)。

0138

シーケンサ15は、受信した読み出し命令に応じて、ノーマルモードで読み出し動作を実行する(ステップS24)。

0139

他方で、束ねモードを選択した場合(ステップS22_No)、プロセッサ230は、束ねモードに対応した読み出し命令を発行し、メモリ100に送信する(ステップS25)。

0140

シーケンサ15は、受信した読み出し命令に応じて、束ねモードで読み出し動作を実行する(ステップS26)。

0141

シーケンサ15は、読み出し動作が終了すると、読み出しデータをコントローラ200に送信する(ステップS27)。

0142

プロセッサ230は、メモリ100から受信した読み出しデータのECC処理を行った後、読み出し要求に対する読み出し応答として、ホスト機器2にエラー訂正された読み出しデータを送信する(ステップS28)。

0143

ホスト機器2は、データを取得し(ステップS29)、読み出し動作が終了する。

0144

1.4.2読み出し動作時のコマンドシーケンス
次に、読み出し動作時のコマンドシーケンスについて、図16及び図17を用いて説明する。図16は、ノーマルモードのコマンドシーケンスを示し、図17は、束ねモードのコマンドシーケンスを示す。

0145

図16に示すように、まず、プロセッサ230は、読み出し動作を実行することを通知するコマンド“00h”をメモリ100に出力するとともに、コマンドラッチイネーブル信号CLEを“H”レベルにしてアサートする。

0146

次に、プロセッサ230は、アドレス“ADD”を出力すると共に、アドレスラッチイネーブル信号ALEを“H”レベルにしてアサートする。なお、図10の例では、アドレスを5サイクルで示しているが、サイクル数は任意である。

0147

次に、プロセッサ230は、読み出し実行を指示するコマンド“30h”を出力すると共に、コマンドラッチイネーブル信号CLEを“H”レベルにしてアサートする。

0148

コマンド“30h”に応答して、メモリ100は、ノーマルモードで読み出し動作を開始し、ビジー状態となる(RBn=“L”)。

0149

読み出し動作が完了すると、メモリ100は、レディ状態となり、レディ/ビジー信号RBnを“H”レベルに復帰させる。

0150

プロセッサ230は、“H”レベルのレディ/ビジー信号RBnを受信すると、リードイネーブル信号REnをトグルして、メモリ100から読み出しデータ“RD”を読み出す。

0151

次に、束ねモードのコマンドシーケンスについて説明する。以下では、図16と異なる点を中心に説明する。

0152

図17に示すように、まず、プロセッサ230は、読み出し動作における束ねモードを指示するプレフィックスコマンド“YYh”をメモリ100に出力するとともに、コマンドラッチイネーブル信号CLEを“H”レベルにしてアサートする。以降のプロセッサ230の動作は、図16のコマンドシーケンスと同じである。

0153

コマンド“YYh”及び“30h”に応答して、メモリ100は、束ねモードで読み出し動作を実行する。

0154

1.4.3メモリにおける読み出し動作
次に、メモリ100における読み出し動作について、図18を用いて説明する。

0155

図18に示すように、まず、メモリ100は、コントローラ200から読み出し命令を受信する(ステップS111)。

0156

プレフィックスコマンド“YYh”を受信していない場合(ステップS112_No)、すなわちノーマルモードの読み出し命令を受信した場合、シーケンサ15は、ノーマルモードを選択する(ステップS113)。

0157

プレフィックスコマンド“YYh”を受信した場合(ステップS112_Yes)、すなわち束ねモードの書き込み命令を受信した場合、シーケンサ15は、束ねモードを選択する(ステップS114)。

0158

次に、シーケンサ15は、読み出し動作を実行する(ステップS115)。ノーマルモードが選択されている場合、ロウデコーダ19A及び19Bは、選択ブロックBLKのワード線WLa0〜WLa7またはWLb0〜WLb0のいずれかに読み出し電圧を印加する。また、束ねモードが選択されている場合、ロウデコーダ19A及び19Bは、選択ブロックBLKのワード線WLa0〜WLa7のいずれかと、同層に設けられたワード線WLb0〜WLb0のいずれかに読み出し電圧を印加する。より具体的には、例えば、ロウデコーダ19A及び19Bは、選択ブロックBLKのワード線WLa0及びWLb0に読み出し電圧を印加する。

0159

シーケンサ15は、リードイネーブル信号REnに応じて、読み出しデータを出力する(ステップS116)。

0160

1.4.4読み出し動作時の各配線の電圧
次に、読み出し動作時の各配線の電圧について、図19図21を用いて説明する。図19は、読み出し動作時に各配線に印加される電圧の一例を示している。図20は、ノーマルモードにおける各配線の電圧を示し、図21は、束ねモードにおける各配線の電圧を示している。図19図21の例は、ノーマルモードにおいて、ストリングユニットSU0のワード線WLa3が選択され、束ねモードにおいて、ストリングユニットSU0のワード線WLa3及びWLb3が選択される場合を示している。なお、他のワード線WLが選択された場合も同様である。

0161

以下の説明では、説明を簡便にするためにワード線WL及びメモリセルトランジスタMCの番号に変数iを用いる。変数iは、例えばコントローラ200が備えるカウンタ(不図示)によって保持される変数であり、コントローラ200の制御によってインクリメントされる。

0162

図19に示すように、ノーマルモードにおいてワード線WLa3(WLai;i=3)が選択されている場合、ロウデコーダ19Aは、選択メモリストリングMSaにおいて、選択ワード線WLa3に読み出し電圧VCGRVを印加し、非選択ワード線WLa0〜WLa2及びWLa4〜WLa7に電圧READをそれぞれ印加する。電圧VCGRVは、読み出し対象データ閾値電圧レベルに応じた電圧である。電圧VREADは、メモリセルトランジスタMCの閾値電圧によらず、メモリセルトランジスタMCをオン状態にする電圧である。電圧VCGRVと電圧VREADとは、VCGRV<VREADの関係にある。

0163

ロウデコーダ19Bは、非選択メモリストリングMSbにおいて、ワード線WLa3と同層に設けられているワード線WLb3(WLbi)、下層に設けられているワード線WLb2(WLb(i−1))、及び上層に設けられているワード線WLb4(WLb(i+1))に、例えば負電圧VBBを印加する。すなわち、非選択メモリストリングMSbにおいて、ワード線WLb(i−1)、WLbi、及びWLb(i+1)に、負電圧VBBが印加される。負電圧VBBは、メモリセルトランジスタMCの閾値電圧によらず、メモリセルトランジスタMCをカットオフ状態にする電圧である。読み出し動作においては、誤読み出しを防止するため、非選択メモリストリングMSbのワード線WLb(i−1)、WLbi、及びWLb(i+1)に対応するメモリセルトランジスタMCb(i−1)、MCbi、及びMCb(i+1)がオフ状態とされる。

0164

なお、非選択メモリストリングMSbのワード線WLb(i−1)、WLbi、及びWLb(i+1)に印加される電圧は負電圧でなくてもよい。メモリセルトランジスタMCb(i−1)、MCbi、及びMCb(i+1)がオフ状態とされる電圧であればよい。更に、オフ状態とされる非選択メモリストリングMSbのメモリセルトランジスタMCbの個数は任意であり、同層の非選択メモリセルトランジスタMCbiが含まれていればよい。例えば、非選択メモリストリングMSbのメモリセルトランジスタMCb0〜MCb7がオフ状態とされていてもよい。

0165

また、ロウデコーダ19Bは、他の非選択ワード線WLb0、WLb1、及びWLb5〜WLb7に、電圧VREADを印加する。

0166

更に、ロウデコーダ19A及び19Bは、選択ゲート線SGDa0及びSGDb0、並びに選択ゲート線SGSa及びSGSbに、電圧VSGをそれぞれ印加する。電圧VSGは、選択トランジスタSTa1、STb1、STa2、及びSTb2をオン状態にする電圧である。

0167

次に、束ねモードについて説明する。

0168

束ねモードにおいて、ワード線WLa3及びWLb3が選択されている場合、ロウデコーダ19A及び19Bは、選択ワード線WLa3及びWLb3に読み出し電圧VCGRVをそれぞれ印加する。また、ロウデコーダ19Aは、非選択ワード線WLa0〜WLa2及びWLa4〜WLa7に電圧VREADをそれぞれ印加する。ロウデコーダ19Bは、非選択ワード線WLb0〜WLb2及びWLb4〜WLb7に電圧READをそれぞれ印加する。

0169

更に、ノーマルモードと同様に、ロウデコーダ19A及び19Bは、選択ゲート線SGDa0及びSGDb0、並びに選択ゲート線SGSa及びSGSbに、電圧VSGをそれぞれ印加する。

0170

次に、ノーマルモードにおける各配線の電圧について詳細に説明する。

0171

図20に示すように、時刻t0において、ロウデコーダ19A及び19Bは、選択ストリングユニットSU0に対応する選択ゲート線SGDa0及びSGDb0に電圧VSGを印加し、非選択ストリングユニットSU1〜SU3に対応する選択ゲート線SGDa1〜SGDa3及びSGDb1〜SGDb3に電圧VSSを印加する。これにより、選択ストリングユニットSU0の選択トランジスタSTa1及びSTb1はオン状態とされ、非選択ストリングユニットSU1〜SU3の選択トランジスタSTa1及びSTb1はオフ状態とされる。

0172

また、ロウデコーダ19A及び19Bは、選択ゲート線SGS(SGSa及びSGSb)に電圧VSGを印加する。これにより、ストリングユニットSU0〜SU3の選択トランジスタSTa2及びSTb2はオフ状態とされる。

0173

ロウデコーダ19Aは、選択ワード線WL(WLai;例えばi=3)に、読み出し電圧VCGRVを印加する。これにより、選択メモリセルトランジスタMCaiの閾値電圧が電圧VCGRVより低い場合、メモリセルトランジスタMCaiはオン状態とされ、閾値電圧が電圧VCGRV以上の場合、メモリセルトランジスタMCaiはオフ状態とされる。

0174

ロウデコーダ19Bは、非選択ワード線WLb(i−1)、WLbi、及びWLb(i+1)に、負電圧VBBをそれぞれ印加する。これにより、メモリセルトランジスタMCb(i−1)、MCbi、及びMCb(i+1)はオフ状態とされる。

0175

更に、ロウデコーダ19A及び19Bは、他の非選択ワード線WL(WLa0〜WLa2、WLa4〜WLa7、WLb0、WLb1、及びWLb5〜WLb7)に、電圧VREADをそれぞれ印加する。これにより、メモリセルトランジスタMCa0〜MCa2、MCa4〜MCa7、MCb0、MCb1、及びMCb5〜MCb7は、オン状態とされる。

0176

時刻t1において、センスアンプ21は、読み出し対象となるビット線BLに電圧VBLRDを印加し、読み出し対象ではないビット線BLに電圧VCELSRCを印加する。ソース線SLには、電圧VCELSRCが印加される。電圧VBLRDは、読み出し対象のビット線BLに印加される電圧である。電圧VCELSRCは、ソース線SL及び読み出し対象ではないビット線BLに印加される電圧である。電圧VBLRDと電圧VCELSRCとは、VBLRD>VCELSRC(>VSS)の関係にある。

0177

時刻t1〜t2の間、センスアンプ21において、データが読み出される。そして、時刻t2において、リカバリ動作が行われ、各配線の電圧がリセットされる。

0178

次に、束ねモードにおける各配線の電圧について詳細に説明する。以下では、図20のノーマルモードと異なる点を中心に説明する。

0179

図21に示すように、時刻t0において、ロウデコーダ19A及び19Bは、選択ワード線WL(WLai及びWLbi;例えばi=3)に、読み出し電圧VCGRVを印加する。これにより、選択メモリセルトランジスタMCai及びMCbiの閾値電圧が電圧VCGRVより低い場合、メモリセルトランジスタMCai及びMCbiはオン状態とされ、閾値電圧が電圧VCGRV以上の場合、メモリセルトランジスタMCai及びMCbiはオフ状態とされる。

0180

また、ロウデコーダ19A及び19Bは、非選択ワード線WL(WLa0〜WLa2、WLa4〜WLa7、WLb0〜WLb2、及びWLb4〜WLb7)に、電圧VREADをそれぞれ印加する。これにより、メモリセルトランジスタMCa0〜MCa2、MCa4〜MCa7、MCb0〜MCb2、及びMCb4〜MCb7は、オン状態とされる。

0181

他の動作は、ノーマルモードと同様である。

0182

1.5 本実施形態に係る効果
本実施形態に係る構成であれば、記憶容量の低減を抑制できる。本効果につき詳述する。

0183

例えば、メモリピラーMPが同層にある2つのワード線WLに接し、1つのメモリピラーMPに対して同層に2つのメモリセルトランジスタMCが設けられているツインセル構造を有するNAND型フラッシュメモリがある。ツインセル構造を有するNAND型フラッシュメモリでは、例えば製造のバラつき等により、同層に設けられた2つのワード線WL間に配線ショートが発生すると、メモリセルトランジスタMCの書き込み動作及び読み出し動作が正常にできなくなる。このため、同層ワード線WL間に配線ショートが発生したブロックBLKは、使用不可とされる(以下、「バッドブロック」と表記する)。この結果、メモリ100の実効的な記憶容量が低減する。

0184

これに対し、本実施形態に係る構成であれば、書き込み動作及び読み出し動作において、ノーマルモードと束ねモードの2つの動作モードを有する。ノーマルモードでは、1つのブロックBLKにおいて同層に設けられた2つのワード線WLのいずれか一方を選択できる。すなわち、ツインセル構造の一方のメモリセルトランジスタMCを選択できる。また、束ねモードでは、1つのブロックBLKにおいて同層に設けられた2つのワード線WLの両方を選択できる。すなわち、ツインセルの2つのメモリセルトランジスタMCを選択できる。これにより、同層のワード線WL間に配線ショートが発生したブロックBLKにおいては、束ねモードを選択して、書き込み動作及び読み出し動作を実行させることができる。この結果、同層のワード線WL間に配線ショートが発生したブロックBLKをバッドブロックとせずに使用できるため、メモリ100の実効的な記憶容量の低減を抑制できる。

0185

更に、本実施形態に係る構成であれば、束ねモードでデータを保持することにより、同層のワード線WL間に配線ショートが発生しても誤読み出しを抑制できる。よって、半導体記憶装置の信頼性を向上させることができる。

0186

更に、本実施形態に係る構成であれば、同層のワード線WL間に配線ショートが発生したブロックBLKについては束ねモードで使用することによりバッドブロック化救済できるため、例えば、メモリ100の製造検査において、チップ不良率を低減できる。よって、製造歩留まりの低下を抑制できる。

0187

2.第2実施形態
次に、第2実施形態について説明する。第2実施形態では、ノーマルモードと束ねモードの設定方法について、3つの例を示す。以下、第1実施形態と異なる点を中心に説明する。

0188

2.1 第1例
まず、第1例について説明する。第1例では、出荷前検査の結果から動作モードを設定する場合について、図22を用いて説明する。図22は、製品の出荷前検査の結果と動作モードの関係を示すテーブルである。

0189

図22に示すように、製品の出荷前検査として、各ブロックBLKにおいて、例えば、ワード線WLa0及びWLb0のような同層のワード線WLに発生した配線ショート(以下、「同層間ショート」とも表記する)と、例えば、ワード線WLa0及びWLa1のような異なる層のワード線WLに発生した配線ショート(以下、「異層間ショート」とも表記する)の検査を実施する。この結果、同層間ショート及び異層間ショートの検査をともにパスした場合、そのブロックBLKは、正常ブロックBLKと判定され、ノーマルモードで使用可能とされる。同層間ショートの検査をフェイルして、異層間ショートの検査をパスした場合、そのブロックBLKは、同層間ショートありと判定され、束ねモードで使用可能とされる。また、同層間ショートの検査結果に関わらず、異層間ショートの検査をフェイルした場合、そのブロックBLKは、使用不可と判定され、バッドブロック化される。

0190

これらの結果は、例えばメモリ100のメモリセルアレイ18の管理領域、またはシステム情報を保持するレジスタ等にブロックアドレス情報として書き込まれる。これにより、メモリ100は、製品出荷の段階で、各ブロックBLKにノーマルモード及び束ねモードのいずれかが割り当てられる。

0191

コントローラ200は、メモリ100から動作モードに関するブロックアドレス情報を読み出し、ブロックアドレス情報に基づいて動作モードの選択を行う。

0192

2.2 第2例
次に、第2例について説明する。第2例では、製品出荷後経時劣化の影響により、動作モードを決定する場合について、図23を用いて説明する。

0193

図23に示すように、メモリシステム1は、書き込み動作または読み出し動作を実行する(ステップS201)。

0194

書き込み動作または読み出し動作が正常に終了した場合(ステップS202_Yes)、ステップS203以降の処理は実行されない。

0195

書き込み動作または読み出し動作が正常に終了しなかった場合(ステップS202_No)、より具体的には、例えば、書き込み動作においてプログラムループの回数が上限回数に達した場合、または読み出し動作において読み出しデータのエラービット数がECC処理により訂正可能なビット数を超えた場合等に、プロセッサ230は、ワード線WL間のショートチェックを実行する(ステップS203)。例えば、異層間の配線ショートチェックでは、偶数ワード線WL0、WL2、WL4、及びWL6と奇数ワード線WL1、WL3、WL5、及びWL7とで異なる電圧を印加して、配線ショートの有無を確認する。また、例えば、同層間の配線ショートチェックでは、同層のワード線WLaとワード線WLbとで異なる電圧を印加して、配線ショートの有無を確認する。

0196

異層間の配線ショートがある場合(ステップS204_Yes)、プロセッサ230は、対象のブロックBLKをバッドブロック化し使用不可にする(ステップS206)。より具体的には、プロセッサ230は、対象ブロックBLKに救済可能な有効データがあれば、他のブロックBLKにデータを移動させた後、バッドブロック化に関するパラメータ情報をメモリ100に送信する。メモリ100は、パラメータ情報に基づいてブロックアドレス情報(ブロックBLKへの動作モードの割り当ての変更)を更新する。

0197

異層間の配線ショートがない場合(ステップS204_No)、同層間の配線ショートのチェック結果を確認する。

0198

同層間の配線ショートがない場合(ステップS205_No)、プロセッサ230は、ノーマルモードを選択する(ステップS207)。対象ブロックBLKは、ノーマルモードで使用されているため、プロセッサ230によるブロックアドレス情報の更新は、行われない。

0199

同層間の配線ショートがある場合(ステップS205_Yes)、プロセッサ230は、束ねモードを選択する(ステップS208)。より具体的には、プロセッサ230は、対象ブロックBLKをノーマルモードで使用していた場合、救済可能な有効データがあれば、他のブロックBLKにデータを移動させた後、束ねモードに関するパラメータ情報をメモリ100に送信する。メモリ100は、パラメータ情報に基づいてブロックアドレス情報を更新する。また、対象ブロックBLKを束ねモードで使用していた場合、プロセッサ230によるブロックアドレス情報の更新は、行われない。

0200

2.3 第3例
次に、第3例について説明する。第3例では、データに応じて、動作モードを選択する場合について説明する。

0201

例えば、メモリセルアレイ18のユーザ領域に対応するブロックBLKはノーマルモードに対応し、管理領域に対応するブロックBLKは束ねモードに対応するように、各ブロックにノーマルモード及び束ねモードのいずれかを割り当てておく。

0202

これにより、例えば、プロセッサ230は、ユーザ領域に対応するブロックBLKにおいて書き込み動作及び読み出し動作を実行する場合、ノーマルモードを選択し、管理領域に対応するブロックBLKにおいて書き込み動作及び読み出し動作を実行する場合、束ねモードを選択する。

0203

なお、ノーマルモードと束ねモードを割り当てるブロックBLKは任意に設定可能である。

0204

2.4 本実施形態に係る効果
本実施形態を第1実施形態に適用できる。なお、第1例〜第3例のうち、複数を組み合わせて第1実施形態に適用してもよい。

0205

更に、本実施形態の第1例に係る構成であれば、製品出荷検査におけるバッドブロックの発生頻度が低減されるため、製品歩留まりの低下を抑制できる。

0206

更に、本実施形態の第2例に係る構成であれば、製品の経時劣化によるバッドブロックの増加を抑制できる。よって、使用中の製品における実効的な記憶容量の低減を抑制できる。

0207

更に、本実施形態の第3例に係る構成であれば、ワード線WLの同層間ショートが発生していないブロックBLKにおいても、束ねモードを適用できる。束ねモードに対応しているブロックBLKでは、同層間ショートが発生しても、誤読み出しを抑制できるため、データの信頼性を向上させることができる。

0208

3.第3実施形態
次に、第3実施形態について説明する。第3実施形態では、メモリ100が動作モードを選択する場合について説明する。以下、第1実施形態と異なる点を中心に説明する。

0209

3.1書き込み動作
3.1.1 書き込み動作の全体の流れ
まず、書き込み動作の全体の流れについて説明する。本実施形態では、プロセッサ230は、ホスト機器2から書き込み要求を受信すると、第1実施形態の図9のステップS11における動作モードの選択を行わずに、書き込み命令をメモリ100に送信する。より具体的には、プロセッサ230は、第1実施形態の図10で説明したコマンドシーケンスをメモリ100に送信する。

0210

3.1.2メモリにおける書き込み動作
次に、メモリ100における書き込み動作について、図24を用いて説明する。

0211

図24に示すように、まず、メモリ100は、コントローラ200から書き込み命令を受信する(ステップS101)。シーケンサ15は、例えば管理領域に保存されているブロックアドレス情報を参照して、コントローラ200から受信したアドレスADD(ブロックアドレス)を確認する。

0212

選択ブロックBLKがノーマルモード対応ブロックBLKである場合(ステップS120_Yes)、シーケンサ15は、ノーマルモードを選択する(ステップS103)。

0213

他方で、選択ブロックBLKが束ねモード対応ブロックBLKである場合(ステップS120_No)、シーケンサ15は、束ねモードを選択する(ステップS104)。

0214

ステップS105以降の動作は、第1実施形態の図12と同様である。

0215

3.2読み出し動作
3.2.1 読み出し動作の全体の流れ
次に、読み出し動作の全体の流れについて説明する。本実施形態では、プロセッサ230は、ホスト機器2から読み出し要求を受信すると、第1実施形態の図15のステップS21における動作モードの選択を行わずに、読み出し命令をメモリ100に送信する。より具体的には、プロセッサ230は、第1実施形態の図16で説明したコマンドシーケンスをメモリ100に送信する。

0216

3.2.2メモリにおける読み出し動作
次に、メモリ100における読み出し動作について、図25を用いて説明する。

0217

図25に示すように、まず、メモリ100は、コントローラ200から読み出し命令を受信する(ステップS111)。シーケンサ15は、例えば管理領域に保存されているブロックアドレス情報を参照して、コントローラ200から受信したアドレスADD(ブロックアドレス)を確認する。

0218

選択ブロックBLKがノーマルモード対応ブロックBLKである場合(ステップS130_Yes)、シーケンサ15は、ノーマルモードを選択する(ステップS113)。

0219

選択ブロックBLKが束ねモード対応ブロックBLKである場合(ステップS130_No)、シーケンサ15は、束ねモードを選択する(ステップS114)。

0220

次に、第1実施形態の図18と同様に、シーケンサ15は、読み出し動作を実行する(ステップS115)。

0221

3.3 本実施形態に係る効果
本実施形態に係る構成であれば、第1実施形態と同様の効果が得られる。

0222

なお、第2実施形態と第3実施形態とを組み合わせてもよい。

0223

4.変形例
上記実施形態に係るメモリシステムは、半導体記憶装置(100)と、半導体記憶装置を制御するコントローラ(200)とを含む。半導体記憶装置は、第1方向(Z方向)に積層された複数の第1配線層(31;WLa)と、第1方向に交差する第2方向(Y方向)において複数の第1配線層のうちのいずれかと離れてそれぞれ配置された複数の第2配線層(31;WLb)と、複数の第1配線層と複数の第2配線層との間に設けられ、第1方向(Z方向)に延伸する半導体ピラー(48)と、複数の第1配線層と半導体ピラーとの間に配置される第1電荷蓄積層(46)と、複数の第2配線層と半導体ピラーとの間に配置される第2電荷蓄積層(46)と、複数の第1配線層の一つと複数の第2配線層のうちの対応する一つとを独立に選択する第1モード(ノーマルモード)の制御と、複数の第1配線層の一つと複数の第2配線層のうちの対応する一つとを一括に選択する第2モード(束ねモード)の制御を行うことが可能な制御部(15)とを含む。コントローラは、半導体記憶装置の制御部を制御して、第1モードの制御または第2モードの制御を行わせる。

0224

上記実施形態を適用することにより、記憶容量の低減を抑制できるメモリシステムを提供できる。

0225

なお、実施形態は上記説明した形態に限定されるものではなく、種々の変形が可能である。

0226

例えば、上記実施形態では、1つのメモリピラーMPに対応するメモリセルトランジスタMCが、同層に2つ設けられているツインセル構造について説明したが、これに限定されない。例えば、1つのメモリピラーMPに対応するメモリセルトランジスタMCが、同層に4つ設けられていてもよい。すなわち、メモリピラーMPが同層に設けられた4つのワード線WLと接していてもよい。

0227

また、上記実施形態では、第2動作モードにおいて、選択されたワード線WLaとWLb(例えば、図13におけるワード線WLa3及びWLb3)に同じ電圧VPGMが印加されているが、選択ワード線WLaに印加される電圧と選択ワード線WLbに印加される電圧とは、製造上または設計上のバラつきによる誤差を含んでいてもよい。

0228

また、上記実施形態における「接続」とは、間に例えばトランジスタあるいは抵抗等、他の何かを介在させて間接的に接続されている状態も含む。

0229

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

0230

1…メモリシステム、2…ホスト機器、10…入出力回路、11…ロジック制御回路、12…ステータスレジスタ、13…アドレスレジスタ、14…コマンドレジスタ、15…シーケンサ、16…レディ/ビジー回路、17…電圧発生回路、18…メモリセルアレイ、19A、19B…ロウデコーダ、20A、20B…ロウドライバ、21…センスアンプ、22…データレジスタ、23…カラムデコーダ、30、30a、30b、31、31a、31b、32、42、54…配線層、40…半導体基板、41、43、51、53…絶縁層、45…ブロック絶縁膜、46…電荷蓄積層、47…トンネル絶縁膜、48…半導体層、49…コア層、50…キャップ層、51…絶縁層、52…コンタクトプラグ、100…メモリ、200…コントローラ、210…ホストインターフェイス回路、220…内蔵メモリ、230…プロセッサ、240…バッファメモリ、250…NANDインターフェイス回路、260…ECC回路。

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