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技術 磁気記憶装置

出願人 株式会社東芝
発明者 高谷聡與田博明藤田忍
出願日 2018年9月14日 (2年2ヶ月経過) 出願番号 2018-172183
公開日 2020年3月26日 (7ヶ月経過) 公開番号 2020-047313
状態 未査定
技術分野 静的磁気メモリ ホール/MR素子 MRAM・スピンメモリ技術
主要キーワード 誘導磁気 異方向性 スピンホール 中間配線 自己参照 磁気抵抗変化素子 半導体部材 合成ベクトル
関連する未来課題
重要な関連分野

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図面 (20)

課題

記憶密度の向上が可能な磁気記憶装置を提供する。

解決手段

磁気記憶装置は、第1配線と、第2配線と、第3配線と、前記第1配線と前記第3配線との間、及び、前記第2配線と前記第3配線との間に設けられた第4配線と、前記第4配線と前記第3配線との間に設けられた第5配線と、前記第4配線と前記第5配線の間に設けられた第1導電部材と、前記第1導電部材の第1部分と前記第1配線に接続された第1半導体部材と、前記第1導電部材の第2部分と前記第2配線に接続された第2半導体部材と、前記第3配線に接続された第3半導体部材と、前記第1導電部材における前記第1部分と前記第2部分との間の第3部分と前記第3半導体部材に接続された第1素子と、を備えた磁気記憶装置。

概要

背景

磁気記憶装置において、記憶密度の向上が望まれる。

概要

記憶密度の向上が可能な磁気記憶装置を提供する。磁気記憶装置は、第1配線と、第2配線と、第3配線と、前記第1配線と前記第3配線との間、及び、前記第2配線と前記第3配線との間に設けられた第4配線と、前記第4配線と前記第3配線との間に設けられた第5配線と、前記第4配線と前記第5配線の間に設けられた第1導電部材と、前記第1導電部材の第1部分と前記第1配線に接続された第1半導体部材と、前記第1導電部材の第2部分と前記第2配線に接続された第2半導体部材と、前記第3配線に接続された第3半導体部材と、前記第1導電部材における前記第1部分と前記第2部分との間の第3部分と前記第3半導体部材に接続された第1素子と、を備えた磁気記憶装置。

目的

本発明の実施形態は、記憶密度の向上が可能な磁気記憶装置を提供する

効果

実績

技術文献被引用数
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牽制数
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請求項1

第1配線と、第2配線と、第3配線と、前記第1配線と前記第3配線との間、及び、前記第2配線と前記第3配線との間に設けられた第4配線と、前記第4配線と前記第3配線との間に設けられた第5配線と、前記第4配線と前記第5配線の間に設けられた第1導電部材と、前記第1導電部材の第1部分と前記第1配線に接続された第1半導体部材と、前記第1導電部材の第2部分と前記第2配線に接続された第2半導体部材と、前記第3配線に接続された第3半導体部材と、前記第1導電部材における前記第1部分と前記第2部分との間の第3部分と前記第3半導体部材に接続された第1素子と、を備えた磁気記憶装置

請求項2

前記第4配線及び前記第5配線に電位を供給する駆動回路をさらに備え、前記駆動回路と前記第1導電部材との間において、前記第5配線が前記第4配線に接続されている請求項1記載の磁気記憶装置。

請求項3

前記第1配線と前記第3配線との間、及び、前記第2配線と前記第3配線との間に設けられた第6配線と、前記第6配線と前記第3配線との間に設けられた第7配線と、前記第6配線と前記第7配線との間に設けられた第2導電部材と、前記第2導電部材の第4部分と前記第1配線に接続された第4半導体部材と、前記第2導電部材の第5部分と前記第2配線に接続された第5半導体部材と、前記第3配線に接続された第6半導体部材と、前記第2導電部材における前記第4部分と前記第5部分との間の第6部分と前記第3半導体部材に接続された第2素子と、をさらに備えた請求項1または2に記載の磁気記憶装置。

請求項4

前記第4配線と前記第5配線が並ぶ第1方向に沿って、前記第4配線は前記第1配線と前記第6配線の間に設けられており、前記第7配線は前記第5配線と前記第3配線の間に設けられている請求項3記載の磁気記憶装置。

請求項5

第1配線と、第2配線と、前記第1配線と前記第2配線との間に設けられた第3配線と、第4配線と、第5配線と、前記第1配線と前記第4配線との間、及び、前記第2配線と前記第5配線との間に設けられた第6配線と、前記第6配線と前記第4配線との間、及び、前記第6配線と前記第5配線との間に設けられた第7配線と、前記第6配線と前記第7配線との間に設けられた第1導電部材と、前記第1導電部材の第1部分と前記第1配線に接続された第1半導体部材と、前記第1導電部材の第2部分と前記第2配線に接続された第2半導体部材と、前記第1導電部材における前記第1部分と前記第2部分との間の第3部分と前記第3配線に接続された第3半導体部材と、前記第4配線に接続された第4半導体部材と、前記第5配線に接続された第5半導体部材と、前記第1導電部材における前記第1部分と前記第3部分との間の第4部分と、前記第4半導体部材に接続された第1素子と、前記第1導電部材における前記第2部分と前記第3部分との間の第5部分と、前記第5半導体部材に接続された第2素子と、を備えた磁気記憶装置。

請求項6

前記第6配線及び前記第7配線に電位を供給する駆動回路をさらに備え、前記駆動回路と前記第1導電部材との間において、前記第7配線が前記第6配線に接続されている請求項5記載の磁気記憶装置。

請求項7

前記第1配線と前記第4配線との間、及び、前記第2配線と前記第5配線との間に設けられた第8配線と、前記第8配線と前記第4配線との間、及び、前記第8配線と前記第5配線との間に設けられた第9配線と、第2導電部材と、前記第2導電部材の第6部分と前記第1配線に接続された第6半導体部材と、前記第2導電部材の第7部分と前記第2配線に接続された第7半導体部材と、前記第2導電部材における前記第6部分と前記第7部分との間の第8部分と前記第3配線に接続された第8半導体部材と、前記第4配線に接続された第9半導体部材と、前記第5配線に接続された第10半導体部材と、前記第2導電部材における前記第6部分と前記第8部分との間の第9部分と、前記第4配線に接続された第3素子と、前記第2導電部材における前記第7部分と前記第8部分との間の第10部分と、前記第5配線に接続された第4素子と、をさらに備えた請求項5または6に記載の磁気記憶装置。

請求項8

前記第6配線と前記第7配線が並ぶ第1方向に沿って、前記第6配線は、前記第1配線と前記第8配線の間に設けられており、前記第9配線は、前記第4配線と前記第7配線の間に設けられている請求項7記載の磁気記憶装置。

技術分野

0001

本発明の実施形態は、磁気記憶装置に関する。

背景技術

0002

磁気記憶装置において、記憶密度の向上が望まれる。

先行技術

0003

特開2017−059679号公報

発明が解決しようとする課題

0004

本発明の実施形態は、記憶密度の向上が可能な磁気記憶装置を提供する。

課題を解決するための手段

0005

実施形態に係る磁気記憶装置は、第1配線と、第2配線と、第3配線と、前記第1配線と前記第3配線との間、及び、前記第2配線と前記第3配線との間に設けられた第4配線と、前記第4配線と前記第3配線との間に設けられた第5配線と、前記第4配線と前記第5配線の間に設けられた第1導電部材と、前記第1導電部材の第1部分と前記第1配線に接続された第1半導体部材と、前記第1導電部材の第2部分と前記第2配線に接続された第2半導体部材と、前記第3配線に接続された第3半導体部材と、前記第1導電部材における前記第1部分と前記第2部分との間の第3部分と前記第3半導体部材に接続された第1素子と、を備えた磁気記憶装置。

図面の簡単な説明

0006

第1の実施形態に係る磁気記憶装置のメモリセルを示す図である。
第1の実施形態に係る磁気記憶装置を示す回路図である。
図2一部拡大図である。
第1の実施形態に係る磁気記憶装置を示す斜視図である。
第1の実施形態に係る磁気記憶装置を示す断面図である。
第1の実施形態に係る磁気記憶装置を示す平面図である。
第1の実施形態の変形例に係る磁気記憶装置を示す斜視図である。
第1の実施形態の変形例に係る磁気記憶装置を示す断面図である。
第1の実施形態の変形例に係る磁気記憶装置を示す平面図である。
第2の実施形態に係る磁気記憶装置のメモリセルを示す図である。
第2の実施形態に係る磁気記憶装置を示す斜視図である。
第2の実施形態に係る磁気記憶装置を示す断面図である。
第2の実施形態に係る磁気記憶装置を示す平面図である。
第2の実施形態の変形例に係る磁気記憶装置を示す斜視図である。
第2の実施形態の変形例に係る磁気記憶装置を示す断面図である。
第2の実施形態の変形例に係る磁気記憶装置を示す平面図である。
第3の実施形態に係る磁気記憶装置のメモリセルを示す図である。
第3の実施形態に係る磁気記憶装置を示す斜視図である。
第3の実施形態に係る磁気記憶装置を示す断面図である。
第3の実施形態に係る磁気記憶装置を示す平面図である。
第3の実施形態の変形例に係る磁気記憶装置を示す斜視図である。
第3の実施形態の変形例に係る磁気記憶装置を示す断面図である。
第3の実施形態の変形例に係る磁気記憶装置を示す平面図である。
第3の実施形態の変形例に係る磁気記憶装置を示す平面図である。
第4の実施形態に係る磁気記憶装置のメモリセルを示す図である。
第4の実施形態に係る磁気記憶装置を示す斜視図である。
第4の実施形態に係る磁気記憶装置を示す断面図である。
第4の実施形態に係る磁気記憶装置を示す平面図である。
第4の実施形態の変形例に係る磁気記憶装置を示す斜視図である。
第4の実施形態の変形例に係る磁気記憶装置を示す断面図である。
第4の実施形態の変形例に係る磁気記憶装置の各層を示す平面図である。
第5の実施形態に係る磁気記憶装置のメモリセルを示す図である。
第5の実施形態に係る磁気記憶装置を示す斜視図である。
第5の実施形態に係る磁気記憶装置を示す断面図である。
第5の実施形態に係る磁気記憶装置を示す平面図である。
第5の実施形態の変形例に係る磁気記憶装置を示す斜視図である。
第5の実施形態の変形例に係る磁気記憶装置を示す断面図である。
第5の実施形態の変形例に係る磁気記憶装置を示す平面図である。
第5の実施形態の変形例に係る磁気記憶装置を示す平面図である。
第6の実施形態に係る磁気記憶装置を例示する模式図である。
第6の実施形態に係る磁気記憶装置の動作を例示する模式図である。
第6の実施形態に係る磁気記憶装置の動作を例示する模式図である。
第6の実施形態に係る磁気記憶装置の特性を例示するグラフ図である。

実施例

0007

以下に、本発明の各実施の形態について図面を参照しつつ説明する。
図面は模式的または概念的なものであり、各部分の厚さと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。

0008

(第1の実施形態)
図1は、本実施形態に係る磁気記憶装置の1つのメモリセルを示す図である。
図2は、本実施形態に係る磁気記憶装置を示す回路図である。
図3は、図2の一部拡大図である。
図4は、本実施形態に係る磁気記憶装置を示す斜視図である。
図5は、本実施形態に係る磁気記憶装置を示す断面図である。
図6(a)〜(f)は、本実施形態に係る磁気記憶装置の各層を示す平面図である。
図6(a)〜(f)においては、図6(a)から図6(f)に向かって、描かれている層が1層ずつ増えている。後述する同様な図についても、同じである。

0009

先ず、本実施形態に係る磁気記憶装置を概略的に説明する。
図1に示すように、本実施形態に係る磁気記憶装置1においては、短冊状の第1導電部材24が設けられている。第1導電部材24はSO(Spin Orbit)層である。第1導電部材24の一方の端部である第1部分24aが縦型トランジスタ27aを介してソース線としての第1配線21aに接続されており、他方の端部である第2部分24bが縦型トランジスタ27bを介してソース線としての第2配線21bに接続されている。縦型トランジスタ27a及び27bは共通の第4配線25(ワード線)により駆動される。また、磁気記憶装置1においては、磁気抵抗変化素子、例えば、MTJ(Magnetic Tunnel Junction:磁気トンネル接合)素子として、第1素子30が設けられている。第1素子30の一端は第1導電部材24の中央部である第3部分24cに接続されている。第1素子30の他端は縦型トランジスタ33を介して第3配線23(ビット線)に接続されている。このトランジスタは第5配線31(ワード線)により駆動される。第4配線25と第5配線31は同じ論理で駆動される。

0010

そして、縦型トランジスタ27a及び27b、第1導電部材24、第1素子30、及び、縦型トランジスタ33により、メモリセル10aが構成されている。メモリセル10aは第1配線21a及び第2配線21b(以下、総称して「ソース線21」ともいう)と第3配線23との間に設けられている。メモリセル10aにおいては、縦型トランジスタ27a及び27bと縦型トランジスタ33との間に、第1導電部材24及び第1素子30が設けられている。このように、第1導電部材24及び第1素子30から見て、縦型トランジスタ27a及び27bと縦型トランジスタ33は相互に反対側に配置されている。縦型トランジスタ27a、27b、33は、MOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor:金属酸化物半導体電界効果トランジスタ)である。

0011

このように、本実施形態に係る磁気記憶装置1においては、1つのメモリセル10aを駆動する3つのトランジスタを第1導電部材24及び第1素子30の両側に分けて配置し、且つ、各トランジスタを縦型のトランジスタとすることにより、各メモリセル10aが占める面積縮小し、高密度化を図ることができる。

0012

次に、本実施形態に係る磁気記憶装置1を、回路面から説明する。
図2及び図3に示すように、磁気記憶装置1においては、メモリアレイ10、ビット線・ソース線駆動回路11、センスアンプ12、及び、ワード線を駆動する駆動回路13が設けられている。メモリアレイ10においては、複数のメモリセル10aがマトリクス状に配列されている。ビット線・ソース線駆動回路11は、第1配線21a及び第2配線21b、並びに、第3配線23に対して所定の電位を出力する。センスアンプ12は、第3配線23とソース線21の間の抵抗値を検出する。駆動回路13は、第4配線25及び第5配線31に所定の電位を出力することにより、縦型トランジスタのオンオフを制御する。

0013

次に、本実施形態に係る磁気記憶装置1のデバイスとしての構成を説明する。
図4図5図6(a)に示すように、磁気記憶装置1においては、ソース線21aとソース線21bが交互に且つ等間隔で配列されている。

0014

以下、本明細書においては、説明の便宜上、XYZ直交座標系を採用する。第1配線21a及び第2配線21bの配列方向、すなわち、第1配線21aから第2配線21bに向かう方向を「X方向」とし、第1配線21a及び第2配線21bが延びる方向を「Y方向」とし、X方向及びY方向に対して直交する方向を「Z方向」とする。なお、例えば、「第1配線21aがY方向に延びる」との文章は、第1配線21aがY方向に沿っており、第1配線21aのY方向おける長さが、X方向における長さ及びZ方向における長さよりも長いことをいう。他の配線及び他の方向についても同様である。

0015

図4図5図6(f)に示すように、第1配線21aと第2配線21bの間の領域22からZ方向に離隔した位置には、第3配線23が設けられている。第3配線23は複数本設けられており、X方向に沿って配列されている。各第3配線23はY方向に延びている。1対の第1配線21a及び第2配線21bに対して、1本の第3配線23が設けられている。

0016

磁気記憶装置1は、例えば、シリコン基板(図示せず)の表面に形成されている。シリコン基板と第1配線21a及び第2配線21bとの距離は、シリコン基板と第3配線23との距離よりも短い。

0017

図4図5図6(c)に示すように、第1配線21aと第3配線23との間、及び、第2配線21bと第3配線23との間には、第1導電部材24が設けられている。第1導電部材24は、X方向及びY方向に沿ってマトリクス状に配列されている。第1導電部材24の形状は、X方向を長手方向とする短冊状である。すなわち、第1導電部材24のX方向に沿う長さは、Y方向に沿う長さ及びZ方向に沿う長さよりも長い。第1配線21aと第1導電部材24との間、及び、第2配線21bと第1導電部材24との間には、第4配線25が設けられている。第4配線25はX方向に延び、Y方向に沿って例えば等間隔に配列されている。

0018

図5に示すように、本実施形態においては、第4配線25は、同一のXY平面上に配置されている。このため、任意の第4配線25の第3配線23側の面と第1配線21aとの距離D1は、その隣の第6配線25(ワード線)の第1配線21a側の面と第1配線21aとの距離D2よりも長い。すなわち、D1>D2である。換言すれば、第4配線と第6配線が並ぶ方向は、第1配線に沿う。

0019

図4図5図6(b)、図6(c)に示すように、第1配線21aと第1導電部材24の長手方向の第1部分24aの間には、第1半導体部材26aが設けられている。第1半導体部材26aの形状は、例えば、中心軸がZ方向に延びる円柱形であり、その一端は第1配線21aに接続されており、他端は第1導電部材24の第1部分24aに接続されている。同様に、第2配線21bと第1導電部材24の第2部分24bの間には、第2半導体部材26bが設けられている。第2半導体部材26bの形状は第1半導体部材26aの形状と同様である。第2半導体部材26bの一端は第2配線21b接続されており、他端は第1導電部材24の第2部分24bに接続されている。

0020

1つの第1導電部材24に接続された第1半導体部材26a及び第2半導体部材26bは、同じ第4配線25をZ方向に貫いている。但し、第1半導体部材26a及び第2半導体部材26bは、ゲート絶縁膜(図示せず)を介して、第4配線25から絶縁されている。これにより、第1半導体部材26aと第4配線25との交差部分には縦型トランジスタ27aが形成され、第2半導体部材26bと第4配線25との交差部分には縦型トランジスタ27bが形成される。

0021

第1導電部材24の第3部分24c、すなわち、第1部分24aと第2部分24bとの間の部分と、第3配線23との間には、第1素子30が設けられている。第1素子30の一端は、第1導電部材24の第3部分24cに接続されている。第1素子30は第1導電部材24と一対一で対応して設けられている。従って、第1素子30は、X方向及びY方向に沿ってマトリクス状に配列されている。第1素子30の構成及び動作は、後述の第6の実施形態において説明する。

0022

第1素子30と第3配線23との間には、第5配線31が設けられている。第5配線31はX方向に延び、Y方向に沿って例えば等間隔に配列されている。本実施形態においては、第5配線31は、同一のXY平面上に配置されている。このため、ある第5配線31の第3配線23側の面と第3配線23との距離D3は、その隣の第7配線31の第1配線21a側の面と第3配線23との距離D4よりも短い。すなわち、D3<D4である。換言すれば、第5配線と第7配線が並ぶ方向は、第3配線に沿う。各第4配線25と各第5配線31はZ方向に沿って配列されている。

0023

また、第1素子30と第3配線23との間には、第3半導体部材32が設けられている。第3半導体部材32の形状は、例えば、中心軸がZ方向に延びる円柱形であり、その一端は第1素子30に接続されており、他端は第3配線23に接続されている。第3半導体部材32は第5配線31をZ方向に貫いている。但し、第3半導体部材32は、ゲート絶縁膜(図示せず)を介して、第5配線31から絶縁されている。これにより、第3半導体部材32と第5配線31との交差部分には、縦型トランジスタ33が形成される。

0024

Y方向における第1素子30の長さは、第1導電部材24の幅、すなわち、Y方向の長さ以下である。また、第1導電部材24の幅は、第4配線25及び第5配線31の幅、すなわち、Y方向の長さよりも狭い。第4配線25の幅と第5配線31の幅は実質的に等しい。

0025

このように、第1素子30の一端は、第1導電部材24、縦型トランジスタ27a及び27bを介して、第1配線21a及び第2配線21bに接続可能となっている。一方、第1素子30の他端は、縦型トランジスタ33を介して、第3配線23に接続可能となっている。

0026

また、メモリアレイ10とワード線駆動回路13との間には、コンタクト35が設けられている。コンタクト35は、第5配線31を第4配線25に接続する。これにより、第4配線25及び第5配線31には、同じ電位が印加される。

0027

次に、本実施形態に係る磁気記憶装置1の動作について説明する。
駆動回路13が第4配線25及び第5配線31に対してオン電位を出力すると、縦型トランジスタ27a、27b、33がオン状態となる。この状態で、ビット線・ソース線駆動回路11が第1配線21aと第2配線21bとの間に所定の電流を流すと共に、第3配線23と第1配線21a又は第3配線23と第2配線21bとの間に所定の電流を流すことにより、第1素子30にデータを書き込む。一方、縦型トランジスタ27a、27b、33がオン状態とされた状態で、ビット線・ソース線駆動回路11が第3配線23と第1配線21a又は第3配線23と第2配線21bとの間の抵抗値を検出することにより、書き込まれたデータを読み出す。

0028

上述の如く、本実施形態に係る磁気記憶装置1においては、第1配線21a及び第2配線21bと第1素子30との間に縦型トランジスタ27a及び27bを設け、第3配線23と第1素子30との間に縦型トランジスタ33を設けているため、3つのトランジスタを第1素子30のZ方向両側に分けて配置している。また、各トランジスタを縦型のトランジスタとしている。これにより、Z方向から見て、第3半導体部材32を第1素子31に重ねて設けることができる。また、Z方向から見て、第1半導体部材26a及び第2半導体部材26bを第1導電部材24に重ねて設けることができる。この結果、例えば、各メモリセル10aの面積を縮小し、メモリセル10aの高密度化を図ることができる。

0029

具体的には、図6(a)〜(f)に示すように、最小加工寸法を「F」とすると、第1配線21a及び第2配線21bの幅は、それぞれ、1Fである。また、第1配線21a及び第2配線21bとの間隔も1Fである。このため、図6(a)に示すように、1つのメモリセル10aのX方向における長さは4Fである。一方、第1半導体部材26a及び第2半導体部材26bの直径はそれぞれ1Fであるため、第1半導体部材26a及び第2半導体部材26bが貫通する第4配線25の幅は2Fとする必要がある。第4配線25の間隔は1Fである。同様に、第3半導体部材32の直径は1Fであるため、第5配線31の幅は2Fであり、第5配線31の間隔は1Fである。このため、1つのメモリセル10aのY方向における長さは3Fである。従って、1つのメモリセル10aの面積は、12F2(=3F×4F)である。第1素子30が多値メモリであり、1つのメモリセル10aに4値(2ビット)のデータを記憶できる場合は、記憶密度は(6F2/ビット)となる。

0030

(第1の実施形態の変形例)
図7は、本変形例に係る磁気記憶装置を示す斜視図である。
図8は、本変形例に係る磁気記憶装置を示す断面図である。
図9(a)〜(h)は、本変形例に係る磁気記憶装置の各層を示す平面図である。

0031

図7図8図9(a)〜(h)に示すように、本変形例に係る磁気記憶装置1aは、前述の第1の実施形態に係る磁気記憶装置1(図1図6(f)参照)と比較して、隣り合う第4配線25と第6配線25が段違いに設けられており、隣り合う第5配線31と第7配線31が段違いに設けられている点が異なっている。

0032

すなわち、ワード線には、第1配線21側に設けられた第4配線25aと、第3配線23側に設けられた第6配線25bがある。そして、第4配線25aと第6配線25bがY方向に沿って交互に配列されている。第4配線25aの第3配線23側の面と第1配線21aとの距離D1は、第6配線25bの第1配線21a側の面と第1配線との距離D2よりも短い。すなわち、D1<D2である。換言すれば、第4配線25aと第5配線31aが並ぶZ方向に沿って、第4配線25aは第1配線21aと第6配線25bの間に設けられている。

0033

同様に、ワード線には、第1配線21側に設けられた第5配線31aと、第3配線23側に設けられた第7配線31bがある。そして、第5配線31aと第7配線31bはY方向に沿って交互に配列されている。第5配線31aの第3配線23側の面と第3配線23との距離D3は、第7配線31bの第1配線21a側の面と第3配線23との距離D4よりも長い。すなわち、D3>D4である。換言すれば、Z方向に沿って、第7配線31bは第5配線31aと第3配線23の間に設けられている。

0034

第4配線25aを貫く第1半導体部材26aと第1導電部材24との間、及び、第4配線25aを貫く第2半導体部材26bと第1導電部材24との間には、ビア36aが接続されている。第6配線25bを貫く第1半導体部材26aと第1配線21aとの間、及び、第6配線25bを貫く第2半導体部材26bと第1配線21bとの間には、ビア36bが接続されている。また、第5配線31aを貫く第3半導体部材32と第3配線23との間には、ビア37aが設けられている。第7配線31bを貫く第3半導体部材32と第1素子30との間には、ビア37bが設けられている。

0035

本変形例に係る磁気記憶装置1aにおいては、例えば、第4配線25aと第6配線25bとを段違いに設けることにより、Y方向において、第4配線25aと第6配線25bとの間に間隔を設ける必要がなくなる。同様に、第5配線31aと第7配線31bとを段違いにすることにより、Y方向における第5配線31aと第7配線31bとの間に間隔を設ける必要がなくなる。この結果、例えば、メモリセル10aをより微細化することができる。

0036

具体的には、図9(a)〜(c)に示すように、1つのメモリセル10aのY方向における長さを2Fとすることができる。X方向における長さは、第1の実施形態と同様に4Fである。このため、1つのメモリセル10aの面積は、8F2(=2F×4F)となる。第1素子30に4値(2ビット)のデータを記憶できる場合は、記憶密度は(4F2/ビット)となる。
本変形例における上記以外の構成、動作は、前述の第1の実施形態と同様である。

0037

(第2の実施形態)
図10は、本実施形態に係る磁気記憶装置の1つのメモリセルを示す図である。
図11は、本実施形態に係る磁気記憶装置を示す斜視図である。
図12は、本実施形態に係る磁気記憶装置を示す断面図である。
図13(a)〜(e)は、本実施形態に係る磁気記憶装置の各層を示す平面図である。

0038

図10に示すように、本実施形態に係る磁気記憶装置2は、前述の第1の実施形態に係る磁気記憶装置1(図1参照)と比較して、第1素子30と第3配線23の間に、縦型トランジスタ33が設けられていない点が異なっている。

0039

具体的には、図11図12図13(a)〜(e)に示すように、磁気記憶装置2においては、第1の実施形態に係る磁気記憶装置1(図4図5図6(a)〜(f)参照)と比較して、第3半導体部材32及び第5配線31が設けられておらず、第1素子30が第3配線23に直接接続されている。また、磁気記憶装置2には、コンタクト35も設けられていない。

0040

また、図12に示すように、本実施形態においても、第1の実施形態と同様に、第4配線25は、同一のXY平面上に配置されている。すなわち、任意の第4配線25の第3配線23側の面と第1配線21aとの距離D1は、その隣の第6配線25の第1配線21a側の面と第1配線21aとの距離D2よりも長い。すなわち、D1>D2である。

0041

本実施形態によれば、第1の実施形態と比較して、例えば、構成を簡略化することができる。
本実施形態における上記以外の構成、動作は、前述の第1の実施形態と同様である。

0042

(第2の実施形態の変形例)
図14は、本変形例に係る磁気記憶装置を示す斜視図である。
図15は、本変形例に係る磁気記憶装置を示す断面図である。
図16(a)〜(f)は、本変形例に係る磁気記憶装置の各層を示す平面図である。

0043

図14図15図16(a)〜(f)に示すように、本変形例に係る磁気記憶装置2aは、前述の第2の実施形態に係る磁気記憶装置2(図11図12図13(a)〜(e)参照)と比較して、隣り合うワード線である第4配線25及び第6配線25が段違いに設けられている点が異なっている。

0044

すなわち、本変形例に係る磁気記憶装置2aにおいては、第1の実施形態の変形例(図7図8図9(a)〜(h)参照)と同様に、ワード線として、第1配線21側に設けられた第4配線25aと、第3配線23側に設けられた第5配線25bとが設けられている。第4配線25aと第5配線25bはY方向に沿って交互に配列されている。第4配線25aの第3配線23側の面と第1配線21aとの距離D1は、第5配線25bの第1配線21a側の面と第1配線21aとの距離D2よりも短い。すなわち、D1<D2である。換言すれば、Z方向に沿って、第4配線25aは第1配線21aと第5配線25bの間に設けられている。

0045

第4配線25aを貫く第1半導体部材26aと第1導電部材24との間、及び、第4配線25aを貫く第2半導体部材26bと第1導電部材24との間には、ビア36aが接続されている。第5配線25bを貫く第1半導体部材26aと第1配線21aとの間、及び、第5配線25bを貫く第2半導体部材26bと第2配線21bとの間には、ビア36bが接続されている。

0046

本変形例に係る磁気記憶装置2aにおいても、第1の実施形態の変形例に係る磁気記憶装置1aと同様に、Y方向において、第4配線25aと第5配線25bとの間に間隔を設ける必要がなくなる。これにより、例えば、メモリセル10aをより微細化することができる。具体的には、図16(a)〜(c)に示すように、1つのメモリセル10aのY方向における長さを2Fとすることができるため、1つのメモリセル10aの面積を8F2(=2F×4F)とし、記憶密度を(4F2/ビット)とすることができる。
本変形例における上記以外の構成、動作は、前述の第2の実施形態と同様である。

0047

(第3の実施形態)
図17は、本実施形態に係る磁気記憶装置の1つのメモリセルを示す図である。
図18は、本実施形態に係る磁気記憶装置を示す斜視図である。
図19(a)及び(b)は、本実施形態に係る磁気記憶装置を示す断面図である。
図20(a)〜(h)は、本実施形態に係る磁気記憶装置の各層を示す平面図である。

0048

図17に示すように、本実施形態に係る磁気記憶装置3は、前述の第1の実施形態に係る磁気記憶装置1(図1参照)と比較して、第1素子30と第3配線21aとの間に、縦型トランジスタ27aが設けられておらず、第1導電部材24の第1部分24aがトランジスタを介さずに第3配線21aに接続されている点が異なっている。

0049

以下、より詳細に説明する。
図18図19(a)及び(b)、図20(a)〜(h)に示すように、磁気記憶装置3においては、第3配線21aが第4配線25と第1導電部材24との間に設けられている。第1配線21bの位置は、第1の実施形態と同様である。すなわち、本実施形態においては、第3配線21aと第1配線21bが同一のXY平面上には設けられていない。第3配線21aと第1配線21bとの距離は、第1配線21bと第2配線23との距離よりも短く、第3配線21aと第2配線23との距離も、第1配線21bと第2配線23との距離よりも短い。

0050

第3配線21aと第1導電部材24との間には、ビア38が接続されている。第3配線21aはビア38を介して第1導電部材24に接続されている。磁気記憶装置3には、半導体部材26aは設けられていない。

0051

一方、第1半導体部材26bと第1導電部材24との間には、中間配線39が設けられている。Z方向において、中間配線39は第3配線21aと同じ位置にある。中間配線39と第1導電部材24との間には、ビア38が設けられている。第1配線21bは、第1半導体部材26b、中間配線39及びビア38を介して、第1導電部材24に接続されている。

0052

また、図19(b)に示すように、本実施形態においても、第1の実施形態と同様に、第4配線25は、同一のXY平面上に配置されている。すなわち、任意の第4配線25の第2配線23側の面と第1配線21bとの距離D1は、その隣のワード線である第6配線25の第1配線21b側の面と第1配線21bとの距離D2よりも長い。すなわち、D1>D2である。

0053

本実施形態によれば、第1の実施形態と比較して、例えば、構成を簡略化することができる。
本実施形態における上記以外の構成、動作は、前述の第1の実施形態と同様である。

0054

(第3の実施形態の変形例)
図21は、本変形例に係る磁気記憶装置を示す斜視図である。
図22(a)及び(b)は、本変形例に係る磁気記憶装置を示す断面図である。
図23(a)〜(f)及び図24(a)〜(d)は、本変形例に係る磁気記憶装置の各層を示す平面図である。

0055

図21図22(a)及び(b)、図23(a)〜(f)及び図24(a)〜(d)に示すように、本変形例は、前述の第3の実施形態に係る磁気記憶装置3(図17図20(h)参照)について、第1の実施形態の変形例(図7図9(h)参照)と同様に、第4配線25と第6配線25を段違いに設け、第5配線31と第7配線31を段違いに設けた例である。

0056

本変形例に係る磁気記憶装置3aにおいては、ビア41a及び41bが設けられている。ビア41aは、第5配線31aを貫く第2半導体部材32と第2配線23との間に接続されている。ビア41bは、第7配線31bを貫く第2半導体部材32と第1素子30との間に接続されている。また、第1の実施形態の変形例と同様に、D1<D2であり、D3>D4である。

0057

本変形例によれば、第3の実施形態と比較して、例えば、メモリセル10aを微細化することができる。すなわち、第1の実施形態の変形例と同様に、メモリセル10aの面積を8F2(=2F×4F)とし、記憶密度を(4F2/ビット)とすることができる。
本変形例における上記以外の構成、動作は、前述の第3の実施形態と同様である。

0058

(第4の実施形態)
図25は、本実施形態に係る磁気記憶装置の1つのメモリセルを示す図である。
図26は、本実施形態に係る磁気記憶装置を示す斜視図である。
図27は、本実施形態に係る磁気記憶装置を示す断面図である。
図28(a)〜(f)は、本実施形態に係る磁気記憶装置の各層を示す平面図である。

0059

図25に示すように、本実施形態に係る磁気記憶装置4は、前述の第1の実施形態に係る磁気記憶装置1(図1参照)と比較して、1枚の第1導電部材24に2つのMTJ素子、すなわち、第1素子30a及び第2素子30bが接続されている点が異なっている。第1素子30a及び第2素子30bは、それぞれ、縦型トランジスタ33a及び33bに接続されている。また、第1導電部材24には、3つの縦型トランジスタ27a、27b、27cが接続されている。これにより、1つのメモリセル10aは、1枚の第1導電部材24、2つの第1素子30a及び第2素子30b、5つの縦型トランジスタ33a、33b、27a、27b、27cを含んでいる。各MTJ素子は4値(2ビット)のデータを記憶可能であるため、1つのメモリセル10aは4ビットのデータを記憶可能である。

0060

以下、磁気記憶装置4のデバイス構造を詳細に説明する。
図26図27図28(a)〜(f)に示すように、磁気記憶装置4においては、前述の第1の実施形態に係る磁気記憶装置1(図4図5図6(a)〜(f)参照)と比較して、以下の点が異なっている。

0061

第1配線21aと第2配線21bとの間に第3配線21cが設けられている。すなわち、X方向に沿って、第1配線21a、第3配線21c、第2配線21b、第1配線21a、第3配線21c、第2配線21b、・・・がこの順に設けられている。

0062

第1配線21aと第3配線21cとの間の領域22aからZ方向に離隔した位置に、第4配線23aが設けられており、Y方向に延びている。また、第2配線21bと第3配線21cとの間の領域22bからZ方向に離隔した位置に、第5配線23bが設けられており、Y方向に延びている。すなわち、磁気記憶装置4においては、3本のソース線、すなわち、第1配線21a、第2配線21b、第3配線21cに対して、2本のビット線、すなわち、第4配線23a及び第5配線23bが設けられている。

0063

第1の実施形態と同様に、第6配線25は、第1〜第3配線21a〜21cと第1導電部材24との間に設けられており、X方向に延びている。また、第1導電部材24の第1部分24aと第1配線21aとの間には、第1半導体部材26aが接続されており、第1導電部材24の第2部分24bと第2配線21bとの間には、第2半導体部材26bが接続されている。本実施形態においては、これに加えて、第1導電部材24の第3部分24cと第3配線21cとの間に、第3半導体部材26cが接続されている。第3半導体部材26cの形状は、第1半導体部材26a及び第2半導体部材26bの形状と同様であり、例えば、中心軸がZ方向に延びた円柱形である。

0064

同じ第1導電部材24に接続された第1半導体部材26a、第2半導体部材26b、第3半導体部材26cは、同じ第6配線25をZ方向に貫いている。第1半導体部材26a、第2半導体部材26b、第3半導体部材26cはそれぞれゲート絶縁膜(図示せず)によって第6配線25から絶縁されている。第1半導体部材26aと第6配線25との交差部分には縦型トランジスタ27aが形成され、第2半導体部材26bと第6配線25との交差部分には縦型トランジスタ27bが形成され、第3半導体部材26cと第6配線25との交差部分には縦型トランジスタ27cが形成される。

0065

第1素子30aは、第1導電部材24における第1部分24aと第3部分24cとの間の第4部分24dと第4配線23aとの間に設けられている。第1素子30aの一端は第4部分24dに接続されている。第2素子30bは、第1導電部材24における第2部分24bと第3部分24cとの間の第5部分24eと第5配線23bとの間に設けられている。第2素子30bの一端は第5部分24eに接続されている。

0066

第7配線31は、第1素子30aと第4配線23aとの間、及び、第2素子30bと第5配線23bとの間に設けられており、X方向に延びている。第1素子30aと第4配線23aとの間には、第4半導体部材32aが設けられており、第1素子30a及び第4配線23aに接続されている。第2素子30bと第5配線23bとの間には、第5半導体部材32bが設けられており、第2素子30b及び第5配線23bに接続されている。同じ第1導電部材24に接続された第4半導体部材32a及び第5半導体部材32bは、同じ第7配線線31を貫いており、それぞれゲート絶縁膜(図示せず)によって第7配線31から絶縁されている。第4半導体部材32aと第7配線31との交差部分には縦型トランジスタ33aが形成され、第5半導体部材32bと第7配線31との交差部分には縦型トランジスタ33bが形成される。

0067

また、第1の実施形態と同様に、複数本のワード線25は同一のXY平面上に設けられている。従って、任意の第6配線25の第4配線23a側の面と、第1配線21aとの距離D1は、その隣の第8配線25の第1配線21a側の面と第1配線21aとの距離D2よりも長い。すなわち、D1>D2である。同様に、複数本のワード線31も同一のXY平面上に設けられている。従って、任意の第7配線31の第4配線23a側の面と第4配線23aとの距離D3は、その隣の第9配線31の第1配線21a側の面と第4配線23aとの距離D4よりも短い。すなわち、D3<D4である。

0068

このように、磁気記憶装置4においては、1枚の第1導電部材24に2つの第1素子30a及び第2素子30bが接続されている。第1素子30aは縦型トランジスタ33aを介して第4配線23aに接続可能であり、第2素子30bは縦型トランジスタ33bを介して第5配線23bに接続可能である。また、第1素子30a及び第2素子30bは、縦型トランジスタ27a〜27cを介して、第1配線21a、第2配線21b、第3配線21cに接続可能である。

0069

図28(a)に示すように、第1配線21a、第2配線21b、第3配線21c(以下、総称して「ソース線21」ともいう)の幅はそれぞれFであり、間隔もFである。このため、1つのメモリセル10aのX方向の長さは6Fである。一方、第6配線25及び第7配線31の幅は2Fであり、第6配線25間の間隔、及び第7配線31間の間隔は、いずれもFである。このため、1つのメモリセル10aのY方向の長さは3Fである。従って、メモリセル10aの面積は18F2(=6F×3F)である。上述の如く、1つのメモリセル10aには4ビットのデータが記憶可能であるため、記憶密度は(4.5F2/ビット)である。このように、本実施形態によれば、前述の第1の実施形態(6F2/ビット)と比較して、例えば、記憶密度を向上させることができる。
本実施形態における上記以外の構成、動作は、前述の第1の実施形態と同様である。

0070

(第4の実施形態の変形例)
図29は、本変形例に係る磁気記憶装置を示す斜視図である。
図30は、本変形例に係る磁気記憶装置を示す断面図である。
図31(a)〜(h)は、本変形例に係る磁気記憶装置の各層を示す平面図である。

0071

図29図30図31(a)〜(h)に示すように、本変形例は、前述の第4の実施形態に係る磁気記憶装置4(図25図28(f)参照)について、第1の実施形態の変形例(図7図9(h)参照)と同様に、第6配線25と第8配線25を段違いに設け、第7配線31と第9配線31を段違いに設けた例である。

0072

本変形例に係る磁気記憶装置4aにおいては、第1の実施形態の変形例(図8参照)と同様に、ワード線として、ソース線21側の第6配線25aと第4配線23a及び第5配線23b(以下、総称して「ビット線23」ともいう)側の第8配線25bが設けられており、第6配線25a及び第8配線25bを段違いに配置するために、ビア36a及び36bが設けられている。同様に、ワード線として、ソース線21側の第7配線31aとビット線23側の第9配線31bが設けられており、第7配線31a及び第9配線31bを段違いに配置するために、ビア37a及び37bが設けられている。また、第1の実施形態の変形例と同様に、D1<D2であり、D3>D4である。

0073

図31(a)に示すように、本変形例において、メモリセル10aのX方向の長さは、第4の実施形態と同様に、6Fである。一方、第6配線25及び第7配線31をそれぞれ段違いに設けているため、メモリセル10aのY方向の長さは2Fである。従って、メモリセル10aの面積は12F2(=6F×2F)である。1つのメモリセル10aには4ビットのデータが記憶可能であるため、記憶密度は(3F2/ビット)である。このように、本変形例によれば、前述の第4の実施形態(4.5F2/ビット)と比較して、例えば、記憶密度をより一層向上させることができる。
本変形例における上記以外の構成、動作は、前述の第4の実施形態と同様である。

0074

(第5の実施形態)
図32は、本実施形態に係る磁気記憶装置の1つのメモリセルを示す図である。
図33は、本実施形態に係る磁気記憶装置を示す斜視図である。
図34は、本実施形態に係る磁気記憶装置を示す断面図である。
図35(a)〜(h)は、本実施形態に係る磁気記憶装置の各層を示す平面図である。

0075

図32に示すように、本実施形態に係る磁気記憶装置5は、前述の第4の実施形態に係る磁気記憶装置4(図25参照)と比較して、縦型トランジスタ37cが設けられておらず、第1導電部材24の第3部分24cがトランジスタを介さずに第3配線21cに接続されている点が異なっている。

0076

以下、より詳細に説明する。
図33図34図35(a)〜(h)に示すように、磁気記憶装置5においては、第5配線21cが第6配線25と第1導電部材24との間に設けられている。第1配線21a及び第2配線21bの位置は、第4の実施形態と同様である。すなわち、本実施形態においては、第1配線21a及び第2配線21bと、第5配線21cとは、同一のXY平面上には設けられていない。第5配線21cは、第1配線21a及び第2配線21bを通過するXY平面と、第3配線23a及び第4配線23bを通過するXY平面との間に設けられている。また、Z方向から見て、第5配線21cは、第1配線21aと第2配線21bとの間に設けられている。第3配線23a及び第4配線23bは、第1配線21aと第2配線21bの間の領域22から、Z方向に離隔している。

0077

第5配線21cと第1導電部材24との間には、ビア38が接続されている。第5配線21cはビア38を介して第1導電部材24に接続されている。磁気記憶装置5には、半導体部材26cは設けられていない。

0078

一方、第1半導体部材26aと第1導電部材24との間、及び、第2半導体部材26bと第1導電部材24との間には、中間配線39が設けられている。Z方向において、中間配線39は第5配線21cと同じ位置にある。中間配線39と第1導電部材24との間には、ビア38が設けられている。第1配線21aは、第1半導体部材26a、中間配線39及びビア38を介して、第1導電部材24の第1部分24aに接続されている。第2配線21bは、第2半導体部材26b、中間配線39及びビア38を介して、第1導電部材24の第2部分24bに接続されている。

0079

また、図34に示すように、第1の実施形態と同様に、第6配線25及び第8配線25は同一のXY平面上に設けられている。従って、D1>D2である。同様に、第7配線31及び第9配線31も同一のXY平面上に設けられている。従って、D3<D4である。

0080

本実施形態によれば、第4の実施形態と比較して、例えば、構成を簡略化することができる。
本実施形態における上記以外の構成、動作は、前述の第4の実施形態と同様である。

0081

(第5の実施形態の変形例)
図36は、本変形例に係る磁気記憶装置を示す斜視図である。
図37は、本変形例に係る磁気記憶装置を示す断面図である。
図38(a)〜(f)及び図39(a)〜(d)は、本変形例に係る磁気記憶装置の各層を示す平面図である。

0082

図36図37図38(a)〜(f)、図39(a)〜(d)に示すように、本変形例は、前述の第5の実施形態に係る磁気記憶装置5(図32図35(h)参照)について、第4の実施形態の変形例(図29図31(h)参照)と同様に、第6配線25a及び第8配線25bを段違いに設け、第7配線31a及び第9配線31bを段違いに設けた例である。

0083

本変形例に係る磁気記憶装置5aにおいては、第4の実施形態の変形例(図30参照)と同様に、ワード線として、ソース線21側の第6配線25aとビット線23側の第8配線25bが設けられており、第6配線25a及び第8配線25bを段違いに配置するために、ビア36a及び36bが設けられている。同様に、ワード線として、ソース線21側の第7配線31aとビット線23側の第9配線31bが設けられており、第7配線31a及び第9配線31bを段違いに配置するために、ビア37a及び37bが設けられている。また、第4の実施形態の変形例と同様に、D1<D2であり、D3>D4である。

0084

図38(a)に示すように、本変形例においても、第4の実施形態の変形例と同様に、メモリセル10aのX方向の長さは6Fであり、Y方向の長さは2Fである。従って、メモリセル10aの面積は12F2(=6F×2F)であり、記憶密度は(3F2/ビット)である。このように、本変形例によれば、前述の第5の実施形態と比較して、例えば、記憶密度をより一層向上させることができる。
本変形例における上記以外の構成、動作は、前述の第5の実施形態と同様である。

0085

(第6の実施形態)
本実施形態は、前述の各実施形態及びその変形例における磁気抵抗変化素子の構成及び動作の実施形態である。なお、本実施形態においては、第1の実施形態の第1素子30と対応させて説明するが、他の実施形態及び変形例の磁気抵抗変化素子についても同様である。

0086

図40(a)〜(c)は、本実施形態に係る磁気記憶装置を例示する模式図である。
図40(a)及び図40(b)は、図40(c)の矢印ARから見た平面図である。これらの図においては、一部の要素が取り出されて図示されている。図40(c)は、図40(a)及び図40(b)のA1−A2線断面を例示する。

0087

図40(c)に示すように、本実施形態に係る磁気記憶装置6は、前述の各実施形態及びその変形例と同様に、第1導電部材24、第1素子30及び制御部70を含む。制御部70は、前述の第1の実施形態におけるビット線・ソース線駆動回路11、センスアンプ12、及び、ワード線の駆動回路13を含む概念である。

0088

第1導電部材24は、第1部分24a、第2部分24b及び第3部分24cを含む。第3部分24cは、第1部分24aと第2部分24bとの間に設けられる。これらの部分は、互いに連続している。第1導電部材24は、金属元素を含む。金属元素は、例えば、タンタル(Ta)を含む。第1導電部材24の材料の他の例については、後述する。

0089

第1素子30は、第1磁性層71、第2磁性層72及び非磁性層71nを含む。第2磁性層72は、Z方向において、第3部分24cと第1磁性層71との間に設けられる。非磁性層71nは、第1磁性層71と第2磁性層72との間に設けられる。第1磁性層71と非磁性層71nとの間に、別の層が設けられてもよい。第2磁性層72と非磁性層71nとの間に、別の層が設けられてもよい。第2磁性層72は、例えば、第1導電部材24の第3部分24cと接する。

0090

第1磁性層71は、例えば、強磁性である。第2磁性層72は、例えば、強磁性である。第1磁性層71及び第2磁性層72は、例えば、鉄(Fe)及びコバルト(Co)からなる群から選択された少なくとも1つを含む。非磁性層71nは、例えば、マグネシウム酸化物(MgO)を含む。非磁性層71nは、例えば、ガリウム(Ga)、アルミニウム(Al)、銅(Cu)からなる群より選択された少なくとも1つを含んでもよい。第1磁性層71、第2磁性層72及び非磁性層71nの材料の他の例については、後述する。

0091

図40(a)は、第1磁性層71の平面形状を例示している。図40(b)は、第2磁性層72及び第1導電部材24の平面形状を例示している。図40(b)に示すように、第1導電部材24は、例えば、X方向に延びる帯状である。図40(a)及び(b)に示すように、この例では、第1磁性層71及び第2磁性層72は、矩形である。これらの磁性層は、例えば、実質的に正方形である。後述するように、これらの磁性層の少なくとも一方の形状は、種々に変形されても良い。

0092

第1磁性層71は、例えば、磁化固定層である。第2磁性層72は、例えば、磁化自由層である。第1磁性層71の第1磁化71M(図40(a)参照)は、第2磁性層72の第2磁化72M(図40(b)参照)に比べて変化し難い。第1磁性層71は、例えば、参照層として機能する。第2磁性層72は、例えば、記憶層として機能する。

0093

例えば、第1磁化71Mの向きは、磁気記憶装置6の使用状態において、実質的に固定される。第2磁化72Mの向きは、変更可能である。図40(b)に示すように、この例では、第2磁化72Mは、4つの向きを向く。

0094

1つの例として、磁化の向きを+Y方向を基準とした+X方向を正とする角度として記載する。図40(a)に示す例では、第1磁化71Mの向きは、実質的に、「〜0.35π」(ラジアン)である。この記載において、「〜」は、「約」を示す。以下、方向に関しての角度の単位がラジアンである場合には、単位の記載を適宜省略する。図40(b)に示す例では、第2磁化72Mの向き(角度)は、実質的に、1π/4、3π/4、5π/4及び7π/4のいずれかである。第2磁化72Mの向き(角度)は、例えば、「〜1π/4」、「〜3π/4」、「〜5π/4」及び「〜7π/4」のいずれかである。後述するように、第1磁化71Mの向きと、第2磁化72Mの4つの向きと、の差に応じて、4つの抵抗状態が得られる。

0095

第1素子30は磁気抵抗変化素子として機能する。第1素子30において、例えばTMR(Tunnel MagnetoResistance Effect)が生じる。例えば、第1磁性層71、非磁性層71n及び第2磁性層72を含む経路電気抵抗は、第1磁化71Mの向きと、第2磁化72Mの向きと、の間の差異に応じて変化する。第1素子30は、例えば、磁気トンネル接合(Magnetic Tunnel Junction:MTJ)を有する。

0096

制御部70は、第1導電部材24の第1部分24a、第2部分24b及び第1磁性層71と電気的に接続される。図40(c)に示すように、制御部70と第1部分24aとの間に配線が設けられる。制御部70と第2部分24bとの間に配線が設けられる。制御部70と第1磁性層71との間に配線が設けられる。例えば、第1の実施形態において説明したように、制御部70と第1部分24aとの間には、第1配線21a及び縦型トランジスタ27aを含む配線が設けられる。制御部70と第2部分24bとの間には、第2配線21b及び縦型トランジスタ27bを含む配線が設けられる。制御部70と第1磁性層71との間には、第3配線23及び縦型トランジスタ33を含む配線が設けられる。

0097

制御部70は、種々の動作を行う。動作は、例えば、以下に説明する第1〜第4動作を含む。第1〜第4動作は、情報の書き込み動作に対応する。

0098

図41(a)〜(d)は、本実施形態に係る磁気記憶装置の動作を例示する模式図である。
これらの図において、制御部70は、省略されている。これらの図は、第1〜第4動作OP1〜OP4にそれぞれ対応する。

0099

図41(a)に示すように、第1動作OP1において、制御部70は、第1磁性層71を第1電位V1に設定しつつ、第1電流I1を第1導電部材24に供給して、第1素子30を第1抵抗状態とする。第1電流I1は、第1部分24aから第2部分24bに向かう。

0100

図41(b)に示すように、第2動作OP2において、制御部70は、第1磁性層71を第2電位V2に設定しつつ、第2電流I2を第1導電部材24に供給して、第1素子30を第2抵抗状態とする。第2電位V2は、第1電位V1とは異なる。第2電流I2は、第1部分24aから第2部分24bに向かう。第2電流I2は、例えば第1電流I1と同じでも良い。第2抵抗状態は、第1抵抗状態とは異なる。

0101

図41(c)に示すように、第3動作OP3において、制御部70は、第1磁性層71を第3電位V3に設定しつつ、第3電流I3を第1導電部材24に供給して、第1素子30を第3抵抗状態とする。第3電位V3は、第2電位V2とは異なる。第3電位V3は、例えば、第1電位V1と実質的に同じでも良い。第3電流I3は、第2部分24bから第1部分24aに向かう。第3抵抗状態は、第1抵抗状態とは異なり、第2抵抗状態とは異なる。

0102

図41(d)に示すように、第4動作OP4において、制御部70は、第1磁性層71を第4電位V4に設定しつつ、第4電流I4を第1導電部材24に供給して、第1素子30を第4抵抗状態とする。第4電位V4は、第3電位V3とは異なる。第4電位V4は、第2電位V2と実質的に同じでも良い。第4電流I4は、第2部分24bから第1部分24aに向かう。第4電流I4は、例えば第3電流I3と同じでも良い。第4抵抗状態は、第1抵抗状態は異なり、第2抵抗状態とは異なり、第3抵抗状態とは異なる。

0103

第3電位V3が第1電位V1と同じであり、第4電位V4が第2電位V2と同じ場合、電位は2種類である。一方、第1電流I1が第2電流I2と同じであり、第3電流I3が第4電流I4と同じ場合、第1導電部材24に流れる電流は2種類である。例えば、2種類の電位と、2種類の電流と、の組み合わせにより、第2磁化72Mが、4種類の向きに制御できる。

0104

以下、磁化の向きの制御の例について説明する。以下では、説明を簡単にするために、第3電位V3は第1電位V1と同じであり、第4電位V4は第2電位V2と同じであり、第1電流I1は第2電流I2と同じであり、第3電流I3は第4電流I4と同じであるとする。

0105

図42(a)〜(f)は、本実施形態に係る磁気記憶装置の動作を例示する模式図である。
図42(a)は、第1磁性層71の電位による第2磁化72Mの制御の例を示している。
第1電位V1または第2電位V2の印加により、第1素子30にZ方向に沿う電流(積層方向電流)が流れる。この積層方向電流の向きは、例えば、+Z方向または−Z方向である。この積層方向電流の向きに応じて、第2磁性層72の第2磁化72Mに2種類のベクトルが生じると考えられる。2種類のベクトルは、例えば、第1磁性層71の第1磁化71Mに対して、「平行」または「反平行」である。これらのベクトルは、例えば、スピントルクトランスファ(STT)効果に基づくと考えられる。

0106

例えば、第1電位V1(または第3電位V3)の印加により、第2磁化72Mに、第1磁化71Mに対して「平行」及び「反平行」の一方のベクトル72Maが加わる。例えば、第2電位V2(または第4電位V4)の印加により、第2磁化72Mに、第1磁化71Mに対してして「平行」及び「反平行」の他方のベクトル72Mbが加わる。

0107

図42(b)は、第1導電部材24に流れる2種類の電流による第2磁化72Mの制御の例を示している。第1導電部材24に流れる電流により、第2磁性層72の第2磁化72Mに2種類のベクトルが生じると考えられる。この2種類のベクトルは、例えば、第1導電部材24の電流の方向と交差する2種類の向きを有する。これらのベクトルは、例えば、スピンオービットトルク(SOT)効果に基づくと考えられる。

0108

例えば、第1電流I1により、+Y方向のベクトル72Mc、及び、−Y方向のベクトル72Mdの一方が加わる。例えば、第3電流I3により、+Y方向のベクトル72Mc、及び、−Y方向のベクトル72Mdの他方が加わる。

0109

図42(c)〜(f)は、上記の4種類のベクトル72Ma〜72Mdの組み合わせが生じたときの第2磁化72Mを例示している。4種類のベクトルの合成ベクトルの向きに、第2磁化72Mを制御できる。例えば、STT書き込みとSOT書き込みとが重畳されて行われる。これらの図に示すように、第2磁化72Mは、4種類の向きを有する。この4種類の向きは、第1磁化71Mに対して傾斜している。2種類の向きに応じた、4種類の電気抵抗状態が得られる。このように、第1素子30においては、4種類の抵抗状態を実現できる。従って、1つのメモリセル10aにおいて、4値のデータを記憶できる。

0110

なお、本実施形態において、第1〜第4動作OP1〜OP4のうちの3つの動作が行われてもよい。例えば、第1〜第3動作OP1〜OP3が行われてもよい。

0111

以下、磁気記憶装置6における読み出し動作の例について説明する。
読み出し動作においては、第1素子30を含む電流経路抵抗の変化に関する情報が検出される。例えば、第1素子30に、十分に小さい電流(読み出し電流)を供給し、そのときの第1素子30の抵抗状態の変化に応じた特性(抵抗、電流または電圧の変化)が検出される。例えば、センスアンプ12などにより読み出し動作が実施できる。

0112

図43は、本実施形態に係る磁気記憶装置の特性を例示するグラフ図である。
図43横軸は、第2磁化72Mの角度A12を表す。この例では、この角度は、+Y方向を基準とし、+X方向を正にしている。縦軸は、第1素子30の抵抗R1を表す。

0113

図43に示すように、第2磁化72Mの4種類の角度A12に対応して、4種類の抵抗R1が得られる。4種類の抵抗R1が、第1〜第4抵抗状態に対応する。これらの4種類の抵抗状態は、4種類の情報((0,0),(0,1),(1,1)及び(1,0))に対応する。このように、実施形態においては、4値の情報を記憶できる。

0114

1つのメモリセルで3値以上の情報を記憶する場合、3値以上における抵抗の互いの差は、2値における抵抗の互いの差よりも小さくなる。例えば、「自己参照法」などによる読み出しにより、抵抗の小さい差を読み出すことができる。

0115

本実施形態においては、図41(a)及び(c)に示すように、例えば、第1動作OP1及び第3動作OP3(書き込み動作)において、第1素子30を電流J1及びJ3が流れる。図41(b)及び(d)に示すように、第2動作OP2及び第4動作OP4(書き込み動作)において、第1素子30を別の電流J2及びJ4が流れる。電流J1及びJ3は、第1磁性層71から第2磁性層72への方向、及び、第2磁性層72から第1磁性層71への方向の一方の電流である。電流J2及びJ4は、第1磁性層71から第2磁性層72への方向、及び、第2磁性層72から第1磁性層71への方向の他方の電流である。

0116

例えば、第1動作OP1において、第1電位V1は、第2端部24bの電位Vbよりも高い。第2動作OP2において、第2電位V2は、第1端部24aの電位Vaよりも低い。第3動作OP3において、第3電位V3は、第1部分24aの電位Vaよりも高い。第4動作OP4において、第4電位V4は、第2部分24bの電位Vbよりも低い。

0117

例えば、第1動作OP1において、第1電位V1は、第1部分24aの電位Vaよりも高い。第2動作OP2において、第2電位V2は、第2部分24bの電位Vbよりも低い。第3動作OP3において、第3電位V3は、第2部分24bの電位Vbよりも高い。第4動作OP4において、第4電位V4は、第1部分24aの電位Vaよりも低い。

0118

本実施形態において、第1磁性層71の第1磁化71Mは、Z方向に対して垂直な成分を含む。この成分は、XY平面に対して平行な成分である。この成分は、X方向に対して傾斜する。これにより、第2磁化72Mの複数の向きと、第1磁化71Mの向きと、の間の角度の種類の数を増大できる。例えば、第1磁化71MのZ方向に対して垂直な成分と、X方向との間の角度は、5度以上40度以下、50度以上85度以下、95度以上130度以下、140度以上175度以下、185度以上220度以下、230度以上265度以下、275度以上315度以下、または、320度以上355度以下である。

0119

図40(a)に関して説明した例では、第1磁化71Mの向きは、「〜0.35π」であり、上記の角度は、約27度である。

0120

図40(b)に示すように、磁気記憶装置6において、第2磁性層72の平面形状は、実質的に四角形である。例えば、第2磁性層72は、X方向に沿う第1長さL1と、Y方向に沿う第2長さL2と、を有する。

0121

図40(b)に示すように、Z方向に対して垂直で、X方向に対して傾斜する1つの方向を第1対角方向DD1とする。図40(b)に示す例では、第1対角方向DD1とX方向との間の角度は、約45度(例えば、35度以上55度以下)である。第2磁性層72の第1対角方向DD1に沿う長さLD1は、第1長さL1よりも長く、第2長さL2よりも長い。

0122

図40(b)に示すように、Z方向に対して垂直で、X方向に対して傾斜し、第1対角方向DD1と交差する方向を第2対角方向DD2とする。図40(b)に示す例では、第2対角方向DD2とX方向との間の角度は、約135度(例えば、125度以上145度以下)である。第2磁性層72の第2対角方向DD2に沿う長さLD2は、第1長さL1よりも長く、第2長さL2よりも長い。

0123

例えば、長さLD1及び長さLD2は、第2磁性層72の平面形状(実質的な四角形)の対角線の長さに対応する。

0124

例えば、第2磁化72Mは、例えば、第2磁性層72の実質的な中心部と、第2磁性層72の4つのコーナー部と、を結ぶ4種類の向きに沿い易い。一方、第1磁化71Mの向きは、上記の4種類の向きに対して傾斜するように設定される。

0125

1つの例において、第2磁性層72の平面形状は、実質的に正方形である。例えば、第1長さL1と第2長さL2との差は、第1長さL1の0.1倍以下である。

0126

磁気記憶装置6において、第2磁性層72の形状は矩形である。第1磁性層72は歪みを有してもよい。第2磁性層72における磁化容易軸は、矩形の対角方向に沿い易い。例えば、歪みによる誘導磁気異方向性が小さく、形状による磁気異方向性が優位でもよい。この場合、磁化容易軸は、4つの対角方向に沿い易い。

0127

以下、上述の各層の材料の例について説明する。
第1導電部材24は、例えば、タンタル(Ta)及びタングステン(W)よりなる群より選択された少なくとも1つを含む。第1導電部材24は、例えば、β−タンタル及びβ−タングステンよりなる群より選択された少なくとも1つを含む。これらの材料におけるスピンホール角は、負である。これらの材料におけるスピンホール角の絶対値は大きい。これにより、書き込み電流により、第2磁化72Mを効率的に制御できる。

0128

第1導電部材24は、白金(Pt)及び金(Au)よりなる群から選択された少なくとも1つの金属を含んでいてもよい。これらの材料におけるスピンホール角は、正である。これらの材料におけるスピンホール角の絶対値は大きい。これにより、書き込み電流により、第2磁化72Mを効率的に制御できる。

0129

第2磁性層72は、例えば、強磁性材料及び軟磁性材料の少なくともいずれかを含む。第2磁性層72は、例えば、人工格子を含んでもよい。

0130

第2磁性層72は、例えば、FePd、FePt、CoPd及びCoPtよりなる群から選択された少なくとも1つを含む。上記の軟磁性材料は、例えば、CoFeBを含む。上記の人工格子は、例えば、第1膜と第2膜を含む積層膜を含む。第1膜は、例えば、NiFe、Fe及びCoの少なくともいずれかを含む。第2膜は、例えば、Cu、Pd及びPtの少なくともいずれかを含む。第1膜は、例えば、磁性材料であり、第2膜は、非磁性材料である。

0131

本実施形態において、例えば、第2磁性層72は、面内磁気方性を有してもよい。例えば、第2磁性層72は、面内の形状磁気異方性、面内の結晶磁気異方性、及び、応力などによる面内の誘導磁気異方性の少なくともいずれかを有してもよい。

0132

非磁性層71nは、例えば、MgO、CaO、SrO、TiO、VO、NbO及びAl2O3よりなる群から選択された少なくとも1つを含む。非磁性層71nは、例えば、トンネルバリア層である。非磁性層71nがMgOを含む場合、非磁性層71nの厚さは、例えば、約1nmである。

0133

第1磁性層71は、例えば、Co及びCoFeBから選択された少なくとも1つを含む。第1磁性層71の第1磁化71Mは、面内の実質的に1つの方向(Z方向と交差する方向)に固定されてもよい。第1磁性層71は、例えば、面内磁化膜でもよい。

0134

例えば、第1磁性層71は、第2磁性層72よりも厚い。これにより、第1磁性層71の第1磁化71Mが所定の方向に安定して固定される。

0135

なお、前述の各実施形態及びその変形例においては、磁気抵抗変化素子がMTJ素子である例を示したが、これには限定されない。磁気抵抗変化素子は、例えば、GMR(Giant Magnetoresistance:巨大磁気抵抗)素子であってもよい。

0136

実施形態は、例えば、以下の構成(例えば技術案)を含んでも良い。
(構成1)
第1配線と、
第2配線と、
第3配線と、
前記第1配線と前記第3配線との間、及び、前記第2配線と前記第3配線との間に設けられた第4配線と、
前記第4配線と前記第3配線との間に設けられた第5配線と、
前記第4配線と前記第5配線の間に設けられた第1導電部材と、
前記第1導電部材の第1部分と前記第1配線に接続された第1半導体部材と、
前記第1導電部材の第2部分と前記第2配線に接続された第2半導体部材と、
前記第3配線に接続された第3半導体部材と、
前記第1導電部材における前記第1部分と前記第2部分との間の第3部分と前記第3半導体部材に接続された第1素子と、
を備えた磁気記憶装置。

0137

(構成2)
前記第4配線及び前記第5配線に電位を供給する駆動回路をさらに備え、
前記駆動回路と前記第1導電部材との間において、前記第5配線が前記第4配線に接続されている構成1記載の磁気記憶装置。

0138

(構成3)
前記第1配線と前記第3配線との間、及び、前記第2配線と前記第3配線との間に設けられた第6配線と、
前記第6配線と前記第3配線との間に設けられた第7配線と、
前記第6配線と前記第7配線との間に設けられた第2導電部材と、
前記第2導電部材の第4部分と前記第1配線に接続された第4半導体部材と、
前記第2導電部材の第5部分と前記第2配線に接続された第5半導体部材と、
前記第3配線に接続された第6半導体部材と、
前記第2導電部材における前記第4部分と前記第5部分との間の第6部分と前記第3半導体部材に接続された第2素子と、
をさらに備えた構成1または2に記載の磁気記憶装置。

0139

(構成4)
前記第4配線と前記第6配線が並ぶ方向は、前記第1配線に沿い、
前記第5配線と前記第7配線が並ぶ方向は、前記第3配線に沿う構成3記載の磁気記憶装置。

0140

(構成5)
前記第4配線と前記第5配線が並ぶ第1方向に沿って、前記第4配線は前記第1配線と前記第6配線の間に設けられており、前記第7配線は前記第5配線と前記第3配線の間に設けられている構成3記載の磁気記憶装置。

0141

(構成6)
第1配線と、
第2配線と、
第3配線と、
前記第1配線と前記第3配線との間、及び、前記第2配線と前記第3配線との間に設けられた第4配線と、
前記第4配線と前記第3配線の間に設けられた第1導電部材と、
前記第1導電部材の第1部分と前記第1配線に接続された第1半導体部材と、
前記第1導電部材の第2部分と前記第2配線に接続された第2半導体部材と、
前記第1導電部材における前記第1部分と前記第2部分との間の第3部分と前記第3配線に接続された第1素子と、
を備えた磁気記憶装置。

0142

(構成7)
前記第1配線と前記第3配線との間、及び、前記第2配線と前記第3配線との間に設けられた第5配線と、
前記第5配線と前記第3配線との間に設けられた第2導電部材と、
前記第2導電部材の第4部分と前記第1配線に接続された第3半導体部材と、
前記第2導電部材の第5部分と前記第2配線に接続された第4半導体部材と、
前記第2導電部材における前記第4部分と前記第5部分との間の第6部分と前記第3配線に接続された第2素子と、
をさらに備えた構成6記載の磁気記憶装置。

0143

(構成8)
前記第4配線と前記第5配線が並ぶ方向は、前記第1配線に沿う構成7記載の磁気記憶装置。

0144

(構成9)
前記第4配線と前記第1導電部材が並ぶ第1方向に沿って、前記第4配線は前記第1配線と前記第5配線の間に設けられている構成7記載の磁気記憶装置。

0145

(構成10)
第1配線と、
第2配線と、
第3配線と、
前記第1配線と前記第3配線との間に設けられた第4配線と、
第5配線と、
前記第1配線と前記第2配線の間、及び、前記第3配線と前記第2配線の間に設けられた第1導電部材と、
第1半導体部材と、
前記第3配線に接続された第2半導体部材と、
第1素子と、
を備え、
前記第1配線と前記第3配線との距離は前記第1配線と前記第2配線との距離よりも短く、前記第2配線と前記第3配線との距離が前記第1配線と前記第2配線との距離よりも短く、
前記第1導電部材の第1部分は前記第3配線に接続されており、
前記第1半導体部材は、前記第1導電部材の第2部分と前記第4配線に接続されており、
前記第1素子は、前記第1導電部材における前記第1部分と前記第2部分との間の第3部分と前記第2半導体部材に接続されており、
前記第5配線は、前記第1素子と前記第2配線との間に設けられている磁気記憶装置。

0146

(構成11)
前記第4配線及び前記第5配線に電位を供給する駆動回路と、
をさらに備え、
前記駆動回路と前記第1導電部材との間において、前記第5配線が前記第4配線に接続されている構成10記載の磁気記憶装置。

0147

(構成12)
前記第1配線と前記第3配線との間に設けられた第6配線と、
前記第3配線と前記第2配線との間に設けられた第7配線と、
前記第6配線と前記第7配線の間に設けられた第2導電部材と、
第3半導体部材と、
前記第2配線に接続された第4半導体部材と、
第2素子と、
をさらに備え、
前記第2導電部材の第4部分は前記第3配線に接続されており、
前記第3半導体部材は、前記第2導電部材の第5部分と前記第1配線に接続されており、
前記第2素子は、前記第2導電部材における前記第4部分と前記第5部分との間の第6部分と前記第4半導体部材に接続されている構成10または11に記載の磁気記憶装置。

0148

(構成13)
前記第4配線と前記第6配線が並ぶ方向は前記第1配線に沿い、
前記第5配線と前記第7配線が並ぶ方向は前記第2配線に沿う構成12記載の磁気記憶装置。

0149

(構成14)
前記第4配線と前記第5配線が並ぶ第1方向に沿って、前記第4配線は、前記第1配線と前記第6配線との間に設けられており、前記第7配線は、前記第5配線と前記第2配線との間に設けられている構成12記載の磁気記憶装置。

0150

(構成15)
第1配線と、
第2配線と、
前記第1配線と前記第2配線との間に設けられた第3配線と、
第4配線と、
第5配線と、
前記第1配線と前記第4配線との間、及び、前記第2配線と前記第5配線との間に設けられた第6配線と、
前記第6配線と前記第4配線との間、及び、前記第6配線と前記第5配線との間に設けられた第7配線と、
前記第6配線と前記第7配線との間に設けられた第1導電部材と、
前記第1導電部材の第1部分と前記第1配線に接続された第1半導体部材と、
前記第1導電部材の第2部分と前記第2配線に接続された第2半導体部材と、
前記第1導電部材における前記第1部分と前記第2部分との間の第3部分と前記第3配線に接続された第3半導体部材と、
前記第4配線に接続された第4半導体部材と、
前記第5配線に接続された第5半導体部材と、
前記第1導電部材における前記第1部分と前記第3部分との間の第4部分と、前記第4半導体部材に接続された第1素子と、
前記第1導電部材における前記第2部分と前記第3部分との間の第5部分と、前記第5半導体部材に接続された第2素子と、
を備えた磁気記憶装置。

0151

(構成16)
前記第6配線及び前記第7配線に電位を供給する駆動回路をさらに備え、
前記駆動回路と前記第1導電部材との間において、前記第7配線が前記第6配線に接続されている構成15記載の磁気記憶装置。

0152

(構成17)
前記第1配線と前記第4配線との間、及び、前記第2配線と前記第5配線との間に設けられた第8配線と、
前記第8配線と前記第4配線との間、及び、前記第8配線と前記第5配線との間に設けられた第9配線と、
第2導電部材と、
前記第2導電部材の第6部分と前記第1配線に接続された第6半導体部材と、
前記第2導電部材の第7部分と前記第2配線に接続された第7半導体部材と、
前記第2導電部材における前記第6部分と前記第7部分との間の第8部分と前記第3配線に接続された第8半導体部材と、
前記第4配線に接続された第9半導体部材と、
前記第5配線に接続された第10半導体部材と、
前記第2導電部材における前記第6部分と前記第8部分との間の第9部分と、前記第4配線に接続された第3素子と、
前記第2導電部材における前記第7部分と前記第8部分との間の第10部分と、前記第5配線に接続された第4素子と、
をさらに備えた構成15または16に記載の磁気記憶装置。

0153

(構成18)
前記第6配線と前記第8配線が並ぶ方向は前記第1配線に沿い、
前記第7配線と前記第9配線が並ぶ方向は前記第4配線に沿う構成17記載の磁気記憶装置。

0154

(構成19)
前記第6配線と前記第7配線が並ぶ第1方向に沿って、前記第6配線は、前記第1配線と前記第8配線の間に設けられており、前記第9配線は、前記第4配線と前記第7配線の間に設けられている構成17記載の磁気記憶装置。

0155

(構成20)
第1配線と、
第2配線と、
第3配線と、
第4配線と、
前記第1配線及び前記第2配線を通過する第1平面と、前記第3配線及び前記第4配線を通過する第2平面との間に設けられた第5配線と、
前記第1配線と前記第5配線との間、及び、前記第2配線と前記第5配線との間に設けられた第6配線と、
前記第3配線と前記第5配線との間、及び、前記第4配線と前記第5配線との間に設けられた第7配線と、
第1導電部材と、
前記第1導電部材の第1部分と前記第1配線に接続された第1半導体部材と、
前記第1導電部材の第2部分と前記第2配線に接続された第2半導体部材と、
前記第3配線に接続された第3半導体部材と、
前記第4配線に接続された第4半導体部材と、
前記第1導電部材における前記第1部分と前記第3部分との間の第4部分と、前記第3半導体部材に接続された第1素子と、
前記第1導電部材における前記第2部分と前記第3部分との間の第5部分と、前記第4半導体部材に接続された第2素子と、
を備えた磁気記憶装置。

0156

(構成21)
前記第6配線及び前記第7配線に電位を供給する駆動回路をさらに備え、
前記駆動回路と前記第1導電部材との間において、前記第7配線が前記第6配線に接続されている構成20記載の磁気記憶装置。

0157

(構成22)
前記第1配線と前記第5配線との間、及び、前記第2配線と前記第5配線との間に設けられた第8配線と、
前記第3配線と前記第5配線との間、及び、前記第4配線と前記第5配線との間に設けられた第9配線と、
第2導電部材と、
前記第2導電部材の第6部分と前記第1配線に接続された第5半導体部材と、
前記第2導電部材の第7部分と前記第2配線に接続された第6半導体部材と、
前記第3配線に接続された第7半導体部材と、
前記第4配線に接続された第8半導体部材と、
前記第2導電部材における前記第6部分と前記第8部分との間の第9部分と、前記第3配線に接続された第3素子と、
前記第2導電部材における前記第7部分と前記第8部分との間の第10部分と、前記第4配線に接続された第4素子と、
をさらに備えた構成20または21に記載の磁気記憶装置。

0158

(構成23)
前記第6配線と前記第8配線が並ぶ方向は前記第1配線に沿い、
前記第7配線と前記第9配線が並ぶ方向は前記第3配線に沿う構成22記載の磁気記憶装置。

0159

(構成24)
前記第6配線と前記第7配線が並ぶ第1方向に沿って、前記第6配線は、前記第1配線と前記第8配線との間に設けられており、前記第9配線は、前記第3配線と前記第7配線との間に設けられている構成22記載の磁気記憶装置。

0160

(構成25)
前記第1素子は、磁気トンネル接合素子である構成1〜24のいずれか1つに記載の磁気記憶装置。

0161

以上説明した実施形態によれば、記憶密度の向上が可能な磁気記憶装置を実現することができる。

0162

以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。また、前述の実施形態は、相互に組み合わせて実施することもできる。

0163

1、1a、2、2a、3、3a、4、4a、5、5a、6:磁気記憶装置
10:メモリアレイ
10a:メモリセル
11:ソース線駆動回路
12:センスアンプ
13:駆動回路
21a:第1配線
21b:第2配線
22、22a、22b:領域
23:第3配線
24:第1導電部材
24a:第1部分
24b:第2部分
24c:第3部分
24d:第4部分
24e:第5部分
25、25a:第4配線、
25b:第6配線
26a:第1半導体部材
26b:第2半導体部材
26c:第3半導体部材
27a、27b、27c:縦型トランジスタ
30、30a:第1素子
30b:第2素子
31、31a:第5配線
31b:第7配線
32、32a:第4半導体部材
32b:第5半導体部材
33、33a、33b:縦型トランジスタ
35:コンタクト
36a、36b:ビア
37a、37b:ビア
38:ビア
39:中間配線
41a、41b:ビア
70:制御部
71:第1磁性層
71M:第1磁化
71n:非磁性層
72:第2磁性層
72M:第2磁化
72Ma、72Mb、72Mc、72Md:ベクトル
D1、D2、D3、D4:距離
DD1:第1対角方向
DD2:第2対角方向
F:最小加工寸法
I1:第1電流
I2:第2電流
J1、J2:電流
L1:第1長さ
L2:第2長さ
LD1、LD2:長さ
OP1:第1動作
OP2:第2動作
OP3:第3動作
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