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技術 情報処理装置および半導体装置

出願人 富士ゼロックス株式会社
発明者 平山雄也中港努黒石健児
出願日 2018年9月19日 (2年3ヶ月経過) 出願番号 2018-175458
公開日 2020年3月26日 (9ヶ月経過) 公開番号 2020-047005
状態 未査定
技術分野 メモリシステム FAX画像情報の記憶 イメージ入力 バス制御
主要キーワード GPUコア シリアル相互接続 表示装置制御回路 相互接続方式 一次キャッシュメモリ ファックス送受信機 二次キャッシュメモリ 機能モジュール間
関連する未来課題
重要な関連分野

この項目の情報は公開日時点(2020年3月26日)のものです。
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図面 (6)

課題

取得されるデータの種類に関わらず、揮発性記憶手段へのデータの送信に用いられる通信路切り替わらない場合に比べて、共用の通信路が占有される時間を短縮する。

解決手段

データを記憶する揮発性記憶手段と、機器の動作を制御する制御手段と、機器から入力されるデータを一時的に保持するインタフェース部と、揮発性記憶手段へのデータの書き込みを制御する書き込み手段と、インタフェース部と書き込み手段とを接続し、インタフェース部が取得したデータの揮発性記憶手段への送信、および揮発性記憶手段に書き込まれたデータの転送に用いられる第1の通信路と、インタフェース部と書き込み手段とを接続し、第1の通信路を経由しない第2の通信路と、インタフェース部が機器から画像データを取得した場合に、インタフェース部から揮発性記憶手段へのデータの送信に用いられる通信路を、第1の通信路から第2の通信路に切り替え切替手段と、を有する、情報処理装置

概要

背景

特許文献1には、表示装置制御回路内部バスと画像専用バスの二つのバスに接続されており、セレクト回路はこれらのうちのどちらのバスからのデータを使用するかを切り替えるための回路であり、セレクト回路がどちらのバスを選択するかは、それぞれのセレクタの内部にあるレジスタの値によって決定されることが記載されている。

概要

取得されるデータの種類に関わらず、揮発性記憶手段へのデータの送信に用いられる通信路が切り替わらない場合に比べて、共用の通信路が占有される時間を短縮する。データを記憶する揮発性記憶手段と、機器の動作を制御する制御手段と、機器から入力されるデータを一時的に保持するインタフェース部と、揮発性記憶手段へのデータの書き込みを制御する書き込み手段と、インタフェース部と書き込み手段とを接続し、インタフェース部が取得したデータの揮発性記憶手段への送信、および揮発性記憶手段に書き込まれたデータの転送に用いられる第1の通信路と、インタフェース部と書き込み手段とを接続し、第1の通信路を経由しない第2の通信路と、インタフェース部が機器から画像データを取得した場合に、インタフェース部から揮発性記憶手段へのデータの送信に用いられる通信路を、第1の通信路から第2の通信路に切り替える切替手段と、を有する、情報処理装置

目的

本発明は、取得されるデータの種類に関わらず、揮発性記憶手段へのデータの送信に用いられる通信路が切り替わらない場合に比べて、共用の通信路が占有される時間を短縮することを目的とする

効果

実績

技術文献被引用数
0件
牽制数
0件

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請求項1

データを記憶する揮発性記憶手段と、機器の動作を制御する制御手段と、前記機器から入力されるデータを一時的に保持するインタフェース部と、前記揮発性記憶手段へのデータの書き込みを制御する書き込み手段と、前記インタフェース部と前記書き込み手段とを接続し、当該インタフェース部が取得したデータの前記揮発性記憶手段への送信、および当該揮発性記憶手段に書き込まれたデータの転送に用いられる第1の通信路と、前記インタフェース部と前記書き込み手段とを接続し、前記第1の通信路を経由しない第2の通信路と、前記インタフェース部が前記機器から画像データを取得した場合に、当該インタフェース部から前記揮発性記憶手段へのデータの送信に用いられる通信路を、前記第1の通信路から前記第2の通信路に切り替え切替手段と、を有する、情報処理装置

請求項2

前記機器からの前記画像データの取得を前記制御手段から指示されると、当該画像データの送信に用いられる通信路の前記第1の通信路から前記第2の通信路への切り替えを前記切替手段に指示する指示手段と、を有することを特徴とする請求項1記載の情報処理装置。

請求項3

前記制御手段は、前記書き込み手段による前記画像データの前記揮発性記憶手段への書き込みが完了すると、書き込みが完了したことに関する完了情報を前記指示手段に送信し、前記指示手段は、前記完了情報を取得すると、前記揮発性記憶手段へのデータの送信に用いられる通信路を前記第2の通信路から前記第1の通信路に切り替えることを前記切替手段に指示することを特徴とする請求項2記載の情報処理装置。

請求項4

前記揮発性記憶手段よりも記憶容量が小さい一方で読み書き速度が速い第2の揮発性記憶手段と、前記機器からの前記画像データの取得を前記制御手段から指示されると、前記第2の揮発性記憶手段に格納されているデータのうち当該画像データに対応する格納先に該当するデータを無効化する無効化手段と、をさらに有することを特徴とする請求項1記載の情報処理装置。

請求項5

前記制御手段は、前記無効化手段に対して前記指示を行う前に、前記画像データに予め対応付けられている前記格納先を当該無効化手段に送信し、前記無効化手段は、前記指示を受けると、前記制御手段から取得した前記格納先に該当する前記第2の揮発性記憶手段の前記データを無効化することを特徴とする請求項4記載の情報処理装置。

請求項6

前記第2の揮発性記憶手段のデータに対応する格納先を仮想の格納先空間で管理する基本ソフトウェアに基づいて、当該第2の揮発性記憶手段のデータを処理する処理手段をさらに有することを特徴とする請求項4記載の情報処理装置。

請求項7

前記揮発性記憶手段には、格納するデータに対応する格納先として物理的な格納先が割り当てられており、前記無効化手段は、前記第2の揮発性記憶手段のデータに対応する格納先を物理的な格納先空間で管理することを特徴とする請求項6記載の情報処理装置。

請求項8

機器の動作を制御する制御手段と、前記機器から入力されるデータを一時的に保持するインタフェース部と、データを記憶する揮発性記憶手段へのデータの書き込みを制御する書き込み手段と、前記インタフェース部と前記書き込み手段とを接続し、当該インタフェース部が取得したデータの前記揮発性記憶手段への送信、および当該揮発性記憶手段に書き込まれたデータの転送に用いられる第1の通信路と、前記インタフェース部と前記書き込み手段とを接続し、前記第1の通信路を経由しない第2の通信路と、前記インタフェース部が前記機器から画像データを取得した場合に、当該インタフェース部から前記揮発性記憶手段へのデータの送信に用いられる通信路を、前記第1の通信路から前記第2の通信路に切り替える切替手段と、を有する、半導体装置

請求項9

前記機器からの前記画像データの取得を前記制御手段から指示されると、当該画像データの送信に用いられる通信路の前記第1の通信路から前記第2の通信路への切り替えを前記切替手段に指示する指示手段と、を有することを特徴とする請求項8記載の半導体装置。

請求項10

前記制御手段は、前記書き込み手段による前記画像データの前記揮発性記憶手段への書き込みが完了すると、書き込みが完了したことに関する完了情報を前記指示手段に送信し、前記指示手段は、前記完了情報を取得すると、前記揮発性記憶手段へのデータの送信に用いられる通信路を前記第2の通信路から前記第1の通信路に切り替えることを前記切替手段に指示することを特徴とする請求項9記載の半導体装置。

技術分野

0001

本発明は、情報処理装置および半導体装置に関する。

背景技術

0002

特許文献1には、表示装置制御回路内部バスと画像専用バスの二つのバスに接続されており、セレクト回路はこれらのうちのどちらのバスからのデータを使用するかを切り替えるための回路であり、セレクト回路がどちらのバスを選択するかは、それぞれのセレクタの内部にあるレジスタの値によって決定されることが記載されている。

先行技術

0003

特開2004−170475号公報

発明が解決しようとする課題

0004

情報処理装置が機器からデータを取得する場合、データは、データを記憶する揮発性記憶手段に書き込まれる。データが揮発性記憶手段に書き込まれている間は、データの揮発性記憶手段への送信や揮発性記憶手段に書き込まれたデータの転送等に共用される通信路占有される。
ここで、揮発性記憶手段に書き込まれるデータが画像データ等の大容量の連続データである場合、揮発性記憶手段へのデータの書き込みに要する時間が長くなり、この場合、共用の通信路が占有される時間も長くなる。
本発明は、取得されるデータの種類に関わらず、揮発性記憶手段へのデータの送信に用いられる通信路が切り替わらない場合に比べて、共用の通信路が占有される時間を短縮することを目的とする。

課題を解決するための手段

0005

請求項1に記載の発明は、データを記憶する揮発性記憶手段と、機器の動作を制御する制御手段と、前記機器から入力されるデータを一時的に保持するインタフェース部と、前記揮発性記憶手段へのデータの書き込みを制御する書き込み手段と、前記インタフェース部と前記書き込み手段とを接続し、当該インタフェース部が取得したデータの前記揮発性記憶手段への送信、および当該揮発性記憶手段に書き込まれたデータの転送に用いられる第1の通信路と、前記インタフェース部と前記書き込み手段とを接続し、前記第1の通信路を経由しない第2の通信路と、前記インタフェース部が前記機器から画像データを取得した場合に、当該インタフェース部から前記揮発性記憶手段へのデータの送信に用いられる通信路を、前記第1の通信路から前記第2の通信路に切り替える切替手段と、を有する、情報処理装置である。
請求項2に記載の発明は、前記機器からの前記画像データの取得を前記制御手段から指示されると、当該画像データの送信に用いられる通信路の前記第1の通信路から前記第2の通信路への切り替えを前記切替手段に指示する指示手段と、を有することを特徴とする請求項1記載の情報処理装置である。
請求項3に記載の発明は、前記制御手段は、前記書き込み手段による前記画像データの前記揮発性記憶手段への書き込みが完了すると、書き込みが完了したことに関する完了情報を前記指示手段に送信し、前記指示手段は、前記完了情報を取得すると、前記揮発性記憶手段へのデータの送信に用いられる通信路を前記第2の通信路から前記第1の通信路に切り替えることを前記切替手段に指示することを特徴とする請求項2記載の情報処理装置である。
請求項4に記載の発明は、前記揮発性記憶手段よりも記憶容量が小さい一方で読み書き速度が速い第2の揮発性記憶手段と、前記機器からの前記画像データの取得を前記制御手段から指示されると、前記第2の揮発性記憶手段に格納されているデータのうち当該画像データに対応する格納先に該当するデータを無効化する無効化手段と、をさらに有することを特徴とする請求項1記載の情報処理装置である。
請求項5に記載の発明は、前記制御手段は、前記無効化手段に対して前記指示を行う前に、前記画像データに予め対応付けられている前記格納先を当該無効化手段に送信し、前記無効化手段は、前記指示を受けると、前記制御手段から取得した前記格納先に該当する前記第2の揮発性記憶手段の前記データを無効化することを特徴とする請求項4記載の情報処理装置である。
請求項6に記載の発明は、前記第2の揮発性記憶手段のデータに対応する格納先を仮想の格納先空間で管理する基本ソフトウェアに基づいて、当該第2の揮発性記憶手段のデータを処理する処理手段をさらに有することを特徴とする請求項4記載の情報処理装置である。
請求項7に記載の発明は、前記揮発性記憶手段には、格納するデータに対応する格納先として物理的な格納先が割り当てられており、前記無効化手段は、前記第2の揮発性記憶手段のデータに対応する格納先を物理的な格納先空間で管理することを特徴とする請求項6記載の情報処理装置である。
請求項8に記載の発明は、機器の動作を制御する制御手段と、前記機器から入力されるデータを一時的に保持するインタフェース部と、データを記憶する揮発性記憶手段へのデータの書き込みを制御する書き込み手段と、前記インタフェース部と前記書き込み手段とを接続し、当該インタフェース部が取得したデータの前記揮発性記憶手段への送信、および当該揮発性記憶手段に書き込まれたデータの転送に用いられる第1の通信路と、前記インタフェース部と前記書き込み手段とを接続し、前記第1の通信路を経由しない第2の通信路と、前記インタフェース部が前記機器から画像データを取得した場合に、当該インタフェース部から前記揮発性記憶手段へのデータの送信に用いられる通信路を、前記第1の通信路から前記第2の通信路に切り替える切替手段と、を有する、半導体装置である。
請求項9に記載の発明は、前記機器からの前記画像データの取得を前記制御手段から指示されると、当該画像データの送信に用いられる通信路の前記第1の通信路から前記第2の通信路への切り替えを前記切替手段に指示する指示手段と、を有することを特徴とする請求項8記載の半導体装置である。
請求項10に記載の発明は、前記制御手段は、前記書き込み手段による前記画像データの前記揮発性記憶手段への書き込みが完了すると、書き込みが完了したことに関する完了情報を前記指示手段に送信し、前記指示手段は、前記完了情報を取得すると、前記揮発性記憶手段へのデータの送信に用いられる通信路を前記第2の通信路から前記第1の通信路に切り替えることを前記切替手段に指示することを特徴とする請求項9記載の半導体装置である。

発明の効果

0006

請求項1の発明によれば、取得されるデータの種類に関わらず、揮発性記憶手段へのデータの送信に用いられる通信路が切り替わらない場合に比べて、共用の通信路が占有される時間を短縮することができる。
請求項2の発明によれば、切替手段がデータの種類に応じた通信路の切り替え制御を行う必要がなくなる。
請求項3の発明によれば、画像データの揮発性記憶手段への書き込みが完了すると、揮発性記憶手段へのデータの送信に共用の通信路を用いることができる。
請求項4の発明によれば、第2の揮発性記憶手段に格納されているデータのうち画像データに対応する格納先に該当するデータと揮発性記憶手段のデータとを整合させることができる。
請求項5の発明によれば、画像データの揮発性記憶手段への書き込みの際に無効化手段が無効化を指示されなくても、第2の揮発性記憶手段に格納されているデータのうち画像データに対応する格納先に該当するデータを無効化することができる。
請求項6の発明によれば、第2の揮発性記憶手段のデータに対応する格納先が仮想の格納先空間で管理される場合であっても、第2の揮発性記憶手段に格納されているデータのうち画像データに対応する格納先に該当するデータと揮発性記憶手段のデータとを整合させることができる。
請求項7の発明によれば、第2の揮発性記憶手段のデータに対応する格納先を仮想の格納先空間で管理する基本ソフトウェアを編集することなく、第2の揮発性記憶手段に格納されているデータのうち画像データに対応する格納先に該当するデータと揮発性記憶手段のデータとを整合させることができる。
請求項8の発明によれば、取得されるデータの種類に関わらず、揮発性記憶手段へのデータの送信に用いられる通信路が切り替わらない場合に比べて、共用の通信路が占有される時間を短縮することができる。
請求項9の発明によれば、切替手段がデータの種類に応じた通信路の切り替え制御を行う必要がなくなる。
請求項10の発明によれば、画像データの揮発性記憶手段への書き込みが完了すると、揮発性記憶手段へのデータの送信に共用の通信路を用いることができる。

図面の簡単な説明

0007

本実施形態に係る画像形成装置外観図である。
本実施形態に係る画像形成装置の内部構造を示す図である。
画像形成装置を構成する制御装置等の機能モジュール間接続構成の例を説明する図である。
画像読取装置と制御装置の内部構成の一例を説明する図である。
画像読取装置からDRAMへ画像データを読み込む場合に実行される処理動作を説明する図である。

実施例

0008

以下、添付図面を参照して、本発明の実施形態について詳細に説明する。
ここでは、画像形成装置を例に説明する。本実施形態で説明する画像形成装置は、用紙に画像を形成する装置であり、コピー機能スキャナ機能ファックス送受信機能、印刷機能を備えている。
もっとも、これら全ての機能を有する画像形成装置である必要はなく、いずれか1つの機能に特化した装置、例えば複写機スキャナ(3次元スキャナを含む。)、ファックス送受信機、プリンタ(3次元プリンタを含む。)でもよい。

0009

<画像形成装置の概略構成
図1は、本実施形態に係る画像形成装置1の外観図である。図2は、本実施形態に係る画像形成装置1の内部構造を示す図である。
画像形成装置1は、原稿の画像を読み取る画像読取装置100と、用紙上に画像を記録する画像記録装置200と、を備えている。
また、画像形成装置1は、ユーザによる操作の受付やユーザに対する各種の情報の提示に使用するユーザインタフェース(UI)300を備えている。
さらに、画像形成装置1は、画像形成装置1の全体動作を制御する制御装置500を備えている。
ここでの画像形成装置1は情報処理装置の一例である。なお、制御装置500は情報処理装置の一例でもある。

0010

画像読取装置100は、画像記録装置200の上に取り付けられている。画像読取装置100は、原稿の画像を光学的に読み取る。
画像記録装置200は、画像の形成に使用するエンジンや用紙の搬送に使用する機構で構成され、その内部には制御装置500が配置されている。
ユーザインタフェース300は、その操作面が画像形成装置1を操作するユーザと対面するように、画像読取装置100の手前側に配置されている。

0011

このうち、画像読取装置100は、原稿の画像を読み取る画像読取部110と、この画像読取部110に原稿を搬送する原稿搬送部120と、を備えている。原稿搬送部120は、画像読取装置100の上部に配置され、画像読取部110は、画像読取装置100の下部に配置されている。
原稿搬送部120は、原稿を収容する原稿収容部121と、原稿収容部121から引き出された原稿が排出される原稿排出部122とを有し、不図示の搬送機構を使用して原稿収容部121から原稿排出部122に原稿を搬送する。
原稿搬送部120は、原稿自動送り装置(ADF:Auto Document Feeder)とも呼ばれる。
なお、原稿に対して読取光学系を相対的に移動させ、原稿の画像を読み取ることもできる。

0012

画像記録装置200は、用紙トレイから引き出された用紙Pに画像を形成する画像形成部20と、画像形成部20に対して用紙Pを供給する用紙供給部60と、画像形成部20にて画像が形成された用紙Pを排出する用紙排出部70と、画像形成部20から出力される用紙Pの表裏反転させ、画像形成部20に向けて再度搬送する反転搬送部80と、を備えている。
これらの構成はいずれも既知であるので、詳細な説明は省略する。なお、画像形成部20には、用紙Pの搬送経路に沿ってブラック(K)、シアン(C)、マゼンタ(M)、イエロー(Y)の各色に対応する記録ユニットが配置されている。色の種類及び色の組み合わせは一例である。

0013

ユーザインタフェース300は、ユーザからの指示を受け付け受付装置とユーザに対して情報を提供する出力装置とで構成され、具体的には操作受付部と表示部とを有している。
ここで、操作受付部は、ハードウェアキーに対する操作を検知する機能とソフトウェアキーに対する操作を検知する機能などを提供する。一方、表示部は、情報を提供する画面やソフトウェアキー等を表示する。

0014

<機能モジュール間の接続構成>
図3は、画像形成装置1を構成する制御装置500等の機能モジュール間の接続構成の例を説明する図である。
画像読取装置100、画像記録装置200、ユーザインタフェース300は、制御装置500に対して接続されている。画像読取装置100、画像記録装置200、ユーザインタフェース300、制御装置500には、いずれも機能モジュール化された半導体チップが内蔵されている。

0015

本実施形態では、必要とされる機能だけを選択的に1つの半導体基板(Substrate)上に集約した半導体チップ、すなわちMochi(Modular Chip)チップを使用する。因みに、Mochiは商標である。
例えば制御装置500は、他のMochiチップとの相互接続に特化した通信インタフェース部、CPUコア部、メモリコントローラ、関連ロジック回路などを1つの半導体基板(Substrate)上に集約したMochiチップを使用する。ここでのMochiチップは、SOC(System On a Chip)である。
Mochiチップ間相互接続方式には、パラレル接続方式とシリアル接続方式があるが、本実施形態では、シリアル接続方式を採用する。すなわち、本実施形態では、Mochiチップ間のデータをシリアル伝送方式により転送する。

0016

<制御装置の内部構成>
図4は、画像読取装置100と制御装置500の内部構成の一例を説明する図である。
画像読取装置100は、原稿のイメージ撮像するイメージセンサ101と、イメージセンサ101の出力信号を処理するアナログフロントエンドAFE)102と、DRAM(Dynamic Random Access Memory)570へデータを転送するDMA(Direct Memory Access)103と、Mochiインタフェースモジュール104とを有している。
このうち、Mochiインタフェースモジュール104が、Mochiチップである。

0017

本実施形態の場合、イメージセンサ101には、CCD(Charge Coupled Device)イメージセンサを使用する。もっとも、イメージセンサ101にはCMOS(Complementary Metal Oxide Semiconductor)イメージセンサを使用してもよい。
イメージセンサ101は、各原稿のイメージに対応する出力信号として、例えばレッド(R)、グリーン(G)、ブルー(B)に対応する色信号を出力する。
アナログフロントエンド(AFE)102は、例えばレッド(R)、グリーン(G)、ブルー(B)に対応する色信号を、イエロー(Y)、マゼンタ(M)、シアン(C)、ブラック(K)に対応する色信号に変換する処理を実行する。

0018

DMA103は、CPU(ここでは第1のCPUコア541A、第2のCPUコア541B)を介さないデータの読み書きを制御するための回路である。本実施形態におけるDMA103は、原稿から読み取った画像データをDRAM570へ転送する。DMA103が転送するデータには、画像データの他に、読み込み先を指定するアドレス情報が含まれている。なお、アドレス情報は、読み込み開始アドレス宛先アドレスとで構成される。本実施形態では、アドレス情報を、データの格納先として捉えられる。また、アドレス情報は、DRAM570の物理アドレスである。

0019

本実施形態におけるMochiインタフェースモジュール104は、画像データをパケット化されていない連続したデータ形式非パケット形式)で転送する。換言すると、Mochiインタフェースモジュール104は、原稿の画像データを一括転送する。

0020

画像読取装置100と外部バスで接続された制御装置500は、1つのチップ上に複数の処理コアなどを集積化したSOC(System On a Chip)510と、主記憶装置としてのDRAM570と、シリアルパラレル変換回路(SerDes)580と、周辺(Peripheral)インタフェース590とで構成されている。図4では、SOC510を1チップSOCとも記す。
ここで、SOC510は半導体装置の一例であり、DRAM570は揮発性記憶手段の一例である。

0021

SOC510は、外部バスから読み込みデータを受信する通信インタフェース部520と、予め定めたサイズ(例えば64バイト)のパケットデータを転送する内部バス530とを有する。また、SOC510は、通信インタフェース部520とメモリコントローラ560とを直接接続する第1データバス531と、通信インタフェース部520と割込みコントローラ555とを接続する第2データバス532と、パケットデータを処理する処理コア部540とを有する。また、SOC510は、処理コア部540のキャッシュメモリを管理するメモリ管理ユニット(Memory Management Unit)550と、データの読み込み処理中における割り込み制御を行う割込みコントローラ555と、DRAM570に対するデータの読み書きを制御するメモリコントローラ560とを有する。

0022

通信インタフェース部520は、Mochiインタフェースモジュール521と、先入れ先出し(FIFO)メモリ522と、切替部523とを有する。
Mochiインタフェースモジュール521は、外部バスを通じて、画像読取装置100側のMochiインタフェースモジュール104とシリアル相互接続され、アドレス情報(0×0〜0×FFFF)と各アドレスに該当する読み込みデータを連続データ(非パケットデータ)の形式で受信する。シリアル伝送形式の場合、アドレス情報は、読み込みデータよりも前に転送される。また、Mochiインタフェースモジュール521は、画像データの転送の完了が通知されると、この完了通知を、第2データバス532を介して割込みコントローラ555に転送する。Mochiインタフェースモジュール521が取得したデータを割込みコントローラ555に転送するか否かは、取得したデータに含まれるヘッダ情報に基づいて判定される。

0023

先入れ先出しメモリ522は、外部バスを通じて受信したデータを一時的に保持するバッファメモリである。
切替手段の一例としての切替部523は、先入れ先出しメモリ522から出力されたデータを、内部バス530を介してメモリコントローラ560に転送する。また、切替部523は、メモリコントローラ560にデータを転送するために用いる通信路を、内部バス530から第1データバス531に切り替え可能に設けられている。すなわち、切替部523は、第1データバス531を介してメモリコントローラ560にデータを転送することも可能になっている。

0024

内部バス530は、通信インタフェース部520と、メモリ管理ユニット550と、メモリコントローラ560等を相互に接続し、パケットデータの受け渡しに用いられる。
内部バス530は、第1の通信路の一例である。いずれかのデバイスが内部バス530を用いてパケットデータを転送している間、内部バス530は占有されるため、他のデバイスは内部バス530を用いてデータを転送することができない。

0025

第1のデータバス531は、画像読取装置100から受信されたデータをメモリコントローラ560に直接転送するために用いられるシリアルバス又はパラレルバスである。第1のデータバス531は、第2の通信路の一例である。
第1のデータバス531は、内部バス530から物理的に独立した経路である。したがって、第1のデータバス531と内部バス530は重複する経路を有しない。

0026

本実施形態における処理コア部540は、画像形成装置1全体の動作を制御する第1のCPU(Central Processing Unit)コア541Aと、画像読取装置100の動作を制御する第2のCPUコア541Bと、画像を処理するGPU(Graphics Processing Unit)コア541Cとで構成される。すなわち、処理コア部540はマルチコア構成である。
第1のCPUコア541A、第2のCPUコア541B、およびGPUコア541Cは、いずれも処理手段の一例である。広義には、処理コア部540も処理手段の一例である。また、第1のCPUコア541A、第2のCPUコア541Bは、機器の動作を制御する制御手段の一例である。広義には、処理コア部540も制御手段の一例である。

0027

第2のCPUコア541Bは、メモリ管理ユニット550に対して、予め定められたデータに対応付けられている物理アドレスを送信する。
本実施形態では、画像形成装置1が起動すると、第2のCPUコア541Bが、画像読取装置100からDRAM570へ読み込まれる画像データに対応付けられた物理アドレス(例えば、1〜5000番地)を、メモリ管理ユニット550に送信する。

0028

本実施形態における第1のCPUコア541A、第2のCPUコア541Bは、基本ソフトウェアとしてのLinux(登録商標)カーネルやLinuxオペレーティングシステムに基づいて動作している。
Linuxは、仮想アドレス空間上でアドレスを管理するため、物理アドレス空間でアドレスを管理するWindows(登録商標)とは異なり、キャッシュデータの有無を選択するスイッチ処理を採用することができない。
もっとも、オペレーティングシステムとしてWindowsや他のオペレーションシステムを採用することも可能である。例えばWindows CE(登録商標)を採用してもよい。

0029

本実施形態の場合、第1のCPUコア541A、第2のCPUコア541Bは、一次キャッシュメモリ542A、542Bと、二次キャッシュメモリ543Aとを有している。
一方、GPUコア541Cは、一次キャッシュメモリ542Cを有している。
ここでの一次キャッシュメモリ542A、542B、542Cと、二次キャッシュメモリ543Aは、いずれもDRAM570よりも記憶容量が小さい一方でDRAM570よりも読み書き速度が速い揮発性の記憶手段である。
従って、一次キャッシュメモリ542A、542B、542Cと、二次キャッシュメモリ543Aは、第2の揮発性記憶手段の一例である。

0030

なお、一次キャッシュメモリ542A、542Bは、二次キャッシュメモリ543Aよりも容量が小さい一方で二次キャッシュメモリ543Aよりも読み書き速度が速い揮発性記憶手段でもある。

0031

指示手段の一例としてのメモリ管理ユニット550は、画像データのDRAM570への読み込みの開始が第2のCPUコア541Bから通知されると、切替部523に対して、DRAM570へのデータの転送に用いる通信路を、内部バス530から第1データバス531に切り替えることを指示する。ここで、画像データの読み込み開始の通知は、画像データの取得の指示として捉えられる。
また、メモリ管理ユニット550は、画像データのDRAM570への書き込みの完了が第2のCPUコア541Bから通知されると、切替部523に対して、DRAM570へのデータの転送に用いる通信路を、第1データバス531から内部バス530に切り替えることを指示する。

0032

また、メモリ管理ユニット550は、一次キャッシュメモリ542A、542Bと、二次キャッシュメモリ543Aとに格納されるデータに対応するアドレス情報を、物理アドレスで管理する。
メモリ管理ユニット550は、画像データの読み込みの開始が通知されると、画像形成装置1が起動した際に第2のCPUコア541Bから取得した物理アドレス(1〜5000番地)を参照する。そして、一次キャッシュメモリ542Aの格納領域および二次キャッシュメモリ543Aに対して、参照した物理アドレスに該当するキャッシュデータ(1〜5000番地に対応する画像データ)の無効化を指示する。キャッシュデータの無効化の指示において、内部バス530は用いられない。ここで、メモリ管理ユニット550は、キャッシュデータを無効化する無効化手段として捉えられる。

0033

本実施形態では、画像データの読み込みの開始がメモリ管理ユニット550に通知されると、メモリ管理ユニット550に設けられているフラグレジスタオンになり、上述のキャッシュデータの無効化の指示が行われる。
一方で、例えば、画像データとは異なるデータとして連続性を有しないデータの読み込みの開始がメモリ管理ユニット550に通知された場合には、メモリ管理ユニット550のフラグレジスタがオンにならず、メモリ管理ユニット550は、キャッシュデータの無効化の指示を行わない。また、この場合、切替部523が用いる通信路を第1データバス531に切り替えることの指示も行わない。

0034

本実施形態の場合、無効化の指示は、参照した物理アドレスに該当するキャッシュデータの更新を管理する情報を更新済み(Dirty bit)に変更することを意味する。因みに、管理情報には、その他に有効(Valid)と共有(Shared)がある。

0035

割込みコントローラ555は、Mochiインタフェースモジュール521から画像データの転送の完了通知を受けると、この完了通知を、第2のCPUコア541Bに対して行う。

0036

メモリコントローラ560は、DRAM570に対するデータの書き込み、DRAM570からのデータの読み出し、DRAM570のリフレッシュなどを制御する回路である。
メモリコントローラ560は、内部バス530に接続されており、内部バス530に接続された他のデバイスとの間でパケットデータを受け渡しする。
例えば、メモリコントローラ560は、第1のCPUコア541A、第2のCPUコア541B、およびGPUコア541Cからの要求に従ってデータの読み書きを実行する。
また、メモリコントローラ560は、DMA103から転送されたデータのDRAM570への書き込みを実行する。
ここでのメモリコントローラ560は、書き込み手段の一例である。

0037

本実施形態のDRAM570は、A3サイズの原稿4ページ分の画像データを格納するための格納領域を有し、この格納領域には予め物理アドレス(例えば1〜10000番地)が割り当てられている。この格納領域のうちの半分の格納領域、すなわち、原稿2ページ分の画像データの格納領域は、画像読取装置100によって読み取られた原稿における表面の画像データ(例えば1〜2500番地に対応する生データ)と裏面の画像データ(例えば2501〜5000番地に対応する生データ)との格納領域である。残りの半分の格納領域は、これらの生データについて第1のCPUコア541Aによる処理が施された表面の画像データ(例えば5001〜7500番地に対応する処理後データ)と裏面の画像データ(例えば7501〜10000番地に対応する処理後データ)との格納領域である。第1のCPUコア541Aによる処理としては、例えば、生データの回転処理反転処理、拡大または縮小処理などが挙げられる。
なお、DRAM570には、上記の4ページ分の画像データ以外のデータの格納領域がさらに設けられてもよい。

0038

<画像形成装置の基本動作
画像形成装置1は、以下のような動作を実行する。
例えば、画像形成装置1は、画像読取装置100と画像記録装置200を使用してコピー処理を実行することができる。すなわち、画像形成装置1は、画像読取装置100によって読み取られた原稿の画像データを画像記録装置200に与え、原稿の画像を用紙Pに形成することができる。

0039

ここでのコピー処理には、ダイレクトコピーとイメージ蓄積コピーの2種類がある。
ダイレクトコピーでは、画像読取装置100で読み込まれた画像データ(読み込みデータ)を揮発性の記憶手段であるDRAM570に書き込んだ後、DRAM570から読み出して画像記録装置200に与え、用紙Pに画像を形成する。
一方、イメージ蓄積コピーでは、画像読取装置100で読み込まれた画像データ(読み込みデータ)を揮発性の記憶手段であるDRAM570に書き込んだ後に処理コア部540に読み出して圧縮処理を加え、圧縮後の画像データを不揮発性の記憶手段である不図示のハードディスク装置補助記憶装置)に書き込み、その後、ハードディスク装置から読み出した画像データを画像記録装置200に与えて伸長し、伸長された画像データに対応する画像を用紙Pに形成する。
なお、ハードディスク装置の代わりに、不揮発性の記憶手段である半導体メモリ、すなわちSSD(Solid State Drive)を用いてもよい。

0040

また、画像形成装置1は、不図示のパーソナルコンピュータ(PC)等から印刷ジョブを受信し、受信した印刷ジョブに対応する画像を用紙Pに形成することができる。すなわち、画像形成装置1は、通信手段を用いて受信した印刷ジョブに対応する画像データを画像記録装置200に与え、画像を用紙P上に形成することができる。この場合も、受信した画像データをDRAM570に書き込んだ後、DRAM570から画像記録装置200に画像データを与える方式と、DRAM570から読み出した画像データをハードディスク装置に書き込んだ後に画像記録装置200に与える方式がある。

0041

また、画像形成装置1は、ファクシミリ送受信を行なうことができる。すなわち、画像形成装置1は、画像読取装置100によって読み取られた原稿の画像データを、通信回線を介して送信することができる。この場合も、画像データをDRAM570に書き込んだ後、DRAM570から不図示の通信インタフェースに与える方式と、DRAM570からハードディスク装置に書き込んだ後に不図示の通信インタフェースに与える方式がある。
さらに、画像形成装置1は、原稿の画像データをハードディスク装置などの補助記憶装置に保存することができる。すなわち、画像形成装置1は、通信回線を介して接続されたPC側の補助記憶装置に原稿の画像データを保存することもできる。

0042

<画像読取装置からDRAMへの画像データの読み込み>
図5は、画像読取装置100からDRAM570へ画像データを読み込む場合に実行される処理動作を説明する図である。ここでは、A3サイズの原稿1ページ分の画像データ(1〜2500番地に対応するデータ)を読み込む例について説明する。
まず、第1のCPUコア541Aは、第2のCPUコア541Bに対して、画像データのDRAM570への読み込みの開始を指示する(ステップ1)。
第2のCPUコア541Bは、メモリ管理ユニット550に対して、画像データのDRAM570への読み込みが開始されることを通知する(ステップ2)。また、第2のCPUコア541Bは、画像読取装置100に対して、画像データのDRAM570への読み込みの開始を指示する(ステップ3)。

0043

メモリ管理ユニット550は、第2のCPUコア541Bから通知を受けると、第2のCPUコア541Bから予め取得していた物理アドレス(1〜5000番地)を参照する。そして、一次キャッシュメモリ542Aおよび二次キャッシュメモリ543Aに対して、参照した物理アドレスに該当するキャッシュデータ(画像データ)の無効化を指示する(ステップ4)。この無効化の指示は、パケット化されていない画像データについて一括で行われる。
一次キャッシュメモリ542Aおよび二次キャッシュメモリ543Aは、該当するデータがあれば、その管理情報を更新済みに変更する。具体的には、ダーティビットを立てる処理を実行する。

0044

さらに、メモリ管理ユニット550は、通信インタフェース部520の切替部523に対して、データの転送に用いる通信路を、第1データバス531から内部バス530に切り替えることを指示する(ステップ5)。この指示は、内部バス530を介して行われる。

0045

画像読取装置100は、通信インタフェース部520に対して、画像データを転送する(ステップ6)。
通信インタフェース部520の切替部523は、第1データバス531を介して、画像データをメモリコントローラ560に転送する(ステップ7)。
メモリコントローラ560は、切替部523から転送される画像データをこの画像データに対応するDRAM570の物理アドレスに書き込む(ステップ8)。

0046

画像読取装置100は、画像データの制御装置500への転送が完了すると、通信インタフェース部520のMochiインタフェースモジュール521に対して、画像データの転送が完了したことを通知する(ステップ9)。
通信インタフェース部520のMochiインタフェースモジュール521は、画像データの転送の完了通知を、第2データバス532を介して、割込みコントローラ555に対して行う(ステップ10)。
割込みコントローラ555は、画像データの転送の完了通知を、第2のCPUコア541Bに対して行う(ステップ11)。

0047

第2のCPUコア541Bは、メモリ管理ユニット550に対して、画像データのDRAM570への書き込みが完了したことを通知する(ステップ12)。具体的には、第2のCPUコア541Bは、メモリ管理ユニット550に対して、画像データのDRAM570への書き込みが完了したことを示す完了情報を送信する。
メモリ管理ユニット550は、完了情報を受信すると、通信インタフェース部520の切替部523に対して、データの転送に用いる通信路を、第1データバス531から内部バス530に切り替えることを指示する(ステップ13)。

0048

第2のCPUコア541Bは、第1のCPUコア541Aに対して、画像データのDRAM570への書き込みが完了したことを通知する(ステップ14)。
第1のCPUコア541Aは、DRAM570に書き込まれた画像データ(1〜2500番地に対応する生データ)の読み出しの指示を、内部バス530介して、DRAM570に対して行う。
メモリ管理ユニット550は、内部バス530を介してDRAM570から画像データを取得し、この画像データを、一次キャッシュメモリ542Aおよび二次キャッシュメモリ543Aに格納する。
第1のCPUコア541Aは、一次キャッシュメモリ542Aおよび二次キャッシュメモリ543Aに格納された画像データ(生データ)に対して必要な処理を施し(ステップ15)、処置後の画像データ(5001〜7500番地に対応するデータ)を、内部バス530を介してメモリコントローラ560に転送する(ステップ16)。
メモリコントローラ560は、処理後の画像データをDRAM570に書き込む(ステップ17)。

0049

このように、本実施形態では、通信インタフェース部520が画像読取装置100から画像データを取得した場合に、通信インタフェース部520からDRAM570への画像データの送信に用いられる通信路を、内部バス530から第1データバス531に切り替える。

0050

画像読取装置100等の機器からDRAM570へデータが読み込まれる場合に、内部バス530を介してデータが読み込まれることがある。データがDRAM570に書き込まれている間は、データが通る内部バス530が占有されるため、他のデバイスが内部バス530を用いてデータを転送することが制限される。
さらに、読み込まれるデータが、画像データなどの連続データである場合、データの容量が大きいためにDRAM570へのデータの書き込みに要する時間が長くなる。この結果、他のデバイスの内部バスを用いたデータの転送が制限される時間も長くなる。

0051

特に、本実施形態では、処理コア部540がマルチコア構成であるため、シングルコア構成の場合に比べて内部バス530の使用率が高くなる。また、1チップSOCにおいてデータの通信路として共用の通信路が内部バス530のみであるため、この内部バス530が占有されやすい。そのため、他のデバイスの内部バス530を用いたデータの転送が制限されやすくなっている。

0052

これに対し、本実施形態のように、読み込まれるデータが画像データである場合に、この画像データのDRAM570への送信に用いられる通信路を、内部バス530から第1データバス531に切り替えると、データのDRAM570への書き込みのために内部バス530が占有される時間が短縮される。

0053

また、本実施形態では、メモリ管理ユニット550は、画像読取装置100等の機器からの画像データの取得を第2のCPUコア541Bから指示されると、画像データの送信に用いられる通信路の内部バス530から第1データバス531への切り替えを切替部523に指示する。
また、本実施形態では、メモリ管理ユニット550は、画像データのDRAM570への書き込みが完了したことに関する完了情報を取得すると、DRAM570へのデータの送信に用いられる通信路を第1データバス531から内部バス530に切り替えることを切替部523に指示する。

0054

また、本実施形態では、メモリ管理ユニット550は、画像読取装置100等の機器からの画像データの取得を第2のCPUコア541Bから指示されると、一次キャッシュメモリ542Aおよび二次キャッシュメモリ543Aに格納されているデータのうち画像データに対応するアドレス情報に該当するデータを無効化する。

0055

また、本実施形態では、第2のCPUコア541Bは、メモリ管理ユニット550に対して画像データの取得の指示を行う前に、画像データに対応するアドレス情報をメモリ管理ユニット550に送信する。そして、メモリ管理ユニット550は、第2のCPUコア541Bから指示を受けると、第2のCPUコア541Bから取得したアドレス情報に該当する一次キャッシュメモリ542Aおよび二次キャッシュメモリ543Aのデータを無効化する。

0056

また、本実施形態では、第1のCPUコア541A、第2のCPUコア541Bは、一次キャッシュメモリ542A、542Bおよび二次キャッシュメモリ543Aのキャッシュデータに対応するアドレス情報を仮想アドレス空間上で管理する基本ソフトウェアに基づいて、キャッシュデータを処理する。
また、本実施形態では、DRAM570には、格納するデータに対応するアドレス情報として物理アドレスが割り当てられている。一方で、メモリ管理ユニット550は、一次キャッシュメモリ542A、542Bおよび二次キャッシュメモリ543Aのキャッシュデータに対応するアドレス情報を物理アドレス空間上で管理しており、この物理アドレスは、DRAM570の格納領域に割り当てられているアドレス情報である。

0057

以上、本発明の実施形態について説明したが、本発明の技術的範囲は上記の実施形態に記載の範囲には限定されない。上記の実施形態に、種々の変更又は改良を加えたものも、本発明の技術的範囲に含まれることは、特許請求の範囲の記載から明らかである。

0058

例えば、本実施形態に示す画像形成装置1(図1参照)では、画像読取装置100と画像記録装置200(制御装置500を含む)が一体化されているが、画像読取装置100と画像記録装置200(図1参照)はそれぞれ独立した筐体に格納されていてもよい。
また、本実施形態における画像形成装置1では、オフィスなどで使用される装置構成を想定しているが、商業用(プロダクション用)の画像形成装置でもよい。

0059

また、本実施形態の場合には、通信インタフェース部520(図4参照)を、画像記録装置200(図1参照)を備える画像形成装置1(図1参照)における画像データの転送に用いているが、画像の読み取り機能に特化した画像処理装置における画像データの転送に用いてもよい。
なお、通信インタフェース部520は、画像読取装置100以外の外部機器からDRAM570(図4参照)へのデータの読み込みに使用してもよい。

0060

本実施形態では、画像データに対応する物理アドレスに該当するキャッシュデータの管理情報を無効化しているが、キャッシュデータそのものを削除する等により無効化してもよい。

0061

本実施形態では、SOC510内のキャッシュメモリの階層構造が1階層の場合(GPUコア541C)と2階層の場合(第1のCPUコア541A、第2のCPUコア541B)について説明したが、いずれの場合もキャッシュメモリの階層構造は例示の場合に限らない。例えばキャッシュメモリの階層構造は3階層以上でもよい。

0062

本実施形態では、個々の機能モジュールで動作しない機能ブロックを含まない半導体チップ、換言すると動作に必要な機能ブロックだけを選択的に組み合わせたMochiチップで構成する場合について説明したが、他の構成の半導体チップでもよい。例えば1つの半導体基板上にシステムとしての動作に必要となる機能ブロックの一式を配置した半導体チップを用いてもよい。
また、機能モジュール間の接続は、Mochiインタフェースモジュール以外の接続方式を採用してもよい。

0063

本実施形態では、画像形成装置1が起動すると第2のCPUコア541Bが画像データに対応付けられた物理アドレスをメモリ管理ユニット550に送信している。ここで、物理アドレスをメモリ管理ユニット550に送信するタイミングは、画像読取装置100からDRAM570への画像データの読み込みに関する通知がメモリ管理ユニット550に対して行われる前であればよい。

0064

本実施形態では、メモリ管理ユニット550は、キャッシュデータの無効化を指示し、その後、データの転送に用いる通信路の切り替えを指示しているが、まず、データの転送に用いる通信路の切り替えを指示し、その後、キャッシュデータの無効化を指示してもよい。また、キャッシュデータの無効化の指示と、データの転送に用いる通信路の切り替えの指示とを並行して行ってもよい。

0065

本実施形態では、通信インタフェース部520に切替部523が設けられているが、通信インタフェース部520とは別個に切替部523が設けられてもよい。

0066

本実施形態では、1チップSOCにおけるデータの通信路として共用の通信路が内部バス530のみであるが、共用の通信路として内部バス530とは別に他の通信路が設けられてもよい。

0067

本実施形態では、メモリ管理ユニット550が、第1のCPUコア541A、第2のCPUコア541Bのキャッシュメモリを管理しているが、これに加えて、GPUコア541Cのキャッシュメモリを管理してもよい。すなわち、メモリ管理ユニット550は、一次キャッシュメモリ542Cのキャッシュデータを無効化する指示を行ってもよい。また、一次キャッシュメモリ542A、542B、二次キャッシュメモリ543Aを管理するメモリ管理ユニット550とは別にメモリ管理ユニットを設け、このメモリ管理ユニットが、一次キャッシュメモリ542Cのキャッシュデータを無効化する指示を行ってもよい。

0068

1…画像形成装置、500…制御装置、510…SОC、570…DRAM、520…通信インタフェース部、530…内部バス、531…第1データバス、540…処理コア部、550…メモリ管理ユニット、555…割込みコントローラ、560…メモリコントローラ、521…Mоchiインタフェースモジュール、522…先入れ先出しメモリ、523…切替部、541A…第1のCPUコア、541B…第2のCPUコア、542A,542B…一次キャッシュメモリ、543A…二次キャッシュメモリ

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