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図面 (20)

課題

半導体装置信頼性を向上することを課題の一とする。

解決手段

同一基板上に駆動回路部と、表示部(画素部ともいう)とを有し、駆動回路部と表示部は、半導体層酸化物半導体によって構成された薄膜トランジスタと、第1の配線と、第2の配線を有し、薄膜トランジスタは、周縁部が半導体層の周縁部より内側に位置するソース電極層またはドレイン電極層を有し、駆動回路部の薄膜トランジスタは、半導体層をゲート電極層導電層で挟んで構成し、第1の配線と第2の配線は、ゲート絶縁層に設けられた開口において、酸化物導電層を介して電気的に接続されている半導体装置。

概要

背景

近年、絶縁表面を有する基板上に形成された半導体薄膜(厚さ数〜数百nm程度)を用い
薄膜トランジスタ(TFT)を構成する技術が注目されている。薄膜トランジスタは集
回路(IntegratedCircuit、略号IC)や電気光学装置のような電
子デバイスに広く応用され、特に画像表示装置スイッチング素子として開発が急がれて
いる。金属酸化物は多様に存在しさまざまな用途に用いられている。酸化インジウムはよ
く知られた材料であり、液晶ディスプレイなどで必要とされる透明電極材料として用いら
れている。

金属酸化物の中には半導体特性を示すものがある。半導体特性を示す金属酸化物としては
、例えば、酸化タングステン酸化錫、酸化インジウム、酸化亜鉛などがあり、このよう
な半導体特性を示す金属酸化物をチャネル形成領域とする薄膜トランジスタが既に知られ
ている(特許文献1及び特許文献2)。

概要

半導体装置信頼性を向上することを課題の一とする。同一基板上に駆動回路部と、表示部(画素部ともいう)とを有し、駆動回路部と表示部は、半導体層酸化物半導体によって構成された薄膜トランジスタと、第1の配線と、第2の配線を有し、薄膜トランジスタは、周縁部が半導体層の周縁部より内側に位置するソース電極層またはドレイン電極層を有し、駆動回路部の薄膜トランジスタは、半導体層をゲート電極層導電層で挟んで構成し、第1の配線と第2の配線は、ゲート絶縁層に設けられた開口において、酸化物導電層を介して電気的に接続されている半導体装置。

目的

酸化物半導体層を用いる薄膜トランジスタにおいて、動作特性や信頼性を向上させること
を課題の一つとする

効果

実績

技術文献被引用数
0件
牽制数
0件

この技術が所属する分野

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請求項1

駆動回路部と、画素部と、第1の接続部と、を有し、前記画素部は、第1のトランジスタと、前記第1のトランジスタと電気的に接続された表示素子と、容量素子とを有し、前記駆動回路部は、第2のトランジスタを有し、前記第1のトランジスタは、第1の絶縁膜上に接する第1のゲート電極層と、前記第1のゲート電極層と重なる領域を有する第1の半導体層と、前記第1の半導体層と電気的に接続された、第1のソース電極層及び第1のドレイン電極層と、を有し、前記容量素子は、前記第1の絶縁膜上に接する第1の導電層と、第1の導電層上に位置する酸化物導電層と、前記酸化物導電層上に位置する第2の導電層と、を有し、前記第2のトランジスタは、前記第1の絶縁膜上に接する第2のゲート電極層と、前記第2のゲート電極層と重なる領域を有する第2の半導体層と、前記第2の半導体層と電気的に接続された、第2のソース電極層及び第2のドレイン電極層と、を有し、前記第1の接続部は、前記第1の絶縁膜上に接する第3の導電層と、第4の導電層を介して前記第3の導電層と電気的に接続される第5の導電層と、を有し、前記第1の接続部は、前記画素部の外側に位置し、前記第1のソース電極層の上面と、前記第1のドレイン電極層の上面と、前記第2の導電層の上面と、前記第2のソース電極層の上面と、前記第2のドレイン電極層の上面と、前記第4の導電層の上面と、は、第2の絶縁膜と接する領域を有する表示装置

請求項2

駆動回路部と、画素部と、第1の接続部と、を有し、前記画素部は、第1のトランジスタと、前記第1のトランジスタと電気的に接続された表示素子と、容量素子とを有し、前記駆動回路部は、第2のトランジスタを有し、前記第1のトランジスタは、第1の絶縁膜上に接する第1のゲート電極層と、前記第1のゲート電極層と重なる領域を有する第1の半導体層と、前記第1の半導体層と電気的に接続された、第1のソース電極層及び第1のドレイン電極層と、を有し、前記容量素子は、前記第1の絶縁膜上に接する第1の導電層と、第1の導電層上に位置する酸化物導電層と、前記酸化物導電層上に位置する第2の導電層と、を有し、前記第2のトランジスタは、前記第1の絶縁膜上に接する第2のゲート電極層と、前記第2のゲート電極層と重なる領域を有する第2の半導体層と、前記第2の半導体層を介して前記第2のゲート電極層と重なる領域を有する第3のゲート電極層と、前記第2の半導体層と電気的に接続された、第2のソース電極層及び第2のドレイン電極層と、を有し、前記第1の接続部は、前記第1の絶縁膜上に接する第3の導電層と、第4の導電層を介して前記第3の導電層と電気的に接続される第5の導電層と、を有し、前記第1の接続部は、前記画素部の外側に位置し、前記第1のソース電極層の上面と、前記第1のドレイン電極層の上面と、前記第2の導電層の上面と、前記第2のソース電極層の上面と、前記第2のドレイン電極層の上面と、前記第4の導電層の上面と、は、第2の絶縁膜と接する領域を有する表示装置。

請求項3

駆動回路部と、画素部と、第1の接続部と、を有し、前記画素部は、第1のトランジスタと、前記第1のトランジスタと電気的に接続された表示素子と、容量素子とを有し、前記駆動回路部は、第2のトランジスタを有し、前記第1のトランジスタは、第1の絶縁膜上に接する第1のゲート電極層と、前記第1のゲート電極層と重なる領域を有する第1の半導体層と、前記第1の半導体層と電気的に接続された、第1のソース電極層及び第1のドレイン電極層と、を有し、前記容量素子は、前記第1の絶縁膜上に接する第1の導電層と、第1の導電層上に位置する酸化物導電層と、前記酸化物導電層上に位置する第2の導電層と、を有し、前記第2のトランジスタは、前記第1の絶縁膜上に接する第2のゲート電極層と、前記第2のゲート電極層と重なる領域を有する第2の半導体層と、前記第2の半導体層と電気的に接続された、第2のソース電極層及び第2のドレイン電極層と、を有し、前記第1の接続部は、前記第1の絶縁膜上に接する第3の導電層と、第4の導電層を介して前記第3の導電層と電気的に接続される第5の導電層と、を有し、前記第1の接続部は、前記画素部の外側に位置し、前記第1のソース電極層の上面と、前記第1のドレイン電極層の上面と、前記第2の導電層の上面と、前記第2のソース電極層の上面と、前記第2のドレイン電極層の上面と、前記第4の導電層の上面と、は、第2の絶縁膜と接する領域を有し、前記第1のトランジスタは、シングルゲートトランジスタである表示装置。

請求項4

駆動回路部と、画素部と、第1の接続部と、を有し、前記画素部は、第1のトランジスタと、前記第1のトランジスタと電気的に接続された表示素子と、容量素子とを有し、前記駆動回路部は、第2のトランジスタを有し、前記第1のトランジスタは、第1の絶縁膜上に接する第1のゲート電極層と、前記第1のゲート電極層と重なる領域を有する第1の半導体層と、前記第1の半導体層と電気的に接続された、第1のソース電極層及び第1のドレイン電極層と、を有し、前記容量素子は、前記第1の絶縁膜上に接する第1の導電層と、第1の導電層上に位置する酸化物導電層と、前記酸化物導電層上に位置する第2の導電層と、を有し、前記第2のトランジスタは、前記第1の絶縁膜上に接する第2のゲート電極層と、前記第2のゲート電極層と重なる領域を有する第2の半導体層と、前記第2の半導体層を介して前記第2のゲート電極層と重なる領域を有する第3のゲート電極層と、前記第2の半導体層と電気的に接続された、第2のソース電極層及び第2のドレイン電極層と、を有し、前記第1の接続部は、前記第1の絶縁膜上に接する第3の導電層と、第4の導電層を介して前記第3の導電層と電気的に接続される第5の導電層と、を有し、前記第1の接続部は、前記画素部の外側に位置し、前記第1のソース電極層の上面と、前記第1のドレイン電極層の上面と、前記第2の導電層の上面と、前記第2のソース電極層の上面と、前記第2のドレイン電極層の上面と、前記第4の導電層の上面と、は、第2の絶縁膜と接する領域を有し、前記第1のトランジスタは、シングルゲートトランジスタである表示装置。

技術分野

0001

酸化物半導体を用いる半導体装置に関する。

0002

なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置
全般を指し、液晶表示装置などの電気光学装置半導体回路及び電子機器は全て半導体
置である。

背景技術

0003

近年、絶縁表面を有する基板上に形成された半導体薄膜(厚さ数〜数百nm程度)を用い
薄膜トランジスタ(TFT)を構成する技術が注目されている。薄膜トランジスタは集
回路(IntegratedCircuit、略号IC)や電気光学装置のような電
子デバイスに広く応用され、特に画像表示装置スイッチング素子として開発が急がれて
いる。金属酸化物は多様に存在しさまざまな用途に用いられている。酸化インジウムはよ
く知られた材料であり、液晶ディスプレイなどで必要とされる透明電極材料として用いら
れている。

0004

金属酸化物の中には半導体特性を示すものがある。半導体特性を示す金属酸化物としては
、例えば、酸化タングステン酸化錫、酸化インジウム、酸化亜鉛などがあり、このよう
な半導体特性を示す金属酸化物をチャネル形成領域とする薄膜トランジスタが既に知られ
ている(特許文献1及び特許文献2)。

先行技術

0005

特開2007−123861号公報
特開2007−96055号公報

発明が解決しようとする課題

0006

酸化物半導体層を用いる薄膜トランジスタには、動作速度が速く、製造工程が比較的簡単
であり、十分な信頼性が求められている。

0007

酸化物半導体層を用いる薄膜トランジスタにおいて、動作特性や信頼性を向上させること
を課題の一つとする。

0008

特に、駆動回路に用いる薄膜トランジスタの動作速度は、速い方が好ましい。

0009

例えば、薄膜トランジスタのチャネル長(L)を短くする、またはチャネル幅(W)を広
くすると動作速度が高速化される。しかし、チャネル長を短くすると、スイッチング特性
、例えばオンオフ比が小さくなる問題がある。また、チャネル幅(W)を広くすると薄膜
トランジスタ自身の容量負荷を上昇させる問題がある。

0010

また、チャネル長が短くとも、安定した電気特性を有する薄膜トランジスタを備えた半導
体装置を提供することも課題の一とする。

0011

また、絶縁表面上に複数の異なる回路を形成する場合、例えば、画素部と駆動回路を同一
基板上に形成する場合には、画素部に用いる薄膜トランジスタは、優れたスイッチング
性、例えばオンオフ比が大きいことが要求され、駆動回路に用いる薄膜トランジスタには
動作速度が速いことが要求される。特に、表示装置精細度が高精細であればあるほど、
表示画像の書き込み時間が短くなるため、駆動回路に用いる薄膜トランジスタは速い動作
速度とすることが好ましい。

0012

酸化物半導体層を用いる薄膜トランジスタの電気特性のバラツキを低減することも課題の
一つとする。

0013

酸化物半導体層を用いる薄膜トランジスタの作製工程を簡略化することも課題の一つとす
る。

課題を解決するための手段

0014

本発明の一態様は、同一基板上に駆動回路部と、表示部(画素部ともいう)とを有し、駆
動回路部と当該表示部は、薄膜トランジスタと、第1の配線端子または接続電極ともい
う)と、第2の配線(端子または接続電極ともいう)を有し、薄膜トランジスタは、金属
によって構成されたゲート電極と、当該ゲート電極上のゲート絶縁層と、当該ゲート絶縁
層上の酸化物半導体層と、当該酸化物半導体層上の金属によって構成され、周縁部が当該
酸化物半導体層の周縁部より内側に位置するソース電極ソース電極層ともいう)及びド
レイン電極ドレイン電極層ともいう)と、酸化物半導体層とソース電極及びドレイン
極の上の保護絶縁層を有し、駆動回路部の薄膜トランジスタは、保護絶縁層上の酸化物
導体層と重なる位置に導電層を有し、表示部の薄膜トランジスタは、画素電極(画素電極
層ともいう)と電気的に接続し、第1の配線はゲート電極と同じ材料で形成され、第2の
配線はソース電極またはドレイン電極と同じ材料で形成され、第1の配線と第2の配線は
、ゲート絶縁層と保護絶縁層に設けられた開口(コンタクトホール)を通して電気的に接
続されている半導体装置である。

0015

画素用薄膜トランジスタ及び駆動回路用薄膜トランジスタとして、ボトムゲート構造の逆
スタガ型薄膜トランジスタを用いる。画素用薄膜トランジスタ及び駆動回路用薄膜トラン
スタはソース電極層及びドレイン電極層との間に露呈した酸化物半導体層に接する酸化
絶縁層が設けられたチャネルエッチ型薄膜トランジスタである。

0016

駆動回路用薄膜トランジスタは、酸化物半導体層をゲート電極と導電層で挟み込む構成と
する。これにより、薄膜トランジスタのしきい値ばらつきを低減させることができ、安定
した電気特性を有する薄膜トランジスタを備えた半導体装置を提供することができる。導
電層は、ゲート電極層と同電位としても良いし、フローティング電位でも良いし、固定電
位、例えばGND電位や0Vでもよい。また、導電層に任意の電位を与えることで、薄膜
トランジスタのしきい値を制御することができる。

0017

上記構造を実現するための本発明の一態様は、同一基板上の駆動回路部が形成される第1
の領域と、表示部が形成される第2の領域に、第1のフォトリソグラフィ工程によりゲー
ト電極として機能する第1の電極と、第1の電極と同じ材料からなる第1の配線を形成し
、第1の電極及び第1の配線上にゲート絶縁層として機能する第1の絶縁膜を形成し、第
1の絶縁膜の上に、酸化物半導体層を形成し、酸化物半導体層を脱水化または脱水素化
るための熱処理を行い、酸化物半導体層上にソース電極およびドレイン電極を形成するた
めの金属膜を形成し、第2のフォトリソグラフィ工程により、金属膜上に、多階調マスク
を用いて膜厚の異なる領域を有するレジストマスクを形成し、膜厚の異なる領域を有する
レジストマスクをマスク層として酸化物半導体層と金属膜をエッチングして島状の酸化物
半導体層と島状の金属層に加工し、マスク層をアッシングして、マスク層を縮小させると
同時に、膜厚の薄い領域のレジストマスクを除去して分離されたマスク層を形成し、金属
層の露出した部分をエッチングすることで、周縁部が酸化物半導体層の周縁部より内側に
後退した形状の、ソース電極として機能する第2の電極とドレイン電極として機能する第
3の電極と、ソース電極またはドレイン電極と同じ材料からなる第2の配線を形成し、マ
スク層を除去し、第2の電極と第3の電極と酸化物半導体層の上に、酸化物絶縁層である
第2の絶縁膜を形成し、第3のフォトリソグラフィ工程により第1の配線と重なる第1の
絶縁膜及び第2の絶縁膜を選択的に除去して第1の開口を形成し、第2の配線と重なる第
2の絶縁膜を選択的に除去して第2の開口を形成し、第2の領域において、第2の電極も
しくは第3の電極のどちらか一方と重なる位置に、第2の絶縁膜を選択的に除去すること
で第3の開口を形成し、第4のフォトリソグラフィ工程により第1の開口及び第2の開口
を通して第1の配線と第2の配線を電気的に接続する第1の導電層を形成し、第1の領域
において、第2の絶縁膜を介して酸化物半導体層と重なる位置に、第1の導電層と同じ材
料からなる第4の電極を形成し、第2の領域において第3の開口を通して薄膜トランジス
タに電気的に接続する第1の導電層と同じ材料からなり画素電極として機能する第5の電
極を形成することを特徴とする半導体装置の作製方法である。

0018

フォトマスク数を軽減し、工程を簡略化することができる。

0019

多階調マスクを用いて形成したマスク層は複数の膜厚を有する形状となり、マスク層に対
してエッチングを行うことでさらに形状を変形することができるため、異なるパターン
加工する複数のエッチング工程に用いることができる。よって、一枚の多階調マスクによ
って、少なくとも二種類以上の異なるパターンに対応するマスク層を形成することができ
る。よって露光マスク数を削減することができ、対応するフォトリソグラフィ工程も削減
できるため、工程の簡略化が可能となる。

0020

上記構成は、上記課題の少なくとも一つを解決する。

0021

また、本明細書中で用いる酸化物半導体は、例えば、InMO3(ZnO)m(m>0)
表記される薄膜を形成し、その薄膜を酸化物半導体層として用いた薄膜トランジスタを
作製する。なお、Mは、Ga、Fe、Ni、Mn及びCoから選ばれた一の金属元素また
は複数の金属元素を示す。例えばMとして、Gaの場合があることの他、GaとNiまた
はGaとFeなど、Ga以外の上記金属元素が含まれる場合がある。また、上記酸化物半
導体において、Mとして含まれる金属元素の他に、不純物元素としてFe、Niその他の
遷移金属元素、または該遷移金属の酸化物が含まれているものがある。本明細書において
は、InMO3(ZnO)m(m>0)で表記される構造の酸化物半導体層のうち、Mと
してGaを含む構造の酸化物半導体をIn−Ga−Zn−O系酸化物半導体とよび、その
薄膜をIn−Ga−Zn−O系非単結晶膜とも呼ぶ。

0022

また、酸化物半導体層に適用する金属酸化物として上記の他にも、In−Sn−Zn−O
系、In−Al−Zn−O系、Sn−Ga−Zn−O系、Al−Ga−Zn−O系、Sn
−Al−Zn−O系、In−Zn−O系、Sn−Zn−O系、Al−Zn−O系、In−
O系、Sn−O系、Zn−O系の金属酸化物を適用することができる。また上記金属酸化
物からなる酸化物半導体層に酸化珪素を含ませてもよい。

0023

窒素、または希ガスアルゴンヘリウムなど)の不活性気体雰囲気下での加熱処理を行
った場合、酸化物半導体層は加熱処理により酸素欠乏型となって低抵抗化、即ちN型化(
N−化など)させ、その後、酸化物半導体層に接する酸化物絶縁層の形成や、形成後に加
熱処理を行うことにより酸化物半導体層を酸素過剰な状態とすることで高抵抗化、即ちI
型化させているとも言える。また、酸化物半導体層を酸素過剰な状態とする固相酸化を行
っているとも呼べる。これにより、電気特性が良好で信頼性のよい薄膜トランジスタを有
する半導体装置を作製し、提供することが可能となる。

0024

脱水化または脱水素化は、窒素、または希ガス(アルゴン、ヘリウムなど)の不活性気体
雰囲気下での400℃以上基板歪み点未満、好ましくは420℃以上570℃以下の加
熱処理を行い、酸化物半導体層の含有水分などの不純物を低減する。また、その後の水(
H2O)の再含浸を防ぐことができる。

0025

脱水化または脱水素化の熱処理は、H2Oが20ppm以下の窒素雰囲気で行うことが好
ましい。また、H2Oが20ppm以下の超乾燥空気中で行っても良い。

0026

脱水化または脱水素化を行った酸化物半導体層は、脱水化または脱水素化後の酸化物半導
体層に対してTDSで450℃まで測定を行っても水の2つのピーク、少なくとも300
付近に現れる1つのピークは検出されない程度の熱処理条件とする。従って、脱水化ま
たは脱水素化が行われた酸化物半導体層を用いた薄膜トランジスタに対してTDSで45
0℃まで測定を行っても少なくとも300℃付近に現れる水のピークは検出されない。

0027

そして、酸化物半導体層に対して脱水化または脱水素化を行う加熱温度Tから温度を下げ
る際、脱水化または脱水素化を行った同じ炉を用いて大気に触れさせないことで、水また
水素が再び混入させないことが重要である。脱水化または脱水素化を行い、酸化物半導
体層を低抵抗化、即ちN型化(N−など)させた後、高抵抗化させてI型とした酸化物半
導体層を用いて薄膜トランジスタを作製すると、薄膜トランジスタのしきい値電圧値をプ
ラスとすることができ、所謂ノーマリーオフのスイッチング素子を実現できる。薄膜トラ
ンジスタのゲート電圧が0Vにできるだけ近い正のしきい値電圧でチャネルが形成される
ことが半導体装置(表示装置)には望ましい。なお、薄膜トランジスタのしきい値電圧値
マイナスであると、ゲート電圧が0Vでもソース電極とドレイン電極の間に電流が流れ
る、所謂ノーマリーオンとなりやすい。アクティブマトリクス型の表示装置においては、
回路を構成する薄膜トランジスタの電気特性が重要であり、この電気特性が表示装置の性
能を左右する。特に、薄膜トランジスタの電気特性のうち、しきい値電圧(Vth)が重
要である。電界効果移動度が高くともしきい値電圧値が高い、或いはしきい値電圧値がマ
ナスであると、回路として制御することが困難である。しきい値電圧値が高く、しきい
値電圧の絶対値が大きい薄膜トランジスタの場合には、駆動電圧が低い状態ではTFTと
してのスイッチング機能を果たすことができず、負荷となる恐れがある。nチャネル型
薄膜トランジスタの場合、ゲート電圧に正の電圧印加してはじめてチャネルが形成され
て、ドレイン電流流れ出すトランジスタが望ましい。駆動電圧を高くしないとチャネル
が形成されないトランジスタや、負の電圧状態でもチャネルが形成されてドレイン電流が
流れるトランジスタは、回路に用いる薄膜トランジスタとしては不向きである。

0028

また、加熱温度Tから下げるガス雰囲気は、加熱温度Tまで昇温したガス雰囲気と異なる
ガス雰囲気に切り替えてもよい。例えば、脱水化または脱水素化を行った同じ炉で大気に
触れさせることなく、炉の中を高純度酸素ガスまたはN2Oガス、超乾燥エア露点
−40℃以下、好ましくは−60℃以下)で満たして冷却を行う。

0029

脱水化または脱水素化を行う加熱処理によって膜中の含有水分を低減させた後、水分を含
まない雰囲気(露点が−40℃以下、好ましくは−60℃以下)下で徐冷(または冷却)
した酸化物半導体層を用いて、薄膜トランジスタの電気特性を向上させるとともに、量産
性と高性能の両方を備えた薄膜トランジスタを実現する。

0030

本明細書では、窒素、または希ガス(アルゴン、ヘリウムなど)の不活性気体雰囲気下で
の加熱処理を脱水化または脱水素化のための加熱処理と呼ぶ。本明細書では、この加熱処
理によってH2として脱離させていることのみを脱水素化と呼んでいるわけではなく、H
、OHなどを脱離することを含めて脱水化または脱水素化と便宜上呼ぶこととする。

0031

窒素、または希ガス(アルゴン、ヘリウムなど)の不活性気体雰囲気下での加熱処理を行
った場合、酸化物半導体層は加熱処理により酸素欠乏型となって低抵抗化、即ちN型化(
N−化など)させる。

0032

また、ドレイン電極層と重なる酸素欠乏型である高抵抗ドレイン領域(HRD(High
Resistance Drain)領域とも呼ぶ)が形成される。また、ソース電極
層と重なる酸素欠乏型である高抵抗ソース領域(HRS(High Resistanc
e Source)領域とも呼ぶ)が形成される。

0033

具体的には、高抵抗ドレイン領域のキャリア濃度は、1×1018/cm3以上の範囲内
であり、少なくともチャネル形成領域のキャリア濃度(1×1018/cm3未満)より
も高い領域である。なお、本明細書のキャリア濃度は、室温にてHall効果測定から求
めたキャリア濃度の値を指す。

0034

そして、脱水化または脱水素化した酸化物半導体層の少なくとも一部を酸素過剰な状態と
することで、さらに高抵抗化、即ちI型化させてチャネル形成領域を形成する。なお、脱
水化または脱水素化した酸化物半導体層を酸素過剰な状態とする処理としては、脱水化ま
たは脱水素化した酸化物半導体層に接する酸化物絶縁層のスパッタリング法による成膜
または酸化物絶縁層成膜後の加熱処理、または酸素を含む雰囲気での加熱処理、または不
活性ガス雰囲気下で加熱した後に酸素雰囲気で冷却する処理、超乾燥エア(露点が−40
℃以下、好ましくは−60℃以下)で冷却する処理などによって行う。

0035

また、脱水化または脱水素化した酸化物半導体層の少なくとも一部(ゲート電極層と重な
る部分)をチャネル形成領域とするため、選択的に酸素過剰な状態とすることで、高抵抗
化、即ちI型化させることもできる。脱水化または脱水素化した酸化物半導体層上に接し
てTiなどの金属電極からなるソース電極層やドレイン電極層を形成し、ソース電極層や
ドレイン電極層に重ならない露出領域を選択的に酸素過剰な状態としてチャネル形成領域
を形成することができる。選択的に酸素過剰な状態とする場合、ソース電極層に重なる第
1の高抵抗ソース領域と、ドレイン電極層に重なる第2の高抵抗ドレイン領域とが形成さ
れ、第1の高抵抗ソース領域と第2の高抵抗ドレイン領域との間の領域がチャネル形成領
域となる。チャネル形成領域がソース電極層及びドレイン電極層の間に自己整合的に形成
される。

0036

これにより、電気特性が良好で信頼性のよい薄膜トランジスタを有する半導体装置を作製
し、提供することが可能となる。

0037

なお、ドレイン電極層と重畳した酸化物半導体層において高抵抗ドレイン領域を形成する
ことにより、駆動回路を形成した際の信頼性の向上を図ることができる。具体的には、高
抵抗ドレイン領域を形成することで、ドレイン電極層から高抵抗ドレイン領域、チャネル
形成領域にかけて、導電性を段階的に変化させうるような構造とすることができる。その
ため、ドレイン電極層に高電源電位DDを供給する配線に接続して動作させる場合、ゲ
ート電極層とドレイン電極層との間に高電界が印加されても高抵抗ドレイン領域がバッフ
ァとなり局所的な高電界が印加されず、トランジスタの耐圧を向上させた構成とすること
ができる。

0038

また、ドレイン電極層及びソース電極層と重畳した酸化物半導体層において、高抵抗ドレ
イン領域及び高抵抗ソース領域を形成することにより、駆動回路を形成した際のチャネル
形成領域でのリーク電流の低減を図ることができる。具体的には、高抵抗ドレイン領域を
形成することで、ドレイン電極層とソース電極層との間に流れるトランジスタのリーク電
流の経路として、ドレイン電極層、ドレイン電極層側の高抵抗ドレイン領域、チャネル形
成領域、ソース電極層側の高抵抗ソース領域、ソース電極層の順となる。このときチャ
ル形成領域では、ドレイン電極層側の高抵抗ドレイン領域よりチャネル領域に流れるリー
ク電流を、トランジスタがオフ時に高抵抗となるゲート絶縁層とチャネル形成領域の界面
近傍に集中させることができ、バックチャネル部(ゲート電極層から離れているチャネル
形成領域の表面の一部)でのリーク電流を低減することができる。

0039

また、ソース電極層に重なる高抵抗ソース領域と、ドレイン電極層に重なる高抵抗ドレイ
ン領域は、ゲート電極層の幅にもよるが、ゲート電極層の一部とゲート絶縁層を介して重
なり、より効果的にドレイン電極層の端部近傍電界強度緩和させることができる。

0040

また、酸化物半導体層とソース電極及びドレイン電極の間に、酸化物導電層を形成しても
よい。酸化物導電層は、酸化亜鉛を成分として含むものが好ましく、酸化インジウムを含
まないものであることが好ましい。例えば、酸化亜鉛、酸化亜鉛アルミニウム酸窒化
鉛アルミニウム、酸化亜鉛ガリウムなどを用いることができる。酸化物導電層は、低抵抗
ドレイン領域(LRN(Low Resistance N−type conduct
ivity)領域、LRD(Low Resistance Drain)領域とも呼ぶ
)としても機能する。具体的には、低抵抗ドレイン領域のキャリア濃度は、高抵抗ドレイ
ン領域(HRD領域)よりも大きく、例えば1×1020/cm3以上1×1021/c
m3以下の範囲内であると好ましい。酸化物導電層を酸化物半導体層とソース電極及びド
レイン電極の間に設けることで、接触抵抗を低減でき、トランジスタの高速動作を実現す
ることができるため、周辺回路(駆動回路)の周波数特性を向上させることができる。

0041

前述した作製方法に適用する場合は、酸化物半導体層形成後に酸化物導電層を形成し、次
いで金属膜を形成すればよい。酸化物導電層の形成は、酸化物半導体層の脱水化または脱
水素化するための熱処理の前でもよいし、後でもよい。

0042

酸化物導電層とソース電極及びドレイン電極を形成するための金属膜は、連続成膜が可能
である。

0043

また、前述した第1の配線及び第2の配線を、LRNもしくはLRDとして機能する酸化
物導電層と同じ材料と金属材料によって構成された積層配線としてもよい。金属と酸化物
導電層の積層とすることで、下層配線乗り越えや開口などの段差に対する被覆性が改善
し、配線抵抗を下げることができる。また、マイグレーションなどによる配線の局所的な
高抵抗化や断線を防ぐ効果も期待できるため、信頼性の高い半導体装置を提供することが
できる。

0044

また、前述した第1の配線と第2の配線の接続に際しても、酸化物導電層を間に挟んで接
続することにより、接続部(コンタクト部)の金属表面に絶縁性酸化物が形成されること
による接触抵抗(コンタクト抵抗)の増大を防ぐことが期待でき、信頼性の高い半導体装
置を提供することができる。

0045

また、薄膜トランジスタは静電気などにより破壊されやすいため、ゲート線またはソース
線に対して、画素部の薄膜トランジスタの保護用保護回路を同一基板上に設けることが
好ましい。保護回路は、酸化物半導体層を用いた非線形素子を用いて構成することが好ま
しい。

0046

なお、第1、第2として付される序数詞は便宜上用いるものであり、工程順又は積層順
示すものではない。また、本明細書において発明を特定するための事項として固有名称
を示すものではない。

発明の効果

0047

酸化物半導体層を用い、電気特性や信頼性に優れた薄膜トランジスタを備えた半導体装置
を実現できる。

図面の簡単な説明

0048

半導体装置を説明する図。
半導体装置の作製方法を説明する図。
半導体装置の作製方法を説明する図。
半導体装置の作製方法を説明する図。
半導体装置を説明する図。
半導体装置の作製方法を説明する図。
半導体装置の作製方法を説明する図。
半導体装置を説明する図。
多階調マスクを説明する図。
半導体装置を説明する図。
半導体装置を説明する図。
半導体装置のブロック図を説明する図。
信号線駆動回路の構成を説明する図。
シフトレジスタの構成を示す回路図。
シフトレジスタの動作を説明する回路図及びタイミングチャート
半導体装置を説明する図。
半導体装置を説明する図。
電子書籍の一例を示す外観図
テレビジョン装置およびデジタルフォトフレームの例を示す外観図。
遊技機の例を示す外観図。
携帯型のコンピュータ及び携帯電話機の一例を示す外観図。
半導体装置を説明する図。
半導体装置を説明する図。
半導体装置を説明する図。
半導体装置を説明する図。
半導体装置を説明する図。
半導体装置を説明する図。
半導体装置を説明する図。
半導体装置を説明する図。
半導体装置を説明する図。
半導体装置を説明する図。
半導体装置を説明する図。
半導体装置を説明する図。
半導体装置を説明する図。
半導体装置を説明する図。

実施例

0049

実施の形態について、図面を用いて詳細に説明する。但し、以下の説明に限定されず、趣
旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者
であれば容易に理解される。従って、以下に示す実施の形態の記載内容に限定して解釈
れるものではない。なお、以下に説明する構成において、同一部分又は同様な機能を有す
る部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。

0050

(実施の形態1)
薄膜トランジスタを含む半導体装置の作製工程について、図1乃至図5を用いて説明する

0051

本発明の一形態である半導体装置として液晶表示装置を図1に示す。図1の液晶表示装置
は、薄膜トランジスタ170及び容量147を含む画素部、及び薄膜トランジスタ180
を含む駆動回路部、画素電極層110、配向膜として機能する絶縁層191が設けられた
基板100と、配向膜として機能する絶縁層193、対向電極層194、カラーフィルタ
として機能する着色層195が設けられた基板190とが液晶層192を挟持して対向し
ている。また、基板100及び基板190の液晶層192と反対側には、それぞれ偏光板
偏光子を有する層、単に偏光子ともいう)196a、196bが設けられ、ゲート配線
端子部には第1の端子121、及び接続用端子電極128、ソース配線の端子部には
第2の端子122及び接続用の端子電極129が設けられている。

0052

第2の端子122は、酸化物半導体層120上に積層されており、第2の端子122及び
酸化物半導体層120は、多階調マスクを用いて形成されたレジストマスクによるフォト
リソグラフィ工程によって形成される。

0053

駆動回路部において、薄膜トランジスタ180はゲート電極層及び半導体層の上方に導電
層111が設けられ、ドレイン電極層165bはゲート電極層と同工程で形成される導電
層162と配線層145を介して電気的に接続している。また、画素部において、薄膜ト
ランジスタ170のドレイン電極層は画素電極層110と電気的に接続している。

0054

薄膜トランジスタ170、180は作製方法において、透過した光が複数の強度となる露
光マスクである多階調マスクによって形成されたマスク層を用いたエッチング工程を行う
。従って、酸化物半導体層103、163は、周縁部がソース電極層105a、165a
、ドレイン電極層105b、165bに覆われておらずに露出している形状となっている
。なお、酸化物半導体層103、163周縁において露出している領域は、酸化物絶縁層
107に接する領域である。酸化物半導体層103、163が周縁に露出している形状で
あると、上に積層される酸化物絶縁層107の被覆性がよい。

0055

以下、図2乃至5を用いて作製方法を詳細に説明する。図5は液晶表示装置の画素部にお
ける平面図であり、図1乃至図4図5における線A1−A2、B1−B2の断面図に相
当する。

0056

絶縁表面を有する基板である基板100上に、導電層を基板100全面に形成した後、第
1のフォトリソグラフィ工程を行い、レジストマスクを形成し、エッチングにより不要な
部分を除去して配線及び電極(ゲート電極層101、ゲート電極層161、導電層162
容量配線層108、及び第1の端子121)を形成する。図2(A)のように、配線及
び電極の端部にテーパー形状が形成されるようにエッチングすると、積層する膜の被覆性
が向上するため好ましい。なお、ゲート電極層101、ゲート電極層161はそれぞれゲ
ート配線に含まれる。

0057

絶縁表面を有する基板100に使用することができる基板に大きな制限はないが、少なく
とも、後の加熱処理に耐えうる程度の耐熱性を有していることが必要となる。絶縁表面を
有する基板100にはガラス基板を用いることができる。

0058

また、ガラス基板としては、後の加熱処理の温度が高い場合には、歪み点が730℃以上
のものを用いると良い。また、ガラス基板には、例えば、アルミノシリケートガラス、ア
ルミホウケイ酸ガラスバリウムホウケイ酸ガラスなどのガラス材料が用いられている
。なお、ホウ酸と比較して酸化バリウム(BaO)を多く含ませることで、より実用的な
耐熱ガラスが得られる。このため、B2O3よりBaOを多く含むガラス基板を用いるこ
とが好ましい。

0059

なお、上記のガラス基板に代えて、セラミック基板石英基板サファイア基板などの絶
縁体でなる基板を用いても良い。他にも、結晶化ガラスなどを用いることができる。本実
施の形態で示す液晶表示装置は透過型であるので、基板100としては透光性を有する基
板を用いるが、反射型である場合は基板100として非透光性金属基板等の基板を用い
てもよい。

0060

下地膜となる絶縁膜を基板100とゲート電極層101、ゲート電極層161、導電層1
62、容量配線層108、及び第1の端子121との間に設けてもよい。下地膜は、基板
100からの不純物元素の拡散を防止する機能があり、窒化珪素膜酸化珪素膜、窒化酸
珪素膜、又は酸化窒化珪素膜から選ばれた一又は複数の膜による積層構造により形成す
ることができる。

0061

ゲート電極層101、ゲート電極層161、導電層162、容量配線層108、及び第1
の端子121の材料は、モリブデンチタンクロムタンタルタングステンアルミ
ニウム、銅、ネオジムスカンジウム等の金属材料又はこれらを主成分とする合金材料
用いて、単層で又は積層して形成することができる。

0062

例えば、ゲート電極層101、ゲート電極層161、導電層162、容量配線層108、
及び第1の端子121の2層の積層構造としては、アルミニウム層上にモリブデン層が積
層された2層の積層構造、または銅層上にモリブデン層を積層した二層構造、または銅層
上に窒化チタン層若しくは窒化タンタル層を積層した二層構造、窒化チタン層とモリブ
ン層とを積層した二層構造とすることが好ましい。3層の積層構造としては、タングステ
ン層または窒化タングステン層と、アルミニウムと珪素合金層またはアルミニウムとチ
タンの合金層と、窒化チタン層またはチタン層とを積層した積層とすることが好ましい。

0063

次いで、ゲート電極層101、ゲート電極層161、導電層162、容量配線層108、
及び第1の端子121上にゲート絶縁層102を形成する。

0064

ゲート絶縁層102は、プラズマCVD法又はスパッタリング法等を用いて、酸化珪素層
窒化珪素層酸化窒化珪素層窒化酸化珪素層、又は酸化アルミニウム層を単層で又は
積層して形成することができる。例えば、成膜ガスとして、SiH4、酸素及び窒素を用
いてプラズマCVD法により酸化窒化珪素層を形成すればよい。ゲート絶縁層102の膜
厚は、100nm以上500nm以下とし、積層の場合は、例えば、膜厚50nm以上2
00nm以下の第1のゲート絶縁層と、第1のゲート絶縁層上に膜厚5nm以上300n
m以下の第2のゲート絶縁層の積層とする。

0065

本実施の形態では、プラズマCVD法により窒化珪素層である膜厚200nm以下のゲー
ト絶縁層102とする。

0066

次いで、ゲート絶縁層102上に、酸化物半導体層130を形成する。

0067

なお、酸化物半導体層をスパッタリング法により成膜する前に、アルゴンガスを導入して
プラズマを発生させる逆スパッタリングを行い、ゲート絶縁層102の表面に付着してい
ゴミを除去することが好ましい。逆スパッタリングとは、アルゴン雰囲気下で基板側に
RF電源を用いて電圧を印加して基板近傍にプラズマを形成して表面を改質する方法であ
る。なお、アルゴン雰囲気に代えて窒素、ヘリウムなどを用いてもよい。また、アルゴン
雰囲気に酸素、N2Oなどを加えた雰囲気で行ってもよい。また、アルゴン雰囲気にCl
2、CF4などを加えた雰囲気で行ってもよい。

0068

次いで、ゲート絶縁層102上に、膜厚2nm以上200nm以下の酸化物半導体層13
0を形成する(図2(A)参照。)。酸化物半導体層130の形成後に脱水化または脱水
素化のための加熱処理を行っても酸化物半導体層を非晶質な状態とするため、膜厚を50
nm以下と薄くすることが好ましい。酸化物半導体層の膜厚を薄くすることで酸化物半導
体層の形成後に加熱処理した場合に、結晶化してしまうのを抑制することができる。

0069

酸化物半導体層130は、In−Ga−Zn−O系非単結晶膜、In−Sn−Zn−O系
、In−Al−Zn−O系、Sn−Ga−Zn−O系、Al−Ga−Zn−O系、Sn−
Al−Zn−O系、In−Zn−O系、In−Ga−O系、Sn−Zn−O系、Al−Z
n−O系、In−O系、Sn−O系、Zn−O系の酸化物半導体層を用いる。本実施の形
態では、In−Ga−Zn−O系酸化物半導体ターゲットを用いてスパッタリング法によ
り成膜する。また、酸化物半導体層130は、希ガス(代表的にはアルゴン)雰囲気下、
酸素雰囲気下、又は希ガス(代表的にはアルゴン)及び酸素雰囲気下においてスパッタ
ング法により形成することができる。また、スパッタリング法を用いる場合、SiO2を
2重量%以上10重量%以下含むターゲットを用いて成膜を行い、酸化物半導体層130
に結晶化を阻害するSiOx(X>0)を含ませ、後の工程で行う脱水化または脱水素化
のための加熱処理の際に結晶化してしまうのを抑制することが好ましい。

0070

ここでは、In、Ga、及びZnを含む酸化物半導体ターゲット(In2O3:Ga2O
3:ZnO=1:1:1[mol%]、In:Ga:Zn=1:1:0.5[at%])
を用いて、基板とターゲットの間との距離を100mm、圧力0.2Pa、直流(DC)
電源0.5kW、アルゴン及び酸素(アルゴン:酸素=30sccm:20sccm 酸
流量比率40%)雰囲気下で成膜する。なお、パルス直流(DC)電源を用いると、ご
みが軽減でき、膜厚分布も均一となるために好ましい。In−Ga−Zn−O系非単結晶
膜の膜厚は、5nm以上200nm以下とする。本実施の形態では、酸化物半導体層とし
て、In−Ga−Zn−O系酸化物半導体ターゲットを用いてスパッタリング法により膜
厚20nmのIn−Ga−Zn−O系非単結晶膜を成膜する。

0071

スパッタリング法にはスパッタリング用電源に高周波電源を用いるRFスパッタリング法
と、DCスパッタリング法があり、さらにパルス的にバイアスを与えるパルスDCスパ
タリング法もある。RFスパッタリング法は主に絶縁膜を成膜する場合に用いられ、DC
スパッタリング法は主に金属膜を成膜する場合に用いられる。

0072

また、材料の異なるターゲットを複数設置できる多元スパッタリング装置もある。多元
パッタリング装置は、同一チャンバーで異なる材料膜積層成膜することも、同一チャン
バーで複数種類の材料を同時に放電させて成膜することもできる。

0073

また、チャンバー内部に磁石機構を備えたマグネトロンスパッタリング法を用いるスパッ
タリング装置や、グロー放電を使わずマイクロ波を用いて発生させたプラズマを用いるE
CRスパッタリング法を用いるスパッタリング装置がある。

0074

また、スパッタリング法を用いる成膜方法として、成膜中ターゲット物質とスパッタリ
ングガス成分とを化学反応させてそれらの化合物薄膜を形成するリアクティブスパッタリ
ング法や、成膜中に基板にも電圧をかけるバイアススパッタリング法もある。

0075

ゲート絶縁層に直接レジストパターンを形成してコンタクトホールの開口を行っても良い
。その場合には、レジスト剥離した後で熱処理を行い、ゲート絶縁層表面の脱水化、脱
水素化、脱水酸基化の処理を行うことが好ましい。例えば、不活性ガス雰囲気(窒素、ま
たはヘリウム、ネオン、アルゴン等)下、酸素雰囲気下において加熱処理(400℃以上
基板の歪み点未満)を行い、ゲート絶縁層内に含まれる水素及び水などの不純物を除去す
ればよい。

0076

次いで、酸化物半導体層130の脱水化または脱水素化を行い、脱水化または脱水素化さ
れた酸化物半導体層131を形成する(図2(B)参照。)。脱水化または脱水素化を行
う第1の加熱処理の温度は、400℃以上基板の歪み点未満、好ましくは425℃以上と
する。なお、425℃以上であれば熱処理時間は1時間以下でよいが、425℃未満であ
れば加熱処理時間は、1時間よりも長時間行うこととする。ここでは、加熱処理装置の一
つである電気炉に基板を導入し、酸化物半導体層130に対して窒素雰囲気下において加
熱処理を行った後、大気に触れることなく、酸化物半導体層への水や水素の再混入を防ぎ
、酸化物半導体層131を得る。本実施の形態では、酸化物半導体層130の脱水化また
は脱水素化を行う加熱温度Tから、再び水が入らないような十分な温度まで同じ炉を用い
、具体的には加熱温度Tよりも100℃以上下がるまで窒素雰囲気下で徐冷する。また、
窒素雰囲気に限定されず、ヘリウム、ネオン、アルゴン等の希ガス雰囲気下或いは減圧
において脱水化または脱水素化を行う。

0077

酸化物半導体層130を400℃から700℃の温度で熱処理することで、酸化物半導体
層130の脱水化、脱水素化が図られ、その後の水(H2O)の再含浸を防ぐことができ
る。

0078

なお、第1の加熱処理においては、窒素、またはヘリウム、ネオン、アルゴン等の希ガス
に、水、水素などが含まれないことが好ましい。特に酸化物半導体層130に対して、4
00℃〜700℃で行われる脱水化、脱水素化の熱処理は、H2Oが20ppm以下の窒
素雰囲気で行うことが好ましい。または、加熱処理装置に導入する窒素、またはヘリウム
、ネオン、アルゴン等の希ガスの純度を、6N(99.9999%)以上、好ましくは7
N(99.99999%)以上、(即ち不純物濃度を1ppm以下、好ましくは0.1p
pm以下)とすることが好ましい。

0079

また、第1の加熱処理の条件、または酸化物半導体層の材料によっては、結晶化し、微結
晶膜または多結晶膜となる場合もある。

0080

酸化物半導体層に対する脱水化、脱水素化の熱処理は、酸化物半導体層成膜後、酸化物半
導体層上にソース電極層及びドレイン電極層を積層させた後、ソース電極層及びドレイン
電極層上にパッシベーション膜を形成した後、のいずれで行っても良い。

0081

次に、酸化物半導体層131上に金属材料からなる金属導電層137をスパッタリング法
真空蒸着法で形成する(図2(C)参照。)。

0082

金属導電層137の材料としては、Al、Cr、Cu、Ta、Ti、Mo、Wから選ばれ
元素、または上述した元素を成分とする合金か、上述した元素を組み合わせた合金膜
が挙げられる。また、金属導電層は、単層構造でも、2層以上の積層構造としてもよい。
例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層
する2層構造Ti膜と、そのTi膜上に重ねてアルミニウム膜を積層し、さらにその上
にTi膜を成膜する3層構造などが挙げられる。また、Alに、チタン(Ti)、タンタ
ル(Ta)、タングステン(W)、モリブデン(Mo)、クロム(Cr)、ネオジム(N
d)、スカンジウム(Sc)から選ばれた元素を単数、又は複数組み合わせた合金膜、も
しくはこれらの元素のいずれかの窒化膜を用いてもよい。

0083

金属導電層137形成後に加熱処理を行う場合には、この加熱処理に耐える耐熱性を金属
導電層に持たせることが好ましい。

0084

第2のフォトリソグラフィ工程を行い、ゲート絶縁層102、酸化物半導体層131、及
び金属導電層137上にレジストマスク135a、135b、135cを形成する。

0085

本実施の形態では、レジストマスク135a、135b、135cを形成するために高階
調マスクを用いた露光を行う例を示す。レジストマスク135a、135b、135cを
形成するためレジストを形成する。レジストは、ポジ型レジストまたはネガ型レジスト
用いることができる。ここでは、ポジ型レジストを用いて示す。レジストはスピンコート
法で形成してもよいし、インクジェット法で選択的に形成してもよい。レジストをインク
ジェット法で選択的に形成すると、不要箇所へのレジスト形成を削減することができるの
で、材料の無駄を軽減することができる。

0086

次に、露光マスクとして多階調マスク81a、または81bを用いて、レジストに光を照
射して、レジストを露光する。

0087

ここで、多階調マスク81a、及び81bを用いた露光について、図9を用いて説明する

0088

多階調マスクとは、露光部分、中間露光部分、及び未露光部分に3つの露光レベルを行う
ことが可能なマスクであり、透過した光が複数の強度となる露光マスクである。一度の露
光及び現像工程により、複数(代表的には二種類)の厚さの領域を有するレジストマスク
を形成することが可能である。このため、多階調マスクを用いることで、露光マスクの枚
数を削減することが可能である。

0089

多階調マスクの代表例としては、図9(A)に示すようなグレートーンマスク81a、図
9(C)に示すようなハーフトーンマスク81bがある。

0090

図9(A)に示すように、グレートーンマスク81aは、透光性基板83及びその上に形
成される遮光部84並びに回折格子85で構成される。遮光部84においては、光の透過
率が0%である。一方、回折格子85はスリットドットメッシュ等の光透過部の間隔
を、露光に用いる光の解像度限界以下の間隔とすることにより、光の透過率を制御するこ
とができる。なお、回折格子85は、周期的なスリット、ドット、メッシュ、または非周
期的なスリット、ドット、メッシュどちらも用いることができる。

0091

透光性基板83としては、石英等の透光性基板を用いることができる。遮光部84及び回
格子85は、クロムや酸化クロム等の光を吸収する遮光材料を用いて形成することがで
きる。

0092

グレートーンマスク81aに露光光照射した場合、図9(B)に示すように、遮光部8
4においては、光透過率86は0%であり、遮光部84及び回折格子85が設けられてい
ない領域では光透過率86は100%である。また、回折格子85においては、10〜7
0%の範囲で光透過率を調整可能である。回折格子85における光の透過率の調整は、回
折格子のスリット、ドット、またはメッシュの間隔及びピッチの調整により可能である。

0093

図9(C)に示すように、ハーフトーンマスク81bは、透光性基板83及びその上に形
成される半透過部87並びに遮光部88で構成される。半透過部87は、MoSiN、M
oSi、MoSiO、MoSiON、CrSiなどを用いることができる。遮光部88は
、クロムや酸化クロム等の光を吸収する遮光材料を用いて形成することができる。

0094

ハーフトーンマスク81bに露光光を照射した場合、図9(D)に示すように、遮光部8
8においては、光透過率89は0%であり、遮光部88及び半透過部87が設けられてい
ない領域では光透過率89は100%である。また、半透過部87においては、10〜7
0%の範囲で調整可能である。半透過部87に於ける光の透過率は、半透過部87の材料
により調整可能である。

0095

多階調マスクを用いて露光した後、現像することで、図3(A)に示すように膜厚の異な
る領域を有するレジストマスク135a、135b、135cを形成することができる。

0096

次に、レジストマスク135a、135b、135cを用いて第1のエッチング工程を行
い、酸化物半導体層131、金属導電層137をエッチングし島状に加工する。この結果
、酸化物半導体層133、134、120、金属導電層185、186、188を形成す
ることができる(図3(A)参照。)。

0097

次に、レジストマスク135a、135b、135cをアッシングする。この結果、レジ
ストマスクの面積(3次元的に見ると体積)が縮小し、厚さが薄くなる。このとき、膜厚
の薄い領域のレジストマスクのレジスト(ゲート電極層161の一部と重畳する領域)は
除去され、分離されたレジストマスク136a、136bを形成することができる。同様
にレジストマスク135b、135cもアッシングされ、レジストマスクの面積(3次元
的に見ると体積)が縮小し、レジストマスク136c、136d、136eとなる。

0098

レジストマスク136a、136b、136c、136d、136eを用いて、エッチ
グにより不要な部分を除去してソース電極層165a、ドレイン電極層165b、ソース
電極層105a、ドレイン電極層105b、第2の端子122を形成する(図3(B)参
照。)。

0099

なお、金属導電層のエッチングの際に、酸化物半導体層133、134も除去されないよ
うにそれぞれの材料及びエッチング条件を適宜調節する。

0100

本実施の形態では、金属導電層としてTi膜を用いて、酸化物半導体層133、134に
はIn−Ga−Zn−O系酸化物を用いて、エッチャントとして過水アンモニア水アン
ニア、水、過酸化水素水混合液)を用いる。

0101

この第2のフォトリソグラフィ工程において、酸化物半導体層120、ソース電極層10
5a、165a、ドレイン電極層105b、165bと同じ材料である第2の端子122
を端子部に形成する。なお、第2の端子122はソース配線(ソース電極層105a、1
65aを含むソース配線)と電気的に接続されている。

0102

なお、ここでの金属導電層、酸化物半導体層、及び絶縁膜のエッチングは、ウェットエッ
チングに限定されずドライエッチングを用いてもよい。

0103

ドライエッチングに用いるエッチングガスとしては、塩素を含むガス(塩素系ガス、例え
ば塩素(Cl2)、塩化硼素(BCl3)、塩化珪素(SiCl4)、四塩化炭素(CC
l4)など)が好ましい。

0104

また、フッ素を含むガス(フッ素系ガス、例えば四弗化炭素(CF4)、弗化硫黄SF
6)、弗化窒素(NF3)、トリフルオロメタン(CHF3)など)、臭化水素(HBr
)、酸素(O2)、これらのガスにヘリウム(He)やアルゴン(Ar)などの希ガスを
添加したガス、などを用いることができる。

0105

ドライエッチング法としては、平行平板型RIE(Reactive Ion Etch
ing)法や、ICP(Inductively Coupled Plasma:誘導
結合型プラズマ)エッチング法を用いることができる。所望の加工形状にエッチングでき
るように、エッチング条件(コイル型の電極に印加される電力量、基板側の電極に印加さ
れる電力量、基板側の電極温度等)を適宜調節する。

0106

ウェットエッチングに用いるエッチング液としては、燐酸酢酸硝酸を混ぜた溶液、ア
ンモニア過水(31重量%過酸化水素水:28重量%アンモニア水:水=5:2:2)な
どを用いることができる。また、ITO07N(関東化学社製)を用いてもよい。

0107

また、ウェットエッチング後のエッチング液はエッチングされた材料とともに洗浄によっ
て除去される。その除去された材料を含むエッチング液の廃液を精製し、含まれる材料を
再利用してもよい。当該エッチング後の廃液から酸化物半導体層に含まれるインジウム
の材料を回収して再利用することにより、資源を有効活用低コスト化することができる

0108

所望の加工形状にエッチングできるように、材料に合わせてエッチング条件(エッチング
液、エッチング時間、温度等)を適宜調節する。

0109

次に、レジストマスク136a、136b、136c、136d、136eを除去し、酸
化物半導体層133、134に接する保護絶縁層となる酸化物絶縁層107を形成する。

0110

この段階で、酸化物半導体層133、134は、酸化物絶縁層107と接する領域が形成
され、この領域のうち、ゲート電極層とゲート絶縁層を介して酸化物絶縁層107と重な
る領域がチャネル形成領域となる。

0111

酸化物絶縁層107は、少なくとも1nm以上の膜厚とし、スパッタリング法など、酸化
物絶縁層107に水、水素等の不純物を混入させない方法を適宜用いて形成することがで
きる。本実施の形態では、酸化物絶縁層107として膜厚300nmの酸化珪素膜をスパ
ッタリング法を用いて成膜する。成膜時の基板温度は、室温以上300℃以下とすればよ
く、本実施の形態では室温とする。酸化珪素膜のスパッタリング法による成膜は、希ガス
(代表的にはアルゴン)雰囲気下、酸素雰囲気下、または希ガス(代表的にはアルゴン)
及び酸素雰囲気下において行うことができる。また、ターゲットとして酸化珪素ターゲッ
トまたは珪素ターゲットを用いることができる。例えば、珪素ターゲットを用いて、酸素
雰囲気下でスパッタリング法により酸化珪素を形成することができる。後に低抵抗化する
酸化物半導体層に接して形成する酸化物絶縁層は、水分や、水素イオンや、OH−などの
不純物を含まず、これらが外部から侵入することをブロックする無機絶縁膜を用い、代表
的には酸化珪素膜、窒化酸化珪素膜酸化ガリウム膜酸化アルミニウム膜、または酸化
窒化アルミニウム膜などを用いる。

0112

次いで、不活性ガス雰囲気下、または窒素ガス雰囲気下で第2の加熱処理(好ましくは2
00℃以上400℃以下、例えば250℃以上350℃以下)を行う(図4(A)参照。
)。例えば、窒素雰囲気下で250℃、1時間の第2の加熱処理を行う。第2の加熱処理
を行うと、酸化物絶縁層107と重なる酸化物半導体層133、134の一部が酸化物絶
縁層107と接した状態で加熱される。

0113

以上の工程を経ることによって、成膜後の酸化物半導体層に対して脱水化または脱水素化
のための加熱処理を行って低抵抗化した後、酸化物半導体層の一部を選択的に酸素過剰な
状態とする。

0114

その結果、酸化物半導体層133において、ゲート電極層161と重なるチャネル形成領
域166は、I型となり、ソース電極層165aに重なる高抵抗ソース領域167aと、
ドレイン電極層165bに重なる高抵抗ドレイン領域167bとが自己整合的に形成され
、酸化物半導体層163が形成される。同様に、酸化物半導体層134において、ゲート
電極層101と重なるチャネル形成領域116は、I型となり、ソース電極層105aに
重なる高抵抗ソース領域117aと、ドレイン電極層105bに重なる高抵抗ドレイン領
域117bとが自己整合的に形成され、酸化物半導体層103が形成される。

0115

ドレイン電極層105b、165b(及びソース電極層105a、165a)と重畳した
酸化物半導体層103、163において高抵抗ドレイン領域117b、167b(又は高
抵抗ソース領域117a、167a)を形成することにより、回路を形成した際の信頼性
の向上を図ることができる。具体的には、高抵抗ドレイン領域117b、167bを形成
することで、ドレイン電極層105b、165bから高抵抗ドレイン領域117b、16
7b、チャネル形成領域116、166にかけて、導電性を段階的に変化させうるような
構造とすることができる。そのため、ドレイン電極層105b、165bに高電源電位V
DDを供給する配線に接続して動作させる場合、ゲート電極層101、161とドレイン
電極層105b、165bとの間に高電界が印加されても高抵抗ドレイン領域がバッファ
となり局所的な高電界が印加されず、トランジスタの耐圧を向上させた構成とすることが
できる。

0116

また、ドレイン電極層105b、165b(及びソース電極層105a、165a)と重
畳した酸化物半導体層103、163において高抵抗ドレイン領域117b、167b(
又は高抵抗ソース領域117a、167a)を形成することにより、回路を形成した際の
チャネル形成領域116、166でのリーク電流の低減を図ることができる。

0117

本実施の形態では、スパッタリング法により、酸化物絶縁層107として酸化珪素膜を形
成した後、250℃〜350℃の熱処理をして、ソース領域とドレイン領域の間の酸化物
半導体層の露出部分(チャネル形成領域)より、酸化物半導体層中へ酸素を含侵、拡散を
行う。スパッタリング法で酸化珪素膜を作製することで、当該酸化珪素膜中に過剰な酸素
を含ませることができ、その酸素を熱処理により、酸化物半導体層中に含侵、拡散させる
ことができる。酸化物半導体層中への酸素の含侵、拡散によりチャネル領域を高抵抗化(
I型化)を図ることができる。それにより、ノーマリーオフとなる薄膜トランジスタを得
ることができる。

0118

以上の工程により、同一基板上において、駆動回路部に薄膜トランジスタ180、画素部
に薄膜トランジスタ170を作製することができる。薄膜トランジスタ170、180は
、高抵抗ソース領域、高抵抗ドレイン領域、及びチャネル形成領域を含む酸化物半導体層
を含むボトムゲート型薄膜トランジスタである。よって、薄膜トランジスタ170、18
0は、高電界が印加されても高抵抗ドレイン領域または高抵抗ソース領域がバッファとな
り局所的な高電界が印加されず、トランジスタの耐圧を向上させた構成となっている。

0119

同一基板上に駆動回路と画素部を形成することによって、駆動回路と外部信号との接続配
線が短縮でき、半導体装置の小型化、低コスト化が可能である。

0120

酸化物絶縁層107上にさらに保護絶縁層を形成してもよい。例えば、RFスパッタリン
グ法を用いて窒化珪素膜を形成する。RFスパッタリング法は、量産性がよいため、保護
絶縁層の成膜方法として好ましい。保護絶縁層は、水分や、水素イオンや、OH−などの
不純物を含まず、これらが外部から侵入することをブロックする無機絶縁膜を用い、窒化
珪素膜、窒化アルミニウム膜、窒化酸化珪素膜、酸化窒化アルミニウム膜などを用いる。

0121

次に、第3のフォトリソグラフィ工程を行い、レジストマスクを形成し、酸化物絶縁層1
07のエッチングにより、ドレイン電極層105bに達するコンタクトホール125、ド
レイン電極層165bに達するコンタクトホール118、及び導電層162に達するコン
タクトホール119を形成し、レジストマスクを除去する(図4(B)参照。)。また、
ここでのエッチングにより第2の端子122に達するコンタクトホール127、第1の端
子121に達するコンタクトホール126も形成する。また、該コンタクトホールを形成
するためのレジストマスクをインクジェット法で形成してもよい。レジストマスクをイン
クジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。

0122

次いで、透光性を有する導電膜を成膜する。透光性を有する導電膜の材料としては、酸化
インジウム(In2O3)や酸化インジウム酸化スズ合金(In2O3—SnO2、IT
Oと略記する)などをスパッタリング法や真空蒸着法などを用いて形成する。透光性を有
する導電膜の他の材料として、窒素を含ませたAl−Zn−O系非単結晶膜、即ちAl−
Zn−O−N系非単結晶膜や、窒素を含ませたZn−O−N系非単結晶膜や、窒素を含ま
せたSn−Zn−O−N系非単結晶膜を用いてもよい。なお、Al−Zn−O−N系非単
結晶膜亜鉛組成比原子%)は、47原子%以下とし、Al−Zn−O−N系非単結
晶膜中のアルミニウムの組成比(原子%)より大きく、Al−Zn−O−N系非単結晶膜
中のアルミニウムの組成比(原子%)は、Al−Zn−O−N系非単結晶膜中の窒素の組
成比(原子%)より大きい。このような材料のエッチング処理塩酸系の溶液により行う
。しかし、特にITOのエッチングは残渣が発生しやすいので、エッチング加工性を改善
するために酸化インジウム酸化亜鉛合金(In2O3—ZnO)を用いても良い。

0123

なお、透光性を有する導電膜の組成比の単位は原子%とし、電子線マイクロアナライザー
(EPMA:Electron Probe X−ray MicroAnalyzer
)を用いた分析により評価するものとする。

0124

次に、第4のフォトリソグラフィ工程を行い、レジストマスクを形成し、エッチングによ
り不要な部分を除去して画素電極層110、導電層111、配線層145、端子電極12
8、129を形成し、レジストマスクを除去する。この段階での断面図を図4(C)に示
す。なお、この段階での平面図が図5に相当する。

0125

また、この第4のフォトリソグラフィ工程において、容量部におけるゲート絶縁層102
及び酸化物絶縁層107を誘電体として、容量配線層108と画素電極層110とで保持
容量が形成される。

0126

ゲート絶縁層102を誘電体とし容量配線層と容量電極とで形成される保持容量である容
量147も駆動回路部と画素部と同一基板上に形成することができる。また、容量配線
設けず、画素電極を隣り合う画素のゲート配線と保護絶縁層及びゲート絶縁層を介して重
ねて保持容量を形成してもよい。

0127

端子部に形成された端子電極128、129はFPCとの接続に用いられる電極または配
線となる。第1の端子121上に形成された端子電極128は、ゲート配線の入力端子
して機能する接続用の端子電極となる。第2の端子122上に形成された端子電極129
は、ソース配線の入力端子として機能する接続用の端子電極である。

0128

また、図11(A1)、図11(A2)は、この段階でのゲート配線端子部の上面図及び
断面図をそれぞれ図示している。図11(A1)は図11(A2)中のC1−C2線に沿
った断面図に相当する。図11(A1)において、保護絶縁層154上に形成される導電
膜155は、入力端子として機能する接続用の端子電極である。また、図11(A1)に
おいて、端子部では、ゲート配線と同じ材料で形成される第1の端子151と、ソース配
線と同じ材料で形成される接続電極153とがゲート絶縁層152に設けられたコンタク
トホールにて、酸化物半導体層157を介して導通させている。また、接続電極153と
、導電膜155とが保護絶縁層に設けられたコンタクトホールにて直接接して導通させて
いる。

0129

また、図11(B1)、及び図11(B2)は、ソース配線端子部の上面図及び断面図を
それぞれ図示している。また、図11(B1)は図11(B2)中のD1−D2線に沿っ
た断面図に相当する。図11(B1)において、保護絶縁層154上に形成される導電膜
155は、入力端子として機能する接続用の端子電極である。また、図11(B1)にお
いて、端子部では、ゲート配線と同じ材料で形成される電極156が、ソース配線と電気
的に接続される第2の端子150の下方にゲート絶縁層152を介して重なる。電極15
6は第2の端子150とは電気的に接続しておらず、電極156を第2の端子150と異
なる電位、例えばフローティング、GND、0Vなどに設定すれば、ノイズ対策のための
容量または静電気対策のための容量を形成することができる。また、第2の端子150は
、保護絶縁層154を介して導電膜155と電気的に接続している。第2の端子150の
下には酸化物半導体層158が形成されている。

0130

ゲート配線、ソース配線、及び容量配線は画素密度に応じて複数本設けられるものである
。また、端子部においては、ゲート配線と同電位の第1の端子、ソース配線と同電位の第
2の端子、容量配線と同電位の第3の端子などが複数並べられて配置される。それぞれの
端子の数は、それぞれ任意な数で設ければ良いものとし、実施者が適宣決定すれば良い。

0131

こうして4回のフォトリソグラフィ工程により、6枚のフォトマスクを使用して、薄膜ト
ランジスタ180を有する駆動回路部、薄膜トランジスタ170を有する画素部、保持容
量を有する容量147、及び外部取り出し端子部を完成させることができる。薄膜トラン
ジスタと保持容量を個々の画素に対応してマトリクス状に配置して画素部を構成し、アク
ティマトリクス型の表示装置を作製するための一方の基板とすることができる。本明細
書では便宜上このような基板をアクティブマトリクス基板と呼ぶ。

0132

本実施の形態のように、多階調マスクにより形成した複数(代表的には二種類)の厚さの
領域を有するレジストマスクを用いると、レジストマスクの数を減らすことができるため
、工程簡略化、低コスト化が図れる。よって、半導体装置を低コスト生産性よく作製す
ることができる。

0133

アクティブマトリクス型の液晶表示装置を作製する場合には、アクティブマトリクス基板
と、対向電極が設けられた対向基板との間に液晶層を設け、アクティブマトリクス基板と
対向基板とを固定する。なお、対向基板に設けられた対向電極と電気的に接続する共通電
極をアクティブマトリクス基板上に設け、共通電極と電気的に接続する第4の端子を端子
部に設ける。この第4の端子は、共通電極を固定電位、例えばGND、0Vなどに設定す
るための端子である。

0134

酸化物絶縁層107、導電層111、配線層145、画素電極層110上に配向膜として
機能する絶縁層191を形成する。

0135

対向基板190に、着色層195、対向電極層194、配向膜として機能する絶縁層19
3を形成する。基板100と対向基板190とを、液晶表示装置のセルギャップを調節す
スペーサを介し、液晶層192を挟持してシール材(図示せず)によって貼り合わせる
。上記貼り合わせの工程は減圧下で行ってもよい。

0136

シール材としては、代表的には可視光硬化性紫外線硬化性または熱硬化性樹脂を用い
るのが好ましい。代表的には、アクリル樹脂エポキシ樹脂アミン樹脂などを用いるこ
とができる。また、光(代表的には紫外線重合開始剤熱硬化剤フィラーカップ
ング剤を含んでもよい。

0137

液晶層192は、空隙に液晶材料封入して形成する。液晶層192は、基板100と対
向基板190とを貼り合わせる前に滴下するディスペンサ法(滴下法)を用いてもよいし
、基板100と対向基板190とを貼り合わせてから毛細管現象を用いて液晶注入する
注入法を用いることができる。液晶材料としては特に限定はなく、種々の材料を用いるこ
とができる。また、液晶材料としてブルー相を示す材料を用いると配向膜を不要とするこ
とができる。

0138

基板100の外側に偏光板196aを、対向基板190の外側に偏光板196bを設けて
、本実施の形態における透過型の液晶表示装置を作製することができる(図1参照。)。

0139

また、本実施の形態では図示しないが、ブラックマトリクス遮光層)、偏光部材位相
差部材、反射防止部材などの光学部材光学基板)などは適宜設ける。例えば、偏光基板
及び位相差基板による円偏光を用いてもよい。また、光源としてバックライトサイド
イトなどを用いてもよい。

0140

アクティブマトリクス型の液晶表示装置においては、マトリクス状に配置された画素電極
を駆動することによって、画面上に表示パターンが形成される。詳しくは選択された画素
電極と該画素電極に対応する対向電極との間に電圧が印加されることによって、画素電極
と対向電極との間に配置された液晶層の光学変調が行われ、この光学変調が表示パターン
として観察者に認識される。

0141

液晶表示装置の動画表示において、液晶分子自体の応答が遅いため、残像が生じる、また
動画ぼけが生じるという問題がある。液晶表示装置の動画特性を改善するため、全面
黒表示を1フレームおきに行う、所謂、黒挿入と呼ばれる駆動技術がある。

0142

また、フレーム周波数を通常のフレーム周波数(60Hz)の1.5倍、好ましくは2倍
以上にすることで動画特性を改善する、所謂、倍速駆動と呼ばれる駆動技術もある。

0143

また、液晶表示装置の動画特性を改善するため、バックライトとして複数のLED(発光
ダイオード)光源または複数のEL光源などを用いて面光源を構成し、面光源を構成して
いる各光源を独立して1フレーム期間内間欠点灯駆動する駆動技術もある。面光源とし
て、3種類以上のLEDを用いてもよいし、白色発光のLEDを用いてもよい。独立して
複数のLEDを制御できるため、液晶層の光学変調の切り替えタイミングに合わせてLE
Dの発光タイミングを同期させることもできる。この駆動技術は、LEDを部分的に消灯
することができるため、特に一画面を占める黒い表示領域の割合が多い映像表示の場合に
は、消費電力低減効果が図れる。

0144

これらの駆動技術を組み合わせることによって、液晶表示装置の動画特性などの表示特性
を従来よりも改善することができる。

0145

酸化物半導体を用いた薄膜トランジスタで形成することにより、製造コストを低減するこ
とができる。特に、上記方法によって、酸化物半導体層に接して酸化物絶縁層を形成する
ことによって、安定した電気特性を有する薄膜トランジスタを作製し、提供することがで
きる。よって、電気特性が良好で信頼性のよい薄膜トランジスタを有する半導体装置を提
供することができる。

0146

チャネル形成領域の半導体層は高抵抗化領域であるので、薄膜トランジスタの電気特性は
安定化し、オフ電流の増加などを防止することができる。よって、電気特性が良好で信頼
性のよい薄膜トランジスタを有する半導体装置とすることが可能となる。

0147

また、薄膜トランジスタは静電気などにより破壊されやすいため、画素部または駆動回路
と同一基板上に保護回路を設けることが好ましい。保護回路は、酸化物半導体層を用いた
非線形素子を用いて構成することが好ましい。例えば、保護回路は画素部と、走査線入力
端子及び信号線入力端子との間に配設されている。本実施の形態では複数の保護回路を配
設して、走査線、信号線及び容量バス線に静電気等によりサージ電圧が印加され、画素ト
ランジスタなどが破壊されないように構成されている。そのため、保護回路にはサージ
圧が印加されたときに、共通配線電荷を逃がすように構成する。また、保護回路は、走
査線に対して並列に配置された非線形素子によって構成されている。非線形素子は、ダイ
オードのような二端子素子又はトランジスタのような三端子素子で構成される。例えば、
画素部の薄膜トランジスタ170と同じ工程で形成することも可能であり、例えばトラン
ジスタのゲート端子ドレイン端子を接続することによりダイオードと同様の特性を持た
せることができる。

0148

本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能
である。

0149

(実施の形態2)
本実施の形態では、実施の形態1において、酸化物半導体層とソース電極層又はドレイン
電極層との間に、ソース領域及びドレイン領域として酸化物導電層を設ける例を図6及び
図7に示す。従って、他は実施の形態1と同様に行うことができ、実施の形態1と同一部
分又は同様な機能を有する部分、及び工程の繰り返しの説明は省略する。また、図6及び
図7は、図1乃至図5と工程が一部異なる点以外は同じであるため、同じ箇所には同じ符
号を用い、同じ箇所の詳細な説明は省略する。

0150

まず、実施の形態1に従って、基板100上に金属導電層を形成し、金属導電層を第1の
フォトリソグラフィ工程により形成したレジストマスクを用いてエッチングし、第1の端
子121、ゲート電極層161、導電層162、ゲート電極層101、容量配線層108
を形成する。

0151

第1の端子121、ゲート電極層161、導電層162、ゲート電極層101、容量配線
層108上にゲート絶縁層102を形成し、酸化物半導体層、酸化物導電層、金属導電層
を積層する。ゲート絶縁層102、酸化物半導体層、酸化物導電層及び金属導電層は大気
に曝さずに連続的に成膜することができる。

0152

酸化物導電層の成膜方法は、スパッタリング法や真空蒸着法(電子ビーム蒸着法など)や
アーク放電イオンプレーティング法や、スプレー法を用いる。酸化物導電層の材料とし
ては、酸化亜鉛を成分として含むものが好ましく、酸化インジウムを含まないものである
ことが好ましい。そのような酸化物導電層として、酸化亜鉛、酸化亜鉛アルミニウム、酸
窒化亜鉛アルミニウム、酸化亜鉛ガリウムなどを適用することができる。膜厚は50nm
以上300nm以下の範囲内で適宜選択する。また、スパッタリング法を用いる場合、S
iO2を2重量%以上10重量%以下含むターゲットを用いて成膜を行い、酸化物導電層
に結晶化を阻害するSiOx(X>0)を含ませ、後の工程で行う脱水化または脱水素化
のための加熱処理の際に結晶化してしまうのを抑制することが好ましい。

0153

次いで、酸化物半導体層及び酸化物導電層を積層させた状態で脱水化、脱水素化の熱処理
を行い、酸化物半導体層131、酸化物導電層140、及び金属導電層137を形成する
図6(A)参照。)。400℃から700℃の温度で熱処理することで、酸化物半導体
層の脱水化、脱水素化が図られ、その後の水(H2O)の再含浸を防ぐことができる。

0154

この熱処理により、酸化物導電層に酸化珪素のような結晶化阻害物質が含まれていない限
り、酸化物導電層は結晶化する。酸化物導電層の結晶は下地面に対して柱状に成長する。
その結果、ソース電極層及びドレイン電極層を形成するために、酸化物導電層の上層の金
属導電層をエッチングする場合、アンダーカットが形成されるのを防ぐことができる。

0155

また、酸化物半導体層の脱水化、脱水素化の熱処理によって、酸化物導電層の導電性を向
上させることができる。なお、酸化物導電層のみ酸化物半導体層の熱処理より低温で熱処
理しても良い。

0156

高階調マスクを用いた露光を用いて第2のフォトリソグラフィ工程を行い、ゲート絶縁層
102、酸化物半導体層131、及び金属導電層137上にレジストマスク135a、1
35b、135dを形成する。

0157

次に、レジストマスク135a、135b、135dを用いて第1のエッチング工程を行
い、酸化物半導体層131、金属導電層137をエッチングし島状に加工する。この結果
、酸化物半導体層133、134、120、酸化物導電層175、176、177、金属
導電層185、186、188を形成することができる(図6(B)参照。)。

0158

次に、レジストマスク135a、135b、135dをアッシングする。この結果、レジ
ストマスクの面積(3次元的に見ると体積)が縮小し、厚さが薄くなる。このとき、膜厚
の薄い領域のレジストマスクのレジスト(ゲート電極層161の一部と重畳する領域)は
除去され、分離されたレジストマスク136a、136bを形成することができる。同様
にレジストマスク135b、135dもアッシングされ、レジストマスクの面積(3次元
的に見ると体積)が縮小し、レジストマスク136c、136d、136eとなる。

0159

レジストマスク136a、136b、136c、136d、136eを用いて、エッチン
グにより不要な部分を除去してソース電極層165a、ドレイン電極層165b、ソース
電極層105a、ドレイン電極層105b、第2の端子122を形成する(図6(C)参
照。)。

0160

この工程において、酸化物半導体層120、ソース電極層105a、165a、ドレイン
電極層105b、165bと同じ材料である第2の端子122を端子部に形成する。なお
、第2の端子122はソース配線(ソース電極層105a、165aを含むソース配線)
と電気的に接続されている。

0161

なお、金属導電層のエッチングの際に、酸化物導電層175、176、177及び酸化物
半導体層133、134、120も除去されないようにそれぞれの材料及びエッチング条
件を適宜調節する。

0162

次に、レジストマスク136a、136b、136c、136d、136eを除去し、ソ
ース電極層105a、ドレイン電極層105b、ソース電極層165a、ドレイン電極層
165bをマスクとして、酸化物導電層140をエッチングし、酸化物導電層164a、
164b、酸化物導電層104a、104bを形成する(図6(D)参照。)。酸化亜鉛
を成分とする酸化物導電層140は、例えばレジストの剥離液のようなアルカリ性溶液
用いて容易にエッチングすることができる。また同工程で、端子部にも酸化物導電層13
9が形成される。

0163

酸化物半導体層と酸化物導電層のエッチング速度の差を利用して、チャネル領域を形成す
るために酸化物導電層を分割するためのエッチング処理を行う。酸化物導電層のエッチン
グ速度が酸化物半導体層と比較して速いことを利用して、酸化物半導体層上の酸化物導電
層を選択的にエッチングする。

0164

よって、レジストマスク136a、136b、136c、136d、136eは、アッシ
ング工程によって除去することが好ましい。剥離液を用いたエッチングの場合は、酸化物
導電層175、176及び酸化物半導体層133、134が過剰にエッチングされないよ
うに、エッチング条件(エッチャントの種類、濃度、エッチング時間)を適宜調整する。

0165

本実施の形態のように、酸化物導電層と金属導電層を積層させて、同一マスクでソース電
極層及びドレイン電極層を含む配線パターンをエッチングすることにより、金属導電層の
配線パターンの下に、酸化物導電層を残存させることができる。

0166

ゲート配線とソース配線のコンタクトにおいても、ソース配線の下層に酸化物導電層が形
成されていることにより、酸化物導電層がバッファとなり好ましく、さらに金属とは絶縁
性の酸化物を作らないので好ましい。

0167

酸化物半導体層133、134に接する保護絶縁層となる酸化物絶縁層107を形成する
。本実施の形態では、酸化物絶縁層107として膜厚300nmの酸化珪素膜を、スパッ
タリング法を用いて成膜する。

0168

次いで、不活性ガス雰囲気下、または窒素ガス雰囲気下で第2の加熱処理(好ましくは2
00℃以上400℃以下、例えば250℃以上350℃以下)を行う。例えば、窒素雰囲
気下で250℃、1時間の第2の加熱処理を行う。第2の加熱処理を行うと、酸化物絶縁
層107と重なる酸化物半導体層133、134の一部が酸化物絶縁層107と接した状
態で加熱される。

0169

以上の工程を経ることによって、成膜後の酸化物半導体層に対して脱水化または脱水素化
のための加熱処理を行って低抵抗化した後、酸化物半導体層の一部を選択的に酸素過剰な
状態とする。

0170

その結果、酸化物半導体層133において、ゲート電極層161と重なるチャネル形成領
域166は、I型となり、ソース電極層165a及び酸化物導電層164aに重なる高抵
抗ソース領域167aと、ドレイン電極層165b及び酸化物導電層164bに重なる高
抵抗ドレイン領域167bとが自己整合的に形成され、酸化物半導体層163が形成され
る。同様に、酸化物半導体層134において、ゲート電極層101と重なるチャネル形成
領域116は、I型となり、ソース電極層105a及び酸化物導電層104aに重なる高
抵抗ソース領域117aと、ドレイン電極層105b及び酸化物導電層104bに重なる
高抵抗ドレイン領域117bとが自己整合的に形成され、酸化物半導体層103が形成さ
れる。

0171

酸化物半導体層163、103と金属材料からなるドレイン電極層105b、ドレイン電
極層165bの間に設けられる酸化物導電層104b、164bは低抵抗ドレイン領域(
LRN(Low Resistance N−type conductivity)領
域、LRD(Low Resistance Drain)領域とも呼ぶ)としても機能
する。同様に、酸化物半導体層163、103と金属材料からなるソース電極層105a
、ソース電極層165aの間に設けられる酸化物導電層104a、164aは低抵抗ソー
ス領域(LRN(Low Resistance N−type conductivi
ty)領域、LRS(Low Resistance Source)領域とも呼ぶ)と
しても機能する。酸化物半導体層、低抵抗ドレイン領域、金属材料からなるドレイン電極
層の構成とすることによって、よりトランジスタの耐圧を向上させることができる。具体
的には、低抵抗ドレイン領域のキャリア濃度は、高抵抗ドレイン領域(HRD領域)より
も大きく、例えば1×1020/cm3以上1×1021/cm3以下の範囲内であると
好ましい。

0172

以上の工程により、同一基板上において、駆動回路部に薄膜トランジスタ181、画素部
に薄膜トランジスタ171を作製することができる。薄膜トランジスタ171、181は
、高抵抗ソース領域、高抵抗ドレイン領域、及びチャネル形成領域を含む酸化物半導体層
を含むボトムゲート型薄膜トランジスタである。よって、薄膜トランジスタ171、18
1は、高電界が印加されても高抵抗ドレイン領域または高抵抗ソース領域がバッファとな
り局所的な高電界が印加されず、トランジスタの耐圧を向上させた構成となっている。

0173

また、容量部において、容量配線層108、ゲート絶縁層102、酸化物導電層104b
と同工程で形成される酸化物導電層107、ドレイン電極層105bと同工程で形成され
る金属導電層との積層でなる容量146が形成されている。

0174

次いで、酸化物絶縁層107上に平坦化絶縁層109を形成する。なお、本実施の形態で
は、平坦化絶縁層109は、画素部のみに形成する。平坦化絶縁層109としては、ポリ
イミドアクリルベンゾシクロブテンポリアミドエポキシ等の、耐熱性を有する有
機材料を用いることができる。また上記有機材料の他に、低誘電率材料(low−k材料
)、シロキサン系樹脂、PSG(リンガラス)、BPSG(リンボロンガラス)等を用い
ることができる。なお、これらの材料で形成される絶縁膜を複数積層させることで、平坦
化絶縁層109を形成してもよい。

0175

なおシロキサン系樹脂とは、シロキサン系材料出発材料として形成されたSi−O−S
i結合を含む樹脂に相当する。シロキサン系樹脂は置換基としては有機基(例えばアル
ル基やアリール基)やフルオロ基を用いても良い。また、有機基はフルオロ基を有してい
ても良い。

0176

平坦化絶縁層109の形成法は、特に限定されず、その材料に応じて、スパッタリング法
、SOG法、スピンコート、ディップスプレー塗布液滴吐出法(インクジェット法、
スクリーン印刷オフセット印刷等)等を用いることができる。また、ドクターナイフ
ロールコーターカーテンコーターナイフコーター等を用いて平坦化絶縁層109を形
成することができる。本実施の形態では、平坦化絶縁層109として感光性のアクリルを
用いて形成する。

0177

次に、第3のフォトリソグラフィ工程を行い、レジストマスクを形成し、平坦化絶縁層1
09、及び酸化物絶縁層107のエッチングによりドレイン電極層105bに達するコン
タクトホール125を形成し、レジストマスクを除去する。また、ここでのエッチングに
より第2の端子122に達するコンタクトホール127、第1の端子121に達するコン
タクトホール126も形成する。

0178

次に、透光性を有する導電膜を成膜し、第4のフォトリソグラフィ工程を行い、レジスト
マスクを形成し、エッチングにより不要な部分を除去して画素電極層110、導電層11
1、端子電極128、129を形成し、レジストマスクを除去する(図7(A)参照。)

0179

実施の形態1と同様に、液晶層192を挟持して対向基板190を貼り合わせ、本実施の
形態の液晶表示装置を作製する(図7(B)参照。)。

0180

ソース領域及びドレイン領域として、酸化物導電層を酸化物半導体層とソース電極層及び
ドレイン電極層との間に設けることで、ソース領域及びドレイン領域の低抵抗化を図るこ
とができ、トランジスタの高速動作をすることができる。ソース領域及びドレイン領域と
して酸化物導電層を用いることは、周辺回路(駆動回路)の周波数特性を向上させるため
に有効である。金属電極(Ti等)と酸化物半導体層との接触に比べ、金属電極(Ti等
)と酸化物導電層との接触は、接触抵抗を下げることができるからである。

0181

また、液晶パネル配線材料の一部として用いられているモリブデン(Mo)は(例えば
、Mo/Al/Mo)、酸化物半導体層との接触抵抗が高くて課題であった。これは、T
iに比べMoは酸化しにくいため酸化物半導体層から酸素を引き抜く作用が弱く、Moと
酸化物半導体層の接触界面がn型化しないためである。しかし、かかる場合でも、酸化物
半導体層とソース電極層及びドレイン電極層との間に酸化物導電層を介在させることで接
触抵抗を低減でき、周辺回路(駆動回路)の周波数特性を向上させることができる。

0182

薄膜トランジスタのチャネル長が、酸化物導電層のエッチングの際に決められるため、よ
りチャネル長を短くすることができる。例えば、チャネル長L0.1μm以上2μm以下
と短くして、動作速度を高速化することができる。

0183

(実施の形態3)
ここでは、第1の基板と第2の基板の間に液晶層を封入する液晶表示装置において、第2
の基板に設けられた対向電極と電気的に接続するための共通接続部を第1の基板上に形成
する例を示す。なお、第1の基板にはスイッチング素子として薄膜トランジスタが形成さ
れており、共通接続部の作製工程を画素部のスイッチング素子の作製工程と共通化させる
ことで工程を複雑にすることなく形成する。

0184

共通接続部は、第1の基板と第2の基板とを接着するためのシール材と重なる位置に配置
され、シール材に含まれる導電性粒子を介して対向電極と電気的な接続が行われる。或い
は、シール材と重ならない箇所(ただし画素部を除く)に共通接続部を設け、共通接続部
に重なるように導電性粒子を含むペーストをシール材とは別途設けて、対向電極と電気的
な接続が行われる。

0185

図8(A)は薄膜トランジスタと共通接続部とを同一基板上に作製する半導体装置の断面
構造図を示す図である。

0186

図8(A)において、画素電極層227と電気的に接続する薄膜トランジスタ220は、
画素部に設けられるチャネル保護型の薄膜トランジスタであり、本実施の形態では、実施
の形態1の薄膜トランジスタ170と同じ構造を用いる。

0187

また、図8(B)は共通接続部の上面図の一例を示す図であり、図中の鎖線C3−C4が
図8(A)の共通接続部の断面に相当する。なお、図8(B)において図8(A)と同一
の部分には同じ符号を用いて説明する。

0188

酸化物半導体層210上に設けられた共通電位線205は、ゲート絶縁層202上に設け
られ、薄膜トランジスタ220のソース電極層及びドレイン電極層と同じ材料及び同じ工
程で作製される。

0189

また、共通電位線205は、保護絶縁層203で覆われ、保護絶縁層203は、共通電位
線205と重なる位置に複数の開口部を有している。この開口部は、薄膜トランジスタ2
20のドレイン電極層と画素電極層227とを接続するコンタクトホールと同じ工程で作
製される。

0190

なお、ここでは面積サイズが大きく異なるため、画素部におけるコンタクトホールと、共
通接続部の開口部と使い分けて呼ぶこととする。また、図8(A)では、画素部と共通接
続部とで同じ縮尺で図示しておらず、例えば共通接続部の鎖線C3−C4の長さが500
μm程度であるのに対して、薄膜トランジスタの幅は50μm未満であり、実際には10
倍以上面積サイズが大きいが、分かりやすくするため、図8(A)に画素部と共通接続部
の縮尺をそれぞれ変えて図示している。

0191

また、共通電極層206は、保護絶縁層203上に設けられ、画素部の画素電極層227
と同じ材料及び同じ工程で作製される。

0192

このように、画素部のスイッチング素子の作製工程と共通させて共通接続部の作製工程を
行う。共通電位線は金属配線として配線抵抗の低減を図る構成とすることが好ましい。

0193

そして画素部と共通接続部が設けられた第1の基板200と、対向電極を有する第2の基
板とをシール材を用いて固定する。

0194

シール材に導電性粒子を含ませる場合は、シール材と共通接続部が重なるように一対の基
板の位置合わせが行われる。例えば、小型の液晶パネルにおいては、画素部の対角などに
2個の共通接続部がシール材と重ねて配置される。また、大型の液晶パネルにおいては、
4個以上の共通接続部がシール材と重ねて配置される。

0195

なお、共通電極層206は、シール材に含まれる導電性粒子と接触する電極であり、第2
の基板の対向電極と電気的に接続が行われる。

0196

液晶注入法を用いる場合は、シール材で一対の基板を固定した後、液晶を一対の基板間に
注入する。また、液晶滴下法を用いる場合は、第2の基板或いは第1の基板上にシール材
を描画し、液晶を滴下させた後、減圧下で一対の基板を貼り合わせる。

0197

なお、本実施の形態では、対向電極と電気的に接続する共通接続部の例を示したが、特に
限定されず、他の配線と接続する接続部や、外部接続端子などと接続する接続部に用いる
ことができる。

0198

本実施の形態は他の実施の形態と自由に組み合わせることができる。

0199

(実施の形態4)
本実施の形態では、薄膜トランジスタの作製工程の一部が実施の形態1と異なる例を図1
0に示す。図10は、図1乃至図5と工程が一部異なる点以外は同じであるため、同じ箇
所には同じ符号を用い、同じ箇所の詳細な説明は省略する。

0200

まず、実施の形態1に従って、基板100上にゲート電極層、ゲート絶縁層102、及び
酸化物半導体層130の形成を行う。

0201

次いで、酸化物半導体層130の脱水化または脱水素化を行う。脱水化または脱水素化を
行う第1の加熱処理の温度は、400℃以上基板の歪み点未満、好ましくは425℃以上
とする。なお、425℃以上であれば熱処理時間は1時間以下でよいが、425℃未満で
あれば加熱処理時間は、1時間よりも長時間行うこととする。ここでは、加熱処理装置の
一つである電気炉に基板を導入し、酸化物半導体層に対して窒素雰囲気下において加熱処
理を行った後、大気に触れることなく、酸化物半導体層への水や水素の再混入を防ぎ、酸
化物半導体層を得る。その後、同じ炉に高純度の酸素ガス、高純度のN2Oガス、又は超
乾燥エア(露点が−40℃以下、好ましくは−60℃以下)を導入して冷却を行う。酸素
ガスまたはN2Oガスに、水、水素などが含まれないことが好ましい。または、加熱処理
装置に導入する酸素ガスまたはN2Oガスの純度を、6N(99.9999%)以上、好
ましくは7N(99.99999%)以上、(即ち酸素ガスまたはN2Oガス中の不純物
濃度を1ppm以下、好ましくは0.1ppm以下)とすることが好ましい。

0202

また、脱水化または脱水素化を行う第1の加熱処理後に200℃以上400℃以下、好ま
しくは200℃以上300℃以下の温度で酸素ガスまたはN2Oガス雰囲気下での加熱処
理を行ってもよい。

0203

以上の工程を経ることによって酸化物半導体層全体を酸素過剰な状態とすることで、高抵
抗化、即ちI型化させる。よって、全体がI型化した酸化物半導膜を得る。

0204

次いで、酸化物半導体層上に金属導電層を形成し、多階調マスクを用いた第2のフォトリ
グラフィ工程によりレジストマスクを形成し、選択的にエッチングを行ってソース電極
層及びドレイン電極層、酸化物半導体層168、118を形成し、スパッタリング法で酸
化物絶縁層107を形成する。

0205

次いで、薄膜トランジスタの電気的特性のばらつきを軽減するため、不活性ガス雰囲気下
、または窒素ガス雰囲気下で加熱処理(好ましくは150℃以上350℃未満)を行って
もよい。例えば、窒素雰囲気下で250℃、1時間の加熱処理を行う。

0206

第3のフォトリソグラフィ工程によりレジストマスクを形成し、選択的にエッチングを行
ってゲート絶縁層及び酸化物絶縁層に第1の端子121、導電層162、ドレイン電極層
105b、酸化物半導体層120と積層する第2の端子122に達するコンタクトホール
を形成する。透光性を有する導電膜を形成した後、第5のフォトリソグラフィ工程により
レジストマスクを形成し、選択的にエッチングを行って画素電極層110、端子電極12
8、端子電極129、配線層145を形成する。

0207

本実施の形態では、第1の端子121と端子電極128との接続を接続電極120を介さ
ずに直接行う例である。また、ドレイン電極層165bと導電層162との接続は、配線
層145を介して行う。

0208

また、容量部において、容量配線層108、ゲート絶縁層102、ソース電極層及びドレ
イン電極層と同工程で形成される金属導電層、酸化物絶縁層107、画素電極層110と
の積層でなる容量148が形成されている。

0209

以上の工程により、同一基板上において、駆動回路部に薄膜トランジスタ183、画素部
に薄膜トランジスタ173を作製することができる。

0210

実施の形態1と同様に、液晶層192を挟持して対向基板190を貼り合わせ、本実施の
形態の液晶表示装置を作製する(図10参照。)。

0211

本実施の形態は他の実施の形態と自由に組み合わせることができる。

0212

(実施の形態5)
本実施の形態では、同一基板上に少なくとも駆動回路の一部と、画素部に配置する薄膜ト
ランジスタを作製する例について以下に説明する。

0213

画素部に配置する薄膜トランジスタは、実施の形態1乃至4に従って形成する。また、実
施の形態1乃至4に示す薄膜トランジスタはnチャネル型TFTであるため、駆動回路の
うち、nチャネル型TFTで構成することができる駆動回路の一部を画素部の薄膜トラン
ジスタと同一基板上に形成する。

0214

アクティブマトリクス型表示装置のブロック図の一例を図12(A)に示す。表示装置の
基板5300上には、画素部5301、第1の走査線駆動回路5302、第2の走査線駆
動回路5303、信号線駆動回路5304を有する。画素部5301には、複数の信号線
が信号線駆動回路5304から延伸して配置され、複数の走査線が第1の走査線駆動回路
5302、及び第2の走査線駆動回路5303から延伸して配置されている。なお走査線
と信号線との交差領域には、各々、表示素子を有する画素がマトリクス状に配置されてい
る。また、表示装置の基板5300はFPC(Flexible PrintedCi
rcuit)等の接続部を介して、タイミング制御回路5305(コントローラ、制御I
Cともいう)に接続されている。

0215

図12(A)では、第1の走査線駆動回路5302、第2の走査線駆動回路5303、信
号線駆動回路5304は、画素部5301と同じ基板5300上に形成される。そのため
、外部に設ける駆動回路等の部品の数が減るので、コストの低減を図ることができる。ま
た、基板5300外部に駆動回路を設けた場合の配線を延伸させることによる接続部での
接続数を減らすことができ、信頼性の向上、又は歩留まりの向上を図ることができる。

0216

なお、タイミング制御回路5305は、第1の走査線駆動回路5302に対し、一例とし
て、第1の走査線駆動回路用スタート信号(GSP1)、走査線駆動回路用クロック信号
GCLK1)を供給する。また、タイミング制御回路5305は、第2の走査線駆動
路5303に対し、一例として、第2の走査線駆動回路用スタート信号(GSP2)(ス
タートパルスともいう)、走査線駆動回路用クロック信号(GCLK2)を供給する。信
号線駆動回路5304に、信号線駆動回路用スタート信号(SSP)、信号線駆動回路用
クロック信号(SCLK)、ビデオ信号用データ(DATA)(単にビデオ信号ともいう
)、ラッチ信号(LAT)を供給するものとする。なお各クロック信号は、周期のずれた
複数のクロック信号でもよいし、クロック信号を反転させた信号(CKB)とともに供給
されるものであってもよい。なお、第1の走査線駆動回路5302と第2の走査線駆動回
路5303との一方を省略することが可能である。

0217

図12(B)では、駆動周波数が低い回路(例えば、第1の走査線駆動回路5302、第
2の走査線駆動回路5303)を画素部5301と同じ基板5300に形成し、信号線駆
動回路5304を画素部5301とは別の基板に形成する構成について示している。当該
構成により、単結晶半導体を用いたトランジスタと比較すると電界効果移動度が小さい薄
膜トランジスタによって、基板5300に形成する駆動回路を構成することができる。し
たがって、表示装置の大型化、コストの低減、又は歩留まりの向上などを図ることができ
る。

0218

また、実施の形態1乃至4に示す薄膜トランジスタは、nチャネル型TFTである。図1
3(A)、図13(B)ではnチャネル型TFTで構成する信号線駆動回路の構成、動作
について一例を示し説明する。

0219

信号線駆動回路は、シフトレジスタ5601、及びスイッチング回路5602を有する。
スイッチング回路5602は、スイッチング回路5602_1〜5602_N(Nは自然
数)という複数の回路を有する。スイッチング回路5602_1〜5602_Nは、各々
、薄膜トランジスタ5603_1〜5603_k(kは自然数)という複数のトランジス
タを有する。薄膜トランジスタ5603_1〜5603_kは、Nチャネル型TFTであ
る例を説明する。

0220

信号線駆動回路の接続関係について、スイッチング回路5602_1を例にして説明する
。薄膜トランジスタ5603_1〜5603_kの第1端子は、各々、配線5604_1
〜5604_kと接続される。薄膜トランジスタ5603_1〜5603_kの第2端子
は、各々、信号線S1〜Skと接続される。薄膜トランジスタ5603_1〜5603_
kのゲートは、シフトレジスタ5601と接続される。

0221

シフトレジスタ5601は、配線5605_1〜5605_Nに順番にHレベル(H信号
、高電源電位レベル、ともいう)の信号を出力し、スイッチング回路5602_1〜56
02_Nを順番に選択する機能を有する。

0222

スイッチング回路5602_1は、配線5604_1〜5604_kと信号線S1〜Sk
との導通状態(第1端子と第2端子との間の導通)を制御する機能、即ち配線5604_
1〜5604_kの電位を信号線S1〜Skに供給するか否かを制御する機能を有する。
このように、スイッチング回路5602_1は、セレクタとしての機能を有する。また薄
膜トランジスタ5603_1〜5603_kは、各々、配線5604_1〜5604_k
と信号線S1〜Skとの導通状態を制御する機能、即ち配線5604_1〜5604_k
の電位を信号線S1〜Skに供給する機能を有する。このように、薄膜トランジスタ56
03_1〜5603_kは、各々、スイッチとしての機能を有する。

0223

なお、配線5604_1〜5604_kには、各々、ビデオ信号用データ(DATA)が
入力される。ビデオ信号用データ(DATA)は、画像情報又は画像信号に応じたアナロ
グ信号である場合が多い。

0224

次に、図13(A)の信号線駆動回路の動作について、図13(B)のタイミンチャー
トを参照して説明する。図13(B)には、信号Sout_1〜Sout_N、及び信号
Vdata_1〜Vdata_kの一例を示す。信号Sout_1〜Sout_Nは、各
々、シフトレジスタ5601の出力信号の一例であり、信号Vdata_1〜Vdata
_kは、各々、配線5604_1〜5604_kに入力される信号の一例である。なお、
信号線駆動回路の1動作期間は、表示装置における1ゲート選択期間に対応する。1ゲー
選択期間は、一例として、期間T1〜期間TNに分割される。期間T1〜TNは、各々
、選択された行に属する画素にビデオ信号用データ(DATA)を書き込むための期間で
ある。

0225

なお、本実施の形態の図面等において示す各構成の、信号波形なまり等は、明瞭化のた
めに誇張して表記している場合がある。よって、必ずしもそのスケールに限定されないも
のであることを付記する。

0226

期間T1〜期間TNにおいて、シフトレジスタ5601は、Hレベルの信号を配線560
5_1〜5605_Nに順番に出力する。例えば、期間T1において、シフトレジスタ5
601は、ハイレベルの信号を配線5605_1に出力する。すると、薄膜トランジスタ
5603_1〜5603_kはオンになるので、配線5604_1〜5604_kと、信
号線S1〜Skとが導通状態になる。このとき、配線5604_1〜5604_kには、
Data(S1)〜Data(Sk)が入力される。Data(S1)〜Data(Sk
)は、各々、薄膜トランジスタ5603_1〜5603_kを介して、選択される行に属
する画素のうち、1列目〜k列目の画素に書き込まれる。こうして、期間T1〜TNにお
いて、選択された行に属する画素に、k列ずつ順番にビデオ信号用データ(DATA)が
書き込まれる。

0227

以上のように、ビデオ信号用データ(DATA)が複数の列ずつ画素に書き込まれること
によって、ビデオ信号用データ(DATA)の数、又は配線の数を減らすことができる。
よって、外部回路との接続数を減らすことができる。また、ビデオ信号が複数の列ずつ画
素に書き込まれることによって、書き込み時間を長くすることができ、ビデオ信号の書き
込み不足を防止することができる。

0228

なお、シフトレジスタ5601及びスイッチング回路5602としては、実施の形態1乃
至5に示す薄膜トランジスタで構成される回路を用いることが可能である。この場合、シ
トレジスタ5601が有する全てのトランジスタの極性をNチャネル型、又はPチャネ
ル型のいずれかの極性のみで構成することができる。

0229

なお、走査線駆動回路の構成について説明する。走査線駆動回路は、シフトレジスタを有
している。また場合によってはレベルシフタやバッファを有していても良い。走査線駆動
回路において、シフトレジスタにクロック信号(CLK)及びスタートパルス信号(SP
)が入力されることによって、選択信号が生成される。生成された選択信号はバッファに
おいて緩衝増幅され、対応する走査線に供給される。走査線には、1ライン分の画素のト
ランジスタのゲート電極が接続されている。そして、1ライン分の画素のトランジスタを
一斉にONにしなくてはならないので、バッファは大きな電流を流すことが可能なものが
用いられる。

0230

走査線駆動回路及び/または信号線駆動回路の一部に用いるシフトレジスタの一形態につ
いて図14及び図15を用いて説明する。

0231

走査線駆動回路、信号線駆動回路のシフトレジスタについて、図14及び図15を参照し
て説明する。シフトレジスタは、第1のパルス出力回路10_1乃至第Nのパルス出力
路10_N(Nは3以上の自然数)を有している(図14(A)参照)。図14(A)に
示すシフトレジスタの第1のパルス出力回路10_1乃至第Nのパルス出力回路10_N
には、第1の配線11より第1のクロック信号CK1、第2の配線12より第2のクロ
ク信号CK2、第3の配線13より第3のクロック信号CK3、第4の配線14より第4
のクロック信号CK4が供給される。また第1のパルス出力回路10_1では、第5の配
線15からのスタートパルスSP1(第1のスタートパルス)が入力される。また2段目
以降の第nのパルス出力回路10_n(nは、2以上N以下の自然数)では、一段前段
パルス出力回路10_(n−1)からの信号(前段信号UT(n−1)という)が入力
される。また第1のパルス出力回路10_1では、2段後段の第3のパルス出力回路10
_3からの信号が入力される。同様に、2段目以降の第nのパルス出力回路10_nでは
、2段後段の第(n+2)のパルス出力回路10_(n+2)からの信号(後段信号OU
T(n+2)という)が入力される。従って、各段のパルス出力回路からは、後段及び/
または2つ前段のパルス出力回路に入力するための第1の出力信号(OUT(1)(SR
)〜OUT(N)(SR))、別の回路等に入力される第2の出力信号(OUT(1)〜
OUT(N))が出力される。ただし、図14(A)に示すように、シフトレジスタの最
終段の2つの段には、後段信号OUT(n+2)が入力されないため、一例としては、別
途第2のスタートパルスSP2、第3のスタートパルスSP3をそれぞれ入力する構成と
すればよい。

0232

なお、クロック信号(CK)は、一定の間隔でHレベルとLレベル(L信号、低電源電位
レベル、ともいう)を繰り返す信号である。ここで、第1のクロック信号(CK1)〜第
4のクロック信号(CK4)は、順に1/4周期分遅延している。本実施の形態では、第
1のクロック信号(CK1)〜第4のクロック信号(CK4)を利用して、パルス出力回
路の駆動の制御等を行う。なお、クロック信号は、入力される駆動回路に応じて、GCL
K、SCLKということもあるが、ここではCKとして説明を行う。

0233

第1の入力端子21、第2の入力端子22及び第3の入力端子23は、第1の配線11
〜第4の配線14のいずれかと電気的に接続されている。例えば、図14(A)において
、第1のパルス出力回路10_1は、第1の入力端子21が第1の配線11と電気的に接
続され、第2の入力端子22が第2の配線12と電気的に接続され、第3の入力端子23
が第3の配線13と電気的に接続されている。また、第2のパルス出力回路10_2は、
第1の入力端子21が第2の配線12と電気的に接続され、第2の入力端子22が第3の
配線13と電気的に接続され、第3の入力端子23が第4の配線14と電気的に接続され
ている。

0234

第1のパルス出力回路10_1〜第Nのパルス出力回路10_Nの各々は、第1の入力端
子21、第2の入力端子22、第3の入力端子23、第4の入力端子24、第5の入力端
子25、第1の出力端子26、第2の出力端子27を有しているとする(図14(B)参
照)。第1のパルス出力回路10_1において、第1の入力端子21に第1のクロック
号CK1が入力され、第2の入力端子22に第2のクロック信号CK2が入力され、第3
の入力端子23に第3のクロック信号CK3が入力され、第4の入力端子24にスタート
パルスが入力され、第5の入力端子25に後段信号OUT(3)が入力され、第1の出力
端子26より第1の出力信号OUT(1)(SR)が出力され、第2の出力端子27より
第2の出力信号OUT(1)が出力されていることとなる。

0235

なお第1のパルス出力回路10_1〜第Nのパルス出力回路10_Nは、3端子の薄膜ト
ランジスタ(TFT:Thin Film Transistorともいう)の他に、上
記実施の形態で説明した4端子の薄膜トランジスタを用いることができる。図14(C)
に上記実施の形態で説明した4端子の薄膜トランジスタ28のシンボルについて示す。図
14(C)に示す薄膜トランジスタ28のシンボルは、上記実施の形態1、2、5、6の
いずれか一で説明した4端子の薄膜トランジスタを意味し、図面等で以下用いることとす
る。なお、本明細書において、薄膜トランジスタが半導体層を介して二つのゲート電極を
有する場合、半導体層より下方のゲート電極を下方のゲート電極、半導体層に対して上方
のゲート電極を上方のゲート電極とも呼ぶ。

0236

酸化物半導体を薄膜トランジスタのチャネル形成領域を含む半導体層に用いた場合、製造
工程により、しきい値電圧がマイナス側、或いはプラス側にシフトすることがある。その
ため、チャネル形成領域を含む半導体層に酸化物半導体を用いた薄膜トランジスタでは、
しきい値電圧の制御を行うことのできる構成が好適である。薄膜トランジスタのしきい値
電圧は、薄膜トランジスタ28のチャネル形成領域の上下にゲート絶縁層を介してゲート
電極を設け、上方及び/または下方のゲート電極の電位を制御することにより所望の値に
制御することができる。

0237

次に、図14(B)に示したパルス出力回路の具体的な回路構成の一例について、図14
(D)で説明する。

0238

図14(D)に示したパルス出力回路は、第1のトランジスタ31〜第13のトランジ
スタ43を有している。また、上述した第1の入力端子21〜第5の入力端子25、及び
第1の出力端子26、第2の出力端子27に加え、第1の高電源電位VDDが供給される
電源線51、第2の高電源電位VCCが供給される電源線52、低電源電位VSSが供給
される電源線53から、第1のトランジスタ31〜第13のトランジスタ43に信号、ま
たは電源電位が供給される。ここで、図14(D)における各電源線の電源電位の大小関
係は、第1の電源電位VDDは第2の電源電位VCC以上の電位とし、第2の電源電位V
CCは第3の電源電位VSSより大きい電位とする。なお、第1のクロック信号(CK1
)〜第4のクロック信号(CK4)は、一定の間隔でHレベルとLレベルを繰り返す信号
であるが、HレベルのときVDD、LレベルのときVSSであるとする。なお電源線51
の電位VDDを、電源線52の電位VCCより高くすることにより、動作に影響を与える
ことなく、トランジスタのゲート電極に印加される電位を低く抑えることができ、トラン
ジスタのしきい値のシフトを低減し、劣化を抑制することができる。なお、第1のトラン
ジスタ31〜第13のトランジスタ43のうち、第1のトランジスタ31、第6のトラン
ジスタ36乃至第9のトランジスタ39には、4端子の薄膜トランジスタを用いることが
好ましい。第1のトランジスタ31、第6のトランジスタ36乃至第9のトランジスタ3
9の動作は、ソースまたはドレインとなる電極の一方が接続されたノードの電位を、ゲー
ト電極の制御信号によって切り替えることが求められるトランジスタであり、ゲート電極
に入力される制御信号に対する応答が速い(オン電流立ち上がりが急峻)ことでよりパ
ルス出力回路誤動作を低減することができるトランジスタである。そのため、4端子の
薄膜トランジスタ28を用いることによりしきい値電圧を制御することができ、誤動作が
より低減できるパルス出力回路とすることができる。

0239

図14(D)において、第1のトランジスタ31は、第1端子が電源線51に電気的に
接続され、第2端子が第9のトランジスタ39の第1端子に電気的に接続され、ゲート電
極(下方のゲート電極及び上方のゲート電極)が第4の入力端子24に電気的に接続され
ている。第2のトランジスタ32は、第1端子が電源線53に電気的に接続され、第2端
子が第9のトランジスタ39の第1端子に電気的に接続され、ゲート電極が第4のトラン
ジスタ34のゲート電極に電気的に接続されている。第3のトランジスタ33は、第1端
子が第1の入力端子21に電気的に接続され、第2端子が第1の出力端子26に電気的に
接続されている。第4のトランジスタ34は、第1端子が電源線53に電気的に接続され
、第2端子が第1の出力端子26に電気的に接続されている。第5のトランジスタ35は
、第1端子が電源線53に電気的に接続され、第2端子が第2のトランジスタ32のゲー
ト電極及び第4のトランジスタ34のゲート電極に電気的に接続され、ゲート電極が第4
の入力端子24に電気的に接続されている。第6のトランジスタ36は、第1端子が電源
線52に電気的に接続され、第2端子が第2のトランジスタ32のゲート電極及び第4の
トランジスタ34のゲート電極に電気的に接続され、ゲート電極(下方のゲート電極及び
上方のゲート電極)が第5の入力端子25に電気的に接続されている。第7のトランジス
タ37は、第1端子が電源線52に電気的に接続され、第2端子が第8のトランジスタ3
8の第2端子に電気的に接続され、ゲート電極(下方のゲート電極及び上方のゲート電極
)が第3の入力端子23に電気的に接続されている。第8のトランジスタ38は、第1端
子が第2のトランジスタ32のゲート電極及び第4のトランジスタ34のゲート電極に電
気的に接続され、ゲート電極(下方のゲート電極及び上方のゲート電極)が第2の入力端
子22に電気的に接続されている。第9のトランジスタ39は、第1端子が第1のトラン
ジスタ31の第2端子及び第2のトランジスタ32の第2端子に電気的に接続され、第2
端子が第3のトランジスタ33のゲート電極及び第10のトランジスタ40のゲート電極
に電気的に接続され、ゲート電極(下方のゲート電極及び上方のゲート電極)が電源線5
2に電気的に接続されている。第10のトランジスタ40は、第1端子が第1の入力端子
21に電気的に接続され、第2端子が第2の出力端子27に電気的に接続され、ゲート電
極が第9のトランジスタ39の第2端子に電気的に接続されている。第11のトランジス
タ41は、第1端子が電源線53に電気的に接続され、第2端子が第2の出力端子27に
電気的に接続され、ゲート電極が第2のトランジスタ32のゲート電極及び第4のトラン
ジスタ34のゲート電極に電気的に接続されている。第12のトランジスタ42は、第1
端子が電源線53に電気的に接続され、第2端子が第2の出力端子27に電気的に接続さ
れ、ゲート電極が第7のトランジスタ37のゲート電極(下方のゲート電極及び上方のゲ
ート電極)に電気的に接続されている。第13のトランジスタ43は、第1端子が電源線
53に電気的に接続され、第2端子が第1の出力端子26に電気的に接続され、ゲート電
極が第7のトランジスタ37のゲート電極(下方のゲート電極及び上方のゲート電極)に
電気的に接続されている。

0240

図14(D)において、第3のトランジスタ33のゲート電極、第10のトランジスタ
40のゲート電極、及び第9のトランジスタ39の第2端子の接続箇所をノードAとする
。また、第2のトランジスタ32のゲート電極、第4のトランジスタ34のゲート電極、
第5のトランジスタ35の第2端子、第6のトランジスタ36の第2端子、第8のトラン
ジスタ38の第1端子、及び第11のトランジスタ41のゲート電極の接続箇所をノード
Bとする。

0241

図15(A)に、図14(B)で説明したパルス出力回路を第1のパルス出力回路10_
1に適用した場合に、第1の入力端子21乃至第5の入力端子25と第1の出力端子26
及び第2の出力端子27に入力または出力される信号を示している。

0242

具体的には、第1の入力端子21に第1のクロック信号CK1が入力され、第2の入力端
子22に第2のクロック信号CK2が入力され、第3の入力端子23に第3のクロック信
号CK3が入力され、第4の入力端子24にスタートパルスが入力され、第5の入力端子
25に後段信号OUT(3)が入力され、第1の出力端子26より第1の出力信号OUT
(1)(SR)が出力され、第2の出力端子27より第2の出力信号OUT(1)が出力
される。

0243

なお、薄膜トランジスタとは、ゲートと、ドレインと、ソースとを含む少なくとも三つの
端子を有する素子である。また、ゲートと重畳した領域にチャネル領域が形成される半導
体を有しており、ゲートの電位を制御することで、チャネル領域を介してドレインとソー
スの間に流れる電流を制御することが出来る。ここで、ソースとドレインとは、薄膜トラ
ンジスタの構造や動作条件等によって変わるため、いずれがソースまたはドレインである
かを限定することが困難である。そこで、ソース及びドレインとして機能する領域を、ソ
ースもしくはドレインと呼ばない場合がある。その場合、一例としては、それぞれを第1
端子、第2端子と表記する場合がある。

0244

なお図14(D)、図15(A)において、ノードAを浮遊状態とすることによりブート
ストラップ動作を行うための、容量素子を別途設けても良い。またノードBの電位を保持
するため、一方の電極をノードBに電気的に接続した容量素子を別途設けてもよい。

0245

ここで、図15(A)に示したパルス出力回路を複数具備するシフトレジスタのタイミン
チャートについて図15(B)に示す。なおシフトレジスタが走査線駆動回路である場
合、図15(B)中の期間61は垂直帰線期間であり、期間62はゲート選択期間に相当
する。

0246

なお、図15(A)に示すように、ゲートに第2の電源電位VCCが印加される第9のト
ランジスタ39を設けておくことにより、ブートストラップ動作の前後において、以下の
ような利点がある。

0247

ゲート電極に第2の電源電位VCCが印加される第9のトランジスタ39がない場合、ブ
トストラップ動作によりノードAの電位が上昇すると、第1のトランジスタ31の第2
端子であるソースの電位が上昇していき、第1の電源電位VDDより大きくなる。そして
、第1のトランジスタ31のソースが第1端子側、即ち電源線51側に切り替わる。その
ため、第1のトランジスタ31においては、ゲートとソースの間、ゲートとドレインの間
ともに、大きなバイアス電圧が印加されるために大きなストレスがかかり、トランジスタ
の劣化の要因となりうる。そこで、ゲート電極に第2の電源電位VCCが印加される第9
のトランジスタ39を設けておくことにより、ブートストラップ動作によりノードAの電
位は上昇するものの、第1のトランジスタ31の第2端子の電位の上昇を生じないように
することができる。つまり、第9のトランジスタ39を設けることにより、第1のトラン
ジスタ31のゲートとソースの間に印加される負のバイアス電圧の値を小さくすることが
できる。よって、本実施の形態の回路構成とすることにより、第1のトランジスタ31の
ゲートとソースの間に印加される負のバイアス電圧も小さくできるため、ストレスによる
第1のトランジスタ31の劣化を抑制することができる。

0248

なお、第9のトランジスタ39を設ける箇所については、第1のトランジスタ31の第2
端子と第3のトランジスタ33のゲートとの間に第1端子と第2端子を介して接続される
ように設ける構成であればよい。なお、本実施形態でのパルス出力回路を複数具備するシ
フトレジスタの場合、走査線駆動回路より段数の多い信号線駆動回路では、第9のトラン
ジスタ39を省略してもよく、トランジスタ数を削減することに利点がある。

0249

なお第1のトランジスタ31乃至第13のトランジスタ43の半導体層として、酸化物半
導体を用いることにより、薄膜トランジスタのオフ電流を低減し、オン電流及び電界効果
移動度を高めることが出来ると共に、劣化の度合いを低減することが出来るため、回路内
の誤動作を低減することができる。また酸化物半導体を用いたトランジスタは、アモルフ
スシリコンを用いたトランジスタに比べ、ゲート電極に高電位が印加されることによる
トランジスタの劣化の程度が小さい。そのため、第2の電源電位VCCを供給する電源線
に、第1の電源電位VDDを供給しても同様の動作が得られ、且つ回路間を引き回す電源
線の数を低減することができるため、回路の小型化を図ることが出来る。

0250

なお、第7のトランジスタ37のゲート電極(下方のゲート電極及び上方のゲート電極)
に第3の入力端子23によって供給されるクロック信号、第8のトランジスタ38のゲー
ト電極(下方のゲート電極及び上方のゲート電極)に第2の入力端子22によって供給さ
れるクロック信号は、第7のトランジスタ37のゲート電極(下方のゲート電極及び上方
のゲート電極)に第2の入力端子22によって供給されるクロック信号、第8のトランジ
スタ38のゲート電極(下方のゲート電極及び上方のゲート電極)に第3の入力端子23
によって供給されるクロック信号となるように、結線関係入れ替えても同様の作用を奏
する。この時、図15(A)に示すシフトレジスタにおいて、第7のトランジスタ37及
び第8のトランジスタ38が共にオンの状態から、第7のトランジスタ37がオフ、第8
のトランジスタ38がオンの状態、次いで第7のトランジスタ37がオフ、第8のトラン
ジスタ38がオフの状態とすることによって、第2の入力端子22及び第3の入力端子2
3の電位が低下することで生じる、ノードBの電位の低下が第7のトランジスタ37のゲ
ート電極の電位の低下、及び第8のトランジスタ38のゲート電極の電位の低下に起因し
て2回生じることとなる。一方、図15(A)に示すシフトレジスタを図15(B)のよ
うに、第7のトランジスタ37及び第8のトランジスタ38が共にオンの状態から、第7
のトランジスタ37がオン、第8のトランジスタ38がオフの状態、次いで、第7のトラ
ンジスタ37がオフ、第8のトランジスタ38がオフの状態とすることによって、第2の
入力端子22及び第3の入力端子23の電位が低下することで生じるノードBの電位の低
下を、第8のトランジスタ38のゲート電極の電位の低下による一回に低減することがで
きる。そのため、第7のトランジスタ37のゲート電極(下方のゲート電極及び上方のゲ
ート電極)に第3の入力端子23からクロック信号が供給され、第8のトランジスタ38
のゲート電極(下方のゲート電極及び上方のゲート電極)に第2の入力端子22からクロ
ック信号が供給される結線関係とすることが好適である。なぜなら、ノードBの電位の変
回数が低減され、またノイズを低減することが出来るからである。

0251

このように、第1の出力端子26及び第2の出力端子27の電位をLレベルに保持する
期間に、ノードBに定期的にHレベルの信号が供給される構成とすることにより、パルス
出力回路の誤動作を抑制することができる。

0252

(実施の形態6)
薄膜トランジスタを作製し、該薄膜トランジスタを画素部、さらには駆動回路に用いて表
示機能を有する半導体装置(表示装置ともいう)を作製することができる。また、薄膜ト
ランジスタを駆動回路の一部または全体を、画素部と同じ基板上に一体形成し、システム
オンパネルを形成することができる。

0253

表示装置は表示素子を含む。表示素子としては液晶素子液晶表示素子ともいう)、発光
素子(発光表示素子ともいう)を用いることができる。発光素子は、電流または電圧によ
って輝度が制御される素子をその範疇に含んでおり、具体的には無機EL(Electr
o Luminescence)素子、有機EL素子等が含まれる。また、電子インク
ど、電気的作用によりコントラストが変化する表示媒体も適用することができる。

0254

また、表示装置は、表示素子が封止された状態にあるパネルと、該パネルにコントローラ
を含むIC等を実装した状態にあるモジュールとを含む。さらに、該表示装置を作製する
過程における、表示素子が完成する前の一形態に相当する素子基板に関し、該素子基板は
、電流を表示素子に供給するための手段を複数の各画素に備える。素子基板は、具体的に
は、表示素子の画素電極のみが形成された状態であっても良いし、画素電極となる導電膜
を成膜した後であって、エッチングして画素電極を形成する前の状態であっても良いし、
あらゆる形態があてはまる

0255

なお、本明細書中における表示装置とは、画像表示デバイス表示デバイス、もしくは光
源(照明装置含む)を指す。また、コネクター、例えばFPC(Flexible pr
inted circuit)もしくはTAB(Tape Automated Bon
ding)テープもしくはTCP(Tape Carrier Package)が取り
付けられたモジュール、TABテープやTCPの先にプリント配線板が設けられたモジュ
ール、または表示素子にCOG(Chip On Glass)方式によりIC(集積
路)が直接実装されたモジュールも全て表示装置に含むものとする。

0256

半導体装置の一形態に相当する液晶表示パネル外観及び断面について、図16を用いて
説明する。図16(A1)(A2)は、第1の基板4001上に形成された薄膜トランジ
スタ4010、4011、及び液晶素子4013を、第2の基板4006との間にシール
材4005によって封止した、パネルの平面図であり、図16(B)は、図16(A1)
(A2)のM−Nにおける断面図に相当する。

0257

第1の基板4001上に設けられた画素部4002と、走査線駆動回路4004とを囲む
ようにして、シール材4005が設けられている。また画素部4002と、走査線駆動回
路4004の上に第2の基板4006が設けられている。よって画素部4002と、走査
線駆動回路4004とは、第1の基板4001とシール材4005と第2の基板4006
とによって、液晶層4008と共に封止されている。また第1の基板4001上のシール
材4005によって囲まれている領域とは異なる領域に、別途用意された基板上に単結晶
半導体膜又は多結晶半導体膜で形成された信号線駆動回路4003が実装されている。

0258

なお、別途形成した駆動回路の接続方法は、特に限定されるものではなく、COG方法、
ワイヤボンディング方法、或いはTAB方法などを用いることができる。図16(A1)
は、COG方法により信号線駆動回路4003を実装する例であり、図16(A2)は、
TAB方法により信号線駆動回路4003を実装する例である。

0259

また第1の基板4001上に設けられた画素部4002と、走査線駆動回路4004は、
薄膜トランジスタを複数有しており、図16(B)では、画素部4002に含まれる薄膜
トランジスタ4010と、走査線駆動回路4004に含まれる薄膜トランジスタ4011
とを例示している。薄膜トランジスタ4010、4011上には保護絶縁層4020、4
021が設置されている。

0260

薄膜トランジスタ4010、4011は、実施の形態1乃至5で示した酸化物半導体層を
含む信頼性の高い薄膜トランジスタを適用することができる。駆動回路用の薄膜トランジ
スタ4011としては、実施の形態1、2、及び4で示した薄膜トランジスタ180、1
81、183、画素用の薄膜トランジスタ4010としては、薄膜トランジスタ170、
171、173を用いることができる。本実施の形態において、薄膜トランジスタ401
0、4011はnチャネル型薄膜トランジスタである。

0261

絶縁層4021上において、駆動回路用の薄膜トランジスタ4011の酸化物半導体層の
チャネル形成領域と重なる位置に導電層4040が設けられている。導電層4040を酸
化物半導体層のチャネル形成領域と重なる位置に設けることによって、BT試験前後にお
ける薄膜トランジスタ4011のしきい値電圧の変化量を低減することができる。また、
導電層4040は、電位が薄膜トランジスタ4011のゲート電極層と同じでもよいし、
異なっていても良く、第2のゲート電極層として機能させることもできる。また、導電層
4040の電位がGND、0V、或いはフローティング状態であってもよい。

0262

また、液晶素子4013が有する画素電極層4030は、薄膜トランジスタ4010と電
気的に接続されている。そして液晶素子4013の対向電極層4031は第2の基板40
06上に形成されている。画素電極層4030と対向電極層4031と液晶層4008と
が重なっている部分が、液晶素子4013に相当する。なお、画素電極層4030、対向
電極層4031はそれぞれ配向膜として機能する絶縁層4032、4033が設けられ、
絶縁層4032、4033を介して液晶層4008を挟持している。

0263

なお、第1の基板4001、第2の基板4006としては、透光性基板を用いることがで
き、ガラスセラミックスプラスチックを用いることができる。プラスチックとしては
FRP(Fiberglass−Reinforced Plastics)板、PV
F(ポリビニルフルオライドフィルムポリエステルフィルムまたはアクリル樹脂フィ
ルムを用いることができる。

0264

また4035は絶縁膜を選択的にエッチングすることで得られる柱状のスペーサであり、
画素電極層4030と対向電極層4031との間の距離(セルギャップ)を制御するため
に設けられている。なお球状のスペーサを用いていても良い。また、対向電極層4031
は、薄膜トランジスタ4010と同一基板上に設けられる共通電位線と電気的に接続され
る。共通接続部を用いて、一対の基板間に配置される導電性粒子を介して対向電極層40
31と共通電位線とを電気的に接続することができる。なお、導電性粒子はシール材40
05に含有させる。

0265

また、配向膜を用いないブルー相を示す液晶を用いてもよい。ブルー相は液晶相の一つで
あり、コレステリック液晶を昇温していくと、コレステリック相から等方相へ転移する直
前に発現する相である。ブルー相は狭い温度範囲でしか発現しないため、温度範囲を改善
するために5重量%以上のカイラル剤を混合させた液晶組成物を用いて液晶層4008に
用いる。ブルー相を示す液晶とカイラル剤とを含む液晶組成物は、応答速度が1msec
以下と短く、光学的等方性であるため配向処理が不要であり、視野角依存性が小さい。

0266

なお透過型液晶表示装置の他に、半透過型液晶表示装置でも適用できる。

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