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技術 投影制御装置および方法、投影装置

出願人 キヤノン株式会社
発明者 中原生就
出願日 2018年9月14日 (2年2ヶ月経過) 出願番号 2018-172824
公開日 2020年3月26日 (8ヶ月経過) 公開番号 2020-046474
状態 未査定
技術分野 液晶表示装置の制御 液晶6(駆動) 液晶1(応用、原理) 陰極線管以外の表示装置の制御
主要キーワード 時間中心 変形点 時間重み 投影制御装置 低下度合 レジスタバス 階調変換データ 変形補正
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図面 (16)

課題

高コスト化を回避しながら、画素シフトによる高解像度化を行う機能と、ディスクリネーションに起因した画質低下を抑制する機能とを備えた投影装置を提供可能にする。

解決手段

複数の画素を有する液晶素子を用いた投影装置のための投影制御装置は、入力画像の1つのフレームから複数のサブフレームを生成する生成部と、液晶素子の駆動を制御するのに用いる階調値を得るために、複数のサブフレームの階調値を変換する変換部と、を備える。変換部は、複数のサブフレームのそれぞれに異なる変換特性を適用することができ、複数のサブフレームの投影位置をずらすように投影を行う画素シフト処理の実行時において各サブフレームに適用する変換特性の差は、画素シフト処理の非実行時において各サブフレームに適用する変換特性の差よりも小さい。

概要

背景

一般に、液晶素子デジタル駆動方式では、液晶素子の各画素オン期間とオフ期間の長さを階調値に応じて変えることで、階調値に対応した明るさの画素を得る。また、そのようなデジタル駆動方式の一つとして、フレーム表示期間時分割して、発光期間の異なる複数のサブフィールドの組み合わせにより任意の階調表現するサブフィールド駆動方式がある。サブフィールド駆動方式では、隣接画素(液晶素子にて互いに隣接する2画素)において、一方の画素がオン期間となり、他方の画素がオフ期間となる状態が、1つのフレーム期間中に存在する。このように隣接画素にてオン期間とオフ期間が時間的に重なる、つまりは同じ期間で隣接画素の一方では所定電圧印加され、他方では印加されていない状態が発生すると、いわゆるディスクリネーションが発生し、オン期間における画素の明るさが低下する。

特許文献1には、このようなディスクリネーションの影響を低減する構成が提案されている。特許文献1によれば、フレーム倍速で駆動し、一方のフレームの階調値を他方のフレームの階調値よりも低減させて液晶素子を駆動することにより、ディスクリネーションの発生個所拡散させることで、ディスクリネーションの影響が抑制される。

一方、近年、画像表示装置の空間的な解像度を向上させる技術として画素シフト技術が知られている。特許文献2には、表示する画像の光路シフトさせて表示することにより、高解像度化を実現する画像シフト技術が開示されている。画像シフト技術では、入力画像を基に、間引き位置の異なる複数の間引き画像からなる複数のサブフレームを生成し、各サブフレームの投影位置を1/2画素シフトして表示することで、表示素子が備える解像度以上の高解像度化を実現する。このように画素シフト技術では、一つの入力画像から画素シフト位置に基づいて複数のサブフレームを生成して、これらを画素位置に応じて順次表示することで解像感を向上させている。

概要

高コスト化を回避しながら、画素シフトによる高解像度化を行う機能と、ディスクリネーションに起因した画質低下を抑制する機能とを備えた投影装置を提供可能にする。複数の画素を有する液晶素子を用いた投影装置のための投影制御装置は、入力画像の1つのフレームから複数のサブフレームを生成する生成部と、液晶素子の駆動を制御するのに用いる階調値を得るために、複数のサブフレームの階調値を変換する変換部と、を備える。変換部は、複数のサブフレームのそれぞれに異なる変換特性を適用することができ、複数のサブフレームの投影位置をずらすように投影を行う画素シフト処理の実行時において各サブフレームに適用する変換特性の差は、画素シフト処理の非実行時において各サブフレームに適用する変換特性の差よりも小さい。

目的

本発明は、高コスト化を回避しながら、画素シフトによる高解像度化を行う機能と、ディスクリネーションに起因した画質低下を抑制する機能とを備えた投影装置を提供可能にすることを目的とする

効果

実績

技術文献被引用数
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牽制数
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請求項1

複数の画素を有する液晶素子を用いた投影装置のための投影制御装置であって、入力画像の1つのフレームから複数のサブフレームを生成する生成手段と、前記液晶素子の駆動を制御するのに用いる階調値を得るために、前記複数のサブフレームの階調値を変換する変換手段と、を備え、前記変換手段は、前記複数のサブフレームのそれぞれに異なる変換特性を適用することができ、前記複数のサブフレームの投影位置をずらすように投影を行う画素シフト処理の実行時において、各サブフレームに適用する変換特性の差は、前記画素シフト処理の非実行時において各サブフレームに適用する変換特性の差よりも小さいことを特徴とする投影制御装置。

請求項2

前記生成手段は、前記画素シフト処理が実行される場合、それぞれ異なるサンプリング位相で前記1つのフレームの画素の階調値をサンプリングして、前記複数のサブフレームを生成することを特徴とする請求項1に記載の投影制御装置。

請求項3

前記変換手段により得られた階調値に基づいて、前記液晶素子の前記複数の画素の各々へのオン電圧オフ電圧印加時間を制御する駆動手段をさらに備えることを特徴とする請求項1または2に記載の投影制御装置。

請求項4

前記変換手段は、前記複数のサブフレームのそれぞれに異なるゲイン係数を乗じることにより階調変換を行い、前記画素シフト処理の実行時における前記異なるゲイン係数の差が、前記画素シフト処理の非実行時における前記異なるゲイン係数の差よりも大きいことを特徴とする請求項1乃至3のいずれか1項に記載の投影制御装置。

請求項5

前記変換手段は、前記画素シフト処理の実行時には前記複数のサブフレームのそれぞれに同じ変換特性を用い、前記画素シフト処理の非実行には前記複数のサブフレームのそれぞれに異なる変換特性を用いることを特徴とする請求項1乃至3のいずれか1項に記載の投影制御装置。

請求項6

前記変換手段は、前記画素シフト処理の実行時には前記複数のサブフレームのそれぞれに共通のゲイン係数を乗じて階調変換を行い、前記画素シフト処理の非実行時には前記複数のサブフレームのそれぞれに異なるゲイン係数を乗じて階調変換を行うことを特徴とする請求項5に記載の投影制御装置。

請求項7

前記画素シフト処理は、前記入力画像の解像度が前記液晶素子の表示可能な所定の解像度より大きい場合に実行され、前記入力画像の解像度が前記液晶素子の前記所定の解像度以下の場合に非実行となることを特徴とする請求項1乃至6のいずれか1項に記載の投影制御装置。

請求項8

前記画素シフト処理は、前記入力画像のフレーム周波数所定値より大きい場合に実行され、前記入力画像のフレーム周波数が前記所定値以下の場合に非実行となることを特徴とする請求項1乃至6のいずれか1項に記載の投影制御装置。

請求項9

前記画素シフト処理は、前記入力画像に対して実行される幾何変形補正による変形量が所定値より小さい場合に実行され、前記変形量が前記所定値以上の場合に非実行となることを特徴とする請求項1乃至6のいずれか1項に記載の投影制御装置。

請求項10

前記幾何学変形補正は、前記入力画像を縮小、拡大、変形する処理のうち少なくとも一つを含むことを特徴とする請求項9に記載の投影制御装置。

請求項11

前記入力画像の特徴量に基づいて、前記入力画像が静止画コンテンツ動画コンテンツかを判断する判断手段をさらに備え、前記画素シフト処理は、前記入力画像が静止画コンテンツと判断された場合に実行され、前記入力画像が動画コンテンツと判断された場合に非実行となることを特徴とする請求項1乃至6のいずれか1項に記載の投影制御装置。

請求項12

前記判断手段は、前記入力画像の前後のフレームにおける輝度レベルの差に基づいて、前記入力画像が静止画コンテンツか動画コンテンツかを判断することを特徴とする請求項11に記載の投影制御装置。

請求項13

前記判断手段は、前記入力画像における動きベクトルに基づいて、前記入力画像が静止画コンテンツか動画コンテンツかを判断することを特徴とする請求項11または12に記載の投影制御装置。

請求項14

請求項1乃至13のいずれか1項に記載された投影制御装置と、前記液晶素子と、前記変換手段により取得された階調値を用いて前記液晶素子を駆動する駆動手段と、前記画素シフト処理において前記複数のサブフレームの投影位置を異ならせるように前記液晶素子からの光路を変更するシフト手段と、を備えることを特徴とする投影装置。

請求項15

複数の画素を有する液晶素子を用いた投影装置のための投影制御方法であって、入力画像の1つのフレームから複数のサブフレームを生成する生成工程と、前記液晶素子の駆動を制御するのに用いる階調値を得るために、前記複数のサブフレームの階調値を変換する変換工程と、を備え、前記変換工程では、前記複数のサブフレームのそれぞれに異なる変換特性を適用することができ、前記複数のサブフレームの投影位置をずらすように投影を行う画素シフト処理の実行時において各サブフレームに適用する変換特性の差は、前記画素シフト処理の非実行時において各サブフレームに適用する変換特性の差よりも小さいことを特徴とする投影制御方法。

請求項16

前記生成工程では、前記画素シフト処理が実行される場合、それぞれ異なるサンプリング位相で前記1つのフレームの画素の階調値をサンプリングして、前記複数のサブフレームを生成することを特徴とする請求項15に記載の投影制御方法。

請求項17

前記変換工程では、前記複数のサブフレームのそれぞれに異なるゲイン係数を乗じることにより階調変換を行い、前記画素シフト処理の実行時における前記異なるゲイン係数の差が、前記画素シフト処理の非実行時における前記異なるゲイン係数の差よりも大きいことを特徴とする請求項15または16に記載の投影制御方法。

請求項18

前記変換工程では、前記画素シフト処理の実行時には前記複数のサブフレームのそれぞれに同じ変換特性を用い、前記画素シフト処理の非実行には前記複数のサブフレームのそれぞれに異なる変換特性を用いることを特徴とする請求項15乃至17のいずれか1項に記載の投影制御方法。

請求項19

前記変換工程では、前記画素シフト処理の実行時には前記複数のサブフレームのそれぞれに共通のゲイン係数を乗じて階調変換を行い、前記画素シフト処理の非実行時には前記複数のサブフレームのそれぞれに異なるゲイン係数を乗じて階調変換を行うことを特徴とする請求項18に記載の投影制御方法。

請求項20

請求項15乃至19のいずれか1項に記載された投影制御方法の各工程をコンピュータに実行させるためのプログラム

技術分野

0001

本発明は、投影制御装置および方法、投影装置に関する。

背景技術

0002

一般に、液晶素子デジタル駆動方式では、液晶素子の各画素オン期間とオフ期間の長さを階調値に応じて変えることで、階調値に対応した明るさの画素を得る。また、そのようなデジタル駆動方式の一つとして、フレーム表示期間時分割して、発光期間の異なる複数のサブフィールドの組み合わせにより任意の階調表現するサブフィールド駆動方式がある。サブフィールド駆動方式では、隣接画素(液晶素子にて互いに隣接する2画素)において、一方の画素がオン期間となり、他方の画素がオフ期間となる状態が、1つのフレーム期間中に存在する。このように隣接画素にてオン期間とオフ期間が時間的に重なる、つまりは同じ期間で隣接画素の一方では所定電圧印加され、他方では印加されていない状態が発生すると、いわゆるディスクリネーションが発生し、オン期間における画素の明るさが低下する。

0003

特許文献1には、このようなディスクリネーションの影響を低減する構成が提案されている。特許文献1によれば、フレーム倍速で駆動し、一方のフレームの階調値を他方のフレームの階調値よりも低減させて液晶素子を駆動することにより、ディスクリネーションの発生個所拡散させることで、ディスクリネーションの影響が抑制される。

0004

一方、近年、画像表示装置の空間的な解像度を向上させる技術として画素シフト技術が知られている。特許文献2には、表示する画像の光路シフトさせて表示することにより、高解像度化を実現する画像シフト技術が開示されている。画像シフト技術では、入力画像を基に、間引き位置の異なる複数の間引き画像からなる複数のサブフレームを生成し、各サブフレームの投影位置を1/2画素シフトして表示することで、表示素子が備える解像度以上の高解像度化を実現する。このように画素シフト技術では、一つの入力画像から画素シフト位置に基づいて複数のサブフレームを生成して、これらを画素位置に応じて順次表示することで解像感を向上させている。

先行技術

0005

特開2017−053945号公報
特開2011−203460号公報

発明が解決しようとする課題

0006

しかしながら特許文献1に開示されたディスクリネーションの低減技術と、特許文献2に開示された画素シフト技術を組み合わせて実施しようとすると、液晶素子を高速に駆動する必要がある。例えば、1つの入力画像から2つの間引き画像を用いて投影位置をずらして投影を行う画素シフト技術では、1フレームの期間に2つのサブフレームを投影するため、2倍速の処理が要求される。また、ディスクリネーションを低減するための処理でも、投影対象のフレームを2倍速で駆動する必要がある。そのため、ディスクリネーションの低減技術と、特許文献2に開示された画素シフト技術を組み合わせて実施しようとすると4倍速の処理が必要になる。すなわち、画素シフト技術を用いた投影装置にディスクリネーションの低減技術を適用した場合、高帯域画像処理、表示素子の高速駆動が必要になり、表示装置高コストになってしまうという課題があった。

0007

本発明は、高コスト化を回避しながら、画素シフトによる高解像度化を行う機能と、ディスクリネーションに起因した画質低下を抑制する機能とを備えた投影装置を提供可能にすることを目的とする。

課題を解決するための手段

0008

本発明の一態様による投影制御装置は、
複数の画素を有する液晶素子を用いた投影装置のための投影制御装置であって、
入力画像の1つのフレームから複数のサブフレームを生成する生成手段と、
前記液晶素子の駆動を制御するのに用いる階調値を得るために、前記複数のサブフレームの階調値を変換する変換手段と、を備え、
前記変換手段は、前記複数のサブフレームのそれぞれに異なる変換特性を適用することができ、前記複数のサブフレームの投影位置をずらすように投影を行う画素シフト処理の実行時において各サブフレームに適用する変換特性の差は、前記画素シフト処理の非実行時において各サブフレームに適用する変換特性の差よりも小さい。

発明の効果

0009

本発明によれば、高コスト化を回避しながら、画素シフトによる高解像度化を行う機能と、ディスクリネーションに起因した画質低下を抑制する機能とを備えた投影装置を提供することが可能になる。

図面の簡単な説明

0010

液晶プロジェクタ100の構成例を示すブロック図。
(a)液晶素子151の断面図、(b)1フレーム期間内の複数のサブフィールド期間を示す図、(c)Aサブフィールド期間の階調データを示す図。
サブフィールド駆動方式による全階調駆動パターンの例を示す図。
実施形態1における画素配置を示す図。
(a)全白表示から白黒表示切り替えたときの液晶応答特性を示す図、(b)全白表示から白黒表示に切り替えたときの明るさの変化を示す図。
(a)全黒表示から白黒表示に切り替えたときの液晶の応答特性を示す図、(b)全黒表示から白黒表示に切り替えたときの明るさの変化を表す図。
画像処理部の内部構成例を示したブロック図。
(a)入力画像に対するサンプリング位置を説明するための模式図、(b)画素シフトの投影位置を説明するための模式図。
(a)、(b)は階調変換部の内部構成例を示したブロック図。
(a)〜(c)は、階調変換部によるゲイン処理を説明する図。
実施形態1における投影制御を説明するフローチャート
階調変換部に用いられるゲイン係数の差と画素シフトによる高解像度化への影響を説明する図。
画素シフトによるディスクリネーションによる暗線視認性の低下を説明する図。
実施形態2における投影制御を示すフローチャート。
実施形態3における投影制御を示すフローチャート。

実施例

0011

以下、本発明のいくつかの実施形態について、添付の図面を参照して説明する。

0012

<実施形態1>
実施形態1における投影装置としての液晶プロジェクタは、画素シフト処理のオン/オフおよびゲイン係数を入力画像の解像度に応じて制御することにより、ディスクリネーションによる画質低下を抑制し、画素シフトによる高解像度化を実現する。画素シフト処理では、入力画像の1つのフレーム期間において間引き位置の異なる複数のサブフレーム(例えば2つの間引き画像)を生成し、これらサブフレームの投影位置を所定量(例えば水平垂直方向へ1/2画素)シフトして表示する。各サブフレームを生成するための間引き位置は、各サブフレームの投影位置に対応する。このような画素シフト処理によれば、表示素子が備える解像度以上の高解像度化を実現することができる。一方、ディスクリネーションによる画質低下を抑制するためには、入力画像の1つのフレームの期間を複数の期間(例えば、2つの期間)に分割し、期間ごとにゲイン係数を切り替えてサブフレームを表示する。この場合、サブフレームとして入力画像と同じ画像が用いられる。これら画素シフトとディスクリネーション低減とを組み合わせた場合、例えば2つの間引き画像のそれぞれを2つの異なるゲイン係数を用いて投影することが必要になる。結果、4倍速処理が必要となる。これに対して、実施形態1における液晶プロジェクタは、常に2倍速処理で動作するため、高帯域の画像処理や、表示素子の高速駆動が不要となり、コストを抑えることができる。以下、具体的な構成と方法について述べる。

0013

図1は、実施形態1による液晶プロジェクタ100の全体構成を説明するブロック図である。実施形態1の液晶プロジェクタ100は、CPU110、ROM111、RAM112、操作部113、画像入力部130、画像処理部140を有する。液晶プロジェクタ100は、液晶制御部150、液晶素子151R、151G、151B、光源制御部160、光源161、色分離部162、色合成部163、画素シフト素子170、シフト制御部171、光学系制御部180、投影光学系181を有する。

0014

CPU110は、ROM111またはRAM112に格納されたプログラムを実行することにより、液晶プロジェクタ100の各動作ブロックを制御する。ROM111は、CPU110の処理手順記述した制御プログラムを記憶する。RAM112は、CPU110のワークメモリとして機能し、一時的に制御プログラムやデータを格納する。

0015

操作部113は、ユーザの指示を受け付け、CPU110に指示信号を送信する。操作部113は、例えば、スイッチ、ボタンダイヤルなどを備える。また、操作部113は、例えば、リモコンからの信号を受信する信号受信部(赤外線受信部など)を含み、受信した信号に基づいて所定の指示信号をCPU110に送信するように構成されてもよい。CPU110は、操作部113や、通信部193から入力された制御信号を受信して、液晶プロジェクタ100の各動作ブロックを制御する。

0016

画像処理部140は、例えば画像処理用マイクロプロセッサを有し、画像入力部130から受信した画像信号フレーム数画素数画像形状などの変更処理を施して、液晶制御部150に送信する。なお、画像処理部140は必ずしも専用のマイクロプロセッサを有した構成である必要はなく、例えば、ROM111に記憶されたプログラムによって、CPU110が画像処理部140と同様の処理を実行するようにしても良い。また、画像処理部140は、フレーム間引き処理フレーム補間処理解像度変換スケーリング)処理、歪み補正処理キーストン補正処理)といった機能を実行することが可能である。また、画像処理部140は、画像入力部130から受信した画像信号以外にも、CPU110によって再生された画像に対して前述の変更処理を施すこともできる。画像処理部140が行う画像処理の詳細については、後述する。

0017

液晶制御部150は、画像処理部140で処理の施された画像信号に基づいて、液晶素子151R、151G、151Bの各画素の液晶に印可する電圧を制御して、液晶素子151R、151G、151Bの反射率若しくは透過率を調整する。すなわち、液晶制御部150は、入力画像の階調値に基づいて、液晶素子151の複数の画素の各々へのオン電圧オフ電圧の印加時間を制御する。本実施形態では、サブフィールド駆動を行う。サブフィールド駆動の詳細は後述する。液晶素子151Rは、赤色に対応する液晶素子であって、光源161から出力され、色分離部162で赤色(R)、緑色(G)、青色(B)に分離された光のうち、赤色の光の透過率を調整する。液晶素子151Gは、緑色に対応する液晶素子であって、色分離部162で分離されたR,G,B光のうち、緑色の光の透過率を調整する。液晶素子151Bは、青色に対応する液晶素子であって、色分離部162で分離されたR,G,B光のうち、青色の光の透過率を調整する。

0018

光源制御部160は、光源制御専用のマイクロプロセッサを有し、光源161のオン/オフおよび明るさを制御する。但し、光源制御部160は、必ずしも専用のマイクロプロセッサを有している必要はなく、例えば、ROM111に記憶されたプログラムによって、CPU110が光源制御部160と同様の処理を実行するようにしても良い。また、光源161は、不図示のスクリーンに画像を投影するための光を出力するものであり、例えば、レーザーLED、ハロゲンランプキセノンランプ高圧水銀ランプなどを光源として用いることができる。

0019

色分離部162は、例えば、ダイクロイックミラーおよび/またはプリズムを備え、光源161から出力された光を、赤色(R)、緑色(G)、青色(B)に分離する。なお、光源161として、各色に対応するレーザーや、LED等を使用する場合には、色分離部162は省略可能である。色合成部163は、例えば、ダイクロイックミラーおよび/またはプリズムなどを備え、液晶素子151R、151G、151Bを透過した赤色(R)、緑色(G)、青色(B)の光を合成する。色合成部163により合成された光は、画素シフト素子170に送られる。このとき、液晶素子151R、151G、151Bは、画像処理部140から入力された画像に対応する光の透過率となるように、液晶制御部150により制御されている。そのため、色合成部163により合成された光が投影光学系181によりスクリーンに投影されると、画像処理部140により入力された画像に対応する画像がスクリーン上に表示されることになる。

0020

シフト制御部171は、液晶制御部150が液晶素子151を駆動するタイミングに同期して、画素シフト素子170に印加する電圧または電流を変化させることで、画素シフト素子170を制御し、色合成部163からの合成光の光路をシフトさせる。なお、画素シフト素子170は、色合成部163からの合成光の光路をシフトさせることができる構成であれば手段を限定しないが、例えば、透過性光学部材から成る平行平板を用いてもよいし、液晶と複屈折材料を貼り合わせた素子を用いてもよい。本実施形態では、画素シフト素子170は、入力画像の1つのフレームの表示期間を1stフレーム期間と2ndフレーム期間に分け、それぞれの期間の表示において光路を異ならせるように動作する。1stフレーム期間と2ndフレーム期間で液晶素子151に表示される1stサブフレームと2ndサブフレームの生成方法については、後述する。

0021

光学系制御部180は専用のマイクロプロセッサを有し、投影光学系181を制御する。但し、光学系制御部180は、必ずしも専用のマイクロプロセッサを有する必要はなく、例えば、ROM111に記憶されたプログラムによって、CPU110が光学系制御部180と同様の処理を実行するようにしても良い。投影光学系181は、複数のレンズレンズ駆動用のアクチュエータを備え、画素シフト素子170から出力された合成光をスクリーンに投影する。投影光学系181は、レンズをアクチュエータにより駆動することで、投影画像の拡大、縮小焦点調整などを行うことができる。

0022

通信部193は、外部機器通信接続し、外部機器からの制御信号や静止画データ、動画データなどを受信する。通信部193の通信方式としては、例えば、無線LAN有線LAN、USB、Bluetooth(登録商標)などがあげられるが、特に限定されるものではない。また、画像入力部130の端子が、例えばHDMI(登録商標)端子であれば、その端子を介してCEC(Consumer Electronics Control)通信を行うものであっても良い。ここで、外部機器は、液晶プロジェクタ100と通信を行うことができるものであれば、パーソナルコンピュータカメラ携帯電話スマートフォンハードディスクレコーダゲーム機、リモコンなど、どのようなものであってもよい。

0023

なお、本実施形態の画像処理部140、液晶制御部150、光源制御部160、シフト制御部171、光学系制御部180は、これらの各ブロックと同様の処理を行うことのできる単数または複数のマイクロプロセッサあっても良い。または、例えば、ROM111に記憶されたプログラムによって、CPU110が上記の各ブロックと同様の処理を実行しても良い。

0024

図2(a)は、液晶素子151R,151G,151B(以下、液晶素子151)の断面構造を示す図である。液晶素子151は、反射型の構成であり、ARコート膜101、ガラス基板102、共通電極103、配向膜104、液晶層105、配向膜106、画素電極107、Si基板108を備える。なお、液晶素子151は透過型の構成であってもよい。

0025

液晶制御部150は、サブフィールド駆動方式で液晶素子151の各画素を駆動する。すなわち、1フレーム期間を時間軸上で複数のサブフィールド期間に分割し、階調データに応じてサブフィールド期間ごとに画素に対する所定電圧のオン(印加)とオフ(非印加)を制御することで該画素に階調を形成(表示)させる。1フレーム期間は、液晶素子に1フレームの画像が表示される期間である。本実施形態の液晶プロジェクタ100は、入力画像の1フレームの表示期間を2つの期間に分けて、それぞれの期間を1フレーム期間として用いてサブフレームを投影表示する。例えば、入力画像のフレーム周波数を60Hzとすると、液晶プロジェクタ100は液晶素子を120Hzで駆動し、1フレーム期間は8.33msとなる。所定電圧のオンとオフは、第1の電圧(所定電圧)の印加と該第1の電圧より低い第2の電圧の印加と言い換えることもできる。

0026

以下、本実施形態によるサブフィールド駆動について説明する。なお、液晶制御部150をコンピュータにより構成し、コンピュータプログラムとしての液晶駆動プログラムに従って以下のサブフィールド駆動を制御するようにしてもよい。

0027

図2(b)は、本実施形態のサブフィールド駆動における1フレーム期間の複数のサブフィールド期間(ビット長)への分割を示している。各サブフィールド上に記載された数値は、そのサブフィールドの1フレーム期間内での時間重みを示す。本実施形態では、96階調を表現することができる。また、ここでの説明では、時間重み「1+2+4+8」の期間をAサブフィールド期間(第1の期間)と称し、Aサブフィールド期間にてバイナリ表現された階調を示すビット下位ビットと称する。また、時間重み8の10個のサブフィールド期間をまとめてBサブフィールド期間(第2の期間)と称し、Bサブフィールド期間にてバイナリ表現された階調を示すビットを上位ビットと称する。時間重み1は0.087ms(8.33ms/96)に相当し、時間重み8は0.69ms(8.33ms×8/96)に相当する。

0028

さらに、上述した所定電圧をオン(第1の電圧を印加)するサブフィールド期間をオン期間といい、所定電圧をオフする(第1の電圧よりも低い第2の電圧を印加する)サブフィールド期間をオフ期間という。図2(c)は、図2(b)に示したAサブフィールド期間の階調値と画素の駆動を示す。縦軸は階調を、横軸は1フレーム期間を示す。Aサブフィールド期間では、1〜16の16階調が表現される。図中の白いサブフィールド期間は画素が白表示状態となるように所定電圧が印加されたオン期間を示し、黒いサブフィールド期間は画素が黒表示状態となるように所定電圧がオフされたオフ期間を示す。

0029

図3は、本実施形態におけるAサブフィールド期間およびBサブフィールド期間(下位および上位ビット)のサブフィールド駆動パターン(以下、駆動パターンという)を示している。図3に示される駆動パターンは、1〜96の階調値を表現する。この駆動パターンにおいて、1フレーム期間の時間中心にはAサブフィールド期間(下位ビット)が配置され、その前後にBサブフィールド期間(上位ビット)が1SF〜5SFと6SF〜10SFとに分割されて配置されている。つまり、Bサブフィールド期間が2つに分割され、分割された期間のそれぞれに2つ以上のサブフィールド期間が含まれている。

0030

図3に示される駆動パターンにおいて、液晶素子における互いに隣接する2画素(隣接画素)に互いに隣接する2階調(隣接階調)、例えば48階調と49階調を表示させる場合に注目する。この場合、Aサブフィールド期間の全体が、48階調ではオン期間、49階調ではオフ期間となる。また、48階調では、Bサブフィールド期間のうち1SF,4SF,5SF,6SF,7SF,10SFがオフ期間となり、2SF,3SF,8SF,9SFがオン期間となる。一方、49階調では、Bサブフィールド期間のうち1SF,5SF,6SF,10SFがオフ期間となり、2SF,3SF,4SF,7SF,8SF,9SFがオン期間となる。そして、このような隣接階調を隣接画素に表示する際には、隣接画素においてオン期間とオフ期間とが重なる期間(以下、オン/オフ隣接期間)が生じる。具体的には、隣接画素に48階調と49階調を表示させる場合には、Bサブフィールド期間のうち4SFと7SFとがオン/オフ隣接期間となる。

0031

図3に示す駆動パターンでは、48階調と49階調に注目すると、Bサブフィールド期間においてオン/オフ隣接期間が継続するのは時間重みとてして8の1サブフィールド期間(=0.69ms)となっている。そして、この1サブフィールド期間であるオン/オフ隣接期間がAサブレーム期間を挟んで互いに離れて複数(2つ)存在する。このことは、他の隣接階調である16階調と17階調、32階調と33階調、64階調と65階調、80階調と81階調等についても同じである。

0032

次に本実施形態におけるサブフィールド駆動方式におけるディスクリネーションの発生メカニズムについて説明する。

0033

まず、図4に示すようにマトリックス状に配置された画素が、全白表示状態から1画素ラインごとに白と黒が交互に表示される白黒表示状態に切り替わるときと、全黒表示状態から白黒表示状態に切り替わるときの液晶の応答特性について説明する。図4に示す4×4個の画素は、8μmの画素ピッチマトリクス状に配置されている。全白表示状態では図4中のA画素ラインの画素およびB画素ラインの画素のいずれもが白を表示する。白黒表示状態では、A画素ラインの画素が白表示状態から黒表示状態に切り替わり、B画素ラインの画素が白表示状態のまま維持される。

0034

図5(a)は、液晶の応答特性を示している。横軸は画素の位置を、縦軸は各画素における明るさ(ただし、白を1としたときの比率)を示している。横軸の0〜8μmは図4に示したA画素ラインの画素を、8μm〜16μmはB画素ラインの画素を示している。複数の曲線は、全白表示状態から白黒表示状態への切り替え時点を0msとしたときの経過時間(0.3ms,0.6ms,1.0ms,1.3ms)ごとの明るさを示す。

0035

上述したようにA画素ラインの画素が白表示状態から黒表示状態に切り替わるが、液晶におけるプレチルト角度の向きの関係からA画素ラインの画素はディスクリネーションの影響を受けずに比較的均一に明るさが変化していく(暗くなっていく)。一方、B画素ラインの画素では、全白表示状態ではディスクリネーションは発生していない。しかし、B画素ラインの画素は、白黒表示状態になるにつれて(A画素ラインの画素が黒表示になるにつれて)、ディスクリネーションの影響を受ける。すなわち、B画素ラインの画素は、時間の経過とともに徐々に明るさ曲線がいびつな形になり、特に12μm〜16μm付近で暗くなる(暗線が現れる)。

0036

一般に、入力階調に対する液晶素子の駆動階調を決めるガンマ曲線ガンマ特性)は、液晶素子全面に同じ階調を表示させながらその階調を変化させた場合の応答特性を前提として作成される。液晶素子全画面に同じ階調を表示させた場合、ディスクリネーションは発生しない。こうして作成されたガンマ曲線を用いて液晶素子を駆動すると、白黒表示状態にてディスクリネーションが発生し、そのガンマ曲線に応じた本来の明るさよりも低い明るさしか得ることができなくなる。

0037

図5(b)は、液晶素子を全白表示状態から白黒表示状態に切り替えたときのディスクリネーションの有無による明るさの変化を示している。横軸は切り替え時点からの経過時間を、縦軸はAおよびB画素ラインの画素のトータルな明るさの積分値(以下、単に明るさと称し、全白表示状態を1としたときの比率で示す)の変化を示す。明るさは、全白表示状態を1としたときの比率で示している。A画素ラインの画素の明るさは図5(a)の1〜6μm付近に示す応答特性に近い特性で変化し、ディスクリネーションが発生しない(「ディスクリネーション無し」)場合、B画素ラインの画素の明るさは全域が100%の明るさで白が表示された状態となる。この場合、A画素ラインが「1」から「0」へ、B画素ラインが「1」を維持するので、明るさは「1」から「0.5」へ変化し、明るさの低下量は0.5となる。これに対して、図5(a)のようにディスクリネーションが発生した(「ディスクリネーション有り」)場合、明るさの低下量はディスクリネーションが発生しない(「ディスクリネーション無し」)場合の明るさの低下量に比べて大きくなっていく。

0038

一方、全黒表示状態から白黒表示に切り替えるときには、例えば、図4に示したA画素ラインの画素よびB画素ラインの画素がともに黒表示状態から、A画素ラインの画素を黒表示状態としたままB画素ラインの画素を白表示状態とする。図6(a)には、このときの液晶の応答特性を示している。横軸は画素の位置を、縦軸は各画素における明るさ(ただし、白を1としたときの比率)を示している。横軸の0〜8μmは図4に示したA画素ラインの画素を、8μm〜16μmはB画素ラインの画素を示している。複数の曲線は、全黒表示状態から白黒表示状態への切り替え時点を0msとしたときの経過時間(0.3ms,0.6ms,1.0ms,1.3ms)ごとの明るさを示す。

0039

上述したようにB画素ラインの画素が黒表示状態から白表示状態に切り替わるが、B画素ラインの画素では、白表示状態になった後からディスクリネーションの影響を受けて時間の経過とともに徐々に明るさ曲線がいびつな形になる。そして、特に12μm〜16μm付近で暗くなる(暗線が現れる)。また、時間経過に伴って明るさ曲線のいびつな形が顕著になっていく。

0040

先にも説明したように、一般に入力階調に対する液晶素子の駆動階調を決めるガンマ曲線(ガンマ特性)はディスクリネーションが発生しない液晶素子全面に同じ階調を表示させながらその階調を変化させた場合の応答特性を前提として作成される。このため、そのようなガンマ曲線を用いて液晶素子を駆動すると、白黒表示状態にてディスクリネーションが発生し、そのガンマ曲線に応じた本来の明るさよりも低い明るさしか得ることができない。

0041

図6(b)は、液晶素子を全黒表示状態から白黒表示状態に切り替えたときのディスクリネーションの有無による明るさの変化を示している。横軸は切り替え時点からの経過時間を、縦軸はAおよびB画素ラインの画素のトータルな明るさの積分値(以下、単に明るさといい、全白表示状態を1としたときの比率で示す)を示す。ディスクリネーションが発生しない(「ディスクリネーション無し」の)場合の明るさは、A画素ラインの画素が常に黒表示状態であり、B画素ラインの画素が黒表示状態から白表示状態に切り替わっていくときの明るさの変化を示している。一方、ディスクリネーションが発生する(「ディスクリネーション有り」の)場合は、図6(a)に示したA画素ラインの画素とB画素ラインの画素の明るさの和の積分値の変化を示している。

0042

図6(b)において、ディスクリネーションが発生する場合は、ディスクリネーションが発生しない場合に比べて、時間経過に伴う明るさの増加量が少ない。すなわち、全黒表示状態から白黒表示状態に切り替わった後にディスクリネーションが発生する時間が長いほど、ディスクリネーションが発生しない場合に対してより暗くなる。

0043

図3に示した駆動パターンによってA画素ラインの画素に48階調を表示させ、B画素ラインの画素に49階調を表示させる場合について説明する。この駆動パターンを用いる場合にディスクリネーションが発生する期間は、A画素ラインの画素が黒表示状態でB画素ラインの画素が白表示状態というディスクリネーション発生表示状態となるBサブフィールド期間における4SFと7SFである。4SFの前の3SFはA画素ラインの画素およびB画素ラインの画素がともに白表示状態であり、ディスクリネーションは発生しない期間である。4SFでの液晶の応答特性は、図5(b)における「ディスクリネーション有り」に相当する特性となる。3SFでは全白表示状態であるため明るさは100%出力されており、4SFの0.69msの間にディスクリネーションが発生する。従って、4SFの開始時が図5(b)の0msに相当し、4SFの終了時が0.69msに相当する。このとき、明るさは、ディスクリネーションが発生しない場合の0.67に対して0.62まで低下する。

0044

また、もう1つのディスクリネーションが発生するサブフィールド期間である7SFでの液晶の応答特性は、図6(b)における「ディスクリネーション有り」に相当する特性となる。6SFでは全黒表示状態であるため明るさは0%であり、7SFの0.69msの間にディスクリネーションが発生する。従って、7SFの開始時が図6(b)の0msに相当し、7SFの終了時が0.69msに相当する。このとき、明るさは、ディスクリネーションが発生しない場合の0.25に対して0.18まで低下する。そして、4SFと7SFでディスクリネーションが発生しない場合の明るさの和は0.92(=0.67+0.25)となるのに対して、ディスクリネーションが発生する場合の明るさの和は0.80(=0.62+0.18)となる。前述したように全面同一階調を前提として作成されるガンマ特性を基準とすると、ディスクリネーション発生表示状態では比率で87%(=0.80/0.92)まで暗くなる。

0045

次に、他の隣接階調を表示する場合について説明する。本実施形態において、図3に示した駆動パターンによってA画素ラインの画素に16階調を表示させ、B画素ラインの画素に17階調を表示させる場合について説明する。この階調データを用いる場合にディスクリネーションが発生する期間は、A画素ラインの画素が黒表示状態でB画素ラインの画素が白表示状態というディスクリネーション発生表示状態となるBサブフィールド期間における3SFと8SFである。3SFの前の2SFではA画素ラインの画素およびB画素ラインの画素のいずれも黒表示状態であり、ディスクリネーションは発生しない期間である。3SFでの液晶の応答特性は、図6(b)における「ディスクリネーション有り」に相当する特性となる。2SFでは全黒表示状態であるため明るさは0%であり、3SFの0.69msの間にディスクリネーションが発生するため、3SFの開始時が図6(b)の0msに相当し、3SFの終了時が0.69msに相当する。このとき、明るさは、ディスクリネーションが発生しない場合の0.25に対して0.18まで低下する。

0046

もう1つのディスクリネーションが発生するサブフィールド期間である8SFでの液晶の応答特性も図6(b)における「ディスクリネーション有り」に相当する特性となる。7SFでは全黒表示状態であるため明るさは0%であり、8SFの0.69msの間にディスクリネーションが発生するため、8SFの開始時が図6(b)の0msに相当し、8SFの終了時が0.69msに相当する。このとき、明るさは、ディスクリネーションが発生しない場合の0.25に対して0.18まで低下する。そして、3SFと8SFでディスクリネーションが発生しない場合の明るさの和は0.50(=0.25+0.25)となるのに対して、ディスクリネーションが発生する場合の明るさの和は0.36(=0.18+0.18)となる。全面同一階調を前提として作成されるガンマ特性を基準とすると、ディスクリネーション発生表示状態では比率で72%(=0.36/0.50)まで暗くなる。

0047

以上、説明したメカニズムによりディスクリネーションが発生し、ディスクリネーションが発生した画素はディスクリネーションが発生しない画素と比較して暗く表示される。なお、本実施形態では、図3に示される駆動パターンを用いてディスクリネーションの発生原理を説明したが、他のサブフィールド駆動パターンであっても、同様の原理でディスクリネーションが発生する。ディスクリネーションによる明るさの低下が視認されづらくする方法については後述するが、後述する方法によってディスクリネーションによる明るさの低下が視認されづらくなる効果は、サブフィールド駆動方式の駆動パターンによらない。

0048

次に、図7を用いて画像処理部140の内部構成と動作、および液晶制御部150の動作について説明する。図7に示されるように、画像処理部140は、前処理部141、縮小画像生成部142、画像メモリ143、階調変換部145および出力同期信号生成部149を備え、各部はレジスタバス199を介してCPU110と接続されている。

0049

前処理部141は、画像入力部130から入力された画像を、液晶素子151R、151G、151Bに適した色空間、解像度へ変換する。具体的には、色空間変換幾何変形補正ワーピング台形補正)、拡大縮小処理を含む表示レイアウト変換処理、などを行う。処理後の画像IMGは、縮小画像生成部142へ供給される。

0050

縮小画像生成部142は、前処理部141から出力された画像IMGを画像メモリ143に書き込み、画素シフト表示のための1stサブフレームDIV_Aと、2ndサブフレームDIV_Bを生成する。また、縮小画像生成部142は、1stサブフレームDIV_Aと、2ndサブフレームDIV_Bを倍速して出力する。すなわち、入力画像のフレーム周波数が60Hzである場合、120Hzで1stサブフレームDIV_Aと、2ndサブフレームDIV_Bを出力する。また、縮小画像生成部142は、当該タイミングで出力している画像が、1stサブフレームDIV_Aか2ndサブフレームDIV_Bかを識別可能な同期信号を出力する。

0051

次に、前処理部141から出力された画像IMGから画素シフト処理のための1stサブフレームDIV_Aと2ndサブフレームDIB_Bを生成する方法を具体的に説明する。縮小画像生成部142は、画素シフト処理が実行される場合に、それぞれ異なるサンプリング位相で1つのフレームの画素の階調値をサンプリングして、複数のサブフレームを生成する。より具体的には、まず、縮小画像生成部142は、画像メモリ143に格納されている画像IMGの水平方向、垂直方向座標がともに偶数である画素データ(画素の階調値)を図8(a)のようにサンプリングして、1stサブフレームDIV_Aとして出力する。そして、次に、縮小画像生成部142は、図8(a)のように画像メモリ143から画像IMGの水平垂直方向の座標がともに奇数である画素データをサンプリングして、2ndサブフレームDIV_Bとして出力する。なお、縮小画像生成部142は、縮小画像を生成せずに、縮小画像生成部142へ入力された入力画像をそのまま1stサブフレームおよび2ndサブフレームとして階調変換部145に出力することもできる。

0052

次に、画素シフト処理において1stサブフレームDIV_Aと、2ndサブフレームDIV_Bがどのように投影面上に出力されるかについて説明する。図8(b)に1stサブフレームDIV_Aと、2ndサブフレームDIV_Bの投影面上における投影位置との関係を示す。図8(b)において座標の記載された四角形が1stフレーム期間における投影位置の1画素を表しており、この四角形の集合体が1stフレーム期間における投影画像(1stサブフレームDIV_A)となる。一方、ハッチングされた四角形は2ndフレーム期間における投影位置の1画素を表しており、この四角形の集合体が2ndフレーム期間における投影画像(2ndサブフレームDIV_B)となる。1stサブフレームDIV_Aと2ndサブフレームDIV_Bは、画素シフト素子170によって光路がシフトされることにより、結果として図8(b)のように、水平垂直方向にそれぞれ1/2画素シフトした位置に投影される。

0053

図7戻り、階調変換部145は、自身に入力される画像データに対して、フレーム毎にそれぞれ異なる階調変換処理を適用することができる。本実施形態では、階調変換部145が用いる、入力階調から出力階調への変換特性として、入力画像に所定のゲイン係数を乗じる例を示す。図9(a)に階調変換部145の一構成例を示す。本例における階調変換部145は、ゲイン係数決定部200およびゲイン処理部201で構成される。

0054

ゲイン係数決定部200は、自身に入力される出力同期信号に同期して、1つのフレーム期間を分割して得られる分割期間毎に異なるゲイン係数を決定し、ゲイン処理部201に通知する。ここではある分割期間に対するゲイン係数を100%とし、その次の分割期間に対するゲイン係数を90%とするものとする。ゲイン処理部201は、入力画像信号に対して、ゲイン係数決定部200が決定したゲイン係数を乗算するゲイン処理を行う。これにより、縮小画像生成部142から出力された1stサブフレームと2ndサブフレームでは、それぞれ異なるゲイン係数が乗じられる。

0055

上記のように階調変換部145が分割期間ごとに、すなわちサブフレームごとに異なるゲイン処理を行うことにより、ディスクリネーションによる画素の明るさの低下を視認されづらくすることができる。この仕組みについて図10を用いて説明する。なお、図10において、ディスクりネーションによる暗線は理解のために模式的に示したものであり、実際に発生する暗線の濃度等を忠実に描画したものではない。

0056

図10(a)は、ゲイン係数が100%の時の入力階調値出力階調値の関係(入出力階調特性)と観察者により視認される投影画像のイメージを示している。ここでは、水平方向に96画素を有する液晶素子151により、右方向に単純に一階調ずつ増加するグラデーション画像を表示した場合が示されている。このグラデーション画像の表示において、ディスクリネーションが生じない画素は滑らかな濃淡が表現される。一方で、隣接画素の駆動状態でオン期間とオフ期間が重なる時間が長い隣接階調ではディスクリネーションの影響により明るさが低下し暗線が知覚される。図10(a)では、ディスクリネーションによる暗線が5箇所知覚されるものとして説明する。

0057

なお、以下、ディスクリネーションによる画素の明るさの低下を視認されづらくすることができる説明を簡単にするため、画素シフト素子170が駆動しない場合、すなわちサブフレームごとに光路をシフトしない場合の投影画像を例にとって説明する。

0058

階調値64と階調値65が隣接する位置に発生しているディスクリネーションに着目する。ここで、上記と同様のグラデーション画像に対して、ゲイン係数90%のゲインを適用した場合のディスクリネーションの位置の変化について図10(b)を用いて説明する。ゲイン係数90%のゲイン処理により、階調値64と階調値65の隣接関係は、入力の階調値が71と72の画素へと移動する。よって、ディスクリネーションによる暗線は階調値64を表示している入力の階調値が71の画素で発生する。

0059

階調変換部145は、ゲイン係数100%とゲイン係数90%をサブフレーム毎(分割期間ごと)に交互に切り替えるため、投影される画像も図10(a)と図10(b)に示した画像がサブフレーム毎に交互に切り替わる。この切り替わり周期が一定以上であると、観察者には2フレームの画像が積分されて知覚されるため、ディスクリネーションによる暗線も図10(c)のように約1/2の濃さとなって知覚される。以上が、階調変換部145の動作がディスクリネーションによる暗線を視認されづらくする原理である。なお、この原理は他の位置にて発生しているディスクリネーションに関しても同様である。

0060

図7に戻り、出力同期信号生成部149は、出力同期信号を生成するブロックであり、自身に入力されている不図示のドットクロックベースとなる基準クロックカウントして出力同期信号を生成する。出力同期信号は、縮小画像生成部142による画像メモリ143の読み出しタイミング、液晶制御部150による液晶素子151R、G、Bの駆動タイミング、シフト制御部171による画素シフト素子170の駆動タイミング、を同期化する基準信号となる。

0061

次に、実施形態1による投影処理を説明する。CPU110は、画素シフト処理のオン/オフおよび階調変換部145が適用するゲイン係数を入力画像の解像度に応じて制御することにより、コストを抑えつつ、ディスクリネーションによる画質低下を抑制し、画素シフトによる高解像度化を実現する。すなわち、階調変換部145は、入力画像の1つのフレームから得られる複数のサブフレームのそれぞれに異なる変換特性(本例では、ゲイン係数)を適用することができる。そして、階調変換部145は、複数のサブフレームの投影位置をずらすように投影を行う画素シフト処理の実行時に各サブフレームに適用する変換特性の差を、画素シフト処理の非実行時に各サブフレームに適用する変換特性の差よりも小さくする。以下では、変換特性の一例としてゲイン係数を用い、画素シフト処理実行時には各サブフレームに適用するゲイン係数の差をゼロにする構成を説明する。図11に実施形態1におけるCPU110が実施する投影制御のフローチャートを示す。なお、ステップS110からS115までの処理は、画像入力部130に入力される画像フォーマットが変わるたびにCPU110により実行される。

0062

ステップS110において、CPU110は、画像入力部130に入力される入力画像の解像度情報を取得する。解像度情報は、例えば、入力画像(画像データ)のヘッダ情報から取得され得る。ステップS111において、CPU110は、ステップS110で取得した入力画像の解像度と液晶素子151の表示可能な所定の解像度を比較する。例えば、本例では、所定の解像度として、液晶素子151の表示可能な最大解像度を用いる。CPU110は、入力画像の解像度が液晶素子151の最大解像度より大きいと判断した場合、ステップS114に進み、入力画像の解像度が液晶素子151の最大解像度以下であると判断した場合、ステップS112に進む。

0063

ステップS112において、CPU110は、画素シフト処理をオフにする。具体的には、シフト制御部171に画素シフト素子170を駆動しないよう指示を出す。さらに、縮小画像生成部142に対して、縮小画像を生成せず、縮小画像生成部142の入力画像をそのまま階調変換部145へ出力するよう指示を出す。ステップS113において、CPU110は、階調変換部145が1stサブフレームと2ndサブフレームとで異なるゲイン係数を適用するゲイン処理を行うよう指示する。

0064

他方、ステップS111において入力画像の解像度が液晶素子151の解像度よりも大きいと判定された場合、ステップS114において、CPU110は、画素シフト処理をオンにする。具体的には、シフト制御部171に画素シフト素子170を駆動するよう指示を出す。さらに、縮小画像生成部142に対して、画素シフトのための間引き画像(1stサブフレームDIV_Aおよび2ndサブフレームDIV_B)を生成し階調変換部145へ出力するよう指示を出す。ステップS115において、CPU110は、階調変換部145が1stサブフレームと2ndサブフレームで同じゲイン係数を適用するように、階調変換部145に対して指示を出す。

0065

上記処理では、画素シフト処理が有効(オン)の場合に1stフレーム期間と2ndフレーム期間で同じゲイン係数が適用される(ステップS115)。これは、画素シフト処理が有効(オン)の場合に、異なるゲイン係数を用いたゲイン処理を行うと画素シフトによる高解像化の効果が低下してしまう場合があるためである。画素シフト処理において1stサブフレームDIV_A、2ndサブフレームDIV_Bのそれぞれに対して異なるゲイン係数を用いたゲイン処理を行うことにより高解像度化の効果が低下してしまう例について、図12を参照しながら説明する。

0066

図12(a)は縮小画像生成部142に入力される入力画像(画像IMG)を表している。なお、1つの四角が各画像データの1画素を表し、四角の中の数字が各画素の階調値を表している。縮小画像生成部142は、図12(a)の実線で囲った画素をサンプリングし1stサブフレームDIV_Aを、破線で囲った画素をサンプリングし2ndサブフレームDIV_Bを、それぞれ生成する。この場合の、1stサブフレームDIV_Aと2ndサブフレームDIV_Bを図12(b)と図12(c)にそれぞれ示す。この1stサブフレームDIV_Aと2ndサブフレームDIV_Bが階調変換部145の処理を経ずに出力された場合の投影画像のイメージを図12(d)に示す。2ndサブフレームDIV_Bは1stサブフレームDIV_Aに対して、右下に1/2画素シフトして投影される。結果、図12(d)の各画素は、1stサブフレームDIV_Aと1/2画素シフトした2ndサブフレームDIV_Bの階調値を時間積分(平均)した階調値となる。

0067

次に、1stサブフレームDIV_Aと2ndサブフレームDIV_Bが階調変換部145の処理(異なるゲイン係数による処理)を経て出力される場合を考える。1stサブフレームDIV_Aと2ndサブフレームDIV_Bはそれぞれ時分割で階調変換部145へ出力されるため、階調変換部145は1stサブフレームDIV_Aと2ndサブフレームDIV_Bにそれぞれ異なるゲイン係数を適用する。1stサブフレームDIV_Aに100%のゲイン係数を、2ndサブフレームDIV_Bに90%のゲイン係数をかけた場合の画像を図12(e)、図12(f)にそれぞれ示す。また、図12(e)と図12(f)が画素シフトで投影された場合のイメージを図12(g)に示す。理想的には、図12(d)のように、左上から右下にかけての斜めの高い階調値のラインが一律に投影されるべきである。しかしながら、図12(g)においては、高い階調値91の斜めのラインの両脇(右上側と左下側)に階調値47の画素と階調値52の画素が交互に表示されてしまう。これら階調値47の画素と階調値52の画素は、入力画像には存在しなかったジャギーのように視認されてしまう。したがって、画素シフト処理オンの場合に、階調変換部145が1stサブフレームDIV_Aと2ndサブフレームDIV_Bのそれぞれに対して異なったゲイン係数によりゲイン処理を行うと、画素シフトによる高解像化の効果が低下してしまう。

0068

上より、画素シフトによる高解像化の効果を低下させないようにするためには、1stサブフレームDIV_Aと2ndサブフレームDIV_Bのそれぞれに対して、適用するゲイン係数の差を小さくすることが望ましい。実施形態1におけるCPU110は、ステップS115において、1stサブフレームDIV_Aと2ndサブフレームDIV_Bで同じゲイン係数を乗じる(ゲイン係数の差をゼロにする)ようにする。このため、投影される画像は図12(d)のようになり、図12(g)のようなジャギーは視認されず、高解像度化の効果を理想的なものとすることができる。

0069

次に、ステップS115において、階調変換部145で1stサブフレームDIV_A、2ndサブフレームDIV_Bで同じゲイン係数を乗じても、ディスクリネーションによる暗線を視認されづらくする効果が低下しないことを説明する。

0070

図13(a)は、画素シフト処理がオフの場合、すなわち、画素シフト素子170によりサブフレームごとに光路がシフトされない場合の液晶素子151の4画素分の投影面のイメージである。図5(a)で説明したように、ディスクリネーションは1画素内のごく一部分に生じるため、投影面上においては例えば、図13(a)のように1画素未満の幅の暗線として視認される。一方、画素シフトがオンの場合は、図13(b)のように、一方のサブフレームは他方のサブフレームに対して1/2画素分右下にシフトして投影される。そのため、ディスクリネーションの表示位置も1/2画素分シフトして投影されることとなる。結果、仮にパネル上の同じ画素位置にディスクリネーションが生じたとしても、投影面上では2フレーム続けて同じ位置にディスクリネーションによる暗線が投影されることはない。また、観察者には2フレームの画像が積分されて視認されるため、ディスクリネーションによる暗線は図13(b)のように約1/2の濃さとなって視認される。このように、画素シフト駆動を行うことによってディスクリネーションによる暗線を視認されづらくすることができる。そのため、画素シフト駆動を行う場合は、階調変換部145が適用するゲインの差を小さくしても、ディスクリネーションによる暗線を視認されづらくする効果は低下しない。

0071

上述のとおり、縮小画像生成部142が生成した1stサブフレームDIV_Aと2ndサブフレームDIV_Bにゲイン係数の差分が大きなゲインをかけてしまうと、画素シフトによる高解像度化の効果が低下する。そのため、画素シフト処理がオンの場合には階調変換部145は、それぞれのフィールドで使用するゲイン係数の差分を小さくする。一方ディスクリネーションについては、画素シフト駆動を行うことによって、ディスクリネーションによる暗線を視認されづらくする効果がある。そのため、画素シフト駆動を行う場合は、階調変換部145が適用するゲインの差を小さくしても、ディスクリネーションによる暗線を視認されづらくする効果は低下しない。

0072

以上のように、実施形態1に係る投影制御によれば、画素シフト処理のオン/オフと階調変換部145が適用するゲイン係数が、入力画像の解像度に応じて制御される。そして、シフト処理がオフの場合には各サブフレームに異なるゲイン係数を適用することにより、ディスクリネーションが低減される。また、シフト処理がオンの場合には、各サブフレームに同じゲイン係数を適用することにより、高解像化の効果を維持するとともに、ディスクリネーションの影響を抑えることができる。また、上記の投影制御では、シフト処理がオンの場合に、1stサブフレームDV_Aと2ndサブフレームDV_Bを生成するための倍速処理が必要となるが、ゲイン係数を異ならせるための時間的な分割が不要となる。そのため、高帯域の画像処理、液晶素子151の高速駆動が不要である。したがって、実施形態1の液晶プロジェクタ100によれば、コストを抑えつつ、ディスクリネーションによる画質低下を抑制し、画素シフトによる高解像度化を実現することができる。

0073

<変形例1>
上記実施形態1のCPU110は、図11のステップS111において、入力画像の解像度に応じて、画素シフト処理のオン/オフと階調変換部145が使用するゲインを制御したがこれに限られるものではない。ステップS111において、解像度以外の画像フォーマット情報に基づいて処理が分岐するようにしてもよい。

0074

例えば、入力画像の同期信号の周波数に応じて画素シフト処理のオン/オフと階調変換部145が使用するゲインを制御するようにしてもよい。その場合、CPU110は、入力画像の垂直同期信号の周波数が所定値以下の場合にはステップS112へ進み画素シフト処理をオフする。他方、CPU110は、入力画像の垂直同期信号の周波数が所定値より大きいと判断した場合にはステップS114へ進み、画素シフト処理をオンにする。入力信号の垂直同期信号の周波数が低い場合、画素シフト素子の駆動周波数もそれに合わせて低くなることにより、光路シフトの様子が視認されてしまう可能性があるためである。入力画像の垂直同期信号の周波数が所定値以下と判断された場合には、画素シフト処理をオフにすることで、光路シフトが視認されてしまうことを防止できる。なお、この場合の所定値は、光路シフトの様子が視認されないように設定することが望ましく、実用上は30Hz以下であることがより望ましい。

0075

<変形例2>
また、実施形態1の階調変換部145の別の構成例として、図9(b)に示される様に、それぞれ異なる入出力階調特性データが格納されたルックアップテーブル(LUT)群によって階調変換の変換特性を切り替える構成であってもよい。例えば、LUT220には、図10(a)に記載の入出力階調特性データが、また、LUT221には図10(b)に記載の入出力階調特性データが記録されている。そして、セレクタ222が出力同期信号に同期して、サブフレームごとにLUTを切り替えることで、サブフレーム毎に異なる入出力階調特性が適用される。

0076

なお、LUT220、221は全階調分階調変換データを保持していてもよいが、RAM容量が増加してしまうという課題もある。この課題を解消するために、LUT220、221は、代表階調の階調変換データのみを保持し、保持していない階調の階調変換データは、その前後の代表階調の階調変換データを補間して算出する構成であってもよい。

0077

以上説明したように液晶プロジェクタ100の各部が動作することによって、コストを抑えつつ、ディスクリネーションによる画質低下を抑制し、画素シフトによる高解像度化を実現することができる。

0078

<実施形態2>
実施形態1では、画像のフォーマット情報(例えば、解像度、垂直同期信号の周波数)に応じて、画素シフト処理のオン/オフと階調変換部145が適用するゲイン係数の制御を行った。実施形態2では、入力画像に適用される画像処理の状態に応じて、画素シフト処理のオン/オフの制御と階調変換部145が適用するゲイン係数の制御とを行う。より具体的には、本実施形態においては、前処理部141が行う幾何学変形補正の変形量に応じて、画素シフト処理のオン/オフと階調変換部145が適用するゲイン係数の制御を行う。なお、実施形態2における液晶プロジェクタ100の内部構成は実施形態1(図1)と同様である。

0079

図14は、実施形態2による投影制御を示すフローチャートである。ステップS141において、CPU110は、前処理部141で実行される幾何学変形補正の変形量情報を取得する。変形量情報は、どの程度幾何変形補正を行っているかを判断できる情報が含まれていればよく、例えば、各変形点に設定されている変形量の合計や平均、最大値最小値などを用いることができる。

0080

ステップS142において、CPU110は、ステップS141で取得した前処理部141で実行される幾何学変形補正の変形量情報にもとづいて、変形量が所定値以上か否かを判断する。CPU110は、前処理部141における幾何学変形補正の変形量が所定値以上だと判断した場合、ステップS112に進み、前処理部141における幾何学変形補正の変形量が所定値未満だと判断した場合、ステップS114に進む。ステップS112〜S115は、図11で説明したとおりである。

0081

一般的に画素シフト処理をオンにした場合、幾何学変形補正の変形量が大きいほど、幾何学変形補正による補間処理や、それに伴うフィルタ処理との影響により画素シフト処理による高解像度化の効果が低下する。したがって、幾何学変形補正の変形量が所定値以上の場合は画素シフト処理をオフにすることが望ましい。したがって、ステップS142で使用する所定値は、変形量に応じた高解像度化の低下度合によって決定することが望ましい。より簡単な構成では、ステップS142で、CPU110は、幾何学変形補正がオンの場合(変形量がゼロでない場合)にステップS112へ進むようにし、幾何学変形補正がオフの場合(変形量がゼロの場合)にステップS114へ進むようにしてもよい。

0082

以上説明したように、実施形態2によれば、幾何学変形補正の変形量に応じて、画素シフト処理を適切に制御することができる。また、画素シフト処理がオンの場合は、高解像度化の効果を低下させることなく、画素シフト処理がオフのときと同等のディスクリネーションによる暗線を視認されづらくする効果を維持することができる。したがって、コストを抑えつつ、ディスクリネーションによる画質低下を抑制し、画素シフトによる高解像度化を実現することができる。

0083

<実施形態3>
実施形態1では、画像のフォーマット情報に応じて、実施形態2では、幾何学変形補正などの画像処理の状態に応じて、画素シフト処理のオン/オフの制御と階調変換部145が使用するゲイン係数の制御とを行う例を説明した。実施形態3では、入力画像の特徴量に応じて、画素シフト処理のオン/オフと階調変換部145が使用するゲイン係数の制御を行う。実施形態3においては、例えば、入力画像が動画コンテンツなのか静止画コンテンツなのかを入力画像の特徴量に基づいて判断し、その判断結果に応じて画素シフト処理のオン/オフの制御と階調変換部145が使用するゲイン係数の制御とを行う。なお、実施形態3における液晶プロジェクタ100の内部構成は実施形態1、2(図1))と同様である。ただし、前処理部141は、入力された画像の特徴量を算出し、その算出結果を画像処理部に供給する。

0084

図15は実施形態3による投影制御を示すフローチャートである。ステップS151において、CPU110は、前処理部141に入力されている入力画像の特徴量として平均輝度レベルAPL)を前処理部141から取得する。ステップS152において、CPU110は、ステップS151で取得した特徴量に基づいて、入力画像が動画コンテンツか否かを判断する。CPU110は、入力画像が動画コンテンツであると判断した場合、ステップS112に進み、動画コンテンツでないすなわち静止画コンテンツであると判断した場合、ステップS114に進む。ステップS112からS115の処理は、実施形態1において説明したとおりである。

0085

より具体的には、CPU110は前のフレームで取得したAPLをRAM112に記録しておき、ステップS151で取得した現在フレームのAPLとの差分をとる。そして、CPU110は前のフレームのAPLと現在のフレームのAPLの差分値が所定以上である場合、入力画像が動画コンテンツであると判断する。また、CPU110は、前のフレームのAPLと現在のフレームのAPLの差分値が所定未満である場合、入力画像は動画コンテンツでない、すなわち静止画コンテンツであると判断する。

0086

また、実施形態3では、入力画像のAPLの前後のフレームの差分値により入力画像が動画コンテンツであるか否かを判断するとしたが、入力画像が動画コンテンツであるか否かを判断できればその判断方法を限定するものではない。例えば、動きベクトルなどを算出するような構成とし、動きベクトルの大きさや、所定値以上の大きさを持つ動きベクトルの数などを基に、入力画像が動画コンテンツであるか否かを判断するような構成としてもよい。

0087

次に、入力画像が動画コンテンツなのか静止画コンテンツなのかに応じて、画素シフト処理のオン/オフと階調変換部145が使用するゲイン係数の制御を行う理由について説明する。

0088

一般に、入力画像が、静止コンテンツである場合の方が、動画コンテンツである場合より高解像度化が求められる。入力画像が動画コンテンツの場合、画像に動きがあるため画像の細かな部分の変化について視認されづらい。一方、入力画像が静止画コンテンツである場合、画像に動きが少ないため、画像の細かい部分に対してより視聴者注意が向きやすくなり、細かな変化についても視認されやすくなる。したがって、入力画像が静止画コンテンツの場合に、画素シフト処理をオンにして、高解像度化することが望ましい。そのため、実施形態3では、入力画像が動画コンテンツか静止画コンテンツかに応じて、画素シフト処理のオン/オフを制御する。そして、画素シフト処理がオンの場合は、高解像度化の効果を低下させることなく、画素シフト処理がオフのときと同程度にディスクリネーションによる暗線の視認性を抑える効果を維持することができる。

0089

なお、ステップS115においては、実施形態1、2と同様に、1stサブフレームDIV_Aと2ndサブフレームDIV_Bに同じゲイン係数を適用するすなわち、ゲイン係数の差分がゼロとするがこれに限られないことは上述の通りである。さらに、上記の各実施形態において、ゲイン係数の差分の大きさを、画素シフトによる高解像度化の効果とディスクリネーションによる暗線の視認されづらさ、その他の画質妨害優先度合により決定するようにしてもよい。

0090

例えば、実施形態3では、連続的に入力される入力画像が、各時点において動画コンテンツか、静止画コンテンツかによって適用するゲイン係数を切り替える。したがって、動きの大きいシーンと小さいシーンが頻繁に切り替わるような入力画像が入力された場合、ゲイン係数の差分が大きい場合とゼロの場合が頻繁に切り替わることとなり、フリッカーのように視認される可能性がある。そこで、実施形態3においては、ステップS115でゲイン係数の差分をゼロより大きく、画素シフトオフのときに適用するゲイン係数の差分より小さくすることがより好ましい。

0091

例えば、画素シフト処理オンの場合に、ステップS115で1stサブフレームと2ndサブフレームに適用するゲイン係数をそれぞれ100%、98%(差分2%)とする。また、画素シフト処理オフの場合には、ステップS113で1stサブフレームと2ndサブフレームに適用するゲイン係数を実施形態1、2と同様それぞれ100%、90%(差分10%)とする。このようにゲイン係数を設定した場合、画素シフトオフ時とオン時の最大輝度値はそれぞれ、95%((100%+90%)/2)と99%((100%+98%)/2)となり、振幅4%のフリッカー成分となる。

0092

一方、実施形態1、2の場合、画素シフト処理オンの場合に1stサブフレームと2ndサブフレームに適用するゲイン係数はともに100%である。そのため、実施形態1、2における画素シフトオフ時とオン時の最大輝度値はそれぞれ、95%と100%となる。その結果、振幅5%のフリッカー成分となる。したがって、画素シフトオンの際にゲイン係数が100%と98%を用いた方が、フリッカーの振幅が改善していることが分かる。

0093

なお、画素シフト処理においてゲイン係数の差が存在することによってジャギーが懸念される。図12(h)は1stサブフレームDIV_Aにゲイン係数100%を乗じた状態、図12(i)は2ndサブフレームDIB_Bにゲイン係数98%を乗じた状態を示す。これらを画素シフトにより表示すると、図12(j)のような投影画像が表示される。図12(j)に示す通り、左上から右下にかけての高い階調値95の斜めのラインの両脇(右上側と左下側)の階調値は、階調値51と52であり、ほぼ一律であり画素シフトによる高解像度化の効果はほぼ低下していない。すなわち、小さなゲイン係数の差を設定することでフリッカーの発生を抑えるとともに、高解像度化の効果を維持することができる。

0094

以上のように、実施形態3によれば、コストを抑えつつ、ディスクリネーションによる画質低下を抑制し、画素シフトによる高解像度化を実現することができる。

0095

以上、実施形態1〜3で、入力画像のフォーマット情報、画像処理の状態、および入力画像の特徴量などに応じて、画素シフト処理のオン/オフと階調変換部145が使用するゲイン係数の制御を行うことを示した。しかしながら、画素シフト処理のオン/オフと階調変換部145が使用するゲイン係数の制御は、これらに限られるものではない。例えば、ユーザが操作部等を介して入力した画素シフト処理のオン/オフの設定に応じて、階調変換の特性を制御するようにしてもよい。この場合、例えば、ユーザが画素シフト処理を有効に設定すると、階調変換部145は、複数のサブフレームに使用するゲイン係数の差を、ユーザが画素シフト処理を無効に設定した場合よりも小さくする。また、例えば、ユーザが操作部等を介して入力したディスクリネーション抑制処理のオン/オフの設定に応じて、画素シフト処理のオン/オフを制御するようにしてもよい。この場合、例えば、画素シフト処理が有効な状態で、ユーザがディスクリネーション抑制処理を無効から有効に変更すると、画素シフト処理をオフとするように制御される。

0096

画素シフト処理のオン/オフと、サブフレームに適用される階調変換特性の差の大小とが、上述した各実施形態のように連動して動くことにより、コストを抑えつつ、ディスクリネーションによる画質低下を抑制し、画素シフトによる高解像度化を実現することができる。

0097

<他の実施形態>
なお、本発明は、上述の実施形態の1以上の機能を実現するプログラムを、ネットワーク又は記憶媒体を介してシステム又は装置に供給し、そのシステム又は装置のコンピュータにおける1つ以上のプロセッサーがプログラムを読出し実行する処理でも実現可能である。また、1以上の機能を実現する回路(例えば、ASIC)によっても実現可能である。

0098

以上説明した各実施形態は代表的な例にすぎず、本発明の実施に際しては、各実施形態に対して種々の変形や変更が可能である。

0099

100:液晶プロジェクタ、110:CPU、130:画像入力部、140:画像処理部、141:前処理部、142:縮小画像生成部、143:画像メモリ、145:階調変換部、150:液晶制御部、151R,151G,151B:液晶素子、160:光源制御部、161:光源、170:画素シフト素子、171:シフト制御部、199:レジスタバス

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