図面 (/)

技術 半導体装置

出願人 株式会社半導体エネルギー研究所
発明者 齋藤利彦畑勇気加藤清
出願日 2019年12月12日 (11ヶ月経過) 出願番号 2019-224485
公開日 2020年3月19日 (7ヶ月経過) 公開番号 2020-043372
状態 未査定
技術分野 薄膜トランジスタ 半導体メモリ MOSIC,バイポーラ・MOSIC 不揮発性半導体メモリ
主要キーワード 駆動回路部内 携帯情報端 Nチャネル 二次元結晶 オフセット長 微小リーク 汚染物除去 大グループ
関連する未来課題
重要な関連分野

この項目の情報は公開日時点(2020年3月19日)のものです。
また、この項目は機械的に抽出しているため、正しく解析できていない場合があります

図面 (20)

課題

半導体装置を小型化する。また、メモリセルを有する半導体装置の駆動回路面積縮小する。

解決手段

少なくとも第1の半導体素子を有する素子形成層と、素子形成層上に設けられた第1の配線と、第1の配線上に設けられた層間膜と、層間膜を介して第1の配線と重畳する第2の配線と、を有し、第1の配線と、層間膜と、第2の配線と、は、第2の半導体素子を構成し、第1の配線と、第2の配線と、は、同電位が供給される配線である半導体装置である。

概要

背景

EPROMフラッシュメモリなどの、データの書き込みと消去を繰り返し行うことが
可能な不揮発性記憶装置等の半導体装置は、利便性が高く、また、物理的な衝撃に強い
。そのため、主にUSBメモリメモリーカードなどの携帯型の記憶媒体や、無線で情報
読み取りを行うRFID(Radio frequency identificat
ion)の媒体であるRFタグなどに用いられ、市場に広く出回っている。上記半導体
置は、記憶素子として機能するトランジスタを各メモリセルに有する。そして、上記トラ
ンジスタは、フローティングゲートと呼ばれる電極を、ゲート電極と、活性層である半導
体膜との間に有しており、フローティングゲートにおける電荷蓄積によりデータの記憶
を行うことができる。

下記の特許文献1と特許文献2には、ガラス基板上に形成された、フローティングゲート
を有する薄膜トランジスタについて記載されている。

概要

半導体装置を小型化する。また、メモリセルを有する半導体装置の駆動回路面積縮小する。少なくとも第1の半導体素子を有する素子形成層と、素子形成層上に設けられた第1の配線と、第1の配線上に設けられた層間膜と、層間膜を介して第1の配線と重畳する第2の配線と、を有し、第1の配線と、層間膜と、第2の配線と、は、第2の半導体素子を構成し、第1の配線と、第2の配線と、は、同電位が供給される配線である半導体装置である。

目的

本発明の一態様を用いることによって、小型化された半導体装置を提供する

効果

実績

技術文献被引用数
0件
牽制数
0件

この技術が所属する分野

(分野番号表示ON)※整理標準化データをもとに当社作成

ライセンス契約や譲渡などの可能性がある特許掲載中! 開放特許随時追加・更新中 詳しくはこちら

請求項1

第1のトランジスタと、容量と、駆動回路と、を有し、前記第1のトランジスタは、酸化物半導体層と、ゲート電極と、ソース電極と、ドレイン電極と、を有し、前記容量は、前記ソース電極又は前記ドレイン電極の一方と電気的に接続され、前記駆動回路は、前記ゲート電極と電気的に接続され、前記駆動回路は、第1の配線と、第2の配線と、絶縁層と、第2のトランジスタと、を有し、前記第1の配線は、前記絶縁層を介して前記第2の配線と重なる領域を有し、前記第1の配線は、前記ゲート電極と同じ工程を経て形成されたものであり、前記第1の配線は、チタンを有し、前記第2の配線は、前記ソース電極又は前記ドレイン電極と同じ工程を経て形成されたものであり、前記第2の配線は、銅を有し、前記第1の配線の膜厚は、前記第2の配線の膜厚よりも小さく、前記第2の配線は、前記第1の配線よりも長く、前記第2の配線は、前記第1の配線を介して前記第2のトランジスタのゲート電極と電気的に接続される半導体装置

請求項2

第1のトランジスタと、容量と、駆動回路と、を有し、前記第1のトランジスタは、酸化物半導体層と、ゲート電極と、ソース電極と、ドレイン電極と、を有し、前記容量は、前記ソース電極又は前記ドレイン電極の一方と電気的に接続され、前記駆動回路は、前記ゲート電極と電気的に接続され、前記駆動回路は、第1の配線と、第2の配線と、絶縁層と、第2のトランジスタと、を有し、前記第1の配線は、前記絶縁層を介して前記第2の配線と重なる領域を有し、前記第1の配線は、前記ゲート電極と同層であり、前記第1の配線は、チタンを有し、前記第2の配線は、前記ソース電極又は前記ドレイン電極と同層であり、前記第2の配線は、銅を有し、前記第1の配線の膜厚は、前記第2の配線の膜厚よりも小さく、前記第2の配線は、前記第1の配線よりも長く、前記第2の配線は、前記第1の配線を介して前記第2のトランジスタのゲート電極と電気的に接続される半導体装置。

技術分野

0001

開示する発明は、半導体素子を利用した半導体装置に関する。

背景技術

0002

EPROMフラッシュメモリなどの、データの書き込みと消去を繰り返し行うことが
可能な不揮発性記憶装置等の半導体装置は、利便性が高く、また、物理的な衝撃に強い
。そのため、主にUSBメモリメモリーカードなどの携帯型の記憶媒体や、無線で情報
読み取りを行うRFID(Radio frequency identificat
ion)の媒体であるRFタグなどに用いられ、市場に広く出回っている。上記半導体
置は、記憶素子として機能するトランジスタを各メモリセルに有する。そして、上記トラ
ンジスタは、フローティングゲートと呼ばれる電極を、ゲート電極と、活性層である半導
体膜との間に有しており、フローティングゲートにおける電荷蓄積によりデータの記憶
を行うことができる。

0003

下記の特許文献1と特許文献2には、ガラス基板上に形成された、フローティングゲート
を有する薄膜トランジスタについて記載されている。

先行技術

0004

特開平6−021478号公報
特開2005−322899号公報

発明が解決しようとする課題

0005

ところで、半導体装置の駆動回路において、複数の信号線を有する回路を形成する場合、
駆動回路の面積縮小させるためには、配線層の数を増加させて各層に信号線を形成する
ことが望ましい。しかしながら、配線層の数を増加させるに当たって単純に配線マスク
枚数を増加させるとコストが増大するので好ましくない。

0006

特に、記憶装置等の半導体装置は、メモリセルと、該メモリセルを駆動するための駆動回
路とを有し、駆動回路の面積によって半導体装置の大きさが制限される。つまり、メモリ
セルの面積だけを縮小させても、駆動回路の面積を縮小させることができなければ、半導
体装置全体の小型化を達成することはできない。よって、駆動回路の面積を縮小させるこ
とは、半導体装置の小型化を図るに当たって重要である。

0007

そこで、本発明の一態様は、半導体装置を小型化することを課題の一とする。

0008

また、本発明の一態様は、メモリセルを有する半導体装置の駆動回路の面積を縮小するこ
とを課題の一とする。

課題を解決するための手段

0009

開示する発明に係る一態様は、少なくとも第1の半導体素子を有する素子形成層と、素子
形成層上に設けられた第1の配線と、第1の配線上に設けられた層間膜と、層間膜を介し
て第1の配線と重畳する第2の配線と、を有し、第1の配線と、層間膜と、第2の配線と
、は、第2の半導体素子を構成し、第1の配線と、第2の配線と、は、同電位が供給され
る配線である半導体装置である。

0010

また、開示する発明に係る他の一態様は、少なくとも第1の半導体素子を有する素子形成
層と、素子形成層上に設けられた第1の配線と、第1の配線上に設けられた層間膜と、層
間膜を介して第1の配線と重畳する第2の配線と、を有し、第1の配線と、層間膜と、第
2の配線と、は、第2の半導体素子を構成し、第1の配線と、第2の配線と、は、同相
信号が供給される配線である半導体装置である。

0011

また、開示する発明に係る他の一態様は、メモリセルと、メモリセルの駆動回路部を含む
半導体装置であって、メモリセルは、第1のチャネル形成領域、第1のゲート電極、第1
ソース電極および第1のドレイン電極を含む第1のトランジスタと、第2のチャネル形
成領域、第2のゲート電極、第2のソース電極および第2のドレイン電極を含む第2のト
ランジスタと、容量素子と、を有し、第2のトランジスタは、少なくとも一部が第1のト
ランジスタと重畳して設けられ、駆動回路部は、第2のソース電極または第2のドレイン
電極と同じ工程で形成される第1の配線と、層間膜を介して第1の配線と重畳し、且つ第
2のゲート電極と同じ工程で形成される第2の配線と、を含む半導体素子を有し、第1の
配線と、第2の配線と、は同電位が供給される配線である半導体装置である。

0012

また、開示する発明に係る他の一態様は、メモリセルと、メモリセルの駆動回路部を含む
半導体装置であって、メモリセルは、第1のチャネル形成領域、第1のゲート電極、第1
のソース電極および第1のドレイン電極を含む第1のトランジスタと、第2のチャネル形
成領域、第2のゲート電極、第2のソース電極および第2のドレイン電極を含む第2のト
ランジスタと、容量素子と、を有し、第2のトランジスタは、少なくとも一部が第1のト
ランジスタと重畳して設けられ、駆動回路部は、第2のソース電極または第2のドレイン
電極と同じ工程で形成される第1の配線と、層間膜を介して第1の配線と重畳し、且つ第
2のゲート電極と同じ工程で形成される第2の配線と、を含む半導体素子を有し、第1の
配線と、第2の配線と、は同相の信号が供給される配線である半導体装置である。

0013

上記半導体装置において、半導体素子は、レベルシフタとしてもよい。また、層間膜の膜
厚は、10nm以上100nm以下とするのが好ましい。

0014

また、本明細書等において「上」や「下」の用語は、構成要素の位置関係が「直上」また
は「直下」であることを限定するものではない。例えば、「ゲート絶縁膜上のゲート電極
」の表現であれば、ゲート絶縁膜とゲート電極との間に他の構成要素を含むものを除外し
ない。

0015

また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限
定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、
その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配
線」が一体となって形成されている場合などをも含む。

0016

また、「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や
回路動作において電流の方向が変化する場合などには入れ替わることがある。このため
、本明細書においては、「ソース」や「ドレイン」の用語は、入れ替えて用いることがで
きるものとする。

0017

また、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの
」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの
」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。
例えば、「何らかの電気的作用を有するもの」には、電極や配線をはじめ、トランジスタ
などのスイッチング素子抵抗素子インダクタキャパシタ、その他の各種機能を有す
る素子などが含まれる。

0018

また、本明細書等において、「同電位」には、「略同電位」が含まれる。開示する発明の
技術的思想は、回路内において、薄膜絶縁膜を介して積層された導電層(第1の配線お
よび第2の配線)のそれぞれを配線として機能させ、且つ寄生容量を抑制する点にある。
したがって、第1の配線に第1の電位(例えばVDD)を供給し、第2の配線に第1の電
位とは異なる電源線から供給される第2の電位(例えばGND)を供給した場合と比較し
て、寄生容量を十分に(百分の一以下に)低減できる電位などの「略同電位」が含まれる
。また、例えば、配線抵抗などに起因する電位ずれ程度の差は十分に許容される。同様に
、「同相」の電位には、「略同相」の電位が含まれる。

発明の効果

0019

本発明の一態様を用いることによって、小型化された半導体装置を提供することができる

0020

また、本発明の一態様を用いることによって、駆動回路の面積が縮小された、メモリセル
を有する半導体装置を提供することができる。

図面の簡単な説明

0021

半導体装置の断面図および回路図。
半導体装置の回路図。
半導体装置の回路図。
半導体装置の断面図。
半導体装置の回路図。
半導体装置の回路図。
半導体装置の断面図。
半導体装置の平面図。
半導体装置の回路図。
半導体装置の断面図。
半導体装置の平面図。
半導体装置の回路図。
半導体装置の断面図。
半導体装置の回路図。
半導体装置の断面図および平面図。
半導体装置の作製工程に係る断面図。
半導体装置の作製工程に係る断面図。
半導体装置の作製工程に係る断面図。
半導体装置の作製工程に係る断面図。
半導体装置の作製工程に係る断面図。
電子機器の例。
半導体装置の断面図。
半導体装置の作製工程に係る断面図。
本発明の一態様に係る酸化物材料の構造を説明する図。
本発明の一態様に係る酸化物材料の構造を説明する図。
本発明の一態様に係る酸化物材料の構造を説明する図。
計算によって得られた移動度ゲート電圧依存性を説明する図。
計算によって得られたドレイン電流と移動度のゲート電圧依存性を説明する図。
計算によって得られたドレイン電流と移動度のゲート電圧依存性を説明する図。
計算によって得られたドレイン電流と移動度のゲート電圧依存性を説明する図。
計算に用いたトランジスタの断面構造を説明する図。
酸化物半導体膜を用いたトランジスタ特性を示す図。
試料1のトランジスタのBT試験後のVg−Id特性を示す図。
試料2のトランジスタのBT試験後のVg−Id特性を示す図。
試料Aおよび試料BのXRDスペクトルを示す図。
トランジスタのオフ電流と測定時基板温度との関係を示す図。
Idおよび電界効果移動度のVg依存性を示す図。
基板温度としきい値電圧の関係および基板温度と電界効果移動度の関係を示す図。
半導体装置の上面図及び断面図。
半導体装置の上面図及び断面図。

0022

本発明の実施の形態の一例について、図面を用いて以下に説明する。但し、本発明は以下
の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および
詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下
に示す実施の形態の記載内容に限定して解釈されるものではない。

0023

なお、図面等において示す各構成の、位置、大きさ、範囲などは、理解の簡単のため、実
際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必
ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。

0024

なお、本明細書等における「第1」、「第2」、「第3」などの序数詞は、構成要素の混
同を避けるために付すものであり、数的に限定するものではないことを付記する。

0025

(実施の形態1)
本実施の形態では、開示する発明の一態様に係る半導体装置の基本的な構成について、図
面を参照して説明する。

0026

図1は、本発明の一態様の半導体装置の構成を表した図である。図1(A)は半導体装置
の断面構造を、図1(B)は回路構成を、それぞれ模式的に表した図である。

0027

図1(A)は、基板300上に、トランジスタ等の半導体素子が形成された層(以下、素
子形成層)301、第1の配線302、第1の層間膜305、第2の配線303、第2の
層間膜306、第3の配線304を積層して有する半導体装置の構造を示す。素子形成層
301は、トランジスタに限らず、容量素子、抵抗素子などの半導体素子が形成されうる
領域である。図1において、第1の層間膜305の膜厚は、第2の層間膜306の膜厚よ
り薄い構造を有する。第1の配線302、第2の配線303および第3の配線304はそ
れぞれ単層または積層の導電層により形成されている。また、第1の層間膜305および
第2の層間膜306はそれぞれ、単層または積層の絶縁層により形成されている。

0028

また、図1(B)には、回路100の回路構成と配線の配置関係を表した図を示す。回路
100は、回路100内を横断して配置される配線303aと、配線303aから分岐
た配線302aと、トランジスタ101とを有し、配線303aと配線302aとが重な
って配置される領域102を有する。また、配線303aは入力信号が与えられ、配線3
03aと導通した配線302aを介して、トランジスタ101のゲート電極に接続されて
いる。なお、配線303aは図1(A)の第2の配線303を用いて形成され、配線30
2aは図1(A)の第1の配線302を用いて形成される。

0029

一般に、図1(A)に示すような断面構造を有する半導体装置は次のような課題を有する
。第1の配線302と第2の配線303が薄い第1の層間膜305によって隔てられるた
め、第1の配線302と第2の配線303が重なって配置される領域には大きな寄生容量
が形成されてしまう。その結果、第1の配線302と第2の配線303に与えられる信号
遅延時間が大きくなり、回路動作が遅くなる、あるいは、動作しなくなるといった影響
がある。この影響を回避するために、第1の配線302と第2の配線303の一方のみを
使用する構成も可能であるが、使用できる配線数が一つ減ってしまうために、回路面積
大きくなるという課題がある。

0030

これに対し、図1(B)に示すような構成とすると、配線303aと配線302aが重な
って配置される領域102には大きな寄生容量が形成されてしまうにもかかわらず、信号
の遅延時間への影響を抑制することができる。これは、配線303aと配線302aが導
通しているため、寄生容量が形成される二端子は実質的に同電位となり、該二端子への充
放電がほとんど生じないためである。

0031

その結果、薄い層間膜(図1(A)における第1の層間膜305)によって隔てられた第
1の配線と第2の配線が重なって配置される領域を用いて回路を構成することが可能とな
り、第1の配線と第2の配線の一方のみを使用する場合と比較して小さな回路面積を実現
することができる。その結果、小型の半導体装置を実現することが可能となる。

0032

図1(B)に示した回路構成と配線の配置関係を用いることで、図1(A)に示す第1の
層間膜305がどのように薄い膜厚であっても第1の配線302および第2の配線303
が重畳する領域を回路の一部として使用することが可能であるため、回路面積の縮小に有
効である。一方で、半導体装置において、第1の層間膜305が容量素子の誘電体やトラ
ンジスタのゲート絶縁膜として用いられる場合には、第1の層間膜305は、厚さは10
nm以上300nm以下、好ましくは10nm以上100nm以下、さらに好ましくは1
0nm以上30nm以下とすることが好ましい。

0033

また、図1(B)に示した構成において、配線302aの膜厚が、配線303aの膜厚よ
りも薄い構成であっても構わない。このような場合には、配線302aのシート抵抗が、
配線303aのシート抵抗よりも大きくなり、配線302aが大きな配線抵抗を有してし
まうことが懸念される。しかしながら、回路100を横断して配置されるような長い配線
には配線303aを用いることにより、配線302aを短い配線にのみ使用することがで
きるため、配線302aが有する配線抵抗を小さくすることができる。その結果、配線抵
抗による回路動作への影響を抑えることが可能となる。

0034

一方で、半導体装置の製造プロセスにおいては、配線302aの膜厚を薄くすることで、
下層に配置される配線302aによって生じる段差が小さくなり、配線303aの断線
配線302aと配線303a間のショートを防ぐことができるため好ましい。一例として
、配線302aの膜厚は50nm以上150nm以下とすることが好ましい。このような
値とすることで、配線302aの配線抵抗による回路動作への影響を抑えられる範囲で大
きなシート抵抗を有し、かつ、製造プロセスにおいて配線302aによって生じる段差の
影響を抑えることができる。

0035

なお、図1(B)では、回路100内で配線302aとトランジスタ101のゲート電極
とが電気的に接続されている場合を代表例として示したが、本実施の形態はこれに限定さ
れない。配線302aは複数のトランジスタのゲート電極に接続されても良い。また、配
線302aはトランジスタのゲート電極に接続される場合以外に、トランジスタのソース
電極またはドレイン電極と接続されても良いし、容量素子、抵抗素子等の半導体素子と接
続されても良い。

0036

また、図1(B)に示した例とは別の半導体装置として、図2に示す回路構成と配線の配
置関係を有する半導体装置について説明する。なお、半導体装置の断面構造は、図1(A
)に示す断面構造が適用される。

0037

図2には、回路200の回路構成と配線の配置関係を表した図を示す。回路200は、配
線303bと、配線302bと、トランジスタ201、202とを有し、配線303bと
配線302bとが重なって配置される領域203を有する。配線303bには回路200
に入力される信号が与えられ、トランジスタ201のゲート電極に電気的に接続されてい
る。また、配線302bには回路200から出力される信号が与えられ、トランジスタ2
02のソース電極またはドレイン電極の一方と電気的に接続されている。なお、配線30
3bは図1(A)の第2の配線303を用いて形成され、配線302bは図1(A)の第
1の配線302を用いて形成される。

0038

また、配線303bと配線302bとには、同相の信号が与えられる。ここで同相の信号
とは、同じ位相を有する信号を表す。デジタル信号であれば、High(ハイ)およびL
ow(ロー)の期間が互いに一致している信号を表すこととする。なお、デジタル信号に
おける一致の度合いは、信号の立ち上がり時間あるいは立ち下がり時間が少なくとも一部
重なっていることが好ましい。立ち上がり時間あるいは立ち下がり時間が重なっている場
合は、立ち上がり時間あるいは立ち下がり時間が重なっていない場合と比較して、各配線
が有する寄生容量への充放電が抑制されるため、信号の遅延時間が低減される効果がある

0039

上述のように、一般に、図1(A)に示すような断面構造を有する半導体装置は次のよう
な課題を有する。第1の配線302と第2の配線303とが薄い第1の層間膜305によ
って隔てられるため、第1の配線302と第2の配線303が重なって配置される領域に
は大きな寄生容量が形成されてしまう。その結果、第1の配線302と第2の配線303
に与えられる信号の遅延時間が大きくなり、回路動作が遅くなる、あるいは、動作しなく
なるといった影響がある。この影響を回避するために、第1の配線302と第2の配線3
03の一方のみを使用する構成も可能であるが、使用できる配線数が一つ減ってしまうた
めに、回路面積が大きくなるという課題がある。

0040

これに対し、図2に示すような構成とすると、配線303bと配線302bが重なって配
置される領域203には大きな寄生容量が形成されてしまうにもかかわらず、信号の遅延
時間への影響を抑制することができる。これは、配線303bと配線302bには同相の
信号が与えられるため、寄生容量が形成される二端子間の電位差は小さく抑えられ、該二
端子への充放電が抑制されるためである。

0041

その結果、薄い層間膜(図1(A)における第1の層間膜305)によって隔てられた配
線302bと配線303bが重なって配置される領域203を回路の一部として適用する
ことが可能となり、配線302bと配線303bの一方のみを使用する場合と比較して小
さな回路面積を実現することができる。その結果、小型の半導体装置を実現することが可
能となる。

0042

なお、図1(A)に示すように、第1の層間膜305が第2の層間膜306より薄い膜厚
を有する構造は、様々な半導体装置が有しうる構造である。例えば、第1の配線302と
第2の配線303とが素子形成層301に形成された半導体素子とは別の半導体素子の一
部分として用いられるような構成があげられる。具体的には、第1の配線302と第2の
配線303が容量素子の電極として用いられる場合が考えられる。容量素子は誘電体の膜
厚が薄いほど容量値が大きくなるため、第1の層間膜305は薄いことが好ましい。また
、第1の配線302がトランジスタのゲート電極として用いられ、第2の配線303がト
ランジスタのソース電極またはドレイン電極として用いられる場合、第1の層間膜305
はゲート絶縁膜として用いられるため、薄く形成される場合がある。なお、第1の配線3
02をソース電極またはドレイン電極として用い、第2の配線303をゲート電極として
用いてもよい。トランジスタとしては、半導体活性領域非晶質シリコンを用いたトラン
ジスタや、半導体活性領域に酸化物半導体を用いたトランジスタ等が挙げられる。その他
にも、第1の配線302と第2の配線303が抵抗素子や記憶素子の一部分として用いら
れてもよい。

0043

図2に示した回路構成と配線の配置関係を用いることで、図1(A)に示す第1の層間膜
305がどのように薄い膜厚であっても、第1の配線302および第2の配線303が重
畳する領域を回路の一部として使用することが可能であるため、回路面積の縮小に有効で
ある。一方で、半導体装置において、第1の層間膜305が容量素子の誘電体やトランジ
スタのゲート絶縁膜として用いられる場合には、第1の層間膜305は、厚さは10nm
以上300nm以下、好ましくは10nm以上100nm以下、さらに好ましくは10n
m以上30nm以下とすることが好ましい。

0044

なお、図2では、回路200内で配線303bとトランジスタ201のゲート電極とが電
気的に接続され、配線302bとトランジスタ202のソース電極またはドレイン電極の
一方とが電気的に接続されている場合を代表例として示したが、本実施の形態はこれに限
定されない。配線303bはトランジスタのソース電極またはドレイン電極の一方に接続
されても良い。また、配線302bはトランジスタのゲート電極に接続されても良い。ま
た、配線302bおよび配線303bは、複数のトランジスタのゲート電極またはソース
電極またはドレイン電極に接続されても良いし、容量手段、抵抗手段、ダイオード等の半
導体素子と接続されても良い。

0045

なお、本実施の形態では、配線303bは図1(A)の第2の配線303を用いて形成さ
れ、配線302bは図1(A)の第1の配線302を用いて形成される構成としたが、配
線302bは図1(A)の第2の配線303を用いて形成され、配線303bは図1(A
)の第1の配線302を用いて形成される構成としても構わない。

0046

なお、図2では、配線303bには回路200に入力される信号が与えられる構成とした
が、本実施の形態はこれに限定されない。配線303bには回路200の内部信号の一つ
が与えられても構わない。また、図2では、配線302bには回路200から出力される
信号が与えられる構成としたが、本実施の形態はこれに限定されない。配線302bには
回路200の内部信号の一つが与えられても構わない。

0047

以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適
宜組み合わせて用いることができる。

0048

(実施の形態2)
本実施の形態では、実施の形態1で示した回路構成を、半導体装置の駆動回路に適用した
例を、図面を用いて説明する。本実施の形態では、半導体装置の一例として、記憶装置に
適用する例を示す。

0049

<メモリセルの構成と動作>
はじめに、記憶装置に含まれるメモリセル502の構成と動作について説明する。メモリ
セル502の回路図を図3に示す。図3に示すメモリセル502は、第1のトランジスタ
1201、第2のトランジスタ1202、および容量素子1203を有する。第2のトラ
ンジスタ1202のゲート電極は第2の信号線S2と電気的に接続され、第2のトランジ
スタ1202のソース電極またはドレイン電極の一方は第1の信号線S1と電気的に接続
されている。また、第2のトランジスタ1202のソース電極またはドレイン電極の他方
は、第1のトランジスタ1201のゲート電極および容量素子1203の一方の電極と電
気的に接続される。第1のトランジスタ1201のソース電極はソース線(SL)と電気
的に接続され、第1のトランジスタ1201のドレイン電極はビット線BL)と電気的
に接続される。容量素子1203の電極の他方はワード線(WL)と電気的に接続される

0050

ここで、第2のトランジスタ1202としては、酸化物半導体を用いたトランジスタを適
用する。酸化物半導体を用いたトランジスタはオフ電流が極めて小さいため、このトラン
ジスタをメモリセルに適用することにより極めて長期にわたり記憶した情報を保持するこ
とが可能となる。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作
頻度を極めて低くすることが可能となるため、メモリセルを含んで構成された半導体装
置の消費電力を十分に低減することができる。また、電力の供給がない場合であっても、
長期にわたって記憶内容を保持することが可能である。また、第1のトランジスタ120
1としては、酸化物半導体以外の半導体材料を用いたトランジスタが適用される。なお、
第1のトランジスタに用いる半導体材料としては、例えば、シリコンゲルマニウム、シ
リコンゲルマニウム、炭化シリコン、またはガリウムヒ素等を用いることができ、単結晶
半導体を用いるのが好ましい。このような半導体材料を用いた第1のトランジスタは、十
分な高速動作が可能なため、記憶した情報の読み出しなどを高速に行うことが可能である

0051

メモリセル502の断面を示す模式図を図4に示す。図4に示すように、メモリセル50
2は、第1のトランジスタ1301と、該第1のトランジスタ1301と少なくとも一部
が重畳して設けられた第2のトランジスタ1302と、を含む。第2のトランジスタ13
02は、第1のトランジスタ1301の上方に形成され、第1のトランジスタ1301の
ゲート電極と第2のトランジスタ1302のソース電極またはドレイン電極の一方は電気
的に接続される。図4の第1のトランジスタ1301は図3の第1のトランジスタ120
1に、図4の第2のトランジスタ1302は図3の第2のトランジスタ1202に対応す
る。

0052

図3に示す半導体装置では、第1のトランジスタ1201のゲート電極の電位保持が可能
であると言う特徴を生かすことで、次のように、情報の書き込み、保持、読み出しが可能
である。

0053

はじめに、情報の書き込みおよび保持について説明する。まず、第2の信号線(S2)の
電位を第2のトランジスタ1202がオン状態となる電位にして、第2のトランジスタ1
202をオン状態とする。これにより、第1の信号線(S1)の電位が、第1のトランジ
スタ1201のゲート電極および容量素子1203に与えられる。すなわち、第1のトラ
ンジスタ1201のゲート電極および容量素子1203には所定の電位が与えられる(書
き込み)。ここでは、異なる二つの電位を与える電荷(以下、低電位を与える電荷を電荷
QL、高電位を与える電荷を電荷QHという)のいずれかをS1を通じて与えられるもの
とする。なお、異なる3つおよびそれ以上の電位を与える電荷を適用して、記憶容量を向
上させても良い。

0054

その後、第2の信号線(S2)の電位を、第2のトランジスタ1202がオフ状態となる
電位にして、第2のトランジスタ1202をオフ状態とすることにより、第1のトランジ
スタ1201のゲート電極に与えられる電荷が保持される(保持)。第2のトランジスタ
1202のオフ電流はきわめて小さいから、第1のトランジスタ1201のゲート電極の
電位は長時間にわたって保持されることになる。

0055

次に、情報の読み出しについて説明する。ソース線(SL)に所定の電位(定電位)を与
えた状態で、ワード線(WL)に適切な電位(読み出し電位)を与えると、第1のトラン
ジスタ1201のゲート電極に保持された電荷量に応じて、ビット線(BL)は異なる電
位を取る。一般に、第1のトランジスタ1201をNチャネル型とすると、第1のトラン
ジスタ1201のゲート電極にQHが与えられているときの見かけのしきい値電圧Vth
−Hは、第1のトランジスタ1201のゲート電極にQLが与えられている場合の見かけ
のしきい値電圧Vth−Lより低くなるためである。ここで、見かけのしきい値電圧とは
、第1のトランジスタ1201を「オン状態」とするために必要なワード線(WL)の電
圧をいうものとする。

0056

したがって、ワード線(WL)の電位をVth−HとVth−Lとの間の電位VOとする
ことにより、第1のトランジスタ1201のゲート電極に与えられた電荷を判別できる。
例えば、書き込みにおいてQHが与えられていた場合には、ワード線(WL)の電位をV
OとするとVOはVth−Hよりも高いため、第1のトランジスタ1201はオン状態と
なる。一方、書き込みにおいてQLが与えられていた場合には、ワード線(WL)の電位
がVOとするとVOはVth−Lよりも低いため、第1のトランジスタ1201はオフ
態のままである。このため、ビット線(BL)の電位を判別することで、保持されている
情報を読み出すことができる。

0057

なお、メモリセルをアレイ状に配置して用いる場合には、所望のメモリセルの情報のみを
読み出せることが必要になる。このように、所定のメモリセルの情報を読み出し、それ以
外のメモリセルの情報を読み出さない場合には、読み出しの対象ではないメモリセルのワ
ド線(WL)に対して、ゲート電極の状態に関わらず第1のトランジスタ1201がオ
ン状態もしくはオフ状態となるような電位を与えればよい。具体的には、ゲート電極の状
態に関わらず第1のトランジスタ1201をオン状態とするには、ワード線(WL)にV
th−Lより大きな電位を与えればよく、ゲート電極の状態に関わらず第1のトランジス
タ1201をオフ状態とするにはワード線(WL)にVth−Hよりも小さい電位を与え
ればよい。

0058

読み出しの対象ではないメモリセルのワード線(WL)に、第1のトランジスタ1201
がオン状態となるような電位を与えるか、第1のトランジスタ1201がオフ状態となる
ような電位を与えるかは、メモリセル502の接続関係(例えば、メモリセルが直列に接
続されているか、並列に接続されているか等)に応じて適宜決定することができる。

0059

次に、情報の書き換えについて説明する。情報の書き換えは、上記情報の書き込みおよび
保持と同様にして行なわれる。つまり、第2の信号線(S2)の電位を、第2のトランジ
スタ1202がオン状態となる電位にして、第2のトランジスタ1202をオン状態とす
る。これにより、第1の信号線(S1)の配線の電位(新たなる情報に係る電位)が、第
1のトランジスタ1201のゲート電極および容量素子1203に与えられる。その後、
第2の信号線(S2)の電位を、第2のトランジスタ1202がオフ状態となる電位にし
て、第2のトランジスタ1202をオフ状態とすることにより、第1のトランジスタ12
01のゲート電極は、新たな情報に係る電荷が保持された状態となる。

0060

このように、開示する発明に係る半導体装置は、再度の情報の書き込みによって直接的に
情報を書き換えることが可能である。このためフラッシュメモリなどにおいて必要とされ
高電圧を用いてのフローティングゲートからの電荷の引き抜きが不要であり、消去動作
に起因する動作速度の低下を抑制することができる。つまり、半導体装置の高速動作が実
現される。また、この場合、従来のフローティングゲート型トランジスタにおいて指摘さ
れているゲート絶縁膜(トンネル絶縁膜)の劣化という問題が存在しない。つまり、従来
問題とされていた、電子をフローティングゲートに注入する際のゲート絶縁膜の劣化とい
う問題を解消することができる。これは、原理的な書き込み回数の制限が存在しないこと
を意味するものである。

0061

なお、第2のトランジスタ1202のソース電極またはドレイン電極は、第1のトランジ
スタ1201のゲート電極と電気的に接続されることにより、不揮発性記憶素子として用
いられるフローティングゲート型トランジスタのフローティングゲートと同等の作用を奏
する。このため、図中、第2のトランジスタ1202のソース電極またはドレイン電極と
第1のトランジスタ1201のゲート電極が電気的に接続される部位をノードCと呼ぶ。
第2のトランジスタ1202がオフの場合、ノードCは絶縁体中埋設されたと見ること
ができ、ノードCには電荷が保持される。酸化物半導体を用いた第2のトランジスタ12
02のオフ電流は、シリコン半導体などで形成されるトランジスタの10万分の1以下で
あるため、第2のトランジスタ1202のリーク電流によるノードCに蓄積される電荷の
消失を無視することが可能である。つまり、第2のトランジスタ1202により、電力の
供給が無くても情報の保持が可能という、実質的に不揮発な記憶装置を実現することが可
能である。

0062

例えば、第2のトランジスタ1202の室温(25℃)でのオフ電流が10zA(1zA
(ゼプトアンペア)は1×10−21A)以下であり、容量素子1203の容量値が10
fF程度である場合には、少なくとも104秒以上のデータ保持が可能である。なお、当
該保持時間が、トランジスタ特性や容量値によって変動することはいうまでもない。

0063

<半導体装置の構成>
図5に半導体装置の回路図の例を示す。図5に示す回路は、上述のメモリセル502と、
該メモリセルを駆動する駆動回路の回路図である。図5に示す駆動回路はローデコーダ
00、ロードライバ501、メモリセル502を有する。ロードライバ501およびメモ
リセル502はアレイ状に複数配置される。

0064

ロードライバ501はNANDゲート部504、第1のレベルシフタ505、第1のバッ
ファ506、第2のNANDゲート507、第2のレベルシフタ508、第2のバッファ
509を有する。NANDゲート部504は第1のNANDゲート503を有する。

0065

<駆動回路部の構成と動作>
図5に示す駆動回路の動作について説明する。ローデコーダ500により複数あるロード
ライバ501のうち一つが選択される。ローデコーダ500の出力線は第1のNAND
ート503の入力部の一方および第2のNANDゲート507の入力部の一方と電気的に
接続されている。一方、第1のNANDゲート503の入力部の他方は書き込みイネーブ
ル信号線(WE)と電気的に接続され、また、第2のNANDゲート507の入力部の他
方は読み出しイネーブル信号線(RE)と電気的に接続されている。したがって、書き込
み動作、すなわちWEがアクティブである場合には第1のNANDゲート503の出力が
アクティブになり、読み出し動作、すなわちREがアクティブである場合には第2のNA
NDゲート507の出力がアクティブになる。

0066

第1のNANDゲート503の出力は第1のレベルシフタ505へ入力され、第2のNA
NDゲート507の出力は第2のレベルシフタ508へ入力される。一方、第1のレベル
シフタ505の電源線に書き込み電圧(VW)が印加され、第2のレベルシフタ508の
電源線として読み出し電圧VR)が印加されている。したがって、第1のNANDゲー
ト503の出力がアクティブである場合第1のレベルシフタ505によりローデコーダ5
00の出力が書き込み電圧に増幅され、第2のNANDゲート507の出力がアクティブ
である場合第2のレベルシフタ508により読み出し電圧に増幅される。第1のレベルシ
フタ505の出力は第1のバッファ506を通り第2の信号線(S2)としてメモリセル
502に入力され、第2のレベルシフタ508の出力は第2のバッファ509を通りワー
ド線(WL)としてメモリセル502に入力される。メモリセル502にはほかにビット
線(BL)、第1の信号線(S1)が接続される。

0067

図3に示すように、メモリセル502は、第1のトランジスタ1201と、第1のトラン
ジスタ1201に重畳して設けられた第2のトランジスタ1202と、を有する。ここで
図4における、第1のトランジスタ1301を含む層1300は、図1(A)における
素子形成層301に対応する。また、本実施の形態において、第2のトランジスタ120
2のソース電極またはドレイン電極と同じ工程で作製される駆動回路部の配線が、図1
A)における第1の配線302に対応し、第2のトランジスタ1202のゲート絶縁膜と
同じ工程で作製される層間膜が、図1(A)における第1の層間膜305に対応し、第2
のトランジスタ1202のゲート電極と同じ工程で作製される駆動回路部の配線が、図1
(A)における第2の配線303に対応する。この場合、実施の形態1の構成を適用する
ことで、駆動回路部において、メモリセル502に含まれる第2のトランジスタ1202
のソース電極またはドレイン電極と同じ工程で作製される配線と、該トランジスタのゲー
ト電極と同じ工程で作製される配線と、を共に回路の一部として使用することができるた
め、駆動回路部の面積の縮小を図ることができる。

0068

より具体的には、NANDゲート部504、第1のレベルシフタ505、第2のレベルシ
フタ508に、実施の形態1に記載の回路構成を適用する。このうち、NANDゲート部
504には図1(B)に示す回路構成が、第1のレベルシフタ505および第2のレベル
シフタ508には図2に示す回路構成が、それぞれ適用される。

0069

まず、NANDゲート部504への図1(B)に示す回路構成の適用について図面を用い
て説明を行う。図6は、NANDゲート部504の回路図である。

0070

図6に示す回路はN型トランジスタ601、602、P型トランジスタ603、604、
信号線605、信号線606を有する。

0071

信号線605は、複数のNANDゲート(図5のNANDゲート503およびNANDゲ
ート507)を駆動する共通の信号線である。信号線606は、信号線605と電気的に
接続され、N型トランジスタ601のゲート電極およびP型トランジスタ603のゲート
電極と電気的に接続される。

0072

図6において、信号線606を図1で示す第1の配線302とし、信号線605を図1
示す第2の配線303とする。より具体的に説明すると、信号線606を、メモリセル5
02に含まれる第2のトランジスタ1202のソース電極またはドレイン電極と同じ工程
で作製し、信号線605を、該トランジスタのゲート電極と同じ工程で作製するものとす
る。したがって、メモリセル502に含まれる第2のトランジスタ1202のゲート絶縁
膜と、信号線606と信号線605との間の層間膜と、が同じ工程で作製されるため、該
層間膜の膜厚を薄くすることが可能である。層間膜の膜厚は10nm以上300nm以下
、好ましくは10nm以上100nm以下、さらに好ましくは10nm以上30nm以下
とすることができる。

0073

図6において、信号線606と信号線605とは重なって配置される領域607を有する
。信号線605と信号線606が重なって配置される領域607には大きな寄生容量が形
成されてしまうにもかかわらず、信号の遅延時間への影響を抑制することができる。これ
は、信号線605と信号線606とが導通しているため、寄生容量が形成される二端子は
実質的に同電位となり、該二端子への充放電がほとんど生じないためである。

0074

なお、信号線605を、第2のトランジスタ1202のソース電極またはドレイン電極と
同じ工程で作製し、信号線606を、該トランジスタのゲート電極と同じ工程で作製する
ことも可能である。また、ソース電極またはドレイン電極と同じ工程で作製される配線の
膜厚を100nm以上150nm以下とし、ゲート電極と同じ工程で作製される配線の膜
厚と比較して薄くすることは、下層の配線(第1の配線)が段差になることによる断線を
防ぐことができるため好ましい。

0075

図7は、NANDゲート部504の断面の一部を示した図である。図7に示す断面は、信
号線700、NANDゲート702、信号線704を含み、NANDゲート702はトラ
ンジスタ703a、703bを含む。図7において、トランジスタ703a、703bは
、メモリセル502に含まれる第1のトランジスタ1201と同じ工程で作製される。ま
た、図7における信号線704が、図6における信号線606に対応し、図7における信
号線700が図6における信号線605に対応する。また、図7において、信号線700
と信号線704が重なる領域である領域705が、図6における領域607に対応する。

0076

図7において、信号線700は信号線704と電気的に接続され、信号線704はNAN
Dゲート702内のトランジスタ703aのゲート電極およびトランジスタ703bのゲ
ート電極と電気的に接続される。

0077

また、図8は、図6および図7に示すNANDゲート部504の上面図の一形態である。
図8破線A−A’は図7で示した断面図のA−A’に対応する。

0078

図8に示すNANDゲート802は、図7に示すNANDゲート702に対応し、信号線
800は図7に示す信号線700に対応し、信号線804は図7に示す信号線704に対
応し、信号線800と信号線804とが重なる領域805は図7に示す領域705に対応
する。NANDゲート802の中のトランジスタ803aは図7に示すトランジスタ70
3aに対応し、トランジスタ803bは図7に示すトランジスタ703bに対応する。

0079

NANDゲート702を構成するトランジスタ703aは図6のN型トランジスタ601
に、トランジスタ703bは図6のP型トランジスタ603に対応する。信号線700は
図4の第2のトランジスタ1302のゲート電極と同一の配線層であり、信号線704は
図4の第2のトランジスタ1302のソース電極またはドレイン電極と同一の配線層であ
る。そのため、信号線700の膜厚は200nm以上とするのが好ましく、信号線704
の膜厚は100nm以上150nm以下とするのが好ましい。

0080

領域705は、層間膜706を介して信号線700と信号線704とが積層して配置され
る領域である。層間膜706の膜厚は10nm以上300nm以下、好ましくは10nm
以上100nm以下、さらに好ましくは10nm以上30nm以下とする。層間膜706
は、図4の第2のトランジスタ1302のソース電極またはドレイン電極と、ゲート電極
隔てる膜(すなわち、ゲート絶縁膜)と同一工程で成膜される膜である。

0081

信号線700と信号線704は上述のような薄膜の層間膜706で隔てられているのみで
あるが、図6に示す回路構成を適用することで、信号線700と信号線704とは同一の
信号が入力されるため、両者の層間絶縁膜の膜厚が薄くても互いの信号に影響を与えるこ
とがない。したがって、信号線700と信号線704とが重畳した領域705を有してい
た場合であっても、信号線700および信号線704を配線として機能させることができ
る。

0082

続いて、図5の半導体装置における第1のレベルシフタ505および第2のレベルシフタ
508へ、図2に示す回路構成を適用した例について図9を用いて説明を行う。図9は、
第1のレベルシフタ505および第2のレベルシフタ508の回路図である。

0083

図9に示すレベルシフタは、N型トランジスタ901、902、P型トランジスタ903
、904、905、906を有する。

0084

図9に示すレベルシフタは、入力信号線反転信号入力線の電位はハイのときに電源電位
、ローのときに接地電位となる。また、出力信号線と反転信号出力線の電位はハイのとき
高電位電源VDDH、ローのときに接地電位となる。第1のレベルシフタ505の場合
は高電位電源としてVWが、第2のレベルシフタ508の場合は高電位電源としてVRが
適用される。

0085

図9において、入力信号線910または出力信号線912の一方を、図1(A)で示す第
1の配線302とし、他方を図1(A)で示す第2の配線303とする。より具体的に説
明すると、入力信号線910または出力信号線912の一方を、メモリセル502に含ま
れる第2のトランジスタ1202のソース電極またはドレイン電極と同じ工程で作製し、
他方を該トランジスタのゲート電極と同じ工程で作製するものとする。

0086

または、図9において、反転信号入力線911または反転信号出力線913の一方を、図
1(A)で示す第1の配線302とし、他方を図1(A)で示す第2の配線303として
もよい。より具体的に説明すると、反転信号入力線911または反転信号出力線913の
一方を、メモリセル502に含まれる第2のトランジスタ1202のソース電極またはド
レイン電極と同じ工程で作製し、他方を該トランジスタのゲート電極と同じ工程で作製す
るものとする。

0087

これによって、入力信号線910と出力信号線912との間の層間膜、または反転信号入
力線911と反転信号出力線913との間の層間膜、あるいはその双方、がメモリセル5
02に含まれる第2のトランジスタ1202のゲート絶縁膜と同じ工程で作製されるため
、該層間膜の膜厚を薄くすることが可能である。層間膜の膜厚は10nm以上300nm
以下、好ましくは10nm以上100nm以下、さらに好ましくは10nm以上30nm
以下とすることができる。

0088

なお、入力信号線910は、入力信号INを入力する配線であり、反転信号入力線911
は、入力信号の反転信号INBを入力する配線である。また、出力信号線912は、出力
信号OUTを出力する配線であり、反転信号出力線913は、出力信号の反転信号OUT
Bを出力する配線である。

0089

なお、メモリセル502に含まれる第2のトランジスタ1302をトップゲート型のトラ
ンジスタとする場合、図1(A)に示す第1の配線302を、第2のトランジスタ130
2のソース電極またはドレイン電極と同じ工程で作製される配線とし、第2の配線303
を第2のトランジスタ1302のゲート電極と同じ工程で作製される配線とするのが好ま
しい。第2のトランジスタ1302において、ソース電極またはドレイン電極は、ゲート
電極よりも薄い膜厚を有するため、第1の配線が段差になることによる第2の配線の断線
を防ぐことができるためである。なお、第1の配線(第2のトランジスタ1302のソー
ス電極またはドレイン電極)の膜厚は、100nm以上150nm以下とするのが好まし
い。

0090

なお、図9ではハイ信号を電源電位から高電位電源に変換するタイプのレベルシフタを示
したが、ロー信号を接地電位から低電位電源に変換するタイプのレベルシフタにも同様に
適用が可能である。

0091

図10は、図9に示すレベルシフタの断面の一部を示した図である。図10に示す断面は
、トランジスタ1000、配線1001、配線1002を含む。図10において、トラン
ジスタ1000は、メモリセル502に含まれる第1のトランジスタ1201と同じ工程
で作製される。また、図10に示すレベルシフタは、配線1001と配線1002とが重
なる領域である領域1003を有している。配線1001はトランジスタ1000のソー
ス電極またはドレイン電極の一方と電気的に接続される。また、図示しないが、配線10
02はトランジスタ1000とは異なるトランジスタのゲート電極と電気的に接続される

0092

図10に示すトランジスタ1000は、図9インバータ900内のトランジスタに対応
し、配線1001は図9の反転信号入力線911に対応し、配線1002は図9反転
号出力線913に対応する。または、配線1001は、図9の入力信号線910に対応し
、配線1002は図9の出力信号線912に対応する。

0093

また、図11は、図9および図10に示すレベルシフタの上面図の一形態である。図11
の破線B−B’は図10で示した断面図のB−B’に対応する。

0094

図11に示すトランジスタ1100は、図10に示すトランジスタ1000に対応し、配
線1101は図10に示す配線1001に対応し、配線1102は図10に示す配線10
02に対応し、配線1101と配線1102とが重なる領域1103は図10に示す領域
1003に対応する。

0095

図10において、配線1001は図4の第2のトランジスタ1302のゲート電極と同一
の工程で作製される配線であり、配線1002は図4の第2のトランジスタ1302のソ
ース電極またはドレイン電極と同一の工程で作製される配線である。そのため、配線10
01の膜厚は200nm以上とするのが好ましく、配線1002の膜厚は100nm以上
150nm以下とするのが好ましい。

0096

領域1003は、層間膜1006を介して配線1001と配線1002とが積層して配置
される領域である。層間膜1006の膜厚は10nm以上300nm以下、好ましくは1
0nm以上100nm以下、さらに好ましくは10nm以上30nm以下とする。層間膜
1006は、図4の第2のトランジスタ1302のソース電極またはドレイン電極と、ゲ
ート電極を隔てる膜(すなわち、ゲート絶縁膜)と同一工程で成膜される膜である。

0097

図2の回路構成を適用したレベルシフタは、配線1001と配線1002は上述のような
薄膜の層間膜で隔てられているのみであるが、配線1001と配線1002とは同相の信
号が入力されるため、両者の層間の膜厚が薄くても寄生容量による影響を抑えることがで
きる。したがって、領域1003に示すような、配線1001と配線1002とが重畳し
た領域1003を有していた場合であっても、配線1001と配線1002を、配線とし
て機能させることができる。

0098

また、図5の半導体装置における、第1のレベルシフタ505および第2のレベルシフタ
508へ、図2に示す回路構成を適用した例は、図9乃至図11に示す構成に限られるも
のではない。例えば、図12および図13に示すような構成のレベルシフタとしても良い
図12は、第1のレベルシフタ505および第2のレベルシフタ508の回路図であり
図13は、図12に示すレベルシフタの断面の一部を示した図である。

0099

図12に示すレベルシフタは、インバータ1400、N型トランジスタ1401、140
2、P型トランジスタ1403、1404、1405、1406を有する。インバータ1
400はN型トランジスタ1407、P型トランジスタ1408を有する。

0100

図12に示すレベルシフタは、入力信号線と反転信号入力線の電位はハイのときに電源
位、ローのときに接地電位となる。また、出力信号線と反転信号出力線の電位はハイのと
きに高電位電源VDDH、ローのときに接地電位となる。すなわち、第1のレベルシフタ
505の場合は高電位電源としてVWが、第2のレベルシフタ508の場合は高電位電源
としてVRが適用される。

0101

図12において、入力信号線1410または出力信号線1412の一方を、図1(A)で
示す第1の配線302とし、他方を図1(A)で示す第2の配線303とする。より具体
的に説明すると、入力信号線1410または出力信号線1412の一方を、メモリセル5
02に含まれる第2のトランジスタ1202のソース電極またはドレイン電極と同じ工程
で作製し、他方を該トランジスタのゲート電極と同じ工程で作製するものとする。

0102

または、図12において、反転信号入力線1411または反転信号出力線1413の一方
を、図1(A)で示す第1の配線302とし、他方を図1(A)で示す第2の配線303
としてもよい。より具体的に説明すると、反転信号入力線1411または反転信号出力線
1413の一方を、メモリセル502に含まれる第2のトランジスタ1202のソース電
極またはドレイン電極と同じ工程で作製し、他方を該トランジスタのゲート電極と同じ工
程で作製するものとする。

0103

これによって、入力信号線1410と出力信号線1412との間の層間膜、または反転信
号入力線1411と反転信号出力線1413との間の層間膜、あるいはその双方、がメモ
リセル502に含まれる第2のトランジスタ1202のゲート絶縁膜と同じ工程で作製さ
れるため、該層間膜の膜厚を薄くすることが可能である。層間膜の膜厚は10nm以上3
00nm以下、好ましくは10nm以上100nm以下、さらに好ましくは10nm以上
30nm以下とすることができる。

0104

なお、入力信号線1410は、入力信号INを入力する配線であり、反転信号入力線14
11は、入力信号の反転信号INBを入力する配線である。また、出力信号線1412は
、出力信号OUTを出力する配線であり、反転信号出力線1413は、出力信号の反転信
号OUTBを出力する配線である。

0105

なお、メモリセル502に含まれる第2のトランジスタ1302をトップゲート型のトラ
ンジスタとする場合、図1に示す第1の配線302を、第2のトランジスタ1302のソ
ース電極またはドレイン電極と同じ工程で作製される配線とし、第2の配線303を第2
のトランジスタ1302のゲート電極と同じ工程で作製される配線とするのが好ましい。
第2のトランジスタ1302において、ソース電極またはドレイン電極は、ゲート電極よ
りも薄い膜厚を有するため、第1の配線が段差になることによる第2の配線の断線を防ぐ
ことができるためである。なお、第1の配線(第2のトランジスタ1302のソース電極
またはドレイン電極)の膜厚は、100nm以上150nm以下とするのが好ましい。

0106

なお、図12ではハイ信号を電源電位から高電位電源に変換するタイプのレベルシフタを
示したが、ロー信号を接地電位から低電位電源に変換するタイプのレベルシフタにも同様
に適用が可能である。

0107

図13は、図12に示すレベルシフタの断面の一部を示した図である。図13に示す断面
は、トランジスタ1500、配線1501、配線1502を含む。図13において、トラ
ンジスタ1500は、メモリセル502に含まれる第2のトランジスタ1202と同じ工
程で作製される。また、図13に示すレベルシフタは、配線1501と配線1502とが
重なる領域である領域1503を有している。配線1501はトランジスタ1500のソ
ース電極またはドレイン電極の一方と電気的に接続される。また、図示しないが、配線1
502はトランジスタ1500とは異なるトランジスタのゲート電極と電気的に接続され
る。

0108

図13に示すトランジスタ1500は、図12のインバータ1400内のN型トランジス
タ1407に対応し、配線1501は図12の反転信号入力線1411に対応し、配線1
502は図12の反転信号出力線1413に対応する。または、配線1501は、図12
の入力信号線1410に対応し、配線1502は図12の出力信号線1412に対応する

0109

図13において、配線1501は図4の第2のトランジスタ1302のゲート電極と同一
の工程で作製される配線であり、配線1502は図4の第2のトランジスタ1302のソ
ース電極またはドレイン電極と同一の工程で作製される配線である。そのため、配線15
01の膜厚は200nm以上とするのが好ましく、配線1502の膜厚は100nm以上
150nm以下とするのが好ましい。

0110

領域1503は、層間膜1506を介して配線1501と配線1502とが積層して配置
される領域である。層間膜1506の膜厚は10nm以上300nm以下、好ましくは1
0nm以上100nm以下、さらに好ましくは10nm以上30nm以下とする。層間膜
1506は、図4の第2のトランジスタ1302のソース電極またはドレイン電極と、ゲ
ート電極を隔てる膜(すなわち、ゲート絶縁膜)と同一工程で成膜される膜である。

0111

図2の回路構成を適用したレベルシフタは、配線1501と配線1502は上述のような
薄膜の層間膜で隔てられているのみであるが、配線1501と配線1502とは同相の信
号が入力されるため、両者の層間の膜厚が薄くても寄生容量による影響を抑えることがで
きる。したがって、領域1503に示すような、配線1501と配線1502とが重畳し
た領域1503を有していた場合であっても、配線1501と配線1502を、配線とし
て機能させることができる。

0112

次に、図5に示す半導体装置においても用いることができる、バッファを有する回路へ図
1(A)に示す構成を適用した例について図14を用いて説明を行う。図14は、半導体
装置が有する複数の回路に入力する共通の信号線と、該信号線から分岐し回路内の配線と
して用いる信号線とを有する回路の一態様を示した図である。

0113

図14に示す回路1601はバッファ1602、回路1603を有し、バッファ1602
入力電極は信号線1604と電気的に接続される。信号線1600は回路1601を含
む複数の回路を駆動する共通の信号線であり、信号線1604と電気的に接続される。信
号線1605はバッファ1602の出力端子および回路1603の入力端子と電気的に接
続される。

0114

図14において、信号線1604を、図1で示す第1の配線302とし、信号線1600
図1で示す第2の配線303とする。より具体的に説明すると、信号線1604を、メ
モリセル502に含まれる第2のトランジスタ1202のソース電極またはドレイン電極
と同じ工程で作製し、信号線1600を該トランジスタのゲート電極と同じ工程で作製す
るものとする。また、同様に、信号線1605を図1で示す第1の配線302とすること
ができる。

0115

これによって、メモリセル502に含まれる第2のトランジスタ1202のゲート絶縁膜
と、信号線1600と信号線1604との間の層間膜および、信号線1600と信号線1
605との間の層間膜が同じ工程で作製されるため、これらの層間膜の膜厚を薄くするこ
とが可能である。層間膜の膜厚は10nm以上300nm以下、好ましくは10nm以上
100nm以下、さらに好ましくは10nm以上30nm以下とすることができる。

0116

なお、メモリセル502に含まれる第2のトランジスタ1202をトップゲート型のトラ
ンジスタとする場合、図1に示す第1の配線302を、第2のトランジスタ1302のソ
ース電極またはドレイン電極と同じ工程で作製される配線とし、第2の配線303を第2
のトランジスタ1302のゲート電極と同じ工程で作製される配線とするのが好ましい。
第2のトランジスタ1302において、ソース電極またはドレイン電極は、ゲート電極よ
りも薄い膜厚を有するため、第1の配線が段差になることによる第2の配線の断線を防ぐ
ことができるためである。なお、第1の配線(第2のトランジスタ1302のソース電極
またはドレイン電極)の膜厚は、100nm以上150nm以下とするのが好ましい。

0117

以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適
宜組み合わせて用いることができる。

0118

(実施の形態3)
本実施の形態では、開示する発明の一態様に係る半導体装置の構成およびその作製方法
ついて図15乃至図20を参照して説明する。具体的には、記憶装置に搭載可能なメモリ
セルの構成およびその作製方法について説明する。

0119

<半導体装置の断面構成および平面構成
図15は、半導体装置の構成の一例である。図15(A)には、半導体装置の断面を、図
15(B)には、半導体装置の平面を、それぞれ示す。ここで、図15(A)は、図15
(B)のA1−A2およびB1−B2における断面に相当する。図15(A)および図1
5(B)に示す半導体装置は、下部に第1の半導体材料を用いたトランジスタ160を有
し、上部に第2の半導体材料を用いたトランジスタ162を有する。ここで、第1の半導
体材料と第2の半導体材料とは異なる材料とすることが望ましい。例えば、第1の半導体
材料を酸化物半導体以外の半導体材料とし、第2の半導体材料を酸化物半導体とすること
ができる。酸化物半導体以外の半導体材料としては、例えば、シリコン、ゲルマニウム、
シリコンゲルマニウム、炭化シリコン、またはガリウムヒ素等を用いることができ、単結
晶半導体を用いることが好ましい。他に、有機半導体材料などを用いてもよい。このよう
な半導体材料を用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を
用いたトランジスタは、その特性により長時間の電荷保持を可能とする。図15に示す半
導体装置は、メモリセルとして用いることができる。

0120

なお、開示する発明の技術的な本質は、情報を保持するために酸化物半導体のようなオフ
電流を十分に低減することが可能な半導体材料をトランジスタ162に用いる点にあるか
ら、半導体装置に用いられる材料や半導体装置の構造など、半導体装置の具体的な構成を
ここで示すものに限定する必要はない。

0121

図15におけるトランジスタ160は、半導体基板400上の半導体層中に設けられたチ
ネル形成領域134と、チャネル形成領域134を挟むように設けられた不純物領域1
32(ソース領域およびドレイン領域とも記す)と、チャネル形成領域134上に設けら
れたゲート絶縁膜122aと、ゲート絶縁膜122a上にチャネル形成領域134と重畳
するように設けられたゲート電極128aと、を有する。なお、図において、明示的には
ソース電極やドレイン電極を有しない場合があるが、便宜上、このような状態を含めてト
ランジスタと呼ぶ場合がある。また、この場合、トランジスタの接続関係を説明するため
に、ソース領域やドレイン領域を含めてソース電極やドレイン電極と表現することがある
。つまり、本明細書において、ソース電極との記載には、ソース領域が含まれうる。また
、ドレイン電極との記載には、ドレイン領域が含まれうる。

0122

また、半導体基板400上の半導体層中に設けられた不純物領域126には、導電層12
8bが接続されている。ここで、導電層128bは、トランジスタ160のソース電極や
ドレイン電極としても機能する。また、不純物領域132と不純物領域126との間には
、不純物領域130が設けられている。また、トランジスタ160を覆うように絶縁層1
36、絶縁層138、および絶縁層140が設けられている。なお、高集積化を実現する
ためには、図15に示すようにトランジスタ160がサイドウォール絶縁層を有しない構
成とすることが望ましい。一方で、トランジスタ160の特性を重視する場合には、ゲー
ト電極128aの側面にサイドウォール絶縁層を設け、不純物濃度が異なる領域を含む不
純物領域132を設けても良い。

0123

図15におけるトランジスタ162は、絶縁層140などの上に設けられた酸化物半導体
層144と、酸化物半導体層144と電気的に接続されているソース電極(またはドレイ
ン電極)142a、およびドレイン電極(またはソース電極)142bと、酸化物半導体
層144、ソース電極142aおよびドレイン電極142bを覆うゲート絶縁膜146と
、ゲート絶縁膜146上に酸化物半導体層144と重畳するように設けられたゲート電極
148aと、を有する。

0124

ここで、酸化物半導体層144は水素などの不純物が十分に除去されることにより、また
は、十分な酸素が供給されることにより、高純度化されたものであることが望ましい。具
体的には、例えば、酸化物半導体層144の水素濃度は5×1019atoms/cm3
以下、望ましくは5×1018atoms/cm3以下、より望ましくは5×1017a
toms/cm3以下とする。なお、上述の酸化物半導体層144中の水素濃度は、二次
イオン質量分析法SIMS:Secondary Ion Mass Spectro
scopy)で測定されるものである。このように、水素濃度が十分に低減されて高純度
化され、十分な酸素の供給により酸素欠乏に起因するエネルギーギャップ中の欠陥準位
低減された酸化物半導体層144では、キャリア濃度が1×1012/cm3未満、望ま
しくは、1×1011/cm3未満、より望ましくは1.45×1010/cm3未満と
なる。例えば、室温(25℃)でのオフ電流(ここでは、単位チャネル幅(1μm)あた
りの値)は100zA(1zA(ゼプトアンペア)は1×10−21A)以下、望ましく
は10zA以下となる。このように、i型化(真性化)または実質的にi型化された酸化
物半導体を用いることで、極めて優れたオフ電流特性のトランジスタ162を得ることが
できる。

0125

なお、図15のトランジスタ162では、微細化に起因して素子間に生じるリーク電流を
抑制するために、島状に加工された酸化物半導体層144を用いているが、島状に加工さ
れていない構成を採用しても良い。酸化物半導体層を島状に加工しない場合には、加工の
際のエッチングによる酸化物半導体層144の汚染を防止できる。

0126

図15における容量素子164は、ドレイン電極142b、ゲート絶縁膜146、および
導電層148b、とで構成される。すなわち、ドレイン電極142bは、容量素子164
の一方の電極として機能し、導電層148bは、容量素子164の他方の電極として機能
することになる。このような構成とすることにより、十分な容量を確保することができる
。また、酸化物半導体層144とゲート絶縁膜146とを積層させる場合には、ドレイン
電極142bと、導電層148bとの絶縁性を十分に確保することができる。さらに、容
量が不要の場合は、容量素子164を設けない構成とすることもできる。

0127

本実施の形態では、トランジスタ162および容量素子164が、トランジスタ160と
少なくとも一部が重畳するように設けられている。このような平面レイアウトを採用する
ことにより、高集積化を図ることができる。例えば、最小加工寸法をFとして、メモリセ
ルの占める面積を15F2〜25F2とすることが可能である。

0128

トランジスタ162および容量素子164の上には、絶縁層150が設けられている。そ
して、ゲート絶縁膜146および絶縁層150に形成された開口には、配線154が設け
られている。配線154は、メモリセルの一と他のメモリセルとを接続する配線である。
配線154は、ソース電極142aと、導電層128bとを介して、不純物領域126に
接続されている。これにより、トランジスタ160におけるソース領域またはドレイン領
域と、トランジスタ162におけるソース電極142aと、をそれぞれ異なる配線に接続
する場合と比較して、配線の数を削減することができるため、半導体装置の集積度を向上
させることができる。

0129

また、導電層128bを設けることにより、不純物領域126とソース電極142aの接
続する位置と、ソース電極142aと配線154との接続する位置を、重畳して設けるこ
とができる。このような平面レイアウトを採用することにより、コンタクト領域に起因す
素子面積の増大を抑制することができる。つまり、半導体装置の集積度を高めることが
できる。

0130

なお、図15に示す半導体装置において、トランジスタ160を含む層が、図1(A)に
おける素子形成層301に相当する。本実施の形態で示す半導体記憶装置は、図15に図
示するメモリセルと、該メモリセルを駆動するための駆動回路部(図示せず)と、を有し
ている。図1(A)における第1の配線302は、駆動回路部内においてトランジスタ1
62のソース電極142a(ドレイン電極142b)と同じ工程で作製される配線(同層
の配線)に相当する。また、図1(A)における第1の層間膜305は、駆動回路部内に
おいてトランジスタ162のゲート絶縁膜146と同じ工程で作製される絶縁層に相当す
る。なお、ゲート絶縁膜146をパターン形成せずに、第1の層間膜305として用いる
ことも可能である。また、図1(A)における第2の配線303は、駆動回路部内におい
てトランジスタ162のゲート電極148aと同じ工程で作製される配線に相当する。ま
た、図1(A)における第2の層間膜306は、トランジスタ162の絶縁層150と同
じ工程で作製される絶縁層に相当する。なお、絶縁層150をパターン形成せずに、第2
の層間膜306として用いることも可能である。また、図1(A)における第3の配線3
04は、駆動回路部内においてトランジスタ162の配線154と同じ工程で作製される
配線に相当する。

0131

SOI基板の作製方法>
次に、上記半導体装置の作製に用いられるSOI基板の作製方法の一例について、図16
を参照して説明する。

0132

まず、ベース基板として半導体基板400を準備する(図16(A)参照)。半導体基板
400としては、単結晶シリコン基板単結晶ゲルマニウム基板などの半導体基板を用い
ることができる。また、半導体基板として、太陽電池級シリコン(SOG−Si:Sol
ar Grade Silicon)基板などを用いても良い。また、多結晶半導体基板
を用いても良い。太陽電池級シリコンや、多結晶半導体基板などを用いる場合には、単結
晶シリコン基板などを用いる場合と比較して、製造コストを抑制することができる。

0133

なお、半導体基板400に変えて、アルミノシリケートガラスアルミノホウケイ酸ガラ
ス、バリウムホウケイ酸ガラスのような電子工業用に使われる各種ガラス基板、石英基板
セラミック基板サファイア基板が挙げられる。また、窒化シリコン酸化アルミニウ
ムを主成分とした熱膨張係数がシリコンに近いセラミック基板を用いてもよい。

0134

半導体基板400は、その表面をあらかじめ洗浄しておくことが好ましい。具体的には、
半導体基板400に対して、塩酸過酸化水素水混合溶液(HPM)、硫酸過酸化水素水
溶液(SPM)、アンモニア過酸化水素水混合溶液(APM)、希フッ酸(DHF)等
を用いて洗浄を行うのが好ましい。

0135

次に、ボンド基板を準備する。ここでは、ボンド基板として単結晶半導体基板410を用
いる(図16(B)参照)。なお、ここでは、ボンド基板として単結晶のものを用いるが
、ボンド基板の結晶性を単結晶に限る必要はない。

0136

単結晶半導体基板410としては、例えば、単結晶シリコン基板、単結晶ゲルマニウム基
板、単結晶シリコンゲルマニウム基板など、第14族元素でなる単結晶半導体基板を用い
ることができる。また、ガリウムヒ素やインジウムリン等の化合物半導体基板を用いるこ
ともできる。市販のシリコン基板としては、直径5インチ(125mm)、直径6インチ
(150mm)、直径8インチ(200mm)、直径12インチ(300mm)、直径1
6インチ(400mm)サイズの円形のものが代表的である。なお、単結晶半導体基板4
10の形状は円形に限らず、例えば、矩形等に加工したものであっても良い。また、単結
晶半導体基板410は、CZ(チョクラスキー)法やFZ(フローティングゾーン)法
を用いて作製することができる。

0137

単結晶半導体基板410の表面には酸化膜412を形成する(図16(C)参照)。なお
汚染物除去の観点から、酸化膜412の形成前に、塩酸過酸化水素水混合溶液(HPM
)、硫酸過酸化水素水混合溶液(SPM)、アンモニア過酸化水素水混合溶液(APM)
、希フッ酸(DHF)、FPM(フッ酸、過酸化水素水、純水の混合液)等を用いて単結
晶半導体基板410の表面を洗浄しておくことが好ましい。希フッ酸とオゾン水を交互に
吐出して洗浄してもよい。

0138

酸化膜412は、例えば、酸化シリコン膜酸化窒化シリコン膜等を単層で、または積層
させて形成することができる。上記酸化膜412の作製方法としては、熱酸化法CV
法、スパッタリング法などがある。また、CVD法を用いて酸化膜412を形成する場合
、良好な貼り合わせを実現するためには、テトラエトキシシラン略称;TEOS:化学
式Si(OC2H5)4)等の有機シランを用いて酸化シリコン膜を形成することが好ま
しい。

0139

本実施の形態では、単結晶半導体基板410に熱酸化処理を行うことにより酸化膜412
(ここでは、SiOx膜)を形成する。熱酸化処理は、酸化性雰囲気中にハロゲンを添加
して行うことが好ましい。

0140

例えば、塩素(Cl)が添加された酸化性雰囲気中で単結晶半導体基板410に熱酸化
理を行うことにより、塩素酸化された酸化膜412を形成することができる。この場合、
酸化膜412は、塩素原子を含有する膜となる。このような塩素酸化により、外因性の不
純物である重金属(例えば、Fe、Cr、Ni、Mo等)を捕集して金属の塩化物を形成
し、これを外方に除去して単結晶半導体基板410の汚染を低減させることができる。

0141

なお、酸化膜412に含有させるハロゲン原子は塩素原子に限られない。酸化膜412に
フッ素原子を含有させてもよい。単結晶半導体基板410表面をフッ素酸化する方法と
しては、HF溶液に浸漬させた後に酸化性雰囲気中で熱酸化処理を行う方法や、NF3を
酸化性雰囲気に添加して熱酸化処理を行う方法などがある。

0142

次に、イオン電界加速して単結晶半導体基板410に照射し、添加することで、単結
晶半導体基板410の所定の深さに結晶構造が損傷した脆化領域414を形成する(図1
6(D)参照)。

0143

脆化領域414が形成される領域の深さは、イオンの運動エネルギー、イオンの質量と電
荷、イオンの入射角などによって調節することができる。また、脆化領域414は、イオ
ンの平均侵入深さとほぼ同じ深さの領域に形成される。このため、イオンを添加する深さ
で、単結晶半導体基板410から分離される単結晶半導体層の厚さを調節することができ
る。例えば、単結晶半導体層の厚さが、10nm以上500nm以下、好ましくは50n
m以上200nm以下程度となるように平均侵入深さを調節すれば良い。

0144

当該イオンの照射処理は、イオンドーピング装置イオン注入装置を用いて行うことがで
きる。イオンドーピング装置の代表例としては、プロセスガスプラズマ励起して生成さ
れた全てのイオン種被処理体に照射する非質量分離型の装置がある。当該装置では、プ
ラズマ中のイオン種を質量分離しないで被処理体に照射することになる。これに対して、
イオン注入装置は質量分離型の装置である。イオン注入装置では、プラズマ中のイオン種
を質量分離し、ある特定の質量のイオン種を被処理体に照射する。

0145

本実施の形態では、イオンドーピング装置を用いて、水素を単結晶半導体基板410に添
加する例について説明する。ソースガスとしては水素を含むガスを用いる。照射するイオ
ンについては、H3+の比率を高くすると良い。具体的には、H+、H2+、H3+の総
量に対してH3+の割合が50%以上(より好ましくは80%以上)となるようにする。
H3+の割合を高めることで、イオン照射の効率を向上させることができる。

0146

なお、添加するイオンは水素に限定されない。ヘリウムなどのイオンを添加しても良い。
また、添加するイオンは一種類に限定されず、複数種類のイオンを添加しても良い。例え
ば、イオンドーピング装置を用いて水素とヘリウムとを同時に照射する場合には、異なる
工程で照射する場合と比較して工程数を低減することができると共に、後の単結晶半導体
層の表面荒れを抑えることが可能である。

0147

なお、イオンドーピング装置を用いて脆化領域414を形成する場合には、重金属も同時
に添加されるおそれがあるが、ハロゲン原子を含有する酸化膜412を介してイオンの照
射を行うことによって、これら重金属による単結晶半導体基板410の汚染を防ぐことが
できる。

0148

次に、半導体基板400と、単結晶半導体基板410とを対向させ、酸化膜412を介し
密着させる。これにより、半導体基板400と、単結晶半導体基板410とが貼り合わ
される(図16(E)参照)。なお、単結晶半導体基板410と貼り合わせる半導体基板
400の表面に酸化膜または窒化膜を成膜してもよい。

0149

貼り合わせの際には、半導体基板400または単結晶半導体基板410の一箇所に、0.
001N/cm2以上100N/cm2以下、例えば、1N/cm2以上20N/cm2
以下の圧力を加えることが望ましい。圧力を加えて、貼り合わせ面を接近、密着させると
、密着させた部分において半導体基板400と酸化膜412の接合が生じ、当該部分を始
点として自発的な接合がほぼ全面におよぶ。この接合には、ファンデルワールス力や水素
結合が作用しており、常温で行うことができる。

0150

なお、単結晶半導体基板410と半導体基板400とを貼り合わせる前には、貼り合わせ
に係る表面につき、表面処理を行うことが好ましい。表面処理を行うことで、単結晶半導
体基板410と半導体基板400との界面での接合強度を向上させることができる。

0151

表面処理としては、ウェット処理ドライ処理、またはウェット処理とドライ処理の組み
合わせ、を用いることができる。また、異なるウェット処理どうしを組み合わせて用いて
も良いし、異なるドライ処理どうしを組み合わせて用いても良い。

0152

なお、貼り合わせの後には、接合強度を増加させるための熱処理を行ってもよい。この熱
処理の温度は、脆化領域414における分離が生じない温度(例えば、室温以上400℃
未満)とする。また、この温度範囲で加熱しながら、半導体基板400と酸化膜412と
を接合させてもよい。上記熱処理には、拡散炉抵抗加熱炉などの加熱炉RTA(瞬間
熱アニール、Rapid Thermal Anneal)装置、マイクロ波加熱装置
どを用いることができる。なお、上記温度条件はあくまで一例に過ぎず、開示する発明の
一態様がこれに限定して解釈されるものではない。

0153

次に、熱処理を行うことにより、単結晶半導体基板410を脆化領域において分離して、
半導体基板400上に、酸化膜412を介して単結晶半導体層416を形成する(図16
(F)参照)。

0154

なお、上記分離の際の熱処理温度は、できる限り低いものであることが望ましい。分離の
際の温度が低いほど、単結晶半導体層416の表面荒れを抑制できるためである。具体的
には、例えば、上記分離の際の熱処理温度は、300℃以上600℃以下とすればよく、
400℃以上500℃以下とすると、より効果的である。

0155

なお、単結晶半導体基板410を分離した後には、単結晶半導体層416に対して、50
0℃以上の温度で熱処理を行い、単結晶半導体層416中に残存する水素の濃度を低減さ
せてもよい。

0156

次に、単結晶半導体層416の表面にレーザー光を照射することによって、表面の平坦性
を向上させ、かつ欠陥を低減させた単結晶半導体層418を形成する(図16(G)参照
)。なお、レーザー光の照射処理に代えて、熱処理を行っても良い。

0157

なお、本実施の形態においては、単結晶半導体層416の分離に係る熱処理の直後に、レ
ーザー光の照射処理を行っているが、本発明の一態様はこれに限定して解釈されない。単
結晶半導体層416の分離に係る熱処理の後にエッチング処理を施して、単結晶半導体層
416表面の欠陥が多い領域を除去してから、レーザー光の照射処理を行っても良いし、
単結晶半導体層416表面の平坦性を向上させてからレーザー光の照射処理を行ってもよ
い。なお、上記エッチング処理としては、ウェットエッチングドライエッチングのいず
れを用いてもよい。また、本実施の形態においては、上述のようにレーザー光を照射した
後、単結晶半導体層416の膜厚を小さくする薄膜化工程を行ってもよい。単結晶半導体
層416の薄膜化には、ドライエッチングまたはウェットエッチングの一方、または双方
を用いればよい。

0158

以上の工程により、良好な特性の単結晶半導体層418を有するSOI基板を得ることが
できる(図16(G)参照)。

0159

<半導体装置の作製方法>
次に、上記のSOI基板を用いた半導体装置の作製方法について、図17乃至図20を参
照して説明する。

0160

<下部のトランジスタの作製方法>
はじめに下部のトランジスタ160の作製方法について、図17および図18を参照して
説明する。なお、図17および図18は、図16に示す方法で作成したSOI基板の一部
であって、図15(A)に示す下部のトランジスタに相当する断面工程図である。

0161

まず、単結晶半導体層418を島状に加工して、半導体層120を形成する(図17(A
)参照)。なお、この工程の前後において、トランジスタのしきい値電圧を制御するため
に、n型の導電性を付与する不純物元素や、p型の導電性を付与する不純物元素を半導体
層に添加してもよい。半導体がシリコンの場合、n型の導電性を付与する不純物元素とし
ては、例えば、リンや砒素などを用いることができる。また、p型の導電性を付与する不
純物元素としては、例えば、硼素アルミニウムガリウムなどを用いることができる。

0162

次に、半導体層120を覆うように絶縁層122を形成する(図17(B)参照)。絶縁
層122は、後にゲート絶縁膜となるものである。絶縁層122は、例えば、半導体層1
20表面の熱処理(熱酸化処理や熱窒化処理など)によって形成することができる。熱処
理に代えて、高密度プラズマ処理を適用しても良い。高密度プラズマ処理は、例えば、H
e、Ar、Kr、Xeなどの希ガス、酸素、酸化窒素アンモニア窒素、水素などのう
ちいずれかの混合ガスを用いて行うことができる。もちろん、CVD法やスパッタリング
法等を用いて絶縁層を形成しても良い。当該絶縁層122は、酸化シリコン、酸化窒化シ
リコン、窒化シリコン、酸化ハフニウム酸化アルミニウム酸化タンタル、酸化イット
リウム、ハフニウムシリケート(HfSixOy(x>0、y>0))、窒素が添加され
たハフニウムシリケート(HfSixOy(x>0、y>0))、窒素が添加されたハフ
ニウムアルミネート(HfAlxOy(x>0、y>0))等を含む単層構造または積層
構造とすることが望ましい。また、絶縁層122の厚さは、例えば、1nm以上100n
m以下、好ましくは10nm以上50nm以下とすることができる。本実施の形態では、
プラズマCVD法を用いて、酸化シリコンを含む絶縁層を単層で形成することとする。

0163

次に、絶縁層122上にマスク124を形成し、一導電性を付与する不純物元素を半導体
層120に添加して、不純物領域126を形成する(図17(C)参照)。なお、ここで
は、不純物元素を添加した後、マスク124は除去する。

0164

次に、絶縁層122上にマスクを形成し、絶縁層122が不純物領域126と重畳する領
域の一部を除去することにより、ゲート絶縁膜122aを形成する(図17(D)参照)
。絶縁層122の除去方法として、ウェットエッチングまたはドライエッチングなどのエ
チング処理を用いることができる。

0165

次に、ゲート絶縁膜122a上にゲート電極(これと同じ層で形成される配線を含む)を
形成するための導電層を形成し、当該導電層を加工して、ゲート電極128aおよび導電
層128bを形成する(図17(E)参照)。

0166

ゲート電極128aおよび導電層128bに用いる導電層としては、アルミニウムや銅、
チタンタンタルタングステン等の金属材料を用いて形成することができる。また、多
結晶シリコンなどの半導体材料を用いて、導電材料を含む層を形成しても良い。形成方法
も特に限定されず、蒸着法、CVD法、スパッタリング法、スピンコート法などの各種成
膜方法を用いることができる。また、導電層の加工は、レジストマスクを用いたエッチ
グによって行うことができる。

0167

次に、ゲート電極128aおよび導電層128bをマスクとして、一導電型を付与する不
純物元素を半導体層に添加して、チャネル形成領域134、不純物領域132、および不
純物領域130を形成する(図18(A)参照)。例えば、n型トランジスタを形成する
ためには、リン(P)やヒ素(As)などの不純物元素を添加すればよく、p型トランジ
スタを形成するためには、硼素(B)やアルミニウム(Al)などの不純物元素を添加す
ればよい。ここで、添加される不純物元素の濃度は適宜設定することができる。また、不
純物元素を添加した後には、活性化のための熱処理を行う。ここで、不純物領域の濃度は
、不純物領域126、不純物領域132、不純物領域130の順に高くなる。

0168

次に、ゲート絶縁膜122a、ゲート電極128a、導電層128bを覆うように、絶縁
層136、絶縁層138および絶縁層140を形成する(図18(B)参照)。

0169

絶縁層136、絶縁層138、絶縁層140は、酸化シリコン、酸化窒化シリコン、窒化
酸化シリコン、窒化シリコン、酸化アルミニウム等の無機絶縁材料を含む材料を用いて形
成することができる。特に、絶縁層136、絶縁層138、絶縁層140に誘電率の低い
(low−k)材料を用いることで、各種電極や配線の重なりに起因する容量を十分に低
減することが可能になるため好ましい。なお、絶縁層136、絶縁層138、絶縁層14
0には、これらの材料を用いた多孔性の絶縁層を適用しても良い。多孔性の絶縁層では、
密度の高い絶縁層と比較して誘電率が低下するため、電極や配線に起因する容量をさらに
低減することが可能である。また、絶縁層136や絶縁層138、絶縁層140は、ポリ
イミドアクリル等の有機絶縁材料を用いて形成することも可能である。本実施の形態で
は、絶縁層136として酸化窒化シリコン、絶縁層138として窒化酸化シリコン、絶縁
層140として酸化シリコンを用いる場合について説明する。なお、ここでは、絶縁層1
36、絶縁層138および絶縁層140の積層構造としているが、開示する発明の一態様
はこれに限定されない。1層または2層としても良いし、4層以上の積層構造としても良
い。

0170

次に、絶縁層138および絶縁層140にCMP(化学的機械研磨)処理やエッチング処
理を行うことにより、絶縁層138および絶縁層140を平坦化する(図18(C)参照
)。ここでは、絶縁層138が一部露出されるまで、CMP処理を行う。絶縁層138に
窒化酸化シリコンを用い、絶縁層140に酸化シリコンを用いた場合、絶縁層138はエ
ッチングストッパとして機能する。

0171

次に、絶縁層138および絶縁層140にCMP処理やエッチング処理を行うことにより
、ゲート電極128aおよび導電層128bの上面を露出させる(図18(D)参照)。
ここでは、ゲート電極128aおよび導電層128bが一部露出されるまで、エッチング
処理を行う。当該エッチング処理は、ドライエッチングを用いることが好適であるが、ウ
ェットエッチングを用いてもよい。ゲート電極128aおよび導電層128bの一部を露
出させる工程において、後に形成されるトランジスタ162の特性を向上させるために、
絶縁層136、絶縁層138、絶縁層140の表面は可能な限り平坦にしておくことが好
ましい。

0172

以上の工程により、下部のトランジスタ160を形成することができる(図18(D)参
照)。

0173

なお、上記の各工程の前後には、さらに電極や配線、半導体層、絶縁層などを形成する工
程を含んでいても良い。例えば、配線の構造として、絶縁層および導電層の積層構造でな
多層配線構造を採用して、高度に集積化した半導体装置を実現することも可能である。

0174

<上部のトランジスタの作製方法>
次に、上部のトランジスタ162の作製方法について、図19および図20を参照して説
明する。

0175

まず、ゲート電極128a、導電層128b、絶縁層136、絶縁層138、絶縁層14
0などの上に酸化物半導体層を形成し、当該酸化物半導体層を加工して、酸化物半導体層
144を形成する(図19(A)参照)。なお、酸化物半導体層を形成する前に、絶縁層
136、絶縁層138、絶縁層140の上に、下地として機能する絶縁層を設けても良い
。当該絶縁層は、スパッタリング法をはじめとするPVD法やプラズマCVD法などのC
VD法などを用いて形成することができる。

0176

用いる酸化物半導体としては、少なくともインジウム(In)あるいは亜鉛(Zn)を含
むことが好ましい。特にInとZnを含むことが好ましい。また、該酸化物半導体を用い
たトランジスタの電気特性のばらつきを減らすためのスタビライザーとして、それらに加
えてガリウム(Ga)を有することが好ましい。また、スタビライザーとしてスズ(Sn
)を有することが好ましい。また、スタビライザーとしてハフニウム(Hf)を有するこ
とが好ましい。また、スタビライザーとしてアルミニウム(Al)を有することが好まし
い。

0177

また、他のスタビライザーとして、ランタノイドである、ランタン(La)、セリウム
Ce)、プラセオジム(Pr)、ネオジム(Nd)、サマリウム(Sm)、ユウロピウム
(Eu)、ガドリニウム(Gd)、テルビウム(Tb)、ジスプロシウム(Dy)、ホル
ミウム(Ho)、エルビウム(Er)、ツリウム(Tm)、イッテルビウム(Yb)、ル
テチウム(Lu)のいずれか一種あるいは複数種を有してもよい。

0178

例えば、酸化物半導体として、酸化インジウム酸化スズ酸化亜鉛二元系金属の酸化
物であるIn−Zn系酸化物、Sn−Zn系酸化物、Al−Zn系酸化物、Zn−Mg系
酸化物、Sn−Mg系酸化物、In−Mg系酸化物、In−Ga系酸化物、三元系金属の
酸化物であるIn−Ga−Zn系酸化物(IGZOとも表記する)、In−Al−Zn系
酸化物、In−Sn−Zn系酸化物、Sn−Ga−Zn系酸化物、Al−Ga−Zn系酸
化物、Sn−Al−Zn系酸化物、In−Hf−Zn系酸化物、In−La−Zn系酸化
物、In−Ce−Zn系酸化物、In−Pr−Zn系酸化物、In−Nd−Zn系酸化物
、In−Sm−Zn系酸化物、In−Eu−Zn系酸化物、In−Gd−Zn系酸化物、
In−Tb−Zn系酸化物、In−Dy−Zn系酸化物、In−Ho−Zn系酸化物、I
n−Er−Zn系酸化物、In−Tm−Zn系酸化物、In−Yb−Zn系酸化物、In
−Lu−Zn系酸化物、四元系金属の酸化物であるIn−Sn−Ga−Zn系酸化物、I
n−Hf−Ga−Zn系酸化物、In−Al−Ga−Zn系酸化物、In−Sn−Al−
Zn系酸化物、In−Sn−Hf−Zn系酸化物、In−Hf−Al−Zn系酸化物を用
いることができる。

0179

なお、ここで、例えば、In−Ga−Zn系酸化物とは、InとGaとZnを主成分とし
て有する酸化物という意味であり、InとGaとZnの比率は問わない。また、InとG
aとZn以外の金属元素が入っていてもよい。

0180

また、酸化物半導体として、InMO3(ZnO)m(m>0、且つ、mは整数でない)
で表記される材料を用いてもよい。なお、Mは、Ga、Fe、Mn及びCoから選ばれた
一の金属元素または複数の金属元素を示す。また、酸化物半導体として、In3SnO5
(ZnO)n(n>0、且つ、nは整数)で表記される材料を用いてもよい。

0181

例えば、In:Ga:Zn=1:1:1(=1/3:1/3:1/3)あるいはIn:G
a:Zn=2:2:1(=2/5:2/5:1/5)の原子数比のIn−Ga−Zn系酸
化物やその組成の近傍の酸化物を用いることができる。あるいは、In:Sn:Zn=1
:1:1(=1/3:1/3:1/3)、In:Sn:Zn=2:1:3(=1/3:1
/6:1/2)あるいはIn:Sn:Zn=2:1:5(=1/4:1/8:5/8)の
原子数比のIn−Sn−Zn系酸化物やその組成の近傍の酸化物を用いるとよい。

0182

しかし、これらに限られず、必要とする半導体特性(移動度、しきい値、ばらつき等)に
応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キ
リア濃度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間結合距離、密度
等を適切なものとすることが好ましい。

0183

例えば、In−Sn−Zn系酸化物では比較的容易に高い移動度が得られる。しかしなが
ら、In−Ga−Zn系酸化物でも、バルク内欠陥密度を低減することにより移動度を上
げることができる。

0184

なお、例えば、In、Ga、Znの原子数比がIn:Ga:Zn=a:b:c(a+b+
c=1)である酸化物の組成が、原子数比がIn:Ga:Zn=A:B:C(A+B+C
=1)の酸化物の組成の近傍であるとは、a、b、cが、(a—A)2+(b—B)2+
(c—C)2≦r2を満たすことを言い、rは、例えば、0.05とすればよい。他の酸
化物でも同様である。

0185

酸化物半導体は単結晶でも、非単結晶でもよい。後者の場合、アモルファスでも、多結晶
でもよい。また、アモルファス中に結晶性を有する部分を含む構造でも、非アモルファス
でもよい。

0186

アモルファス状態の酸化物半導体は、比較的容易に平坦な表面を得ることができるため、
これを用いてトランジスタを作製した際の界面散乱を低減でき、比較的容易に、比較的高
い移動度を得ることができる。

0187

また、結晶性を有する酸化物半導体では、よりバルク内欠陥を低減することができ、表面
の平坦性を高めればアモルファス状態の酸化物半導体以上の移動度を得ることができる。
表面の平坦性を高めるためには、平坦な表面上に酸化物半導体を形成することが好ましく
、具体的には、平均面粗さ(Ra)が1nm以下、好ましくは0.3nm以下、より好ま
しくは0.1nm以下の表面上に形成するとよい。

0188

なお、Raは、JIS B0601で定義されている中心線平均粗さを面に対して適用で
きるよう三次元拡張したものであり、「基準面から指定面までの偏差の絶対値を平均し
た値」と表現でき、以下の式にて定義される。

0189

0190

なお、上記において、S0は、測定面(座標(x1,y1)(x1,y2)(x2,y1
)(x2,y2)で表される4点によって囲まれる長方形の領域)の面積を指し、Z0は
測定面の平均高さを指す。Raは原子間力顕微鏡AFM:Atomic Force
Microscope)にて評価可能である。

0191

本実施の形態では、c軸配向し、かつab面、表面または界面の方向から見て三角形状ま
たは六角形状の原子配列を有し、c軸においては金属原子が層状または金属原子と酸素原
子とが層状に配列しており、ab面においてはa軸またはb軸の向きが異なる(c軸を中
心に回転した)結晶(CAAC:C Axis Aligned Crystalともい
う。)を含む酸化物について説明する。

0192

CAACを含む酸化物とは、広義に、非単結晶であって、そのab面に垂直な方向から見
て、三角形、六角形、正三角形または正六角形の原子配列を有し、かつc軸方向に垂直な
方向から見て、金属原子が層状、または金属原子と酸素原子が層状に配列した相を含む酸
化物をいう。

0193

CAACは単結晶ではないが、非晶質のみから形成されているものでもない。また、CA
ACは結晶化した部分(結晶部分)を含むが、1つの結晶部分と他の結晶部分の境界を明
確に判別できないこともある。

0194

CAACに酸素が含まれる場合、酸素の一部は窒素で置換されてもよい。また、CAAC
を構成する個々の結晶部分のc軸は一定の方向(例えば、CAACを支持する基板面、C
AACの表面などに垂直な方向)に揃っていてもよい。または、CAACを構成する個々
の結晶部分のab面の法線は一定の方向(例えば、CAACを支持する基板面、CAAC
の表面などに垂直な方向)を向いていてもよい。

0195

CAACは、その組成などに応じて、導体であったり、半導体であったり、絶縁体であっ
たりする。また、その組成などに応じて、可視光に対して透明であったり不透明であった
りする。

0196

このようなCAACの例として、膜状に形成され、膜表面または支持する基板面に垂直な
方向から観察すると三角形または六角形の原子配列が認められ、かつその膜断面を観察す
ると金属原子または金属原子および酸素原子(または窒素原子)の層状配列が認められる
結晶を挙げることもできる。

0197

CAACに含まれる結晶構造の一例について図24乃至図26を用いて詳細に説明する。
なお、特に断りがない限り、図24乃至図26は上方向をc軸方向とし、c軸方向と直交
する面をab面とする。なお、単に上半分、下半分という場合、ab面を境にした場合の
上半分、下半分をいう。

0198

図24(A)に、1個の6配位のInと、Inに近接の6個の4配位の酸素原子(以下4
配位のO)と、を有する構造を示す。ここでは、金属原子が1個に対して、近接の酸素原
子のみ示した構造を小グループと呼ぶ。図24(A)の構造は、八面体構造をとるが、簡
単のため平面構造で示している。なお、図24(A)の上半分および下半分にはそれぞれ
3個ずつ4配位のOがある。図24(A)に示す小グループは電荷が0である。

0199

図24(B)に、1個の5配位のGaと、Gaに近接の3個の3配位の酸素原子(以下3
配位のO)と、Gaに近接の2個の4配位のOと、を有する構造を示す。3配位のOは、
いずれもab面に存在する。図24(B)の上半分および下半分にはそれぞれ1個ずつ4
配位のOがある。また、Inも5配位をとるため、図24(B)に示す構造をとりうる。
図24(B)に示す小グループは電荷が0である。

0200

図24(C)に、1個の4配位のZnと、Znに近接の4個の4配位のOと、を有する構
造を示す。図24(C)の上半分には1個の4配位のOがあり、下半分には3個の4配位
のOがある。または、図24(C)の上半分に3個の4配位のOがあり、下半分に1個の
4配位のOがあってもよい。図24(C)に示す小グループは電荷が0である。

0201

図24(D)に、1個の6配位のSnと、Snに近接の6個の4配位のOと、を有する構
造を示す。図24(D)の上半分には3個の4配位のOがあり、下半分には3個の4配位
のOがある。図24(D)に示す小グループは電荷が+1となる。

0202

図24(E)に、2個のZnを含む小グループを示す。図24(E)の上半分には1個の
4配位のOがあり、下半分には1個の4配位のOがある。図24(E)に示す小グループ
は電荷が−1となる。

0203

ここでは、複数の小グループの集合体を中グループと呼び、複数の中グループの集合体を
大グループユニットセルともいう。)と呼ぶ。

0204

ここで、これらの小グループ同士が結合する規則について説明する。図24(A)に示す
6配位のInの上半分の3個のOは、下方向にそれぞれ3個の近接Inを有し、下半分の
3個のOは、上方向にそれぞれ3個の近接Inを有する。5配位のGaの上半分の1個の
Oは、下方向に1個の近接Gaを有し、下半分の1個のOは、上方向に1個の近接Gaを
有する。4配位のZnの上半分の1個のOは、下方向に1個の近接Znを有し、下半分の
3個のOは、上方向にそれぞれ3個の近接Znを有する。このように、金属原子の上方向
の4配位のOの数と、そのOの下方向にある近接金属原子の数は等しく、同様に金属原子
の下方向の4配位のOの数と、そのOの上方向にある近接金属原子の数は等しい。Oは4
配位なので、下方向にある近接金属原子の数と、上方向にある近接金属原子の数の和は4
になる。したがって、金属原子の上方向にある4配位のOの数と、別の金属原子の下方向
にある4配位のOの数との和が4個のとき、金属原子を有する二種の小グループ同士は結
合することができる。例えば、6配位の金属原子(InまたはSn)が下半分の4配位の
Oを介して結合する場合、4配位のOが3個であるため、5配位の金属原子(Gaまたは
In)、または4配位の金属原子(Zn)のいずれかと結合することになる。

0205

これらの配位数を有する金属原子は、c軸方向において、4配位のOを介して結合する。
また、このほかにも、層構造の合計の電荷が0となるように複数の小グループが結合して
中グループを構成する。

0206

図25(A)に、In−Sn−Zn−O系の層構造を構成する中グループのモデル図を示
す。図25(B)に、3つの中グループで構成される大グループを示す。なお、図25
C)は、図25(B)の層構造をc軸方向から観察した場合の原子配列を示す。

0207

図25(A)においては、簡単のため、3配位のOは省略し、4配位のOは個数のみ示し
、例えば、Snの上半分および下半分にはそれぞれ3個ずつ4配位のOがあることを丸枠
の3として示している。同様に、図25(A)において、Inの上半分および下半分には
それぞれ1個ずつ4配位のOがあり、丸枠の1として示している。また、同様に、図25
(A)において、下半分には1個の4配位のOがあり、上半分には3個の4配位のOがあ
るZnと、上半分には1個の4配位のOがあり、下半分には3個の4配位のOがあるZn
とを示している。

0208

図25(A)において、In−Sn−Zn−O系の層構造を構成する中グループは、上か
ら順に4配位のOが3個ずつ上半分および下半分にあるSnが、4配位のOが1個ずつ上
半分および下半分にあるInと結合し、そのInが、上半分に3個の4配位のOがあるZ
nと結合し、そのZnの下半分の1個の4配位のOを介して4配位のOが3個ずつ上半分
および下半分にあるInと結合し、そのInが、上半分に1個の4配位のOがあるZn2
個からなる小グループと結合し、この小グループの下半分の1個の4配位のOを介して4
配位のOが3個ずつ上半分および下半分にあるSnと結合している構成である。この中グ
ループが複数結合して大グループを構成する。

0209

ここで、3配位のOおよび4配位のOの場合、結合1本当たりの電荷はそれぞれ−0.6
67、−0.5と考えることができる。例えば、In(6配位または5配位)、Zn(4
配位)、Sn(5配位または6配位)の電荷は、それぞれ+3、+2、+4である。従っ
て、Snを含む小グループは電荷が+1となる。そのため、Snを含む層構造を形成する
ためには、電荷+1を打ち消す電荷−1が必要となる。電荷−1をとる構造として、図2
4(E)に示すように、2個のZnを含む小グループが挙げられる。例えば、Snを含む
小グループが1個に対し、2個のZnを含む小グループが1個あれば、電荷が打ち消され
るため、層構造の合計の電荷を0とすることができる。

0210

具体的には、図25(B)に示した大グループが繰り返されることで、In−Sn−Zn
−O系の結晶(In2SnZn3O8)を得ることができる。なお、得られるIn−Sn
−Zn−O系の層構造は、In2SnZn2O7(ZnO)m(mは0または自然数。)
とする組成式で表すことができる。

0211

また、このほかにも、四元系金属の酸化物であるIn−Sn−Ga−Zn系酸化物や、三
元系金属の酸化物であるIn−Ga−Zn系酸化物(IGZOとも表記する。)、In−
Al−Zn系酸化物、Sn−Ga−Zn系酸化物、Al−Ga−Zn系酸化物、Sn−A
l−Zn系酸化物や、In−Hf−Zn系酸化物、In−La−Zn系酸化物、In−C
e−Zn系酸化物、In−Pr−Zn系酸化物、In−Nd−Zn系酸化物、In−Sm
−Zn系酸化物、In−Eu−Zn系酸化物、In−Gd−Zn系酸化物、In−Tb−
Zn系酸化物、In−Dy−Zn系酸化物、In−Ho−Zn系酸化物、In−Er−Z
n系酸化物、In−Tm−Zn系酸化物、In−Yb−Zn系酸化物、In−Lu−Zn
系酸化物や、二元系金属の酸化物であるIn−Zn系酸化物、Sn−Zn系酸化物、Al
−Zn系酸化物、Zn−Mg系酸化物、Sn−Mg系酸化物、In−Mg系酸化物や、I
n−Ga系酸化物などを用いた場合も同様である。

0212

例えば、図26(A)に、In−Ga−Zn−O系の層構造を構成する中グループのモデ
ル図を示す。

0213

図26(A)において、In−Ga−Zn−O系の層構造を構成する中グループは、上か
ら順に4配位のOが3個ずつ上半分および下半分にあるInが、4配位のOが1個上半分
にあるZnと結合し、そのZnの下半分の3個の4配位のOを介して、4配位のOが1個
ずつ上半分および下半分にあるGaと結合し、そのGaの下半分の1個の4配位のOを介
して、4配位のOが3個ずつ上半分および下半分にあるInと結合している構成である。
この中グループが複数結合して大グループを構成する。

0214

図26(B)に3つの中グループで構成される大グループを示す。なお、図26(C)は
図26(B)の層構造をc軸方向から観察した場合の原子配列を示している。

0215

ここで、In(6配位または5配位)、Zn(4配位)、Ga(5配位)の電荷は、それ
ぞれ+3、+2、+3であるため、In、ZnおよびGaのいずれかを含む小グループは
、電荷が0となる。そのため、これらの小グループの組み合わせであれば中グループの合
計の電荷は常に0となる。

0216

また、In−Ga−Zn−O系の層構造を構成する中グループは、図26(A)に示した
中グループに限定されず、In、Ga、Znの配列が異なる中グループを組み合わせた大
グループも取りうる。

0217

また、In−Sn−Zn系酸化物は、ITZOと呼ぶことができ、用いるターゲットの組
成比は、In:Sn:Znが原子数比で、1:2:2、2:1:3、1:1:1、または
20:45:35などとなる酸化物ターゲットを用いる。

0218

また、酸化物半導体としてIn−Zn−O系の材料を用いる場合、用いるターゲットの組
成比は、原子数比で、In:Zn=50:1〜1:2(モル数比換算するとIn2O3
:ZnO=25:1〜1:4)、好ましくはIn:Zn=20:1〜1:1(モル数比に
換算するとIn2O3:ZnO=10:1〜1:2)、さらに好ましくはIn:Zn=1
5:1〜1.5:1(モル数比に換算するとIn2O3:ZnO=15:2〜3:4)と
する。例えば、In−Zn−O系酸化物半導体の形成に用いるターゲットは、原子数比が
In:Zn:O=X:Y:Zのとき、Z>1.5X+Yとする。

0219

また、酸化物半導体層の厚さは、3nm以上30nm以下とするのが望ましい。酸化物半
導体層を厚くしすぎると(例えば、膜厚を50nm以上)、トランジスタがノーマリーオ
ンとなってしまう恐れがあるためである。

0220

酸化物半導体層は、水素、水、水酸基又は水素化物などの不純物が混入しにくい方法で作
製するのが望ましい。例えば、スパッタリング法などを用いて作製することができる。

0221

本実施の形態では、酸化物半導体層を、In−Ga−Zn−O系の酸化物ターゲットを用
いたスパッタリング法により形成する。

0222

In−Ga−Zn−O系の酸化物ターゲットとしては、例えば、組成比として、In2O
3:Ga2O3:ZnO=1:1:1[mol数比]の酸化物ターゲットを用いることが
できる。なお、ターゲットの材料および組成を上述に限定する必要はない。例えば、In
2O3:Ga2O3:ZnO=1:1:2[mol数比]の組成比の酸化物ターゲットを
用いることもできる。

0223

酸化物ターゲットの充填率は、90%以上100%以下、好ましくは95%以上99.9
%以下とする。充填率の高い酸化物ターゲットを用いることにより、成膜した酸化物半導
体層を緻密な膜とすることができるためである。

0224

成膜の雰囲気は、希ガス(代表的にはアルゴン)雰囲気下、酸素雰囲気下、または、希ガ
スと酸素の混合雰囲気下などとすればよい。また、酸化物半導体層への水素、水、水酸基
、水素化物などの混入を防ぐために、水素、水、水酸基、水素化物などの不純物が十分に
除去された高純度ガスを用いた雰囲気とすることが望ましい。

0225

例えば、酸化物半導体層は、次のように形成することができる。

0226

まず、減圧状態に保持された成膜室内に基板を保持し、基板温度が、200℃を超えて5
00℃以下、好ましくは300℃を超えて500℃以下、より好ましくは350℃以上4
50℃以下となるように加熱する。

0227

次に、成膜室内の残留水分を除去しつつ、水素、水、水酸基、水素化物などの不純物が十
分に除去された高純度ガスを導入し、上記ターゲットを用いて基板上に酸化物半導体層を
成膜する。成膜室内の残留水分を除去するためには、排気手段として、クライオポンプ
イオンポンプ、チタンサブリメーションポンプなどの吸着型真空ポンプを用いることが
望ましい。また、排気手段は、ターボポンプコールドトラップを加えたものであっても
よい。クライオポンプを用いて排気した成膜室は、例えば、水素、水、水酸基または水素
化物などの不純物(より好ましくは炭素原子を含む化合物も)などが除去されているため
、当該成膜室で成膜した酸化物半導体層に含まれる水素、水、水酸基または水素化物など
の不純物の濃度を低減することができる。

0228

成膜中の基板温度が低温(例えば、100℃以下)の場合、酸化物半導体に水素原子を含
物質が混入するおそれがあるため、基板を上述の温度で加熱することが好ましい。基板
を上述の温度で加熱して、酸化物半導体層の成膜を行うことにより、基板温度は高温とな
るため、水素結合は熱により切断され、水素原子を含む物質が酸化物半導体層に取り込ま
れにくい。したがって、基板が上述の温度で加熱された状態で、酸化物半導体層の成膜を
行うことにより、酸化物半導体層に含まれる水素、水、水酸基または水素化物などの不純
物の濃度を十分に低減することができる。また、スパッタリングによる損傷を軽減するこ
とができる。

0229

成膜条件の一例として、基板とターゲットの間との距離を60mm、圧力を0.4Pa、
直流(DC)電源を0.5kW、基板温度を400℃、成膜雰囲気を酸素(酸素流量比
100%)雰囲気とする。なお、パルス直流電源を用いると、成膜時に発生する粉状物質
パーティクルごみともいう)が軽減でき、膜厚分布も均一となるため好ましい。

0230

なお、酸化物半導体層をスパッタリング法により形成する前に、アルゴンガスを導入して
プラズマを発生させる逆スパッタを行い、酸化物半導体層の被形成表面に付着している粉
状物質(パーティクル、ごみともいう)を除去することが好ましい。逆スパッタとは、基
板に電圧を印加し、基板近傍にプラズマを形成して、基板側の表面を改質する方法である
。なお、アルゴンに代えて、窒素、ヘリウム、酸素などのガスを用いてもよい。

0231

酸化物半導体層の加工は、所望の形状のマスクを酸化物半導体層上に形成した後、当該酸
化物半導体層をエッチングすることによって行うことができる。上述のマスクは、フォト
リソグラフィなどの方法を用いて形成することができる。または、インクジェット法など
の方法を用いてマスクを形成しても良い。なお、酸化物半導体層のエッチングは、ドライ
エッチングでもウェットエッチングでもよい。もちろん、これらを組み合わせて用いても
よい。

0232

その後、酸化物半導体層144に対して、熱処理(第1の熱処理)を行ってもよい。熱処
理を行うことによって、酸化物半導体層144中に含まれる水素原子を含む物質をさらに
除去することができる。熱処理の温度は、不活性ガス雰囲気下、250℃以上700℃以
下、好ましくは450℃以上600℃以下、または基板の歪み点未満とする。不活性ガス
雰囲気としては、窒素、または希ガス(ヘリウム、ネオン、アルゴン等)を主成分とする
雰囲気であって、水、水素などが含まれない雰囲気を適用するのが望ましい。例えば、熱
処理装置に導入する窒素や、ヘリウム、ネオン、アルゴン等の希ガスの純度を、6N(9
9.9999%)以上、好ましくは7N(99.99999%)以上(すなわち、不純物
濃度が1ppm以下、好ましくは0.1ppm以下)とする。

0233

熱処理は、例えば、抵抗発熱体などを用いた電気炉被処理物を導入し、窒素雰囲気下、
450℃、1時間の条件で行うことができる。この間、酸化物半導体層144は大気に触
れさせず、水や水素の混入が生じないようにする。

0234

ところで、上述の熱処理には水素や水などを除去する効果があるため、当該熱処理を、脱
水化処理や、脱水素化処理などと呼ぶこともできる。当該熱処理は、例えば、酸化物半導
体層を島状に加工する前、ゲート絶縁膜の形成後などのタイミングにおいて行うことも可
能である。また、このような脱水化処理、脱水素化処理は、一回に限らず複数回行っても
よい。

0235

次に、酸化物半導体層144などの上に、ソース電極およびドレイン電極(これと同じ層
で形成される配線を含む)を形成するための導電層を形成し、当該導電層を加工して、ソ
ース電極142a、ドレイン電極142bを形成する(図19(B)参照)。

0236

導電層は、PVD法や、CVD法を用いて形成することができる。また、導電層の材料と
しては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから
選ばれた元素や、上述した元素を成分とする合金等を用いることができる。マンガン、マ
グネシウム、ジルコニウムベリリウム、ネオジム、スカンジウムのいずれか、またはこ
れらを複数組み合わせた材料を用いてもよい。

0237

導電層は、単層構造であっても良いし、2層以上の積層構造としてもよい。例えば、チタ
ン膜や窒化チタン膜の単層構造、シリコンを含むアルミニウム膜の単層構造、アルミニウ
ム膜上にチタン膜が積層された2層構造、窒化チタン膜上にチタン膜が積層された2層構
造、チタン膜とアルミニウム膜とチタン膜とが積層された3層構造などが挙げられる。な
お、導電層を、チタン膜や窒化チタン膜の単層構造とする場合には、テーパー形状を有す
るソース電極142aおよびドレイン電極142bへの加工が容易であるというメリット
がある。

0238

また、導電層は、導電性の金属酸化物を用いて形成しても良い。導電性の金属酸化物とし
ては酸化インジウム(In2O3)、酸化スズ(SnO2)、酸化亜鉛(ZnO)、酸化
インジウム酸化スズ合金(In2O3−SnO2、ITOと略記する場合がある)、酸化
インジウム酸化亜鉛合金(In2O3−ZnO)、または、これらの金属酸化物材料にシ
リコン若しくは酸化シリコンを含有させたものを用いることができる。

0239

導電層のエッチングは、形成されるソース電極142aおよびドレイン電極142bの端
部が、テーパー形状となるように行うことが好ましい。ここで、テーパー角は、例えば、
30°以上60°以下であることが好ましい。ソース電極142a、ドレイン電極142
bの端部をテーパー形状となるようにエッチングすることにより、後に形成されるゲート
絶縁膜146の被覆性を向上し、段切れを防止することができる。

0240

上部のトランジスタのチャネル長(L)は、ソース電極142a、およびドレイン電極1
42bの下端部の間隔によって決定される。なお、チャネル長(L)が25nm未満のト
ランジスタを形成する場合に用いるマスク形成露光を行う際には、数nm〜数10nm
波長の短い超紫外線(Extreme Ultraviolet)を用いるのが望まし
い。超紫外線による露光は、解像度が高く焦点深度も大きい。従って、後に形成されるト
ランジスタのチャネル長(L)を、10nm以上1000nm(1μm)以下とすること
も可能であり、回路の動作速度を高めることが可能である。また、微細化によって、半導
体装置の消費電力を低減することも可能である。

0241

次に、ソース電極142a、ドレイン電極142bを覆い、かつ、酸化物半導体層144
の一部と接するように、ゲート絶縁膜146を形成する(図19(C)参照)。

0242

ゲート絶縁膜146は、CVD法やスパッタリング法等を用いて形成することができる。
また、ゲート絶縁膜146は、酸化シリコン、窒化シリコン、酸窒化シリコン、酸化ガリ
ウム、酸化アルミニウム、酸化タンタル、酸化ハフニウム、酸化イットリウム、ハフニウ
ムシリケート(HfSixOy(x>0、y>0))、窒素が添加されたハフニウムシリ
ケート(HfSixOyNz(x>0、y>0、z>0))、窒素が添加されたハフニウ
ムアルミネート(HfAlxOyNz(x>0、y>0、z>0))、などを含むように
形成するのが好適である。ゲート絶縁膜146は、単層構造としても良いし、上記の材料
を組み合わせて積層構造としても良い。また、その厚さは特に限定されないが、半導体装
置を微細化する場合には、トランジスタの動作を確保するために薄くするのが望ましい。
例えば、酸化シリコンを用いる場合には、1nm以上100nm以下、好ましくは10n
m以上50nm以下とすることができる。

0243

上述のように、ゲート絶縁膜を薄くすると、トンネル効果などに起因するゲートリーク
問題となる。ゲートリークの問題を解消するには、ゲート絶縁膜146に、酸化ハフニウ
ム、酸化タンタル、酸化イットリウム、ハフニウムシリケート(HfSixOy(x>0
、y>0))、窒素が添加されたハフニウムシリケート(HfSixOyNz(x>0、
y>0、z>0))、窒素が添加されたハフニウムアルミネート(HfAlxOyNz(
x>0、y>0、z>0))、などの高誘電率(high−k)材料を用いると良い。h
igh−k材料をゲート絶縁膜146に用いることで、電気的特性を確保しつつ、ゲート
リークを抑制するために膜厚を大きくすることが可能になる。なお、high−k材料を
含む膜と、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化ア
ルミニウムなどのいずれかを含む膜との積層構造としてもよい。

0244

また、酸化物半導体層144に接する絶縁層(本実施の形態においては、ゲート絶縁膜1
46)は、第13族元素および酸素を含む絶縁材料としてもよい。酸化物半導体材料には
第13族元素を含むものが多く、第13族元素を含む絶縁材料は酸化物半導体との相性
良く、これを酸化物半導体層に接する絶縁層に用いることで、酸化物半導体層との界面の
状態を良好に保つことができる。

0245

第13族元素を含む絶縁材料とは、絶縁材料に一または複数の第13族元素を含むことを
意味する。第13族元素を含む絶縁材料としては、例えば、酸化ガリウム、酸化アルミニ
ウム、酸化アルミニウムガリウム、酸化ガリウムアルミニウムなどがある。ここで、酸化
アルミニウムガリウムとは、ガリウムの含有量(原子%)よりアルミニウムの含有量(原
子%)が多いものを示し、酸化ガリウムアルミニウムとは、ガリウムの含有量(原子%)
がアルミニウムの含有量(原子%)以上のものを示す。

0246

例えば、ガリウムを含有する酸化物半導体層に接してゲート絶縁膜を形成する場合に、ゲ
ート絶縁膜に酸化ガリウムを含む材料を用いることで酸化物半導体層とゲート絶縁膜の界
面特性を良好に保つことができる。また、酸化物半導体層と酸化ガリウムを含む絶縁層と
を接して設けることにより、酸化物半導体層と絶縁層の界面における水素のパイルアップ
を低減することができる。なお、絶縁層に酸化物半導体の成分元素と同じ族の元素を用い
る場合には、同様の効果を得ることが可能である。例えば、酸化アルミニウムを含む材料
を用いて絶縁層を形成することも有効である。なお、酸化アルミニウムは、水を透過させ
にくいという特性を有しているため、当該材料を用いることは、酸化物半導体層への水の
侵入防止という点においても好ましい。

0247

また、酸化物半導体層144に接する絶縁層は、酸素雰囲気下による熱処理や、酸素ドー
プなどにより、絶縁材料を化学量論的組成比より酸素が多い状態とすることが好ましい。
酸素ドープとは、酸素をバルクに添加することをいう。なお、当該バルクの用語は、酸素
を薄膜表面のみでなく薄膜内部に添加することを明確にする趣旨で用いている。また、酸
素ドープには、プラズマ化した酸素をバルクに添加する酸素プラズマドープが含まれる。
また、酸素ドープは、イオン注入法またはイオンドーピング法を用いて行ってもよい。

0248

例えば、酸化物半導体層144に接する絶縁層として酸化ガリウムを用いた場合、酸素雰
囲気下による熱処理や、酸素ドープを行うことにより、酸化ガリウムの組成をGa2Ox
(X=3+α、0<α<1)とすることができる。また、酸化物半導体層144に接する
絶縁層として酸化アルミニウムを用いた場合、酸素雰囲気下による熱処理や、酸素ドープ
を行うことにより、酸化アルミニウムの組成をAl2OX(X=3+α、0<α<1)と
することができる。または、酸化物半導体層144に接する絶縁層として酸化ガリウムア
ルミニウム(酸化アルミニウムガリウム)を用いた場合、酸素雰囲気下による熱処理や、
酸素ドープを行うことにより、酸化ガリウムアルミニウム(酸化アルミニウムガリウム)
の組成をGaXAl2−XO3+α(0<X<2、0<α<1)とすることができる。

0249

酸素ドープ処理等を行うことにより、化学量論的組成比より酸素が多い領域を有する絶縁
層を形成することができる。このような領域を備える絶縁層と酸化物半導体層が接するこ
とにより、絶縁層中の過剰な酸素が酸化物半導体層に供給され、脱水、脱水化処理された
酸化物半導体層中、または酸化物半導体層と絶縁層の界面における酸素不足欠陥を低減し
、酸化物半導体層をi型化またはi型に限りなく近い酸化物半導体とすることができる。

0250

なお、化学量論的組成比より酸素が多い領域を有する絶縁層は、ゲート絶縁膜146に代
えて、酸化物半導体層144の下地膜として形成する絶縁層に適用しても良く、ゲート絶
縁膜146および下地絶縁膜の双方に適用しても良い。

0251

ゲート絶縁膜146の形成後には、不活性ガス雰囲気下、または酸素雰囲気下で第2の熱
処理を行うのが望ましい。熱処理の温度は、200℃以上450℃以下、望ましくは25
0℃以上350℃以下である。例えば、窒素雰囲気下で250℃、1時間の熱処理を行え
ばよい。第2の熱処理を行うことによって、トランジスタの電気的特性のばらつきを軽減
することができる。また、ゲート絶縁膜146が酸素を含む場合、脱水、脱水化処理され
た酸化物半導体層144に酸素を供給し、該酸化物半導体層144の酸素欠損補填して
、i型(真性半導体)またはi型に限りなく近い酸化物半導体層を形成することもできる

0252

なお、本実施の形態では、ゲート絶縁膜146の形成後に第2の熱処理を行っているが、
第2の熱処理のタイミングはこれに限定されない。例えば、ゲート電極の形成後に第2の
熱処理を行っても良い。また、第1の熱処理に続けて第2の熱処理を行ってもよいし、第
1の熱処理に第2の熱処理を兼ねさせても良いし、第2の熱処理に第1の熱処理を兼ねさ
せてもよい。

0253

次に、ゲート電極(これと同じ層で形成される配線を含む)を形成するための導電層を形
成し、当該導電層を加工して、ゲート電極148aおよび導電層148bを形成する(図
19(D)参照)。

0254

ゲート電極148aおよび導電層148bは、モリブデン、チタン、タンタル、タング
テン、アルミニウム、銅、ネオジム、スカンジウム等の金属材料またはこれらを主成分と
する合金材料を用いて形成することができる。なお、ゲート電極148aおよび導電層1
48bは、単層構造としても良いし、積層構造としても良い。

0255

次に、ゲート絶縁膜146、ゲート電極148a、および導電層148b上に、絶縁層1
50を形成する(図20(A)参照)。絶縁層150は、PVD法やCVD法などを用い
て形成することができる。また、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化ハ
フニウム、酸化ガリウム、酸化アルミニウム等の無機絶縁材料を含む材料を用いて形成す
ることができる。なお、絶縁層150には、誘電率の低い材料や、誘電率の低い構造(多
孔性の構造など)を用いることが望ましい。絶縁層150の誘電率を低くすることにより
、配線や電極などの間に生じる容量を低減し、動作の高速化を図ることができるためであ
る。なお、本実施の形態では、絶縁層150の単層構造としているが、開示する発明の一
態様はこれに限定されず、2層以上の積層構造としても良い。

0256

次に、ゲート絶縁膜146、絶縁層150に、ソース電極142aにまで達する開口を形
成する。その後、絶縁層150上にソース電極142aと接する配線154を形成する(
図20(B)参照)。なお、当該開口の形成は、マスクなどを用いた選択的なエッチング
により行われる。

0257

配線154は、PVD法や、CVD法を用いて導電層を形成した後、当該導電層をパター
ニングすることによって形成される。また、導電層の材料としては、アルミニウム、クロ
ム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素や、上述した元
素を成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、
ベリリウム、ネオジム、スカンジウムのいずれか、またはこれらを複数組み合わせた材料
を用いてもよい。

0258

より具体的には、例えば、絶縁層150の開口を含む領域にPVD法によりチタン膜を薄
く(5nm程度)形成し、PVD法によりチタン膜を形成した後に、開口に埋め込むよう
にアルミニウム膜を形成する方法を適用することができる。ここで、PVD法により形成
されるチタン膜は、被形成面の酸化膜(自然酸化膜など)を還元し、下部電極など(ここ
ではソース電極142a)との接触抵抗を低減させる機能を有する。また、アルミニウム
膜のヒロックを防止することができる。また、チタンや窒化チタンなどによるバリア膜
形成した後に、メッキ法により銅膜を形成してもよい。

0259

絶縁層150に形成する開口は、導電層128bと重畳する領域に形成することが望まし
い。このような領域に開口を形成することで、コンタクト領域に起因する素子面積の増大
を抑制することができる。

0260

ここで、導電層128bを用いずに、不純物領域126とソース電極142aとの接続と
、ソース電極142aと配線154との接続とを重畳させる場合について説明する。この
場合、不純物領域126上に形成された絶縁層136、絶縁層138および絶縁層140
に開口(下部のコンタクトと呼ぶ)を形成し、下部のコンタクトにソース電極142aを
形成した後、ゲート絶縁膜146および絶縁層150において、下部のコンタクトと重畳
する領域に開口(上部のコンタクトと呼ぶ)を形成し、配線154を形成することになる
。下部のコンタクトと重畳する領域に上部のコンタクトを形成する際に、エッチングによ
り下部のコンタクトに形成されたソース電極142aが断線してしまうおそれがある。こ
れを避けるために、下部のコンタクトと上部のコンタクトが重畳しないように形成するこ
とにより、素子面積が増大するという問題がおこる。

0261

本実施の形態に示すように、導電層128bを用いることにより、ソース電極142aを
断線させることなく、上部のコンタクトの形成が可能となる。これにより、下部のコン
クトと上部のコンタクトを重畳させて設けることができるため、コンタクト領域に起因す
る素子面積の増大を抑制することができる。つまり、半導体装置の集積度を高めることが
できる。

0262

次に、配線154を覆うように絶縁層156を形成する(図20(C)参照)。

0263

以上により、高純度化された酸化物半導体層144を用いたトランジスタ162、および
容量素子164が完成する(図20(C)参照)。

0264

なお、トランジスタ162において、酸化物半導体層144とソース電極142a、ドレ
イン電極142bとの間に、ソース領域及びドレイン領域として機能する酸化物導電層
バッファ層として設けてもよい。図15(A)のトランジスタ162に酸化物導電層を設
けたトランジスタ162A、162Bを図22(A)(B)に示す。

ページトップへ

この技術を出願した法人

この技術を発明した人物

ページトップへ

関連する挑戦したい社会課題

関連する公募課題

該当するデータがありません

ページトップへ

技術視点だけで見ていませんか?

この技術の活用可能性がある分野

分野別動向を把握したい方- 事業化視点で見る -

(分野番号表示ON)※整理標準化データをもとに当社作成

ページトップへ

おススメ サービス

おススメ astavisionコンテンツ

新着 最近 公開された関連が強い技術

  • 株式会社半導体エネルギー研究所の「 半導体装置」が 公開されました。( 2020/09/10)

    【課題】寄生容量の小さい半導体装置を提供する。または、消費電力の小さい半導体装置を提供する。【解決手段】トランジスタと、容量素子と、を有する半導体装置であって、トランジスタは、第1の導電体と、第1の導... 詳細

  • 株式会社半導体エネルギー研究所の「 エレクトロルミネッセンス表示装置」が 公開されました。( 2020/09/10)

    【課題】シリコン半導体の物性は解明されていることが多いが、酸化物半導体の物性は不明な点が多い。特に、不純物が酸化物半導体に及ぼす影響について未だ明らかにされていない。以上に鑑み、酸化物半導体層を用いた... 詳細

  • 株式会社半導体エネルギー研究所の「 表示装置」が 公開されました。( 2020/09/10)

    【課題】電気特性が良好で信頼性の高い薄膜トランジスタ及び当該薄膜トランジスタをスイッチング素子として用いた表示装置を提供する。【解決手段】チャネル形成領域に酸化物半導体を用いたチャネル保護型の薄膜トラ... 詳細

この 技術と関連性が強い人物

関連性が強い人物一覧

この 技術と関連する社会課題

関連する挑戦したい社会課題一覧

この 技術と関連する公募課題

該当するデータがありません

astavision 新着記事

サイト情報について

本サービスは、国が公開している情報(公開特許公報、特許整理標準化データ等)を元に構成されています。出典元のデータには一部間違いやノイズがあり、情報の正確さについては保証致しかねます。また一時的に、各データの収録範囲や更新周期によって、一部の情報が正しく表示されないことがございます。当サイトの情報を元にした諸問題、不利益等について当方は何ら責任を負いかねることを予めご承知おきのほど宜しくお願い申し上げます。

主たる情報の出典

特許情報…特許整理標準化データ(XML編)、公開特許公報、特許公報、審決公報、Patent Map Guidance System データ