図面 (/)

技術 半導体記憶装置

出願人 東芝メモリ株式会社
発明者 中塚圭祐
出願日 2018年9月13日 (2年5ヶ月経過) 出願番号 2018-171220
公開日 2020年3月19日 (11ヶ月経過) 公開番号 2020-043277
状態 未査定
技術分野 半導体メモリ 不揮発性半導体メモリ
主要キーワード 各柱状部材 略楕円柱形 絶縁部材間 楕円柱形 長円柱 リプレイス 半導体部材 構造体間
関連する未来課題
重要な関連分野

この項目の情報は公開日時点(2020年3月19日)のものです。
また、この項目は機械的に抽出しているため、正しく解析できていない場合があります

図面 (14)

課題

解決手段

半導体記憶装置は、第1構造体と、第2構造体と、を備える。前記第1構造体と前記第2構造体は、第1方向に沿って交互に配列されている。前記第1構造体は、第2方向に沿って相互に離隔して配列された複数の電極膜を有する。前記第2構造体は、柱状部材と、第1絶縁部材と、前記第1方向における長さが前記複数の第1絶縁部材の前記第1方向における長さよりも長い第2絶縁部材と、を有する。前記柱状部材は、前記第2方向に延びる半導体部材と、前記半導体部材と前記電極膜との間に設けられた電荷蓄積部材と、を有する。前記第2絶縁部材は第3方向に沿って配列されている。前記第1方向に隣り合う前記第2構造体間において、前記第3方向における前記第2絶縁部材の位置は相互に異なる。前記第2絶縁部材間において、前記柱状部材と前記第1絶縁部材は交互に配列されている。

概要

背景

近年、三次元型半導体記憶装置が開発されている。三次元型の半導体記憶装置においては、基板上に複数の電極膜が積層された積層体が設けられ、積層体を貫く複数の半導体部材が設けられており、電極膜と半導体部材との交差部分にメモリセルトランジスタが形成される。三次元型の半導体記憶装置においても、メモリセルトランジスタのより一層の高集積化が要求されている。

概要

メモリセルトランジスタの集積度が高い半導体記憶装置を提供する。半導体記憶装置は、第1構造体と、第2構造体と、を備える。前記第1構造体と前記第2構造体は、第1方向に沿って交互に配列されている。前記第1構造体は、第2方向に沿って相互に離隔して配列された複数の電極膜を有する。前記第2構造体は、柱状部材と、第1絶縁部材と、前記第1方向における長さが前記複数の第1絶縁部材の前記第1方向における長さよりも長い第2絶縁部材と、を有する。前記柱状部材は、前記第2方向に延びる半導体部材と、前記半導体部材と前記電極膜との間に設けられた電荷蓄積部材と、を有する。前記第2絶縁部材は第3方向に沿って配列されている。前記第1方向に隣り合う前記第2構造体間において、前記第3方向における前記第2絶縁部材の位置は相互に異なる。前記第2絶縁部材間において、前記柱状部材と前記第1絶縁部材は交互に配列されている。

目的

特許第5330017号公報






実施形態の目的は、メモリセルトランジスタの集積度が高い半導体記憶装置を提供する

効果

実績

技術文献被引用数
0件
牽制数
0件

この技術が所属する分野

(分野番号表示ON)※整理標準化データをもとに当社作成

ライセンス契約や譲渡などの可能性がある特許掲載中! 開放特許随時追加・更新中 詳しくはこちら

請求項1

複数の第1構造体と、複数の第2構造体と、を備え、前記複数の第1構造体と前記複数の第2構造体は、第1方向に沿って交互に配列されており、前記第1構造体は、前記第1方向に対して交差した第2方向に沿って相互に離隔して配列された複数の電極膜を有し、前記第2構造体は、前記第2方向に延びる半導体部材と、前記半導体部材と前記電極膜との間に設けられた電荷蓄積部材と、を含む複数の柱状部材と、複数の第1絶縁部材と、前記第1方向及び前記第2方向に対して交差した第3方向に沿って配列され、前記第1方向における長さが前記複数の第1絶縁部材の前記第1方向における長さよりも長い複数の第2絶縁部材と、を有し、前記第1方向に隣り合う前記第2構造体間において、前記第3方向における前記第2絶縁部材の位置は相互に異なり、前記第2絶縁部材間において、前記柱状部材と前記第1絶縁部材は交互に配列されている半導体記憶装置

請求項2

前記第2絶縁部材間において、前記柱状部材は前記第3方向(X)に沿って周期的に配列された請求項1記載の半導体記憶装置。

請求項3

前記第2構造体の第1部分においては、前記柱状部材は第1周期で配列されており、前記第2構造体の第2部分及び第3部分においては、前記第3方向における前記柱状部材の中心間の距離が前記第1周期よりも長く、前記第2部分には前記第2絶縁部材が配置されており、前記第3部分は前記第1方向において前記第2部分間に位置し、前記第1部分は前記第3方向において前記第2部分と前記第3部分との間に位置する請求項1記載の半導体記憶装置。

請求項4

前記第2部分においては、前記柱状部材の中心間の距離は前記第1周期の3倍より大きく4倍より小さく、前記第3部分においては、前記柱状部材の中心間の距離は前記第1周期の3倍より大きく4倍より小さい請求項3記載の半導体記憶装置。

請求項5

前記第2部分においては、前記柱状部材の中心間の距離は前記第1周期の3.5倍であり、前記第3部分においては、前記柱状部材の中心間の距離は前記第1周期の3.5倍である請求項4記載の半導体記憶装置。

請求項6

前記第2部分においては、前記柱状部材の中心間の距離は前記第1周期の3.5倍より大きく4.5倍より小さく、前記第3部分においては、前記柱状部材の中心間の距離は前記第1周期の2.5倍より大きく3.5倍より小さい請求項3記載の半導体記憶装置。

請求項7

前記第2部分においては、前記柱状部材の中心間の距離は前記第1周期の4倍であり、前記第3部分においては、前記柱状部材の中心間の距離は前記第1周期の3倍である請求項6記載の半導体記憶装置。

請求項8

前記第2部分においては、前記柱状部材の中心間の距離は前記第1周期の3倍より大きく4倍より小さく、前記第3部分においては、前記柱状部材の中心間の距離は前記第1周期の2倍より大きく3倍より小さい請求項3記載の半導体記憶装置。

請求項9

前記第2部分においては、前記柱状部材の中心間の距離は前記第1周期の3.5倍であり、前記第3部分においては、前記柱状部材の中心間の距離は前記第1周期の2.5倍である請求項8記載の半導体記憶装置。

請求項10

前記柱状部材と前記電極膜との間に設けられた第2絶縁層をさらに備え、前記柱状部材は、前記電荷蓄積部材と前記第2絶縁層との間に設けられた第1絶縁層をさらに有し、前記第2絶縁層の誘電率は前記第1絶縁層の誘電率よりも高く、前記第2絶縁層は、前記第1絶縁層の側面上及び前記第1絶縁部材の側面上に配置されており、前記第2絶縁部材の側面上には配置されていない請求項1〜9のいずれか1つに記載の半導体記憶装置。

請求項11

前記柱状部材は、前記半導体部材と前記電荷蓄積部材との間に設けられたトンネル絶縁膜をさらに有した請求項1〜10のいずれか1つに記載の半導体記憶装置。

請求項12

導電体をさらに備え、前記複数の第1構造体と前記複数の第2構造体は、前記導電体から見て前記第2方向に配置されており、前記半導体部材は前記導電体に接続された請求項1〜11のいずれか1つに記載の半導体記憶装置。

請求項13

導電体と、前記導電体上に設けられ、前記導電体から遠ざかる第1方向に沿って相互に離隔して配列された複数の電極膜を有した積層体と、前記積層体内に設けられ、前記第1方向に延び、前記導電体に接続された半導体部材と、前記電極膜と前記半導体部材との間に設けられた電荷蓄積部材と、を備え、前記第1方向に対して交差した第2方向において相互に離隔した第1領域及び第2領域のそれぞれにおいて、前記半導体部材は、前記第2方向に沿って周期的に配列されており、前記第2領域における前記半導体部材の配列は、前記第1領域における前記半導体部材の配列に対して半周期分ずれている半導体記憶装置。

請求項14

前記第2領域における前記半導体部材の配置は、前記第1領域における前記半導体部材の配置に対して鏡像の関係にある請求項13記載の半導体記憶装置。

請求項15

導電体と、前記導電体上に設けられ、前記導電体から遠ざかる第1方向に沿って相互に離隔して配列された複数の電極膜を有した積層体と、前記積層体内に設けられ、前記第1方向に延び、前記導電体に接続された半導体部材と、前記電極膜と前記半導体部材との間に設けられた電荷蓄積部材と、を備え、前記第1方向に対して交差した第2方向において相互に離隔した第1領域及び第2領域のそれぞれにおいて、前記半導体部材は、前記第2方向に沿って周期的に配列されており、前記第2領域における前記半導体部材の配置は、前記第1領域における前記半導体部材の配置に対して鏡像の関係にある半導体記憶装置。

請求項16

前記第1領域と前記第2領域との間の第3領域における前記半導体部材の配置密度は、前記第1領域及び前記第2領域における前記半導体部材の配置密度よりも低い請求項13〜15のいずれか1つに記載の半導体記憶装置。

請求項17

前記第2方向において前記半導体部材間に設けられた第1絶縁部材と、前記第3領域に設けられ、前記第1絶縁部材に接し、前記第1方向及び前記第2方向に対して交差した第3方向における長さが、前記第3方向における前記第1絶縁部材の長さよりも長い第2絶縁部材と、をさらに備えた請求項16記載の半導体記憶装置。

請求項18

前記第1絶縁部材及び前記第2絶縁部材は、前記導電体に接した請求項17記載の半導体記憶装置。

請求項19

前記電荷蓄積部材と前記電極膜との間に設けられた第1絶縁層と、前記第1絶縁層と前記電極膜との間に設けられ、誘電率が前記第1絶縁層の誘電率よりも高い第2絶縁層と、をさらに備え、前記第2絶縁層は、前記第1絶縁層の側面上及び前記第1絶縁部材の側面上に配置されており、前記第2絶縁部材の側面上には配置されていない請求項17または18に記載の半導体記憶装置。

請求項20

前記半導体部材と前記電荷蓄積部材との間に設けられたトンネル絶縁膜をさらに備えた請求項13〜19のいずれか1つに記載の半導体記憶装置。

技術分野

0001

実施形態は、半導体記憶装置に関する。

背景技術

0002

近年、三次元型の半導体記憶装置が開発されている。三次元型の半導体記憶装置においては、基板上に複数の電極膜が積層された積層体が設けられ、積層体を貫く複数の半導体部材が設けられており、電極膜と半導体部材との交差部分にメモリセルトランジスタが形成される。三次元型の半導体記憶装置においても、メモリセルトランジスタのより一層の高集積化が要求されている。

先行技術

0003

特許第5330017号公報

発明が解決しようとする課題

0004

実施形態の目的は、メモリセルトランジスタの集積度が高い半導体記憶装置を提供することである。

課題を解決するための手段

0005

実施形態に係る半導体記憶装置は、複数の第1構造体と、複数の第2構造体と、を備える。前記複数の第1構造体と前記複数の第2構造体は、第1方向に沿って交互に配列されている。前記第1構造体は、前記第1方向に対して交差した第2方向に沿って相互に離隔して配列された複数の電極膜を有する。前記第2構造体は、複数の柱状部材と、複数の第1絶縁部材と、前記第1方向における長さが前記複数の第1絶縁部材の前記第1方向における長さよりも長い複数の第2絶縁部材と、を有する。前記柱状部材は、前記第2方向に延びる半導体部材と、前記半導体部材と前記電極膜との間に設けられた電荷蓄積部材と、を有する。前記第2絶縁部材は、前記第1方向及び前記第2方向に対して交差した第3方向に沿って配列されている。前記第1方向に隣り合う前記第2構造体間において、前記第3方向における前記第2絶縁部材の位置は相互に異なる。前記第2絶縁部材間において、前記柱状部材と前記第1絶縁部材は交互に配列されている。

図面の簡単な説明

0006

第1の実施形態に係る半導体記憶装置を示す平面図である。
図1の領域Aを示す平面図である。
図1の領域Bを示す平面図である。
図3の領域Cに相当する断面図である。
(a)は図4に示すD−D’線による断面図であり、(b)は図4に示すE−E’線による断面図である。
比較例に係る半導体記憶装置を示す平面図である。
図6の領域Bを示す平面図である。
第2の実施形態に係る半導体記憶装置を示す平面図である。
図8の領域Bを示す平面図である。
第3の実施形態に係る半導体記憶装置を示す平面図である。
図10の領域Bを示す平面図である。
第4の実施形態に係る半導体記憶装置を示す平面図である。
図12の領域Bを示す平面図である。

実施例

0007

(第1の実施形態)
以下、第1の実施形態について説明する。
図1は、本実施形態に係る半導体記憶装置を示す平面図である。
図2は、図1の領域Aを示す平面図である。
図3は、図1の領域Bを示す平面図である。
図4は、図3の領域Cに相当する断面図である。
図5(a)は図4に示すD−D’線による断面図であり、(b)は図4に示すE−E’線による断面図である。
なお、各図は模式的なものであり、各構成要素の数及び寸法比は、図間において必ずしも整合していない。

0008

図5(a)及び(b)に示すように、本実施形態に係る半導体記憶装置1においては、例えば単結晶シリコン(Si)からなるシリコン基板10が設けられている。シリコン基板10の上層部分には不純物拡散層(図示せず)及びSTI(Shallow Trench Isolation:素子分離絶縁膜)(図示せず)等が形成されている。シリコン基板10上には、層間絶縁膜11が設けられている。層間絶縁膜11内には、ゲート電極12、コンタクト13、配線14、及びビア15等が設けられている。これにより、シリコン基板10の上層部分及び層間絶縁膜11内には、制御回路17が形成されている。層間絶縁膜11上には、導電体としてのソース電極膜19が設けられている。ソース電極膜19上には、積層体20が設けられている。積層体20上には、層間絶縁膜29が設けられている。

0009

以下、本明細書においては、説明の便宜上、XYZ直交座標系を採用する。シリコン基板10、層間絶縁膜11、ソース電極膜19及び積層体20の配列方向を「Z方向」とする。Z方向のうち、シリコン基板10から積層体20に向かう方向を「上」ともいい、その逆方向を「下」ともいうが、この表現は便宜的なものであり、重力の方向とは無関係である。また、Z方向に対して直交し、かつ、相互に直交する2方向を「X方向」及び「Y方向」とする。

0010

図1に示すように、積層体20においては、メモリセル領域22及びリプレイス領域23が設定されている。メモリセル領域22及びリプレイス領域23は、X方向に沿って交互に配列されている。X方向に沿って配列されたメモリセル領域22及びリプレイス領域23の全体にわたって、メモリセル構造体24と、ワード線構造体25とが、Y方向に沿って交互に配列されている。メモリセル構造体24及びワード線構造体25は、それぞれ、積層体20全体にわたってX方向に延びる構造体である。メモリセル構造体24及びワード線構造体25の内部構造については、後述する。

0011

図4に示すように、各メモリセル構造体24においては、柱状部材30、絶縁部材31、及び、絶縁部材32が設けられている。柱状部材30の形状は中心軸がZ方向に延びる柱状であり、例えば、略円柱形又は楕円柱形である。柱状部材30の形状が楕円柱形である場合、その長径方向はY方向であり短径方向はX方向である。柱状部材30の内部構造については後述する。

0012

絶縁部材31の形状は、例えば、Z方向に延びる略直方体である。絶縁部材31は、例えばシリコン酸化物(SiO)等の絶縁材料により形成されている。絶縁部材32の形状は、例えば、中心軸がZ方向に延び、長径方向がX方向であり短径方向がY方向である略楕円柱形又は長円柱形である。絶縁部材32は、例えばシリコン酸化物等の絶縁材料により形成されている。

0013

図1及び図2に示すように、メモリセル領域22においては、柱状部材30と絶縁部材31がX方向に沿って交互にかつ周期的に配列されている。メモリセル領域22におけるX方向に沿った柱状部材30の配列周期をDaとする。隣り合うメモリセル構造体24の間で、柱状部材30のX方向における位置は相互にずれており、1つおきに配置されたメモリセル構造体24の間で、柱状部材30のX方向における位置は同じである。このため、Z方向から見て、柱状部材30は千鳥状に配置されている。
具体的には、第1メモリセル構造体24と第2メモリセル構造体24がY方向に隣り合っており、第1メモリセル構造体24に設けられた第1柱状部材30と第2柱状部材30とがX方向に隣り合っているとすると、第1柱状部材30と第2柱状部材30との間には絶縁部材31が設けられている。そして、第2メモリセル構造体24に設けられた第3柱状部材30は、X方向において第1柱状部材30と第2柱状部材30との間に位置し、Y方向において異なる位置に設けられている。

0014

図1及び図3に示すように、絶縁部材32はリプレイス領域23に配置されている。但し、絶縁部材32が配置されていないリプレイス領域23もある。各メモリセル構造体24において、絶縁部材32が配置されたリプレイス領域23と、絶縁部材32が配置されていないリプレイス領域23とは、X方向に交互に配列されている。このため、各メモリセル構造体24において、複数の絶縁部材32はX方向に沿って周期的に配列されており、その配列周期は、リプレイス領域23の配列周期の2倍である。すなわち、各メモリセル構造体24には、1つおきのリプレイス領域23において、1つの絶縁部材32が設けられている。絶縁部材32はX方向両側に配置された絶縁部材31に接している。各メモリセル構造体24において、X方向に隣り合う絶縁部材32間に柱状部材30と絶縁部材31がX方向に沿って交互に配列されている。

0015

隣り合うメモリセル構造体24間において、絶縁部材32が配置されたリプレイス領域23と、絶縁部材32が配置されていないリプレイス領域23とが、Y方向に隣り合っている。このため、1つのリプレイス領域23においては、絶縁部材32は、Y方向において、1つおきのメモリセル構造体24に設けられている。

0016

図4に示すように、絶縁部材32の短径、すなわち、Y方向における長さL2は、絶縁部材31の幅、すなわち、Y方向における長さL1よりも長い。すなわち、L2>L1である。

0017

図3に示すように、各メモリセル構造体24において、メモリセル領域22に位置する部分を「部分24a」とする。また、絶縁部材32が配置されたリプレイス領域23に位置する部分を「部分24b」とし、絶縁部材32が配置されていないリプレイス領域23に位置する部分を「部分24c」とする。

0018

図1及び図3に示すように、各メモリセル構造体24において、部分24bと部分24cはX方向に沿って交互に配列されており、部分24bと部分24cとの間に部分24aが配置されている。また、1つのリプレイス領域23に着目すると、Y方向に沿って配列された複数のメモリセル構造体24にわたって、部分24bと部分24cが交互に配列されている。換言すれば、X方向及びY方向の双方において、部分24bは部分24cの間に配置され、部分24cは部分24bの間に配置されている。

0019

上述の如く、部分24aにおける柱状部材30の配列周期はDaである。なお、柱状部材30の配列周期とは、Z方向から見たときに、柱状部材30の中心のX方向における配列周期をいう。各部分24aには、例えば32本の柱状部材30が配列されている。部分24bにおける絶縁部材32を挟む柱状部材30の中心間の距離Dbは、配列周期Daよりも長い。また、部分24cにおける柱状部材30の中心間の距離Dcも、配列周期Daよりも長い。このため、リプレイス領域23における柱状部材30の配置密度は、メモリセル領域22における柱状部材30の配置密度よりも低い。

0020

本実施形態においては、あるメモリセル領域22における柱状部材30の配列を、このメモリセル領域22とリプレイス領域23を挟んでX方向に隣り合う他のメモリセル領域22における柱状部材30の配列に対して、半周期分ずらしている。この結果、部分24bにおける柱状部材30の中心間の距離Dbは配列周期Daの3.5倍であり、部分24cにおける柱状部材30の中心間の距離Dcも配列周期Daの3.5倍である。すなわち、Db=3.5Da、Dc=3.5Daである。

0021

なお、実際にはプロセスの誤差等により、距離Db及びDcは変動する可能性があるが、距離Db及びDcは、それぞれ、配列周期Daの3倍より大きく4倍より小さい。すなわち、3Da<Db<4Daであり、3Da<Dc<4Daである。

0022

なお、図3において、二点鎖線で描かれた楕円は、仮に、柱状部材30が周期Daで配列されていたら、柱状部材30が位置するはずの領域を表しており、実際には、この位置には柱状部材30は配置されていない。実際に配置されている柱状部材30は、実線の楕円によって表されている。後述する類似の図についても、同様である。

0023

一方、図4図5(a)及び(b)に示すように、ワード線構造体25においては、Z方向に沿って、電極膜35と絶縁膜36とが交互に積層されている。電極膜35は例えばタングステン(W)等の導電性材料からなり、絶縁膜36は例えばシリコン酸化物等の絶縁性材料からなる。

0024

次に、各柱状部材30の構成について説明する。
図4及び図5(a)に示すように、各柱状部材30においては、中心軸から外側に向かって、コア部材41、シリコンピラー42、トンネル絶縁膜43、電荷蓄積膜44、及び、シリコン酸化層45がこの順に設けられている。コア部材41の形状は、中心軸がZ方向に延びる略柱形である。シリコンピラー42、トンネル絶縁膜43、電荷蓄積膜44、及び、シリコン酸化層45の形状は、中心軸がZ方向に延びる略筒形である。電荷蓄積膜44は、少なくともトンネル絶縁膜43と電極膜35との間に配置されている。シリコン酸化層45は、電荷蓄積膜44と電極膜35との間に配置されている。

0025

コア部材41は絶縁性材料により形成されており、例えば、シリコン酸化物により形成されている。半導体部材としてのシリコンピラー42は、半導体材料であるシリコンにより形成されている。シリコンピラー42の下端はソース電極膜19に接続されており、上端プラグ48を介してビット線49に接続されている。ビット線49はメモリセル領域22に設けられ、Y方向に延びている。プラグ48及びビット線49は、層間絶縁膜29内に設けられている。

0026

トンネル絶縁膜43は、通常は絶縁性であるが、半導体記憶装置1の駆動電圧の範囲内にある所定の電圧印加されるとトンネル電流を流す膜であり、例えば、シリコン酸化層、シリコン窒化層及びシリコン酸化層がこの順に積層されたONO膜である。電荷蓄積膜44は電荷蓄積する能力がある膜であり、例えば電子トラップサイトを含む絶縁性材料によって形成されており、例えば、シリコン窒化物(SiN)からなる。シリコン酸化層45は、シリコン酸化物からなる。

0027

柱状部材30の周囲には、高誘電率層46が設けられている。高誘電率層46は、誘電率がシリコン酸化物の誘電率よりも高い高誘電率材料によって形成されており、例えば、アルミニウム酸化物又はハフニウム酸化物により形成されている。高誘電率層46は、電極膜35の上面上、下面上、柱状部材30に向いた側面上、及び、絶縁部材31に向いた側面上に設けられており、絶縁部材32に向いた側面上には設けられていない。すなわち、高誘電率層46は、シリコン酸化層45の側面上及び絶縁部材31の側面上に配置されており、絶縁部材32の側面上には配置されていない。高誘電率層46は、シリコン酸化層45、電極膜35、及び、絶縁部材31に接している。シリコン酸化層45及び高誘電率層46により、ブロック絶縁膜47が形成されている。ブロック絶縁膜47は、半導体記憶装置1の駆動電圧の範囲内で電圧が印加されても実質的に電流を流さない膜である。

0028

積層体20において、上から1又は複数枚の電極膜35は、上部選択ゲート線として機能し、上部選択ゲート線とシリコンピラー42との交差部分毎に、上部選択ゲートトランジスタが構成される。また、下から1又は複数枚の電極膜35は、下部選択ゲート線として機能し、下部選択ゲート線とシリコンピラー42との交差部分毎に、下部選択ゲートトランジスタが構成される。上部選択ゲート線及び下部選択ゲート線以外の電極膜35はワード線として機能し、ワード線とシリコンピラー42との交差部分毎に、メモリセルトランジスタが構成される。メモリセルトランジスタにおいては、シリコンピラー42がチャネルとして機能し、電極膜35がゲートとして機能し、電荷蓄積膜44が電荷蓄積部材として機能する。これにより、各シリコンピラー42に沿って複数のメモリセルトランジスタが直列に接続され、その両端には上部選択ゲートトランジスタ及び下部選択ゲートトランジスタが接続されて、NANDストリングが形成される。

0029

次に、本実施形態に係る半導体記憶装置の製造方法の一例について、簡単に説明する。
図4図5(a)及び(b)に示すように、シリコン基板10の上層部分に不純物拡散層及びSTI等を形成し、ゲート電極12、コンタクト13、配線14及びビア15等を形成しつつ、層間絶縁膜11を形成する。これにより、シリコン基板10の上層部分及び層間絶縁膜11内に、制御回路17が形成される。次に、層間絶縁膜11上にソース電極膜19を形成する。

0030

次に、シリコン酸化物からなる絶縁膜36と、シリコン窒化物からなる犠牲膜(図示せず)を積層させて、積層体20を形成する。次に、例えばRIE(Reactive Ion Etching:反応性イオンエッチング)等の異方性エッチングを施すことにより、積層体20にX方向に延びるトレンチ91を形成する。次に、トレンチ91内にシリコン酸化物を埋め込むことにより、絶縁部材31を形成する。次に、メモリセル領域22において、絶縁部材31を分断するように、異方性エッチングによりメモリホール92を形成する。メモリホール92はソース電極膜19まで到達させる。メモリホール92は、リプレイス領域23のX方向中央部には形成しない。

0031

次に、メモリホール92の内面上に、シリコン酸化層45、電荷蓄積膜44、トンネル絶縁膜43、シリコンピラー42及びコア部材41を積層させて、柱状部材30を形成する。

0032

次に、異方性エッチングを施すことにより、リプレイス領域23において、絶縁部材31を分断するように貫通孔93を形成する。貫通孔93はソース電極膜19まで到達させる。貫通孔93はメモリセル領域22には形成しない。次に、等方性エッチングを施すことにより、貫通孔93を介して犠牲膜を除去する。これにより、積層体20内に貫通孔93から連続したスペース94が形成される。スペース94の内面には、絶縁膜36、柱状部材30のシリコン酸化層45、及び、絶縁部材31が露出する。

0033

次に、貫通孔93を介して高誘電率材料を堆積させることにより、スペース94の内面上に高誘電率層46を形成する。次に、貫通孔93を介してタングステン等の導電性材料を堆積させることにより、スペース94内に電極膜35を形成する。次に、貫通孔93内の導電性材料及び高誘電率材料を除去する。次に、貫通孔93内にシリコン酸化物を埋め込むことにより、絶縁部材32を形成する。

0034

次に、積層体20上に、層間絶縁膜29、プラグ48及びビット線49を形成する。このようにして、本実施形態に係る半導体記憶装置1が製造される。

0035

本実施形態によれば、リプレイス領域23を設定し、貫通孔93を介して犠牲膜を電極膜35にリプレイスすることにより、電極膜35を含む積層体を深くエッチングする工程を回避できる。この結果、半導体記憶装置1を容易に製造することができる。リプレイス領域23のX方向中央部には柱状部材30を形成することができず、メモリセルトランジスタが形成されない。

0036

しかしながら、本実施形態においては、隣り合うメモリセル領域22間で柱状部材30の配列を半周期分ずらしている。これにより、メモリセル構造体24の部分24bにおける柱状部材30の中心間の距離Dbを3.5Daとし、部分24cにおける柱状部材30の中心間の距離Dcも3.5Daとしている。このため、リプレイス領域23を設けることによるメモリセルトランジスタの減少を抑制することができる。この結果、メモリセルトランジスタの集積度が高い半導体記憶装置1を実現することができる。

0037

(比較例)
次に、比較例について説明する。
図6は、本比較例に係る半導体記憶装置を示す平面図である。
図7は、図6の領域Bを示す平面図である。

0038

図6及び図7に示すように、本比較例に係る半導体記憶装置101においては、リプレイス領域23において、各メモリセル構造体24から、単純に3つの柱状部材30を除いて、貫通孔93(絶縁部材32)を形成するスペースを確保している。このため、部分24bにおける柱状部材30の中心間の距離Dbは配列周期Daの4倍であり、部分24cにおける柱状部材30の中心間の距離Dcも配列周期Daの4倍である。すなわち、Db=4Da、Dc=4Daである。この結果、本比較例に係る半導体記憶装置101は、第1の実施形態に係る半導体記憶装置1と比較して、メモリセルトランジスタの集積密度が低い。

0039

(第2の実施形態)
次に、第2の実施形態について説明する。
図8は、本実施形態に係る半導体記憶装置を示す平面図である。
図9は、図8の領域Bを示す平面図である。

0040

図8及び図9に示すように、本実施形態に係る半導体記憶装置2においては、X方向において隣り合うメモリセル領域22間において、柱状部材30の配列を、仮想的なYZ平面に関して鏡像の関係としている。これにより、リプレイス領域23において、絶縁部材32が配置された部分24bにおいては、3つの柱状部材30が除かれており、絶縁部材32が配置されていない部分24cにおいては、2つの柱状部材30が除かれている。したがって、部分24bにおける柱状部材30の中心間の距離Dbは配列周期Daの4倍であり、部分24cにおける柱状部材30の中心間の距離Dcは配列周期Daの3倍である。すなわち、Db=4Da、Dc=3Daである。

0041

なお、実際にはプロセスの誤差等により、距離Db及びDcは変動する可能性があるが、距離Dbは配列周期Daの3.5倍より大きく4.5倍より小さく、距離Dcは配列周期Daの2.5倍より大きく3.5倍より小さい。すなわち、3.5Da<Db<4.5Daであり、2.5Da<Dc<3.5Daである。

0042

このように、本実施形態においては、部分24bにおいては貫通孔93(絶縁部材32)を形成するために十分なスペースを確保すると共に、部分24cにおいては柱状部材30間の距離を縮めている。この結果、半導体記憶装置2において、メモリセルトランジスタの集積度を高めることができる。本実施形態における上記以外の構成、製造方法及び効果は、前述の第1の実施形態と同様である。

0043

(第3の実施形態)
次に、第3の実施形態について説明する。
図10は、本実施形態に係る半導体記憶装置を示す平面図である。
図11は、図10の領域Bを示す平面図である。
本実施形態は、前述の第1の実施形態と第2の実施形態とを組み合わせた例である。

0044

図10及び図11に示すように、本実施形態に係る半導体記憶装置3においては、隣り合うメモリセル領域22間で柱状部材30の配列が半周期分ずれており、かつ、仮想的なYZ平面に関して鏡像の関係になっている。これにより、部分24bにおける柱状部材30の中心間の距離Dbを配列周期Daの3.5倍とし、部分24cにおける柱状部材30の中心間の距離Dcを配列周期Daの2.5倍とすることができる。すなわち、Db=3.5Da、Dc=2.5Daである。

0045

なお、実際にはプロセスの誤差等により、距離Db及びDcは変動する可能性があるが、距離Dbは配列周期Daの3倍より大きく4倍より小さく、距離Dcは配列周期Daの2倍より大きく3倍より小さい。すなわち、3Da<Db<4Daであり、2Da<Dc<3Daである。

0046

本実施形態によれば、第1及び第2の実施形態と比較して、メモリセルトランジスタの集積度をより一層向上させることができる。本実施形態における上記以外の構成、製造方法及び効果は、前述の第1の実施形態と同様である。

0047

(第4の実施形態)
次に、第4の実施形態について説明する。
図12は、本実施形態に係る半導体記憶装置を示す平面図である。
図13は、図12の領域Bを示す平面図である。

0048

図12及び図13に示すように、本実施形態に係る半導体記憶装置4は、前述の第2の実施形態に係る半導体記憶装置2(図8及び図9参照)と比較して、メモリセル構造体24の部分24cにおいて、柱状部材30が配列周期Daで配列されている点が異なっている。部分24aにおいても、柱状部材30は配列周期Daで配列されているため、X方向において隣り合う絶縁部材32間の全長にわたって、柱状部材30はX方向に沿って配列周期Daで周期的に配列されている。したがって、部分24cにおける柱状部材30の中心間の距離Dcは配列周期Daと等しい。なお、部分24bにおける柱状部材30の中心間の距離Dbは配列周期Daの4倍である。すなわち、Db=4Da、Dc=Daである。

0049

なお、実際にはプロセスの誤差等により、距離Db及びDcは変動する可能性があるが、距離Dbは配列周期Daの3.5倍より大きく4.5倍より小さく、距離Dcは配列周期Daの0.5倍より大きく1.5倍より小さい。すなわち、3.5Da<Db<4.5Daであり、0.5Da<Dc<1.5Daである。

0050

このように、本実施形態によれば、第2の実施形態と比較して、メモリセルトランジスタの集積度をより一層向上させることができる。本実施形態における上記以外の構成、製造方法及び効果は、前述の第1の実施形態と同様である。

0051

以上説明した実施形態によれば、メモリセルトランジスタの集積度が高い半導体記憶装置を実現することができる。

0052

以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。

0053

1、2、3、4:半導体記憶装置
10:シリコン基板
11:層間絶縁膜
12:ゲート電極
13:コンタクト
14:配線
15:ビア
17:制御回路
19:ソース電極膜
20:積層体
22:メモリセル領域
23:リプレイス領域
24:メモリセル構造体
24a、24b、24c:部分
25:ワード線構造体
29:層間絶縁膜
30:柱状部材
31:絶縁部材
32:絶縁部材
35:電極膜
36:絶縁膜
41:コア部材
42:シリコンピラー
43:トンネル絶縁膜
44:電荷蓄積膜
45:シリコン酸化層
46:高誘電率層
47:ブロック絶縁膜
48:プラグ
49:ビット線
91:トレンチ
92:メモリホール
93:貫通孔
94:スペース
Da:配列周期
Db、Dc:距離
L1、L2:長さ

ページトップへ

この技術を出願した法人

この技術を発明した人物

ページトップへ

関連する挑戦したい社会課題

関連する公募課題

該当するデータがありません

ページトップへ

技術視点だけで見ていませんか?

この技術の活用可能性がある分野

分野別動向を把握したい方- 事業化視点で見る -

(分野番号表示ON)※整理標準化データをもとに当社作成

ページトップへ

おススメ サービス

おススメ astavisionコンテンツ

新着 最近 公開された関連が強い技術

この 技術と関連性が強い人物

関連性が強い人物一覧

この 技術と関連する社会課題

関連する挑戦したい社会課題一覧

この 技術と関連する公募課題

該当するデータがありません

astavision 新着記事

サイト情報について

本サービスは、国が公開している情報(公開特許公報、特許整理標準化データ等)を元に構成されています。出典元のデータには一部間違いやノイズがあり、情報の正確さについては保証致しかねます。また一時的に、各データの収録範囲や更新周期によって、一部の情報が正しく表示されないことがございます。当サイトの情報を元にした諸問題、不利益等について当方は何ら責任を負いかねることを予めご承知おきのほど宜しくお願い申し上げます。

主たる情報の出典

特許情報…特許整理標準化データ(XML編)、公開特許公報、特許公報、審決公報、Patent Map Guidance System データ