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技術 半導体記憶装置

出願人 東芝メモリ株式会社
発明者 菅野裕士図師知文
出願日 2018年9月10日 (2年5ヶ月経過) 出願番号 2018-168624
公開日 2020年3月19日 (11ヶ月経過) 公開番号 2020-043189
状態 未査定
技術分野 半導体メモリ 不揮発性半導体メモリ
主要キーワード n型半導体 半導体ボディ 積層構造膜 導電物 導電層内 メモリホール データ書き 外接円
関連する未来課題
重要な関連分野

この項目の情報は公開日時点(2020年3月19日)のものです。
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図面 (16)

課題

消去動作の速度向上を図ることができる半導体記憶装置を提供することである。

解決手段

実施形態の半導体記憶装置は、基体部と積層体と第2導電層柱状体とを備える。前記柱状体は、半導体ボディ電荷蓄積膜とを備える。前記半導体ボディは、第1領域と、第2領域とを有する。前記第1領域は、前記半導体ボディと前記第1半導体部との接続部から前記第2導電層内に至る。前記第1領域は、不純物がドープされている。前記第2領域は、前記第1領域と比べて前記積層体の近くに位置し少なくとも一部が前記第2導電層内に存在する。前記第2領域は、前記不純物を含まない又は前記第1領域と比べて前記不純物の濃度が小さい。前記第2導電層内における前記半導体ボディの第1外径は、前記積層体の前記第2導電層に接した第1面における前記半導体ボディの第2外径よりも大きい。

概要

背景

メモリセルが3次元に積層されたNAND型フラッシュメモリが知られている。

概要

消去動作の速度向上をることができる半導体記憶装置を提供することである。実施形態の半導体記憶装置は、基体部と積層体と第2導電層柱状体とを備える。前記柱状体は、半導体ボディ電荷蓄積膜とを備える。前記半導体ボディは、第1領域と、第2領域とを有する。前記第1領域は、前記半導体ボディと前記第1半導体部との接続部から前記第2導電層内に至る。前記第1領域は、不純物がドープされている。前記第2領域は、前記第1領域と比べて前記積層体の近くに位置し少なくとも一部が前記第2導電層内に存在する。前記第2領域は、前記不純物を含まない又は前記第1領域と比べて前記不純物の濃度が小さい。前記第2導電層内における前記半導体ボディの第1外径は、前記積層体の前記第2導電層に接した第1面における前記半導体ボディの第2外径よりも大きい。

目的

本発明が解決しようとする課題は、消去動作の速度向上を図ることができる半導体記憶装置を提供する

効果

実績

技術文献被引用数
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牽制数
0件

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請求項1

第1半導体部を含む基体部と、第1方向に交互に積層された複数の第1導電層及び複数の絶縁層を含む積層体と、前記基体部と前記積層体との間に位置する第2導電層と、前記積層体内及び前記基体部内に亘って設けられ、半導体ボディ電荷蓄積膜とを内側から順に含む柱状体と、を備え、前記半導体ボディは、前記半導体ボディと前記第1半導体部との接続部から前記第2導電層内に至るとともに不純物がドープされた第1領域と、前記第1領域と比べて前記積層体の近くに位置し少なくとも一部が前記第2導電層に対向する位置に存在するとともに前記不純物を含まない又は前記第1領域と比べて前記不純物の濃度が低い第2領域とを有し、前記第2導電層内における前記半導体ボディの第1外径は、前記積層体の前記第2導電層に接した第1面における前記半導体ボディの第2外径よりも大きい、半導体記憶装置

請求項2

前記第1外径は、前記基体部の前記第2導電層に接した第2面における前記半導体ボディの第3外径よりも大きい、請求項1に記載の半導体記憶装置。

請求項3

前記第2導電層内における前記半導体ボディは、前記第1方向の途中で最大外径をなし、前記半導体ボディの外径は、前記第2外径及び前記第3外径から前記最大外径に向って広がる、請求項2に記載の半導体記憶装置。

請求項4

前記第1領域と前記第2領域との間に、不純物濃度が1×1019cm−3以上1×1020cm−3未満である第3領域を有する、請求項1〜3のいずれか一項に記載の半導体記憶装置。

請求項5

前記第2導電層内における前記半導体ボディは、前記第3領域内において、最大外径をなす、請求項4に記載の半導体記憶装置。

請求項6

前記第1領域は、前記接続部から前記第2領域に向って不純物濃度が徐々に低くなる、請求項1〜5のいずれか一項に記載の半導体記憶装置。

請求項7

前記半導体ボディは、前記不純物と共にゲルマニウムを含む、請求項1〜6のいずれか一項に記載の半導体記憶装置。

請求項8

前記第1半導体部が、前記積層体から遠い位置から第1半導体層、第2半導体層、第3半導体層を順に有し、前記第1半導体層、前記第2半導体層及び前記第3半導体層は、前記第1方向と交差する第2方向にそれぞれ延び、前記第2半導体層は、前記半導体ボディと接続する、請求項1〜7のいずれか一項に記載の半導体記憶装置。

技術分野

0001

本発明の実施形態は、半導体記憶装置に関する。

背景技術

0002

メモリセルが3次元に積層されたNAND型フラッシュメモリが知られている。

先行技術

0003

米国特許第9520407号明細書

発明が解決しようとする課題

0004

本発明が解決しようとする課題は、消去動作の速度向上を図ることができる半導体記憶装置を提供することである。

課題を解決するための手段

0005

実施形態の半導体記憶装置は、基体部と、積層体と、第2導電層と、柱状体と、を備える。前記基体部は、第1半導体部を含む。前記積層体は、第1方向に交互に積層された複数の第1導電層及び複数の絶縁層を含む。前記第2導電層は、前記基体部と前記積層体との間に位置する。前記柱状体は、前記積層体内及び前記基体部内に亘って設けられている。前記柱状体は、半導体ボディ電荷蓄積膜とを内側から順に含む。前記半導体ボディは、第1領域と第2領域とを有する。前記第1領域は、前記半導体ボディと前記第1半導体部との接続部から前記第2導電層内に至る。前記第1領域は、不純物がドープされている。前記第2領域は、前記第1領域と比べて前記積層体の近くに位置し少なくとも一部が前記第2導電層内に存在する。前記第2領域は、前記不純物を含まない又は前記第1領域と比べて前記不純物の濃度が小さい。前記第2導電層内における前記半導体ボディの第1外径は、前記積層体の前記第2導電層に接した第1面における前記半導体ボディの第2外径よりも大きい。

図面の簡単な説明

0006

第1実施形態にかかる半導体記憶装置を示す斜視図。
第1実施形態にかかる半導体記憶装置を示す断面図。
第1実施形態にかかる半導体記憶装置の積層体を示す平面図。
第1実施形態にかかる半導体記憶装置の柱状体の近傍を拡大した断面図。
第1実施形態にかかる半導体記憶装置の柱状体の近傍を拡大した断面図。
第1実施形態にかかる半導体記憶装置の柱状体、第1半導体部、第2導電層を拡大した断面図。
第1実施形態にかかる半導体記憶装置の製造方法の一例を説明するための断面図。
第1実施形態にかかる半導体記憶装置の製造方法の一例を説明するための断面図。
第1実施形態にかかる半導体記憶装置の製造方法の一例を説明するための断面図。
第1実施形態にかかる半導体記憶装置の製造方法の一例を説明するための断面図。
第1実施形態にかかる半導体記憶装置の製造方法の一例を説明するための断面図。
第1実施形態にかかる半導体記憶装置の製造方法の一例を説明するための断面図。
第1実施形態にかかる半導体記憶装置の製造方法の一例を説明するための断面図。
第1実施形態にかかる半導体記憶装置の製造方法の一例を説明するための断面図。
第1実施形態の第1変形例にかかる半導体記憶装置の柱状体、第1半導体部、第2導電層を拡大した断面図。

実施例

0007

以下、実施形態の半導体記憶装置を、図面を参照して説明する。以下の説明では、同一又は類似の機能を有する構成に同一の符号を付す。そして、それら構成の重複する説明は省略する場合がある。図面は模式的又は概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率等は、必ずしも現実のものと同一とは限らない。本明細書において「接続」とは、物理的に接続される場合に限定されず、電気的に接続される場合も含む。本明細書で「A方向に延びている」とは、例えば、後述するX方向、Y方向、及びZ方向の各寸法のうち最小の寸法よりもA方向の寸法が大きいことを意味する。「A方向」は任意の方向である。

0008

また先に、X方向、Y方向、+Z方向、−Z方向について定義する。X方向及びY方向は、後述する基体部1の表面と略平行な方向である(図1参照)。X方向は、後述するスリットSTが延びている方向である。Y方向は、X方向と交差する(例えば略直交する)方向である。Z方向は、X方向及びY方向と交差する(例えば略直交する)方向である。+Z方向は、後述する基体部1から積層体2へ向かう方向である(図1参照)。−Z方向は、+Z方向とは反対方向である。+Z方向と−Z方向とを区別しない場合は、単に「Z方向」と称する。本明細書では、「+Z方向」を「上」、「−Z方向」を「下」と称する場合がある。ただしこれら表現は、便宜上のものであり、重力方向を規定するものではない。本実施形態では、+Z方向は、「第1方向」の一例である。X方向は、「第2方向」の一例である。

0009

(第1実施形態)
第1実施形態にかかる半導体記憶装置100aについて説明する。図1は、第1実施形態にかかる半導体記憶装置100aを示す斜視図である。図2は、第1実施形態にかかる半導体記憶装置100aを示す断面図である。半導体記憶装置100aは、不揮発性の半導体記憶装置であり、例えばNAND型フラッシュメモリである。

0010

半導体記憶装置100aは、例えば、基体部1と、積層体2と、第2導電層3と、複数の柱状体CLと、を含む。

0011

基体部1は、例えば、基板10、層間絶縁膜11、第3導電層12、第1半導体部13及び絶縁膜14を含む。層間絶縁膜11は、基板10上に設けられている。第3導電層12は、層間絶縁膜11上に設けられている。第1半導体部13は、第3導電層12上に設けられている。絶縁膜14は、第1半導体部13上に設けられている。

0012

基板10は半導体基板であり、半導体基板上には周辺回路が配置されている。例えば、基板10はシリコン基板である。基板10の表面領域には、素子分離領域10iが設けられている。素子分離領域10iは、例えば、シリコン酸化物を含む。素子分離領域10iは、アクティブエリアAAを区画する。アクティブエリアAAには、トランジスタTrのソース領域及びドレイン領域が設けられる。トランジスタTrは、不揮発性の半導体記憶装置の周辺回路の一部である。

0013

層間絶縁膜11は、例えばシリコン酸化膜を含む絶縁膜である。層間絶縁膜11は、トランジスタTrを絶縁する。層間絶縁膜11内には配線11aが設けられている。配線11aは、トランジスタTrと電気的に接続されている。第3導電層12は、導電性金属金属シリサイド、または不純物をドープしたポリシリコンなど、種々の導電材料を含む。導電性金属としては例えばタングステン、金属シリサイドとしては例えばタングステンシリサイドである。

0014

第1半導体部13は、例えばn型の半導体である。第1半導体部13は、例えば、不純物としてリンがドープされたシリコンである。シリコンの一部は、ゲルマニウム置換されていてもよい。

0015

第1半導体部13は、第1半導体層131、第2半導体層132及び第3半導体層133を含む(図2参照)。第1半導体層131は、第3導電層12上に設けられている。第2半導体層132は、第1半導体層131上に設けられている。第3半導体層133は、第2半導体層132上に設けられている。第1半導体層131は、例えばn型の半導体である。第1半導体層131は、例えば、不純物がドープされたポリシリコンである。第2半導体層132は、後述する柱状体CLの半導体ボディ210と接続する。第2半導体層132は、XY平面において、メモリ膜220が除去された部分の周囲を囲む。第2半導体層132は、例えばn型の半導体である。第2半導体層132は、例えば不純物がドープされたエピタキシャル膜である。第3半導体層133は、例えばn型又はノンドープの半導体である。

0016

絶縁膜14は、例えばシリコン酸化物を含む。絶縁膜14は、シリコン酸化物よりも比誘電率が高い高誘電体を含んでいてもよい。高誘電体は、例えば、金属酸化物である。金属酸化物としては例えば酸化アルミニウムである。

0017

積層体2は、基体部1とともに第2導電層3を挟む位置にある。積層体2は、Z方向に複数の導電層(第1導電層)21と複数の絶縁層22とを交互に含む。導電層21は、導電性金属、例えばタングステンや、不純物をドープしたポリシリコンなどを含む。絶縁層22は、例えばシリコン酸化物を含む。導電層21と絶縁層22のそれぞれの積層数は任意である。

0018

複数の導電層21は、複数のワード線WLと、少なくとも一つのドレイン選択ゲートGDとを含む(図1参照)。積層体2の下部の導電層21は、第2導電層3と共に、ソース側選択ゲートSGSをなしてもよい。複数のワード線WLは、ドレイン側選択ゲートSGDとソース側選択ゲートSGSとの間に位置する。ワード線WLは、メモリセルMCのゲート電極である。ドレイン側選択ゲートSGDは、積層体2の上部に位置する。ドレイン側選択ゲートSGDは、ドレイン側選択トランジスタSTDのゲート電極である。ソース側選択ゲートSGSは、積層体2の下部に位置する。ソース側選択ゲートSGSは、ソース側選択トランジスタSTSのゲート電極である。

0019

複数の絶縁層22は、互いに隣り合う複数の導電層21の間を絶縁する。ソース側選択ゲートSGSとワード線WLとを絶縁する絶縁層22のZ方向の厚さは、ワード線WL同士を絶縁する絶縁層22のZ方向の厚さより厚くてもよい。積層体2の最上層の絶縁層22の上にカバー絶縁膜をさらに設けてもよい。カバー絶縁膜は、例えばシリコン酸化物を含む。

0020

ソース側選択トランジスタSTS、メモリセルMC及びドレイン側選択トランジスタSTDは直列に接続されている。ソース側選択トランジスタSTS、メモリセルMC及びドレイン側選択トランジスタSTDが直列接続された構造を、“メモリストリングス”又は“NANDストリングス”と呼ぶ。メモリストリングは、コンタクトCbを介してビット線BLに接続される。コンタクトCbは、柱状体CLとビット線BLとを繋ぐ導電体である。ビット線BLは、積層体2の上方で、Y方向に延びている。

0021

図3は、第1実施形態にかかる半導体記憶装置100aの積層体2を示す平面図である。積層体2には、複数の深いスリットSTと複数の浅いスリットSHEがそれぞれ設けられている。複数の深いスリットST及び複数の浅いスリットSHEは、それぞれX方向に延びている。深いスリットSTは、積層体2の上面から基体部1にかけて積層体2を貫通する(図2参照)。深いスリットST内には、絶縁体4が設けられている。浅いスリットSHEは、積層体2の上端から積層体2のZ方向の途中まで設けられている(図2参照)。浅いスリットSHE内には、絶縁体5が設けられている。絶縁体4、5は、例えばシリコン酸化物である。

0022

2つの絶縁体4で挟まれた積層体2の一部分は、ブロック(BLOCK)と呼ばれる。ブロックは、例えばデータ消去最小単位である。絶縁体5は、ブロック内に設けられている。絶縁体4と絶縁体5との間の積層体2の一部分は、フィンガーと呼ばれる。ドレイン側選択ゲートSGDは、フィンガーごとに区切られる。データ書き込み及び読み出し時には、ブロック内の1つのフィンガーをドレイン側選択ゲートSGDで選択できる。

0023

積層体2は、階段部分2sとメモリセルアレイ2mとを含む。階段部分2sは、積層体2の縁部に位置する。メモリセルアレイ2mは、一対の階段部分2sによって挟まれている。また階段部分2sは、メモリセルアレイ2mを囲んでもよい。深いスリットSTは、積層体2の第1端の階段部分2sから、メモリセルアレイ2mを経て、積層体2の第2端の階段部分2sに至る。浅いスリットSHEは、少なくともメモリセルアレイ2mに設けられている。

0024

複数の柱状体CLは、メモリセルアレイ2m内に設けられる。各フィンガーからそれぞれ一つずつ選択された複数の柱状体CLは、コンタクトCbを介して1本のビット線BLに接続される。

0025

複数の柱状体CLは、積層体2内のメモリホールMH内に設けられる(図2参照)。メモリホールMHは、積層体2の上端から積層体2内及び第1半導体部13内に亘って設けられている。XY平面におけるメモリホールMHの形状は、例えば、円又は楕円である。

0026

図4は、第1実施形態にかかる半導体記憶装置100aの柱状体CLの近傍を拡大した断面図である。図5は、第1実施形態にかかる半導体記憶装置100aの柱状体CLの近傍を拡大したXY平面における断面図である。複数の柱状体CLは、それぞれ半導体ボディ210、メモリ膜220及びコア部230を含む。

0027

半導体ボディ210は、Z方向に延び、底を有する筒状である。半導体ボディ210は、例えばシリコンを含む。シリコンは、例えばアモルファスシリコン結晶化させたポリシリコンである。半導体ボディ210は、ドレイン側選択トランジスタSTD、メモリセルMC及びソース側選択トランジスタSTSのそれぞれのチャネルである。チャネルは、ソース側とドレイン側との間におけるキャリア流路である。

0028

メモリ膜220は、Z方向に延び、メモリホールMHの内壁と半導体ボディ210の外壁との間に位置する。メモリ膜220は、例えば、カバー絶縁膜221、電荷蓄積膜222及びトンネル絶縁膜223を含む。メモリ膜220の一部は、第2半導体層132と接続する位置で除去されている(図6参照)。メモリ膜220が除去されることで、半導体ボディ210と第2半導体層132とが接続される。

0029

カバー絶縁膜221は、絶縁層22と電荷蓄積膜222との間に位置する。カバー絶縁膜221は、例えばシリコン酸化物を含む。カバー絶縁膜221は、加工時に電荷蓄積膜222をエッチングから保護する。カバー絶縁膜221は、なくてもよいし、導電層21と電荷蓄積膜222との間に一部残して、ブロック絶縁膜として使うこともできる。

0030

電荷蓄積膜222は、導電層21及び絶縁層22とトンネル絶縁膜223との間に位置する。電荷蓄積膜222は、例えばシリコン窒化物を含む。電荷蓄積膜222と複数の導電層21との交差部分のそれぞれはトランジスタとして機能する。電荷蓄積膜222と複数の導電層21とが交差する電荷蓄積部内の電荷の有無、又は、蓄積された電荷量によって、メモリセルMCはデータを保持する。電荷蓄積膜222は、一つの導電層21と半導体ボディ210との間において周り絶縁材料で囲まれた導電性材料としたフローティングゲート構造であってもよい。

0031

トンネル絶縁膜223は、電荷蓄積膜222と半導体ボディ210との間に位置する。トンネル絶縁膜223は、例えばシリコン酸化物、又は、シリコン酸化物とシリコン窒化物とを含む。トンネル絶縁膜223は、半導体ボディ210と電荷蓄積膜222との間の電位障壁である。

0032

コア部230は、半導体ボディ210の内部に埋め込まれている。コア部230の形状は柱状である。コア部230は、例えばシリコン酸化物を含む。

0033

また図4に示すように、積層体2の導電層21と絶縁層22との間、及び、導電層21とメモリ膜220との間には、ブロック絶縁膜21a、バリア膜21bを有してもよい。ブロック絶縁膜21aは、バックトンネリングを抑制する。バックトンネリングは、導電層21からメモリ膜220への電荷が戻る現象である。バリア膜21bは、導電層21とブロック絶縁膜21aとの間の密着性を向上させる。ブロック絶縁膜21aは、例えばシリコン酸化膜又は金属酸化物膜である。金属酸化物の一例は、アルミニウム酸化物である。バリア膜21bは、例えば導電層21がタングステンの場合、一例として窒化チタンチタンとの積層構造膜である。

0034

第2導電層3は、基体部1と積層体2との間に位置する(図2参照)。第2導電層3は、積層体2の最下面の絶縁層22と絶縁膜14との間に位置する。第2導電層3は、例えば金属又は半導体である。第2導電層3に用いられる金属は、例えば、タングステンである。第2導電層3に用いられる半導体は、例えば、リンがドープされたシリコンである。第2導電層3は、柱状体CLに電圧印加し、半導体ボディ210内に正孔を発生させる。第2導電層3は、ソース側選択ゲートSGSとして機能する。

0035

図6は、第1実施形態にかかる半導体記憶装置100aの柱状体CL、第1半導体部13、第2導電層3を拡大した断面図である。

0036

半導体ボディ210の第1外径d1は、第2外径d2よりも大きい。
第1外径d1は、第2導電層3内における半導体ボディ210の外径である。第1外径d1は、例えば、第2導電層3内における半導体ボディ210の最大径である。
第2外径d2は、積層体2の第1面2aにおける半導体ボディ210の外径である。第1面2aは、積層体2の第2導電層3に接した面である。例えば、第1面2aは、積層体2に含まれる複数の絶縁層22のなかで前記第2導電層3に最も近い絶縁層22の表面であって、前記第2導電層3に面した表面である。
XY面における半導体ボディ210の形状が円形ではない場合、または、半導体ボディ210の外周が連続しない場合は、XY面における半導体ボディ210の外接円の径が、半導体ボディ210の外径となる。
第1外径d1は、第2外径d2と比べて、例えば、第2外径d2の10%以上大きく、ある一例では、第2外径d2の20%以上大きく、さらにある一例では、第2外径d2の30%以上大きい。

0037

半導体ボディ210の第1外径d1は、第3外径d3よりも大きい。
第3外径d3は、基体部1の第2面1aにおける半導体ボディ210の外径である。第2面1aは、基体部1の第2導電層3に接した面である。例えば、第2面1aは、基体部1に含まれる絶縁膜14の表面であって、前記第2導電層3に面した表面である。
第1外径d1は、第3外径d3と比べて、例えば、第3外径d3の10%以上大きく、ある一例では、第3外径d3の20%以上大きく、さらにある一例では、第3外径d3の30%以上大きい。

0038

図6に示す半導体ボディ210の外径は、第2導電層3内において、変化している。例えば、第2導電層3内における半導体ボディ210は、第2導電層3のZ方向の途中の位置で半導体ボディ210の最大外径をなす。半導体ボディ210は、例えば、第2外径d2から第1外径d1に向かって広がり、第3外径d3から第1外径d1に向かって広がる。半導体ボディ210の外径は、第2外径d2から第3外径d3に向かって連続的に変化し、第1外径d1で半導体ボディ210の最大外径となる。第2導電層3に囲まれる位置において、半導体ボディ210の側面は、外側に向かって凸形状となる。半導体ボディ210の側面は、外側に向って屈曲しても湾曲してもよい。外側に向かう方向とは、柱状体CLのコア部230からメモリ膜220に向かう方向である。

0039

上述のように、柱状体CLは、半導体ボディ210の外側にメモリ膜220を含む。メモリ膜220の各層の膜厚は、Z方向において略同一である。柱状体CLの外側面は、半導体ボディ210の外側面の形状を反映する。

0040

柱状体CLの第1外径D1は、第2外径D2よりも大きい。第1外径D1は、第2導電層3内における柱状体CLの外径である。第1外径D1は、例えば、第2導電層3内において柱状体CLの外径が最大となる位置における柱状体CLの外径である。第2径D2は、積層体2の第1面2aにおける柱状体CLの外径である。XY面における柱状体CLの形状が円形ではない場合、または、柱状体CLの外周が連続でない場合は、柱状体CLの外径は、XY面における柱状体CLの外接円の外径を意味する。

0041

柱状体CLの第1外径D1は、第3外径D3よりも大きい。第3外径D3は、基体部1の第2面1aにおける柱状体CLの外径である。

0042

図6に示す柱状体CLの外径は、第2導電層3内において、変化している。例えば、第2導電層3内における柱状体CLの外径は、第2外径D2から第1外径D1に向かって広がり、第3外径D3から第1外径D1に向かって広がる。柱状体CLの外径は、第2外径D2から第3外径D3に向かって連続的に変化し、第1外径D1で最大値となる。第2導電層3に囲まれる位置において、柱状体CLの側面は、外側に向かって凸形状となる。柱状体CLの側面は、外側に向って屈曲しても湾曲してもよい。

0043

また半導体ボディ210は、第1領域210Aと第2領域210Bと第3領域210Cとを有する。

0044

第1領域210Aは、半導体ボディ210の下部にある。第1領域210Aは、半導体ボディ210と第1半導体部13との接続部132aから第2導電層3に対向する位置に至る。第1領域210Aは、不純物としてリンを含む。また第1領域210Aは、リンと共に、ゲルマニウムを含んでいてもよい。例えば、第1領域210Aは、n+型半導体であり、不純物濃度は1×1020cm−3以上である。

0045

第2領域210Bは、第1領域210Aと比べて積層体2の近くに位置し少なくとも一部が第2導電層3に対向する位置に存在する。第2領域210Bは、不純物を含まない又は第1領域210Aと比べて不純物の濃度が低い。例えば、第2領域210Bは、真正半導体又はn型半導体であり、不純物濃度は1×1019未満である。

0046

第3領域210Cは、第1領域210Aと第2領域210Bとの間にある。第3領域210Cは、第2導電層3内に存在する。第3領域210Cの、不純物濃度は1×1019cm−3以上1×1020cm−3未満である。第2導電層3内における半導体ボディ210は、例えば、第3領域210C内で最大外径をなす。

0047

第1領域210Aの不純物濃度は、+Z方向に進むに従い不純物濃度が徐々に低くなる。第1領域210Aの不純物は、第1半導体部13から拡散したものである。第1領域210Aの不純物濃度は、第1半導体部13との接続部132aで最も高く、+Z方向に進むに従い低くなる。

0048

次いで、第1実施形態にかかる半導体記憶装置100aの製造方法について説明する。以下の図7図14は、第1実施形態にかかる半導体記憶装置100aの製造方法の一例を説明するための断面図である。

0049

まず基板10内に素子分離領域10iを形成し、トランジスタTrをアクティブエリアAA内に形成する(図1参照)。トランジスタTrは、公知の方法で作製できる。

0050

基板10上に、層間絶縁膜11、第3導電層12を順に積層する(図7参照)。図7図14では、層間絶縁膜11の上部のみを図示し、基板10、トランジスタTr等を省略する。層間絶縁膜11内には、配線11a等が形成されている。

0051

次いで、第3導電層12上に、第1半導体層131、第1中間膜13a、第1犠牲膜13b、第2中間膜13c、第3半導体層133、絶縁膜14を順に積層する。第1半導体層131は、例えば、n型のドープシリコンを含む。第1半導体層131には、例えば、不純物としてリンをドープする。第1半導体層131は、例えば、ゲルマニウムをドープすることで、シリコンの一部をゲルマニウムで置換してもよい。第1中間膜13a及び第2中間膜13cは、例えば、シリコン酸化物を含む。第1犠牲膜13b及び第3半導体層133は、例えば、p型のドープシリコン、n型のドープシリコン又はノンドープシリコンを含む。絶縁膜14は、例えばシリコン酸化物又は金属酸化物を含む。図7に示すように、製造中における基体部1’が得られる。

0052

絶縁膜14上に、第2導電層3を形成する(図8参照)。第2導電層3は、例えばn型のドープシリコンを含む。次いで、絶縁層22及び第2犠牲膜23を、絶縁層22、第2犠牲膜23の順で、第2導電層3に近い位置から交互に積層する。絶縁層22は、例えばシリコン酸化物を含み、第2犠牲膜23は、例えばシリコン窒化物を含む。図8に示すように、絶縁層22と第2犠牲膜23は、製造中における積層体2’となる。

0053

積層体2’から基体部1’に亘って、メモリホールMHを形成する(図9参照)。メモリホールMHは、エッチングにより作製する。まず積層体2’の上面から第2導電層3まで異方性エッチングする。異方性エッチングは、例えば、反応性イオンエッチングRIE)を用いる。次いで、エッチングガスを変更してさらにエッチングを行う。エッチングガスは、シリコン酸化物や金属性酸化物と比較してシリコンをより早くエッチングできるエッチャントに変更する。第2導電層3内のメモリホールMHの径は、例えば、エッチングガスを変更すること、及び、第2導電層3内におけるメモリホールMHの内壁を酸化すること、により第2導電層3内で広がる。メモリホールMHは、積層体2’の上面から第1半導体層131の途中まで至る。

0054

メモリホールMH内にメモリ膜220、半導体ボディ210、コア部230を順に形成する(図10参照)。メモリ膜220は、シリコン窒化物及びシリコン酸化物を含む。半導体ボディ210は、ノンドープシリコン又はn型のドープシリコンを含む。コア部230は、シリコン酸化物を含む。メモリホールMHは、メモリ膜220、半導体ボディ210及びコア部230で埋められ、柱状体CLが形成される。

0055

積層体2’から基体部1’に亘って、深いスリットSTを形成する(図11参照)。深いスリットSTは、異方性エッチングにより形成する。深いスリットSTは、積層体2’の上面から第1犠牲膜13bまで至る。深いスリットSTの側壁上には、第1ストッパ膜3sを形成する。第1ストッパ膜3sは、例えばシリコン窒化膜である。

0056

深いスリットSTを介して第1犠牲膜13bを等方性エッチングする(図12参照)。第1犠牲膜13bは、等方性エッチングにより除去される。等方性エッチングは、シリコン酸化物及びシリコン窒化物と比較して、n型のドープシリコン又はノンドープシリコンをより早くエッチングできるエッチャントを用いて行う。

0057

次いで、深いスリットSTを介して、メモリ膜220の一部を除去する。メモリ膜220の一部は、等方性エッチングにより除去される。メモリ膜220は、第1犠牲膜13bが除去され、露出した部分が除去される。メモリ膜220のエッチングは、シリコン窒化物と比較して、シリコン酸化物をより早くエッチングできるエッチャントを用いて行う。メモリ膜220と同時に、第1中間膜13a及び第2中間膜13cが除去される。第1半導体層131と第3半導体層133との間には、第1空間S1が形成される。

0058

深いスリットSTを介して、第1空間S1内を半導体で埋め込む(図13参照)。第1空間S1内には、第2半導体層132が形成される。第2半導体層132は、例えば、n型のドープシリコンである。第2半導体層132を設けることで、基体部1’は基体部1となる。

0059

次いで、第2犠牲膜23を導電層21に置換する(図14参照)。まず深いスリットSTを介して、第1ストッパ膜3s及び第2犠牲膜23を除去する。第1ストッパ膜3s及び第2犠牲膜23は、等方性エッチングにより除去される。等方性エッチングは、シリコン酸化物及びポリシリコンと比較してシリコン窒化物をより早くエッチングできるエッチャントを用いる。その後、第2犠牲膜23が除去された部分を導電物で埋め込み、導電層21を形成する。導電層21は、例えばタングステンを含む。導電層21を設けることで、積層体2’は積層体2となる。

0060

次いで、深いスリットSTを絶縁体4で埋め込む。また積層体2の途中まで浅いスリットSHEを形成し、浅いスリットSHEを絶縁体5で埋め込む。絶縁体4及び絶縁体5は、シリコン酸化物を含む。浅いスリットSHEは、異方性エッチングで形成する。

0061

以上の工程により、図2に示す半導体記憶装置100aが作製される。作製した半導体記憶装置100aは、後工程で加熱される。第1半導体層132にドープされた不純物は、加熱により半導体ボディ210に拡散する。第1半導体層132をなすシリコンの一部をゲルマニウムで置換した場合は、ゲルマニウムも加熱により半導体ボディ210に拡散する。半導体ボディ210の第1領域210Aは、例えば、加熱による熱拡散により形成される。ここで示した製造工程は一例であり、各工程の間にその他の工程を挿入してもよい。

0062

第1実施形態にかかる半導体記憶装置100aによれば、データの消去動作の速度向上を図ることができる。半導体記憶装置100aは、電荷蓄積部に蓄積された電荷によりデータを記憶する。電荷蓄積部にホール注入されるとデータが消去される。ホールは、半導体ボディ210から電荷蓄積部に供給される。

0063

半導体ボディ210は、ゲート誘導ドレインリーク(GIDL:Gate-Induced Drain Leakage)によりホールを生み出す。GIDLは、ドレインとゲートに逆方向の電圧を印加した際に生じる。柱状体CLと第2導電層3に逆方向の電圧を印加することで、ホールが発生する。柱状体CL内にホールが十分蓄積されると、データが消去される。GIDLによるホールの発生量が少ないと、データの消去に時間がかかる。

0064

第2導電層3に電圧を印加すると、半導体ボディ210でGIDLが生じ、ホールが発生する。換言すると、ホールは、第2導電層3に囲まれた半導体ボディ210内で生じる。図6に示すように、半導体ボディ210の外径は、第2導電層3に囲まれる位置において広い。XY平面における半導体ボディ210の断面積が広がると、半導体ボディ210におけるホールの発生量が増加する。ホールの発生量が増加すると、柱状体CL内にホールが十分蓄積されるまでの時間が短くなる。半導体ボディ210から柱状体CLのそれぞれの電荷蓄積部にホールが早く供給され、データの消去動作の速度がより向上する。

0065

GIDLは、不純物濃度が1×1019cm−3以上1×1020cm−3未満である第3領域210Cで起こりやすい。第2導電層3内における半導体ボディ210の外径が、第3領域210C内で最大となると、半導体ボディ210内でのホールの発生量がより増加する。つまり、半導体記憶装置100aのデータの消去動作がより向上する。

0066

また第2導電層3に囲まれる位置において、半導体ボディ210の側面が外側に向かって凸形状となることで、半導体ボディ210が最大外径をなす部分に電界が集中しやすい。第2導電層3内の半導体ボディ210に電界が集中することで、半導体ボディ210でのホールの発生量が増加する。柱状体CL内にホールが十分蓄積されるまでの時間が短くなり、データの消去動作の速度がより向上する。

0067

また半導体ボディ210が、半導体ボディ210に不純物とともにゲルマニウムを含むと、半導体ボディ210のバンドギャップが狭くなる。半導体ボディ210のバンドギャップが狭いと、電子価電子帯から伝導帯励起されやすくなり、ホールの発生量が増加する。つまり、半導体記憶装置100aのデータの消去動作がより向上する。半導体ボディ210の第3領域210Cにゲルマニウムが含まれると、電子が励起しやすくなり、ホールの発生量が特に増加する。

0068

(第1変形例)
次に、実施形態の第1変形例について説明する。
図15は、第1実施形態の第1変形例にかかる半導体記憶装置100bの柱状体CL、第1半導体部13、第2導電層3を拡大した断面図である。第1変形例に係る半導体記憶装置100bは、第2導電層3内における柱状体CLの構造が、図2に示す半導体記憶装置100bと異なる。以下に説明する以外の構成は第1実施形態の半導体記憶装置100aと同様である。

0069

本変形例では、柱状体CLの外径が、第2導電層3内において略一定である。一方で、第2導電層3内における第1外径D1は、積層体2の第1面2aにおける第2外径D2及び基体部1の第2面1aにおける第3外径より広い。このため、積層体2の第1面2a及び基体部1の第2面1aにおいて段差SPが形成されている。柱状体CLの外径は、段差SPにより不連続に変化している。

0070

半導体ボディ210の外径も、柱状体CLの外径と同様に、不連続に変化している。半導体ボディ210の外径は、第1面2a及び第2面1aの近傍で広がる。

0071

このような構成によっても、第1実施形態と同様に、消去動作の速度向上を図ることができる。

0072

以上説明した少なくともひとつの実施形態によれば、半導体ボディ210の第1外径d1が第2外径d2より広いことにより、半導体記憶装置100a、100bのデータの消去動作の向上を図ることができる。半導体ボディ210の第1外径d1が第2外径d2内の文言は、原則、クレームの文言ではなく実施形態の文言とする。

0073

(付記)
以下、いくつかの半導体記憶装置について付記する。
[1]第1半導体部を含む基体部と、
第1方向に交互に積層された複数の第1導電層及び複数の絶縁層を含む積層体と、
前記基体部と前記積層体との間に位置する第2導電層と、
前記積層体内及び前記基体部内に亘って設けられ、半導体ボディと電荷蓄積膜とを内側から順に含む柱状体と、を備え、
前記半導体ボディは、前記半導体ボディと前記第1半導体部との接続部から前記第2導電層内に至るとともに不純物がドープされた第1領域と、前記第1領域と比べて前記積層体の近くに位置し少なくとも一部が前記第2導電層に対向する位置に存在するとともに前記不純物を含まない又は前記第1領域と比べて前記不純物の濃度が低い第2領域とを有し、
前記第2導電層内における前記半導体ボディの第1外径は、前記積層体の前記第2導電層に接した第1面における前記半導体ボディの第2外径よりも大きい、半導体記憶装置。
[2].[1]に記載の半導体記憶装置において、
前記第1外径は、前記基体部の前記第2導電層に接した第2面における前記半導体ボディの第3外径よりも大きい。
[3].[1]に記載の半導体記憶装置において、
前記第2導電層内における前記半導体ボディは、前記第1方向において、外径が連続的に変化する。
[4].[2]に記載の半導体記憶装置において、
前記第2導電層内における前記半導体ボディは、前記第1方向の途中で最大外径をなし、
前記半導体ボディの外径は、前記第2外径及び前記第3外径から前記最大外径に向って広がる。
[5].[1]に記載の半導体記憶装置において、
前記第1領域と前記第2領域との間に、不純物濃度が1×1019cm−3以上1×1020cm−3未満である第3領域を有する。
[6].[5]に記載の半導体記憶装置において、
前記第2導電層内における前記半導体ボディは、前記第3領域内において、最大外径をなす。
[7].[1]に記載の半導体記憶装置において、
前記第2導電層内における前記柱状体の第1外径は、前記第1面における前記柱状体の第2外径よりも大きい。
[8].[2]に記載の半導体記憶装置において、
前記第2導電層内における前記柱状体の第1外径は、前記第2面における前記柱状体の第3外径よりも大きい。
[9].[2]に記載の半導体記憶装置において、
前記柱状体は、前記第1面及び前記第2面の少なくとも一方において、外径が不連続に変化する段差を有する。
[10].[9]に記載の半導体記憶装置において、
前記第2導電層内における柱状体は、前記第1方向において、外径が略一定である。
[11].[1]に記載の半導体記憶装置において、
前記第1領域は、前記接続部から前記第2領域に向って不純物濃度が徐々に低くなる。
[12].[1]に記載の半導体記憶装置において、
前記不純物は、リンを含む。
[13].[1]に記載の半導体記憶装置において、
前記半導体ボディは、前記不純物と共にゲルマニウムを含む。
[14].[1]に記載の半導体記憶装置において、
前記第1半導体部が、前記積層体から遠い位置から第1半導体層、第2半導体層、第3半導体層を順に有し、
前記第1半導体層、前記第2半導体層及び前記第3半導体層は、前記第1方向と交差する第2方向にそれぞれ延び、
前記第2半導体層は、前記半導体ボディと接続する。
[15].[1]に記載の半導体記憶装置において、
前記基体部は、前記第1半導体部より前記第2導電層に近い位置に、絶縁膜を備える。
[16].[1]に記載の半導体記憶装置において、
前記基体部は、前記第1半導体部より前記第2導電層から遠い位置に、第3導電層、層間絶縁膜、基板を前記第1半導体部に近い位置から順に備える。

0074

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。

0075

1、1’…基体部、1a…第2面、2、2’…積層体、2a…第1面、3…第2導電層、10…基体部、11…層間絶縁膜、12…第3導電層、13…第1半導体部、21…導電層(第1導電層)、22…絶縁層、100a、100b…半導体記憶装置、131…第1半導体層、132…第2半導体層、132a…接続部、133…第3半導体層、210…半導体ボディ、210A…第1領域、210B…第2領域、210C…第3領域、222…電荷蓄積膜、CL…柱状体、d1…第1外径、d2…第2外径、d3…第3外径、D1…第1外径、D2…第2外径、D3…第3外径

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