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図面 (20)

課題

動作速度が向上された半導体装置を提供する。

解決手段

半導体装置は書込みワード線読出しワード線書込みビット線読出しビット線、第1配線、及びメモリセルを有する。メモリセルは、同じ導電型の第1乃至第3トランジスタ、及び容量素子を有する。第1乃至第3トランジスタのゲートは、書込みワード線、容量素子の第1端子、読出しワード線にそれぞれ電気的に接続される。容量素子の第2端子は、読出しビット線に電気的に接続される。第1トランジスタのソース及びドレインの一方は書込みビット線に電気的に接続され、他方は第2トランジスタのゲートに電気的に接続される。第2トランジスタ及び第3トランジスタは、読出しビット線と第1配線との間に電気的に直列に接続される。第1乃至第3トランジスタのチャネル形成領域は、例えば、金属酸化物層を有する。

概要

背景

チャネル形成領域に金属酸化物を有するトランジスタ(以下、「金属酸化物トランジスタ」、「酸化物半導体トランジスタ」、または「OSトランジスタ」と呼ぶ場合がある。)が知られている。例えば、非特許文献1に記載の組み込み記憶装置では、1T1C(1トランジスタ1容量素子セル書込みトランジスタにOSトランジスタが用いられている。非特許文献2に記載の記憶装置では、2T1C型ゲインセルの書込みトランジスタにOSトランジスタが用いられ、読出しトランジスタにはSiトランジスタが用いられている。

なお、本明細書では、非特許文献1、2のように、メモリセルにOSトランジスタが設けられている記憶装置のことを、「OS記憶装置」と呼ぶ場合がある。

ロジック回路は、スタティックロジック回路ダイナミックロジック回路、及び疑似(pseudo)ロジック回路等に分類できる。ダイナミックロジック回路は、ダイナミックノードにデータを一時的に保持することで動作する回路であるため、スタティックロジック回路と比較して、トランジスタのリーク電流が問題となる。例えば、特許文献1には、OSトランジスタを用いることで、ダイナミックノードの電圧の低下を抑える技術が開示されている。

概要

動作速度が向上された半導体装置を提供する。半導体装置は書込みワード線読出しワード線書込みビット線読出しビット線、第1配線、及びメモリセルを有する。メモリセルは、同じ導電型の第1乃至第3トランジスタ、及び容量素子を有する。第1乃至第3トランジスタのゲートは、書込みワード線、容量素子の第1端子、読出しワード線にそれぞれ電気的に接続される。容量素子の第2端子は、読出しビット線に電気的に接続される。第1トランジスタのソース及びドレインの一方は書込みビット線に電気的に接続され、他方は第2トランジスタのゲートに電気的に接続される。第2トランジスタ及び第3トランジスタは、読出しビット線と第1配線との間に電気的に直列に接続される。第1乃至第3トランジスタのチャネル形成領域は、例えば、金属酸化物層を有する。

目的

つまり、メモリセル11にブートストラップ効果を備える3T1C型ゲインセルを適用することで、高いデータ保持特性と高動作速度とが実現されている記憶装置100を提供する

効果

実績

技術文献被引用数
0件
牽制数
0件

この技術が所属する分野

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請求項1

書込みワード線読出しワード線書込みビット線読出しビット線、第1配線、及びメモリセルを有し、前記メモリセルは、保持ノード、第1乃至第3トランジスタ、及び容量素子を有し、前記第1乃至第3トランジスタのチャネル形成領域はそれぞれ、金属酸化物層を有し、前記1乃至第3トランジスタのゲートは、前記書込みワード線、前記保持ノード、前記読出しワード線にそれぞれ電気的に接続され、前記第1トランジスタのソース及びドレインの一方は前記書込みビット線に電気的に接続され、他方は前記保持ノードに電気的に接続され、前記第2トランジスタ及び前記第3トランジスタは、前記読出しビット線と前記第1配線との間に直列に電気的に接続され、前記容量素子の第1端子は、前記保持ノードに電気的に接続され、前記容量素子の第2端子は、前記読出しビット線に電気的に接続されている半導体装置

請求項2

書込みワード線、読出しワード線、書込みビット線、読出しビット線、第1配線、及びメモリセルを有し、前記メモリセルは、保持ノード、第1乃至第3トランジスタ、及び容量素子を有し、前記第1乃至第3トランジスタのチャネル形成領域はそれぞれ、金属酸化物層を有し、前記第1乃至第3トランジスタのゲートは、前記書込みワード線、前記保持ノード、前記読出しワード線にそれぞれ電気的に接続され、前記第1トランジスタのソース及びドレインの一方は前記書込みビット線に電気的に接続され、他方は前記保持ノードに電気的に接続され、前記第2トランジスタ及び前記第3トランジスタは、前記第1配線と前記読出しビット線との間に電気的に直列に接続され、前記容量素子の第1端子は、前記保持ノードに電気的に接続され、前記容量素子の第2端子は、前記第2トランジスタと前記第3トランジスタとの接続ノードに電気的に接続されている半導体装置。

請求項3

請求項1又は2において、前記第1乃至第3トランジスタはそれぞれバックゲートを有し、前記第1乃至第3トランジスタのバックゲートには、第1乃至第3電圧がそれぞれ入力され、前記第2電圧は、前記第1電圧及び前記第3電圧よりも高い半導体装置。

請求項4

請求項3において、前記第1電圧は、前記第2電圧及び前記第3電圧よりも低い半導体装置。

請求項5

請求項1乃至4の何れか1項において、第1ダイナミックロジック回路が設けられ、前記第1ダイナミックロジック回路は、第1ダイナミックノード、第4乃至第7トランジスタを有し、前記第4乃至第7トランジスタのチャネル形成領域はそれぞれ、金属酸化物層を有し、前記第4トランジスタにおいて、ゲートは第1信号が入力され、ソース及びドレインの一方は第4電圧が入力され、他方は前記読出しビット線に電気的に接続され、前記第5乃至第7トランジスタは直列に電気的に接続され、前記第6トランジスタのゲートは前記読出しビット線に電気的に接続され、前記第5トランジスタのゲートは、第2信号が入力され、前記第7トランジスタのゲートは、第2信号の反転信号が入力される半導体装置。

請求項6

請求項5において、前記第4乃至第7トランジスタはそれぞれバックゲートを有し、前記第4トランジスタのバックゲートはゲートに電気的に接続され、前記第7トランジスタのバックゲートはゲートに電気的に接続され、前記第5及び第6トランジスタのバックゲートは、前記第4電圧及び第5電圧がそれぞれ入力される半導体装置。

請求項7

請求項1乃至6の何れか1項において、第2ダイナミックロジック回路が設けられ、前記第2ダイナミックロジック回路は、第1入力ノード、並びに第8乃至第13トランジスタを有し、前記第8乃至第13トランジスタのチャネル形成領域はそれぞれ、金属酸化物層を有し、前記第8トランジスタのゲートは、第3信号が入力され、前記第8トランジスタのソース及びドレインの一方は、前記第1入力ノードに電気的に接続され、他方は、前記書込みワード線に電気的に接続され、前記第9トランジスタのゲートは第4信号が入力され、前記第9トランジスタのソース及びドレインの一方は、前記第1入力ノードに電気的に接続され、他方は、前記読出しワード線に電気的に接続され、前記第10乃至第13トランジスタのソースは、第6電圧が入力され、前記第10トランジスタ及び前記第11トランジスタのドレインは前記書込みワード線に電気的に接続され、前記第10トランジスタ及び前記第11トランジスタのゲートは前記第4信号及び第5信号がそれぞれ入力され、前記第12トランジスタ及び第13トランジスタのドレインは前記読出しワード線に電気的に接続され、前記第12トランジスタ及び前記第13トランジスタのゲートは前記第3信号及び前記第5信号がそれぞれ入力される半導体装置。

請求項8

請求項7において、前記第8乃至第13トランジスタはそれぞれ、ゲートに電気的に接続されているバックゲートを有する半導体装置。

請求項9

請求項7又は8において、第3ダイナミックロジック回路が設けられ、前記第3ダイナミックロジック回路は、第2入力ノードと、直列に電気的に接続されている第14乃至第17トランジスタと、を有し、前記第14乃至第17トランジスタのチャネル形成領域はそれぞれ、金属酸化物層を有し、前記第14トランジスタのゲートは前記第5信号が入力され、前記第15トランジスタのゲートは前記第2入力ノードに電気的に接続され、前記第14トランジスタと前記第15トランジスタの接続ノードは、前記書込みビット線に電気的に接続され、前記第16トランジスタのゲートは前記第5信号の反転信号が入力され、前記第17トランジスタのゲートは前記第3信号が入力される半導体装置。

請求項10

請求項9において、前記第14乃至第17トランジスタはそれぞれ、ゲートに電気的に接続されるバックゲートを有する半導体装置。

請求項11

入力ノードと、第1乃至第4配線と、同じ導電型の第1乃至第4トランジスタと、を有し、前記第1トランジスタのゲートは第1信号が入力され、前記第1トランジスタのソース及びドレインは、前記第1配線、及び前記入ノードにそれぞれ電気的に接続され、前記第2配線と前記第3配線との間に前記第2トランジスタ乃至第4トランジスタは直列に電気的に接続され、前記第2トランジスタのゲートは第2信号が入力され、前記第4トランジスタのゲートは前記第2信号の反転信号が入力され、前記第3トランジスタのゲートは前記入力ノードに電気的に接続され、前記第3トランジスタはバックゲートを有し、当該バックゲートは前記第4配線に電気的に接続されるダイナミックロジック回路。

請求項12

請求項11において、第5配線を有し、前記第2トランジスタはバックゲートを有し、当該バックゲートは前記第5配線に電気的に接続されるダイナミックロジック回路。

請求項13

入力ノードと、第1ダイナミックノード及び第2ダイナミックノードと、同じ導電型の第1乃至第6トランジスタと、を有し、前記第1ダイナミックノードには、前記第1トランジスタ乃至第3トランジスタのドレインが電気的に接続され、前記第2ダイナミックノードには、前記第4トランジスタ乃至第6トランジスタのドレインが電気的に接続され、前記入力ノードには、前記第1トランジスタ及び前記第4トランジスタのソースが電気的に接続され、前記第2、第3、第5及び第6トランジスタのソースは第1電圧が入力され、前記第1トランジスタ及び前記第6トランジスタのゲートは第1信号が入力され、前記第4トランジスタ及び前記第3トランジスタのゲートは第2信号が入力され、前記第2トランジスタ及び前記第5トランジスタのゲートは第3信号が入力されるダイナミックロジック回路。

請求項14

請求項13において、前記第1乃至第6トランジスタはそれぞれ、ゲートに電気的に接続されているバックゲートを有するダイナミックロジック回路。

技術分野

0001

本出願の明細書で開示する発明の一形態は、半導体装置、その動作方法、その使用方法、及びその作製方法等に関する。なお、本発明の一形態は例示した技術分野に限定されるものではない。

0002

本明細書において、半導体装置とは、半導体特性を利用した装置であり、半導体素子トランジスタダイオードフォトダイオード等)を含む回路、同回路を有する装置等をいう。また、半導体特性を利用することで機能しうる装置全般をいう。例えば、集積回路、集積回路を備えたチップや、パッケージにチップを収納した電子部品、は半導体装置の一例である。また、記憶装置表示装置発光装置照明装置及び電子機器等は、それ自体が半導体装置である場合や、半導体装置を有している場合がある。

背景技術

0003

チャネル形成領域に金属酸化物を有するトランジスタ(以下、「金属酸化物トランジスタ」、「酸化物半導体トランジスタ」、または「OSトランジスタ」と呼ぶ場合がある。)が知られている。例えば、非特許文献1に記載の組み込み記憶装置では、1T1C(1トランジスタ1容量素子セル書込みトランジスタにOSトランジスタが用いられている。非特許文献2に記載の記憶装置では、2T1C型ゲインセルの書込みトランジスタにOSトランジスタが用いられ、読出しトランジスタにはSiトランジスタが用いられている。

0004

なお、本明細書では、非特許文献1、2のように、メモリセルにOSトランジスタが設けられている記憶装置のことを、「OS記憶装置」と呼ぶ場合がある。

0005

ロジック回路は、スタティックロジック回路、ダイナミックロジック回路、及び疑似(pseudo)ロジック回路等に分類できる。ダイナミックロジック回路は、ダイナミックノードにデータを一時的に保持することで動作する回路であるため、スタティックロジック回路と比較して、トランジスタのリーク電流が問題となる。例えば、特許文献1には、OSトランジスタを用いることで、ダイナミックノードの電圧の低下を抑える技術が開示されている。

0006

特開2017−17693号公報

先行技術

0007

T.Onuki et al.,“Embedded Memory and ARM Cortex−M0 Core Using 60−nm C−Axis Aligned Crystalline Indium−Gallium−Zinc OxideFETIntegrated With 65−nm Si CMOS,”IEEE J.Solid−StateCircuits,Vol.52,No.4,pp.925−932,2017.
T.Ishizu et al.,“A 140MHz 1Mbit 2T1C Gain−Cell Memory with 60−nm Indium−Gallium−Zinc Oxide Transistor Embedded into 65−nm CMOS Logic Process Technology,”Symp.VLSICircuits Dig.Tech.Papers,pp.162−163,2017.

発明が解決しようとする課題

0008

本発明の一形態の課題は、単一導電型トランジスタで構成される新規な半導体装置及びその動作方法の提供、トランジスタ数の低減、動作速度の向上、消費電力の低減、または高書換え耐性の実現である。

0009

本発明の一形態はこれらの課題の全てを解決する必要はない。複数の課題の記載は互いの課題の存在を妨げるものではない。列記した以外の課題は本明細書の記載から自ずと明らかになり、これらの課題も本発明の一形態の課題となり得る。

課題を解決するための手段

0010

(1) 本発明の一形態は、書込みワード線読出しワード線書込みビット線読出しビット線、第1配線、及びメモリセルを有する半導体装置であり、メモリセルは、同じ導電型の第1乃至第3トランジスタ、及び容量素子を有する。第1乃至第3トランジスタのゲートは、書込みワード線、容量素子の第1端子、読出しワード線にそれぞれ電気的に接続され、容量素子の第2端子は、読出しビット線に電気的に接続され、第1トランジスタのソース及びドレインの一方は書込みビット線に電気的に接続され、他方は第2トランジスタのゲートに電気的に接続され、第2トランジスタ及び第3トランジスタは読出しビット線と第1配線との間に電気的に直列に接続される。

0011

(2) 上記形態(1)において、第1乃至第3トランジスタそれぞれにバックゲートが設けられ、各バックゲートは第1乃至第3電圧がそれぞれ入力される。

0012

(3) 本発明の一形態は、入力ノード、第1乃至第4配線、並びに同じ導電型の第1乃至第4トランジスタを有するダイナミックロジック回路であり、第1トランジスタのゲートは第1信号が入力され、第1トランジスタのソース及びドレインは第1配線及び入力ノードにそれぞれ電気的に接続され、第2配線と第3配線との間に第2トランジスタ乃至第4トランジスタは直列に電気的に接続され、第2トランジスタのゲートは第2信号が入力され、第4トランジスタのゲートは第2信号の反転信号が入力され、第3トランジスタのゲートは入力ノードに電気的に接続され、第3トランジスタはバックゲートを有し、当該バックゲートは第4配線に電気的に接続される。

0013

(4) 本発明の一形態は、入力ノード、第1ダイナミックノード、第2ダイナミックノード、並びに同じ導電型の第1乃至第6トランジスタを有するダイナミックロジック回路であり、第1ダイナミックノードには第1トランジスタ乃至第3トランジスタのドレインが電気的に接続され、第2ダイナミックノードには第4トランジスタ乃至第6トランジスタのドレインが電気的に接続され、入力ノードには第1トランジスタ及び第4トランジスタのソースが電気的に接続され、第2、第3、第5及び第6トランジスタのソースは第1電圧が入力され、第1トランジスタ及び第6トランジスタのゲートは第1信号が入力され、第4トランジスタ及び第3トランジスタのゲートは第2信号が入力され、第2トランジスタ及び第5トランジスタのゲートは第3信号が入力されるダイナミックロジック回路。

0014

(5) 本発明の一形態は、第1入力ノード、第2入力ノード、出力ノード、第1容量素子、第2容量素子、及び同じ導電型の第1乃至第6トランジスタを有するバッファ回路であり、第1容量素子の第1端子には第1入力ノードが電気的に接続され、第2容量素子の第1端子には第2入力ノードが電気的に接続され、第1容量素子の第2端子には第1トランジスタのソース、第2トランジスタのドレイン、及び第3トランジスタのゲートが電気的に接続され、第2容量素子の第2端子には第4トランジスタのソース、第5トランジスタのドレイン及び第6トランジスタのゲートが電気的に接続され、出力ノードには第3トランジスタのソースおよび第6トランジスタのドレインが電気的に接続されている。

0015

本明細書において、「第1」、「第2」、「第3」などの序数詞は、順序を表すために使用される場合がある。または、構成要素の混同を避けるために使用する場合がある。これらの場合、序数詞の使用は構成要素の個数を限定するものではない。例えば、「第1」を「第2」または「第3」に置き換えて、本発明の一形態を説明することができる。

0016

本明細書において、XとYとが接続されていると記載されている場合は、XとYとが電気的に接続されている場合と、XとYとが機能的に接続されている場合と、XとYとが直接接続されている場合とが、本明細書に開示されているものとする。したがって、所定の接続関係、例えば、図または文章に示された接続関係に限定されず、図または文章に示された接続関係以外のものも、図または文章に開示されているものとする。X、Yは、対象物(例えば、装置、素子、回路、配線、電極、端子、導電膜、層など)であるとする。

0017

トランジスタは、ゲート、ソース、及びドレインと呼ばれる3個の端子を少なくとも備える。トランジスタは、さらにバックゲートを有する場合がある。ゲートは、トランジスタの導通状態を制御する制御端子である。ソースまたはドレインとして機能する2個の端子は、トランジスタの入出力端子である。2個の入出力端子は、トランジスタの導電型(nチャネル型、pチャネル型)及びトランジスタの3個の端子に与えられる電位高低によって、一方がソースとなり他方がドレインとなる。このため、本明細書において、ソースとドレインの用語は、入れ替えることが可能とする。また、本明細書では、ゲート以外の2個の端子を第1端子、第2端子等と呼ぶ場合がある。

0018

ノードは、回路構成デバイス構造等に応じて、端子、配線、電極、導電層導電体不純物領域等と言い換えることが可能である。また、端子、配線等をノードと言い換えることが可能である。

0019

電圧は、ある電位と、基準の電位(例えば接地電位(GND)またはソース電位)との電位差のことを示す場合が多い。よって、電圧を電位と言い換えることが可能である。なお、電位とは相対的なものである。よって、GNDと記載されていても、必ずしも0Vを意味しない場合もある。

0020

本明細書において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている場合がある。また、構成同士の位置関係は、各構成を描写する方向に応じて適宜変化するものである。従って、明細書で説明した語句に限定されず、状況に応じて適切に言い換えることができる。

0021

本明細書において、「膜」という言葉と「層」という言葉とは、場合によっては、または、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を「導電膜」という用語に変更することが可能な場合がある。例えば、「絶縁膜」という用語を「絶縁層」という用語に変更することが可能な場合がある。

発明の効果

0022

本発明の一形態によって、単一導電型トランジスタで構成される新規な半導体装置及びその動作方法の提供、トランジスタ数の低減、動作速度の向上、消費電力の低減、または高書換え耐性の実現が可能となる。

0023

複数の効果の記載は、他の効果の存在を妨げるものではない。また、本発明の一形態は、必ずしも、例示した効果の全てを有する必要はない。また、本発明の一形態について、上記以外の課題、効果、及び新規な特徴については、本明細書の記載及び図面から自ずと明らかになるものである。

図面の簡単な説明

0024

A:記憶装置の構成例を示すブロック図。B:メモリセルの構成例を示す回路図。
メモリセルアレイの構成例を示す回路図。
行デコーダの構成例を示す回路図。
デコーダの構成例を示す回路図。
周辺回路の構成例を示す回路図。
A:出力回路の構成例を示す回路図。B:出力回路の動作例を示すタイミングチャート
記憶装置の動作例を示すタイミングチャート。
記憶装置の動作例を示すタイミングチャート。
読出しビット線、読出し回路出力波形の模式図。
メモリセルの構成例を示す回路図。
アプリケーションプロセッサのチップの構成例を示す斜視模式図。
A:演算処理装置の構成例を示すブロック図。B:処理エンジンと組み込み記憶装置の積層例を模式的に示すブロック図。
電子機器の構成例を示す模式図。
A、B:OSトランジスタの構成例を示す断面図。
A:作製した4段シフトレジスタの回路図。B:4段シフトレジスタの動作波形を示す図。
メモリセルの読出しアクセス時間の計算結果を示す図。
A、B:記憶装置の室温でのシュムプロット(VDDM/VH 対 tWPW)、(VDDM/VH 対 tRAC)。
A:テスト回路の回路図。B:読出しトランジスタの電流−電圧特性測定結果を示す図。C:読出しトランジスタのしきい値電圧の計算結果を示す図。
A:テスト回路の回路図。B:電圧VSNの計算結果を示す図。
A:記憶装置の顕微鏡写真。B:記憶装置の仕様を示す表。

0025

以下に、本発明の実施の形態を説明する。ただし、本発明の一形態は、以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明の一形態は、以下に示す実施の形態及び実施例の記載内容に限定して解釈されるものではない。

0026

以下に示される実施の形態及び実施例は適宜組み合わせることが可能である。また1の実施の形態の中に、複数の構成例(作製方法例、動作方法例、使用方法例等も含む。)が示される場合は、互いの構成例を適宜組み合わせること、及び他の実施の形態に記載された1または複数の構成例と適宜組み合わせることも可能である。

0027

図面において、大きさ、層の厚さ、又は領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。なお図面は、理想的な例を模式的に示したものであり、図面に示す形状又は値などに限定されない。例えば、ノイズによる信号、電圧、若しくは電流のばらつき、又は、タイミングのずれによる信号、電圧、若しくは電流のばらつきなどを含むことが可能である。

0028

〔実施の形態1〕
半導体装置の一例として、OSトランジスタで構成される記憶装置について説明する。図1Aに示す記憶装置100はメモリセルアレイ110、周辺回路120を有する。記憶装置100には、VDDM、VSSM、Vbg1〜Vbg3等の電圧が入力される。電圧VDDM、VSSMは、それぞれ高電源電圧低電源電圧である。例えば、電圧VSSMは接地電位(GND)である。

0029

メモリセルアレイ110及び周辺回路120はOSトランジスタで構成されている。メモリセルアレイ110は複数のメモリセル11を有する。一例として、メモリセル11の配列は32行32列である。周辺回路120は、行デコーダ122、書込み回路124、読出し回路125、出力回路126を有する。周辺回路120には、データDIN[31:0]、アドレス信号RA[4:0]、RAB[4:0]、及び各種の制御信号が入力される。一例として、記憶装置100のメモリ幅は32ビットであり、データDIN[31:0]、DOUT[31:0]はそれぞれ書込みデータ読出しデータである。

0030

OSトランジスタに適用される金属酸化物は、Zn酸化物、Zn−Sn酸化物、Ga−Sn酸化物、In−Ga酸化物、In−Zn酸化物、In−M−Zn酸化物(Mは、Ti、Ga、Y、Zr、La、Ce、Nd、SnまたはHf)などがある。また、インジウム及び亜鉛を含む酸化物に、アルミニウムガリウムイットリウム、銅、バナジウムベリリウムホウ素、シリコンチタン、鉄、ニッケルゲルマニウムジルコニウムモリブデンランタンセリウムネオジムハフニウムタンタルタングステン、またはマグネシウムなどから選ばれた一種、または複数種が含まれていてもよい。また、本明細書において、In−M−Zn酸化窒化物などの金属酸化化物は、金属酸化物の範疇に含まれることとする。

0031

OSトランジスタの信頼性、電気特性の向上のため、CAAC−OS、nc−OSなどの結晶部を有する金属酸化物を用いることが好ましい。CAAC−OSとは、c−axis−aligned crystalline oxide semiconductorの略称である。CAAC−OSは、c軸配向性を有し、かつa−b面方向において複数のナノ結晶が連結し、歪みを有した結晶構造となっている。なお、歪みとは、複数のナノ結晶が連結する領域において、格子配列の揃った領域と、別の格子配列の揃った領域との間で格子配列の向きが変化している箇所を指す。nc−OSとは、nanocrystalline oxide semiconductorの略称である。

0032

金属酸化物はバンドギャップが大きい(例えば、2.5eV以上)ため、OSトランジスタのオフ電流は極めて小さい。例えば、ソースとドレイン間の電圧が3.5V、室温(25℃)下において、チャネル幅1μm当たりのオフ電流を1×10−20A未満、1×10−22A未満、あるいは1×10−24A未満とすることができる。極小オフ電流は、ドレイン電流オンオフ比が20桁以上150桁以下であることを可能にする。したがって、OSトランジスタを用いたメモリ素子は、OSトランジスタを介して保持ノードからリークする電荷量が極めて少ないので、不揮発性メモリ素子として用いることが可能である。

0033

金属酸化物は、バンドギャップが大きく、電子励起されにくいこと、ホール有効質量が大きいことなどから、OSトランジスタは、一般的なSiトランジスタと比較して、アバランシェ崩壊等が生じにくい場合がある。従って、例えばアバランシェ崩壊に起因するホットキャリア劣化等を抑制できる場合がある。ホットキャリア劣化を抑制できることで、高ドレイン電圧でOSトランジスタを駆動することができる。

0034

OSトランジスタは、電子を多数キャリアとする蓄積型トランジスタである。そのため、pn接合を有する反転型トランジスタ(代表的には、Siトランジスタ)と比較して短チャネル効果の一つであるDIBL(Drain−Induced Barrier Lowering)の影響が小さい。つまり、OSトランジスタは、Siトランジスタよりも短チャネル効果に高い耐性を有する。

0035

OSトランジスタは、短チャネル効果に対する耐性が高いために、OSトランジスタの信頼性を劣化させずに、チャネル長縮小できるので、OSトランジスタを用いることで回路の集積度を高めることができる。チャネル長が微細化するのに伴いドレイン電界が強まるが、上掲したように、OSトランジスタはSiトランジスタよりもアバランシェ崩壊が起きにくい。

0036

OSトランジスタは、短チャネル効果に高い耐性を有するので、ゲート絶縁層をSiトランジスタよりも厚くすることが可能である。例えば、チャネル長及びチャネル幅が50nm以下の微細なOSトランジスタであっても、10nm程度の厚いゲート絶縁層を設けることが可能な場合がある。厚いゲート絶縁層によって、ゲート寄生容量を低減することができるので、回路の動作速度を向上できる。ゲートリーク電流が低減されるので、静的消費電力を低減できる。

0037

<<メモリセル>>
図1Bに示すように、書込みワード線WWL、読出しワード線RWL、書込みビット線WBL、読出しビット線RBL、配線PL、BGC1〜BGC3に、メモリセル11は電気的に接続されている。配線PL、BGC1〜BGC3には、例えば、電圧VDDM、Vbg1、Vbg2、Vbg3がそれぞれ入力される。

0038

メモリセル11は、3T1C型ゲインセルであり、トランジスタM1〜M3、容量素子CS1、ノードSNを有する。トランジスタM1〜M3はそれぞれ書込みトランジスタ、読出しトランジスタ、選択トランジスタである。ノードSNは保持ノードである。

0039

トランジスタM1のゲート、ソース、ドレイン及びバックゲートは、書込みワード線WWL、ノードSN、書込みビット線WBL、及び配線BGC1にそれぞれ電気的に接続する。トランジスタM2のゲート、ソース、ドレイン及びバックゲートは、ノードSN、読出しビット線RBL、トランジスタM3のソース、及び配線BGC2にそれぞれ電気的に接続する。トランジスタM3のゲート、ドレイン及びバックゲートは読出しワード線RWL、配線PL、BGC3にそれぞれ電気的に接続する。容量素子CS1の第1端子、第2端子はノードSN、読出しビット線RBLにそれぞれ電気的に接続する。

0040

ノードSNを充放電することでデータが書き込まれ、トランジスタM3をオンにすることでデータが読出される。よって、メモリセル11は、原理的に書換え回数に制限はなく、データの書込み及び読出し低エネルギーで行え、データ保持に電力を消費しない。トランジスタM1が極小オフ電流のOSトランジスタであるので、メモリセル11はデータ保持特性が高い。

0041

トランジスタM1〜M3のバックゲートに電圧Vbg1〜Vbg3をそれぞれ入力することで、トランジスタM1〜M3のしきい値電圧(以下、「Vt」と呼ぶ場合がある)を各々設定することができる。少なくともトランジスタM2にバックゲートを設けることが好ましい。後述するように、電圧Vbg2によってトランジスタM2のVtを負電圧側にシフトさせることで、高いデータ保持特性と、読出しの高速化とが可能となる。

0042

<<メモリセルアレイ>>
図2にメモリセルアレイ110の回路構成例を示す。配線PLは隣接する2行で共有されている。なお、メモリセルアレイ110において、例えば、配線PLは隣接する2列で共有されてもよい。配線BGC1〜BGC3の一部または全部は隣接する2行で共有されてもよい。

0043

本明細書において、複数の読出しビット線RBLのうちの1個を特定する必要があるときは、読出しビット線RBL<0>等と記載する。読出しビット線RBLと記載した場合は、任意の読出しビット線RBLを指している。他の要素についても同様である。例えば、読出しビット線RBL<0>は第0行の読出しビット線を表し、メモリセル11<31,0>は第31行第0列のメモリセル11を表す。特定のメモリセル11の要素を他のメモリセル11の要素と区別するために、符号に行及び列番号を追加した符号を使用する場合がある。例えば、トランジスタM1<0,0>は、メモリセル11<0,0>のトランジスタM1を表す。

0044

<<周辺回路>>
周辺回路120は、単一導電型(ここでは、nチャネル型)のトランジスタで構成される。不純物導入技術によって、シリコンの導電型を制御することは容易である。対照的に、金属酸化物半導体の導電型の制御は非常に困難である。例えば、インジウムを含む金属酸化物(例えば、In酸化物)、あるいは亜鉛を含む金属酸化物(例えば、Zn酸化物)では、n型半導体は作製できているが、p型半導体は作製できていない。OSトランジスタのみで構成された実用化レベル相補型ロジック回路(CMOSロジック回路とも呼ぶ)は作製されていない。そのため、周辺回路120には、相補型ロジック回路ではなく、単一導電型(ここでは、nチャネル型)トランジスタで構成されるロジック回路が用いられる。なお、本明細書において、単一導電型トランジスタで構成される回路のことを「単一導電型回路」と呼ぶ場合がある。

0045

周辺回路120には、ダイナミックロジック回路が用いられる。ダイナミックロジック回路は、評価期間においてダイナミックノードの電圧を保持する必要がある。Siトランジスタはオフ特性が十分でないため、Siトランジスタで構成されるダイナミックロジック回路は、動作周波数が低すぎると、またはクロック信号が停止すると、ダイナミックノードの電圧が維持されない。これに対し、OSトランジスタで構成されるダイナミックロジック回路(以下、「OSダイナミックロジック回路」と呼ぶ場合がある)は、OSトランジスタは極小オフ電流であるのでダイナミックノードからの電荷リークを抑えることができる。つまり、クロック信号の周波数を必要以上に高くしなくてもよいので、動的消費電力を抑えることができる。さらに、クロックゲーティング、及びパワーゲーティングが可能である。実施例1において、このようなOSダイナミックロジック回路の特長を具体的に説明する。

0046

一般的に、ダイナミックロジック回路は、スタティックロジック回路よりもトランジスタ数を削減できる。OSダイナミックロジック回路には、ダイナミックノードの電圧を保持するための回路(例えば、キーパー回路)を設ける必要がない。したがって、OSダイナミックロジック回路を周辺回路120に適用することで、記憶装置100の面積を縮小できる。

0047

以下、図3図5図6A、図6B、図7図9を参照して、周辺回路120の具体的な構成を説明する。

0048

<行デコーダ122>
図3に示すように、行デコーダ122には、電圧VDDM、VSSM、アドレス信号RA[4:0]、RAB[4:0]、信号WE、RE、PREN、PREPが入力される。

0049

信号WE、REはそれぞれ書込みイネーブル信号、読出しイネーブル信号である。信号WE、REは記憶装置100の状態を設定する。信号WE、RE共に“L”(低レベル)であるとき、記憶装置100はスタンバイ状態である。記憶装置100は、信号WEが“H”(高レベル)であるとき、データの書込みを行い、信号REが“H”であるときデータの読出しを行う。

0050

信号PREPと信号PRENとは互いに反転関係にある。OSダイナミックロジック回路において、信号PREN、PREPはクロック信号として機能し、ダイナミックノードのプリチャージまたはプリディスチャージを制御する。

0051

行デコーダ122はデコーダ130、ワード線ドライバ132を有する。デコーダ130はアドレス信号RA[4:0]、RAB[4:0]をデコードし、アクセス対象となる行を指定する機能をもつ。ワード線ドライバ132は、デコーダ130が指定する行の書込みワード線WWLまたは読出しワード線RWLを選択する(「アサートする」とも呼ぶ)機能をもつ。

0052

(デコーダ130)
デコーダ130は、プリチャージ型パストランジスタロジック回路で構成されており、トランジスタM19、複数の回路20を有する。複数の回路20の配置は高さ4の完全2分木構造であり、回路20の数は31(=25−1)である。2分木構造の根に設けられている回路20の入力ノードと、電圧VDDM用電源線との間にトランジスタM19は設けられている。トランジスタM19のゲートは信号PRENが入力される。トランジスタM19はプルアップ回路として機能する。信号PRENはデコーダ130のイネーブル信号として機能する。

0053

なお、本明細書では、電圧VDDM用電源線を「VDDM線」と記載する場合がある。他の電源線についても同様の記載を行う場合がある。

0054

ワード線ドライバ132は、32個の回路22を有する。回路22は、2分木構造の葉に設けられている回路20に電気的に接続されている。回路22<j>(jは0乃至31の整数)の2個の出力ノードは、書込みワード線WWL<j>、読出しワード線RWL<j>にそれぞれ電気的に接続する。

0055

図4に、深さp(pは0乃至4の整数)に配置されている回路20の構成例を示す。回路20はトランジスタM20、M21で構成されるパストランジスタロジック回路である。回路20において、ノードA0は入力ノードであり、ノードX1、X0は出力ノードである。トランジスタM20、M21のゲートはアドレス信号RA[4−p]、RAB[4−p]がそれぞれ入力される。

0056

回路20は、1入力−2出力デマルチプレクサとして機能する。アドレス信号RA[4−p]が“H”(=“1”)であるとき、ノードA0とノードX1が導通し、アドレス信号RA[4−p]が“L”(=“0”)であるとき、ノードA0とノードX0が導通する。

0057

トランジスタM19において、バックゲートとゲートとが接続されている。したがって、トランジスタM19のVtはダイナミックに変化する。トランジスタM19がオンであるとき、バックゲートにゲートと同じ正電圧が入力され、トランジスタM19のVtは負電圧側にシフトするので、トランジスタM19の電流駆動能力は向上する。したがって、Vtによる出力電圧の低下(以下、「Vt落ち」と呼ぶ場合がある)を抑えられる。同様に、トランジスタM20、M21のVtもダイナミックに変化する。

0058

最終段の回路20のノードA0には、6個のOSトランジスタが直列に電気的に接続されている。各OSトランジスタのバックゲートとゲートとを電気的に接続することで、デコーダ130の動作速度の向上、及び出力ノードの電圧降下の抑制が可能である。

0059

(ワード線ドライバ132)
図5に示すように、回路22はディスチャージ型ダイナミックロジック回路であり、トランジスタM23〜M28、ノードA1、Y1、Y2を有する。ノードA1は、入力ノードであり、最終段の回路20のノードX0またはX1に電気的に接続される。ノードY1、Y2はダイナミックノードであり、それぞれ、書込みワード線WWL、読出しワード線RWLが電気的に接続されている。

0060

トランジスタM23、M24のゲートは信号PREPが入力され、トランジスタM25、M28のゲートは信号REが入力され、トランジスタM26、M27のゲートは信号WEが入力される。トランジスタM23〜M28のバックゲートはそれぞれゲートに電気的に接続されている。バックゲートとゲートとが電気的に接続されたOSトランジスタで回路22を構成することで、Vt制御用の電圧を外部から入力することなく、動作速度を向上できる。

0061

トランジスタM23、M25は、ノードY1と電圧VSSM用の電源線(以下、「VSSM線」と呼ぶ。)との間に並列に電気的に接続されている。トランジスタM24、M26は、ノードY2とVSSM線との間に並列に電気的に接続されている。トランジスタM27はノードA1とノードY1の導通を制御し、トランジスタM28はノードA1とノードY2の導通を制御する。

0062

信号PREPが“H”である期間は、ディスチャージ期間であり、信号PREPが“L”である期間は評価期間である。ディスチャージ期間は、ノードY1、Y2の電圧は“L”に初期化される。具体的には、トランジスタM23、M24はオンであるので、ノードY1、Y2それぞれに電圧VSSMが入力される。よって、ディスチャージ期間では、書込みワード線WWL、読出しワード線RWLは非選択状態である。

0063

信号WE、REは、回路22のイネーブル信号として機能する。評価期間において、信号WEまたはREが“H”になると回路22はアクティブになり、ノードA1の論理に応じてノードY1またはノードY2の論理は決定される。具体的には、信号WEが“H”である場合、書込みワード線WWLが選択状態であるか非選択状態であるかが決定される。他方、信号REが“H”である場合、読出しワード線RWLが選択状態であるか非選択状態であるかが決定される。

0064

信号WEが“H”である場合、読出しワード線RWLは、電圧VSSMが入力されるため、非選択状態が維持される。書込みワード線WWLはノードA1に導通されるため、ノードA1の電圧が“H”であれば選択状態になり、ノードA1の電圧が“L”であれば非選択状態が維持される。信号REが“H”である場合、書込みワード線WWLは電圧VSSMが入力されるので、非選択状態が維持される。読出しワード線RWLはノードA1に導通されるため、ノードA1の電圧が“H”であれば選択状態になり、ノードA1の電圧が“L”であれば非選択状態が維持される。

0065

<書込み回路124>
書込み回路124において、図5に示す回路24が書込みビット線WBLごとに設けられている。回路24は、ノードA3、Y3、トランジスタM41〜M44を有する。

0066

ノードA3及びY3はそれぞれ入力ノード、出力ノードである。回路24<i>(iは0乃至31の整数)において、ノードA3はデータDIN[i]が入力され、ノードY3は書込みビット線WBL<i>に電気的に接続する。

0067

トランジスタM41〜M44は、VSSM線とVDDM線との間に直列に電気的に接続されている。トランジスタM42のゲートがノードA3であり、トランジスタM41のドレインとトランジスタM42のソースとの接続ノードがノードY3である。トランジスタM41、M43、M44のゲートは信号PREP、PREN、WEがそれぞれ入力される。トランジスタM41〜M44において、バックゲートとゲートとは電気的に接続されている。バックゲートとゲートが電気的に接続されているOSトランジスタで回路24を構成することで、Vt制御用の電圧を外部から入力することなく、回路24の動作速度を向上できる。

0068

回路24はディスチャージ型ダイナミックロジック回路であり、ノードY3がダイナミックノードである。信号PREP、PRENは回路24のクロック信号として機能する。信号PREPが“H”である期間がディスチャージ期間であり、信号PREPが“L”である期間が評価期間である。ディスチャージ期間では、ノードY3に電圧VSSMを入力して、ノードY3を放電している。評価期間において、信号WEが“H”になることで、ノードY3の論理はノードA3と同じ論理になる。つまり、“H”の信号WEが入力されると、回路24はデータDINを書込みビット線WBLに入力する。

0069

<読出し回路125>
読出し回路125には、読出しビット線RBLごとに回路25(図5参照)が設けられている。回路25はトランジスタM51〜M54、ノードA4、Y4を有する。ノードA4は入力ノードであり、読出しビット線RBLに電気的に接続されている。ノードY4は出力ノードであり、読出しビット線RBLから読出されたデータROを出力する。ノードY4は、出力回路126に設けられている回路26に電気的に接続されている。後述するように、回路26は、出力バッファ回路として機能する。

0070

トランジスタM52、M51、M53は、VSSM線とVDDM線との間に直列に電気的に接続されている。トランジスタM51のドレインとトランジスタM53のソースとの接続ノードがノードY4である。トランジスタM51のゲートはノードA4と電気的に接続され、トランジスタM52、M53のゲートには信号CRE、CREBがそれぞれ入力される。信号CREと信号CREBは互いに反転関係にある。トランジスタM51、M52のバックゲートは、電圧BGR1、BGR2用の電源線に電気的に接続される。トランジスタM53において、バックゲートとゲートとが電気的に接続されている。

0071

トランジスタM54において、ゲートとバックゲートとが電気的に接続され、ゲートには信号RSTが入力される。トランジスタM54は、ノードA4と電圧VCH用電源線との導通を制御する。トランジスタM54はノードA4の電圧を初期化するリセット回路として機能する。信号RSTはノードA4の初期化を制御する。トランジスタM54がオンになると、ノードA4は電圧VCHに固定される。ノードA4の初期化動作は、読出しビット線RBLをディスチャージして、読出しビット線RBLの電圧を“L”にするための動作である。よって、電圧VCHは電圧VDDMよりも低く、低電圧(例えば、電圧VSSMと等しい電圧)である。

0072

回路25はチャージ型ダイナミックロジック回路である。ノードY4は、ダイナミックノードである。信号CRE、CREBは回路25のクロック信号として機能する。信号CREBが“H”である期間がチャージ期間であり、信号CREBが“L”である期間が評価期間である。チャージ期間ではノードY4に電圧VDDMが入力される。評価期間ではトランジスタM53はオフであり、トランジスタM52はオンであるので、ノードY4の電圧はノードA4の電圧に応じて変化する。具体的には、ノードA4の電圧が“H”/“L”であるとき、ノードY4の電圧は“L”/“H”である。

0073

トランジスタM51、M52のバックゲート電圧を調整可能としているのは、読出し速度を向上するためである。少なくともトランジスタM51のバックゲート電圧を調節できることが好ましい。例えば、トランジスタM51のオン電流特性を向上させるため、電圧BGR1は電圧VSSM以上であることが好ましい。トランジスタM51のVtを負電圧側にシフトすることで、評価期間において、ノードY4の電圧がデータ判定可能な電圧になるまでの時間を短縮できる。例えば、信号CREとして供給される”H”と同じ電圧、または電圧VDDMと同じ電圧を、電圧BGR1に用いることで、回路25で使用する電圧数を増やさない。

0074

例えば、電圧BGR2は、電圧BGR1と同じ電圧を用いることができる。トランジスタM51、M52双方のオン電流特性を向上させることで、ノードY4の電圧がデータ判定可能な電圧になるまでの時間をさらに短縮できる。

0075

<出力回路126>
出力回路126は、32個の回路26を有する。回路26はデータROからデータDOの生成、及びデータDOの一時的な保持を行う。図6Aに示すように、回路26はノードA5、A6、B5、B6、Y5、トランジスタM60〜M67、容量素子CO1、CO2を有する。回路26は、電圧VDDM、VDDM1〜VDDM3、VSSM、VSSM1〜VSSM3、VBGINV、VBGO、VBGDD、VBGSS、信号SGD1、SGD2が入力される。ノードA5は回路25のノードY4と電気的に接続される。例えば、電圧VDDM3は高電源電圧であり、電圧VDDM1は電圧VDDM2よりも高い電圧である。電圧VSSM1〜VSSM3は低電源電圧である。本実施の形態では、電圧VDDMを3.3V、電圧VDDM1を4.0V、電圧VDDM2を1.0V、電圧VDDM3を5.0Vとする。また、電圧VSSM、電圧VSSM1、電圧VSSM2、および電圧VSSM3を0Vとする。

0076

トランジスタM60、M61はインバータ回路26Aを構成する。インバータ回路26Aは、データROを反転し、データROBを生成する。トランジスタM61は、ダイオード接続構造であり、かつバックゲートは電圧VBGINVが入力される。トランジスタM60においてゲートとバックゲートとが電気的に接続されている。トランジスタM60のゲートはノードA5に電気的に接続され、データROが入力される。ノードB5は、インバータ回路26Aの出力ノードである。

0077

例えば、電圧VBGINVによってトランジスタM61のVtを負電圧側にシフトさせることで、インバータ回路26Aの動作速度を向上できる。なお、トランジスタM61のバックゲートをゲートに電気的に接続して、Vtをダイナミックに変化させてもよい。

0078

容量素子CO1、CO2、トランジスタM62〜M67は出力バッファ回路26Bを構成する。出力バッファ回路26Bは、差動入力容量結合型のバッファ回路である。容量素子CO1の2個の端子は、ノードA5、A6にそれぞれ電気的に接続され、容量素子CO2の2個の端子は、ノードB5、B6にそれぞれ電気的に接続される。ノードA6、B6は、トランジスタM66、M67のゲートにそれぞれ電気的に接続される。トランジスタM66のソースとトランジスタM67のドレインとの接続ノードが、ノードY5である。

0079

トランジスタM62、M64のゲートは、電圧VGS1、VGS2がそれぞれ入力され、トランジスタM63、M65のゲートは信号SGD1、SGD2が入力される。トランジスタM62〜M65のバックゲートは電圧VBGOが入力され、トランジスタM66、M67のバックゲートは電圧VBGDD、VBGSSがそれぞれ入力される。

0080

トランジスタM62、M64はノードA6、B6にバイアス電流を入力するための電流源として機能する。トランジスタM63、M65は、ノードA6、B6を初期化するリセット回路としてそれぞれ機能する。トランジスタM66、M67によって、ノードA6、B6の電圧に応じた信号をノードY5から出力するバッファ回路が構成される。

0081

トランジスタM62〜M67のバックゲート電圧を調節することができるので、出力バッファ回路26Bの駆動能力の向上と、安定した動作と、を実現できる。図6Aの例ではトランジスタM62〜M65のバックゲートにそれぞれ電圧VBGOを入力しているが、一部のバックゲートに別の電圧を入力してもよい。または、トランジスタM62〜M67の一部のトランジスタにおいて、ゲートとバックゲートとを電気的に接続してもよい。

0082

図6Bを参照して、回路26の動作例を説明する。まず、回路26の初期化動作が行われる。具体的には、ノードA6、B6に初期電圧を入力する。信号SGD1、SGD2を“H”にして、トランジスタM63、M65をオンにする。例えば、信号SGD1を7.0V、信号SGD2を3.3Vにする。すると、ノードA6に電圧VDDM1(4.0V)が供給され、ノードB6に電圧VDDM2(1.0V)が入力される。初期化動作によってトランジスタM66をオン、トランジスタM67をオフになるように、電圧VDDM1、VDDM2、VBGDD、VBGSS等が設定される。

0083

なお、図6Bの例では、初期化動作期間において“H”の信号RST、CREB、及び“L”の信号CREが回路25に入力され、ノードA5は“H”のデータROが入力されている。よって、ノードB5は電圧VSSM3が入力される。

0084

信号SGD1、SGD2を“L”(電圧VSSM)にすると、トランジスタM63、M65がオフになり、ノードA6、B6の初期化が終了する。初期化動作後は、ノードA5とノードA6間、ノードB5とノードB6間はそれぞれ容量結合しているので、ノードA5、B5の電圧に応じて、ノードA6、B6の電圧はそれぞれ変化する。ノードA5に入力されるデータROが“H”から“L”に変化すると、ノードA6の電圧が低下してトランジスタM66がオフになる。また、トランジスタM60がオフになり、ノードB5の電圧が上昇する。すると、ノードB6の電圧も上昇し、トランジスタM67がオンになり、ノードY5はデータDOとして“L”(電圧VSSM)を出力する。逆に、ノードA5にデータROとして“H”が入力されると、ノードY5はデータDOとして“H”を出力する。

0085

電圧VDDM1が電圧VDDMと同じ電圧である場合、ノードA5に“H”が入力されると、データDOとして電圧VDDMからトランジスタM66のVtだけ低下した電圧が出力される。電圧VDDM1を電圧VDDMよりも大きくすることで、ノードA5に“H”が入力された時のデータDOの電圧低下を抑えることができる。また、ノードA5とノードA6を容量素子CO1で分離し、かつ、上記の初期化動作を行なうことで、実動作時にノードA5の充放電でデータDOの出力を切り替えることができる。同様にノードB5とノードB6を容量素子CO2で分離し、かつ、上記の初期化動作を行なうことで、実動作時にノードB5の充放電でデータDOの出力を切り替えることができる。すなわち、ノードA6およびノードB6の充放電が不要になるため、回路26の動作速度の向上が可能である。

0086

<<動作例>>
図7図8は、記憶装置100の動作例を説明するタイミングチャートである。なお、図8において、tWCYは書込みサイクル時間であり、tWPWは書込みパルス幅であり、tRCYは読出しサイクル時間であり、tRACは読出しアクセス時間である。(a1)、(a2)、(a3)はアドレスであり、(/a1)、(/a2)、(/a3)は(a1)、(a2)、(a3)の反転アドレスである。データRO[31:0]は、読出し回路125がメモリセルアレイ110から読み出したデータである。データ(a1)はアドレス(a1)のメモリセル11に書き込まれるデータであり、データ(a2)は、アドレス(a2)のメモリセル11から読み出されたデータである。

0087

<初期化動作、スタンバイ状態>
初期化動作は、書込み動作及び読出し動作が可能な状態に記憶装置100を設定するための動作であり、例えば、電源投入後に実行される。具体的には、読出しビット線RBL、並びに回路26のノードA6、B6それぞれに初期電圧が入力される。

0088

図7に示すように、信号PREP、CREB、SGD1、SGD2が“H”になる。信号WE、REは“L”である。回路25において、読出しビット線RBLに電圧VCHが入力される。回路25において、トランジスタM53はオンになり、ノードY4は電圧VDDMに固定される。よって、読出し回路125は、データRO[31:0]として、ffffffff(16進法)を出力する。回路26のノードA6、B6には、電圧VDDM1、VDDM2が入力される。信号SGD1、SGD2が“L”になると、記憶装置100はスタンバイ状態になる。

0089

<書込み動作>
図8を参照して、書込み動作の一例を説明する。信号WE、REはそれぞれ“H”(“1”)、“L”(“0”)である場合、記憶装置100は書込み動作を実行する。

0090

期間T1では、書込みワード線WWL、書込みビット線WBLのディスチャージが行われる。信号PREPは“H”である。書込みワード線WWL<0>〜WWL<31>には行デコーダ122によって電圧VSSMが入力され、書込みビット線WBL<0>〜WBL<31>には書込み回路124によって電圧VSSMが入力される。書込み動作の間、行デコーダ122は読出しワード線RWL<0>〜RWL<31>を電圧VSSに固定する。

0091

期間T2では、アドレス信号RA[4:0]が指定するメモリセル11にデータが書き込まれる。信号PREP、PRENは“L”、“H”である。書込み回路124によって、書込みビット線WBL<0>〜WBL<31>にデータDIN[0]〜DIN[31]がそれぞれ書き込まれる。行デコーダ122はアクティブになり、アドレス信号RA[4:0]、RAB[4:0]をデコードする。例えば、アドレス(a1)が“00001”である場合、行デコーダ122は書込みワード線WWL<1>に“H”の選択信号を出力する。よって、メモリセル11<1,0>〜11<1,31>は選択状態になる。トランジスタM1<1,0>〜M1<1,31>はオンになり、データDIN[0]〜DIN[31]はノードSN<1,0>〜SN<1,31>にそれぞれ書き込まれる。信号PREP、PRENが“H”、“L”になると、書き込み動作の1サイクルが終了し、全てのメモリセル11が非選択状態になる。

0092

<読出し動作>
図8を参照して、読出し動作の一例を説明する。信号WE、REは“L”、“H”である場合、記憶装置100は読出し動作を実行する。

0093

期間T3では、読出しビット線RBLのリセット、及び読出しワード線RWLのディスチャージが行われる。信号PREP、RST、CRE、CREBはそれぞれ“H”、“H”、“L”、“H”である。読出しワード線RWL<0>〜RWL<31>は行デコーダ122によって電圧VSSMに固定される。読出しビット線RBL<0>〜RBL<31>は読出し回路125によって電圧VCHに固定され、回路25の出力ノード(ノードY4)は、電圧VDDMに固定される。なお、書込みワード線WWL<0>〜WWL<31>は、読出し動作の間、行デコーダ122によって電圧VSSに固定される。

0094

期間T4では、メモリセルアレイ110からデータ(a2)が読み出される。信号PREP、PRENは“L”、“H”である。行デコーダ122はアクティブになり、アドレス信号RA[4:0]、RAB[4:0]をデコードする。例えば、アドレス(a2)が“00010”である場合、行デコーダ122は読出しワード線RWL<2>に“H”の選択信号を出力して、メモリセル11<2,0>〜11<2,31>を選択状態にする。トランジスタM3<2,0>〜M3<2,31>がそれぞれオンになり、メモリセル11<2,0>〜11<2,31>の保持データは、読出しビット線RBL<0>〜RBL<31>にそれぞれ書き込まれる。読出し回路125は、読出しビット線RBL<0>〜RBL<31>のデータを読出し、データRO[31:0]として、出力回路126に出力する。より具体的には、読出しビット線RBLの電圧に応じて、回路25のノードY4の電圧が決定する。ノードY4の電圧に応じて、回路26は、データDOとして“0”(“L”)または“1”(“H”)を出力する。読出しアクセス時間tRACは、信号CREおよびPRENがそれぞれ“L”から“H”に遷移してから、ノードY4の電圧が“0”または“1”であるかが確定するまでの時間である。

0095

図5図8図9を参照して、メモリセル11、回路25の動作例を説明する。図9は、読出し動作での読出しビット線RBL、ノードY4の出力波形を模式的に示す。

0096

信号RSTが“H”になるとトランジスタM54はオンになり、読出しビット線RBLが放電される。読出しビット線RBLの寄生容量は比較的大きいため、読出しビット線RBLへの一定電圧の入力を、充電ではなく放電によって行うことは、読出し速度の向上に有効である。信号RSTが“L”になるとトランジスタM54はオフになり、読出しビット線RBLは電気的に浮遊状態になる。信号RSTが“H”である間、トランジスタM53はオンであるため、ノードY4にデータ“1”(“H”)が書き込まれる。

0097

次に、信号RSTを“L”にし、読出しワード線RWLの電圧を“H”にする。トランジスタM3はオンになる。ノードSNにデータ“0”が書き込まれている場合は、トランジスタM2はオフであるため、読出しビット線RBL、ノードY4の電圧は変化しない。つまり、データROとして“1”(“H”)が維持される。

0098

他方、ノードSNにデータ“1”が書き込まれている場合は、トランジスタM2はオンである。したがって、トランジスタM2のドレイン電流によって、読出しビット線RBLが充電される。ノードSNは読出しビット線RBLと容量結合しているので、読出しビット線RBLの電圧の上昇に伴い、ブートストラップ効果によりノードSNの電圧も上昇する。そのため、トランジスタM2のドレイン電流は増加し、読出しビット線RBLの充電が加速される。やがて、トランジスタM52がオンになると、ノードY4は放電され、データROは“0”(“L”)になる。

0099

なお、データROは、メモリセル11の保持データの反転データであることに留意されたい。よって、データDOも反転データである。データDOとメモリセル11の保持データの論理を同じにするためには、データROを反転できるように回路26の回路構成を変更すればよい。例えば、ノードB5を容量素子CO1に電気的に接続し、ノードA5を容量素子CO2に電気的に接続する。

0100

なお、容量素子CS1がノードSNとVSSM線との間を容量結合している場合、読出しビット線RBLの電圧は点線で示すように変化する。この場合、ブートストラップ効果は得られないため、読出しビット線RBLの充電速度は遅い。読出しワード線RWLが選択状態である期間に、読出しビット線RBLはデータ判定可能な電圧に昇圧されない場合もある。つまり、ブートストラップ効果を用いることで、読出しアクセス時間tRACの短縮、読出しエラーの低減が可能である。

0101

読出し速度の向上のため、電圧Vbg2によってトランジスタM2のVtを負電圧側にシフトさせ、オン電流特性を向上させることが好ましい。この場合、非選択メモリセル11から読出しビット線RBLへのリーク電流の増加が問題になる。非選択メモリセル11からのリーク電流は、データ保持時間を短くするだけでなく、データの読出しエラーの原因となる。そのため、トランジスタM3はオン電流特性よりもオフ電流特性優先し、電圧Vbg3は電圧Vbg2よりも低くする。

0102

データを長時間保持するために、トランジスタM1のオフ電流は低いことが好ましい。そのため、電圧Vbg1は電圧Vbg3と等しいか、より低いことが好ましい。

0103

メモリセル11は3T1C型であるため、読出しビット線RBLの電圧のVt落ちが顕在化するが、ブートストラップ効果により、読出しビット線RBLの電圧のVt落ちを防ぐことが可能である。つまり、メモリセル11にブートストラップ効果を備える3T1C型ゲインセルを適用することで、高いデータ保持特性と高動作速度とが実現されている記憶装置100を提供することができる。さらに、読出し回路125に充電型ダイナミックロジック回路を採用することは、読出しアクセス時間tRACの短縮に有効である。

0104

(メモリセルの変形例)
図10に、ブートストラップ効果を備えるメモリセルの他の構成例を示す。図10に示すメモリセル12はメモリセル11の変形例であり、トランジスタM5〜M7、容量素子CS5、ノードSN、ノードN6を有する。トランジスタM5〜M7は、書込みトランジスタ、読出しトランジスタ、選択トランジスタである。トランジスタM5〜M7のバックゲートは、配線BGC1〜BGC3に電気的に接続される。容量素子CS5の第1端子、第2端子は、ノードSN、N6に電気的に接続される。ノードN6は、トランジスタM6とトランジスタM7との接続ノードである。電圧Vbg1〜Vbg3はメモリセル11と同様に設定される。

0105

メモリセル12はメモリセル11と同様に動作する。読出しワード線RWLが選択されると、トランジスタM7がオンになる。ノードSNで“1”を保持しているとき、ノードN6はトランジスタM6のドレイン電流により充電される。よって、ブートストラップ効果により、ノードN6の電圧の上昇に合わせて、ノードSNの電圧も上昇する。その結果、読出しビット線RBLの電圧上昇が加速される。

0106

記憶装置100にはpチャネル型トランジスタが用いられない。マスク枚数を低減できるため、作製コストを低減できる。相補型回路は、ラッチアップしないように設計する必要があるが、記憶装置100はラッチアップから解放されるため、レイアウトの自由度が高く、パターンを高密度に配置することができる。

0107

単一導電型のダイナミックロジック回路が用いられているため、周辺回路120のトランジスタ数は少ない。周辺回路120のトランジスタ数の削減は、記憶装置100の小型化、低消費電力化に有効である。表1に、周辺回路120のトランジスタ数と、非特許文献2のOS記憶装置の周辺回路のトランジスタ数の比較を示す。なお、周辺回路120の32本のビット線あたりのトランジスタ数は、読出し回路125のトランジスタ数であり、出力回路126のトランジスタは含まれない。非特許文献2の周辺回路は、CMOSスタティックロジック回路で構成されている。非特許文献2のトランジスタ数は、行デコーダ122、書込み回路124、読出し回路125に対応するCMOSスタティックロジック回路のトランジスタ数の概算値である。

0108

0109

上述したように、本実施の形態によって、高動作速度、高書換え耐性、高データ保持特性低消費電力、及びトランジスタ数の低減が実現されたOS記憶装置を提供することが可能である。後述の実施例2において、本実施の形態のOS記憶装置の具体的な性能を説明する。

0110

〔実施の形態2〕
OSトランジスタの製造技術はCMOS製造技術と互換性があり、OSトランジスタが用いられた単一導電型記憶装置はCMOSロジック回路上に積層することができる。本実施の形態では、Siトランジスタが用いられたCMOS回路と、OSトランジスタが用いられた単一導電型回路とを有する半導体装置について説明する。

0111

実施の形態1の記憶装置は、OSトランジスタのみで構成する場合、比較的小規模な(例えば、128ビット乃至1Mビット)記憶装置に好適である。

0112

例えば、図11に示すアプリケーションプロセッサ(AP)200の組み込み記憶装置205に、実施の形態1の記憶装置が用いられる。図11は、AP200のチップの模式図である。AP200は、システムオンチップである。AP200を構成するチップは、CMOSトランジスタ層221とOSトランジスタ層222との積層構造をもつ。CMOSトランジスタ層221には、AP200を構成する各種の機能回路、例えば、CPU210、バス211、周辺回路213、215、入出力インターフェース回路217が設けられている。周辺回路213、215には、電源回路通信回路画像処理回路音響処理回路などが設けられる。

0113

OSトランジスタ層222に複数の組み込み記憶装置205が設けられる。なお、組み込み記憶装置205の数は単数でもよい。組み込み記憶装置205と、CPU210等とのデータのやり取りは、バス211を介してCPU210で行われる。組み込み記憶装置205は、例えば、AP200の設定データを記憶する。このような用途では、外付けのEEPROMチップを使用することができるが、組み込み記憶装置205を用いることは、AP200の低コスト化、小型化、低消費電力化等に有効である。

0114

CMOSトランジスタ層221に複数のOSトランジスタ層222を積層することができる。例えば、2層のOSトランジスタ層222を設けた場合、下層に、組み込み記憶装置205の周辺回路を設け、上層にメモリセルアレイを設ける。または、下層に周辺回路およびメモリセルアレイを設け、上層にメモリセルアレイを設ける。

0115

もちろん、実施の形態1の記憶装置が適用可能な半導体装置は、アプリケーションプロセッサに限定されない。マイクロコントローラユニット(MCU)、CPU、GPU、FPGA、撮像装置、表示装置など各種の半導体装置に、実施の形態1の記憶装置を設けることができる。

0116

例えば、図12Aに示す演算処理装置230は、複数の組み込み記憶装置235を有する。組み込み記憶装置235には実施の形態1の記憶装置を用いることができる。演算処理装置230は、バスインターフェース(I/F)231、複数の処理エンジン(PE、Processing Engine)233をさらに有する。バスI/F231を介して、演算処理装置230と外部記憶装置239間のデータ伝送が行われる。外部記憶装置239には、例えば、DRAMフラッシュメモリ、SRAMなどが用いられる。

0117

演算処理装置230のチップの構造はAP200と同様の積層構造である。組み込み記憶装置235はOSトランジスタ層に設けられ、バスI/F231、PE233はCMOSトランジスタ層に設けられる。PE233はSiトランジスタが用いられたCMOSロジック回路で構成され、演算処理を行う。図12Bに示すように、組み込み記憶装置235はPE233に積層されている。組み込み記憶装置235はメモリセルアレイ236、周辺回路237を有する。メモリセルアレイ236、周辺回路237はOSトランジスタで構成される。組み込み記憶装置235はトランジスタ数が少ないため、占有面積を大幅に増やすことなくPE233に積層することが可能である。図12Bに示す制御回路224は、CMOSロジック回路で構成される。制御回路224は、例えば、組み込み記憶装置235の制御信号の生成、およびPE233とバスI/F231との間のデータ伝送の制御を行う。

0118

並列演算処理を行うため、複数のPE233がアレイ状に設けられている。演算処理装置で並列演算処理を効率よく行うためには、低消費電力、高動作速度、かつ高書換え耐性の組み込み記憶装置が求められている。組み込み記憶装置235はこのような要求を満たすことが可能である。PE233に近接して組み込み記憶装置235を設けることで、データ伝送に要する時間および電力を低減でき、かつPE233を高効率で動作させることができる。低消費電力で高性能な演算処理装置230を提供することができるため、演算処理装置230は、科学技術計算、機械学習(例えば、深層学習)等に適しており、例えば、機械学習用アクセラレータとして用いることができる。

0119

図13に示すように、実施の形態1の記憶装置100を組み見込んだプロセッサチップ7010は、様々な電子機器に組み込むことができる。

0120

ロボット7100は、照度センサマイクロホンカメラスピーカディスプレイ、各種センサ赤外線センサ超音波センサ加速度センサピエゾセンサ光センサジャイロセンサなど)、および移動機構などを備える。プロセッサチップ7010は、これら周辺装置を制御する。

0121

マイクロホンは、使用者音声および環境音などのオーディオ信号を検知する機能を有する。また、スピーカは、音声および警告音などのオーディオ信号を発する機能を有する。ロボット7100は、マイクロホンを介して入力されたオーディオ信号を解析し、必要なオーディオ信号をスピーカから発することができる。ロボット7100は、マイクロホン、およびスピーカを用いて、使用者とコミュニケーションをとることが可能である。

0122

カメラは、ロボット7100の周囲の画像を撮像する機能を有する。また、ロボット7100は、移動機構を用いて移動する機能を有する。ロボット7100は、カメラを用いて周囲の画像を撮像し、画像を解析して移動する際の障害物の有無などを察知することができる。

0123

飛行体7120は、プロペラ、カメラ、およびバッテリなどを有し、自律して飛行する機能を有する。プロセッサチップ7010はこれら周辺機器を制御する。例えば、プロセッサチップ7010は、カメラで撮影した画像データを解析し、移動する際の障害物の有無などを察知することができる。

0124

掃除ロボット7140は、上面に配置されたディスプレイ、側面に配置された複数のカメラ、ブラシ、操作ボタン、各種センサなどを有する。図示されていないが、掃除ロボット7140には、タイヤ、吸い込み口等が備えられている。掃除ロボット7140は自走し、ゴミを検知し、下面に設けられた吸い込み口からゴミを吸引することができる。例えば、プロセッサチップ7010は、カメラが撮影した画像を解析し、壁、家具または段差などの障害物の有無を判断することができる。また、画像解析により、配線などブラシに絡まりそうな物体を検知した場合は、ブラシの回転を止めることができる。

0125

自動車7160は、エンジン、タイヤ、ブレーキ操舵装置、カメラなどを有する。例えば、プロセッサチップ7010は、ナビゲーション情報、速度、エンジンの状態、ギアの選択状態、ブレーキの使用頻度などのデータに基づいて、自動車7160の走行状態を最適化するための制御を行う。

0126

プロセッサチップ7010は、テレビジョン受像(TV)装置7200、スマートフォン7210、PC(パーソナルコンピュータ)7220、7230、ゲーム機7240、7260等に組み込むことができる。例えば、TV装置7200に内蔵されたプロセッサチップ7010は画像エンジンとして機能させることができる。例えば、プロセッサチップ7010は、ノイズ除去解像度アップコンバージョンなどの画像処理を行う。スマートフォン7210は、携帯情報端末の一例である。スマートフォン7210は、マイクロホン、カメラ、スピーカ、各種センサ、および表示部を有する。プロセッサチップ7010によってこれら周辺機器が制御される。

0127

PC7220、7230はそれぞれノート型PC、据え置き型PCの例である。PC7230には、キーボード7232、およびモニタ装置7233が無線又は有線により接続可能である。ゲーム機7240は携帯型ゲーム機の例である。ゲーム機7260は据え置き型ゲーム機の例である。ゲーム機7260には、無線または有線でコントローラ7262が接続されている。コントローラ7262に、プロセッサチップ7010を組み込むこともできる。

0128

〔実施の形態3〕
図14A、図14Bを参照して、OSトランジスタの構成例を説明する。図14A、図14Bの左側にOSトランジスタのチャネル長方向の断面図を示し、右側にOSトランジスタのチャネル幅方向の断面図を示す。

0129

図14Aに示すOSトランジスタ5001は絶縁表面に形成される。ここでは、絶縁層5021上に形成されている。OSトランジスタ5001は、絶縁層5028、5029で覆われている。OSトランジスタ5001は、絶縁層5022〜5031、金属酸化物層5011〜5013、導電層5050〜5054を有する。

0130

図中の絶縁層、金属酸化物層、導電層等は、単層でも積層でもよい。これらの作製には、スパッタリング法分子線エピタキシー法MBE法)、パルスレーザアブレーション法(PLA法)、化学気相堆積法CVD法)、原子層堆積法(ALD法)などの各種の成膜方法を用いることができる。CVD法には、プラズマCVD法熱CVD法有機金属CVD法などがある。

0131

金属酸化物層5011〜5013をまとめて金属酸化物層5010と呼ぶ。図14Aに示すように、金属酸化物層5010は金属酸化物層5011、金属酸化物層5012、金属酸化物層5013の順に積層している部分を有する。OSトランジスタ5001がオン状態のとき、チャネルは金属酸化物層5012に主に形成される。

0132

OSトランジスタ5001のゲート電極は導電層5050で構成され、ソース電極またはドレイン電極として機能する一対の電極は、導電層5051、5052で構成される。金属酸化物層5010、導電層5050〜5052はそれぞれバリア層として機能する絶縁層5031に覆われている。バックゲート電極は導電層5053と導電層5054との積層で構成される。OSトランジスタ5001はバックゲート電極を有さない構造としてもよい。後述するOSトランジスタ5003も同様である。ゲート(フロントゲート)側のゲート絶縁層は絶縁層5027で構成され、バックゲート側のゲート絶縁層は、絶縁層5024〜5026の積層で構成される。

0133

図14Aは、金属酸化物層5010が3層構造の例であるが、これに限定されない。金属酸化物層5010は、例えば、金属酸化物層5011または金属酸化物層5013のない2層構造とすることができるし、金属酸化物層5011〜5013の何れか1層で構成してもよい。または、金属酸化物層5010を4層以上の金属酸化物層で構成してもよい。

0134

導電層5050〜5054に用いられる導電材料には、リン等の不純物元素ドーピングした多結晶シリコンに代表される半導体ニッケルシリサイド等のシリサイド、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウム等の金属、または上述した金属を成分とする金属窒化物窒化タンタル窒化チタン窒化モリブデン窒化タングステン)等がある。また、インジウム錫酸化物酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの導電性材料を用いることができる。

0135

例えば、導電層5053は、水素に対するバリア性を有する導電層(例えば、窒化タンタル層)とし、導電層5054は、導電層5053よりも導電率の高い導電層(例えばタングステン層)とすることが好ましい。このような構造であることで、導電層5053と導電層5054の積層は配線としての機能と、金属酸化物層5010への水素の拡散を抑制する機能とをもつ。

0136

絶縁層5021〜5031に用いられる絶縁材料には、窒化アルミニウム酸化アルミニウム、窒化酸化アルミニウム、酸化窒化アルミニウム、酸化マグネシウム窒化シリコン酸化シリコン窒化酸化シリコン酸化窒化シリコン酸化ガリウム酸化ゲルマニウム酸化イットリウム酸化ジルコニウム酸化ランタン酸化ネオジム酸化ハフニウム酸化タンタルアルミニウムシリケートなどがある。絶縁層5021〜5031はこれらの絶縁材料でなる単層、または積層して構成される。絶縁層5021〜5031を構成する層は、複数の絶縁材料を含んでいてもよい。

0137

本明細書において、酸化窒化物とは、酸素含有量窒素よりも多い化合物であり、窒化酸化物とは、窒素の含有量が酸素よりも多い化合物のことをいう。

0138

OSトランジスタ5001において、酸素および水素に対してバリア性をもつ絶縁層(以下、バリア層)によって金属酸化物層5010が包み込まれる構造であることが好ましい。このような構造であることで、金属酸化物層5010から酸素が放出されること、金属酸化物層5010への水素の侵入を抑えることができるので、OSトランジスタ5001の信頼性、電気特性を向上できる。例えば、絶縁層5031をバリア層として機能させ、かつ絶縁層5021、5022、5024の少なくとも1つをバリア層と機能させればよい。バリア層は、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム、窒化シリコンなどの材料で形成することができる。

0139

図14Bに示すOSトランジスタ5003は、OSトランジスタ5001の変形例であり、主に、ゲート電極の構造が異なる。絶縁層5028、5031に形成された開口部に、金属酸化物層5013、絶縁層5027、導電層5050が設けられている。つまり、この開口部を利用して、ゲート電極が自己整合的に形成されている。よって、開口部の大きさによって、ゲート電極幅を制御できるため、チャネル長の短いOSトランジスタの作製が容易である。さらに、ゲート電極(5050)がゲート絶縁層(5027)を介してソース電極およびドレイン電極(5051、5052)と重なる領域を有していないので、ゲート−ソース間の寄生容量、ゲートードレイン間の寄生容量が低減され、周波数特性が向上される。

0140

本実施例では、OSダイナミックロジック回路について説明する。

0141

60nmOSトランジスタプロセスによって4段シフトレジスタ180を作製した。図15Aに示すように、4段シフトレジスタ180はシフトレジスタ181_1〜181_4を有し、クロック信号φ1〜φ4、電圧VDDD、VSSSが入力される。シフトレジスタ181_1はOSダイナミックロジック回路であり、トランジスタM81〜M86、ノードIN、Y8、Y9を有する。ノードY8、Y9はダイナミックノードである。トランジスタM83のゲートが入力ノードであり、ノードY9が出力ノードである。ノードY9は、シフトレジスタ181_2の入力ノードに電気的に接続される。トランジスタM81はOSトランジスタであり、トランジスタM81〜M86のチャネル形成領域は、結晶性In−Ga−Zn酸化物層で形成されている。シフトレジスタ181_2〜181_4は、シフトレジスタ181_1と同じ回路構成である。

0142

図15Bは、4段シフトレジスタ180の動作波形の測定結果を示す。電圧VSSS、VDDDは0V、3.3Vである。クロック信号φ1〜φ4の“L”、“H”は0V、5.0Vである。図15Bにおいて、信号INはノードINに入力されるパルス信号であり、信号OUT1〜OUT4は、シフトレジスタ181_1〜181_4の出力信号である。信号INは、シフトレジスタ181_1〜181_3によって順次シフトされる。シフトレジスタ181_3がシフトしたパルス信号を出力し、クロック信号φ4が立ち下がったときに、クロック信号φ1〜φ4、電圧VDDDの入力を停止する。1秒後、クロック信号φ1〜φ4、電圧VDDDを再入力すると、シフトレジスタ181_4は、シフトされたパルスを出力する。つまり、パワーゲーティング後に4段シフトレジスタ180は正常に動作した。これは、パワーゲーティングの間に、シフトレジスタ181_1〜181_4のノードY8、Y9の電圧が保持されているためである。

0143

従って、本実施例によって、OSトランジスタを用いたダイナミックロジック回路は、ダイナミックノードの電圧を保持するための回路を設けなくとも、パワーゲーティングが可能であることが示された。

0144

本実施例では、実施の形態1の記憶装置100の設計、作製、性能等について説明する。

0145

<動作速度>
メモリセル11、19について、シミュレーションによってデータ“1”の読出しアクセス時間tRACを計算した。図16に計算結果を示す。トランジスタM1〜M3のW/L(チャネル幅/チャネル長)は、60nm/60nmである。容量素子CS1の容量は1.2fFである。トランジスタM1〜M3のバックゲート電圧(Vbg1〜Vbg3)は、−5V、8V、2Vであり、電圧VSSM、VDDMは0V、3.3Vである。作製プロセスのパラメータティカル(Typical)値であり、温度は室温(R.T.)である。

0146

メモリセル19は、比較例であり、容量素子CS1の第1端子、第2端子はノードSN、VSSM線に電気的に接続している。この点以外は、メモリセル11と同じ構成である。読出しワード線RWLが選択状態になっても、メモリセル19には、ブートストラップ効果は生じない。他方、メモリセル11にはブートストラップ効果が発生するため、メモリセル11の読出しアクセス時間tRACは33%短縮する。このように、ブートストラップ効果によって、ノードSNを昇圧することは、読出し速度の向上に非常に有効である。

0147

60nmOSトランジスタプロセスによって記憶装置100を作製した。OSトランジスタのチャネル形成領域は結晶性In−Ga−Zn酸化物層で形成した。図17A、図17Bは、作製した記憶装置100の室温でのシュムプロット(VDDM/VH 対 tWPW)、(VDDM/VH 対 tRAC)をそれぞれ示す。電圧VHは、制御信号(WE、RE、PREP等)の“H”の電圧である。メモリセル11のトランジスタM1〜M3のバックゲート電圧は、−7V、5V、0Vである。回路25のトランジスタM51、M52のバックゲート電圧は5Vである。電圧VDDM/VHが3.3V/5.0Vのときパルス幅tWPW、読出しアクセス時間tRACはそれぞれ20ns、45nsである。つまり、書き込み/読出し時間は20ns/45nsを達成でき、かつ、書込み/読出しエネルギーは97.9pJ/58.6pJを達成できている。

0148

書き換え耐性・1>
2T1Cゲインセルであるテスト回路15を用いて、環境温度が室温(27℃)の場合の書込み/読出し(書き換えサイクル試験を行った。図18Aに示すように、テスト回路15は、トランジスタM11、M12、容量素子CS11、ノードSN、書込みワード線WWL、読出しワード線RWL、書込みビット線WBL、読出しビット線RBL、配線PLを有する。トランジスタM11は書込みトランジスタであり、トランジスタM12は読出しトランジスタである。トランジスタM11、M12はバックゲートを有するOSトランジスタであり、チャネル形成領域は結晶性In−Ga−Zn酸化物層で形成される。トランジスタM11、M12のW/Lは、500nm/500nm、60nm/60nmである。

0149

書込み/読出しサイクル試験において、トランジスタM11のバックゲートは−7Vに固定され、トランジスタM12のバックゲートは電気的に浮遊状態である。読出しビット線RBLに1.8V、配線PLに0Vの電圧が入力される。書込みサイクル、読出しサイクルでのパルス幅tWPWはそれぞれ10ns、100nsである。書込みワード線WWLの“H”/“L”は3.3V/0V、書込みビット線WBLの“H”/“L”は1.8V/0Vである。

0150

書込みサイクルでは、データ“1”または“0”をノードSNに交互に書込んだ。データ“1”(または“0”)の書込みサイクル数の累積が10のn乗(nは0乃至14の整数)になる毎に、読出しサイクルを実行した。読出しサイクルでは、先ず、データ“1”または“0”をノードSNに書込み、次いで、データ読出し動作を繰り返し、トランジスタM12のIPL−VRWL特性を測定した。IPLは、配線PLを流れる電流であり、VRWLは読出しワード線RWLの電圧である。電圧VRWLを、データ“1”の読出しサイクルでは−3.0Vから1.0Vに+0.05Vずつ変化させ、データ“0”の読出しサイクルでは0Vから4.0Vに+0.05Vずつ変化させた。図18Bは、データ“1”/“0”がノードSNで保持されているときのIPL−VRWL特性曲線を示す。平方根外挿法を用いて、測定したIPL−VRWL特性曲線から、トランジスタM12のVtをそれぞれ計算した。図18Cに計算結果を示す。データ“1”を保持しているときと、データ“0”を保持しているときのVtの差は、1014書込みサイクル後で約2.5Vである。したがって、1014書込みサイクル後でも、十分なマージンで2つの状態を互いに区別できている。

0151

本書込み/読出しサイクル試験の結果は、テスト回路15を用いた記憶装置100は1014サイクルに耐えることができ、これは高書換え耐性を意味する。

0152

<書き換え耐性・2>
図19Aに示すテスト回路16を用いて、環境温度が85℃の場合の書込み/読出し(書き換え)サイクル試験を行った。テスト回路16は、テスト回路15と同様の2T1Cゲインセルである。テスト回路16とテスト回路15の違いは、トランジスタM12に換えて、pチャネル型のSiトランジスタ(バルクトランジスタ)であるトランジスタM13を用いる点である。トランジスタM12と同様に、トランジスタM13も読出しトランジスタとして機能する。

0153

テスト回路16を用いた書込み/読出しサイクル試験において、トランジスタM11のバックゲートは−3Vに固定されている。読出しビット線RBLに0V、配線PLに1.2Vの電圧が入力される。書込みワード線WWLの“H”/“L”は2.5V/−0.8V、書込みビット線WBLの“H”/“L”は1.2V/0Vである。

0154

テスト回路15を用いた書込み/読出しサイクル試験と同様に、書込みサイクルでは、データ“1”または“0”をノードSNに交互に書込んだ。

0155

また、データ“1”(または“0”)の書込みサイクル数の累積が10のn乗(nは0乃至14の整数)になる毎に、読出しサイクルを実行した。テスト回路16を用いた書込み/読出しサイクル試験では、読出しサイクル実行時にIPLを測定し、IPLの値からノードSNの電圧VSNを算出した。

0156

図19BにVSNの計算結果を示す。1014書込みサイクル後において、データ“1”を保持しているときのVSNは0.63V、データ“0”を保持しているときのVSNは0.01Vであった。データ“1”を保持しているときのVSNと、データ“0”を保持しているときのVSNの差は、約0.62Vである。したがって、1014書込みサイクル後でも、2つの状態を互いに区別できている。

0157

本書込み/読出しサイクル試験の結果は、環境温度が85℃であっても、テスト回路16を用いた記憶装置100は1014サイクルに耐えることができ、これは高書換え耐性を意味する。

0158

<仕様>
図20Aは、テスト回路15を用いた記憶装置100の顕微鏡写真を示す。なお、図20Aには出力回路126は示されていない。

0159

図20Bに記憶装置100の仕様を示す。室温にて、記憶装置100のスタンバイ状態でのスタティック電力スタンバイ電力)は9.9nWであり、書き込み動作および読み出し動作でのアクティブ電力は、97.9μW/MHzおよび258.6μW/MHzである。回路25の負荷容量が10fFであると想定した場合、アクティブ電力は123.6W/MHzと計算される。メモリセルアレイ110の記憶容量を1Mbitに拡張した場合、上記スタンバイ電力と、計算したアクティブ電力とから、アクティブ電力は133.7μW/MHzであると見積もられる。したがって、記憶装置100は低消費電力である。

実施例

0160

<まとめ>
60nmOSトランジスタプロセスによって、1kビットOS記憶装置を作製した。書き込み時間は20nsであり、読出し時間は45nsであり、1014サイクルに耐え、これは高書換え耐性を意味する。作製したOS記憶装置は、高動作速度、低消費電力など、組み込み記憶装置に求められる性能を達成できることが確認された。

0161

11、12、19:メモリセル、 15、16:テスト回路、 20、22、24、25、26:回路、 26A:インバータ回路、 26B:出力バッファ回路、
100:記憶装置、 110:メモリセルアレイ、 120:周辺回路、 122:行デコーダ、 124:書込み回路、 125:読出し回路、 126:出力回路、 130:デコーダ、 132:ワード線ドライバ、
180:4段シフトレジスタ、 181_1、181_2、181_3、181_4:シフトレジスタ、
200:アプリケーションプロセッサ(AP)、 205:組み込み記憶装置、 210:CPU、 211:バス、 213、215:周辺回路、 217:入出力インターフェース回路、 221:CMOSトランジスタ層、 222:OSトランジスタ層、 224:制御回路、 230:演算処理装置、 233:処理エンジン(PE)、 235:組み込み記憶装置、 236:メモリセルアレイ、 237:周辺回路、 239:外部記憶装置、
5001、5003:OSトランジスタ、 5010、5011、5012、5013:金属酸化物層、 5021、5022、5023、5024、5025、5026、5027、5028、5029、5030、5031:絶縁層、 5050、5051、5052、5053、5054:導電層、
7010:プロセッサチップ、 7100:ロボット、 7120:飛行体、 7140:掃除ロボット、 7160:自動車、 7200:テレビジョン受像(TV)装置、 7210:スマートフォン、 7220:パーソナルコンピュータ(PC)、 7230:パーソナルコンピュータ(PC)、 7232:キーボード、 7233:モニタ装置、 7240:ゲーム機、 7260:ゲーム機、 7262:コントローラ、
A0、A1、A3、A4、A5、A6、B5、B6、N6、SN、X0、X1、Y1、Y2、Y3、Y4、Y5:ノード、
CO1、CO2、CS1、CS5、CS11:容量素子、
M1、M2、M3、M5、M6、M7、M11、M12、M19、M20、M21、M23、M24、M25、M26、M27、M28、M41、M42、M43、M44、M51、M52、M53、M54、M60、M61、M62、M63、M64、M65、M66、M67、M81、M82、M83、M84、M85、M86:トランジスタ、
BGL1、BGL2、BGL3、PL:配線、
RBL:読出しビット線、 RWL:読出しワード線、 WBL:書込みビット線、 WWL:書込みワード線

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