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技術 記憶装置

出願人 株式会社半導体エネルギー研究所
発明者 加藤清大貫達也
出願日 2019年10月25日 (1年0ヶ月経過) 出願番号 2019-194063
公開日 2020年3月12日 (8ヶ月経過) 公開番号 2020-038977
状態 未査定
技術分野 薄膜トランジスタ DRAM 静的メモリのアクセス制御 記憶装置の構造、電源 半導体メモリ
主要キーワード 車載センサー 携帯データ端末 IC用パッケージ Nチャネル 連続接合 複合解析 ナノビーム 情報端
関連する未来課題
重要な関連分野

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また、この項目は機械的に抽出しているため、正しく解析できていない場合があります

図面 (20)

課題

消費電力を低減した記憶装置を提供する。

解決手段

記憶装置は、センスアンプと、ビット線と、メモリセルと、第1トランジスタと、を有し、ビット線は、センスアンプが設けられた層上に設けられ、メモリセルは、ビット線が設けられた層上に設けられ、メモリセルは、第2トランジスタと、容量素子と、を有する。センスアンプとビット線は、第1トランジスタを介して、電気的に接続される。センスアンプは、少なくとも1層の導電体を有してもよい。

概要

背景

DRAM(Dynamic Random Access Memory)は、容量素子
での電荷蓄積によりデータの記憶を行う。そのため、容量素子への電荷の供給を制御す
トランジスタオフ電流が小さいほど、データが保持される期間を長く確保することが
でき、リフレッシュ動作頻度を低減できるので好ましい。

一方、酸化物半導体(好ましくはIn、Ga、及びZnを含む酸化物)をチャネル形成
域に含むトランジスタが知られている。酸化物半導体(好ましくはIn、Ga、及びZn
を含む酸化物)をチャネル形成領域に含むトランジスタはオフ電流が極めて低くなること
が知られている。

下記の特許文献1には、酸化物半導体膜をチャネル形成領域に含むトランジスタを用いる
ことで、長期にわたり記憶内容を保持することができる半導体装置について、記載されて
いる。また、駆動回路記憶回路を積層することで、チップ面積を削減できる半導体装置
について、記載されている。さらに、下記の特許文献2には、分割ビット方式を用いるこ
とで、容量素子の容量を小さくできる半導体装置について、記載されている。

概要

消費電力を低減した記憶装置を提供する。記憶装置は、センスアンプと、ビット線と、メモリセルと、第1トランジスタと、を有し、ビット線は、センスアンプが設けられた層上に設けられ、メモリセルは、ビット線が設けられた層上に設けられ、メモリセルは、第2トランジスタと、容量素子と、を有する。センスアンプとビット線は、第1トランジスタを介して、電気的に接続される。センスアンプは、少なくとも1層の導電体を有してもよい。

目的

消費電力を低減することが可能
な記憶装置を提供すること、動作速度を向上することが可能な記憶装置を提供する

効果

実績

技術文献被引用数
0件
牽制数
0件

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請求項1

センスアンプと、第1乃至第4のトランジスタと、前記センスアンプ上及び前記第1乃至前記第4のトランジスタ上の第1の絶縁体と、前記第1の絶縁体上の、同じ第1の層に配置された第1乃至第4のビット線と、前記第1乃至前記第4のビット線上の第2の絶縁体と、前記第2の絶縁体上の、第1乃至第4のメモリセルと、を有し、前記第1乃至前記第4のメモリセルはそれぞれ、同じ第2の層に配置された第5のトランジスタと、同じ第3の層に配置された容量素子と、を有し、前記第1乃至前記第4のメモリセルはそれぞれ、前記第1乃至前記第4のビット線のうちの1つと電気的に接続され、前記第1乃至前記第4のビット線はそれぞれ、前記第1乃至前記第4のトランジスタのうちの1つを介して、前記センスアンプと電気的に接続され、前記第1乃至前記第4のビット線はそれぞれ、前記センスアンプと重なる領域を有する記憶装置

請求項2

請求項1において、前記第1乃至前記第4のトランジスタは、チャネル形成領域にシリコンを有し、前記第5のトランジスタは、チャネル形成領域に酸化物半導体を有する記憶装置。

技術分野

0001

本発明の一態様は、記憶装置と、当該記憶装置を用いた半導体装置に関する。

0002

なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の
一態様は、物、方法、または、製造方法に関する。または、本発明の一態様は、マシン
プロセス、マニュファクチャ、または組成物コンポジションオブマター)に関する
。特に、本発明の一態様は、例えば、半導体、半導体装置、記憶装置、プロセッサ、表示
装置、発光装置照明装置蓄電装置、それらの製造方法、または、それらの駆動方法
関する。

0003

本明細書において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指
す。半導体素子トランジスタダイオード等)を含む回路、同回路を有する装置等を含
む。例えば、電子回路、電子回路を備えたチップは、半導体装置の一例である。記憶装置
表示装置、発光装置、照明装置、電気光学装置、および電子機器等は、半導体装置の一
例である。

背景技術

0004

DRAM(Dynamic Random Access Memory)は、容量素子
での電荷蓄積によりデータの記憶を行う。そのため、容量素子への電荷の供給を制御す
るトランジスタのオフ電流が小さいほど、データが保持される期間を長く確保することが
でき、リフレッシュ動作頻度を低減できるので好ましい。

0005

一方、酸化物半導体(好ましくはIn、Ga、及びZnを含む酸化物)をチャネル形成
域に含むトランジスタが知られている。酸化物半導体(好ましくはIn、Ga、及びZn
を含む酸化物)をチャネル形成領域に含むトランジスタはオフ電流が極めて低くなること
が知られている。

0006

下記の特許文献1には、酸化物半導体膜をチャネル形成領域に含むトランジスタを用いる
ことで、長期にわたり記憶内容を保持することができる半導体装置について、記載されて
いる。また、駆動回路記憶回路を積層することで、チップ面積を削減できる半導体装置
について、記載されている。さらに、下記の特許文献2には、分割ビット方式を用いるこ
とで、容量素子の容量を小さくできる半導体装置について、記載されている。

先行技術

0007

特開2011−151383号公報
特開2012−178554号公報

発明が解決しようとする課題

0008

コンピューティングシステムの性能向上および消費電力の削減のために、DRAMをはじ
めとする記憶装置のさらなる消費電力の削減、動作速度の向上、小型化、記憶容量の向上
が求められている。

0009

本発明の一形態は、以下の少なくとも1つを課題とする。消費電力を低減することが可能
な記憶装置を提供すること、動作速度を向上することが可能な記憶装置を提供すること、
小型化した記憶装置を提供すること、記憶容量を向上した記憶装置を提供すること、消費
電力を低減することが可能な半導体装置を提供すること、動作速度を向上することが可能
な半導体装置を提供すること、小型化した半導体装置を提供すること、または、新規な半
導体装置を提供すること。

0010

これらの課題の記載は、他の課題の存在を妨げるものではない。本発明の一態様は、これ
らの課題の全てを解決する必要はないものとする。これら以外の課題は、明細書、図面、
請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記
載から、これら以外の課題を抽出することが可能である。

課題を解決するための手段

0011

(1)本発明の一態様は、センスアンプと、ビット線と、メモリセルと、第1トランジス
タと、を有し、ビット線は、センスアンプが設けられた層上に設けられ、メモリセルは、
ビット線が設けられた層上に設けられ、メモリセルは、第2トランジスタと、容量素子と
、を有し、センスアンプとビット線は、第1トランジスタを介して、電気的に接続される
記憶装置である。なおセンスアンプは、少なくとも1層の導電体を有してもよい。

0012

(2)本発明の一態様は、データ線を有し、データ線は、メモリセルが設けられた層上に
設けられ、センスアンプとデータ線は、第3トランジスタを介して、電気的に接続される
、(1)の態様に係る記憶装置である。

0013

(3)本発明の一態様は、第1トランジスタと、第2トランジスタ、第3トランジスタと
、第4トランジスタと、第1層と、第2層と、第3層と、容量素子と、を有し、第1層は
、第3トランジスタと第4トランジスタとが設けられている層上に積層され、第1層は第
1導電体を有し、第2層は、第1層上に積層され、第2層は、第2および第3導電体を有
し、第3層は、第2層上に積層され、第3層は、第4導電体を有し、第2トランジスタお
よび容量素子は、第3層上に積層され、第1トランジスタのソースまたはドレインの一方
は、第4導電体と電気的に接続され、第1トランジスタのソースまたはドレインの他方は
、第2導電体と電気的に接続され、第2トランジスタのソースまたはドレインの一方は、
第4導電体と電気的に接続され、第2トランジスタのソースまたはドレインの他方は、容
素子と電気的に接続され、第3トランジスタのソースまたはドレインの一方は、第2導
電体と電気的に接続され、第3トランジスタのソースまたはドレインの他方は、第1導電
体と電気的に接続され、第3トランジスタのゲートは、第3導電体と電気的に接続され、
第4トランジスタのソースまたはドレインの一方は、第3導電体と電気的に接続され、第
4トランジスタのソースまたはドレインの他方は、第1導電体と電気的に接続され、第4
トランジスタのゲートは、第2導電体と電気的に接続される記憶装置である。

0014

(4)本発明の一態様は、センスアンプと、4本のビット線と、メモリセルと、4つの第
1トランジスタと、を有し、4本のビット線は、センスアンプが設けられた層上に設けら
れ、メモリセルは、4本のビット線が設けられた層上に設けられ、メモリセルは、第2ト
ランスタと、容量素子と、を有し、4本のビット線は、第1方向に隣り合う2列と第2
方向に隣り合う2行とからなる2行2列に配置され、第2方向は、第1方向に垂直な方向
であり、4本のビット線は、第2方向に延在され、4本のビット線は、それぞれ、4つの
第1トランジスタのうちの1つを介してセンスアンプと電気的に接続され、センスアンプ
は、第1方向に、ビット線が2本収まる幅以上のピッチで複数配置され、センスアンプは
、第2方向に、ビット線が1本収まる幅以上のピッチで複数配置されている記憶装置であ
る。センスアンプは、少なくとも1層の導電体を有してもよい。

0015

(5)本発明の一態様は、センスアンプと、8本のビット線と、メモリセルと、4つの第
1トランジスタと、を有し、8本のビット線は、センスアンプが設けられた層上に設けら
れ、メモリセルは、8本のビット線が設けられた層上に設けられ、メモリセルは、第2ト
ランジスタと、容量素子と、を有し、8本のビット線は、第1方向に隣り合う4列と第2
方向に隣り合う2行とからなる2行4列に配置され、第2方向は、第1方向に垂直な方向
であり、8本のビット線は、第2方向に延在され、4本のビット線は、8本のビット線の
うち、1行目の4本のうちの2本と、2行目の4本のうちの2本からなり、4本のビット
線は、それぞれ、4つの第1トランジスタのうちの1つを介してセンスアンプと電気的に
接続され、センスアンプは、第1方向に、ビット線が4本収まる幅以上のピッチで複数配
置され、センスアンプは、第2方向に、ビット線が1本収まる幅以上のピッチで複数配置
されている記憶装置である。センスアンプは、少なくとも1層の導電体を有してもよい。

0016

(6)本発明の一態様は、2本のデータ線と、2つの第3トランジスタと、を有し、2本
のデータ線は、メモリセルが設けられた層上に設けられ、2本のデータ線は、それぞれ、
2つの第3トランジスタのうちの1つを介してセンスアンプと電気的に接続される、(4
)または(5)の態様に係る記憶装置。

0017

(7)本発明の一態様は、複数のセンスアンプと、複数のビット線と、複数のメモリセル
と、複数の第1トランジスタと、を有し、複数のビット線は、複数のセンスアンプが設け
られた層上に設けられ、複数のメモリセルは、複数のビット線が設けられた層上に設けら
れ、複数のメモリセルは、それぞれ、第2トランジスタと、容量素子と、を有し、複数の
ビット線が延在する方向を第2方向とし、第2方向に垂直な方向を第1方向とし、複数の
ビット線は第1方向に第1距離のピッチ、第2方向に第2距離のピッチで、2次元的に配
置され、複数のセンスアンプは、それぞれ、複数の第1トランジスタのうちの4つを介し
て、複数のビット線のうちの4本のビット線に接続され、複数のセンスアンプは、第1方
向に第1距離の2倍のピッチで、かつ、第2方向に第2距離の2倍のピッチで、2次元的
に配置されている記憶装置である。複数のセンスアンプは、少なくとも1層の導電体を有
してもよい。

0018

(8)本発明の一態様は、複数のデータ線と、複数の第3トランジスタと、を有し、複数
のデータ線は、メモリセルが設けられた層上に設けられ、複数のセンスアンプは、それぞ
れ、複数の第3トランジスタのうちの2つを介して、複数のデータ線のうちの2本のデー
タ線と電気的に接続され、複数のデータ線は、それぞれ、複数の第3トランジスタのうち
の2つを介して、複数のセンスアンプのうち第1方向に隣り合うセンスアンプと電気的に
接続される、(7)の態様に係る記憶装置。

0019

(9)本発明の一態様は、複数のセンスアンプと、複数のビット線と、複数のメモリセル
と、複数の第1トランジスタと、を有し、複数のビット線は、複数のセンスアンプが設け
られた層上に設けられ、複数のメモリセルは、複数のビット線が設けられた層上に設けら
れ、複数のメモリセルは、それぞれ、第2トランジスタと、容量素子と、を有し、複数の
ビット線が延在する方向を第2方向とし、第2方向に垂直な方向を第1方向とし、複数の
ビット線は第1方向に第3距離のピッチで、第2方向に第4距離のピッチで、2次元的に
配置され、複数のセンスアンプは、それぞれ、複数の第1トランジスタのうちの4つを介
して、複数のビット線のうちの4本のビット線に接続され、複数のセンスアンプは、第1
方向に第3距離の4倍のピッチで、第2方向に第4距離の1倍のピッチで、2次元的に配
置されている記憶装置。複数のセンスアンプは、少なくとも1層の導電体を有してもよい

0020

(10)本発明の一態様は、複数のセンスアンプのうち、第2方向に隣り合うセンスアン
プは、互いに第1方向に第5距離だけずれて配置され、第5距離は第3距離より小さいこ
とを特徴とする、(9)の態様に係る記憶装置。

0021

(11)本発明の一態様は、複数のデータ線と、複数の第3トランジスタと、を有し、複
数のデータ線は、メモリセルが設けられた層上に設けられ、複数のセンスアンプは、それ
ぞれ、複数の第3トランジスタのうちの2つを介して、複数のデータ線のうちの2本のデ
ータ線と電気的に接続され、複数のデータ線は、それぞれ、複数の第3トランジスタのう
ちの2つを介して、複数のセンスアンプのうち第2方向に隣り合うセンスアンプと電気的
に接続される、(9)または(10)の態様に係る記憶装置。

0022

(12)本発明の一態様は、第2トランジスタは酸化物半導体トランジスタである、(1
)乃至(11)の態様に係る記憶装置。

0023

(13)本発明の一態様は、第1トランジスタはシリコントランジスタである、(1)乃
至(12)の態様に係る記憶装置。

0024

(14)本発明の一態様は、ビット線に接続されるメモリセルの数は、3乃至32である
、(1)乃至(13)の態様に係る記憶装置。

0025

(15)本発明の一態様は、容量素子の容量値は0.1fF乃至10fFである、(1)
乃至(14)の態様に係る記憶装置。

0026

(16)本発明の一態様は、(1)乃至(15)の何れか一の態様に係る記憶装置と、プ
リント配線基板と、を有する電子機器である。

発明の効果

0027

消費電力を低減することが可能な記憶装置を提供することができる。または、動作速度を
向上することが可能な記憶装置を提供することができる。または、小型化した記憶装置を
提供することができる。または、記憶容量を向上した記憶装置を提供することができる。
または、消費電力を低減することが可能な半導体装置を提供することができる。または、
動作速度を向上することが可能な半導体装置を提供することができる。または、小型化し
た半導体装置を提供することができる。または、新規な半導体装置を提供することができ
る。

0028

これらの効果の記載は、他の効果の存在を妨げるものではない。本発明の一態様は、必ず
しも、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図
面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項など
の記載から、これら以外の効果を抽出することが可能である。

図面の簡単な説明

0029

本発明の一態様に係る記憶装置の断面模式図
本発明の一態様に係る記憶装置の上面模式図。
本発明の一態様に係る記憶装置を示す回路図。
本発明の一態様に係る記憶装置の断面模式図。
本発明の一態様に係る記憶装置の上面模式図。
本発明の一態様に係る記憶装置の上面模式図。
本発明の一態様に係る記憶装置を示す回路図。
本発明の一態様に係る記憶装置の上面図。
本発明の一態様に係る記憶装置の断面図。
本発明の一態様に係る記憶装置の断面図。
本発明の一態様に係る記憶装置の断面模式図。
本発明の一態様に係る記憶装置の上面模式図。
本発明の一態様に係る記憶装置の上面図。
本発明の一態様に係る記憶装置の断面図。
本発明の一態様に係る記憶装置の上面模式図。
本発明の一態様に係る記憶装置の上面模式図。
本発明の一態様に係る記憶装置を示す回路図。
本発明の一態様に係る記憶装置の上面図。
センスアンプを示す回路図。
本発明の一態様に係る記憶装置の上面模式図。
本発明の一態様に係る記憶装置のブロック図。
トランジスタを示す上面図及び断面図。
トランジスタを示す上面図及び断面図。
トランジスタを示す上面図及び断面図。
半導体の積層を示す断面図、およびバンド構造を示す図。
本発明の一態様に係る電子部品の作製工程を示すフローチャート及び模式図。
本発明の一態様に係る電子機器を示す図。
本発明の一態様に係る記憶装置の上面模式図。

実施例

0030

本発明の実施の形態について、図面を用いて詳細に説明する。ただし、本発明は以下の説
明に限定されず、その形態および詳細を様々に変更し得ることは、当業者であれば容易に
理解される。また、本発明は以下に示す実施の形態の記載内容に限定して解釈されるもの
ではない。なお、図面を用いて発明の構成を説明するにあたり、同じものを指す符号は異
なる図面間でも共通して用いる。なお、同様のものを指す際にはハッチパターンを同じく
し、特に符号を付さない場合がある。

0031

図において、大きさ、膜(層)の厚さ、または領域は、明瞭化のために誇張されている場
合がある。

0032

第1、第2として付される序数詞は便宜的に用いるものであり、工程順または積層順を示
すものではない。そのため、例えば、「第1の」を「第2の」又は「第3の」などと適宜
置き換えて説明することができる。また、本明細書等に記載されている序数詞と、本発明
の一態様を特定するために用いられる序数詞は一致しない場合がある。

0033

発明の実施の形態の説明あるいは図面において、例えば、ワード線WLUL(i)、WL
UR(i)(iは1以上kU以下、kUは1以上の整数)、WLDL(j)、WLDR(
j)(jは1以上kD以下、kDは1以上の整数)を、ワード線WLUL、WLUR、W
LDL、WLDR、或いは単に、WLUL、WLUR、WLDL、WLDR等と省略して
記載する場合がある。例えば、ワード線WLULと記載した場合、WLUL(i)(iは
1以上kU以下、kUは1以上の整数)のうちの一本を指す場合や、全体を指す場合があ
る。他の構成要素、例えば、配線信号線電源線、回路等においても、同様の表現をす
る場合がある。

0034

(実施の形態1)
本実施の形態では、本発明の一態様に係る半導体装置について図面を参照して説明する。

0035

本発明の一態様に係る記憶装置の構成の一例を、図1および図2を参照して、説明する。

0036

図1(A)は、記憶装置500の断面の構成の一例を模式的に表した図である。図1(A
)は、回路記号を用いて、素子や配線の位置や接続を模式的に表している。紙面上下方向
は、回路が形成されている面に対して垂直な方向(または、高さ方向)を表している。図
2は、記憶装置500を上面からみた構成の一例を模式的に表した図である。図2は、領
域、配線、接続部等を模式的に表したものであり、紙面上下と紙面左右は、それぞれ異な
る水平方向(回路が形成されている面に対して平行な方向)を表している。なお、図1
図2では、理解を容易にするため、トランジスタや配線などの一部を省略して示してい
る。

0037

図1(A)および図2に示す記憶装置500は、センスアンプブロック520と、ビット
BLUL、BLUR、BLDL、BLDRと、ワード線WLUL、WLUR、WLDL
、WLDRと、メモリセル510と、データ線DLL、DLRと、配線ISOU、ISO
D、CSと、を有する。メモリセル510は、トランジスタTrMと、容量素子Cとを有
する。センスアンプブロック520は、少なくとも、トランジスタTrIと、センスアン
プ530と、センスアンプ530に接続される配線D0L、D0Rと、トランジスタTr
Cと、を有する。

0038

ビット線BLUL、BLUR、BLDL、BLDRは、センスアンプブロック520が設
けられた層の上方に配置される。メモリセル510は、ビット線BLUL、BLUR、B
LDL、BLDRが設けられた層の上方に配置される。データ線DLL、DLRは、メモ
セル510の上方に配置される。センスアンプブロック520が有するトランジスタは
、少なくとも第1層の導電体(図中、M1と記載)と第2層の導電体(図中、M2と記載
)と接続される。ビット線には、第3層の導電体(図中、M3と記載)が用いられる。セ
ンスアンプ530に接続される配線D0L、D0Rには、少なくとも第2層の導電体が用
いられる。第1層の導電体の上方に第2層の導電体が設けられ、第2層の導電体の上方に
第3層の導電体が設けられる。

0039

メモリセル510において、トランジスタTrMのソースまたはドレインの一方と、ビッ
ト線BLUL、BLUR、BLDL、またはBLDRと、は電気的に接続され、トランジ
スタTrMのソースまたはドレインの他方と、容量素子Cの2端子の一方と、は電気的に
接続される。容量素子Cの2端子の他方は、端子PLに接続される。容量素子Cは、保持
容量としての機能を有する。容量素子Cは、トランジスタTrMの上方に配置される。ト
ランジスタTrMのゲートは、ワード線に接続される。ワード線は、WLUL、WLUR
、WLDL、WLDRの少なくとも4本を含む。メモリセル510は、記憶回路としての
機能を有する。

0040

センスアンプブロック520において、トランジスタTrIのソースまたはドレインの一
方と、ビット線BLUL、BLUR、BLDL、またはBLDRと、は電気的に接続され
、トランジスタTrIのソースまたはドレインの他方と、センスアンプ530に接続され
る配線D0Lまたは配線D0Rと、は電気的に接続される。トランジスタTrIのゲート
は、配線ISOUまたはISODに接続される。配線ISOUまたはISODは、ビット
線とセンスアンプ530との間の導通状態を制御する信号が与えられる。配線ISOUま
たはISODには、第1層の導電体が用いられてもよい。トランジスタTrCのソースま
たはドレインの一方と、センスアンプ530に接続される配線D0Lまたは配線D0Rと
、は電気的に接続され、トランジスタTrCのソースまたはドレインの他方と、データ線
DLLまたはDLRと、は電気的に接続される。トランジスタTrCのゲートは、配線C
Sに接続される。配線CSは、データ線とセンスアンプ530と間の導通状態を制御する
信号が与えられる。配線CSには、第1層の導電体が用いられてもよい。

0041

本明細書では、ビット線が延在する方向と垂直な方向を第1方向と呼ぶ。或いは、ワード
線が延在する方向を第1方向と呼ぶ。ビット線が延在する方向を第2方向と呼ぶ。或いは
、ワード線が延在する方向と垂直な方向を第2方向と呼ぶ。

0042

従って、ワード線は、第1方向に延在する。ビット線BLUL、BLUR、BLDL、B
LDRは、第2方向に延在する。配線ISOU、ISOD、および/または配線CSは、
第1方向に延在する。データ線DLLおよびDLRは、第1方向と垂直な方向である、第
2方向に延在する。センスアンプ530に接続される配線D0L、D0Rは、それぞれ少
なくとも一部が、第2方向に延在する。4本のビット線BLUL、BLUR、BLDL、
BLDRは、それぞれ少なくとも一部が、センスアンプブロック520が配置される領域
と重なる。

0043

記憶装置500において、ビット線BLUL、BLUR、BLDL、BLDRをメモリ
ル510が有するトランジスタTrMの上方に設けても良いし、容量素子Cの上方に設け
ても良い。データ線DLL、DLRを、メモリセル510の下方に設けても良い。容量素
子Cを、トランジスタTrMと同じ層に設けても良いし、トランジスタTrMより下方に
設けても良い。

0044

図1(B)には、センスアンプ530の回路構成の一例を示す。センスアンプ530は、
2つのトランジスタを有する。2つのトランジスタは、クロスカップルされている。つま
り、2つのトランジスタのソースは同じ配線に接続される。当該配線には、第1層の導電
体を用いてもよい。2つのトランジスタのドレインの一方は配線D0Lに接続され、他方
は配線D0Rに接続される。一方のトランジスタのゲートは、他方のトランジスタのドレ
インと電気的に接続される。

0045

本発明の一態様に係る記憶装置の回路構成の一例を、図3を参照して、説明する。

0046

図3に示す記憶装置500において、配線D0Lと配線D0Rは、センスアンプ530に
接続される。配線D0Lと配線D0Rは、トランジスタTrIを介してビット線と接続さ
れる。つまり、配線ISOUによって制御されるトランジスタTrIを介して、配線D0
Lはビット線BLULと、配線D0Rはビット線BLURと、それぞれ電気的に接続され
る。配線ISODによって制御されるトランジスタTrIを介して、配線D0Lはビット
線BLDLと、配線D0Rはビット線BLDRと、それぞれ電気的に接続される。配線C
Sによって制御されるトランジスタTrCを介して、配線D0Lは端子NLと、配線D0
Rは端子NRと、それぞれ電気的に接続される。端子NLおよび端子NRは、データ線(
図示せず)と接続される。メモリセル510は、ビット線およびワード線と接続されてい
る。ビット線BLULは、kU個のメモリセル(kUは1以上の整数)と接続されている
。当該kU個のメモリセルは、それぞれ、kU本のワード線WLUL(1)乃至WLUL
(kU)のうちの1本と接続される。ビット線BLURは、kU個のメモリセルと接続さ
れている。当該kU個のメモリセルは、それぞれ、kU本のワード線WLUR(1)乃至
WLUR(kU)のうちの1本と接続される。ビット線BLDLは、kD個のメモリセル
(kDは1以上の整数)と接続されている。当該kD個のメモリセルは、それぞれ、kD
本のワード線WLDL(1)乃至WLDL(kD)のうちの1本と接続される。ビット線
BLDRは、kD個のメモリセルと接続されている。当該kD個のメモリセルは、それぞ
れ、kD本のワード線WLDR(1)乃至WLDR(kD)のうちの1本と接続される。

0047

図3に示す記憶装置500において、隣り合うビット線であるBLULとBLUR(或い
はBLDLとBLDR)に接続されるメモリセルは、異なるワード線に接続される。これ
は、折り返し型あるいはフォールデッド型と呼ばれる構成である。フォールデッド型は、
ワード線の電位変動が、比較する一対のビット線に同じように影響するため、読み出し
作におけるノイズ耐性が高い構成である。

0048

一対のビット線とは、センスアンプブロックによって同時に比較される2本のビット線の
ことを言う。一対のビット線を、ビット線対とも呼ぶ。図3に示す記憶装置500におい
て、ビット線BLULとビット線BLURは、一対のビット線である。ビット線BLUL
とビット線BLURを、一対のビット線(BLUL、BLUR)或いは、ビット線対(B
LUL、BLUR)とも表す。

0049

センスアンプブロックは回路の集まりであり、所定のビット線毎に設けられている。例え
ば、センスアンプブロック520は4本のビット線BLUL、BLUR、BLDL、BL
DR毎に設けられている。

0050

本発明の一態様である記憶装置においては、センスアンプブロック520の上方にメモリ
セルが配置され、センスアンプブロック520は、2次元的に配置される。従って、セン
アンプブロック520は、第1方向(ワード線が延在する方向)および第2方向(ビッ
ト線が延在する方向)に対して、それぞれ、所定のピッチで配置されている。センスアン
プブロック520の第1方向のピッチは、例えば、メモリセルの第1方向の幅の2倍乃至
8倍である。センスアンプブロック520の第2方向のピッチは、例えば、メモリセルの
第2方向の幅の3倍乃至32倍である。ピッチは、センスアンプブロック520が有する
トランジスタや回路が配置できる程度に大きい必要がある。ピッチが小さいほど、センス
アンプブロック520の面積が小さくなり、センスアンプブロックあたりのメモリセル数
が小さくなる。センスアンプブロックあたりのメモリセル数が小さいほど、ビット線に付
随する容量(ビット線容量とも呼ぶ)は小さくなり、読み出しや書き込みの性能は向上す
るため、好ましい。

0051

本明細書において、ピッチとは、同じ対象物がいくつも繰り返し並ぶ際に定義され、繰り
返し並ぶ対象物内の所定の部位間の距離を指す。例えば、回路Xがある方向に繰り返し配
置される場合、回路X内の所定の点Pに着目すると、点Pは一定の間隔(距離Aとする)
をあけて並ぶ。ピッチとは、この点P間の距離Aを指す。その場合、回路Xがある方向に
距離Aのピッチで配置される、と表現する。例えば、幅Lの配線Wが間隔Sで繰り返し配
置された場合、そのピッチは、(L+S)である。その場合、配線Wが距離(L+S)の
ピッチで配置される、と表現する。配線Vが距離(L+S)×2のピッチで配置される場
合、配線Vが配線W2本分のピッチで配置される、とも表現する。

0052

センスアンプブロック520の具体的な回路構成の一例を、図19を参照して、説明する

0053

図19(A)に示すセンスアンプブロック520Xは、トランジスタTrIと、トランジ
スタTrCと、センスアンプ531と、センスアンプ532と、プリチャージ回路533
と、を有する。トランジスタTrIのソースとドレインの一方は、配線D0Lまたは配線
D0Rと接続され、他方はビット線BLUL、BLUR、BLDLまたはBLDRと接続
される。トランジスタTrIのゲートは、配線ISOUまたはISODに接続される。ト
ランジスタTrCのソースとドレインの一方は、配線D0Lまたは配線D0Rと接続され
、他方は端子NLまたはNRと接続される。端子NLおよび端子NRは、データ線(図示
せず)と接続される。トランジスタTrCのゲートは、配線CSに接続される。

0054

センスアンプ531は、2つのNチャネル型トランジスタを有し、2つのNチャネル型ト
ランジスタをクロスカップルした回路である。2つのNチャネル型トランジスタのソース
は配線NACTに接続される。2つのNチャネル型トランジスタのドレインの一方は配線
D0Lに接続され、他方は配線D0Rに接続される。センスアンプ531は、配線NAC
Tに、例えば、低電位電源SSを与えることで、活性化する。センスアンプ531は、
配線D0Lと配線D0Rの電位差を増幅する機能を有する。

0055

センスアンプ532は、2つのPチャネル型トランジスタを有し、2つのPチャネル型
ランジスタをクロスカップルした回路である。2つのPチャネル型トランジスタのソース
は配線PACTに接続される。2つのPチャネル型トランジスタのドレインの一方は配線
D0Lに接続され、他方は配線D0Rに接続される。センスアンプ532は、配線PAC
Tに例えば、高電位電源DDを与えることで、活性化する。センスアンプ532は、配
線D0Lと配線D0Rの電位差を増幅する機能を有する。

0056

プリチャージ回路533は、3つのトランジスタを有する。3つのトランジスタのうち、
1つはプリチャージ電位が供給される配線PCと配線D0Lとを接続し、1つは配線PC
と配線D0Rとを接続し、1つは配線D0Lと配線D0Rとを接続する。3つのトランジ
スタのゲートは配線EQに接続される。プリチャージ回路533は、例えば、読み出し動
作においてあらかじめ配線D0Lと配線D0Rに、所定の電位(プリチャージ電位とも呼
ぶ)を与える機能を有する。プリチャージ電位は、例えば、VDD/2であり、配線PC
によって与えられる。

0057

図19(B)に示すセンスアンプブロック520Yは、トランジスタTrIと、トランジ
スタTrCと、センスアンプ531と、センスアンプ532と、プリチャージ回路533
U、533Dと、を有する。図19(B)に示すセンスアンプブロック520Yは、図1
9(A)に示すセンスアンプブロック520Xと比較して、プリチャージ回路の構成が異
なる。図19(B)に示すセンスアンプブロック520Yは、2つのプリチャージ回路を
有する。プリチャージ回路533Uは、ビット線対(BLUL、BLUR)をプリチャ
ジする。プリチャージ回路533Dは、ビット線対(BLDL、BLDR)をプリチャー
ジする。プリチャージ回路533Uは、3つのトランジスタを有し、1つはプリチャージ
電位が供給される配線PCUとビット線BLULとを接続し、1つは配線PCUとビット
線BLURとを接続し、1つはビット線BLULとビット線BLURとを接続する。3つ
のトランジスタのゲートは配線EQUに接続される。プリチャージ回路533Dは、3つ
のトランジスタを有し、1つはプリチャージ電位が供給される配線PCDとビット線BL
DLとを接続し、1つは配線PCDとビット線BLDRとを接続し、1つはビット線BL
DLとビット線BLDRとを接続する。3つのトランジスタのゲートは配線EQDに接続
される。このような構成とすることで、ビット線へのプリチャージ動作をより高速に行う
ことができる。

0058

このように、センスアンプブロックでは、機能の一部を、ビット線対(BLUL、BLU
R)とビット線対(BLDL、BLDR)のそれぞれに設けても良い。例えば、プリチャ
ージ回路や、センスアンプの一部を、ビット線対(BLUL、BLUR)とビット線対(
BLDL、BLDR)のそれぞれに設けても良い。

0059

図19(B)に示すセンスアンプブロック520Yの回路構成は、図19(A)に示すセ
ンスアンプブロック520Xの回路構成と一部異なるのみである。従って、他の回路構成
に関する説明は、図19(A)に示すセンスアンプブロック520Xの回路構成の説明を
適宜参照することができる。

0060

図3に示す記憶装置500の動作方法について、説明する。記憶装置500は、メモリセ
ル510を選択し、選択したメモリセル510へデータの書き込みや、選択したメモリセ
ル510からデータの読み出しを行う。

0061

メモリセル510の選択は、ワード線WLUL(i)、WLUR(i)(iは1以上kU
以下の整数、kUは1以上の整数)、WLDL(j)、WLDR(j)(jは1以上kD
以下の整数、kDは1以上の整数)等によって行う。メモリセル510は、接続されるワ
ド線の電位を制御することで選択する。ワード線によって選択したメモリセル510の
うち、配線CSの電位を制御することで、当該配線CSに接続されるセンスアンプブロッ
ク520に接続されるメモリセル510を選択してもよい。

0062

データの書き込みは、選択したメモリセル510に接続されるビット線に、データに対応
する電位を与え、選択したメモリセル510に接続されるワード線に、トランジスタTr
Mを導通状態とする電位を与えることで行われる。所定の期間、トランジスタTrMが導
通状態となることで、メモリセル510が有する容量素子Cは、ビット線電位に応じた電
荷が蓄積される。トランジスタTrMが非導通状態となることで、データが保持される。
ビット線には、トランジスタTrIを介して、センスアンプブロック520の配線D0L
または配線D0Rから電位が与えられる。配線D0Lまたは配線D0Rは、トランジスタ
TrCを介して、データ線から電位が与えられる。データに対応する電位は、例えば、高
電源電位VDDと低電源電位VSSとしてもよい。

0063

データの読み出しは、選択したメモリセル510に接続されるビット線(以下では、BL
ULとして説明する)と、これと対になるビット線BLURと、に所定の電位をあらかじ
め与え(プリチャージ動作と言う)、その後、フローティングとした状態で、選択したメ
モリセル510に接続されるワード線に、トランジスタTrMを導通状態とする電位を与
えることで行われる。

0064

読み出し動作では、一対のビット線(BLUL、BLUR)に接続されるトランジスタT
rIを、配線ISOUの電位を制御することで、導通状態としておく。プリチャージ動作
は、センスアンプブロック520が有するプリチャージ回路によって行う。配線EQ(図
19(A)参照)に所定の電位を与えることで、プリチャージ回路が有するトランジスタ
を導通状態とすることで行う。プリチャージ電位は、配線PCによって与えられる。その
後、一対のビット線(BLUL、BLUR)をフローティング状態としておく。この状態
で、トランジスタTrMが導通状態となると、トランジスタTrMと接続されるビット線
BLULと容量素子Cの端子が導通状態となって、ビット線BLULと容量素子Cの端子
が同電位となるように電荷の分配が行われる。例えば、プリチャージ電位を高電源電位
DDと低電源電位VSSの中間の値(VDD+VSS)/2とし、ビット線に付随する容
量(ビット線容量)をCbitとし、容量素子CとトランジスタTrMとが接続された端
子には電位Vstoreが保持されていたとし、容量素子Cの容量をCstoreとする
。この場合、トランジスタTrMを導通状態とすることで、ビット線BLULの電位は、
(Cbit・(VDD+VSS)/2+Cstore・Vstore)/(Cbit+C
store)となる。

0065

一方、対となるビット線BLURには、プリチャージ電位(VDD+VSS)/2が保持
されている。従って、一対のビット線(BLUL、BLUR)には電位差が生じる。例え
ば、メモリセルに高電源電位VDDが保持されていた場合には、ビット線BLULおよび
配線D0Lの電位は、ビット線BLURおよび配線D0Rの電位より高くなる。例えば、
メモリセルに低電源電位VSSが保持されていた場合には、ビット線BLULおよび配線
D0Lの電位は、ビット線BLURおよび配線D0Rの電位より低くなる。センスアンプ
530は、一対のビット線(BLUL、BLUR)と接続される一対の配線(D0L、D
0R)の電位を比較して、その電位差を増幅する。一対のビット線(BLUL、BLUR
)に電位差が生じた後に、センスアンプ530を活性化する。その結果、メモリセルに高
電源電位VDDが保持されていた場合には、配線D0LにはVDDが、配線D0RにはV
SSが与えられる。メモリセルに低電源電位VSSが保持されていた場合には、配線D0
LにはVSSが、配線D0RにはVDDが与えられる。このようにして一対の配線(D0
L、D0R)にデータが読み出される。読み出されたデータは、配線CSの電位を制御し
、トランジスタTrCを導通状態とすることで、一対のデータ線(DLL、DLR)へ出
力される。

0066

配線ISOUに、TrIを導通状態とする電位を与え、配線ISODに、TrIを非導通
状態とする電位を与えることで、センスアンプブロック520は、一対のビット線BLU
L、BLURを選択することができる。配線ISOUに、TrIを非導通状態とする電位
を与え、配線ISODに、TrIを導通状態とする電位を与えることで、センスアンプブ
ロック520は、一対のビット線BLDL、BLDRを選択することができる。このよう
に、センスアンプブロック520は、トランジスタTrIを設けることで、4本のビット
線BLUL、BLUR、BLDL、BLDRに接続されるメモリセルの読み出しや書き込
みを行うことができる。

0067

図1乃至図3に示す記憶装置500は、センスアンプブロック520を構成する層の上方
にメモリセル510が位置することで、同じ領域に、センスアンプブロック520とメモ
リセル510を配置することができる。従って、センスアンプとメモリセルを異なる領域
に配置するシリコントランジスタを用いた従来のDRAMと比較して、チップ面積を縮小
できる。

0068

シリコントランジスタを用いた従来のDRAMにおいて、容量素子Cの容量を小さくする
ことができれば、動作速度、消費電力、製造歩留まり等において、好ましい。これは、本
発明の一態様の記憶装置においても同様である。しかし、容量素子Cの容量を小さくする
と、読み出し動作やデータ保持が困難になる場合がある。本発明の一態様の記憶装置は、
シリコントランジスタを用いた従来のDRAMと比較して、容量素子Cの容量値が同じ場
合には、優れた読み出し性能およびデータ保持特性を有する。このため、容量素子Cの容
量をより小さくすることができ、好ましい。これについて、以下に説明する。

0069

読み出し性能に影響する指標として、ビット線容量Cbitと容量素子Cの容量Csto
reとの比がある。読み出し時に得られる一対のビット線の電位差は、Cstore/C
bitが大きいほど大きくなる。従って、Cstore/Cbitが大きいほど、高速あ
るいは安定な読み出し動作を実現できる。同じ読み出し性能のもとでは、ビット線容量C
bitを小さくすることで、容量素子Cの容量を小さくすることができる。

0070

ビット線容量Cbitを小さくする方法の一つは、ビット線に接続されるメモリセル数を
少なくすることである。シリコントランジスタを用いた従来のDRAMは、ビット線に接
続されるメモリセルの数は、例えば、64乃至256である。メモリセルとセンスアンプ
ブロックとは別の領域に配置されるため、同じメモリ容量のもとで、ビット線に接続され
るメモリセルの数を1/2にすると、センスアンプブロックは2倍必要となり、回路面積
の増大を招いてしまう。本発明の一態様の記憶装置は、メモリセルとセンスアンプブロッ
クとは同じ領域に重ねて配置できる。ビット線に接続されるメモリセルの数を1/2にし
て、センスアンプブロックが2倍必要となっても、センスアンプブロックの配置された領
域がメモリセルの配置された領域内であれば、チップ面積は変わらない。従って、回路面
積の増大を招かずに、ビット線に接続されるメモリセルの数を少なくすることができる場
合がある。その結果、ビット線容量Cbitを縮小することができる。

0071

本発明の一態様の記憶装置は、トランジスタTrIを設けることで、さらに、ビット線に
接続されるメモリセルの数の低減を実現している。記憶装置500は、トランジスタTr
Iを設けることで、センスアンプブロックあたり4本のビット線BLUL、BLUR、B
LDL、BLDRに接続される。メモリセルとセンスアンプブロックを別の領域に配置す
るシリコントランジスタを用いた従来のDRAMにおいて、そのような構成が提案されて
いる。しかし、メモリセルとセンスアンプブロックを重ねた構成、あるいは、メモリセル
とセンスアンプブロックを重ねてセンスアンプブロックを2次元的に配置した構成では、
1つのセンスアンプブロックに4本のビット線を接続した場合における、配置方法や配線
層数、配線の方向などは、これまで提案されていなかった。本発明の一態様の記憶装置
は、メモリセルとセンスアンプブロックを重ねた場合に、4本のビット線を1つのセンス
アンプブロックに接続するための配置方法や配線の層数、配線の方向を適用したものであ
る。例えば、図1に示す記憶装置500では、センスアンプブロック520は少なくとも
2層の導電体により配線され、かつ、当該2層とは異なる層にビット線として機能する導
電体を設けることで、4本のビット線BLUL、BLUR、BLDL、BLDRとセンス
アンプ530とをトランジスタTrIを介して接続する構成を実現している。こうして、
本発明の一態様の記憶装置は、センスアンプブロック520あたり4本のビット線BLU
L、BLUR、BLDL、BLDRが接続されることで、ビット線に接続されるメモリセ
ルの数を少なくすることができる。センスアンプブロックの面積を同じとした場合、セン
スアンプブロックあたり2本のビット線が接続される通常の場合と比較して、ビット線に
接続されるメモリセルの数を約1/2にすることができる。その結果、ビット線容量Cb
itを縮小することができる。

0072

なお、従来のシリコントランジスタを用いたDRAMでは、トランジスタTrIを用いる
構成は、センスアンプブロックの面積を減らすことが目的であった。本発明の一態様の記
憶装置においては、同じ領域に、センスアンプブロックとメモリセルを重ねて配置できる
ため、センスアンプブロックの面積が単に減ったとしても、チップ面積は変わらない場合
がある。むしろ、本発明の一態様の記憶装置では、センスアンプブロックをメモリセルの
配置された領域に敷き詰めるように配置したうえで、さらにビット線容量Cbitを減ら
すことが目的の一つである。つまり、トランジスタTrIを用いる構成は、効果や目的に
おいても、シリコントランジスタを用いた従来のDRAMとは異なったものである。

0073

本発明の一態様の記憶装置は、ビット線の上方にメモリセルを配置することで、ビット線
容量Cbitを縮小することができ、好ましい。シリコントランジスタを用いた従来のD
RAMにおいては、ビット線容量Cbitは、ビット線とワード線との交差容量や、ビッ
ト線と容量素子Cとの間の寄生容量が大きく寄与する。ビット線をメモリセルの下方に設
けると、ワード線や容量素子との距離が大きくなる。そのため、ビット線とワード線との
交差容量や、ビット線と容量素子Cとの間の寄生容量は小さくなり、ビット線容量Cbi
tを縮小することができる。メモリセルが有するトランジスタTrMとしてシリコントラ
ンジスタを用いる場合、その下方に配線を形成することは難しい場合がある。トランジス
タTrMとして、絶縁表面上に形成できるトランジスタであれば、その下方に配線を形成
することは、シリコントランジスタの場合と比べて実現しやすく、好ましい。トランジス
タTrMとして、例えば、酸化物半導体(好ましくはIn、Ga、及びZnを含む酸化物
)をチャネル形成領域に含むトランジスタ(以下、酸化物半導体トランジスタとも呼ぶ)
を用いることができる。

0074

本発明の一態様の記憶装置として、ビット線をメモリセルが有するトランジスタTrMの
上方に設けても良い。また、容量素子Cの上方に設けても良い。ビット線をトランジスタ
TrMの上方に設ける場合には、トランジスタTrMの下方に設けられる導電体の層数を
減らすことができる。トランジスタTrMの下方に設けられる導電体の層数が少ないと、
トランジスタTrMを形成する絶縁表面をより平坦にできる場合があり、トランジスタT
rMをより微細に形成することができる場合がある。

0075

データ保持特性に影響を与える指標として、トランジスタTrMの非導通状態におけるド
レイン電流リーク電流とも呼ぶ)がある。トランジスタTrMのリーク電流が小さいほ
ど、容量素子Cに蓄積された電荷は長期間にわたり保持されるため、データが保持される
期間を長くすることができる。その結果、リフレッシュ動作の頻度を低減でき、リフレッ
シュ動作による消費電力を低減することができる。本発明の一態様の記憶装置において、
トランジスタTrMは、リーク電流が小さいことが好ましい。例えば、非導通状態のとき
ドレイン電流は、室温(25℃程度)にて1×10−18A以下、好ましくは1×10
−21A以下、さらに好ましくは1×10−24A以下、または85℃にて1×10−1
5A以下、好ましくは1×10−18A以下、さらに好ましくは1×10−21A以下で
ある。そのような一例として、酸化物半導体トランジスタを用いることができる。

0076

以上説明したように、本発明の一態様の記憶装置は、ビット線容量Cbitの縮小、およ
び/または、トランジスタTrMのリーク電流の低減、を図ることができる。その結果、
容量素子Cの容量を小さくすることができる。容量素子Cの容量は、例えば、10fF以
下、より好ましくは5fF以下、さらに好ましくは1fF以下である。一方で、容量素子
の容量は、容量素子以外の寄生容量よりも大きいことが好ましい。例えば、0.1fF以
上である。その結果、容量を充電する時間が短くなり、より高速に動作できる。容量に蓄
積されるエネルギーが小さくなるため、消費電力が低減される。シリコントランジスタを
用いたDRAMでは、各メモリセルは、25fF程度の容量が必要といわれている。この
ため、微細化に伴い、容量素子の製造が難しくなってきている。高さが数μmものスタッ
ク容量や深さが数μmものトレンチ容量を形成する必要があるためである。本発明の一態
様の記憶装置は、容量素子Cの容量を小さくすることができるため、保持容量の製造の難
易度も低減され、歩留まりも向上する。

0077

メモリセルが有するTrMは、スイッチングスピードの速いトランジスタを用いることが
好ましい。例えば、トランジスタのスイッチングに要する時間は、10ns未満、好まし
くは1ns未満、より好ましくは0.1ns未満である。ここでは、そのような一例とし
て、酸化物半導体トランジスタを用いることができる場合がある。

0078

なお、トランジスタのスイッチングスピードが速いとは、トランジスタのスイッチングに
要する時間が短いことを言う。トランジスタのスイッチングに要する時間とは、一つのト
ランジスタが負荷のない状態で非導通状態から導通状態となる時間を表す。これは、ゲー
ト電圧が変化した際に、トランジスタのドレイン電流の増分が、ゲート容量に蓄積される
電荷の増分を補う時間と解釈することができる。或いは、トランジスタのスイッチングに
要する時間とは、トランジスタを増幅器として用いる場合に、電流利得が1以上となる最
大の周波数fT(遮断周波数とも言う)を用いて、1/(2×fT)で表わす場合がある
。或いは、電力利得が1以上となる最大の周波数fmax(最大発振周波数とも言う)を
用いて1/(2×fmax)で表わす場合がある。電力利得としては、単方向電力利得や
最大有能電力利得を用いることができる。

0079

本発明の一態様に係る記憶装置の別の構成の一例を、図4および図5を参照して、説明す
る。

0080

図4は、記憶装置500Aを断面からみた構成の一例を模式的に表した図である。図4
、回路記号を用いて、素子や配線の位置や接続を模式的に表している。紙面上下は、回路
が形成されている面に対して垂直な方向(または、高さ方向)を表している。図5は、記
憶装置500Aを上面からみた構成の一例を模式的に表した図である。図5は、領域、配
線、接続部等を模式的に表したものであり、紙面上下と紙面左右は、それぞれ異なる水平
方向(回路が形成されている面に対して平行な方向)を表している。なお、図4及び図5
では、理解を容易にするため、トランジスタや配線などの一部を省略して示している。

0081

図4及び図5に示す記憶装置500Aは、センスアンプブロック520Aと、ビット線B
LUL、BLUR、BLDL、BLDRと、ワード線WLUL、WLDLと、メモリセル
510と、データ線DLL、DLRと、配線ISOU、ISOD、CSと、を有する。図
4に示す記憶装置500Aは、図1に示す記憶装置500と同様な構成を有し、あらたに
、ビット線BLUL、BLUR、BLDL、BLDRに用いられる第3層の導電体が下層
の導電体と接続する接続部(以下、ビット線の接続部とも呼ぶ)の構成と、データ線に用
いられる導電体が下層の導電体と接続する接続部(以下、データ線の接続部とも呼ぶ)の
構成とが記憶装置500と異なる。これらの構成を模式的に表している。

0082

本明細書において、導電体Aと導電体Bの接続部とは、導電体Aと導電体Bを接続する部
位をいう。例えば、導電体Aと導電体Bが直接接続される場合、導電体Aと導電体Bが接
触する領域は接続部である。例えば、導電体Aと導電体Bが、導電体Cおよび導電体Dを
介して接続される場合、導電体Cおよび/または導電体Dは接続部である。導電体Aの接
続先が明確である場合には、導電体Aと導電体Aの接続先を接続する部位を、単に、導電
体Aの接続部とも呼ぶ。

0083

本発明の一態様の記憶装置において、配線D0L(またはD0R)の機能を有する第2層
の導電体は、第2方向(ビット線が延在する方向)に延在する。一方、ビット線の接続部
2か所と、データ線の接続部1か所とは、トランジスタTrIやトランジスタTrCのソ
ースまたはドレインに接続されるため、第2層の導電体を横切って設けられる。従って、
これらの接続部は、第2方向に延在する第2層の導電体を避けて設ける必要がある。この
とき、センスアンプブロックの領域を自由に広げて、これらの接続部を設けるのでは、チ
ップ面積が大きくなってしまう場合がある。どのように第2層の導電体を回避して、これ
らの接続部を設けるか、が重要になる。

0084

図4に示す記憶装置500Aにおいて、ビット線BLUL、BLDLの接続部は、第2方
向において、配線D0Lが配置されていない領域に設けられる。データ線DLLの接続部
は、第2方向において、ビット線BLUL、BLDLが配置されていない領域に設けられ
、かつ、配線D0Lが配置される領域に設けられる。データ線DLLの接続部は、第1方
向(ワード線が延在する方向)に、配線D0Lを回避するように設けられる。

0085

図4に示す記憶装置500Aは、図1に示す記憶装置500と一部異なるのみである。従
って、断面の構成に関する説明は、図1に示す記憶装置500の説明を適宜参照すること
ができる。

0086

図5は、図4に示す記憶装置500Aを上面からみた構成の一例を模式的に表した図であ
る。図5では、センスアンプブロック520Aと、4本のビット線BLUL、BLUR、
BLDL、BLDRと、データ線DLL、DLRと、ビット線の接続部(白丸(○)で表
記)と、データ線の接続部CL、CR(黒丸(●)で表記)等の配置を模式的に表してい
る。図5に示す記憶装置500Aは、第1方向に隣り合う2つのセンスアンプブロック5
20Aを表している。

0087

図5に示す記憶装置500Aでは、4本のビット線BLUL、BLUR、BLDL、BL
DRは、互いに隣り合って、2行2列に配置されている。つまり、ビット線BLULとB
LURは第1方向に隣り合い、2本のビット線BLDLとBLDRは第1方向に隣り合い
、ビット線BLULとBLDLは第2方向に隣り合い、2本のビット線BLURとBLD
Rは第2方向に隣り合う。図5に示す記憶装置500Aでは、センスアンプブロック52
0Aは、第1方向にビット線2本分、第2方向にビット線2本分を包含する領域に配置さ
れている。

0088

記憶装置500Aは、このようなセンスアンプブロック520Aとビット線BLUL、B
LUR、BLDL、BLDRの配置により、2次元的に規則的に配置することができる。
つまり、センスアンプブロック520A、および4本のビット線BLUL、BLUR、B
LDL、BLDRを、それぞれ、第1方向に第1距離のピッチで、かつ、第2方向に第2
距離のピッチでアレイ状に配置することができる。例えば、第1距離は、ビット線2本を
並べられる幅以上であり、その2倍以下である。例えば、第2距離は、ビット線の長さの
2倍以上であり、4倍以下である。

0089

ビット線は第1方向に平均値が第1距離のピッチで、第2方向に平均値が第2距離のピッ
チで、2次元的に配置されているとする。センスアンプブロック520Aは、例えば、第
1方向に第3距離の2倍のピッチで、第2方向に第2距離の1倍のピッチで、2次元的に
配置することができる。言い換えると、ビット線が2次元的に配置された状態において、
ビット線k本分の幅とは、ビット線1本あたりが占有する平均の幅のk倍の幅とする(k
は1以上の整数)。センスアンプブロック520Aは、例えば、第1方向にビット線2本
分のピッチで、かつ、第2方向にビット線2本分のピッチで、2次元的に規則的に配置す
ることができる。

0090

図5に示す上面模式図では、ビット線の接続部はビット線BLUL、BLUR、BLDL
、BLDRの延長上に設けられる。その結果、ビット線の接続部は、センスアンプブロッ
ク520Aの第1方向の幅を広げることなく設けることができる。データ線の接続部は、
第2方向において、第2方向に隣り合うビット線対(BLUL,BLUR)と(BLDL
,BLDR)の間に設けられる。2か所のデータ線の接続部CL、CRは、第1方向にお
いて、センスアンプブロック520Aの両側の端部に一つずつ設けられ、第2方向におい
て、互いにずれた位置に設けられる。こうすることで、隣り合うセンスアンプブロック5
20Aが有するデータ線の接続部は、第2方向に並べて設けることができる。その結果、
センスアンプブロック520Aの第1方向の幅の増大を抑えることができる。なお、図5
に示す上面模式図で、データ線の接続部がビット線BLUL、BLUR、BLDL、BL
DRの延長上に設けられていないのは、ビット線BLUL、BLUR、BLDL、BLD
Rの下方に配線D0L、D0Rとしての機能を有する第2層の導電体が延在しているため
である。データ線の接続部、或いは、データ線の接続部のうち第2層の導電体を横切る部
分は、配線D0L、D0Rを回避するために、センスアンプブロック520Aの第1方向
の端部に設けられている。

0091

第1方向の幅について説明する。図4および図5に示す記憶装置500Aにおいて、デー
タ線の接続部は、配線D0L、D0Rとして機能する第2層の導電体を第1方向に回避し
て設けられる。例えば、第2層の導電体でプラグを設けて接続部を構成することができる
。その場合、第2層の導電体の幅と間隔の分だけ第1方向に幅が増大してしまう。例えば
、第2層の導電体でプラグを設けずに、第1層の導電体と第3層の導電体とを直接ビア
ールで接続する構成とすることができる。その場合、第2層の導電体による増分は小さく
抑えられる。同時に、ビット線として機能する第3層の導電体を当該接続部に設けないこ
とで、第1方向に幅を広げることなく、第3層の導電体でプラグを設けることができる。
その結果、第2層の導電体でプラグを設けた場合より、第1方向の幅を小さくでき、好ま
しい。

0092

第2方向の幅について説明する。上記のように、第2層の導電体を回避する必要のある接
続部のある領域では、ビット線を設けない場合がある。そのような接続部が多いと、第2
方向(ビット線が延在する方向)に幅を増やす必要がある。図4および図5に示す記憶装
置500Aにおいて、ビット線の接続部は配線D0L、D0Rとして機能する第2層の導
電体を第1方向に回避する必要がなく、データ線の接続部のみ当該第2層の導電体を第1
方向に回避して設ける。このため、センスアンプブロック520Aの第2方向の幅を小さ
くでき、面積を小さくできるため好ましい。

0093

図4および図5に示す記憶装置500Aにおいて、ビット線の接続部は、センスアンプブ
ロック520Aの端部に設けられている。センスアンプブロック520Aが、例えば、図
19(A)に示す構成のように、トランジスタTrI以外の回路がビット線BLUL、B
LUR、BLDL、BLDRに直接接続されない構成であれば、ビット線の接続部は、ビ
ット線BLUL、BLUR、BLDL、BLDRとして機能する第3層の導電体の端部に
設けることが好ましく、センスアンプブロック520Aの端部に設けることが好ましい。

0094

ビット線の接続部は、センスアンプブロック520Aの端部に設けられていなくてもよい
。センスアンプブロック520Aが、例えば、図19(B)に示す構成のように、トラン
ジスタTrI以外の回路(例えば、プリチャージ回路)がビット線BLUL、BLUR、
BLDL、BLDRに直接接続される構成であれば、当該回路をセンスアンプブロック5
20Aの端部に配置することが好ましい。ビット線の接続部は、当該回路より内側に配置
することが好ましい。

0095

図4および図5に示す記憶装置500Aでは、データ線の接続部はセンスアンプブロック
520Aの第2方向の中央部付近に設けられる。こうすることで、4本のビット線BLU
L、BLUR、BLDL、BLDRの長さを揃えることができる。その結果、ビット線容
量を揃えることができ、読み出しが安定するので、好ましい。

0096

図5に示す記憶装置の上面模式図では、センスアンプブロックを長方形で示しているが、
これは模式的な図であって、センスアンプブロックが長方形の領域に配置されていること
を示すわけではない。センスアンプブロックの領域は、センスアンプを構成する要素を含
む領域であり、かつ、隣り合うセンスアンプブロックと重ならない領域として定めれば良
い。

0097

上記構成により、記憶装置500Aは、センスアンプブロック、ビット線、ビット線の接
続部、およびデータ線の接続部を、効率よく2次元的に配置することができる。

0098

本発明の一態様に係る記憶装置の別の構成の一例を、図6および図7を参照して、説明す
る。

0099

図6は、記憶装置500Bを上面からみた構成の一例を模式的に表した図である。図6
示す記憶装置500Bは、図5に示す記憶装置500Aと比較して、データ線およびデー
タ線の接続部の構成が異なる。図6に示す記憶装置500Bでは、第1方向に隣り合うセ
ンスアンプブロック520Bがデータ線の接続部を共有している。その結果、データ線の
接続部は、図5に示す記憶装置500Aと比較して、1/2になる。このような構成とす
ることで、図5に示す記憶装置500Aと比較して、第2方向に隣り合うビット線対(B
LUL,BLUR)と(BLDL,BLDR)の間隔を小さくすることができる。その結
果、センスアンプブロック520Bの第2方向の幅を小さくし、面積を縮小することがで
きる場合がある。

0100

データ線の本数は、図5に示す記憶装置500Aと比較して、1/2になる。データ線の
本数が減ることで、データ線の幅や間隔を大きくとることが可能となる。例えば、データ
線は、第1方向にビット線2本分のピッチで配置される。データ線は、メモリセルより上
方に設けられ、ビット線よりも幅や間隔を大きい配線でないと作製できない場合がある。
そのような場合も、データ線の幅や間隔の制約によって、第1方向の幅を広げる必要がな
く、好ましい。一度に動作するデータ線の本数が減ることで、データ線の充放電に伴う消
費電力を低減することができる。

0101

図6に示す記憶装置500Bは、図5に示す記憶装置500Aと一部異なるのみである。
従って、上面からみた構成に関する説明は、図5に示す記憶装置の説明を適宜参照するこ
とができる。

0102

図7は、図6に示す記憶装置500Bの回路構成の一例を示す図である。図7に示す記憶
装置500Bは、互いに隣り合う2つのセンスアンプブロック520Bが端子NLまたは
NRを共有する構成となっている。端子NLまたはNRと配線D0Lまたは配線D0Rは
トランジスタTrCを介して接続される。トランジスタTrCのゲートは、配線CS1も
しくは配線CS2と接続される。同一の端子NLと接続される2つのトランジスタTrC
のゲートの一方は、配線CS1に接続され、他方は配線CS2に接続される。隣り合うセ
ンスアンプブロック520Bの一方が有するトランジスタTrCが配線CS1と接続され
る場合には、他方が有するTrCは配線CS2と接続される。このような構成とすること
で、データ線の接続部およびデータ線を減らすことができる。

0103

図7に示す記憶装置500Bの回路構成は、図3に示す記憶装置500の回路構成と一部
異なるのみである。従って、メモリセル、ビット線、および他の配線に関する説明は、図
3に示す記憶装置500の回路構成の説明を適宜参照することができる。

0104

次に、図8乃至図10を参照して、本発明の一態様に係る記憶装置500Cのさらに詳細
な構成例を説明する。

0105

なお、図8乃至図10では、理解を容易にするため、絶縁体などの一部を省略して示し、
また同じ層に形成される導電体等には、同じハッチングパターンを付している。

0106

図8は、記憶装置500Cの構成の一例を示す上面図である。記憶装置500Cは、図6
に示した記憶装置500Bの具体的な一例である。記憶装置500Cは、図7および図1
9(A)に示した回路構成を有する。図8(A)は、トランジスタTrCや第1層の導電
体を含む領域の上面図を示し、図8(B)は、配線D0L,D0Rとして機能する第2層
の導電体を含む領域の上面図を示し、図8(C)は、ビット線として機能する第3層の導
電体を含む領域の上面図を示し、図8(D)は、トランジスタTrMを含む領域の上面図
を示し、図8(E)は、容量素子Cやデータ線を含む領域の上面図を示す。

0107

図9および図10は、図8に示した記憶装置500Cの構成の一例を示す断面図である。
図9には、図8(A)乃至図8(E)の一点鎖線A1−A2で切断した断面を示し、図1
0には、図8(A)乃至図8(E)の一点鎖線B1−B2で切断した断面を示す。

0108

図8乃至図10に示す記憶装置500Cは、トランジスタ490、トランジスタ491a
、トランジスタ491b、トランジスタ491c、および容量素子497を有する。当該
トランジスタおよび容量素子は、複数の導電体を介して適宜接続され、図7および図19
(A)に示した回路の一部分を構成している。ここでは、一例として、トランジスタ49
0に酸化物半導体トランジスタを用い、トランジスタ491a、トランジスタ491b、
およびトランジスタ491cにシリコントランジスタを用いるものとして説明する。

0109

記憶装置500Cの構成について、図8に示す上面図を用いて、図7および図19(A)
に示した記憶装置の構成と対比しながら、説明する。図8(A)に示す上面図において、
トランジスタ491aは、トランジスタTrIに相当する。トランジスタ491bは、セ
ンスアンプが有するNチャネル型トランジスタである。トランジスタ491cは、トラン
ジスタTrCに相当する。導電体422aは、配線ISOUに相当する。導電体422b
は、配線ISODに相当する。導電体470bは、配線NACTに相当する。導電体47
0cは、配線PACTに相当する。導電体422eは、配線EQに相当する。導電体47
0dは、配線PCに相当する。導電体422cは、配線CS1に相当する。導電体422
dは、配線CS2に相当する。図8(B)に示す上面図において、導電体471bは、配
線D0Lに相当する。導電体471cは、配線D0Rに相当する。図8(C)に示す上面
図において、導電体472aは、ビット線BLULに相当する。導電体472bは、ビッ
ト線BLURに相当する。導電体472cは、ビット線BLDLに相当する。導電体47
2dは、ビット線BLDRに相当する。図8(D)に示す上面図において、トランジスタ
490は、トランジスタTrMに相当する。導電体420または導電体421は、ワード
線WLUL(1)に相当する。図8(E)に示す上面図において、容量素子497は、容
量素子Cに相当する。導電体473、474は、容量素子Cの電極としての機能を有する
。導電体474はまた、端子PLに接続される配線としての機能を有する。導電体475
aは、データ線DLLに相当する。導電体475bは、データ線DLRに相当する。

0110

記憶装置500Cの構成について、図9及び図10に示す断面図を用いて説明する。記憶
装置500Cは、基板400と、トランジスタ491aおよび491bと、トランジスタ
491aおよび491b上の絶縁体460と、絶縁体460上の導電体470a、470
bと、絶縁体460上および導電体470a、470b上の絶縁体461と、絶縁体46
1上の導電体471bと、絶縁体461上および導電体471b上の絶縁体462と、絶
縁体462上の導電体472a、472bと、絶縁体462上および導電体472a、4
72b上の絶縁体463と、絶縁体463上の絶縁体442と、絶縁体442上のトラン
ジスタ490と、トランジスタ490上の絶縁体452と、絶縁体452上の絶縁体46
4と、絶縁体464上の容量素子497と、容量素子497上の絶縁体466と、絶縁体
466上の導電体475a、475bと、を有する。絶縁体466および導電体475a
、475b上には、さらに1層もしくは複数層の絶縁体および導電体が設けられていても
良い。絶縁体460、461,462,463、442、452、464,465には、
適宜開口部が設けられ、当該開口部に導電体が設けられている。導電体470a、470
bは第1層の導電体である。導電体471bは第2層の導電体である。導電体472a、
472bは第3層の導電体である。

0111

図8乃至図10に示す記憶装置500Cでは、配線D0L(導電体471b)とビット線
BLUL(導電体472a)とが別の層で形成されているため、トランジスタ491aを
介してのみ接続することが可能となっている。その結果、ビット線の選択が可能となり、
センスアンプブロックへの4本のビット線BLUL,BLUR、BLDL,BLDRの接
続を実現している。

0112

図8乃至図10に示す記憶装置500Cにおいて、1本のビット線BLUL,BLUR、
BLDL,またはBLDRに接続されるメモリセル数は4である。例えば、1本のビット
線に接続されるメモリセル数は3乃至32とすることができる。その結果、ビット線容量
を小さくすることができ、容量素子Cの容量を小さくすることができる。その結果、動作
速度、消費電力、製造歩留まり等において、好ましい。

0113

図8乃至図10に示す記憶装置500Cにおいて、データ線の接続部は、第1層の導電体
と第3層の導電体とを直接ビアホールで接続する構成となっている。第3層の導電体と下
方の導電体との接続は、ビット線の接続部とデータ線の接続部であり、いずれも、ビアホ
ールで接続する構造とした。このような構造とすることで、記憶装置500Cの第1方向
の幅を小さく抑えることができる。また、第2層の導電体と第3層の導電体を接続するた
めの工程が不要となる。

0114

図8乃至図10に示す記憶装置500Cでは、隣り合うセンスアンプブロックがデータ線
の接続部を共有することで、データ線の接続部およびデータ線を低減している。その結果
、記憶装置500Cの第2方向の幅を小さく抑えることができる。また、データ線の幅や
間隔をビット線よりも大きくできる。また、データ線の充放電に伴う消費電力を低減する
ことができる。

0115

図8乃至図10に示す記憶装置500Cでは、センスアンプブロックの第1方向のピッチ
は、メモリセルの第1方向の幅の2倍乃至4倍、好ましくは、2倍乃至3倍とすることが
できる。センスアンプブロックの第2方向のピッチは、例えば、メモリセルの第2方向の
幅の6倍乃至64倍、好ましくは、8倍乃至32倍とすることができる。

0116

図8乃至図10に示す記憶装置500Cが有するトランジスタ491a、トランジスタ4
90、基板400、および各種絶縁体について説明する。

0117

図9に示す、トランジスタ491aの構造について説明する。

0118

トランジスタ491aは、基板400上の絶縁体412と、絶縁体412上の導電体42
2aと、導電体422aの側面に接する絶縁体418と、基板400中の導電体422a
および絶縁体418と重ならない領域である領域402a、402bと、絶縁体418と
重なる領域である領域403と、を有する。

0119

絶縁体412は、トランジスタ491aのゲート絶縁体としての機能を有する。また、導
電体422aは、トランジスタ491aのゲートとしての機能を有する。また、絶縁体4
18は、導電体422aの側壁絶縁体サイドウォールともいう。)としての機能を有す
る。また、領域402a、402bは、トランジスタ491aのソースまたはドレインと
しての機能を有する。また、領域403は、トランジスタ491aのLDD(Light
ly Doped Drain)領域としての機能を有する。

0120

領域403は、導電体422aをマスクとした不純物添加によって形成することができる
。また、その後、絶縁体418を形成し、導電体422aおよび絶縁体418をマスクと
した不純物注入によって、領域402a、402bを形成することができる。従って、領
域403と領域402a、402bとを、同種の不純物の添加によって形成する場合、領
域403は領域402a、402bよりも不純物濃度の低い領域となる。

0121

トランジスタ491aは、領域403を有することによって、短チャネル効果を抑制する
ことができる。従って、微細化に適した構造である。

0122

トランジスタ491aは、基板400に設けられた他のトランジスタと、絶縁体440な
どによって分離される。一例として、絶縁体440を、STI(Shallow Tre
nch Isolation)と呼ばれる手法で形成した例を示すが、これに限定されな
い。例えば、絶縁体440に代えて、LOCOS(Local Oxidation o
f Silicon)法によって形成した絶縁体を用いて、トランジスタ間を分離しても
構わない。

0123

図9に示す、トランジスタ490の構造について説明する。

0124

図9に示すように、トランジスタ490は、導電体421と、導電体421上の絶縁体4
32と、絶縁体432上の半導体406aと、半導体406a上の半導体406bと、半
導体406bの上面と接する導電体416aおよび導電体416bと、半導体406aの
側面、半導体406bの上面および側面、導電体416aの上面および側面、ならびに導
電体416bの上面および側面と接する半導体406cと、半導体406c上の絶縁体4
11と、絶縁体411上の導電体420と、を有する。

0125

導電体420は、トランジスタ490の第1ゲートとしての機能を有する。絶縁体411
は、トランジスタ490のゲート絶縁体としての機能を有する。導電体421は、トラン
ジスタ490の第2ゲートとしての機能を有する。絶縁体432は、トランジスタ490
のゲート絶縁体としての機能を有する。導電体416aおよび導電体416bは、トラン
ジスタ490のソースおよびドレインとしての機能を有する。半導体406bはチャネル
形成領域としての機能を有する。

0126

なお、導電体420および導電体421は、ともにトランジスタ490のゲート電極とし
ての機能を有するが、それぞれに印加する電位が異なっていても構わない。例えば、導電
体421に負または正のゲート電圧を印加することでトランジスタ490のしきい値電圧
を調整しても構わない。また、導電体421は設けなくても良い。

0127

導電体420は、半導体406bをチャネル幅方向に電気的に取り囲んだ構造となってお
り、半導体406bを上面だけでなく側面も取り囲んだ構造となっている。このようなト
ランジスタの構造を、surrounded channel(s−channel)構
造とよぶ。

0128

トランジスタ490の構造をs−channel構造とすることで、半導体406bの側
面に対してゲート電界によるチャネル形成領域の制御がしやすくなる。導電体420が半
導体406bの下方まで伸びている構造では、さらに制御性が優れ、好ましい。その結果
、トランジスタ490のサブスレッショルドスイング値(S値ともいう。)を小さくする
ことができ、短チャネル効果を抑制することができる。従って、微細化に適した構造であ
る。

0129

その結果、トランジスタ490は、微細なトランジスタにおいても良好な電気特性が得ら
れる。例えば、トランジスタ490は、チャネル長が好ましくは40nm以下、さらに好
ましくは30nm以下、より好ましくは20nm以下の領域を有し、かつ、トランジスタ
490は、チャネル幅が好ましくは40nm以下、さらに好ましくは30nm以下、より
好ましくは20nm以下の領域を有する。トランジスタの微細化により、記憶装置の面積
を縮小することができる。

0130

トランジスタ490の構造をs−channel構造とすることで、半導体406bの全
体(バルク)にチャネルが形成される場合がある。従って、半導体406bが厚いほどチ
ネルが形成される領域は大きくなる。例えば、20nm以上、好ましくは40nm以上
、さらに好ましくは60nm以上、より好ましくは100nm以上の厚さの領域を有する
半導体406bとすればよい。ただし、半導体装置の生産性が低下する場合があるため、
例えば、300nm以下、好ましくは200nm以下、さらに好ましくは150nm以下
の厚さの領域を有する半導体406bとすればよい。このような構造とすることで、s−
channel構造では、トランジスタのソース−ドレイン間に大電流を流すことができ
、導通時の電流(オン電流)を高くすることができる。

0131

その結果、トランジスタのスイッチング動作をより速くできる場合がある。例えば、トラ
ンジスタのスイッチングに要する時間は、10ns未満、好ましくは1ns未満、より好
ましくは0.1ns未満である。

0132

トランジスタ490が電子多数キャリアとする蓄積型である場合、ソースおよびドレイ
ンからチャネル形成領域へ延びる電界短距離遮蔽されるため、短チャネルでもゲート
電界によるキャリアの制御を行いやすい。したがって、微細なトランジスタにおいても良
好な電気特性が得られる。

0133

トランジスタ490を絶縁表面上に形成した場合、半導体基板をそのままチャネル形成領
域として用いる場合と異なり、ゲートとボディもしくは半導体基板との間で寄生容量が形
成されないため、ゲート電界によるキャリアの制御が容易になる。したがって、微細なト
ランジスタにおいても良好な電気特性が得られる。

0134

トランジスタ490において、導電体416aおよび導電体416bは、半導体406b
の側面と接しない。これは、ゲートとしての機能を有する導電体420から半導体406
bの側面に向けて印加される電界が、導電体416aおよび導電体416bによって遮蔽
されにくい構造である。また、導電体416aおよび導電体416bは、絶縁体432の
上面と接しない。そのため、絶縁体432から放出される過剰酸素(酸素)が導電体41
6aおよび導電体416bを酸化させるために消費されない。従って、絶縁体432から
放出される過剰酸素(酸素)を、半導体406bの酸素欠損を低減するために効率的に利
用することのできる構造である。

0135

トランジスタ490において、導電体416a(および/または、導電体416b)の、
少なくとも一部(または全部)は、半導体406bなどの半導体層の、表面、上面、およ
び/または、下面の少なくとも一部(または全部)と、接触している。半導体406bの
当該接触部では、酸素欠損のサイト水素入り込むことでドナー準位を形成することが
あり、nチャネル型導電領域を有する。なお、酸素欠損のサイトに水素が入り込んだ状態
をVOHと表記する場合がある。その結果、nチャネル型導電領域を電流が流れることで
、良好なオン電流を得ることができる。

0136

トランジスタ490において、半導体406b中の不純物濃度を低減し、酸化物半導体を
真性または実質的に真性にすることが有効である。ここで、実質的に真性とは、酸化物半
導体のキャリア密度が、1×1017/cm3未満であること、好ましくは1×1015
/cm3未満であること、さらに好ましくは1×1013/cm3未満であることを指す
。酸化物半導体において、水素、窒素炭素、シリコン、および主成分以外の金属元素
不純物となる。例えば、水素および窒素はドナー準位の形成に寄与し、キャリア密度を増
大させてしまう。

0137

実質的に真性な酸化物半導体を用いたトランジスタは、キャリア密度が低いため、しきい
値電圧マイナスとなる電気特性になることが少ない。また、当該酸化物半導体を用いた
トランジスタは、酸化物半導体のキャリアトラップが少ないため、電気特性の変動が小さ
く、信頼性の高いトランジスタとなる。また、当該酸化物半導体を用いたトランジスタは
、オフ電流を非常に低くすることが可能となる。

0138

例えば、酸化物半導体を用いたトランジスタが非導通状態のときのドレイン電流を、室温
(25℃程度)にて1×10−18A以下、好ましくは1×10−21A以下、さらに好
ましくは1×10−24A以下、または85℃にて1×10−15A以下、好ましくは1
×10−18A以下、さらに好ましくは1×10−21A以下とすることができる。なお
、トランジスタが非導通状態とは、nチャネル型のトランジスタの場合、ゲート電圧がし
きい値電圧よりも小さい状態をいう。

0139

図9に示したトランジスタ490における半導体の3層構造は一例である。例えば、半導
体406aまたは半導体406cのない2層構造としても構わない。または、半導体40
6aの上もしくは下、または半導体406c上もしくは下に、半導体406a、半導体4
06bおよび半導体406cとして例示した半導体のいずれか一を有する4層構造として
も構わない。または、半導体406aの上、半導体406aの下、半導体406cの上、
半導体406cの下のいずれか二箇所以上に、半導体406a、半導体406bおよび半
導体406cとして例示した半導体のいずれか一を有するn層構造(nは5以上の整数)
としても構わない。

0140

トランジスタ490のソースとドレインの一方(導電体416a)と、トランジスタ49
1aのソースとドレインの一方(領域402a)と、は導電体470a、導電体472a
を介して接続されている。

0141

図9および図10に示す基板400、および各種絶縁体について説明する。

0142

基板400は、単結晶シリコン基板を用いるものとして説明する。例えば、シリコン、ゲ
ルマニウムなどの単体半導体、または炭化シリコンシリコンゲルマニウム、ヒ化ガリ
ム、窒化ガリウムリン化インジウム酸化亜鉛酸化ガリウムなどの化合物半導体を用
いた半導体基板であってもよい。半導体基板は、非晶質半導体または結晶質半導体を用い
ればよく、結晶質半導体としては、単結晶半導体多結晶半導体微結晶半導体などがあ
る。また、ガラス基板であってもよい。また、半導体基板やガラス基板上に半導体素子が
形成された素子基板であってもよい。

0143

絶縁体432は過剰酸素を含む絶縁体であると好ましい。

0144

例えば、過剰酸素を含む絶縁体は、加熱処理によって酸素を放出する機能を有する絶縁体
である。例えば、過剰酸素を含む酸化シリコンは、加熱処理などによって酸素を放出する
ことができる酸化シリコンである。従って、絶縁体432は膜中を酸素が移動可能な絶縁
体である。即ち、絶縁体432は酸素透過性を有する絶縁体とすればよい。例えば、絶縁
体432は、当該絶縁体上の半導体よりも酸素透過性の高い絶縁体とすればよい。

0145

過剰酸素を含む絶縁体は、当該絶縁体上の半導体中の酸素欠損を低減させる機能を有する
場合がある。半導体中で酸素欠損は、DOS(Density of State)を形
成し、正孔トラップなどとなる。また、酸素欠損のサイトに水素が入ることによって、キ
リアである電子を生成することがある。従って、半導体中の酸素欠損を低減することで
、トランジスタに安定した電気特性を付与することができる。

0146

絶縁体442は、トランジスタ491a、491bとトランジスタ490と、の間に設け
られる。絶縁体442としては、例えば、アルミニウムを含む酸化物、例えば酸化アルミ
ニウムを用いる。絶縁体442は、酸素および水素をブロックする絶縁体であるが、密度
が3.2g/cm3未満の酸化アルミニウムは、特に水素をブロックする機能が高いため
好ましい。または、結晶性の低い酸化アルミニウムは、特に水素をブロックする機能が高
いため好ましい。

0147

例えば、トランジスタ491a、491bがシリコンを用いたトランジスタである場合、
水素を外部から供給することでシリコンのダングリングボンドを低減させることができる
ため、トランジスタの電気特性が向上する場合がある。水素の供給は、例えば、水素を含
む絶縁体をシリコントランジスタの近傍に配置し、加熱処理を行うことで、該水素を拡散
させて、シリコントランジスタに供給しても構わない。

0148

水素を含む絶縁体は、例えば、TDS(Thermal Desorption Spe
ctroscopy)分析にて、100℃以上700℃以下または100℃以上500℃
以下の表面温度の範囲で1×1018atoms/cm3以上、1×1019atoms
/cm3以上または1×1020atoms/cm3以上の水素(水素原子数換算)を放
出することもある。

0149

ところで、水素を含む絶縁体から拡散した水素は、絶縁体442が水素をブロックする機
能を有するため、トランジスタ490まで到達する水素は僅かとなる。水素は、酸化物半
導体中でキャリアトラップやキャリア発生源となりトランジスタ490の電気特性を劣化
させることがある。そのため、絶縁体442によって水素をブロックすることは半導体装
置の性能および信頼性を高めるために重要な意味を持つ。

0150

一方、例えば、トランジスタ490に外部から酸素を供給することで、酸化物半導体の酸
欠損を低減させることができるため、トランジスタの電気特性が向上する場合がある。
酸素の供給は、例えば、酸素を含む雰囲気下における加熱処理によって行えばよい。また
は、例えば、過剰酸素(酸素)を含む絶縁体をトランジスタ490の近傍に配置し、加熱
処理を行うことで、該酸素を拡散させて、トランジスタ490に供給しても構わない。こ
こでは、絶縁体432に過剰酸素を含む絶縁体を用いる。

0151

拡散した酸素は、各層を介してシリコントランジスタまで到達する場合があるが、絶縁体
442が酸素をブロックする機能を有するため、シリコントランジスタまで到達する酸素
は僅かとなる。シリコン中に酸素が混入することでシリコンの結晶性を低下させることや
、キャリアの移動を阻害させる要因となることがある。そのため、絶縁体442によって
酸素をブロックすることは半導体装置の性能および信頼性を高めるために重要な意味を持
つ。

0152

トランジスタ490上に絶縁体452を有すると好ましい。絶縁体452は、酸素および
水素をブロックする機能を有する。絶縁体452は、例えば、絶縁体442についての記
載を参照する。または、絶縁体452は、例えば、半導体406aおよび/または半導体
406cよりも、酸素および水素をブロックする機能が高い。

0153

半導体装置が絶縁体452を有することで、酸素がトランジスタ490から外方拡散する
ことを抑制できる。従って、絶縁体432などに含まれる過剰酸素(酸素)の量に対して
、トランジスタ490へ効果的に酸素を供給することができる。また、絶縁体452は、
絶縁体452よりも上に設けられた層や半導体装置の外部から混入する水素を含む不純物
をブロックするため、不純物の混入によってトランジスタ490の電気特性が劣化するこ
とを抑制できる。

0154

なお、便宜上、絶縁体442および/または絶縁体452をトランジスタ490と区別し
て説明したが、トランジスタ490の一部であっても構わない。

0155

次に、本発明の一態様に係る記憶装置の別の構成の一例を、図11および図12を参照し
て、説明する。

0156

図11は、記憶装置500Dを断面からみた構成の一例を模式的に表した図である。図1
1は、回路記号を用いて、素子や配線の位置や接続を模式的に表している。紙面上下は、
回路が形成されている面に対して垂直な方向(または、高さ方向)を表している。図12
は、記憶装置500Dを上面からみた構成の一例を模式的に表した図である。図12は、
領域、配線、接続部等を模式的に表したものであり、紙面上下と紙面左右は、それぞれ異
なる水平方向(回路が形成されている面に対して平行な方向)を表している。なお、図1
1及び図12では、理解を容易にするため、トランジスタや配線などの一部を省略して示
している。

0157

図4乃至図6に示した記憶装置500Aおよび500Bでは、配線D0Lとして機能する
第2の導電体を回避するために、第1方向(ワード線が延在する方向)を多少広げるよう
に、データ線の接続部が設けられている。図11および図12には、第1方向に広げるこ
となく、ビット線の接続部とデータ線の接続部の両方を設ける構成例を示す。

0158

図11および図12に示す記憶装置500Dは、センスアンプブロック520Dと、ビッ
ト線BLUL、BLUR、BLDL、BLDRと、ワード線WLUL、WLDLと、メモ
リセル510と、データ線DLL、DLRと、配線ISOU、ISOD、CSと、を有す
る。図11に示す記憶装置500Dにおいて、配線D0L(およびD0R)には、第2層
の導電体だけでなく、第1層の導電体、第3層の導電体が用いられる。3層の導電体を用
いることで、データ線の接続部は、第1方向の幅を広げることなく、配線D0Lを回避す
るように設けることが可能となる。その際、図5に示す記憶装置500Aと比較して、デ
ータ線DLLとDLRの位置が入れ替わる場合がある。

0159

図11に示す記憶装置500Dは、図4に示す記憶装置500Aと比較して、データ線お
よびデータ線の接続部周辺の構成が異なるのみである。従って、他の構成に関する説明は
図4に示す記憶装置500Aの説明を適宜参照することができる。

0160

図12は、記憶装置500Dを上面からみた構成の一例を模式的に表した図である。図1
2に示す上面模式図では、ビット線の接続部、およびデータ線の接続部は、ビット線BL
UL、BLUR、BLDL、BLDRの延長上に設けられる。ビット線の接続部、および
データ線の接続部は、センスアンプブロック520Dの第1方向の幅を広げることなく設
けられている。データ線の接続部は、第2方向に隣り合うビット線対(BLUL,BLU
R)と(BLDL,BLDR)の間に設けられる。2か所のデータ線の接続部は、第2方
向において、互いにずれた位置に設けられる。こうすることで、データ線の接続部は、第
1方向の幅を広げることなく、配線D0Lを回避するように設けることが可能となる。

0161

図12に示す記憶装置500Dは、図5に示す記憶装置500Aと比較して、データ線お
よびデータ線の接続部周辺の構成が異なるのみである。従って、他の構成に関する説明は
図5に示す記憶装置500Aの説明を適宜参照することができる。

0162

上記構成により、記憶装置500Dは、センスアンプブロック、ビット線、ビット線の接
続部、およびデータ線の接続部を、効率よく2次元的に配置することができる。

0163

次に、図13及び図14を参照して、本発明の一態様に係る記憶装置500Dのさらに詳
細な構成例を説明する。

0164

なお、図13及び図14では、理解を容易にするため、絶縁体などの一部を省略して示し
、また同じ層に形成される導電体等には、同じハッチングパターンを付している。

0165

図13は、記憶装置500Eの構成の一例を示す上面図である。記憶装置500Eは、図
12に示した記憶装置500Dの具体的な一例である。記憶装置500Eは、図3および
図19(B)に示した回路構成を有する。図13(A)は、トランジスタTrCや第1層
の導電体を含む領域の上面図を示し、図13(B)は、配線D0L,D0Rとして機能す
る第2層の導電体を含む領域の上面図を示し、図13(C)は、ビット線として機能する
第3層の導電体を含む領域の上面図を示し、図13(D)は、トランジスタTrMを含む
領域の上面図を示し、図13(E)は、容量素子Cやデータ線を含む領域の上面図を示す

0166

図14は、図13に示した記憶装置500Eの構成の一例を示す断面図である。図14
は、図13(A)乃至図13(E)の一点鎖線C1−C2で切断した断面を示す。

0167

図13及び図14に示す記憶装置500Eは、トランジスタ490、トランジスタ491
d、トランジスタ491e、トランジスタ491f、および容量素子497を有する。当
該トランジスタおよび容量素子は、複数の導電体を介して適宜接続され、図3および図1
9(B)に示した回路の一部分を構成している。ここでは、一例として、トランジスタ4
90に酸化物半導体トランジスタを用い、トランジスタ491d、トランジスタ491e
、およびトランジスタ491fにシリコントランジスタを用いるものとして説明する。

0168

記憶装置500Eの構成について、図13に示す上面図を用いて、図3および図19(B
)に示した記憶装置の構成と対比しながら、説明する。図13(A)に示す上面図におい
て、トランジスタ491dは、トランジスタTrIに相当する。トランジスタ491eは
、センスアンプが有するNチャネル型トランジスタである。トランジスタ491fは、ト
ランジスタTrCに相当する。導電体470fは、配線NACTに相当する。導電体47
0gは、配線PACTに相当する。導電体470eは、配線PCUに相当する。導電体4
70hは、配線PCDに相当する。導電体422f、422gは、配線CSに相当する。
図13(B)に示す上面図において、導電体471d、471eは、配線D0Lに相当す
る。図13(C)に示す上面図において、導電体472eは、ビット線BLULに相当す
る。導電体472fは、ビット線BLDLに相当する。図13(D)に示す上面図におい
て、トランジスタ490は、トランジスタTrMに相当する。図13(E)に示す上面図
において、容量素子497は、容量素子Cに相当する。導電体475cは、データ線DL
Rに相当する。導電体475dは、データ線DLLに相当する。

0169

図14に示す記憶装置500Eの構成の一例を示す断面図において、層構造は、図9およ
図10に示す断面図と同様である。よって、図9および図10に示す層構造の説明を適
宜参照することができる。

0170

図13及び図14に示す記憶装置500Eは、図8乃至図10に示す記憶装置500Cと
比較して、データ線およびデータ線の接続部周辺の構成等が異なる。図8乃至図10に示
す記憶装置500Cにおいては、配線D0L、DORとしての機能を有する導電体471
b、471cは、センスアンプブロックの端部まで、第2方向に延在している。このため
、データ線(導電体475a、475b)の接続部は、導電体471b、471cを回避
するように、センスアンプブロックの幅を第1方向に広げて設けられている。図13及び
図14に示す記憶装置500Eにおいては、配線D0Lとしての機能を有する導電体が3
層に渡って設けられている。配線D0Lとしての機能を有する導電体は、導電体471d
、470i、472d、471eである。導電体470iが設けられている層上に、導電
体471d、471eが設けられ、導電体471d、471eが設けられている層上に、
導電体472dが設けられている。このような構成とすることで、データ線の接続部は、
センスアンプブロックの幅を第1方向に広げることなく、設けることができる。図13
示すように、導電体471d、470i、472d、および471eと、トランジスタ4
91fを介して接続される導電体は、直上にある導電体475cではなく、第1方向に隣
り合う列に位置する導電体475dである。つまり、3層と2列の導電体を用いることで
、第1方向の幅を広げることなく、データ線の接続部を実現している。

0171

図13及び図14に示す記憶装置500Eでは、配線D0Lの主要な部分(導電体471
d、471e)と、ビット線BLUL(導電体472e)と、が別の層で形成されている
ため、配線D0Lとビット線BLULはトランジスタ491dを介してのみ接続すること
が可能となっている。その結果、ビット線の選択が可能となり、センスアンプブロックへ
の4本のビット線BLUL,BLUR、BLDL,BLDRの接続を実現している。

0172

図13及び図14に示す記憶装置500Eは、配線D0Lとして3層の導電体を用いる
ことで、記憶装置500Eの第1方向の幅を小さく抑えることができる。

0173

図13及び図14に示す記憶装置500Eにおいて、1本のビット線BLUL,BLU
R、BLDL,またはBLDRに接続されるメモリセル数は3である。例えば、1本のビ
ット線に接続されるメモリセル数は3乃至32とすることができる。その結果、ビット線
容量を小さくすることができ、容量素子Cの容量を小さくすることができる。その結果、
動作速度、消費電力、製造歩留まり等において、好ましい。

0174

図13及び図14に示す記憶装置500Eでは、センスアンプブロックの第1方向のピ
ッチは、メモリセルの第1方向の幅の2倍乃至4倍、好ましくは、2倍乃至3倍とするこ
とができる。センスアンプブロックの第2方向のピッチは、例えば、メモリセルの第2方
向の幅の6倍乃至64倍、好ましくは、6倍乃至32倍とすることができる。

0175

次に、本発明の一態様に係る記憶装置の別の構成の一例を、図15を参照して、説明する

0176

図4乃至図6に示した記憶装置500Aおよび500Bでは、配線D0Lとして機能する
第2の導電体を回避するために、第1方向(ワード線が延在する方向)を多少広げるよう
に、データ線の接続部が設けられている。図15に示す記憶装置500Fは、センスアン
プブロックの第1方向の幅を広げ、例えば、ビット線4本分が収まる幅以上のピッチとす
ることで、センスアンプブロックを、ビット線の接続部とデータ線の接続部を含めて、効
率よく2次元的に配置する構成例である。

0177

図15(A)は、記憶装置500Fを上面からみた構成の一例を模式的に表した図である
図15(A)では、センスアンプブロック520Fと、4本のビット線BLUL、BL
UR、BLDL、BLDRと、データ線DLL、DLRと、ビット線の接続部(白丸(○
)で表記)と、データ線の接続部(黒丸(●)で表記)等の配置を模式的に表している。

0178

図15(A)に示す上面模式図において、8本のビット線が2行4列に配置されている。
8本のビット線のうち、1行目の4本のビット線のうちの2本と2行目の4本のビット線
のうちの2本は、ビット線の接続部を介して、センスアンプブロック520Fと電気的に
接続されている。図中、センスアンプブロック520Fに接続されるビット線は実線で、
他のセンスアンプブロックに接続されるビット線は一点鎖線で記している。2本のビット
線BLUL、BLURは、第1方向に、2本のビット線が配置できる間隔をあけて配置さ
れる。2本のビット線BLDL、BLDRは、第1方向に、2本のビット線が配置できる
間隔をあけて配置される。ビット線対(BLUL、BLUR)とビット線対(BLDL、
BLDR)とは、第2方向に隣り合って配置される。図15(A)に示す記憶装置500
Fでは、センスアンプブロック520Fは、第1方向にビット線4本分の幅以上、第2方
向にビット線1本分の長さ以上の領域に配置されている。

0179

記憶装置500Fは、このようなセンスアンプブロック520Fとビット線BLUL、B
LUR、BLDL、BLDRの配置により、2次元的に規則的に配置することができる。
つまり、センスアンプブロック520Fおよび4本のビット線BLUL、BLUR、BL
DL、BLDRを、それぞれ、第1方向に第3距離のピッチで、かつ、第2方向に第4距
離のピッチでアレイ状に配置することができる。ただし、第2方向に隣り合う2つのセン
スアンプブロック520Fは、互いに、第1方向に第5距離だけずらして配置する。これ
は、ビット線の重なりを回避するためである。第5距離は第3距離より小さい。例えば、
第3距離は、ビット線4本が収まる幅以上であり、その2倍以下である。例えば、第4距
離は、ビット線の長さの1倍以上であり、2倍以下である。

0180

ビット線は第1方向に平均値が第3距離のピッチで、第2方向に平均値が第4距離のピッ
チで、2次元的に配置されているとする。センスアンプブロック520Fは、例えば、第
1方向に第3距離の4倍のピッチで、第2方向に第4距離の1倍のピッチで、2次元的に
配置することができる。言い換えると、ビット線が2次元的に配置された状態において、
ビット線k本分の幅とは、ビット線1本あたりが占有する平均の幅のk倍の幅とする(k
は1以上の整数)。センスアンプブロック520Fは、例えば、第1方向にビット線4本
分のピッチで、かつ、第2方向にビット線1本分のピッチで、2次元的に規則的に配置す
ることができる。第2方向に隣り合う2つのセンスアンプブロック520Fは、互いに、
第1方向にビット線2本分の幅程度、ずらして配置する。

0181

図15(B)には、第2方向に隣り合う2つのセンスアンプブロックの上面図を示す。図
15(B)において、第2方向に隣り合うセンスアンプブロックは、互いに、第1方向に
ずらして配置している。その結果、ビット線の重なりが回避されていることがわかる。

0182

4本のビット線BLUL、BLUR、BLDL、BLDRは、センスアンプブロック52
0Fと少なくとも一部重なるように配置される。4本のビット線BLUL、BLUR、B
LDL、BLDRは、センスアンプブロック520Fと隣り合うセンスアンプブロックと
一部重なるように配置されてもよい。

0183

図15に示す記憶装置の上面模式図では、センスアンプブロックを長方形で示しているが
、これは模式的な図であって、センスアンプブロックが長方形の領域に配置されているこ
とを示すわけではない。センスアンプブロックの領域は、センスアンプを構成する要素を
含む領域であり、かつ、隣り合うセンスアンプブロックと重ならない領域として定めれば
良い。

0184

図17は、図15(B)に示す記憶装置500Fの回路構成の一例を示す図である。図1
7に示す記憶装置500Fは、第2方向に隣り合う2つのセンスアンプブロック520F
_1と520F_2を有する。2つのセンスアンプブロック520F_1と520F_2
は、接続されるメモリセルの一部がワード線を共有する。つまり、センスアンプブロック
520F_1に接続される2つのビット線対の一方(BLUL_1、BLUR_1)に接
続されるメモリセルと、センスアンプブロック520F_2に接続される2つのビット線
対の一方(BLUL_2、BLUR_2)に接続されるメモリセルと、はワード線を共有
する。

0185

図17に示す記憶装置500Fの回路構成は、図3に示す記憶装置500の回路構成と一
部異なるのみである。従って、メモリセル、ビット線、および他の配線に関する説明は、
図3に示す記憶装置500の回路構成の説明を適宜参照することができる。

0186

次に、図18を参照して、本発明の一態様に係る記憶装置500Fのさらに詳細な構成例
を説明する。

0187

なお、図18では、理解を容易にするため、絶縁体などの一部を省略して示し、また同じ
層に形成される導電体等には、同じハッチングパターンを付している。

0188

図18は、記憶装置500Hの構成の一例を示す上面図である。記憶装置500Hは、図
15に示した記憶装置500Fの具体的な一例である。記憶装置500Hは、図17およ
図19(A)に示した回路構成を有する。図18(A)は、トランジスタTrCや第1
層の導電体を含む領域の上面図を示し、図18(B)は、配線D0L,D0Rとして機能
する第2層の導電体を含む領域の上面図を示し、図18(C)は、ビット線として機能す
る第3層の導電体を含む領域の上面図を示し、図18(D)は、トランジスタTrMを含
む領域の上面図を示し、図18(E)は、容量素子Cやデータ線を含む領域の上面図を示
す。図18に示す上面図は、着目するセンスアンプブロックの隣のセンスアンプブロック
に接続される配線や素子は一部省略している。

0189

図18に示す記憶装置500Hは、トランジスタ490、トランジスタ491g、トラン
ジスタ491h、トランジスタ491i、および容量素子497を有する。当該トランジ
スタおよび容量素子は、複数の導電体を介して適宜接続され、図17および図19(A)
に示した回路の一部分を構成している。ここでは、一例として、トランジスタ490に酸
化物半導体トランジスタを用い、トランジスタ491g、トランジスタ491h、および
トランジスタ491iにシリコントランジスタを用いるものとして説明する。

0190

記憶装置500Hの構成について、図18に示す上面図を用いて、図17および図19
A)に示した記憶装置の構成と対比しながら、説明する。図18(A)に示す上面図にお
いて、トランジスタ491gは、トランジスタTrIに相当する。トランジスタ491h
は、センスアンプが有するNチャネル型トランジスタである。トランジスタ491iは、
トランジスタTrCに相当する。導電体470iは、配線NACTに相当する。導電体4
70kは、配線PACTに相当する。導電体470jは、配線PCに相当する。図18
B)に示す上面図において、導電体471fは、配線D0Lに相当する。図18(C)に
示す上面図において、導電体472gは、ビット線BLULに相当する。導電体472h
は、ビット線BLDLに相当する。図18(D)に示す上面図において、トランジスタ4
90は、トランジスタTrMに相当する。図18(E)に示す上面図において、容量素子
497は、容量素子Cに相当する。導電体475eは、データ線DLLに相当する。

0191

図15に示す記憶装置500Fや図18に示す記憶装置500Hは、上記のように、図6
に示す記憶装置500Bよりも第1方向の幅が広い。例えば、ビット線4本分が収まる幅
以上のピッチでセンスアンプブロックを配置する。センスアンプブロックが有する回路は
、第1方向の幅を広げることで、第2方向の幅を狭めた領域に配置できる。第1方向の幅
を広げることで、配線D0L、D0Rを回避して、データ線の接続部やビット線の接続部
を設けることが可能となる。ビット線は、隣り合う2つのセンスアンプブロックに重なっ
て配置することができる。これは、ビット線には第3層の導電体を用い、センスアンプブ
ロックは第1層の導電体と第2層の導電体を主として用いることで可能となっている。つ
まり、ビット線が設けられる層とセンスアンプブロックが設けられる層とを分けることで
、可能となっている。その結果、図15に示す記憶装置500Fや図18に示す記憶装置
500Hでは、センスアンプブロック、ビット線、ビット線の接続部、およびデータ線の
接続部を、2次元的に効率よく配置することができる。

0192

図18に示す記憶装置500Hでは、配線D0L(導電体471f)とビット線BLUL
(導電体472g)とが別の層で形成されているため、配線D0Lとビット線BLULを
トランジスタ491gを介してのみ接続することが可能となっている。その結果、ビット
線の選択が可能となり、センスアンプブロックへの4本のビット線BLUL,BLUR、
BLDL,BLDRの接続を実現している。

0193

図18に示す記憶装置500Hにおいて、1本のビット線BLUL,BLUR、BLD
L,またはBLDRに接続されるメモリセル数は4である。例えば、1本のビット線に接
続されるメモリセル数は3乃至32とすることができる。その結果、ビット線容量を小さ
くすることができ、容量素子Cの容量を小さくすることができる。その結果、動作速度、
消費電力、製造歩留まり等において、好ましい。

0194

図18に示す記憶装置500Hでは、センスアンプブロックの第1方向のピッチは、メ
モリセルの第1方向の幅の4倍乃至8倍、好ましくは、4倍乃至6倍とすることができる
。センスアンプブロックの第2方向のピッチは、例えば、メモリセルの第2方向の幅の3
倍乃至32倍、好ましくは、3倍乃至16倍とすることができる。

0195

本発明の一態様に係る記憶装置の別の構成の一例を、図16を参照して、説明する。

0196

図16は、記憶装置500Gを上面からみた構成の一例を模式的に表した図である。図1
6に示す記憶装置500Gは、図15(B)に示す記憶装置500Fと比較して、データ
線およびデータ線の接続部の構成が異なる。つまり、第2方向に隣り合うセンスアンプブ
ロック520Gがデータ線を一部共有する。その結果、データ線の本数は、図15に示す
記憶装置500Fと比較して、1/2になる。データ線の本数が減ることで、データ線の
幅や間隔を大きくとることが可能となる。例えば、データ線は、第1方向にビット線2本
分のピッチで配置される。データ線は、例えば、メモリセルより上方に設けられ、ビット
線よりも幅や間隔が大きい配線でないと作製できない場合がある。そのような場合も、デ
ータ線の幅や間隔の制約によって、第1方向の幅を広げる必要がなく、好ましい。一度に
動作するデータ線の本数が減ることで、データ線の充放電に伴う消費電力を低減すること
ができる。

0197

図16に示す記憶装置500Gは、図15に示す記憶装置500Fとデータ線およびデー
タ線の接続部の構成が異なるのみである。従って、他の構成に関する説明は、図15に示
す記憶装置の説明を適宜参照することができる。

0198

次に、本発明の一態様に係る記憶装置の別の構成の一例を、図20および図28を参照し
て、説明する。図20および図28に示す記憶装置は、図15に示す記憶装置500Fと
同様、センスアンプブロックの第1方向の幅を、例えば、ビット線4本分が収まる幅以上
のピッチとすることで、センスアンプブロックを、ビット線の接続部とデータ線の接続部
を含めて、効率よく2次元的に配置する構成例である。回路構成は、図17に示す回路構
成を参照することができる。

0199

図20(A)に示す上面模式図において、8本のビット線が2行4列に配置されている。
8本のビット線のうち、1行目の4本のビット線のうちの2本と2行目の4本のビット線
のうちの2本は、ビット線の接続部を介して、センスアンプブロックと電気的に接続され
ている。図中、センスアンプブロックに接続されるビット線は実線で、他のセンスアンプ
ブロックに接続されるビット線は一点鎖線で記している。2本のビット線BLUL、BL
URは、第1方向に、間に1本のビット線が配置できる間隔をあけて配置される。2本の
ビット線BLDL、BLDRは、第1方向に、間に1本のビット線が配置できる間隔をあ
けて配置される。一対のビット線(BLUL、BLUR)と一対のビット線(BLDL、
BLDR)とは、第2方向に隣り合って配置される。図20(A)に示す記憶装置では、
センスアンプブロックは、第1方向にビット線4本分の幅以上、第2方向にビット線1本
分の幅以上の領域に配置されている。

0200

図20(A)に示す記憶装置は、このようなセンスアンプブロックとビット線BLUL、
BLUR、BLDL、BLDRの配置により、2次元的に規則的に配置することができる
。つまり、センスアンプブロックおよび4本のビット線BLUL、BLUR、BLDL、
BLDRを、それぞれ、第1方向に第3距離のピッチで複数配置し、かつ、第2方向に第
4距離のピッチで複数配置する。ただし、第2方向に隣り合うセンスアンプブロックは、
第1方向に第5距離だけずれて配置される。第5距離は第3距離より小さい。第2方向に
隣り合うセンスアンプをずらすのは、ビット線の重なりを回避するためである。この様子
図20(C)に示した。第3距離は、ビット線4本が収まる幅以上であり、その2倍以
下である。第4距離は、ビット線の長さの1倍以上であり、2倍以下である。

0201

図20(B)に示す上面模式図において、8本のビット線が2行4列に配置されている。
8本のビット線のうち、1行目の4本のビット線のうちの2本と2行目の4本のビット線
のうちの2本は、ビット線の接続部を介して、センスアンプブロックと電気的に接続され
ている。図中、センスアンプブロックに接続されるビット線は実線で、他のセンスアンプ
ブロックに接続されるビット線は一点鎖線で記している。2本のビット線BLUL、BL
URは、第1方向に、隣り合って配置される。2本のビット線BLDL、BLDRは、第
1方向に、隣り合って配置される。一対のビット線(BLUL、BLUR)と一対のビッ
ト線(BLDL、BLDR)とは、第2方向に隣り合って配置される。図20(B)に示
す記憶装置では、センスアンプブロックは、第1方向にビット線4本分の幅以上、第2方
向にビット線1本分の幅以上の領域に配置されている。

0202

図20(B)に示す記憶装置は、このようなセンスアンプブロックとビット線BLUL、
BLUR、BLDL、BLDRの配置により、2次元的に規則的に配置することができる
。つまり、センスアンプブロックおよび4本のビット線BLUL、BLUR、BLDL、
BLDRを、それぞれ、第1方向に第3距離のピッチで複数配置し、かつ、第2方向に第
4距離のピッチで複数配置する。ただし、第2方向に隣り合うセンスアンプブロックは、
第1方向に第5距離だけずれて配置される。第5距離は第3距離より小さい。第2方向に
隣り合うセンスアンプブロックをずらすのは、ビット線の重なりを回避するためである。
この様子を図20(D)に示した。第3距離は、ビット線4本が収まる幅以上であり、そ
の2倍以下である。第4距離は、ビット線の長さの1倍以上であり、2倍以下である。

0203

図28(A)に示す上面模式図において、8本のビット線が2行4列に配置されている。
8本のビット線のうち、1行目の4本のビット線のうちの2本と2行目の4本のビット線
のうちの2本は、ビット線の接続部を介して、センスアンプブロックと電気的に接続され
ている。図中、センスアンプブロックに接続されるビット線は実線で、他のセンスアンプ
ブロックに接続されるビット線は一点鎖線で記している。2本のビット線BLUL、BL
URは、第1方向に、間に1本のビット線が配置できる間隔をあけて配置される。2本の
ビット線BLDL、BLDRは、第1方向に、間に1本のビット線が配置できる間隔をあ
けて配置される。一対のビット線(BLUL、BLUR)と一対のビット線(BLDL、
BLDR)とは、第2方向に延長しても互いに重ならない位置で、第2方向に隣り合って
配置される。図28(A)に示す記憶装置では、センスアンプブロックは、第1方向にビ
ット線4本分の幅以上、第2方向にビット線1本分の幅以上の領域に配置されている。

0204

図28(A)に示す記憶装置は、このようなセンスアンプブロックとビット線BLUL、
BLUR、BLDL、BLDRの配置により、2次元的に規則的に配置することができる
。つまり、センスアンプブロックおよび4本のビット線BLUL、BLUR、BLDL、
BLDRを、それぞれ、第1方向に第3距離のピッチで複数配置され、かつ、第2方向に
第4距離のピッチで複数配置する。第2方向に隣り合う2つのセンスアンプブロックを配
置した様子を図28(C)に示した。第3距離は、ビット線4本が収まる幅以上であり、
その2倍以下である。第4距離は、ビット線の長さの1倍以上であり、2倍以下である。

0205

図28(B)に示す上面模式図において、8本のビット線が2行4列に配置されている。
8本のビット線のうち、1行目の4本のビット線のうちの2本と2行目の4本のビット線
のうちの2本は、ビット線の接続部を介して、センスアンプブロックと電気的に接続され
ている。図中、センスアンプブロックに接続されるビット線は実線で、他のセンスアンプ
ブロックに接続されるビット線は一点鎖線で記している。2本のビット線BLUL、BL
URは、第1方向に、間に2本のビット線が配置できる間隔をあけて配置される。2本の
ビット線BLUL、BLURは、第1方向に、隣り合って配置される。一対のビット線(
BLUL、BLUR)と一対のビット線(BLDL、BLDR)とは、第2方向に延長し
ても互いに重ならない位置で、第2方向に隣り合って配置される。図28(B)に示す記
憶装置では、センスアンプブロックは、第1方向にビット線4本分の幅以上、第2方向に
ビット線1本分の幅以上の領域に配置されている。

0206

図28(B)に示す記憶装置は、このようなセンスアンプブロックとビット線BLUL、
BLUR、BLDL、BLDRの配置により、2次元的に規則的に配置することができる
。つまり、センスアンプブロックおよび4本のビット線BLUL、BLUR、BLDL、
BLDRを、それぞれ、第1方向に第3距離のピッチで複数配置し、かつ、第2方向に第
4距離のピッチで複数配置する。第2方向に隣り合う2つのセンスアンプブロックを配置
した様子を図28(D)に示した。第3距離は、ビット線4本が収まる幅以上であり、そ
の2倍以下である。第4距離は、ビット線の長さの1倍以上であり、2倍以下である。

0207

図20および図28に示す記憶装置において、ビット線は第1方向に平均値が第3距離の
ピッチで、第2方向に平均値が第4距離のピッチで、2次元的に配置されているとする。
図20および図28に示す記憶装置では、センスアンプブロックを、例えば、第1方向に
第3距離の4倍のピッチで、第2方向に第4距離の1倍のピッチで、2次元的に配置する
ことができる。言い換えると、図20および図28に示す記憶装置において、ビット線が
2次元的に配置された状態において、ビット線k本分の幅とは、ビット線1本あたりが占
有する平均の幅のk倍の幅とする(kは1以上の整数)。図20および図28に示す記憶
装置では、センスアンプブロックを、例えば、第1方向にビット線4本分のピッチで、か
つ、第2方向にビット線1本分のピッチで、2次元的に規則的に配置することができる。
ただし、図20に示す記憶装置では、第2方向に隣り合うセンスアンプブロックは、互い
に第1方向にビット線2本分程度、ずらして配置する。

0208

図20および図28に示す記憶装置では、4本のビット線BLUL、BLUR、BLDL
、BLDRは、電気的に接続されるセンスアンプブロックと少なくとも一部重なるように
配置される。4本のビット線BLUL、BLUR、BLDL、BLDRは、電気的に接続
されるセンスアンプブロックと隣り合うセンスアンプブロックと一部重なるように配置さ
れてもよい。

0209

図20および図28に示す記憶装置は、上記のように、図6に示す記憶装置500Bより
も第1方向の幅が広い。例えば、ビット線4本分が収まる幅以上のピッチでセンスアンプ
ブロックを配置する。センスアンプブロックが有する回路は、第1方向の幅を広げること
で、第2方向の幅を狭めた領域に配置できる。第1方向の幅を広げることで、配線D0L
、D0Rを回避して、データ線の接続部やビット線の接続部を設けることが可能となる。
ビット線は、隣り合う2つのセンスアンプブロックに重なって配置することができる。こ
れは、ビット線には第3層の導電体を用い、センスアンプブロックは第1層の導電体と第
2層の導電体を主として用いることで可能となっている。つまり、ビット線が設けられる
層とセンスアンプブロックが設けられる層とを分けることで、可能となっている。その結
果、図20および図28に示す記憶装置は、センスアンプブロック、ビット線、ビット線
の接続部、およびデータ線の接続部を、2次元的に効率よく配置することができる。

0210

図20および図28に示す記憶装置では、第2方向に隣り合う2つのセンスアンプブロッ
クがデータ線を一部共有する。その結果、データ線の本数は、図15に示す記憶装置50
0Fと比較して、1/2になる。その結果、データ線の幅や間隔をビット線よりも大きく
できる。また、データ線の充放電に伴う消費電力を低減することができる。

0211

図20(A)および(B)に示す記憶装置では、2本のビット線(BLUL、BLUR)
と2本のビット線(BLDL、BLDR)とは、第2方向に延長した場合、2本とも互い
に重なる位置関係となる。この場合、第2方向に隣り合うセンスアンプブロックを、第1
方向に第5距離だけずらすことで、ビット線が重ならないように、2次元的に配置するこ
とができる。図28(A)および(B)に示す記憶装置では、2本のビット線(BLUL
、BLUR)と2本のビット線(BLDL、BLDR)とは、第2方向に延長した場合、
2本とも互いに重ならない位置関係となる。この場合、第2方向に隣り合うセンスアンプ
ブロックを、第1方向にずらすことなく、ビット線が重ならないように、2次元的に配置
することができる。

0212

図20および図28に示す記憶装置の上面模式図では、センスアンプブロックを長方形で
示しているが、これは模式的な図であって、センスアンプブロックが長方形の領域に配置
されていることを示すわけではない。センスアンプブロックの領域は、センスアンプを構
成する要素を含む領域であり、かつ、隣り合うセンスアンプブロックと重ならない領域と
して定めれば良い。

0213

本明細書において、Aが濃度Bの領域を有する、と記載する場合、例えば、Aのある領域
における深さ方向全体の濃度がBである場合、Aのある領域における深さ方向の濃度の平
均値がBである場合、Aのある領域における深さ方向の濃度の中央値がBである場合、A
のある領域における深さ方向の濃度の最大値がBである場合、Aのある領域における深さ
方向の濃度の最小値がBである場合、Aのある領域における深さ方向の濃度の収束値がB
である場合、測定上Aそのものの確からしい値の得られる領域の濃度がBである場合など
を含む。

0214

本明細書において、Aが大きさB、長さB、厚さB、幅Bまたは距離Bの領域を有する、
と記載する場合、例えば、Aのある領域における全体の大きさ、長さ、厚さ、幅または距
離がBである場合、Aのある領域における大きさ、長さ、厚さ、幅または距離の平均値が
Bである場合、Aのある領域における大きさ、長さ、厚さ、幅または距離の中央値がBで
ある場合、Aのある領域における大きさ、長さ、厚さ、幅または距離の最大値がBである
場合、Aのある領域における大きさ、長さ、厚さ、幅または距離の最小値がBである場合
、Aのある領域における大きさ、長さ、厚さ、幅または距離の収束値がBである場合、測
定上Aそのものの確からしい値の得られる領域での大きさ、長さ、厚さ、幅または距離が
Bである場合などを含む。

0215

トランジスタは、ゲート、ソース、およびドレインと呼ばれる3つのノード(端子)を有
する。ゲートは、トランジスタの導通状態を制御する制御ノードとして機能するノードで
ある。ソースまたはドレインとして機能する一対の入出力ノードは、トランジスタのチャ
ネル型及び各ノード(端子)に与えられる電位の高低によって、一方がソースとなり他方
がドレインとなる。一般的に、nチャネル型トランジスタでは、低い電位が与えられるノ
ードがソースと呼ばれ、高い電位が与えられるノードがドレインと呼ばれる。逆に、pチ
ャネル型トランジスタでは、低い電位が与えられるノードがドレインと呼ばれ、高い電位
が与えられるノードがソースと呼ばれる。

0216

本明細書では、回路構成やその動作の理解を容易にするため、トランジスタの2つの入出
力ノードの一方をソースに、他方をドレインに限定して説明する場合がある。もちろん、
駆動方法によっては、トランジスタの3つの端子に印加される電位の大小関係が変化し、
ソースとドレインが入れ替わる場合がある。したがって、本発明の一形態において、トラ
ンジスタのソースとドレインの区別は、明細書および図面での記載に限定されるものでは
ない。

0217

トランジスタのゲートとして機能する導電体をゲート電極、トランジスタのソースとして
機能する導電体をソース電極、トランジスタのドレインとして機能する導電体をドレイン
電極、トランジスタのソースとして機能する領域をソース領域、トランジスタのドレイン
として機能する領域をドレイン領域、と呼ぶ。本明細書では、ゲート電極をゲート、ドレ
イン電極またはドレイン領域をドレイン、ソース電極またはソース領域をソース、と記す
場合がある。

0218

チャネル長とは、例えば、トランジスタの上面図において、半導体(またはトランジスタ
オン状態のときに半導体の中で電流の流れる部分)とゲートとが重なる領域、またはチ
ャネルが形成される領域における、ソースとドレインとの間の距離をいう。なお、一つの
トランジスタにおいて、チャネル長が全ての領域で同じ値をとるとは限らない。即ち、一
つのトランジスタのチャネル長は、一つの値に定まらない場合がある。そのため、本明細
書では、チャネル長は、チャネルの形成される領域における、いずれか一の値、最大値、
最小値または平均値とする。

0219

チャネル幅とは、例えば、半導体(またはトランジスタがオン状態のときに半導体の中で
電流の流れる部分)とゲートとが重なる領域、またはチャネルが形成される領域における
、ソースとドレインとが向かい合っている部分の長さをいう。なお、一つのトランジスタ
において、チャネル幅がすべての領域で同じ値をとるとは限らない。即ち、一つのトラン
ジスタのチャネル幅は、一つの値に定まらない場合がある。そのため、本明細書では、チ
ャネル幅は、チャネルの形成される領域における、いずれか一の値、最大値、最小値また
は平均値とする。

0220

なお、トランジスタの構造によっては、実際にチャネルの形成される領域におけるチャネ
ル幅(以下、実効的なチャネル幅と呼ぶ。)と、トランジスタの上面図において示される
チャネル幅(以下、見かけ上のチャネル幅と呼ぶ。)と、が異なる場合がある。例えば、
立体的な構造を有するトランジスタでは、実効的なチャネル幅が、トランジスタの上面図
において示される見かけ上のチャネル幅よりも大きくなり、その影響が無視できなくなる
場合がある。例えば、微細かつ立体的な構造を有するトランジスタでは、半導体の上面に
形成されるチャネル領域の割合に対して、半導体の側面に形成されるチャネル領域の割合
が大きくなる場合がある。その場合は、上面図において示される見かけ上のチャネル幅よ
りも、実際にチャネルの形成される実効的なチャネル幅の方が大きくなる。

0221

本明細書では、単にチャネル幅と記載した場合には、見かけ上のチャネル幅を指す場合が
ある。または、本明細書では、単にチャネル幅と記載した場合には、実効的なチャネル幅
を指す場合がある。なお、チャネル長、チャネル幅、実効的なチャネル幅、見かけ上のチ
ャネル幅、囲い込みチャネル幅などは、断面TEM像などを取得して、その画像を解析
ることなどによって、値を決定することができる。

0222

本明細書において、「平行」とは、二つの直線が−10°以上10°以下の角度で配置さ
れている状態をいう。従って、−5°以上5°以下の場合も含まれる。また、「略平行」
とは、二つの直線が−30°以上30°以下の角度で配置されている状態をいう。また、
「垂直」とは、二つの直線が80°以上100°以下の角度で配置されている状態をいう
。従って、85°以上95°以下の場合も含まれる。また、「略垂直」とは、二つの直線
が60°以上120°以下の角度で配置されている状態をいう。

0223

本明細書において、回路図上は独立している構成要素どうしが接続されている場合であっ
ても、実際には、例えば配線の一部が電極としても機能する場合など、一の導電体が、複
数の構成要素の機能を併せ持っている場合もある。本明細書において接続とは、このよう
な、一の導電体が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。

0224

電圧は、ある電位と、基準の電位(例えば接地電位(GND)またはソース電位)との電
位差のことを示す場合が多い。よって、電圧を電位と言い換えることが可能である。

0225

図面における各回路ブロックの配置は、説明のため位置関係を特定するものであり、異な
回路ブロックで別々の機能を実現するよう図面で示していても、実際の回路や領域では
、同じ回路ブロックで別々の機能を実現しうるように設けられている場合もある。また図
面における各回路ブロックの機能は、説明のため機能を特定するものであり、一つの回路
ブロックとして示していても、実際の回路や領域では、一つの回路ブロックで行う処理を
複数の回路ブロックで行うよう設けられている場合もある。

0226

なお、本実施の形態において、トランジスタ490は、一例として、チャネル形成領域な
どにおいて、酸化物半導体を用いることができるが、本発明の一態様は、これに限定され
ない。例えば、トランジスタ490は、チャネル形成領域やその近傍、ソース領域、ドレ
イン領域などにおいて、場合によっては、または、状況に応じて、Si(シリコン)、G
e(ゲルマニウム)、SiGe(シリコンゲルマニウム)、GaAsガリウムヒ素)、
などを有する材料で形成してもよい。

0227

例えば、本明細書等において、様々な基板を用いて、トランジスタ490などのトランジ
スタを形成することが出来る。基板の種類は、特定のものに限定されることはない。その
基板の一例としては、半導体基板(例えば単結晶基板又はシリコン基板)、SOI基板
ガラス基板、石英基板プラスチック基板金属基板ステンレススチル基板、ステン
レス・スチル・ホイルを有する基板、タングステン基板、タングステン・ホイルを有する
基板、可撓性基板、貼り合わせフィルム、繊維状の材料を含む紙、又は基材フィルムなど
がある。ガラス基板の一例としては、バリウムホウケイ酸ガラスアルミノホウケイ酸
ラス、又はソーダライムガラスなどがある。可撓性基板、貼り合わせフィルム、基材フィ
ルムなどの一例としては、以下のものがあげられる。例えば、ポリエチレンテレフタレー
ト(PET)、ポリエチレンナフタレート(PEN)、ポリエーテルサルフォン(PES
)に代表されるプラスチックがある。または、一例としては、アクリル等の合成樹脂など
がある。または、一例としては、ポリプロピレンポリエステルポリフッ化ビニル、又
ポリ塩化ビニルなどがある。または、一例としては、ポリアミドポリイミドアラ
ド、エポキシ無機蒸着フィルム、又は紙類などがある。特に、半導体基板、単結晶基板
、又はSOI基板などを用いてトランジスタを製造することによって、特性、サイズ、又
は形状などのばらつきが少なく、電流能力が高く、サイズの小さいトランジスタを製造す
ることができる。このようなトランジスタによって回路を構成すると、回路の低消費電力
化、又は回路の高集積化を図ることができる。

0228

また、基板として、可撓性基板を用い、可撓性基板上に直接、トランジスタを形成しても
よい。または、基板とトランジスタの間に剥離層を設けてもよい。剥離層は、その上に半
導体装置を一部あるいは全部完成させた後、基板より分離し、他の基板に転載するために
用いることができる。その際、トランジスタは耐熱性の劣る基板や可撓性の基板にも転載
できる。なお、上述の剥離層には、例えば、タングステン膜酸化シリコン膜との無機膜
積層構造の構成や、基板上にポリイミド等の有機樹脂膜が形成された構成等を用いるこ
とができる。

0229

つまり、ある基板を用いてトランジスタを形成し、その後、別の基板にトランジスタを転
置し、別の基板上にトランジスタを配置してもよい。トランジスタが転置される基板の一
例としては、上述したトランジスタを形成することが可能な基板に加え、紙基板セロ
ァン基板、アラミドフィルム基板、ポリイミドフィルム基板石材基板、木材基板、布基
板(天然繊維、綿、)、合成繊維ナイロンポリウレタン、ポリエステル)若し
くは再生繊維アセテートキュプラレーヨン再生ポリエステル)などを含む)、皮
基板、又はゴム基板などがある。これらの基板を用いることにより、特性のよいトラン
ジスタの形成、消費電力の小さいトランジスタの形成、壊れにくい装置の製造、耐熱性の
付与、軽量化、又は薄型化を図ることができる。

0230

なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる

0231

(実施の形態2)
本発明の一態様に係る記憶装置の構成の一例について、図21を用いながら説明する。

0232

図21に示す記憶装置600は、メモリセルアレイおよびセンスアンプアレイ610、ロ
ドライバ620、カラムドライバ630、出力回路640、コントロールロジック回路
650を有する。

0233

記憶装置600には、制御信号(CE、WE、RE)、アドレス信号ADDR、データ信
号WDATA等が外部から入力される。アドレス信号ADDRは、ローデコーダ621お
よびカラムデコーダ631に入力され、データ信号WDATAは書き込み回路633に入
力される。制御信号はコントロールロジック回路650に入力される。

0234

記憶装置600には、外部から電源電圧として低電源電圧VSS、高電源電圧VDD等が
供給される。

0235

メモリセルアレイおよびセンスアンプアレイ610は、メモリセルおよびセンスアンプブ
ロックを2次元的に配置したものである。メモリセルおよびセンスアンプブロックは、本
明細書で示す他の実施の形態を適宜用いることができる。例えば、図1および図2に示す
記憶装置500が、2次元的に配置されている。ロードライバ620とメモリセルアレイ
およびセンスアンプアレイ610とは、ワード線WLUL(i)、WLUR(i)(iは
1乃至kU、kUは1以上の整数)、WLDL(j)、WLDR(j)(jは1乃至kD
、kDは1以上の整数)、配線ISOU、ISOD、CS、EQ、NACT、PACT等
によって接続されている。これらの配線は、ロードライバ620によって駆動される。カ
ラムドライバ630とメモリセルアレイおよびセンスアンプアレイ610とは、データ線
DLL、DLR等によって接続されている。データ線は、センスアンプブロックもしくは
カラムドライバ630によって駆動される。

0236

配線CSは、複数のセンスアンプブロックの列のうちの一列一本を駆動するように、カラ
ムドライバ630によって駆動されても良い。

0237

ロードライバ620は、ローデコーダ621を有する。アドレス信号ADDR、および、
コントロールロジック回路650の出力が入力される。メモリセルアレイおよびセンスア
ンプアレイ610に接続されるワード線やセンスアンプを制御する配線ISOU、ISO
D、CS等を出力する。ローデコーダ621は、アドレス信号ADDRに従って、読み出
しや書き込みを行うメモリセルが位置する行を選択する。

0238

カラムドライバ630は、カラムデコーダ631、読み出し回路632および書き込み回
路633を有する。カラムドライバ630には、アドレス信号ADDR、データ信号WD
ATA、およびコントロールロジック回路650の出力が入力される。カラムデコーダ6
31は、アドレス信号ADDRに従って、読み出しや書き込みを行う列を選択する。読み
出し回路632は、センスアンプ(メインアンプとも呼ぶ)を有し、データ線DLL、D
LRの電位を検知し増幅して、出力回路640にデータを出力する。読み出し回路632
は、データを格納する機能を有しても良い。書き込み回路633は、入力されたデータW
DATAに基づき、書き込みを行うデータを、データ線DLL、DLRに出力する。デー
タ線をプリチャージする機能を有するプリチャージ回路を有していても良い。

0239

出力回路640は、読み出し回路632から出力されたデータを、デジタルのデータ信号
RDATAとして記憶装置600の外部に出力する。

0240

コントロールロジック回路650は、外部からの入力信号(CE、WE、RE)を処理し
て、ローデコーダ621、カラムデコーダ631を制御する信号等を生成する。CEは、
チップイネーブル信号であり、WEは、書き込みイネーブル信号であり、REは、読み出
イネーブル信号である。コントロールロジック回路650が処理する信号は、これに限
定されるものではなく、必要に応じて、他の制御信号を入力すればよい。

0241

なお、上述の各回路あるいは各信号は、必要に応じて、適宜、取捨することができる。

0242

本発明の一態様に係る記憶装置は、本明細書で示す他の実施の形態、例えば、図1および
図2に示す記憶装置500を用いることで、容量素子Cの容量を小さくすることができ、
効率よく2次元的に配置されたメモリセルアレイおよびセンスアンプアレイ610を実現
することができる。その結果、消費電力を低減することが可能な回路を有する記憶装置、
または、動作速度を向上することが可能な回路を有する記憶装置または、小型化した記憶
装置を提供することできる。

0243

なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる

0244

(実施の形態3)
トランジスタ490は、様々な構造をとりうる。本実施の形態では、理解を容易にするた
め、トランジスタ490と、その近傍の領域についてのみ抜き出し、図22乃至図24
示す。

0245

図22(A)は、トランジスタ490の構成の一例を示す上面図である。図22(A)の
一点鎖線F1−F2および一点鎖線F3−F4で切断した断面図の一例を図22(B)に
示す。なお、図22(A)では、理解を容易にするため、絶縁体などの一部を省略して示
す。

0246

図9に示すトランジスタ490では、ソースおよびドレインとして機能する導電体416
aおよび導電体416bが半導体406bの上面のみと接する例を示したが、トランジス
タ490の構造はこれに限定されない。例えば、図22に示すように、導電体416aお
よび導電体416bが半導体406bの上面および側面、絶縁体432の上面などと接す
る構造であっても構わない。

0247

図22に示す構造のトランジスタは、図9に示すトランジスタ490と同様に、導電体4
20は、半導体406bのチャネル幅方向を電気的に取り囲んだ構造となっており、半導
体406bを上面だけでなく側面も取り囲んだ構造となっている。つまり、s−chan
nel構造となっている。s−channel構造については、先の実施の形態の説明を
参照することができる。s−channel構造とすることで、微細なトランジスタにお
いても、高いオン電流、低いサブスレッショルドスイング値、低いオフ電流など、優れた
電気特性が得られる。

0248

図22に示す構造のトランジスタにおいて、導電体416aおよび導電体416bは、半
導体406aの側面、ならびに半導体406bの上面および側面と接する。また、半導体
406cは、半導体406aの側面、半導体406bの上面および側面、導電体416a
の上面および側面、ならびに導電体416bの上面および側面と接する。

0249

導電体416aおよび導電体416bと接触している半導体406bでは、酸素欠損のサ
イトに水素が入り込むことでドナー準位を形成することがあり、nチャネル型導電領域を
有する。なお、酸素欠損のサイトに水素が入り込んだ状態をVOHと表記する場合がある
。その結果、nチャネル型導電領域を電流が流れることで、良好なオン電流を得ることが
できる。

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