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図面 (20)

課題

面積縮小した、電源電圧の変動を低減することが可能な回路を有する半導体装置を提供する。

解決手段

半導体装置500において、第1トランジスタ490と第2トランジスタ491と高電源配線導電体480)と低電源配線(導電体482)とを有する。第2トランジスタ及び第1トランジスタは積層され、低電源配線及び高電源配線は積層され、低電源配線と高電源配線は互いに少なくとも一部重なり、低電源配線と高電源配線とは、概略平行である。第1トランジスタのソース電極は、高電源配線と電気的に接続され、第2トランジスタのソース電極は、低電源配線と電気的に接続される第2トランジスタは、nチャネル型であり、チャネル形成領域は、酸化物半導体で形成される。第1トランジスタは、pチャネル型であり、チャネル形成領域は、シリコンで形成される。

概要

背景

チャネル形成領域が、半導体シリコン(Si)でなるトランジスタ(以下、Siトラン
スタという)が、集積回路画像表示装置のような電子デバイスに広く応用されている
。集積回路は、nチャネル型Siトランジスタとpチャネル型Siトランジスタとを配置
配線してなるインバータ回路NAND回路フリップフロップといったセル論理
ル、スタンダードセルと呼ぶこともある)を構成単位として有する(非特許文献1を参照
)。

一方、チャネル形成領域が、In−Ga−Zn酸化物(In−Ga−Zn−O)等の酸
化物半導体(OS)でなるトランジスタ(以下、OSトランジスタという)が知られてい
る。酸化物半導体シリコンよりもバンドギャップが大きいため、酸化物半導体でなるト
ランジスタはオフ電流が極めて低くなることが知られている。例えば、特許文献1には、
OSトランジスタをメモリセルに用いることで、電源遮断後もデータの保持が可能な半導
体装置が記載されている。

また、近年では電子機器高性能化、小型化、または軽量化に伴い、微細化されたトラ
ンジスタなどの半導体素子を高密度集積した回路の要求が高まっている。

概要

面積縮小した、電源電圧の変動を低減することが可能な回路を有する半導体装置を提供する。半導体装置500において、第1トランジスタ490と第2トランジスタ491と高電源配線導電体480)と低電源配線(導電体482)とを有する。第2トランジスタ及び第1トランジスタは積層され、低電源配線及び高電源配線は積層され、低電源配線と高電源配線は互いに少なくとも一部重なり、低電源配線と高電源配線とは、概略平行である。第1トランジスタのソース電極は、高電源配線と電気的に接続され、第2トランジスタのソース電極は、低電源配線と電気的に接続される第2トランジスタは、nチャネル型であり、チャネル形成領域は、酸化物半導体で形成される。第1トランジスタは、pチャネル型であり、チャネル形成領域は、シリコンで形成される。

目的

本発明の一形態は、以下の少なくとも1つを課題とする

効果

実績

技術文献被引用数
0件
牽制数
0件

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請求項1

チャネル型であり、且つチャネル形成領域としてシリコンを有する第1トランジスタと、nチャネル型であり、且つチャネル形成領域として酸化物半導体を有する第2トランジスタと、を有し、前記第2トランジスタは、前記第1トランジスタ上に位置し、且つ複数層絶縁体を介して前記第1トランジスタと重なり、前記第2トランジスタのソース電極またはドレイン電極の一方は、前記第1トランジスタのソース電極またはドレイン電極の一方と重なるとともに、複数層の前記絶縁体を貫通する第1ビアを介して電気的に接続され、前記第2トランジスタのゲート電極として機能する第1導電体は、前記第1トランジスタのゲート電極として機能する第2導電体と重なるとともに、複数層の前記絶縁体を貫通する第2ビアを介して電気的に接続され、前記第2トランジスタのソース電極またはドレイン電極の他方は、第1電源電圧が供給される第3導電体と電気的に接続され、前記第1トランジスタのソース電極またはドレイン電極の他方は、第2電源電圧が供給される第4導電体と電気的に接続され、前記第3導電体は、複数層の前記絶縁体を介して、前記第4導電体と重なる半導体装置

技術分野

0001

本発明は、物、方法、または、製造方法に関する。または、本発明は、プロセス、マシ
ン、マニュファクチャ、または組成物コンポジションオブマター)に関する。特に
、本発明は、例えば、半導体半導体装置表示装置発光装置照明装置蓄電装置
記憶装置またはプロセッサに関する。または、半導体、半導体装置、表示装置、発光装置
、照明装置、蓄電装置、記憶装置またはプロセッサの製造方法に関する。または、半導体
装置、表示装置、発光装置、照明装置、蓄電装置、記憶装置またはプロセッサの駆動方法
に関する。

0002

なお、本明細書などにおいて半導体装置とは、半導体特性を利用することで機能しうる
装置全般を指す。記憶装置、表示装置、発光装置、照明装置、電気光学装置半導体回路
および電子機器等は、半導体装置を有する場合がある。

背景技術

0003

チャネル形成領域が、半導体シリコン(Si)でなるトランジスタ(以下、Siトラン
スタという)が、集積回路画像表示装置のような電子デバイスに広く応用されている
。集積回路は、nチャネル型Siトランジスタとpチャネル型Siトランジスタとを配置
配線してなるインバータ回路NAND回路フリップフロップといったセル論理
ル、スタンダードセルと呼ぶこともある)を構成単位として有する(非特許文献1を参照
)。

0004

一方、チャネル形成領域が、In−Ga−Zn酸化物(In−Ga−Zn−O)等の酸
化物半導体(OS)でなるトランジスタ(以下、OSトランジスタという)が知られてい
る。酸化物半導体シリコンよりもバンドギャップが大きいため、酸化物半導体でなるト
ランジスタはオフ電流が極めて低くなることが知られている。例えば、特許文献1には、
OSトランジスタをメモリセルに用いることで、電源遮断後もデータの保持が可能な半導
体装置が記載されている。

0005

また、近年では電子機器の高性能化、小型化、または軽量化に伴い、微細化されたトラ
ンジスタなどの半導体素子を高密度集積した回路の要求が高まっている。

0006

特開2011−187950公報

先行技術

0007

Neil H.E.Weste and David Money Harris,CMOSVLSIDesign: ACircuits and Systems Perspective(4th Edition),Addison Wesley,p.27,2011.

発明が解決しようとする課題

0008

本発明の一形態は、以下の少なくとも1つを課題とする。複数のトランジスタが配置、
配線されてなる、面積縮小した回路を有する半導体装置(セル)を提供すること、複数
のトランジスタが配置、配線されてなる、動作速度を向上することが可能な回路を有する
半導体装置(セル)を提供すること、複数のトランジスタが配置、配線されてなる、消費
電力を低減することが可能な回路を有する半導体装置(セル)を提供すること、複数のト
ランジスタが配置、配線されてなる、電源電圧の変動を低減することが可能な回路を有す
る半導体装置(セル)を提供すること、複数のトランジスタが配置、配線されてなる、小
型の半導体装置を提供すること、複数のトランジスタが配置、配線されてなる、処理速度
を向上することが可能な半導体装置を提供すること、複数のトランジスタが配置、配線さ
れてなる、消費電力を低減することが可能な半導体装置を提供すること、複数のトランジ
スタが配置、配線されてなる、コストを低減することが可能な半導体装置を提供すること
、または、新規な半導体装置を提供すること。

0009

なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の
一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課
題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、
図面、請求項などの記載から、これら以外の課題を抽出することが可能である。

課題を解決するための手段

0010

(1)本発明の一態様は、第1トランジスタと、第2トランジスタと、第1導電体と、第
2導電体と、を有し、第2トランジスタ及び第1トランジスタは積層され、第1導電体に
は第1電源電圧が供給され、第2導電体には第2電源電圧が供給され、第1導電体は第1
領域を有し、第2導電体は第2領域を有し、第1領域および第2領域は、1層または複数
層の絶縁体を介して重なり、かつ平行に延在し、第1トランジスタのソース電極またはド
レイン電極は、第1導電体と電気的に接続され、第2トランジスタのソース電極またはド
レイン電極は、第2導電体と電気的に接続され、第2トランジスタは、nチャネル型であ
り、第2トランジスタのチャネル形成領域は、酸化物半導体で形成され、第1トランジス
タは、pチャネル型であり、第1トランジスタのチャネル形成領域は、シリコンで形成さ
れる半導体装置である。

0011

(2)または、本発明の一態様は、入力端子および出力端子を有し、第1導電体の幅と第
2導電体の幅はそれぞれ、入力端子に接続される導電体の幅よりも広く、かつ出力端子に
接続される導電体の幅よりも広い、(1)の態様に係る半導体装置である。

0012

(3)または、本発明の一態様は、第1開口部を有する第1絶縁体と、第2開口部を有す
る第2絶縁体と、第3導電体と、第4導電体と、を有し、第1開口部において、第1トラ
ンジスタのソース電極またはドレイン電極と第1導電体とは、第3導電体を介して直接接
続され、第2開口部において、第2トランジスタのソース電極またはドレイン電極と第2
導電体とは、第4導電体を介して直接接続される(1)または(2)のいずれか一の態様
に係る半導体装置である。

0013

(4)または、本発明の一態様は、第1導電体および第1トランジスタの間、並びに第2
導電体および第2トランジスタの間に、トランジスタを有さない(1)乃至(3)のいず
れか一の態様に係る半導体装置である。

0014

(5)または、本発明の一態様は、第1領域と第2領域の間には、導電体を有さない(1
)乃至(4)のいずれか一の態様に係る半導体装置である。

0015

(6)または、本発明の一態様は、第1導電体と第2導電体は、隣り合う層の導電体で形
成されている(1)乃至(5)のいずれか一の態様に係る半導体装置である。

0016

(7)または、本発明の一態様は、第1トランジスタのチャネル形成領域、第1導電体、
第2導電体、第2トランジスタのチャネル形成領域の順に積層されている(1)乃至(6
)のいずれか一の態様に係る半導体装置である。

0017

(8)または、本発明の一態様は、第1トランジスタのチャネル形成領域、第1導電体、
第2トランジスタのチャネル形成領域、第2導電体の順に積層されている(1)乃至(6
)のいずれか一の態様に係る半導体装置である。

0018

(9)または、本発明の一態様は、第1トランジスタのソース電極、ゲート電極、および
ドレイン電極の並ぶ方向と、第2トランジスタのソース電極、ゲート電極、およびドレイ
ン電極の並ぶ方向とは、平行または反平行であり、第1トランジスタのゲート電極と、第
2トランジスタのゲート電極とは、電気的に接続される(1)乃至(8)のいずれか一の
態様に係る半導体装置である。

0019

(10)または、本発明の一態様は、第1トランジスタの電流が流れる方向と、第2トラ
ンジスタの電流が流れる方向とは、平行または反平行であり、第1トランジスタのゲート
電極と、第2トランジスタのゲート電極とは、電気的に接続される(1)乃至(9)のい
ずれか一の態様に係る半導体装置である。

0020

(11)または、本発明の一態様は、第2トランジスタのチャネル形成領域を形成する酸
化物半導体は、c軸配向した複数の結晶部を有し、c軸配向した結晶を示す回折パターン
観測される領域が一定の範囲において90%以上を占める(1)乃至(10)のいずれ
か一の態様に係る半導体装置である。

0021

(12)または、本発明の一態様は、(1)乃至(11)のいずれか一の態様に係る半導
体装置を含むメモリセルアレイを有する記憶装置である。

0022

(13)または、本発明の一態様は、(1)乃至(11)のいずれか一の態様に係る半導
体装置と、アンテナと、を有するRFIDタグである。

0023

(14)または、本発明の一態様は、(1)乃至(11)のいずれか一の態様に係る半導
体装置と、プリント配線基板と、を有する電子機器。

発明の効果

0024

トランジスタが配置、配線されてなる、面積を縮小した回路を有する半導体装置を提供
することができる。または、トランジスタが配置、配線されてなる、動作速度を向上する
ことが可能な回路を有する半導体装置を提供することができる。または、トランジスタが
配置、配線されてなる、消費電力低減することが可能な回路を有する半導体装置を提供す
ることができる。または、トランジスタが配置、配線されてなる、電源電圧の変動を低減
することが可能な回路を有する半導体装置を提供することができる。または、新規な半導
体装置を提供することができる。なお、これらの効果の記載は、他の効果の存在を妨げる
ものではない。なお、本発明の一態様は、必ずしも、これらの効果の全てを有する必要は
ない。なお、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らか
となるものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出する
ことが可能である。

図面の簡単な説明

0025

本発明の一態様に係る半導体装置を示す模式図。
本発明の一態様に係る半導体装置を示す模式図。
本発明の一態様に係る半導体装置を示す上面図。
本発明の一態様に係る半導体装置を示す断面図。
本発明の一態様に係る半導体装置を示す断面図。
本発明の一態様に係る半導体装置を示す断面図。
本発明の一態様に係る半導体装置を示す模式図。
本発明の一態様に係る半導体装置を示す上面図。
本発明の一態様に係る半導体装置を示す断面図。
本発明の一態様に係る半導体装置を示す模式図。
本発明の一態様に係る半導体装置を示す上面図。
本発明の一態様に係る半導体装置を示す断面図。
本発明の一態様に係る半導体装置を示す模式図。
本発明の一態様に係る半導体装置を示す上面図。
本発明の一態様に係る半導体装置を示す断面図。
本発明の一態様に係る半導体装置を示す模式図。
本発明の一態様に係る半導体装置を示す上面図。
本発明の一態様に係る半導体装置を示す断面図。
本発明の一態様に係る半導体装置を示す回路図。
本発明の一態様に係る半導体装置を示す回路図。
本発明の一態様に係るCPUを示すブロック図。
本発明の一態様に係る半導体装置を示す回路図。
本発明の一態様に係る半導体装置を示す回路図。
本発明の一態様に係るチップモジュールの構成を示す図。
本発明の一態様に係るRFIDを示すブロック図。
本発明の一態様に係る記憶装置を示すブロック図。
メモリセルを示す回路図。
メモリセルを示す回路図。
メモリセルを示す回路図。
本発明の一態様に係る電子機器を示す図。
本発明の一態様に係る半導体装置を示す模式図。
本発明の一態様に係る半導体装置を示す模式図。
トランジスタを示す断面図。
トランジスタを示す断面図。
酸化物半導体の断面TEM像および局所的なフーリエ変換像
酸化物半導体のナノビーム電子回折パターンを示す図、および透過電子回折測定装置の一例を示す図。
透過電子回折測定による構造解析の一例を示す図、および平面TEM像。
半導体の積層を示す断面図、およびバンド構造を示す図。
本発明の一態様に係る半導体装置を示す模式図。

実施例

0026

本発明の実施の形態について、図面を用いて詳細に説明する。ただし、本発明は以下の
説明に限定されず、その形態および詳細を様々に変更し得ることは、当業者であれば容易
に理解される。また、本発明は以下に示す実施の形態の記載内容に限定して解釈されるも
のではない。なお、図面を用いて発明の構成を説明するにあたり、同じものを指す符号は
異なる図面間でも共通して用いる。なお、同様のものを指す際にはハッチパターンを同じ
くし、特に符号を付さない場合がある。

0027

なお、図において、大きさ、膜(層)の厚さ、または領域は、明瞭化のために誇張され
ている場合がある。

0028

また、電圧は、ある電位と、基準の電位(例えば接地電位(GND)またはソース電位
)との電位差のことを示す場合が多い。よって、電圧を電位と言い換えることが可能であ
る。

0029

なお、第1、第2として付される序数詞は便宜的に用いるものであり、工程順または積
層順を示すものではない。そのため、例えば、「第1の」を「第2の」又は「第3の」な
どと適宜置き換えて説明することができる。また、本明細書等に記載されている序数詞と
、本発明の一態様を特定するために用いられる序数詞は一致しない場合がある。

0030

なお、「半導体」と表記した場合でも、例えば、導電性が十分低い場合は「絶縁体」と
しての特性を有する場合がある。また、「半導体」と「絶縁体」は境界が曖昧であり、厳
密に区別できない場合がある。従って、本明細書に記載の「半導体」は、「絶縁体」と言
い換えることができる場合がある。同様に、本明細書に記載の「絶縁体」は、「半導体」
と言い換えることができる場合がある。

0031

また、「半導体」と表記した場合でも、例えば、導電性が十分高い場合は「導電体」と
しての特性を有する場合がある。また、「半導体」と「導電体」は境界が曖昧であり、厳
密に区別できない場合がある。従って、本明細書に記載の「半導体」は、「導電体」と言
い換えることができる場合がある。同様に、本明細書に記載の「導電体」は、「半導体」
と言い換えることができる場合がある。

0032

なお、半導体の不純物とは、例えば、半導体を構成する主成分以外をいう。例えば、濃
度が0.1原子%未満の元素は不純物である。不純物が含まれることにより、例えば、半
導体DOS(Density of State)が形成されることや、キャリア移動
度が低下することや、結晶性が低下することなどが起こる場合がある。半導体が酸化物半
導体である場合、半導体の特性を変化させる不純物としては、例えば、第1族元素、第2
族元素、第14族元素、第15族元素、主成分以外の遷移金属などがあり、特に、例えば
水素(水にも含まれる)、リチウムナトリウム、シリコン、ホウ素、リン炭素、窒
素などがある。酸化物半導体の場合、例えば水素などの不純物の混入によって酸素欠損
形成する場合がある。また、半導体がシリコンである場合、半導体の特性を変化させる不
純物としては、例えば、酸素、水素を除く第1族元素、第2族元素、第13族元素、第1
5族元素などがある。

0033

なお、以下に示す実施の形態では、特に断りがない場合、絶縁体として、例えば、ホウ
素、炭素、窒素、酸素、フッ素マグネシウムアルミニウム、シリコン、リン、塩素
アルゴンガリウムゲルマニウムイットリウムジルコニウムランタンネオジム
ハフニウムまたはタンタル一種以上含む絶縁体を、単層で、または積層で用いればよ
い。または、絶縁体として、樹脂を用いてもよい。例えば、ポリイミドポリアミド、ア
クリルシリコーンなどを含む樹脂を用いればよい。樹脂を用いることで、絶縁体の上面
平坦化処理しなくてもよい場合がある。また、樹脂は短い時間で厚い膜を成膜すること
ができるため、生産性を高めることができる。絶縁体としては、好ましくは酸化アルミ
ウム、窒化酸化シリコン窒化シリコン酸化ガリウム酸化イットリウム酸化ルコ
ニウム、酸化ランタン酸化ネオジム酸化ハフニウムまたは酸化タンタルを含む絶縁体
を、単層で、または積層で用いればよい。

0034

また、以下に示す実施の形態では、特に断りがない場合、導電体として、例えば、ホウ
素、窒素、酸素、フッ素、シリコン、リン、アルミニウム、チタンクロムマンガン
コバルトニッケル、銅、亜鉛、ガリウム、イットリウム、ジルコニウム、モリブデン
ルテニウム、銀、インジウム、スズ、タンタルまたはタングステンを一種以上含む導電体
を、単層で、または積層で用いればよい。例えば、合金膜化合物膜であってもよく、ア
ルミニウムを含む導電体、銅およびチタンを含む導電体、銅およびマンガンを含む導電体
、インジウム、スズおよび酸素を含む導電体、チタンおよび窒素を含む導電体などを用い
てもよい。

0035

なお、本明細書において、Aが濃度Bの領域を有する、と記載する場合、例えば、Aの
ある領域における深さ方向全体が濃度Bである場合、Aのある領域における深さ方向の平
均値が濃度Bである場合、Aのある領域における深さ方向の中央値が濃度Bである場合、
Aのある領域における深さ方向の最大値が濃度Bである場合、Aのある領域における深さ
方向の最小値が濃度Bである場合、Aのある領域における深さ方向の収束値が濃度Bであ
る場合、測定上Aそのものの確からしい値の得られる領域が濃度Bである場合などを含む

0036

また、本明細書において、Aが大きさB、長さB、厚さB、幅Bまたは距離Bの領域を
有する、と記載する場合、例えば、Aのある領域における全体が大きさB、長さB、厚さ
B、幅Bまたは距離Bである場合、Aのある領域における平均値が大きさB、長さB、厚
さB、幅Bまたは距離Bである場合、Aのある領域における中央値が大きさB、長さB、
厚さB、幅Bまたは距離Bである場合、Aのある領域における最大値が大きさB、長さB
、厚さB、幅Bまたは距離Bである場合、Aのある領域における最小値が大きさB、長さ
B、厚さB、幅Bまたは距離Bである場合、Aのある領域における収束値が大きさB、長
さB、厚さB、幅Bまたは距離Bである場合、測定上Aそのものの確からしい値の得られ
る領域が大きさB、長さB、厚さB、幅Bまたは距離Bである場合などを含む。

0037

なお、チャネル長とは、例えば、トランジスタの上面図において、半導体(またはトラ
ンジスタがオン状態のときに半導体の中で電流の流れる部分)とゲート電極とが重なる領
域、またはチャネルが形成される領域における、ソース(ソース領域またはソース電極)
ドレインドレイン領域またはドレイン電極)との間の距離をいう。なお、一つのトラ
ンジスタにおいて、チャネル長が全ての領域で同じ値をとるとは限らない。即ち、一つの
トランジスタのチャネル長は、一つの値に定まらない場合がある。そのため、本明細書で
は、チャネル長は、チャネルの形成される領域における、いずれか一の値、最大値、最小
値または平均値とする。

0038

チャネル幅とは、例えば、半導体(またはトランジスタがオン状態のときに半導体の中
で電流の流れる部分)とゲート電極とが重なる領域、またはチャネルが形成される領域に
おける、ソースとドレインとが向かい合っている部分の長さをいう。なお、一つのトラン
ジスタにおいて、チャネル幅がすべての領域で同じ値をとるとは限らない。即ち、一つの
トランジスタのチャネル幅は、一つの値に定まらない場合がある。そのため、本明細書で
は、チャネル幅は、チャネルの形成される領域における、いずれか一の値、最大値、最小
値または平均値とする。

0039

なお、トランジスタの構造によっては、実際にチャネルの形成される領域におけるチャ
ネル幅(以下、実効的なチャネル幅と呼ぶ。)と、トランジスタの上面図において示され
るチャネル幅(以下、見かけ上のチャネル幅と呼ぶ。)と、が異なる場合がある。例えば
立体的な構造を有するトランジスタでは、実効的なチャネル幅が、トランジスタの上面
図において示される見かけ上のチャネル幅よりも大きくなり、その影響が無視できなくな
る場合がある。例えば、微細かつ立体的な構造を有するトランジスタでは、半導体の上面
に形成されるチャネル領域の割合に対して、半導体の側面に形成されるチャネル領域の割
合が大きくなる場合がある。その場合は、上面図において示される見かけ上のチャネル幅
よりも、実際にチャネルの形成される実効的なチャネル幅の方が大きくなる。

0040

ところで、立体的な構造を有するトランジスタにおいては、実効的なチャネル幅の、実
測による見積もりが困難となる場合がある。例えば、設計値から実効的なチャネル幅を見
積もるためには、半導体の形状が既知という仮定が必要である。従って、半導体の形状が
正確にわからない場合には、実効的なチャネル幅を正確に測定することは困難である。

0041

なお、トランジスタの「ソース」や「ドレイン」の機能は、異なる極性のトランジスタ
を採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わること
がある。このため、本明細書においては、「ソース」や「ドレイン」という用語は、入れ
替えて用いることができるものとする。

0042

なお、本明細書において、「平行」とは、二つの直線が−10°以上10°以下の角度
で配置されている状態をいう。従って、−5°以上5°以下の場合も含まれる。また、「
垂直」とは、二つの直線が80°以上100°以下の角度で配置されている状態をいう。
従って、85°以上95°以下の場合も含まれる。

0043

(実施の形態1)
本実施の形態では、本発明の一態様に係る半導体装置について図面を用いて説明する。

0044

トランジスタが配置、配線された半導体装置の構成例について、図1を参照して説明す
る。

0045

図1は、トランジスタ490およびトランジスタ491が配置、配線された半導体装置
500の模式図である。半導体装置500は、トランジスタ491と、配線として機能す
る導電体480と、トランジスタ490と、配線として機能する導電体482と、を有す
る。半導体装置500は、トランジスタ490と同時に形成されるトランジスタを有して
いても良い。当該トランジスタとトランジスタ490は、同じ半導体材料でチャネル形成
領域が形成される。半導体装置500は、トランジスタ491と同時に形成されるトラン
ジスタを有していても良い。当該トランジスタとトランジスタ491は、同じ半導体材料
でチャネル形成領域が形成される。トランジスタ490及びトランジスタ491は積層さ
れる。導電体480は高電源電圧(VDD)を供給する機能を有する(以下、高電源配線
とも呼ぶ。)。導電体482は低電源電圧(VSS)を供給する機能を有する(以下、低
電源配線とも呼ぶ。)。導電体482及び導電体480は積層される。

0046

トランジスタ491は、一例として、スイッチングスピードの速いpチャネル型トラン
ジスタを用いることができる。例えば、トランジスタ491のスイッチングスピードは、
10ns未満、好ましくは1ns未満、より好ましくは0.1ns未満である。一例とし
て、pチャネル型Siトランジスタをトランジスタ491として用いることができる。ト
ランジスタ490は、一例として、スイッチングスピードの速いnチャネル型トランジス
タを用いることができる。例えば、トランジスタ490のスイッチングスピードは、10
ns未満、好ましくは1ns未満、より好ましくは0.1ns未満である。一例として、
酸化物半導体(好ましくはIn、Ga、及びZnを含む酸化物)をチャネル形成領域に含
むトランジスタをトランジスタ490として(以下、酸化物半導体を用いたトランジスタ
とも呼ぶ)を用いることができる。

0047

なお、トランジスタのスイッチングスピードとは、一つのトランジスタが単独で非導通
状態から導通状態となるスピードを表す。これは、ゲート電圧が変化した際に、トランジ
スタのドレイン電流の増分に相当する電荷が、ゲート容量に蓄積される時間に対応するス
ピードと解釈することができる。或いは、トランジスタのスイッチングスピードとは、ト
ランジスタを増幅器として用いる場合に、電流利得が1以上となる最大の周波数遮断
波数)に対応するスピードを表しても良い。

0048

半導体装置500は、トランジスタ491、および/またはトランジスタ491と同時
に形成されるトランジスタと、トランジスタ490、および/またはトランジスタ490
と同時に形成されるトランジスタと、を配置、配線することで、回路として機能すること
が可能な半導体装置である。また、半導体装置500は、当該トランジスタに電源を供給
する電源配線を有している。半導体装置500は、例えば、様々な電子回路の構成要素と
なる単位であってもよい。そのような単位は、スタンダードセル、論理セル、或いは単に
、セルと呼ばれる。

0049

半導体装置500が有するトランジスタと電源配線とは、密に配置される。また、電源
配線はセルエリアの端部に規則的に配置されることが好ましい。それによって電子回路を
小さくすることができる。

0050

半導体装置500(セル)には、インバータ回路、NAND回路、AND回路NOR
回路、OR回路バッファレベルシフタ、XOR回路、XNOR回路、AND−NOR
回路、OR−NAND回路、AND−OR−INV回路、OR−AND−INV回路、ア
ナログスイッチ、フリップフロップ、セット可能なフリップフロップ、リセット可能なフ
リップフロップ、セットおよびリセット可能なフリップフロップ、加算器半加算器、マ
ルチプレクサデマルチプレクサレジスタスキャンレジスタリテンションレジスタ
アイソレータデコーダなどが含まれる。

0051

特に、pチャネル型トランジスタとnチャネル型トランジスタを配置、配線することで
相補型金属酸化膜半導体(CMOS:Complementary Metal Ox
ide Semiconductor)回路を構成することができる。CMOS回路を構
成することで、電子回路の消費電力を低減することができる。

0052

半導体装置500(セル)が用いられる電子回路として、CPU、GPU(Graph
ics Processing Unit)、DSP(Digital Signal
Processor)、MCU(Microcontroller Unit)、RF−
ID(Radio Frequency Identification)、カスタム
SIなどがある。これらの電子回路では、複数のセルが複数行に配置され、電子回路とし
て機能するようにセルの入出力端子が配線により接続されている。

0053

低電源配線(導電体482)は、トランジスタ490のソース電極(もしくはソース領
域)に接続される。または、トランジスタ490のソース電極(もしくはソース領域)は
、トランジスタ490と同時に形成されるトランジスタを介して、低電源配線(導電体4
82)と接続される。高電源配線(導電体480)は、トランジスタ491のソース電極
(もしくはソース領域)に接続される。または、トランジスタ491のソース電極(もし
くはソース領域)は、トランジスタ491と同時に形成されるトランジスタを介して、高
電源配線(導電体480)と接続される。低電源配線(導電体482)と高電源配線(導
電体480)とは、概ね平行に配置され、互いに重なって配置される。出力信号UT
、トランジスタ490のドレイン電極(もしくはドレイン領域)、トランジスタ490と
同時に形成されるトランジスタのドレイン電極(もしくはドレイン領域)、トランジスタ
491のドレイン電極(もしくはドレイン領域)、或いはトランジスタ491と同時に形
成されるトランジスタのドレイン電極(もしくはドレイン領域)のうちの一つもしくは複
数から出力される。入力信号INは、トランジスタ490のゲート電極、或いはトランジ
スタ490と同時に形成されるトランジスタのゲート電極、トランジスタ491のゲート
電極、或いはトランジスタ491同時に形成されるトランジスタのゲート電極のうちの一
つもしくは複数に入力される。

0054

低電源配線(導電体482)と高電源配線(導電体480)とが、概ね平行に互いに重
なって配置されることで、当該配線は大きな寄生容量(配線容量とも言う)を有する。そ
の結果、当該配線を電源配線として用いることで、電源ノイズに対して電圧変動を小さく
抑えることができ、電源ノイズに強い、電源電圧の変動を低減することが可能な回路を実
現することができる。また、半導体装置500(セル)を適用した半導体装置において、
電源電圧の変動を低減させるために、電源配線に容量素子を意図的に設けることがある。
低電源配線(導電体482)と高電源配線(導電体480)が大きな配線容量を有するこ
とで、そのような容量素子を小さくすることができる。その結果、半導体装置を小型化す
ることが可能となる。また、低電源配線(導電体482)と高電源配線(導電体480)
とが互いに重なって配置されることで、当該配線の占有面積を小さくすることができ、半
導体装置500(セル)の面積を小さくすることができる。

0055

低電源配線(導電体482)と高電源配線(導電体480)は、上下方向に隣り合う配
線用の導電体を用いることが好ましい。上下方向に隣り合う配線用の導電体を用いること
で、配線間の距離は小さくなり、当該配線は大きな配線容量を有する。その結果、電源ノ
イズに強く、電源電圧の変動を低減することが可能な回路を実現することができる。また
、半導体装置500(セル)を適用した半導体装置を小型化することが可能となる。

0056

なお、配線用の導電体Aと配線用の導電体Bとが上下方向に隣り合うとは、例えば、半
導体装置が、基板側から順にn層の配線用の導電体を有している場合、配線用の導電体A
が第i層の配線用の導電体であり、配線用の導電体Bが第(i+1)層の配線用の導電体
であることを言う(iは1以上、(n−1)以下の整数)。

0057

または、低電源配線(導電体482)と高電源配線(導電体480)は隣り合う層の導
電体を用いることが好ましい。または、半導体装置500(セル)では、低電源配線(導
電体482)と高電源配線(導電体480)の間において、これらに重なる導電体を有さ
ないことが好ましい。

0058

トランジスタ490とトランジスタ491とは、互いに重なって配置される。その結果
、半導体装置500(セル)の面積を小さくすることができる。

0059

トランジスタ490とトランジスタ491とが互いに重なっているとは、少なくとも、
トランジスタ490が有するゲート電極、ドレイン電極(もしくはドレイン領域)、ある
いはソース電極(もしくはソース領域)の一部が、トランジスタ491が有するゲート電
極、ドレイン電極(もしくはドレイン領域)、あるいはソース電極(もしくはソース領域
)の一部と、重なることを言う。或いは、トランジスタ490が有するゲート電極、ドレ
イン電極(もしくはドレイン領域)、及びソース電極(もしくはソース領域)を含む領域
と、トランジスタ491が有するゲート電極、ドレイン電極(もしくはドレイン領域)、
及びソース電極(もしくはソース領域)を含む領域とが、少なくとも一部重なっているこ
とを言う。或いは、トランジスタ490の構成要素を含む領域と、トランジスタ491の
構成要素を含む領域とが、少なくとも一部重なっていることを言う。

0060

トランジスタ490とトランジスタ491とは、互いに重なって配置され、トランジス
タ490において電流が流れる方向と、トランジスタ491において電流が流れる方向と
は、概ね平行または反平行である。或いは、トランジスタ490のソース電極、ゲート電
極、およびドレイン電極の並ぶ方向と、トランジスタ491のソース電極、ゲート電極、
およびドレイン電極の並ぶ方向とは、概ね平行である。その結果、トランジスタ490の
ゲート電極とトランジスタ491のゲート電極を接続する場合に、トランジスタ490と
トランジスタ491を、ゲート電極の接続部を含めて狭い領域で配置可能となり、半導体
装置500(セル)の面積を小さくすることが可能となる。

0061

また、トランジスタ491或いはトランジスタ491と同種のトランジスタと、トラン
ジスタ490或いはトランジスタ490と同種のトランジスタとを積層することで、積層
しない場合と比べて、面積を縮小できるため、トランジスタ間を接続する配線長を短くす
ることができる。その結果、信号配線付随する寄生容量を減らすことが可能となる。そ
の結果、半導体装置500(セル)の動作速度を向上することが可能になる。

0062

トランジスタ490は、トランジスタ491の上方に位置する。導電体482は、導電
体480の上方に位置する。導電体482は、トランジスタ491の上方に位置する。

0063

なお、部位Aが部位Bの上方にあるとは、基板側からみて部位Aが部位Bより離れたと
ころに位置することを言う。或いは、部位Aが部位Bより後に形成されることを言う。部
位とは、領域、導電体、絶縁体、トランジスタ、電極などを含む。特に、半導体装置が、
基板側から順にn層の配線用の導電体を有している場合、部位Aが導電体Cの下方にある
とは、部位Aが第i層の配線用の導電体と第(i+1)層の配線用の導電体との間に位置
し、導電体Cが第(i+1)層以上、第n層以下の配線用の導電体を用いていることを言
う。部位Aが導電体Cより上方にあるとは、部位Aが第i層の配線用の導電体と第(i+
1)層の配線用の導電体との間に位置し、導電体Cが第1層以上、第i層以下の配線用の
導電体を用いていることを言う。

0064

半導体装置500(セル)が有するトランジスタと電源配線とは、密に配置される。そ
れによって電子回路を小さくすることができる。半導体装置500(セル)が占有する領
域(セルエリアとも呼ぶ)は、高さHcell、幅Wcellの長方形であってもよい。
ところで、複数のセル間を接続する配線には、互いに概ね垂直な、高さ方向に延在する配
線(導電体)と、幅方向に延在する配線(導電体)と、を少なくとも用いることが好まし
い。高さ方向に延在する配線のピッチをPx、幅方向に延在する配線のピッチをPyとす
ると、セルは、セルの高さHcellがPyの整数倍、セルの幅WcellがPxの整数
倍となるセルエリアを有する場合がある。このようにすることで、セル間の接続を効率よ
く行うことができる。

0065

図39は、インバータ回路セルの上面図の一例である。詳細な上面図の説明は後述し、
ここでは、セルエリアについて説明する。図39では、理解を容易にするため、絶縁体な
どの一部を省略して示している。図39に示すセルは、トランジスタ490、トランジス
タ491、導電体480、導電体482を有する。トランジスタ490とトランジスタ4
91とは重なっている。また、導電体480と導電体482とは重なっている。当該セル
の高さは6*Py、幅は4*Pxである。

0066

上述した半導体装置500(セル)は、セルエリアを小さくすることができる。例えば
、インバータ回路であれば、セルの高さを、好ましくは、WW+WT+5*Py以下、よ
り好ましくは、WW+WT+4*Py以下とすることができる。ここで、WWは電源線
、WTは半導体装置500(セル)が有する複数のトランジスタのチャネル幅のうち最大
のチャネル幅である。また、セルの幅を、5*Px以下、より好ましくは、4*Px以下
とすることができる。また、小型のインバータであれば、セルの高さを6*Py以下とす
ることができる。また、例えば、2入力NAND回路であれば、セルの高さを、好ましく
は、WW+WT+7*Py以下、より好ましくは、WW+WT+5*Py以下とすること
ができる。また、セルの幅は、好ましくは、5*Px以下、より好ましくは、4*Px以
下とすることができる。

0067

また、複数のセルの高さは同じであることが好ましい。こうすることで、セルの高さを
行の高さとし、複数のセルを複数行に配置することで、効率よく配置、配線を行うことが
できる。

0068

半導体装置500(セル)が有するトランジスタと電源配線とを密に配置するために、
トランジスタ490のソース電極またはドレイン電極と、電源配線として機能する導電体
(482)と、が電気的に接続される場合には、当該電極と導電体とは絶縁体に設けられ
た開口部に設けられた導電体(ビアとも呼ぶ)を介して直接接続されることが好ましい。
或いは、ビアと、ビア間に挟まれた導電体とを介して接続されることが好ましい。トラン
ジスタ491のソース電極またはドレイン電極と、電源配線として機能する導電体(48
0)と、が電気的に接続される場合には、当該電極と導電体とは絶縁体に設けられた開口
部に設けられた導電体を介して直接接続されることが好ましい。或いは、ビアと、ビア間
に挟まれた導電体とを介して接続されることが好ましい。

0069

半導体装置500(セル)が有するトランジスタと電源配線とを密に配置するために、
半導体装置500(セル)は、トランジスタ490及び電源配線として機能する導電体(
482)の間、並びにトランジスタ491及び電源配線として機能する導電体(480)
の間に、トランジスタを有さないことが好ましい。

0070

半導体装置500(セル)が有するトランジスタと電源配線とを密に配置し、また、複
数のセルを効率よく配置するために、電源配線はセルエリアの端部に規則的に配置される
ことが好ましい。特に、本発明の一態様に係る半導体装置(セル)は、セルエリアの片側
の端部にのみ電源配線が配置されていても良い。セルエリアの両側の端部に電源配線が配
置される場合と比較して、セルエリアを小さくできる場合がある。

0071

トランジスタが配置、配線された半導体装置の構成例について、図31を参照して説明
する。図31に示す半導体装置の模式図は、図1に示す半導体装置500(セル)が有す
る、トランジスタ491と、高電源配線(導電体480)と、トランジスタ490と、低
電源配線(導電体482)と、の位置関係を模式的に表した図である。

0072

図31(A)において、半導体装置500(セル)は、トランジスタ491、高電源配
線(導電体480)、低電源配線(導電体482)、及びトランジスタ490が順に積層
されている。言い換えると、トランジスタ491の上方に高電源配線(導電体480)が
配置され、高電源配線(導電体480)の上方に低電源配線(導電体482)が配置され
かつ重なり、低電源配線(導電体482)の上方にトランジスタ490が配置される。

0073

このような構成とすることで、低電源配線(導電体482)と高電源配線(導電体48
0)は、上下方向に近くに位置するため、大きな配線容量を有する。その結果、電源ノイ
ズに強く、電源電圧の変動を低減することが可能な回路を実現することができる。また、
半導体装置500(セル)を適用した半導体装置を小型化することが可能となる。

0074

図31(B)において、半導体装置500(セル)は、トランジスタ491、高電源配
線(導電体480)、トランジスタ490、及び低電源配線(導電体482)が順に積層
されている。言い換えると、トランジスタ491の上方に高電源配線(導電体480)が
配置され、高電源配線(導電体480)の上方にトランジスタ490が配置され、トラン
ジスタ490の上方に低電源配線(導電体482)が配置される。

0075

半導体装置500(セル)において、トランジスタ490のソース電極(もしくはソー
ス領域)あるいはドレイン電極(もしくはドレイン領域)は、トランジスタ490より上
方の導電体のみと接続する構成を有する場合がある。その場合、当該導電体は、半導体装
置500(セル)内のトランジスタ間の接続用配線に用いられる。従って、当該導電体を
、複数の半導体装置500(セル)間の接続用配線として用いることが難しい場合がある
。これは、複数の半導体装置500(セル)間の接続では、配線位置不規則であるため
、使用できない領域が散在すると、迂回しなければならない配線が増加するためである。
そのような場合でも、面積の増加がほとんどなく、当該導電体を電源配線として用いるこ
とができる。これは、電源配線が半導体装置500(セル)領域の端部に規則的に配置さ
れるためである。このような場合、積層する電源配線(導電体482)と、半導体装置5
00(セル)内のトランジスタ間の接続用配線と、を同じ層の導電体で構成することがで
き、製造コストを低く抑えることが可能となる。

0076

図2乃至図4、及び図19を参照して、図1の半導体装置500(セル)のより具体的
デバイス構造を説明する。図2に示す半導体装置501(セル)は、図1に示す半導体
装置500(セル)に対応し、トランジスタ490およびトランジスタ491が配置、配
線された半導体装置(セル)である。

0077

図2は、半導体装置501(セル)の構成の一例を示す模式図である。なお、図2と図
3では、理解を容易にするため、絶縁体などの一部を省略して示し、また同じ層に形成さ
れる導電体等には、同じハッチングパターンを付している。

0078

図3は、半導体装置501(セル)の構成の一例を示す上面図であり、図3(A)には
、半導体装置501(セル)のうち、トランジスタ491と導電体480とを含む領域の
上面図を示し、図3(B)には、半導体装置501(セル)のうち、トランジスタ490
と導電体482と導電体484とを含む領域の上面図を示す。

0079

図4は、半導体装置501(セル)の構成の一例を示す断面図である。図4の左側には
図3(A)および図3(B)の一点鎖線A1−A2で切断した断面図を示し、同図右側
には、図3(A)および図3(B)の一点鎖線B1−B2で切断した断面を示す。

0080

半導体装置501(セル)は、トランジスタ491とトランジスタ490を有し、図1
9に示すCMOSインバータ回路を構成する。CMOSインバータ回路では、出力信号O
UTは入力信号INの反転信号となる。トランジスタ491は、一例として、スイッチス
ピードの速いpチャネル型トランジスタを用いることができる。本実施の形態では、pチ
ャネル型Siトランジスタを用いるものとして説明する。一例として、スイッチスピード
の速いnチャネル型トランジスタをトランジスタ490として用いることができる。本実
施の形態では、酸化物半導体(好ましくはIn、Ga、及びZnを含む酸化物)をチャネ
ル形成領域に含むトランジスタをトランジスタ490として用いるものとして説明する。

0081

半導体装置501(セル)は、トランジスタ491と、導電体480と、トランジスタ
490と、導電体482と、導電体424aと、424bと、を有する。トランジスタ4
90及びトランジスタ491は積層される。導電体482及び導電体480は積層される
。トランジスタ491は領域476a、領域476b、および導電体454を有する。ト
ランジスタ490は導電体416a、導電体416b、および導電体404を有する。

0082

半導体装置501(セル)は、導電体484を有する。トランジスタ490は、導電体
413を有する。

0083

導電体482は、低電源電圧(VSS)を供給する配線(低電源配線)としての機能を
有する。導電体480は、高電源電圧(VDD)を供給する配線(高電源配線)としての
機能を有する。領域476aおよび領域476bは、トランジスタ491のソース電極(
もしくはソース領域)とドレイン電極(もしくはドレイン領域)の一方および他方として
の機能を有する。導電体454は、トランジスタ491のゲート電極としての機能を有す
る。導電体416aおよび416bは、トランジスタ490のソース電極(もしくはソー
ス領域)とドレイン電極(もしくはドレイン領域)の一方および他方としての機能を有す
る。導電体404は、トランジスタ490のゲート電極としての機能を有する。

0084

導電体413は、トランジスタ490のゲート電極としての機能を有する。導電体48
4は、トランジスタ490のゲート電極に電圧を供給する配線としての機能を有する。

0085

なお、導電体413および導電体404は、ともにトランジスタ490のゲート電極と
しての機能を有するが、それぞれに印加する電位が異なっていても構わない。例えば、導
電体413に負または正のゲート電圧を印加することでトランジスタ490のしきい値電
圧を調整しても構わない。

0086

高電源配線(導電体480)は、トランジスタ491のソース領域(領域476a)に
電気的に接続される。低電源配線(導電体482)は、トランジスタ490のソース電極
(導電体416a)に電気的に接続される。高電源配線(導電体480)と低電源配線(
導電体482)とは、概ね平行に互いに重なって配置される。トランジスタ490のゲー
ト電極(導電体404)とトランジスタ491のゲート電極(導電体454)とは電気的
に接続されている。トランジスタ490のドレイン電極(導電体416b)とトランジス
タ491のドレイン領域(領域476b)とは電気的に接続されている。出力信号OUT
は、トランジスタ490のドレイン電極(導電体416b)およびトランジスタ491の
ドレイン領域(領域476b)と接続される、導電体416bの上方に位置する導電体4
24aより外部に出力される。入力信号INは、トランジスタ490のゲート電極(導電
体404)およびトランジスタ491のゲート電極(導電体454)と接続される、導電
体404の上方に位置する導電体424bより外部から入力される。

0087

トランジスタ490のゲート電極(導電体413)は、ゲート電圧を供給する配線(導
電体484)と電気的に接続される。ゲート電圧を供給する配線(導電体484)と低電
源配線(導電体482)とは、概ね平行に互いに重なって配置される。

0088

低電源配線(導電体482)と高電源配線(導電体480)とが、概ね平行に互いに重
なって配置されることで、当該配線は大きな寄生容量(配線容量とも言う)を有する。そ
の結果、当該配線を電源配線として用いることで、電源ノイズに対して電圧変動を小さく
抑えることができ、電源ノイズに強い、電源電圧の変動を低減することが可能な回路を実
現することができる。また、半導体装置501(セル)を適用した半導体装置において、
電源電圧の変動を低減させるために、電源配線に容量素子を意図的に設けることがある。
低電源配線(導電体482)と高電源配線(導電体480)が大きな配線容量を有するこ
とで、そのような容量素子を小さくすることができる。その結果、半導体装置501(セ
ル)を適用した半導体装置を小型化することが可能となる。また、低電源配線(導電体4
82)と高電源配線(導電体480)とが互いに重なって配置されることで、当該配線の
占有面積を小さくすることができ、半導体装置501(セル)を適用した半導体装置の面
積を小さくすることができる。

0089

高電源配線(導電体480)と低電源配線(導電体482)として、上下方向に隣り合
う配線用の導電体を用いることができる。上下方向に隣り合う配線用の導電体を用いるこ
とで、配線間の距離は小さくなり、当該配線は大きな配線容量を有する。その結果、電源
ノイズに強い、電源電圧の変動を低減することが可能な回路を実現することができる。ま
た、半導体装置501(セル)を適用した半導体装置を小型化することが可能となる。

0090

または、低電源配線(導電体482)と高電源配線(導電体480)は隣り合う層の導
電体を用いることが好ましい。または、低電源配線(導電体482)と高電源配線(導電
体480)の間において、導電体を有さないことが好ましい。

0091

トランジスタ490とトランジスタ491とは、互いに重なって配置される。その結果
、半導体装置501(セル)の面積を小さくすることができる。

0092

トランジスタ490とトランジスタ491とは、互いに重なって配置され、トランジス
タ490において電流が流れる方向と、トランジスタ491において電流が流れる方向と
は、概ね平行または反平行である。或いは、トランジスタ490のソース電極、ゲート電
極、およびドレイン電極の並ぶ方向と、トランジスタ491のソース電極、ゲート電極、
およびドレイン電極の並ぶ方向とは、概ね平行である。その結果、トランジスタ490の
ドレイン電極とトランジスタ491のドレイン電極とを互いに近接して配置することがで
き、かつ、トランジスタ490のゲート電極とトランジスタ491のゲート電極とを互い
に近接して配置することができる。このような配置とすることで、トランジスタ490の
ドレイン電極とトランジスタ491のドレイン電極とを接続し、かつ、トランジスタ49
0のゲート電極とトランジスタ491のゲート電極とを接続する場合に、接続領域の面積
を小さくすることができ、半導体装置501(セル)の面積を小さくすることができる。

0093

トランジスタ490において電流が流れる方向(或いは、トランジスタ490のソース
電極、ゲート電極、およびドレイン電極の並ぶ方向)と、低電源配線(導電体482)の
延伸方向とは、概ね平行である。この場合、トランジスタ490のソース電極とドレイン
電極とを入れ替えて配置しても、当該ソース電極と低電源配線(導電体482)とは短い
配線によって接続可能であり、好ましい。トランジスタ491において電流が流れる方向
(或いは、トランジスタ491のソース電極、ゲート電極、およびドレイン電極の並ぶ方
向)と、高電源配線(導電体480)の延伸方向とは、概ね平行である。この場合、トラ
ンジスタ491のソース電極が、ゲート電極を挟んでどちら側に位置しても、高電源配線
(導電体480)と短い配線によって接続可能であり、好ましい。

0094

なお、トランジスタ490において電流が流れる方向(或いは、トランジスタ490の
ソース電極、ゲート電極、およびドレイン電極の並ぶ方向)と、低電源配線(導電体48
2)の延伸方向とは、概ね垂直であっても良い。トランジスタ490のソース電極が低電
源配線(導電体482)と接続する場合、ソース電極を低電源配線と重なるように配置す
ることが可能であり、面積が縮小できるため、好ましい。トランジスタ491において電
流が流れる方向(或いは、トランジスタ491のソース電極、ゲート電極、およびドレイ
ン電極の並ぶ方向)と、高電源配線(導電体480)の延伸方向とは、概ね垂直であって
も良い。トランジスタ491のソース電極が高電源配線(導電体480)と接続する場合
、ソース電極を高電源配線と重なるように配置することが可能であり、面積が縮小できる
ため、好ましい。

0095

なお、隣り合うセル或いは近接するセルと入出力端子が接続される場合には、出力信号
OUTの出力端子は、導電体424aを介さずに、トランジスタ490のドレイン電極(
導電体416b)或いはトランジスタ491のドレイン領域(領域476b)を直接、隣
り合うセル或いは近接するセルの入力端子と接続しても良い。また、入力信号INの入力
端子は、導電体424bを介さずに、トランジスタ490のゲート電極(導電体404)
或いはトランジスタ491のゲート電極(導電体454)を直接、隣り合うセル或いは近
接するセルの出力端子と接続しても良い。

0096

図2において、半導体装置501(セル)は、トランジスタ491、高電源配線(導電
体480)、低電源配線(導電体482)、導電体484、及びトランジスタ490が順
に積層されている。言い換えると、トランジスタ491の上方に高電源配線(導電体48
0)が配置され、高電源配線(導電体480)の上方に低電源配線(導電体482)が配
置されかつ重なり、低電源配線(導電体482)の上方に導電体484が配置されかつ重
なり、導電体484の上方にトランジスタ490が配置される。

0097

トランジスタ491のソース電極(もしくはソース領域)は、高電源配線(導電体48
0)と接続されるため、トランジスタ491のソース電極(もしくはソース領域)が高電
源配線(導電体480)の上方に配置された低電源配線(導電体482)と接続される場
合よりも、接続が容易で好ましい。トランジスタ490のソース電極(もしくはソース領
域)は、低電源配線(導電体482)と接続されるため、トランジスタ490のソース電
極(もしくはソース領域)が低電源配線(導電体482)の下方に配置された高電源配線
(導電体480)と接続される場合よりも、接続が容易で好ましい。

0098

また、半導体装置501(セル)において、高電源配線(導電体480)及び低電源配
線(導電体482)それぞれの配線幅は、トランジスタ491のゲート電極(導電体45
4)、トランジスタ490のゲート電極(導電体404)、或いは入出力信号転送する
信号配線の配線幅よりも広いことが好ましい。或いは、高電源配線(導電体480)及び
低電源配線(導電体482)それぞれの配線幅は、入力端子に接続される配線(導電体)
の幅と出力端子に接続される配線(導電体)の幅よりも広いことが好ましい。電源配線は
、信号配線より多くの電流を流すことが多く、配線抵抗を信号配線より低くすることが好
ましいためである。

0099

また、半導体装置501(セル)において、高電源配線(導電体480)及び低電源配
線(導電体482)が重なる領域の幅は、トランジスタ491のゲート電極(導電体45
4)、トランジスタ490のゲート電極(導電体404)、或いは入出力信号を転送する
信号配線の配線幅よりも広いことが好ましい。或いは、高電源配線(導電体480)及び
低電源配線(導電体482)が重なる領域の幅は、入力端子に接続される配線(導電体)
の幅と出力端子に接続される配線(導電体)の幅よりも広いことが好ましい。

0100

図4に示す半導体装置の断面図を用いて、さらに詳細に説明する。

0101

図4に示す半導体装置501(セル)は、トランジスタ491と、トランジスタ491
上の絶縁体442と、絶縁体442上のトランジスタ490と、を有する。なお、絶縁体
442は、酸素および水素をブロックする機能を有する絶縁体であることが好ましい。

0102

トランジスタ491は、半導体基板400上の絶縁体462と、絶縁体462上の導電
体454と、導電体454の側面に接する絶縁体470と、半導体基板400中の導電体
454および絶縁体470と重ならない領域である領域476a、476bと、絶縁体4
70と重なる領域である領域474と、を有する。

0103

半導体基板400は、例えば、シリコン、ゲルマニウムなどの単体半導体、または炭化
シリコン、シリコンゲルマニウムヒ化ガリウム窒化ガリウムリン化インジウム、酸
化亜鉛、酸化ガリウムなどの化合物半導体を用いればよい。なお、半導体基板400は、
非晶質半導体または結晶質半導体を用いればよく、結晶質半導体としては、単結晶半導体
多結晶半導体微結晶半導体などがある。

0104

絶縁体462は、トランジスタ491のゲート絶縁体としての機能を有する。また、導
電体454は、トランジスタ491のゲート電極としての機能を有する。また、絶縁体4
70は、導電体454の側壁絶縁体サイドウォールともいう。)としての機能を有する
。また、領域476a、476bは、トランジスタ491のソース領域またはドレイン領
域としての機能を有する。また、領域474は、トランジスタ491のLDD(Ligh
tly Doped Drain)領域としての機能を有する。

0105

なお、領域474は、導電体454をマスクとした不純物添加によって形成することが
できる。また、その後、絶縁体470を形成し、導電体454および絶縁体470をマス
クとした不純物注入によって、領域476a、476bを形成することができる。従って
、領域474と領域476a、476bとを、同種の不純物の添加によって形成する場合
、領域474は領域476a、476bよりも不純物濃度の低い領域となる。

0106

トランジスタ491は、領域474を有することによって、短チャネル効果を抑制する
ことができる。従って、微細化に適した構造であることがわかる。

0107

トランジスタ491は、半導体基板400に設けられた他のトランジスタと、絶縁体4
60などによって分離される。なお、図4において、絶縁体460を、STI(Shal
low Trench Isolation)と呼ばれる手法で形成した例を示すが、こ
れに限定されない。例えば、絶縁体460に代えて、LOCOS(Local Oxid
ation of Silicon)法によって形成した絶縁体を用いて、トランジスタ
間を分離しても構わない。

0108

トランジスタ490は、導電体413と、導電体413上の絶縁体402と、絶縁体4
02上の半導体406aと、半導体406a上の半導体406bと、半導体406aの側
面、ならびに半導体406bの上面および側面と接する、導電体416aおよび導電体4
16bと、半導体406aの側面、半導体406bの上面および側面、導電体416aの
上面および側面、ならびに導電体416bの上面および側面と接する半導体406cと、
半導体406c上の絶縁体412と、絶縁体412上の導電体404と、を有する。なお
、ここでは、導電体413をトランジスタ490の一部としているが、これに限定されな
い。例えば、導電体413がトランジスタ490とは独立した構成要素であるとしてもよ
い。

0109

導電体413は、トランジスタ490のゲート電極としての機能を有する。また、絶縁
体402は、トランジスタ490のゲート絶縁体としての機能を有する。また、導電体4
16aおよび導電体416bは、トランジスタ490のソース電極およびドレイン電極と
しての機能を有する。また、絶縁体412は、トランジスタ490のゲート絶縁体として
の機能を有する。また、導電体404は、トランジスタ490のゲート電極としての機能
を有する。

0110

図4に示すように、導電体416aおよび導電体416bは、半導体406bの側面と
接する。また、導電体404は、半導体406bのチャネル幅方向を電気的に取り囲んだ
構造となっており、半導体406bを上面だけでなく側面も取り囲んだ構造となっている
。このようなトランジスタの構造を、surrounded channel(s−ch
annel)構造とよぶ。
導電体404は、半導体406bの下方まで伸びている構造となっていることが好ましい

0111

トランジスタの構造をs−channel構造とすることで、半導体406bの側面に
対してゲート電界によるチャネル形成領域の制御がしやすくなる。導電体404が半導体
406bの下方まで伸びている構造では、さらに制御性が優れる。その結果、トランジス
タ490のサブスレッショルドスイング値(S値ともいう。)を小さくすることができ、
トランジスタ490のオフ状態の電流を小さくすることができる。

0112

このような構造とすることで、微細なトランジスタにおいても良好な電気特性が得られ
る。トランジスタの微細化により、該トランジスタを有する半導体装置は、集積度の高い
高密度化された半導体装置とすることが可能となる。また、トランジスタに寄生する容
量が減少するため、良好なスイッチング特性が得られる。例えば、トランジスタ490は
、チャネル長が好ましくは40nm以下、さらに好ましくは30nm以下、より好ましく
は20nm以下の領域を有し、かつ、トランジスタ490は、チャネル幅が好ましくは4
0nm以下、さらに好ましくは30nm以下、より好ましくは20nm以下の領域を有す
る。

0113

なお、トランジスタ490がs−channel構造を有する場合、半導体406bの
全体(バルク)にチャネルが形成される場合がある。従って、半導体406bが厚いほど
チャネル形成領域は大きくなる。例えば、20nm以上、好ましくは40nm以上、さら
に好ましくは60nm以上、より好ましくは100nm以上の厚さの領域を有する半導体
406bとすればよい。ただし、半導体装置の生産性が低下する場合があるため、例えば
、300nm以下、好ましくは200nm以下、さらに好ましくは150nm以下の厚さ
の領域を有する半導体406bとすればよい。このような構造とすることで、s−cha
nnel構造では、トランジスタのソース−ドレイン間に大電流を流すことができ、導通
時の電流(オン電流)を高くすることができる。

0114

また、導電体416a(および/または、導電体416b)の、少なくとも一部(また
は全部)は、半導体406bなどの半導体層の、表面、側面、上面、および/または、下
面の少なくとも一部(または全部)と、接触している。当該接触している半導体406b
では、酸素欠損のサイトに水素が入り込むことでドナー準位を形成することがあり、nチ
ャネル型導電領域となる。なお、酸素欠損のサイトに水素が入り込んだ状態をVOHと表
記する場合がある。その結果、nチャネル型導電領域を電流が流れることで、良好なオン
電流を得ることができる。

0115

また、酸化物半導体として、後述するCAAC−OS(C Axis Aligned
Crystalline Oxide Semiconductor)を用いることが
好ましい。CAAC−OSは、c軸配向した複数の結晶部を有する酸化物半導体の一つで
ある。特に、後述する、CAAC比率を高めることが好ましい。CAAC比率は、一定の
範囲におけるCAAC−OSの回折パターンが観測される領域の割合である。CAAC比
率を高めることにより、例えば、欠陥をより少なくすることができる。また、例えばキャ
リア散乱を小さくすることができる。また、不純物の少ないCAAC−OSを実現する
ことができ、例えば極めて低いオフ電流特性を実現することができる。例えば、良質なC
AAC−OSであれば、CAAC比率は、50%以上、好ましくは80%以上、より好ま
しくは90%以上、さらに好ましくは95%以上100%以下である。

0116

また、半導体406b中の不純物濃度を低減し、酸化物半導体を真性または実質的に真
性にすることが有効である。ここで、実質的に真性とは、酸化物半導体のキャリア密度
、1×1017/cm3未満であること、好ましくは1×1015/cm3未満であるこ
と、さらに好ましくは1×1013/cm3未満であることを指す。酸化物半導体におい
て、水素、窒素、炭素、シリコン、および主成分以外の金属元素は不純物となる。例えば
、水素および窒素は酸化物半導体においてドナー準位の形成に寄与し、キャリア密度を増
大させてしまう。また、シリコンは、酸化物半導体において不純物準位を形成してしまう

0117

実質的に真性な酸化物半導体を用いたトランジスタは、チャネル形成領域においてキャ
リア密度が低いため、しきい値電圧マイナスとなる電気特性になることが少ない。また
、当該酸化物半導体を用いたトランジスタは、酸化物半導体のキャリアトラップが少ない
ため、電気特性の変動が小さく、信頼性の高いトランジスタとなる。また、当該酸化物半
導体を用いたトランジスタは、オフ電流を非常に低くすることが可能となる。

0118

例えば、酸化物半導体を用いたトランジスタがオフ状態のときのドレイン電流を、室温
(25℃程度)にて1×10−18A以下、好ましくは1×10−21A以下、さらに好
ましくは1×10−24A以下、または85℃にて1×10−15A以下、好ましくは1
×10−18A以下、さらに好ましくは1×10−21A以下とすることができる。なお
、トランジスタがオフ状態とは、nチャネル型のトランジスタの場合、ゲート電圧がしき
値電圧よりも小さい状態をいう。具体的には、ゲート電圧がしきい値電圧よりも1V以
上、2V以上または3V以上小さければ、トランジスタはオフ状態となる。

0119

また、トランジスタ490が電子多数キャリアとする蓄積型である場合、半導体40
6bのソース電極およびドレイン電極と接する領域からチャネルへ延びる電界短距離
遮蔽されるため、トランジスタが短チャネルでもゲート電界によるキャリアの制御を行い
やすい。

0120

また、絶縁表面上にトランジスタを形成することで、半導体基板をそのままチャネル形
成領域として用いる場合と異なり、ゲート電極と半導体基板との間で寄生容量が形成され
ないため、ゲート電界によるキャリアの制御が容易になる。

0121

このような構造とすることで、良好な電気特性が得られる。具体的には、優れたサブス
レッショルド特性、極めて小さいオフ電流、良好なオン電流が得られる。また、良好なス
イッチング特性が得られる。

0122

上述の3層構造は一例である。例えば、半導体406aまたは半導体406cのない2
層構造としても構わない。または、半導体406aの上もしくは下、または半導体406
c上もしくは下に、半導体406a、半導体406および半導体406cとして例示した
半導体のいずれか一を有する4層構造としても構わない。または、半導体406が、半導
体406aの上、半導体406aの下、半導体406cの上、半導体406cの下のいず
れか二箇所以上に、半導体406a、半導体406および半導体406cとして例示した
半導体のいずれか一を備えるn層構造(nは5以上の整数)を有しても構わない。

0123

なお、絶縁体402は過剰酸素を含む絶縁体であると好ましい。

0124

例えば、過剰酸素を含む絶縁体は、加熱処理によって酸素を放出する機能を有する絶縁
体である。例えば、過剰酸素を含む酸化シリコンは、加熱処理などによって酸素を放出す
ることができる酸化シリコンである。従って、絶縁体402は膜中を酸素が移動可能な絶
縁体である。即ち、絶縁体402は酸素透過性を有する絶縁体とすればよい。例えば、絶
縁体402は、半導体406aよりも酸素透過性の高い絶縁体とすればよい。

0125

過剰酸素を含む絶縁体は、半導体406b中の酸素欠損を低減させる機能を有する場合
がある。半導体406b中で酸素欠損は、DOSを形成し、正孔トラップなどとなる。ま
た、酸素欠損のサイトに水素が入ることによって、キャリアである電子を生成することが
ある。従って、半導体406b中の酸素欠損を低減することで、トランジスタ490に安
定した電気特性を付与することができる。

0126

図4などに示す絶縁体442は、トランジスタ491と、トランジスタ490と、の間
に設けられる。絶縁体442としては、例えば、アルミニウムを含む酸化物、例えば酸化
アルミニウムを用いる。絶縁体442は、酸素および水素をブロックする絶縁体であるが
、密度が3.2g/cm3未満の酸化アルミニウムは、特に水素をブロックする機能が高
いため好ましい。または、結晶性の低い酸化アルミニウムは、特に水素をブロックする機
能が高いため好ましい。

0127

例えば、トランジスタ491がシリコンを用いたトランジスタである場合、水素を外部
から供給することでシリコンのダングリングボンドを低減させることができるため、トラ
ンジスタの電気特性が向上する場合がある。水素の供給は、例えば、水素を含む雰囲気
における加熱処理によって行えばよい。または、例えば、水素を含む絶縁体をトランジス
タ491の近傍に配置し、加熱処理を行うことで、該水素を拡散させて、トランジスタ4
91に供給しても構わない。具体的には、トランジスタ491上の絶縁体464が水素を
含む絶縁体にすると好ましい。なお、絶縁体464は、単層構造または積層構造としても
構わない。例えば、酸化窒化シリコンまたは酸化シリコンと、窒化酸化シリコンまたは窒
化シリコンと、を有する積層構造などを絶縁体464に用いればよい。

0128

水素を含む絶縁体は、例えば、TDS分析にて、100℃以上700℃以下または10
0℃以上500℃以下の表面温度の範囲で1×1018atoms/cm3以上、1×1
019atoms/cm3以上または1×1020atoms/cm3以上の水素(水素
原子数換算)を放出することもある。

0129

ところで、絶縁体464から拡散した水素は、絶縁体464の開口部に設けられた導電
体471、絶縁体464上の導電体480、導電体480上の導電体482などを介して
、トランジスタ490の近傍まで到達する場合があるが、絶縁体442が水素をブロック
する機能を有するため、トランジスタ490まで到達する水素は僅かとなる。水素は、酸
化物半導体中でキャリアトラップやキャリア発生源となりトランジスタ490の電気特性
劣化させることがある。そのため、絶縁体442によって水素をブロックすることは半
導体装置の性能および信頼性を高めるために重要な意味を持つ。

0130

一方、例えば、トランジスタ490に外部から酸素を供給することで、酸化物半導体の
酸素欠損を低減させることができるため、トランジスタの電気特性が向上する場合がある
。酸素の供給は、例えば、酸素を含む雰囲気下における加熱処理によって行えばよい。ま
たは、例えば、過剰酸素(酸素)を含む絶縁体をトランジスタ490の近傍に配置し、加
熱処理を行うことで、該酸素を拡散させて、トランジスタ490に供給しても構わない。
ここでは、トランジスタ490の絶縁体402が過剰酸素を含む絶縁体を用いる。

0131

拡散した酸素は、各層を介してトランジスタ491まで到達する場合があるが、絶縁体
442が酸素をブロックする機能を有するため、トランジスタ491まで到達する酸素は
僅かとなる。トランジスタ491が、シリコンを用いたトランジスタである場合、シリコ
ン中に酸素が混入することでシリコンの結晶性を低下させることや、キャリアの移動を阻
害させる要因となることがある。そのため、絶縁体442によって酸素をブロックするこ
とは半導体装置の性能および信頼性を高めるために重要な意味を持つ。

0132

また、図4などにおいて、半導体装置は、トランジスタ490上に絶縁体408を有す
ると好ましい。絶縁体408は、酸素および水素をブロックする機能を有する。絶縁体4
08は、例えば、絶縁体442についての記載を参照する。または、絶縁体408は、例
えば、半導体406aおよび/または半導体406cよりも、酸素および水素をブロック
する特性が高い。

0133

半導体装置が絶縁体408を有することで、酸素がトランジスタ490から外方拡散
ることを抑制できる。従って、絶縁体402などに含まれる過剰酸素(酸素)の量に対し
て、トランジスタ490へ効果的に酸素を供給することができる。また、絶縁体408は
、絶縁体408よりも上に設けられた層や半導体装置の外部から混入する水素を含む不純
物をブロックするため、不純物の混入によってトランジスタ490の電気特性が劣化する
ことを抑制できる。

0134

なお、便宜上、絶縁体442および/または絶縁体408をトランジスタ490と区別
して説明したが、トランジスタ490の一部であっても構わない。

0135

なお、図4に示した断面図において、半導体装置501(セル)は、トランジスタ49
0およびトランジスタ491と接続される複数層の配線用の導電体を有する。第1層の導
電体は、トランジスタ491上に設けられた絶縁体464上に位置し、高電源配線(導電
体480)を含む。トランジスタ491と第1層の導電体とは、絶縁体464に設けられ
た開口部に設けられた導電体471(ビアとも呼ぶ)を介して接続されてもよい。第2層
の導電体は、第1層の導電体上に設けられた絶縁体465上に位置し、低電源配線(導電
体482)を含む。第1層の導電体と第2層の導電体とは、絶縁体465に設けられた開
口部に設けられた導電体472(ビアとも呼ぶ)を介して接続されてもよい。第3層の導
電体は、第2層の導電体上に設けられた絶縁体466上に位置し、ゲート電圧を供給する
配線(導電体484)を含む。第2層の導電体と第3層の導電体とは、絶縁体466に設
けられた開口部に設けられた導電体473(ビアとも呼ぶ)を介して接続されてもよい。
第3層の導電体上に設けられた絶縁体467上に、絶縁体442が位置し、絶縁体442
上に、導電体413およびトランジスタ490が位置する。第4層の導電体はトランジス
タ490上に設けられた絶縁体408、および絶縁体468上に位置し、導電体424a
、424bを含む。第3層の導電体と第4層の導電体とは、絶縁体408、468に設け
られた開口部に設けられた導電体475(ビアとも呼ぶ)と、トランジスタ490のドレ
イン電極(導電体416b)を介して接続されてもよい。第4層の導電体上には、さらに
絶縁体が設けられていても良い。当該絶縁体上には、さらに1つもしくは複数層の導電体
および絶縁体が設けられていても良い。それらの導電体は、複数の半導体装置(セル)間
接続用の配線などとして用いることができる。図4に示した構成例では、トランジスタ
490およびトランジスタ491の間に3層の導電体を設けているが、本発明の一態様に
係る半導体装置(セル)の構造はこれに限定されない。トランジスタ490およびトラン
ジスタ491の間に1層乃至10層の導電体を設けても構わない。

0136

なお、トランジスタ491の構造は、図4に示した構造に限定されない。例えば、図5
に示すトランジスタ491のように、半導体基板400に凸部(突起フィンなどとも呼
ばれる。)を有する構造であっても構わない。図5に示すトランジスタ491の構造は、
図4に示したトランジスタ491の構造と比較して、同じ占有面積に対する実効的なチャ
ネル幅を大きくすることができる。従って、トランジスタ491の、導通時の電流を大き
くすることができる。また、導電体454が半導体基板400の凸部をチャネル幅方向に
取り囲んだ構造となっており、ゲート電界によるチャネル形成領域の制御がしやすくなる
。その結果、短チャネル効果を抑制することができ、微細化に適した構造であることがわ
かる。

0137

または、例えば、図6に示すトランジスタ491のように、半導体基板400に絶縁体
領域452を設ける構造としても構わない。図6に示すトランジスタ491の構造とする
ことで、個別に動作するトランジスタ間を、より確実に分離することができ、リーク電流
を抑えることができる。また、基板との間に形成される寄生容量や基板へのリーク電流を
抑えることができる。その結果、トランジスタ491のリーク電流を小さくすることがで
きる。また、トランジスタ491の高速動作低電力動作が可能となる。

0138

上述したpチャネル型Siトランジスタは、良好なスイッチングスピードが得られる。
例えば、トランジスタのスイッチングスピードは、10ns未満、好ましくは1ns未満
、より好ましくは0.1ns未満である。また、上述した酸化物半導体をチャネル形成領
域に含むトランジスタは、良好なスイッチングスピードが得られる。例えば、トランジス
タのスイッチングスピードは、10ns未満、好ましくは1ns未満、より好ましくは0
.1ns未満である。トランジスタ491に、上述したpチャネル型Siトランジスタを
用い、トランジスタ490に、上述した酸化物半導体をチャネル形成領域に含むトランジ
スタを用いることで、本発明の一態様に係る半導体装置(セル)は、動作速度を向上する
ことが可能となる。例えば、本発明の一態様に係る半導体装置(セル)であるインバータ
や2入力NAND回路の遅延時間は、10ns未満、好ましくは1ns未満、より好まし
くは0.1ns未満である。

0139

また、酸化物半導体を用いたトランジスタは、オフ電流が極めて小さいことから、静的
リーク電流(あるいはDCリーク電流)の小さい半導体装置を提供することが可能となる
。特に、入力信号がロー、あるいは低電源電圧である期間は、入力信号が酸化物半導体を
用いたトランジスタのゲート電極に入力されても、酸化物半導体を用いたトランジスタは
オフ状態となり、酸化物半導体を用いたトランジスタを介したリーク電流を極めて小さく
することができる。その結果、消費電力低減することが可能な半導体装置を提供すること
が可能となる。

0140

また、トランジスタ491或いはトランジスタ491と同時に形成されるトランジスタ
に、pチャネル型Siトランジスタのみを用いることが好ましい。その結果、Siトラン
ジスタの製造工程において、nチャネル型Siトランジスタを製造する必要が無く、製造
コストを低く抑えることが可能である。特に、微細トランジスタでは、nチャネル型Si
トランジスタとpチャネル型Siトランジスタの製造工程はそれぞれ異なって最適化され
ているため、nチャネル型Siトランジスタを製造しないことによる製造コスト低減の効
果は大きい。また、pチャネル型Siトランジスタのみを製造する場合には、シリコン基
板表面の面方位として、pチャネル型トランジスタに都合の良い、例えば、高い移動度
得ることが可能な面方位を選択することができる。例えば、シリコン基板の面方位をSi
(110)面とすることができる。

0141

(実施の形態2)
本発明の一形態である半導体装置は、図4乃至図6に示した構造に限定されない。本実
施の形態では、本発明の一形態である半導体装置の例を、図7乃至図9を用いて説明する
図7に示す半導体装置502(セル)は、図1に示す半導体装置500(セル)に対応
し、トランジスタ490およびトランジスタ491が配置、配線されたセルである。

0142

図7は、半導体装置502(セル)の構成の一例を示す模式図である。なお、図7と図
8では、理解を容易にするため、絶縁体などの一部を省略して示し、また同じ層に形成さ
れる導電体等には、同じハッチングパターンを付している。

0143

図8は、半導体装置502(セル)の構成の一例を示す上面図であり、図8(A)には
、半導体装置502のうち、トランジスタ491と導電体480とを含む領域の上面図を
示し、図8(B)には、半導体装置502のうち、トランジスタ490と導電体482と
を含む領域の上面図を示す。

0144

図9は、半導体装置502(セル)の構成の一例を示す断面図である。図9の左側には
図8(A)および図8(B)の一点鎖線A1−A2で切断した断面図を示し、同図右側
には、図8(A)および図8(B)の一点鎖線B1−B2で切断した断面を示す。

0145

図7において、半導体装置502(セル)は、トランジスタ491、高電源配線(導電
体480)、低電源配線(導電体482)、及びトランジスタ490が順に積層されてい
る。言い換えると、トランジスタ491の上方に高電源配線(導電体480)が配置され
、高電源配線(導電体480)の上方に低電源配線(導電体482)が配置されかつ重な
り、低電源配線(導電体482)の上方にトランジスタ490が配置される。

0146

トランジスタ491のソース電極(もしくはソース領域)は、高電源配線(導電体48
0)と接続されるため、トランジスタ491のソース電極(もしくはソース領域)が高電
源配線(導電体480)の上方に配置された低電源配線(導電体482)と接続される場
合よりも、接続が容易で好ましい。トランジスタ490のソース電極(もしくはソース領
域)は、低電源配線(導電体482)と接続されるため、トランジスタ490のソース電
極(もしくはソース領域)が低電源配線(導電体482)の下方に配置された高電源配線
(導電体480)と接続される場合よりも、接続が容易で好ましい。

0147

また、半導体装置502(セル)において、高電源配線(導電体480)及び低電源配
線(導電体482)の配線幅それぞれは、トランジスタ491のゲート電極(導電体45
4)、トランジスタ490のゲート電極(導電体404)、或いは入出力信号を転送する
信号配線の配線幅よりも広いことが好ましい。或いは、高電源配線(導電体480)及び
低電源配線(導電体482)それぞれの配線幅は、入力端子に接続される配線(導電体)
の幅と出力端子に接続される配線(導電体)の幅よりも広いことが好ましい。電源配線は
、信号配線より多くの電流を流すことが多く、配線抵抗を信号配線より低くすることが好
ましいためである。

0148

図2乃至図6では、トランジスタ490がゲート電極の機能を有する導電体413を有
する例を示したが、本発明の一様態に係る半導体装置の構造はこれに限定されない。図7
乃至図9に示すように、トランジスタ490が導電体413を有さなくても構わない。ま
た、半導体装置502(セル)は、導電体413に電圧を供給する導電体484を有さな
くても構わない。このような構造とすることで、導電体484を形成するための導電体層
が不要となり、製造コストを抑えることができる。

0149

図2乃至図6では、トランジスタ490のゲート電極(導電体404)とトランジスタ
491のゲート電極(導電体454)とが、導電体404の上方に位置する導電体424
bを介して接続される例を示したが、本発明の一態様に係る半導体装置(セル)の構造は
これに限定されない。図7乃至図9に示すように、導電体404と導電体454とが、導
電体424bを介さずに、導電体404と導電体454の間に位置する導電体のみを介し
て接続されても構わない。このような構造とすることで、トランジスタ490のゲート電
極とトランジスタ491のゲート電極とを接続する領域を小さくすることができる。その
結果、半導体装置502(セル)を小さくすることができる。

0150

(実施の形態3)
本発明の一形態である半導体装置は、図4乃至図6に示した構造に限定されない。本実
施の形態では、本発明の一形態である半導体装置の例を、図10乃至図12を用いて説明
する。図10に示す半導体装置503(セル)は、図1に示す半導体装置500(セル)
に対応し、トランジスタ490およびトランジスタ491が配置、配線されたセルである

0151

図10は、半導体装置503(セル)の構成の一例を示す模式図である。なお、図10
図11では、理解を容易にするため、絶縁体などの一部を省略して示し、また同じ層に
形成される導電体等には、同じハッチングパターンを付している。

0152

図11は、半導体装置503(セル)の構成の一例を示す上面図であり、図11(A)
には、半導体装置503のうち、トランジスタ491と導電体480とを含む領域の上面
図を示し、図11(B)には、半導体装置503(セル)のうち、トランジスタ490と
導電体482を含む領域の上面図を示す。

0153

図12は、半導体装置503(セル)の構成の一例を示す断面図である。図12の左側
には、図11(A)および図11(B)の一点鎖線A1−A2で切断した断面図を示し、
同図右側には、図11(A)および図11(B)の一点鎖線B1−B2で切断した断面を
示す。

0154

図10において、半導体装置503(セル)は、トランジスタ491、高電源配線(導
電体480)、低電源配線(導電体482)、及びトランジスタ490が順に積層されて
いる。言い換えると、トランジスタ491の上方に高電源配線(導電体480)が配置さ
れ、高電源配線(導電体480)の上方に低電源配線(導電体482)が配置されかつ重
なり、低電源配線(導電体482)の上方にトランジスタ490が配置される。

0155

トランジスタ491のソース電極(もしくはソース領域)は、高電源配線(導電体48
0)と接続されるため、トランジスタ491のソース電極(もしくはソース領域)が高電
源配線(導電体480)の上方に配置された低電源配線(導電体482)と接続される場
合よりも、接続が容易で好ましい。トランジスタ490のソース電極(もしくはソース領
域)は、低電源配線(導電体482)と接続されるため、トランジスタ490のソース電
極(もしくはソース領域)が低電源配線(導電体482)の下方に配置された高電源配線
(導電体480)と接続される場合よりも、接続が容易で好ましい。

0156

また、半導体装置503(セル)において、高電源配線(導電体480)及び低電源配
線(導電体482)のそれぞれの配線幅は、トランジスタ491のゲート電極(導電体4
54)、トランジスタ490のゲート電極(導電体404)、或いは入出力信号を転送す
る信号配線の配線幅よりも広いことが好ましい。或いは、高電源配線(導電体480)及
び低電源配線(導電体482)それぞれの配線幅は、入力端子に接続される配線(導電体
)の幅と出力端子に接続される配線(導電体)の幅よりも広いことが好ましい。電源配線
は、信号配線より多くの電流を流すことが多く、配線抵抗を信号配線より低くすることが
好ましいためである。

0157

図2乃至図6では、トランジスタ490はゲート電極(導電体413)を有し、ゲート
電極(導電体413)とゲート電極(導電体404)とは独立にゲート電圧を印加できる
例を示したが、本発明の一態様に係る半導体装置(セル)の構造はこれに限定されない。
図10乃至図12に示すように、ゲート電極(導電体413)とゲート電極(導電体40
4)とを電気的に接続することで、同じ電位を印加しても構わない。この場合、実効的な
チャネル幅を大きくすることができるため、トランジスタ490の導通時の電流を大きく
することができる。また、ゲート電極(導電体404)による電界が届きにくい領域でも
、ゲート電極(導電体413)による電界が届くため、トランジスタ490のサブスレッ
ショルドスイング値(S値ともいう。)を小さくすることができ、トランジスタ490の
オフ状態の電流を小さくすることができる。

0158

(実施の形態4)
本発明の一形態である半導体装置の断面構造は、図4乃至図6に示した構造に限定され
ない。本実施の形態では、本発明の一形態である半導体装置の断面構造の例を、図13
図15を用いて説明する。図13に示す半導体装置504(セル)は、図1に示す半導
体装置500(セル)に対応し、トランジスタ490およびトランジスタ491が配置、
配線されたセルである。

0159

図13は、半導体装置504(セル)の構成の一例を示す模式図である。なお、図13
図14では、理解を容易にするため、絶縁体などの一部を省略して示し、また同じ層に
形成される導電体等には、同じハッチングパターンを付している。

0160

図14は、半導体装置504(セル)の構成の一例を示す上面図であり、図14(A)
には、半導体装置504のうち、トランジスタ491と導電体480とを含む領域の上面
図を示し、図14(B)には、半導体装置504のうち、トランジスタ490と導電体4
82と導電体484とを含む領域の上面図を示す。

0161

図15は、半導体装置504(セル)の構成の一例を示す断面図である。図15の左側
には、図14(A)および図14(B)の一点鎖線A1−A2で切断した断面図を示し、
同図右側には、図14(A)および図14(B)の一点鎖線B1−B2で切断した断面を
示す。

0162

図13において、半導体装置504(セル)は、トランジスタ491、高電源配線(導
電体480)、導電体484、トランジスタ490、及び低電源配線(導電体482)が
順に積層されている。言い換えると、トランジスタ491の上方に高電源配線(導電体4
80)が配置され、高電源配線(導電体480)の上方に導電体484が配置されかつ重
なり、導電体484の上方にトランジスタ490が配置され、トランジスタ490の上方
に低電源配線(導電体482)が配置される。

0163

トランジスタ491のソース電極(もしくはソース領域)は、高電源配線(導電体48
0)と接続されるため、トランジスタ491のソース電極(もしくはソース領域)が高電
源配線(導電体480)の上方に配置された低電源配線(導電体482)と接続される場
合よりも、接続が容易で好ましい。トランジスタ490のソース電極(もしくはソース領
域)は、低電源配線(導電体482)と接続されるため、トランジスタ490のソース電
極(もしくはソース領域)が低電源配線(導電体482)の下方に配置された高電源配線
(導電体480)と接続される場合よりも、接続が容易で好ましい。

0164

また、半導体装置504(セル)において、高電源配線(導電体480)及び低電源配
線(導電体482)のそれぞれ配線幅は、トランジスタ491のゲート電極(導電体45
4)、トランジスタ490のゲート電極(導電体404)、或いは入出力信号を転送する
信号配線の配線幅よりも広いことが好ましい。或いは、高電源配線(導電体480)及び
低電源配線(導電体482)それぞれの配線幅は、入力端子に接続される配線(導電体)
の幅と出力端子に接続される配線(導電体)の幅よりも広いことが好ましい。電源配線は
、信号配線より多くの電流を流すことが多く、配線抵抗を信号配線より低くすることが好
ましいためである。

0165

図2乃至図6では、低電源配線(導電体482)と、高電源配線(導電体480)とが
隣り合う導電体を用いる例を示したが、本発明の一態様に係る半導体装置(セル)の構造
はこれに限定されない。図13乃至図15に示すように、低電源配線(導電体482)と
高電源配線(導電体480)との間に、低電源配線(導電体482)と互いに重なるよう
に、導電体484が設けられていても構わない。導電体482と導電体484が互いに重
なって配置されることで、配線間に寄生容量を有する。また、低電源配線(導電体482
)と高電源配線(導電体480)との間に、高電源配線(導電体480)と互いに重なる
ように、導電体484が設けられていても構わない。導電体480と導電体484が互い
に重なって配置されることで、配線間に寄生容量を有する。これらの寄生容量によって、
電源ノイズに強い、電源電圧の変動を低減することが可能な回路を実現することができる
。なお、導電体484は、電位が頻繁に変化しないことが好ましい。或いは、導電体48
4は、電源配線としての機能を有することが好ましい。このような構成とすることで、導
電体484の変動により、導電体480や導電体482の電位を変動させてしまう事象
減らすことができる。

0166

図13乃至図15に示す構成例では、導電体484は、ゲート電圧を与える配線として
の機能を有する。ゲート電圧は、トランジスタ490のしきい値電圧を制御するために利
用することができる。ゲート電圧は常に一定であっても良く、その場合、導電体484は
電源配線としての機能を有する。また、ゲート電圧は、半導体装置504(セル)が動作
している期間と動作していない期間とで値を切り替えても良い。このような切り替えは頻
繁には行われず、導電体484は電位が頻繁に変化しない配線となる。

0167

また、図2乃至図6では、低電源配線(導電体482)と、導電体424a、424b
とを別々の層の導電体で設けていたが、本発明の一態様に係る半導体装置(セル)の構造
はこれに限定されない。図13乃至図15に示すように、導電体482と、導電体424
a、424bとは同じ層の導電体を用いても構わない。その結果、面積の縮小や導電体の
層数の低減により製造コストを抑えられる場合がある。

0168

なお、出力信号OUTは、トランジスタ490のドレイン電極(導電体416b)およ
びトランジスタ491のドレイン領域(領域476b)と接続される、導電体416bの
上方に位置する導電体425aより外部に出力される。導電体425aは、導電体477
を介して導電体424aと接続される。入力信号INは、トランジスタ490のゲート電
極(導電体404)およびトランジスタ491のゲート電極(導電体454)と接続され
る、導電体404の上方に位置する導電体425bより外部から入力される。なお、導電
体425bは、導電体478を介して導電体424bと接続される。導電体477,47
8は、絶縁体469の開口部に設けられる。

0169

(実施の形態5)
本発明の一態様に係る半導体装置(セル)の構成の一例について、図16乃至図18
図20、及び図32を用いて説明する。

0170

図32は、トランジスタ490a、トランジスタ490b、トランジスタ491a、お
よび、トランジスタ491bが配置、配線された半導体装置の模式図である。

0171

半導体装置510(セル)は、トランジスタ491aとトランジスタ491bとトラン
ジスタ490aとトランジスタ490bと配線として機能する導電体480と配線として
機能する導電体482とを有し、図20に示すCMOS構成の2入力NAND回路を構成
する。CMOS構成の2入力NAND回路では、2つの入力信号AおよびBが共にハイ
場合のみ、出力信号Zはローとなる。トランジスタ490a、トランジスタ490bとト
ランジスタ491a、トランジスタ491bとは、積層される。導電体482は低電源電
圧(VSS)を供給する機能を有する。導電体480は高電源電圧(VDD)を供給する
機能を有する。導電体482及び導電体480は積層される。出力信号Zは、トランジス
タ490bのドレイン電極、トランジスタ491aのドレイン電極およびトランジスタ4
91bのドレイン電極から出力される。入力信号の一方Aは、トランジスタ490aのゲ
ート電極およびトランジスタ491aのゲート電極に入力される。入力信号の他方Bは、
トランジスタ490bのゲート電極およびトランジスタ491bのゲート電極に入力され
る。

0172

トランジスタ491a、トランジスタ491bは、一例として、スイッチングスピード
の速いpチャネル型トランジスタを用いることができる。例えば、トランジスタのスイッ
チングスピードは、10ns未満、好ましくは1ns未満、より好ましくは0.1ns未
満である。例えば、pチャネル型Siトランジスタをトランジスタ491a、トランジス
タ491bとして用いることができる。トランジスタ490a、トランジスタ490bは
、一例として、スイッチングスピードの速いnチャネル型トランジスタを用いることがで
きる。例えば、トランジスタのスイッチングスピードは、10ns未満、好ましくは1n
s未満、より好ましくは0.1ns未満である。例えば、酸化物半導体(好ましくはIn
、Ga、及びZnを含む酸化物)をチャネル形成領域に含むトランジスタをトランジスタ
490a、トランジスタ490bとして用いることができる。

0173

低電源配線(導電体482)は、トランジスタ490aのソース電極に電気的に接続さ
れる。低電源配線(導電体482)は、トランジスタ490bのソース電極に、トランジ
スタ490aを介して、電気的に接続される。高電源配線(導電体480)は、トランジ
スタ491aのソース電極、及びトランジスタ491bのソース電極に電気的に接続され
る。トランジスタ490aのゲート電極とトランジスタ491aのゲート電極は電気的に
接続される。トランジスタ490bのゲート電極とトランジスタ491bのゲート電極は
電気的に接続される。トランジスタ490bのドレイン電極は、トランジスタ491aの
ドレイン電極、及びトランジスタ491bのドレイン電極に電気的に接続される。トラン
ジスタ490aのドレイン電極とトランジスタ490bのソース電極は電気的に接続され
る。トランジスタ491aのドレイン電極とトランジスタ491bのドレイン電極は電気
的に接続される。低電源配線(導電体482)と高電源配線(導電体480)とは、概ね
平行に配置され、互いに重なって配置される。

0174

低電源配線(導電体482)と高電源配線(導電体480)とは、概ね平行に互いに重
なって配置されることで、当該配線は大きな寄生容量(配線容量とも言う)を有する。そ
の結果、当該配線を電源配線として用いることで、電源ノイズに対して電圧変動を小さく
抑えることができ、電源ノイズに強い、電源電圧の変動を低減することが可能な回路を実
現することができる。また、半導体装置510(セル)を適用した半導体装置において、
電源電圧の変動を低減させるために、電源配線に容量素子を意図的に設けることがある。
低電源配線(導電体482)と高電源配線(導電体480)が大きな配線容量を有するこ
とで、そのような容量素子を小さくすることができる。その結果、半導体装置510(セ
ル)を適用した半導体装置を小型化することが可能となる。また、低電源配線(導電体4
82)と高電源配線(導電体480)とが互いに重なって配置されることで、当該配線の
占有面積を小さくすることができ、半導体装置510(セル)の面積を小さくすることが
できる。

0175

低電源配線(導電体482)と高電源配線(導電体480)は、上下方向に隣り合う配
線用の導電体を用いることが好ましい。上下方向に隣り合う配線用の導電体を用いること
で、配線間の距離は小さくなり、当該配線は大きな配線容量を有する。その結果、電源ノ
イズに強く、電源電圧の変動を低減することが可能な回路を実現することができる。また
、半導体装置510(セル)を適用した半導体装置を小型化することが可能となる。

0176

または、低電源配線(導電体482)と高電源配線(導電体480)は隣り合う層の導
電体を用いることが好ましい。または、低電源配線(導電体482)と高電源配線(導電
体480)の間において、導電体を有さないことが好ましい。

0177

トランジスタ490aとトランジスタ491aとは、互いに重なって配置される。トラ
ンジスタ490bとトランジスタ491bとは、互いに重なって配置される。その結果、
半導体装置510(セル)の面積を小さくすることができる。

0178

トランジスタ490aとトランジスタ491aとは、互いに重なって配置され、トラン
ジスタ490aにおいて電流が流れる方向と、トランジスタ491aにおいて電流が流れ
る方向とは、概ね平行または反平行である。或いは、トランジスタ490aのソース電極
、ゲート電極、およびドレイン電極の並ぶ方向と、トランジスタ491aのソース電極、
ゲート電極、およびドレイン電極の並ぶ方向とは、概ね平行である。トランジスタ490
bとトランジスタ491bとは、互いに重なって配置され、トランジスタ490bにおい
て電流が流れる方向と、トランジスタ491bにおいて電流が流れる方向とは、概ね平行
または反平行である。或いは、トランジスタ490bのソース電極、ゲート電極、および
ドレイン電極の並ぶ方向と、トランジスタ491bのソース電極、ゲート電極、およびド
レイン電極の並ぶ方向とは、概ね平行である。その結果、トランジスタ490aとトラン
ジスタ491aを、ゲート電極の接続部を含めて狭い領域で接続可能となり、トランジス
タ490bとトランジスタ491bを、ゲート電極の接続部を含めて狭い領域で接続可能
となり、半導体装置510の(セル)面積を小さくすることが可能となる。

0179

図32(A)において、半導体装置510(セル)は、トランジスタ491aと491
b、高電源配線(導電体480)、低電源配線(導電体482)、及びトランジスタ49
0aと490bが順に積層されている。言い換えると、トランジスタ491aと491b
の上方に高電源配線(導電体480)が配置され、高電源配線(導電体480)の上方に
低電源配線(導電体482)が配置されかつ重なり、低電源配線(導電体482)の上方
にトランジスタ490aと490bが配置される。

0180

このような構成とすることで、低電源配線(導電体482)と高電源配線(導電体48
0)は、上下方向に近くに位置するため、大きな配線容量を有する。その結果、電源ノイ
ズに強く、電源電圧の変動を低減することが可能な回路を実現することができる。また、
半導体装置510(セル)を適用した半導体装置を小型化することが可能となる。

0181

図32(B)において、半導体装置510(セル)は、半導体基板上に設けられており
、半導体基板上に、トランジスタ491aと491b、高電源配線(導電体480)、ト
ランジスタ490aと490b、及び低電源配線(導電体482)の順で有する。言い換
えると、トランジスタ491aと491bの上方に高電源配線(導電体480)が配置さ
れ、高電源配線(導電体480)の上方にトランジスタ490aと490bが配置され、
トランジスタ490aと490bの上方に低電源配線(導電体482)が配置される。

0182

半導体装置510(セル)において、トランジスタ490aと490bのソース電極あ
るいはドレイン電極は、トランジスタ490aと490bより上方の導電体を介して半導
体装置510(セル)内の他のトランジスタと接続される場合がある。その場合、当該導
電体と複数のセル間の接続用配線として用いる導電体とを同じ層で形成すると、配線に要
する面積が大きくなってしまう場合がある。これは、複数のセル間の接続では、配線位置
が不規則であるため、使用できない領域が点在すると、迂回しなければならない配線が増
加するためである。そのような場合でも、当該導電体と電源配線として用いる導電体とを
同じ層で形成すると、面積の増加がほとんどない場合がある。これは、電源配線がセル領
域の端部に規則的に配置されるためである。その結果、面積の縮小や導電体層数の低減に
より製造コストを抑えられる場合がある。

0183

上述した半導体装置510(セル)は、セルエリアを小さくすることができる。例えば
、2入力NAND回路であれば、セルの高さを、好ましくは、WW+WT+7*Py以下
、より好ましくは、WW+WT+5*Py以下とすることができる。また、セルの幅は、
好ましくは、5*Px以下、より好ましくは、4*Px以下とすることができる。ここで
、WWは電源線幅、WTは半導体装置510(セル)が有する複数のトランジスタのチャ
ネル幅のうち最大のチャネル幅である。

0184

また、複数のセルの高さは同じであることが好ましい。こうすることで、セルの高さを
行の高さとし、複数のセルを複数行に配置することで、効率よく配置、配線を行うことが
できる。

0185

半導体装置510(セル)が有するトランジスタと電源配線とを密に配置するために、
トランジスタ490aのソース電極、および/またはトランジスタ490bのソース電極
と、電源配線として機能する導電体(482)と、が電気的に接続される場合には、当該
電極と導電体とは絶縁体に設けられた開口部に設けられた導電体(ビアとも呼ぶ)を介し
て直接接続されることが好ましい。或いは、トランジスタ490aのソース電極、および
/またはトランジスタ490bのソース電極と、電源配線として機能する導電体(482
)とは、ビアと、ビア間に挟まれた導電体とを介して接続されることが好ましい。トラン
ジスタ491aのソース電極、および/またはトランジスタ491bのソース電極と、電
源配線として機能する導電体(480)と、が電気的に接続される場合には、当該電極と
導電体とは絶縁体に設けられた開口部に設けられた導電体を介して直接接続されることが
好ましい。或いは、トランジスタ491aのソース電極、および/またはトランジスタ4
91bのソース電極と、電源配線として機能する導電体(480)とは、ビアと、ビア間
に挟まれた導電体とを介して接続されることが好ましい。

0186

半導体装置510(セル)が有するトランジスタと電源配線とを密に配置するために、
半導体装置510(セル)は、トランジスタ490aおよびトランジスタ490bと電源
配線として機能する導電体480との間、並びにトランジスタ491aおよびトランジス
タ491bと電源配線として機能する導電体482との間には、トランジスタを有さない
ことが好ましい。

0187

半導体装置510(セル)が有するトランジスタと電源配線とを密に配置し、また、複
数のセルを効率よく配置するために、電源配線はセルエリアの端部に規則的に配置される
ことが好ましい。特に、本発明の一態様に係る半導体装置(セル)は、セルエリアの片側
の端部にのみ電源配線が配置されていても良い。セルエリアの両側の端部に電源配線が配
置される場合と比較して、セルエリアを小さくできる場合がある。

0188

図16は、半導体装置511(セル)の構成の一例を示す模式図である。図16に示す
半導体装置511(セル)は、図32に示す半導体装置510(セル)に対応し、トラン
ジスタ490a、トランジスタ490b、トランジスタ491a、および、トランジスタ
491bが配置、配線されたセルである。なお、図16図17では、理解を容易にする
ため、絶縁体などの一部を省略して示し、また同じ層に形成される導電体等には、同じハ
ッチングパターンを付している。

0189

図17は、半導体装置511(セル)の構成の一例を示す上面図であり、図17(A)
には、半導体装置511のうち、トランジスタ491aと491bと導電体480とを含
む領域の上面図を示し、図17(B)には、半導体装置511(セル)のうち、トランジ
スタ490aと490bと導電体482とを含む領域の上面図を示す。

0190

図18は、半導体装置511(セル)の構成の一例を示す断面図である。図18の左側
には、図17(A)および図17(B)の一点鎖線A1−A2で切断した断面図を示し、
同図右側には、図17(A)および図17(B)の一点鎖線B1−B2で切断した断面を
示す。

0191

図16に示す半導体装置511(セル)は、トランジスタ491aとトランジスタ49
1bと導電体480とトランジスタ490aとトランジスタ490bと導電体482とを
有する。トランジスタ490aとトランジスタ490bは、トランジスタ491a及びト
ランジスタ491bは積層される。導電体482及び導電体480は積層される。トラン
ジスタ491aは領域476a、476b、および導電体454aを有する。トランジス
タ491bは領域476b、476c、および導電体454bを有する。トランジスタ4
90aは導電体416a、416b、および404aを有する。トランジスタ490bは
導電体416b、416c、および404bを有する。

0192

領域476aおよび476bは、トランジスタ491aのソース電極(もしくはソース
領域)とドレイン電極(もしくはドレイン領域)の一方および他方としての機能を有する
。導電体454aは、トランジスタ491aのゲート電極としての機能を有する。領域4
76bおよび476cは、トランジスタ491bのソース電極(もしくはソース領域)と
ドレイン電極(もしくはドレイン領域)の一方および他方としての機能を有する。導電体
454bは、トランジスタ491bのゲート電極としての機能を有する。導電体416a
および416bは、トランジスタ490aのソース電極(もしくはソース領域)とドレイ
ン電極(もしくはドレイン領域)の一方および他方としての機能を有する。導電体404
aは、トランジスタ490aのゲート電極としての機能を有する。導電体416bおよび
416cは、トランジスタ490bのソース電極(もしくはソース領域)とドレイン電極
(もしくはドレイン領域)の一方および他方としての機能を有する。導電体404bは、
トランジスタ490bのゲート電極としての機能を有する。

0193

高電源配線(導電体480)と低電源配線(導電体482)とは、概ね平行に互いに重
なって配置される。出力信号は、トランジスタ490bのドレイン電極(導電体416c
)、トランジスタ491aのドレイン領域(領域476a)、及びトランジスタ491b
のドレイン領域(領域476c)と接続される、導電体416cの上方に位置する導電体
424aより外部に出力される。入力信号の一方は、トランジスタ490aのゲート電極
(導電体404a)およびトランジスタ491aのゲート電極(導電体454a)と接続
される、導電体404aの上方に位置する導電体424bより外部から入力される。入力
信号の他方は、トランジスタ490bのゲート電極(導電体404b)およびトランジス
タ491bのゲート電極(導電体454b)と接続される、導電体404bの上方に位置
する導電体424cより外部から入力される。

0194

低電源配線(導電体482)と高電源配線(導電体480)とが、概ね平行に互いに重
なって配置されることで、当該配線は大きな寄生容量(配線容量とも言う)を有する。そ
の結果、当該配線を電源配線として用いることで、電源ノイズに対して電圧変動を小さく
抑えることができ、電源ノイズに強い、電源電圧の変動を低減することが可能な回路を実
現することができる。また、半導体装置511(セル)を適用した半導体装置において、
電源電圧の変動を低減させるために、電源配線に容量素子を意図的に設けることがある。
低電源配線(導電体482)と高電源配線(導電体480)が大きな配線容量を有するこ
とで、そのような容量素子を小さくすることができる。その結果、半導体装置511(セ
ル)を適用した半導体装置を小型化することが可能となる。また、低電源配線(導電体4
82)と高電源配線(導電体480)とが互いに重なって配置されることで、当該配線の
占有面積を小さくすることができ、半導体装置511(セル)の面積を小さくすることが
できる。

0195

低電源配線(導電体482)と高電源配線(導電体480)は、上下方向に隣り合う配
線用の導電体を用いることができる。上下方向に隣り合う配線用の導電体を用いることで
、配線間の距離は小さくなり、当該配線は大きな配線容量を有する。その結果、電源ノイ
ズに強く、電源電圧の変動を低減することが可能な回路を実現することができる。また、
半導体装置511(セル)を適用した半導体装置を小型化することが可能となる。

0196

または、低電源配線(導電体482)と高電源配線(導電体480)は隣り合う層の導
電体を用いることが好ましい。または、低電源配線(導電体482)と高電源配線(導電
体480)の間において、導電体を有さないことが好ましい。

0197

トランジスタ490aとトランジスタ491aとは互いに重なって配置される。トラン
ジスタ490bとトランジスタ491bとは互いに重なって配置される。その結果、半導
体装置510(セル)の面積を小さくすることができる。

0198

トランジスタ490aとトランジスタ491aとは互いに重なって配置され、トランジ
スタ490aにおいて電流が流れる方向と、トランジスタ491aにおいて電流が流れる
方向とは、概ね平行または反平行である。或いは、トランジスタ490aのソース電極、
ゲート電極、およびドレイン電極の並ぶ方向と、トランジスタ491aのソース電極、ゲ
ート電極、およびドレイン電極の並ぶ方向とは、概ね平行である。トランジスタ490b
とトランジスタ491bとは互いに重なって配置され、トランジスタ490bにおいて電
流が流れる方向と、トランジスタ491bにおいて電流が流れる方向とは、概ね平行また
は反平行である。或いは、トランジスタ490bのソース電極、ゲート電極、およびドレ
イン電極の並ぶ方向と、トランジスタ491bのソース電極、ゲート電極、およびドレイ
ン電極の並ぶ方向とは、概ね平行である。このような配置とすることで、トランジスタ4
90aのドレイン電極とトランジスタ491aのドレイン電極とを互いに近接して配置す
ることができ、かつ、トランジスタ490aのゲート電極とトランジスタ491aのゲー
ト電極とを互いに近接して配置することができる。また、トランジスタ490bのドレイ
ン電極とトランジスタ491bのドレイン電極とを互いに近接して配置することができ、
かつ、トランジスタ490bのゲート電極とトランジスタ491bのゲート電極とを互い
に近接して配置することができる。その結果、トランジスタ490aのゲート電極とトラ
ンジスタ491aのゲート電極とを接続し、トランジスタ490bのドレイン電極とトラ
ンジスタ491bのドレイン電極とを接続し、かつ、トランジスタ490bのゲート電極
とトランジスタ491bのゲート電極とを接続する場合に、接続領域の面積を小さくする
ことができ、半導体装置510(セル)の面積を小さくすることができる。

0199

トランジスタ490aにおいて電流が流れる方向(或いは、トランジスタ490aのソ
ース電極、ゲート電極、およびドレイン電極の並ぶ方向)と、低電源配線(導電体482
)との延伸方向は、概ね平行である。この場合、トランジスタ490aのソース電極が、
ゲート電極を挟んでどちら側に位置しても、低電源配線(導電体482)と短い配線によ
って接続可能であり、好ましい。トランジスタ491aにおいて電流が流れる方向(或い
は、トランジスタ491aのソース電極、ゲート電極、およびドレイン電極の並ぶ方向)
と、高電源配線(導電体480)の延伸方向とは、概ね平行である。この場合、トランジ
スタ491aのソース電極が、ゲート電極を挟んでどちら側に位置しても、高電源配線(
導電体480)と短い配線によって接続可能であり、好ましい。トランジスタ490bに
おいて電流が流れる方向(或いは、トランジスタ490bのソース電極、ゲート電極、お
よびドレイン電極の並ぶ方向)と、低電源配線(導電体482)の延伸方向とは、概ね平
行である。この場合、トランジスタ490bのソース電極が、ゲート電極を挟んでどちら
側に位置しても、低電源配線(導電体482)と短い配線によって接続可能であり、好ま
しい。トランジスタ491bにおいて電流が流れる方向(或いは、トランジスタ491b
のソース電極、ゲート電極、およびドレイン電極の並ぶ方向)と、高電源配線(導電体4
80)との延伸方向は、概ね平行である。この場合、トランジスタ491bのソース電極
が、ゲート電極を挟んでどちら側に位置しても、高電源配線(導電体480)と短い配線
によって接続可能であり、好ましい。

0200

トランジスタ490aにおいて電流が流れる方向(或いは、トランジスタ490aのソ
ース電極、ゲート電極、およびドレイン電極の並ぶ方向)と、低電源配線(導電体482
)の延伸方向とは、概ね垂直であっても良い。トランジスタ490aのソース電極が低電
源配線(導電体482)と接続する場合、ソース電極を低電源配線と重なるように配置す
ることが可能であり、面積が縮小できるため、好ましい。トランジスタ491aにおいて
電流が流れる方向(或いは、トランジスタ491aのソース電極、ゲート電極、およびド
レイン電極の並ぶ方向)と、高電源配線(導電体480)の延伸方向とは、概ね垂直であ
っても良い。トランジスタ491aのソース電極が高電源配線(導電体480)と接続す
る場合、ソース電極を高電源配線と重なるように配置することが可能であり、面積が縮小
できるため、好ましい。トランジスタ490bにおいて電流が流れる方向(或いは、トラ
ンジスタ490bのソース電極、ゲート電極、およびドレイン電極の並ぶ方向)と、低電
源配線(導電体482)の延伸方向とは、概ね垂直であっても良い。トランジスタ490
bのソース電極が低電源配線(導電体482)と接続する場合、ソース電極を低電源配線
と重なるように配置することが可能であり、面積が縮小できるため、好ましい。トランジ
スタ491bにおいて電流が流れる方向(或いは、トランジスタ491bのソース電極、
ゲート電極、およびドレイン電極の並ぶ方向)と、高電源配線(導電体480)の延伸方
向とは、概ね垂直であっても良い。トランジスタ491bのソース電極が高電源配線(導
電体480)と接続する場合、ソース電極を高電源配線と重なるように配置することが可
能であり、面積が縮小できるため、好ましい。

0201

トランジスタ490aにおいて電流が流れる方向(或いは、トランジスタ490aのソ
ース電極、ゲート電極、およびドレイン電極の並ぶ方向)と、トランジスタ490bにお
いて電流が流れる方向(或いは、トランジスタ490bのソース電極、ゲート電極、およ
びドレイン電極の並ぶ方向)とは、概ね平行または反平行であっても良い。トランジスタ
の向きを揃えることで、トランジスタを配置、配線し回路を構成する際に、規則的な配置
を行うことができる。規則的な配置を行うことで、例えば、半導体装置(セル)の高さ方
向を揃えることができ、複数のセルを効率よく配置することが可能となる。また、トラン
ジスタの向きを揃えることで、トランジスタの電気特性のばらつきが小さくなる場合があ
る。

0202

なお、隣り合うセル或いは近接するセルと入出力端子が接続される場合には、出力信号
OUTが出力される出力端子は、導電体424aを介さずに、トランジスタ490bのド
レイン電極(導電体416c)、トランジスタ491aのドレイン電極もしくはドレイン
領域(領域476a)、或いはトランジスタ491bのドレイン電極もしくはドレイン領
域(領域476c)を直接、隣り合うセル或いは近接するセルの入出力端子と接続しても
良い。入力信号INが入力される入力端子の一方は、導電体424bを介さず、トランジ
スタ490aのゲート電極(導電体404a)或いはトランジスタ491aのゲート電極
(導電体454a)を直接、隣り合うセル或いは近接するセルの入出力端子と接続しても
良い。入力信号INが入力される入力端子の他方は、導電体424cを介さず、トランジ
スタ490bのゲート電極(導電体404b)およびトランジスタ491bのゲート電極
(導電体454b)を直接、隣り合うセル或いは近接するセルの入出力端子と接続しても
良い。

0203

図16において、半導体装置511(セル)は、トランジスタ491aと491b、高
電源配線(導電体480)、低電源配線(導電体482)、及びトランジスタ490aと
490bが順に積層されている。言い換えると、トランジスタ491aと491bの上方
に高電源配線(導電体480)が配置され、高電源配線(導電体480)の上方に低電源
配線(導電体482)が配置されかつ重なり、低電源配線(導電体482)の上方にトラ
ンジスタ490aと490bが配置される。

0204

トランジスタ491aと491bのソース電極(もしくはソース領域)は、高電源配線
(導電体480)と接続されるため、トランジスタ491aと491bのソース電極(も
しくはソース領域)が高電源配線(導電体480)の上方に配置された低電源配線(導電
体482)と接続される場合よりも、接続が容易で好ましい。トランジスタ490aのソ
ース電極(もしくはソース領域)は、低電源配線(導電体482)と接続されるため、ト
ランジスタ490aのソース電極(もしくはソース領域)が低電源配線(導電体482)
の下方に配置された高電源配線(導電体480)と接続される場合よりも、接続が容易で
好ましい。

0205

また、半導体装置511(セル)において、高電源配線(導電体480)及び低電源配
線(導電体482)それぞれの配線幅は、トランジスタ491のゲート電極(導電体45
4)、トランジスタ490のゲート電極(導電体404)、或いは入出力信号を転送する
信号配線の配線幅よりも広いことが好ましい。或いは、高電源配線(導電体480)及び
低電源配線(導電体482)それぞれの配線幅は、入力端子に接続される配線(導電体)
の幅と出力端子に接続される配線(導電体)の幅よりも広いことが好ましい。電源配線は
、信号配線より多くの電流を流すことが多く、配線抵抗を信号配線より低くすることが好
ましいためである。

0206

なお、図18に示す半導体装置は、図5に示す半導体装置と同様の断面構造を有する。
従って、図18に示す半導体装置は、図5に示したトランジスタについての説明を適宜参
照することができる。

0207

なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができ
る。

0208

(実施の形態6)
トランジスタ490は、様々な構造をとりうる。本実施の形態では、理解を容易にする
ため、トランジスタ490と、その近傍の領域についてのみ抜き出し、図33及び図34
に示す。

0209

図33(A)は、トランジスタ490の上面図の一例である。図33(A)の一点鎖線
E1−E2および一点鎖線E3−E4で切断した断面図の一例を図33(B)に示す。な
お、図33(A)では、理解を容易にするため、絶縁体などの一部を省略して示す。

0210

図4などではソース電極およびドレイン電極として機能する導電体416aおよび導電
体416bが半導体406bの上面および側面、絶縁体402の上面などと接する例を示
したが、本発明の一態様に係るトランジスタの構造はこれに限定されない。例えば、図3
3に示すように、導電体416aおよび導電体416bが半導体406bの上面のみと接
する構造であっても構わない。

0211

図33に示すトランジスタは、導電体416aおよび導電体416bは、半導体406
bの側面と接しない。従って、ゲート電極としての機能を有する導電体404から半導体
406bの側面に向けて印加される電界が、導電体416aおよび導電体416bによっ
て遮蔽されにくい構造である。また、導電体416aおよび導電体416bは、絶縁体4
02の上面と接しない。そのため、絶縁体402から放出される過剰酸素(酸素)が41
6aおよび導電体416bを酸化させるために消費されない。従って、絶縁体402から
放出される過剰酸素(酸素)を、半導体406bの酸素欠損を低減するために効率的に利
用することのできる構造である。即ち、図33に示す構造のトランジスタは、高いオン電
流、高い電界効果移動度、低いサブスレッショルドスイング値、高い信頼性などを有する
優れた電気特性のトランジスタである。

0212

図34(A)は、トランジスタ490の上面図の一例である。図34(A)の一点鎖線
G1−G2および一点鎖線G3−G4で切断した断面図の一例を図34(B)に示す。な
お、図34(A)では、理解を容易にするため、絶縁体などの一部を省略して示す。

0213

図34(A)および図34(B)に示すトランジスタ490は、絶縁体442上の導電
体413と、絶縁体442上および導電体413上の凸部を有する絶縁体402と、絶縁
体402の凸部上の半導体406aと、半導体406a上の半導体406bと、半導体4
06b上の半導体406cと、半導体406a、半導体406bおよび半導体406cと
接し、間隔を開けて配置された導電体416aおよび導電体416bと、半導体406c
上、導電体416a上および導電体416b上の絶縁体412と、絶縁体412上の導電
体404と、導電体416a上、導電体416b上、絶縁体412上および導電体404
上の絶縁体408と、絶縁体408上の絶縁体468と、を有する。

0214

なお、絶縁体412は、G3−G4断面において、少なくとも半導体406bの側面と
接する。また、導電体404は、G3−G4断面において、少なくとも絶縁体412を介
して半導体406bの上面および側面と面する。また、導電体413は、絶縁体402を
介して半導体406bの下面と面する。また、絶縁体402が凸部を有さなくても構わな
い。また、半導体406cを有さなくても構わない。また、絶縁体408を有さなくても
構わない。また、絶縁体468を有さなくても構わない。

0215

図34に示すトランジスタ490は、図4に示したトランジスタ490と一部の構造が
異なるのみである。具体的には、図4に示したトランジスタ490の半導体406a、半
導体406bおよび半導体406cの構造と、図34に示すトランジスタ490の半導体
406a、半導体406bおよび半導体406cの構造が異なるのみである。従って、図
34に示すトランジスタは、図4に示したトランジスタについての説明を適宜参照するこ
とができる。

0216

なお、本実施の形態において、トランジスタ490は、一例として、チャネルなどにお
いて、酸化物半導体を用いることができるが、本発明の実施形態の一態様は、これに限定
されない。例えば、トランジスタ490は、チャネルやその近傍、ソース領域、ドレイン
領域などにおいて、場合によっては、または、状況に応じて、Si(シリコン)、Ge(
ゲルマニウム)、SiGe(シリコンゲルマニウム)、GaAsガリウムヒ素)、など
を有する材料で形成してもよい。

0217

例えば、本明細書等において、様々な基板を用いて、トランジスタ490やトランジス
タ491などのトランジスタを形成することが出来る。基板の種類は、特定のものに限定
されることはない。その基板の一例としては、半導体基板(例えば単結晶基板又はシリコ
ン基板)、SOI(Silicon on insulator)基板、ガラス基板、石
英基板、プラスチック基板金属基板ステンレススチル基板、ステンレス・スチル・
ホイルを有する基板、タングステン基板、タングステン・ホイルを有する基板、可撓性基
板、貼り合わせフィルム、繊維状の材料を含む紙、又は基材フィルムなどがある。ガラス
基板の一例としては、バリウムホウケイ酸ガラスアルミノホウケイ酸ガラス、又はソー
ライムガラスなどがある。可撓性基板、貼り合わせフィルム、基材フィルムなどの一例
としては、以下のものがあげられる。例えば、ポリエチレンテレフタレート(PET)、
ポリエチレンナフタレート(PEN)、ポリエーテルサルフォン(PES)に代表される
プラスチックがある。または、一例としては、アクリル等の合成樹脂などがある。または
、一例としては、ポリプロピレンポリエステルポリフッ化ビニル、又はポリ塩化ビニ
ルなどがある。または、一例としては、ポリアミド、ポリイミド、アラミドエポキシ
無機蒸着フィルム、又は紙類などがある。特に、半導体基板、単結晶基板、又はSOI基
板などを用いてトランジスタを製造することによって、特性、サイズ、又は形状などのば
らつきが少なく、電流能力が高く、サイズの小さいトランジスタを製造することができる
。このようなトランジスタによって回路を構成すると、回路の低消費電力化、又は回路の
高集積化を図ることができる。

0218

また、基板として、可撓性基板を用い、可撓性基板上に直接、トランジスタを形成して
もよい。または、基板とトランジスタの間に剥離層を設けてもよい。剥離層は、その上に
半導体装置を一部あるいは全部完成させた後、基板より分離し、他の基板に転載するため
に用いることができる。その際、トランジスタは耐熱性の劣る基板や可撓性の基板にも転
載できる。なお、上述の剥離層には、例えば、タングステン膜酸化シリコン膜との無機
膜の積層構造の構成や、基板上にポリイミド等の有機樹脂膜が形成された構成等を用いる
ことができる。

0219

つまり、ある基板を用いてトランジスタを形成し、その後、別の基板にトランジスタを
転置し、別の基板上にトランジスタを配置してもよい。トランジスタが転置される基板の
一例としては、上述したトランジスタを形成することが可能な基板に加え、紙基板セロ
ファン基板、アラミドフィルム基板、ポリイミドフィルム基板石材基板、木材基板、布
基板(天然繊維、綿、)、合成繊維ナイロンポリウレタン、ポリエステル)若
しくは再生繊維アセテートキュプラレーヨン再生ポリエステル)などを含む)、
皮革基板、又はゴム基板などがある。これらの基板を用いることにより、特性のよいトラ
ンジスタの形成、消費電力の小さいトランジスタの形成、壊れにくい装置の製造、耐熱性
の付与、軽量化、又は薄型化を図ることができる。

0220

(実施の形態7)
以下では、半導体406a、半導体406b、半導体406cなどに適用可能な酸化物
半導体の構造について説明する。なお、本明細書において、結晶が三方晶または菱面体晶
である場合、六方晶系として表す。

0221

酸化物半導体は、非単結晶酸化物半導体と単結晶酸化物半導体とに大別される。非単結
晶酸化物半導体とは、CAAC−OS(C Axis Aligned Crystal
line Oxide Semiconductor)、多結晶酸化物半導体微結晶
化物半導体、非晶質酸化物半導体などをいう。

0222

まずは、CAAC−OSについて説明する。

0223

CAAC−OSは、c軸配向した複数の結晶部を有する酸化物半導体の一つである。

0224

CAAC−OSを透過型電子顕微鏡TEM:Transmission Elect
ron Microscope)によって観察すると、明確な結晶部同士の境界、即ち結
晶粒界グレインバウンダリーともいう。)を確認することができない。そのため、CA
AC−OSは、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。

0225

CAAC−OSを、試料面と概略平行な方向からTEMによって観察(断面TEM観察
)すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子
の各層は、CAAC−OSを形成する面(被形成面ともいう。)または上面の凹凸を反映
した形状であり、CAAC−OSの被形成面または上面と平行に配列する。

0226

一方、CAAC−OSを、試料面と概略垂直な方向からTEMによって観察(平面TE
M観察)すると、結晶部において、金属原子が三角形状または六角形状に配列しているこ
とを確認できる。しかしながら、異なる結晶部間で、金属原子の配列は必ずしも規則的に
配列しているとは限らない。

0227

図35(a)は、CAAC−OSの断面TEM像である。また、図35(b)は、図3
5(a)をさらに拡大した断面TEM像であり、理解を容易にするために原子配列を強調
表示している。

0228

図35(c)は、図35(a)のA−O−A’間において、丸で囲んだ領域(直径約4
nm)の局所的なフーリエ変換像である。図35(c)より、各領域においてc軸配向性
が確認できる。また、A−O間とO−A’間とでは、c軸の向きが異なるため、異なるグ
レインであることが示唆される。また、A−O間では、c軸の角度が14.3°、16.
6°、26.4°のように少しずつ連続的に変化していることがわかる。同様に、O−A
’間では、c軸の角度が−18.3°、−17.6°、−15.9°と少しずつ連続的に
変化していることがわかる。

0229

なお、CAAC−OSに対し、電子回折を行うと、配向性を示すスポット輝点)が観
測される。例えば、CAAC−OSの上面に対し、例えば1nm以上30nm以下の電子
線を用いる電子回折(ナノビーム電子回折ともいう。)を行うと、スポットが観測される
図36(A)参照。)。

0230

断面TEM観察および平面TEM観察より、CAAC−OSの結晶部は配向性を有して
いることがわかる。

0231

なお、CAAC−OSに含まれるほとんどの結晶部は、一辺が100nm未満の立方体
内に収まる大きさである。従って、CAAC−OSに含まれる結晶部は、一辺が10nm
未満、5nm未満または3nm未満の立方体内に収まる大きさの場合も含まれる。ただし
、CAAC−OSに含まれる複数の結晶部が連結することで、一つの大きな結晶領域を形
成する場合がある。例えば、平面TEM像において、2500nm2以上、5μm2以上
または1000μm2以上となる結晶領域が観察される場合がある。

0232

CAAC−OSに対し、X線回折(XRD:X−Ray Diffraction)装
置を用いて構造解析を行うと、例えばInGaZnO4の結晶を有するCAAC−OSの
out−of−plane法による解析では、回折角(2θ)が31°近傍にピークが現
れる場合がある。このピークは、InGaZnO4の結晶の(009)面に帰属されるこ
とから、CAAC−OSの結晶がc軸配向性を有し、c軸が被形成面または上面に概略垂
直な方向を向いていることが確認できる。

0233

一方、CAAC−OSに対し、c軸に概略垂直な方向からX線を入射させるin−pl
ane法による解析では、2θが56°近傍にピークが現れる場合がある。このピークは
、InGaZnO4の結晶の(110)面に帰属される。InGaZnO4の単結晶酸化
物半導体であれば、2θを56°近傍に固定し、試料面の法線ベクトルを軸(φ軸)とし
て試料を回転させながら分析(φスキャン)を行うと、(110)面と等価な結晶面に帰
属されるピークが6本観察される。これに対し、CAAC−OSの場合は、2θを56°
近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。

0234

以上のことから、CAAC−OSでは、異なる結晶部間ではa軸およびb軸の配向は不
規則であるが、c軸配向性を有し、かつc軸が被形成面または上面の法線ベクトルに平行
な方向を向いていることがわかる。従って、前述の断面TEM観察で確認された層状に配
列した金属原子の各層は、結晶のab面に平行な面である。

0235

なお、結晶部は、CAAC−OSを成膜した際、または加熱処理などの結晶化処理を行
った際に形成される。上述したように、結晶のc軸は、CAAC−OSの被形成面または
上面の法線ベクトルに平行な方向に配向する。従って、例えば、CAAC−OSの形状を
エッチングなどによって変化させた場合、結晶のc軸がCAAC−OSの被形成面または
上面の法線ベクトルと平行にならないこともある。

0236

また、CAAC−OS中において、c軸配向した結晶部の分布が均一でなくてもよい。
例えば、CAAC−OSの結晶部が、CAAC−OSの上面近傍からの結晶成長によって
形成される場合、上面近傍の領域は、被形成面近傍の領域よりもc軸配向した結晶部の割
合が高くなることがある。また、不純物の添加されたCAAC−OSは、不純物が添加さ
れた領域が変質し、部分的にc軸配向した結晶部の割合の異なる領域が形成されることも
ある。

0237

なお、InGaZnO4の結晶を有するCAAC−OSのout−of−plane法
による解析では、2θが31°近傍のピークの他に、2θが36°近傍にもピークが現れ
る場合がある。2θが36°近傍のピークは、CAAC−OS中の一部に、c軸配向性を
有さない結晶が含まれることを示している。CAAC−OSは、2θが31°近傍にピー
クを示し、2θが36°近傍にピークを示さないことが好ましい。

0238

CAAC−OSは、不純物濃度の低い酸化物半導体である。不純物は、水素、炭素、シ
リコン遷移金属元素などの酸化物半導体の主成分以外の元素である。特に、シリコンな
どの、酸化物半導体を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導
体から酸素を奪うことで酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる
。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径(または分
半径)が大きいため、酸化物半導体内部に含まれると、酸化物半導体の原子配列を乱し
、結晶性を低下させる要因となる。なお、酸化物半導体に含まれる不純物は、キャリアト
ラップやキャリア発生源となる場合がある。

0239

また、CAAC−OSは、欠陥準位密度の低い酸化物半導体である。例えば、酸化物半
導体中の酸素欠損は、キャリアトラップとなることや、水素を捕獲することによってキャ
リア発生源となることがある。

0240

不純物濃度が低く、欠陥準位密度が低い(酸素欠損の少ない)ことを、高純度真性また
は実質的に高純度真性と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体
は、キャリア発生源が少ないため、キャリア密度を低くすることができる。従って、当該
酸化物半導体を用いたトランジスタは、しきい値電圧がマイナスとなる電気特性(ノーマ
リーオンともいう。)になることが少ない。また、高純度真性または実質的に高純度真性
である酸化物半導体は、キャリアトラップが少ない。そのため、当該酸化物半導体を用い
たトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる。なお、
酸化物半導体のキャリアトラップに捕獲された電荷は、放出するまでに要する時間が長く
、あたかも固定電荷のように振る舞うことがある。そのため、不純物濃度が高く、欠陥準
位密度が高い酸化物半導体を用いたトランジスタは、電気特性が不安定となる場合がある

0241

また、CAAC−OSを用いたトランジスタは、可視光紫外光照射による電気特性
の変動が小さい。

0242

次に、微結晶酸化物半導体について説明する。

0243

微結晶酸化物半導体は、TEMによる観察像では、明確に結晶部を確認することができ
ない場合がある。微結晶酸化物半導体に含まれる結晶部は、1nm以上100nm以下、
または1nm以上10nm以下の大きさであることが多い。特に、1nm以上10nm以
下、または1nm以上3nm以下の微結晶である微結晶をナノ結晶(nc:nanocr
ystal)という。ナノ結晶を有する酸化物半導体を、nc−OS(nanocrys
talline Oxide Semiconductor)と呼ぶ。また、nc−OS
は、例えば、TEMによる観察像では、結晶粒界を明確に確認できない場合がある。

0244

nc−OSは、微小な領域(例えば、1nm以上10nm以下の領域、特に1nm以上
3nm以下の領域)において原子配列に周期性を有する。また、nc−OSは、異なる結
晶部間で結晶方位規則性が見られない。そのため、層全体で配向性が見られない。従っ
て、nc−OSは、分析方法によっては、非晶質酸化物半導体と区別が付かない場合があ
る。例えば、nc−OSに対し、結晶部よりも大きい径のX線を用いるXRD装置を用い
て構造解析を行うと、out−of−plane法による解析では、結晶面を示すピーク
が検出されない。また、nc−OSに対し、結晶部よりも大きいプローブ径(例えば50
nm以上)の電子線を用いる電子回折(制限視野電子回折ともいう。)を行うと、ハロー
パターンのような回折パターンが観測される。一方、nc−OSに対し、結晶部の大きさ
と近いか結晶部より小さいプローブ径の電子線を用いるナノビーム電子回折を行うと、ス
ポットが観測される。また、nc−OSに対しナノビーム電子回折を行うと、円を描くよ
うに(リング状に)輝度の高い領域が観測される場合がある。また、nc−OSに対しナ
ノビーム電子回折を行うと、リング状の領域内に複数のスポットが観測される場合がある
図36(B)参照。)。

0245

nc−OSは、非晶質酸化物半導体よりも規則性の高い酸化物半導体である。そのため
、nc−OSは、非晶質酸化物半導体よりも欠陥準位密度が低くなる。ただし、nc−O
Sは、異なる結晶部間で結晶方位に規則性が見られない。そのため、nc−OSは、CA
AC−OSと比べて欠陥準位密度が高くなる。

0246

従って、nc−OSは、CAAC−OSと比べて、キャリア密度が高くなる場合がある
。キャリア密度が高い酸化物半導体は、電子移動度が高くなる場合がある。従って、nc
−OSを用いたトランジスタは、高い電界効果移動度を有する場合がある。また、nc−
OSは、CAAC−OSと比べて、欠陥準位密度が高いため、キャリアトラップが多くな
る場合がある。従って、nc−OSを用いたトランジスタは、CAAC−OSを用いたト
ランジスタと比べて、電気特性の変動が大きく、信頼性の低いトランジスタとなる。ただ
し、nc−OSは、比較的不純物が多く含まれていても形成することができるため、CA
AC−OSよりも形成が容易となり、用途によっては好適に用いることができる場合があ
る。そのため、nc−OSを用いたトランジスタを有する半導体装置は、生産性高く作製
することができる場合がある。

0247

なお、酸化物半導体は、例えば、非晶質酸化物半導体、微結晶酸化物半導体、CAAC
−OSのうち、二種以上を有する積層膜であってもよい。

0248

以上のように、CAAC−OSは、多結晶及び微結晶と比較して結晶粒界に起因するキ
ャリアの散乱が小さいためにキャリア移動度の低下が起こりにくい利点がある。また、C
AAC−OSは、欠陥準位密度が低い酸化物半導体でありキャリアトラップが少ないため
、CAAC−OSを用いたトランジスタは、電気特性の変動が小さく、信頼性の高い優れ
たトランジスタとなる。

0249

酸化物半導体が複数の構造を有する場合、ナノビーム電子回折を用いることで構造解析
が可能となる場合がある。

0250

図36(C)に、電子銃室10と、電子銃室10の下の光学系12と、光学系12の下
試料室14と、試料室14の下の光学系16と、光学系16の下の観察室20と、観察
室20に設置されたカメラ18と、観察室20の下のフィルム室22と、を有する透過電
子回折測定装置を示す。カメラ18は、観察室20内部に向けて設置される。なお、フィ
ルム室22を有さなくても構わない。

0251

また、図36(D)に、図36(C)に示した透過電子回折測定装置内部の構造を示す
。透過電子回折測定装置内部では、電子銃室10に設置された電子銃から放出された電子
24が、光学系12を介して試料室14に配置された物質28に照射される。物質28を
通過した電子は、光学系16を介して観察室20内部に設置された蛍光板32に入射する
。蛍光板32では、入射した電子の強度に応じたパターンが現れることで透過電子回折パ
ターンを測定することができる。

0252

カメラ18は、蛍光板32を向いて設置されており、蛍光板32に現れたパターンを撮
影することが可能である。カメラ18のレンズの中央、および蛍光板32の中央を通る直
線と、蛍光板32の上面と、の為す角度は、例えば、15°以上80°以下、30°以上
75°以下、または45°以上70°以下とする。該角度が小さいほど、カメラ18で撮
影される透過電子回折パターンは歪みが大きくなる。ただし、あらかじめ該角度がわかっ
ていれば、得られた透過電子回折パターンの歪みを補正することも可能である。なお、カ
メラ18をフィルム室22に設置しても構わない場合がある。例えば、カメラ18をフィ
ルム室22に、電子24の入射方向と対向するように設置してもよい。この場合、蛍光板
32の裏面から歪みの少ない透過電子回折パターンを撮影することができる。

0253

試料室14には、試料である物質28を固定するためのホルダが設置されている。ホル
ダは、物質28を通過する電子を透過するような構造をしている。ホルダは、例えば、物
質28をX軸、Y軸、Z軸などに移動させる機能を有していてもよい。ホルダの移動機能
は、例えば、1nm以上10nm以下、5nm以上50nm以下、10nm以上100n
m以下、50nm以上500nm以下、100nm以上1μm以下などの範囲で移動させ
る精度を有すればよい。これらの範囲は、物質28の構造によって最適な範囲を設定すれ
ばよい。

0254

次に、上述した透過電子回折測定装置を用いて、物質の透過電子回折パターンを測定す
る方法について説明する。

0255

例えば、図36(D)に示すように物質におけるナノビームである電子24の照射位置
を変化させる(スキャンする)ことで、物質の構造が変化していく様子を確認することが
できる。このとき、物質28がCAAC−OSであれば、図36(A)に示したような回
折パターンが観測される。または、物質28がnc−OSであれば、図36(B)に示し
たような輝点を伴ったリング状の回折パターンが観測される。

0256

図36(A)に示す、CAAC−OSに代表的にみられる回折パターン、すなわちc軸
配向を示す回折パターンを、CAAC構造の回折パターンと呼ぶ。図36(A)に示すよ
うに、CAAC−OSの回折パターンでは、例えば六角形の頂点に位置するスポットが確
認される。CAAC−OSでは、照射位置をスキャンすることにより、この六角形の向き
が一様ではなく、少しずつ回転している様子がみられる。また、回転の角度はある幅を有
する。

0257

または、CAAC−OSの回折パターンでは、照射位置をスキャンすることにより、c
軸を中心として少しずつ回転する様子が見られる。これは、例えばa軸とb軸が形成する
面が回転しているともいえる。

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