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技術 逐次比較型AD変換器

出願人 株式会社日立製作所
発明者 中村洋平小松成亘山脇大造
出願日 2018年8月23日 (2年4ヶ月経過) 出願番号 2018-156529
公開日 2020年2月27日 (10ヶ月経過) 公開番号 2020-031362
状態 未査定
技術分野 アナログ←→デジタル変換
主要キーワード 出力デジタルデータ 環境発電 動作レート 基準電圧ノード スイッチ切り バイパススイッチ 容量比率 応答遅延
関連する未来課題
重要な関連分野

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図面 (9)

課題

逐次比較AD変換器において、デカップリング容量面積が増大することを抑制する。

解決手段

第1のスイッチ108により複数の容量素子101の中から所定数の容量素子101をコンパレータ106の入力端子から切り離し、切り離された所定数の容量素子101を第2のスイッチ103及び第3のスイッチ111により正基準電圧と負基準電圧との間に接続する。

概要

背景

複数のセンサ工場設備などに配置し、センサから取得されたデータを解析することにより、故障予知や最適な稼働方法を求めることが期待されている。このような分野においてはセンサのアナログ信号後段データ解析装置へ伝達するためのAD変換器が必要である。

AD変換器は、バッテリ駆動環境発電に対応するために低消費電力であることが求められる。電力効率の高いAD変換方式としては、特許文献1に開示されているような逐次比較型AD変換器が知られている。

概要

逐次比較型AD変換器において、デカップリング容量面積が増大することを抑制する。第1のスイッチ108により複数の容量素子101の中から所定数の容量素子101をコンパレータ106の入力端子から切り離し、切り離された所定数の容量素子101を第2のスイッチ103及び第3のスイッチ111により正基準電圧と負基準電圧との間に接続する。

目的

本発明の目的は、逐次比較型AD変換器において、デカップリング容量の面積が増大することを抑制することにある

効果

実績

技術文献被引用数
0件
牽制数
0件

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請求項1

第1の基準電圧及び第2の基準電圧を生成する基準電圧生成部と、外部から入力されるアナログ入力信号サンプリングする容量値重み付けされた複数の容量素子と、前記複数の容量素子が入力端子に接続され、前記アナログ入力信号と基準電圧とを比較して比較結果を出力するコンパレータと、前記コンパレータの前記入端子に接続された前記容量素子を切り離す第1のスイッチと、前記容量素子の第1の端子を前記第1の基準電圧の第1の基準電圧端子に接続する第2のスイッチと、前記容量素子の第2の端子を前記第2の基準電圧の第2の基準電圧端子に接続する第3のスイッチと、前記第1のスイッチにより前記複数の容量素子の中から所定数の容量素子を前記コンパレータの前記入力端子から切り離し、切り離された前記所定数の容量素子を前記第2のスイッチ及び前記第3のスイッチにより前記第1の基準電圧端子と前記第2の基準電圧端子との間に接続する制御部と、を有することを特徴とする逐次比較AD変換器

請求項2

前記コンパレータが出力した前記比較結果に基づいたデジタルデータを格納するシフトレジスタを更に有し、前記制御部は、前記シフトレジスタに格納された前記デジタルデータを逐次変化させて、前記アナログ入力信号をデジタルコードに変換することを特徴とする請求項1に記載の逐次比較型AD変換器。

請求項3

前記制御部は、前記第1のスイッチにより切り離された前記所定数の容量素子を、前記第1の基準電圧端子と前記第2の基準電圧端子との間のデカップリング容量として用いることを特徴とする請求項1に記載の逐次比較型AD変換器。

請求項4

前記基準電圧生成部は、前記第1の基準電圧として正基準電圧を生成し、前記第2の基準電圧として負基準電圧を生成することを特徴とする請求項1に記載の逐次比較型AD変換器。

請求項5

前記基準電圧生成部は、前記第1の基準電圧として負基準電圧を生成し、前記第2の基準電圧として正基準電圧を生成することを特徴とする請求項1に記載の逐次比較型AD変換器。

請求項6

前記基準電圧生成部は、基準電圧源と、前記基準電圧源に接続されたオペアンプと、前記オペアンプに接続された可変抵抗と、前記可変抵抗に接続された可変容量と、電流源と、基準電圧源制御レジスタと、エンコーダと、を有し、前記オペアンプ、前記トランジスタ及び前記電流源はフィードバック回路を構成し、前記可変抵抗と前記可変容量は位相補償回路を構成し、前記エンコーダは、所定の位相補償容量値及び抵抗値をあらかじめ格納し、前記基準電圧源制御レジスタの値を書き換えることにより、前記可変抵抗及び前記可変容量の値を変更することを特徴とする請求項1に記載の逐次比較型AD変換器。

請求項7

前記容量素子と前記第1の基準電圧端子に接続されるバイパススイッチと、前記バイパススイッチに接続され、前記デカップリング容量の容量値を制御するデカップリング容量値制御レジスタと、を更に有することを特徴とする請求項3に記載の逐次比較型AD変換器。

請求項8

前記容量素子の外部電源への接続を切り替え可能な電源バイパススイッチと、前記電源バイパススイッチに接続され、前記デカップリング容量の容量値を制御するデカップリング容量値制御レジスタと、を更に有することを特徴とする請求項3に記載の逐次比較型AD変換器。

技術分野

0001

本発明は、逐次比較AD変換器に関する。

背景技術

0002

複数のセンサ工場設備などに配置し、センサから取得されたデータを解析することにより、故障予知や最適な稼働方法を求めることが期待されている。このような分野においてはセンサのアナログ信号後段データ解析装置へ伝達するためのAD変換器が必要である。

0003

AD変換器は、バッテリ駆動環境発電に対応するために低消費電力であることが求められる。電力効率の高いAD変換方式としては、特許文献1に開示されているような逐次比較型AD変換器が知られている。

先行技術

0004

特開2011−061597号公報

発明が解決しようとする課題

0005

一般に、逐次比較型AD変換器は、その変換の基準電圧として用いる基準電圧源の出力は一定であることが望ましい。しかしながら、AD変換動作の過程で、基準電圧端子からは電荷が引き抜かれるため、一時的に基準電圧値は低下する。

0006

許容される基準電圧値の低下量は要求されるAD変換精度に依存するが、この低下量を抑制するため、基準電圧値を安定化させるためのデカップリング容量を備えることがある。しかし、電圧低下の抑制効果を高めようとするとデカップリング容量の面積が増大するという課題がある。

0007

特許文献1には、このようなデカップリング容量の面積が増大するという課題及びその解決手段については考慮されていない。

0008

本発明の目的は、逐次比較型AD変換器において、デカップリング容量の面積が増大することを抑制することにある。

課題を解決するための手段

0009

本発明の一態様の逐次比較型AD変換器は、第1の基準電圧及び第2の基準電圧を生成する基準電圧生成部と、外部から入力されるアナログ入力信号サンプリングする容量値重み付けされた複数の容量素子と、前記複数の容量素子が入力端子に接続され、前記アナログ入力信号と基準電圧とを比較して比較結果を出力するコンパレータと、前記コンパレータの前記入端子に接続された前記容量素子を切り離す第1のスイッチと、前記容量素子の第1の端子を前記第1の基準電圧の第1の基準電圧端子に接続する第2のスイッチと、前記容量素子の第2の端子を前記第2の基準電圧の第2の基準電圧端子に接続する第3のスイッチと、前記第1のスイッチにより前記複数の容量素子の中から所定数の容量素子を前記コンパレータの前記入力端子から切り離し、切り離された前記所定数の容量素子を前記第2のスイッチ及び前記第3のスイッチにより前記第1の基準電圧端子と前記第2の基準電圧端子との間に接続する制御部とを有することを特徴とする。

発明の効果

0010

本発明の一態様によれば、逐次比較型AD変換器において、デカップリング容量の面積が増大することを抑制することができる。

図面の簡単な説明

0011

実施例1の逐次比較AD変換器のブロック図である。
実施例1の逐次比較AD変換器の動作状態を説明するブロック図である。
実施例1の動作原理を説明するタイムチャートである。
容量素子の冗長性動作を説明する図である。
負荷容量の変動に対応した基準電圧生成回路を示す図である。
負荷容量の変動に対応した基準電圧生成回路を示す図である。
実施例2の逐次比較AD変換器のブロック図である。
実施例3の逐次比較AD変換器のブロック図である。

0012

以下、図面を用いて実施例について説明する。

0013

以下で詳細に説明する実施例の一例は、外部クロックによりコンパレータの比較開始信号を生成する同期モードと、コンパレータの出力結果からコンパレータの比較開始信号を生成する非同期モードを切り替え可能な逐次比較AD変換器である。この逐次比較AD変換器では、コンパレータの出力結果をもとに生成した信号を遅延させることで生成したコンパレータ駆動クロックと、クロック生成回路によって生成されたコンパレータ駆動クロックのどちらかをコンパレータ駆動クロックとしてレジスタ設定値により選択可能としている。

0014

図1を参照して、実施例1の逐次比較AD変換器の構成について説明する。
図1に示すように、実施例1の逐次比較AD変換器は、複数の容量素子101と、正基準電圧、負基準電圧を生成する基準電圧源(基準電圧生成部)102と、基準電圧源102から生成された正基準電圧、負基準電圧及び外部から入力されるアナログ入力信号のいずれかと容量素子101との接続を可能にするスイッチ103と、スイッチ103を制御するサンプリングスイッチ制御部104と、基準電圧接続スイッチ制御部105と、コンパレータ106と、コンパレータ106の出力デジタルデータを格納するシフトレジスタ107を有する。

0015

クロック生成部112は、コンパレータ106とシフトレジスタ107とサンプリングスイッチ制御部104に接続され、動作に必要なクロックを供給する。容量素子101の片側はビット長制御スイッチ108に接続される。ビット長制御スイッチ108はコンパレータ106の入力ノード(入力端子)に直列接続されている。ビット長制御スイッチ108のON/OFFはビット長制御レジスタ109によって個別に制御される。ビット長制御レジスタ109はサンプリングスイッチ制御部104、基準電圧接続スイッチ制御部105及びシフトレジスタ107に接続されている。

0016

直列接続されたビット長制御スイッチ108のコンパレータ106に接続される端とは反対の端にあるスイッチ108は、バイパススイッチ111の一端(端子1)が接続されている。また、バイパススイッチ111の他端(端子2)には負基準電圧ノード(負基準電圧端子)が接続される。

0017

また、デカップリング容量値制御レジスタ110が基準電圧接続スイッチ制御部105に接続されている。基準電圧接続スイッチ制御部105はシフトレジスタ107とデカップリング容量値制御レジスタ110の値に基づいてスイッチ103のON/OFFを制御する。

0018

このように、実施例1の逐次比較AD変換器は、第1の基準電圧及び第2の基準電圧を生成する基準電圧生成部(基準電圧源102)と、外部から入力されるアナログ入力信号をサンプリングする容量値が重み付けされた複数の容量素子101と、複数の容量素子101が入力端子に接続されアナログ入力信号と基準電圧とを比較して比較結果を出力するコンパレータ106と、コンパレータ106の入力端子に接続された容量素子101を切り離す第1のスイッチ(ビット長制御スイッチ108)と、容量素子101の第1の端子を第1の基準電圧の第1の基準電圧端子に接続する第2のスイッチ(スイッチ103)と、容量素子101の第2の端子を第2の基準電圧の第2の基準電圧端子に接続する第3のスイッチ(バイパススイッチ111)とを有する。

0019

制御部(サンプリングスイッチ制御部104、基準電圧接続スイッチ制御部105)は、第1のスイッチ(ビット長制御スイッチ108)により複数の容量素子101の中から所定数の容量素子101をコンパレータ106の入力端子から切り離し、切り離された所定数の容量素子101を第2のスイッチ(スイッチ103)及び第3のスイッチ(バイパススイッチ111)により第1の基準電圧端子と第2の基準電圧端子との間に接続する。

0020

また、コンパレータ106が出力した比較結果に基づいたデジタルデータを格納するシフトレジスタ107を更に有する。制御部(サンプリングスイッチ制御部104、基準電圧接続スイッチ制御部105)は、シフトレジスタ107に格納されたデジタルデータを逐次変化させて、アナログ入力信号をデジタルコードに変換する。

0021

また、制御部(サンプリングスイッチ制御部104、基準電圧接続スイッチ制御部105)は、第1のスイッチ(ビット長制御スイッチ108)により切り離された所定数の容量素子101を、第1の基準電圧端子と第2の基準電圧端子との間のデカップリング容量として用いる。

0022

また、基準電圧生成部(基準電圧源102)は、第1の基準電圧として正基準電圧を生成し、記第2の基準電圧として負基準電圧を生成する。あるいは、基準電圧生成部(基準電圧源102)は、第1の基準電圧として負基準電圧を生成し、第2の基準電圧として正基準電圧を生成しても良い。

0023

次に、図2を参照して、実施例1の逐次比較AD変換器の動作について説明する。
ビット長制御レジスタ109は逐次比較AD変換器に求められる分解能に従って、ビット長制御スイッチ108を切り替え、コンパレータ106に接続される容量素子101の数を決定する。図2は、例えば、12ビットのAD変換を実施する際の接続関係を示したものである。ビット長制御スイッチ108により、12ビットの変換に必要な容量素子101がすべてコンパレータ106に接続される。そして、コンパレータ106に接続されない容量素子101はバイパススイッチ111を介して負基準電圧に接続されるように制御される。

0024

また、変換に使用されない容量素子101はビット長制御レジスタ109の値に基づき、基準電圧接続スイッチ制御部105により、スイッチ103を介して正基準電圧に接続される。AD変換動作を実施している間は、ビット長制御スイッチ108及びスイッチ103の内、変換に使用されないスイッチのON/OFFは固定される。例えば、12ビットの変換時には14ビットと13ビットの容量素子101のそれぞれの両端は、それぞれ正基準電圧と負基準電圧に接続される。

0025

次に、実際のAD変換動作について説明する。
クロック生成部112よりクロックが入力され、アナログ入力信号がサンプリングされると、基準電圧接続スイッチ制御部105はシフトレジスタ107の値に従って、最上位ビット(容量素子が大きいものを上位とする)を正基準電圧に接続し、それ以外のビットは負基準電圧に接続されるように基準電圧接続スイッチ制御部105とスイッチ103によって制御される。

0026

このとき、最上位ビットとして制御される容量素子101を決めるのはビット長制御レジスタ109であり、所望のビット長に対応した最上位の容量から正基準電圧に接続されるようにシフトレジスタ107の開始点が制御される。シフトレジスタ107の開始点と指定されたビットの初期値は1とされ、残りのビットは0とすることで、前述のような最上ビットのみ正基準電圧へ接続することが可能である。

0027

次に、コンパレータ106はクロック生成部112によって発生されたコンパレータクロックにより定められるタイミングでコンパレータ106の入力電圧正負を判定してシフトレジスタ107へ出力する。シフトレジスタ107はコンパレータ106の出力結果を最上位ビットの判定結果として格納する。例えば、コンパレータ106の出力が正判定であった場合は1とし、負判定であれば0として書き換え、同時に次のビットを0から1へ書き換える。

0028

これにより、次のビットに対応する容量素子101が正基準電圧に接続される。このサンプリングから各ビットの判定の一連手続きを最下位ビットまで続けることで、サンプリングされたアナログ入力信号に対してすべてのビット判定が実施され、その結果を出力することでAD変換動作が実現される。

0029

次に、図3のタイムチャートを参照して、逐次比較AD変換器の変換動作について説明する。以下では、主に、バイパススイッチ111及びスイッチ103の制御ついて説明する。

0030

サンプリングクロックがHiのとき、容量素子101に接続されたスイッチ103がONとなり、入力電圧が電荷として容量素子101にチャージされる。サンプリングクロックがLoとなると容量素子101に電荷が保存されて判定期間移行する。シフトレジスタ107の遷移に伴い、各々の容量素子101の正負基準電圧への接続が変化することで容量素子101の充放電が発生する。

0031

これに伴い、基準電圧端子から電荷を引き抜く動作が発生し、基準電圧源102の応答遅延により電圧降下が発生する。電圧降下が発生すると基準電圧源102はもとの電圧値へ戻すために電流を基準電圧端子に流し込むが、その回復期間は基準電圧源102の帯域に依存する。

0032

従って、逐次比較AD変換器の変換レートが早い場合、すなわち、シフトレジスタ107の遷移からコンパレータ106の判定までの期間が短い場合は、基準電圧源102の回復期間が次のコンパレータ106の判定までに間に合わない。この結果、コンパレータ106が誤った判定を行い分解能の劣化を生じる。

0033

このような課題に対し、基準電圧源102の帯域を増すことによる対策も考えられるが、その場合、基準電圧源102の安定性確保が難しくなるという課題や基準電圧源102の消費電流が増大するという課題がある。

0034

その他の対策方法として、基準電圧源102と接地間にデカップリング容量を挿入し、電荷をデカップリング容量から供給することで、電圧降下量自体を抑制する方法がある。これによれば消費電流の増大することなく、基準電圧の安定化を図れる。しかし、この方法だと、デカップリング容量の追加による面積の増大を招くという課題がある。

0035

そこで、実施例1では、デカップリング容量の面積が増大することを抑制するために、コンパレータ106の入力端子から切り離されている容量素子101をデカップリング容量として利用する手段を提供する。具体的には、必要な分解能設定においてOFFとなったビット長制御スイッチ108に対して、それ以外のスイッチ103とバイパススイッチ111を全てONとする。これにより、コンパレータ106の入力端子に接続されていない容量素子101の片側は全て接地に接続される(図2参照)。この状態において、容量素子101の反対側を基準電圧端子へ接続することで、容量素子101は基準電圧端子と接地間に挿入されたデカップリング容量として機能する。

0036

また、実施例1において、正基準電圧と負基準電圧は逆でも良い、すなわち、バイパススイッチ111は正基準電圧側に接続されてもよく、その際は、容量素子101と負基準電圧を接続しているスイッチ103をONにしておくことで、同様にデカップリング容量としての機能を果たすものである。

0037

ここで、基準電圧の降下に対する必要な抑制量は容量素子101の冗長性に依存する。図4を参照して、容量素子101の冗長性に関して説明する。尚、図4では簡単のため、最上位ビットのみ冗長性を有する場合について説明している。

0038

一般的に、容量素子101の隣り合う容量比率は2倍とすることが多いが、隣り合う容量比率を2倍以下とすることで、容量素子101に冗長性が発生する。ここでいう冗長性とは、あるアナログ入力電圧に対して、それに対応する変換出力のデジタルコードが2点以上存在するということである。一般的な逐次比較AD変換器においては、上位ビットから順番に判定を進めるが、前述の基準電圧の降下によってたとえば本来1と判定されるべきビットが0と判定される場合がある。

0039

その際、冗長性が存在しない場合は判定を誤ったビットの下位ビットがどのような値をとってもその入力電圧を表現することはできない。しかし、冗長性が存在する場合は下位ビットによって入力電圧を表現することが可能であり、基準電圧の誤差による誤判定を免れることが可能となる。

0040

実施例1においては、ビット長制御に伴い、基準電圧源102の出力に負荷として接続されるデカップリング容量の総和が変動するため、基準電圧源102の安定性を確保する必要がある。

0041

図5はデカップリング容量の変動によって安定性が変化しないように構成された基準電圧源102の一例を示したものである。
図5に示される基準電圧源102は、基準電流源501とMOSFET502、503、504、505、506とオペアンプ507と基準電圧源508により構成されている。MOSFET502のドレイン端子ゲート端子は基準電流源501に接続され、そのゲート端子はMOSFET503、504のゲート端子に接続されておりカレントミラー回路を形成する。

0042

また、MOSFET505のソース端子はMOSFET503のドレイン端子に接続され、ソースフォロア回路を形成する。また、MOSFET505のソース端子はさらにオペアンプ507の反転入力端子に接続されフィードバック回路509を形成し、MOSFET506のソース端子を基準電圧源102の出力とする。

0043

オペアンプ507の非反転入力端子には基準電圧源508が接続される。また、MOSFET506のソース端子はMOSFET504のドレイン端子に接続され、出力ソースフォロア回路510を形成する。基準電流源501および基準電圧源508は一般的なバンドギャップリファレンス回路を用いることが可能である。また、このときMOSFET503とMOSFET504のゲート長を等しく、またゲート幅の比を1:N(Nは正の実数)としたとき、MOSFET505とMOSFET506のゲート長は等しくされ、ゲート幅の比をMOSFET505と506の比と同じく1:Nにする。

0044

すると、MOSFET505のゲート電圧(Vg1)に対するソース電圧(Vs1)の値(Vgs1)と、MOSFET506のゲート電圧(Vg2)に対するソース電圧(Vs2)の値(Vgs2)は等しくなる。ここでVgs1=Vg1−Vs2、Vgs2=Vg2−Vs2である。Vg1とVg2は同じノードの電圧であるため等しく、前述の理由によってVgs1=Vgs2であるため、Vs1=Vs2が成り立つ。

0045

また、オペアンプ507とMOSFET505により形成されるフィードバック回路の効果により、基準電圧源508の出力する電圧値(Vr)とVs1を等しくする。したがって、Vs2=Vs1=Vrが成り立つ。この時、基準電圧源102の帯域はNの値によって調整することが可能である。

0046

上記構成により、逐次比較型ADCのビット長制御によって基準電圧源102の出力に接続される容量値が変化したとき、フィードバック回路509の構成には影響を与えない。このため、安定性が劣化することはなく、同じ基準電圧を出力することが可能である。

0047

図6はデカップリング容量の変動に対して、安定性を維持するために構成された基準電圧源102の別の一例を示したものである。
図6の基準電圧源102は、基準電圧源601、オペアンプ602、MOSFET603、可変抵抗604、可変容量605、電流源606、基準電圧源制御レジスタ607、エンコーダ608及び外部制御装置609により構成される。

0048

上記構成において、オペアンプ602、MOSFET603、電流源606はフィードバック回路を構成しており、可変抵抗604と可変容量605は位相補償回路を形成している。

0049

ここで、基準電圧源102の出力はMOSFET603のドレイン端子であり、負荷容量の変化によってフィードバック回路の安定性が変化する。そこで、上記構成においては逐次比較型AD変換器のビット長に応じて変化する負荷用容量に応じて、最適な位相補償容量値及び抵抗値をあらかじめエンコーダ回路608に格納しておく。そして、基準電圧源制御レジスタ607の値を書き換えることにより、可変抵抗604及び可変容量605の値を変更する。

0050

図7を参照して、実施例2の逐次比較AD変換器の構成について説明する。
実施例2においては、容量素子101にはスイッチ103とは異なるバイパススイッチ712を備える。バイパススイッチ712の両端はそれぞれ容量素子101と正基準電圧端子へ接続されている。また、バイパススイッチ712はデカップリング容量値制御レジスタ110に接続されてON/OFFを制御される。その他の構成は、図1に示す実施例1の逐次比較AD変換器の構成とほぼ同じなのでその詳細な説明は省略する。

0051

次に、実施例2の逐次比較AD変換器の動作について説明する。
一般的に、正負基準電圧へ接続するためのスイッチ103はON時の抵抗が低い方が過渡応答が速くなる。このため、変換レートを早くしたいときはスイッチ103に使用されるMOSFETのゲート幅を大きくする。

0052

一方、MOSFETのサイズが大きくなるため、MOSFETのゲート寄生容量が増大し、AD変換動作中に頻発するスイッチ切り替え時の充放電電力が増加するという課題が発生する。

0053

従って、AD変換動作に必要な電力を削減するためには必要な動作レートに対して最低限のスイッチサイズにしておくことが望ましい。一方、同じ容量素子101をデカップリング容量として使用する場合は、スイッチ103は変換動作中常にONである。このため、充放電電力については問題にならず、可能な限り低抵抗であることが望ましい。

0054

このように容量素子101をサンプリング容量として使用する際のスイッチサイズ最適値とデカップリング容量として使用する際のスイッチサイズ最適値に対しては異なる要求がある。

0055

そこで、実施例2においては、容量素子101をデカップリング容量として用いる際は、AD変換動作時の正負基準電圧へ接続を切り替えるために使用するスイッチ103とは独立にバイパススイッチ712を使用する。これによって、それぞれ独立にスイッチサイズを最適化することが可能となる。この結果、消費電力の低減を満たしつつ、バイパスコンデンサとして必要な帯域を確保することできる。

0056

図8を参照して、実施例3の逐次比較AD変換器の構成について説明する。
実施例3は、実施例1で説明した逐次比較型AD変換器の構造に加えて容量素子を外部電源への接続を切り替え可能な電源バイパススイッチ812とバイパススイッチ812を制御するデカップリング容量値制御レジスタ110を有する。その他の構成は、図1に示す実施例1の逐次比較AD変換器の構成とほぼ同じなのでその詳細な説明は省略する。

0057

実施例1にて説明したように、逐次比較型AD変換器はシフトレジスタ107の遷移に伴う容量素子101の接続切り替え時に基準電圧源102の出力ノード電位を降下させる。そこに対して、基準電圧源102は電荷を供給することで、元の電圧値を保持しようと動作する。一方、そこで供給される電荷は基準電圧源102へ電流を供給する外部電源から供給される。

0058

一般的に、外部電源はAD変換器回路実装されたICチップの外へボンディングワイヤ等を介して接続されているため、インダクタンス成分を有する。AD変換器の動作に伴い、外部電源から電流を引き抜く際、ボンディングワイヤに電流が流れることで、電源回路リンギングが発生する。特に、逐次比較型AD変換器が高速に動作する際は、これにより同じ電源が接続される他の回路動作に悪影響を及ぼすことが課題となる。

実施例

0059

そこで、実施例3では逐次比較型AD変換器において、上位ビットの使用されていない容量を基準電圧源102の電源のデカップリング容量として使用する手段を提供する。これにより、AD変換内部での動作により引き起こされる基準電圧源102の電源変動を抑制することができる。

0060

101容量素子
102基準電圧源
103 スイッチ
104サンプリングスイッチ制御部
105基準電圧接続スイッチ制御部
106コンパレータ
107シフトレジスタ
108ビット長制御スイッチ
109 ビット長制御レジスタ
110デカップリング容量値制御レジスタ
111バイパススイッチ
112クロック生成部
712 バイパススイッチ
812 電源バイパススイッチ

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