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技術 トレンチMOS型半導体装置

出願人 富士電機株式会社
発明者 熊田恵志郎
出願日 2019年10月24日 (1年2ヶ月経過) 出願番号 2019-193587
公開日 2020年2月27日 (10ヶ月経過) 公開番号 2020-031224
状態 未登録
技術分野 縦型MOSトランジスタ
主要キーワード マスキング期間 蓄積密度 コレクターエミッタ間電圧 熱拡散温度 集合体構造 電流増加率 千鳥足状 メイン電流
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図面 (12)

課題

オン電圧を大きくすることなく、過電流保護回路誤動作を防ぐと共に、短絡耐量を抑えることができ、スイッチング損失をより低減する。

解決手段

トレンチゲート型のIGBTであって、メインIGBT21に並列接続されるセンスIGBT22を内蔵し、センスIGBT部22のみ、並列ストライプ状トレンチ5間の半導体基板全面にp型チャネル領域3aを備えたトレンチゲートIGBT。これにより、センスIGBT22のMOSゲートの容量を、メインIGBT21のMOSゲートの容量よりも小さくする。

概要

背景

電力MOS型半導体装置は、半導体基板縦方向(厚さ方向)に主電流を流すために両面に設けられる主電極と、一面側に主電流をオンオフ制御するためのゲート電極とを備える。絶縁ゲート型バイポーラトランジスタ(以下、IGBT略記する)やMOS型電界効果型トランジスタMOSFET)がその代表的なデバイスである。このIGBTなどの電力用MOS型半導体装置は、半導体基板内にそれぞれがIGBTの層構成を備える多数のユニットセルを両面の主電極で並列接続させたユニットセル集合体構造を有している。

このようなIGBTを搭載したインバータ装置は、短絡の発生に備えて、その短絡による過電流を直ちに検出し電源遮断する保護機能を備えるが、これとは別に、図9に示すように、IGBT20自体にも、外部回路として組み込まれた過電流保護回路30によって過電流が検出された場合に、電流を抑制しまたは遮断してIGBTを保護するものがある。

このような過電流保護回路と組み合わせられるIGBTとして、メインIGBTに並列接続されたセンスIGBTを内蔵するものがある。このセンスIGBTのゲート閾値電圧をメインIGBTのゲート閾値電圧より高くすることにより、メインIGBTのターンオンをセンスIGBTのターンオンより遅らせて、メインIGBTを過電流から保護する構成のトレンチゲート型IGBTが知られている(特許文献1、段落[0031]〜[0032]等)。

主セルセンスセルとの間の相互干渉を低減して検出制度を高めることが記載されている。センスセル部のゲート容量を低減して、ターンオン時に電流検出抵抗センス抵抗)に発生するスパイク電圧を小さくすることにより、保護回路誤動作を防ぐ記述公開されている(特許文献2、要約、段落[0019]等)。

高速スイッチング特性を悪化させずに、オン電圧の上昇を抑制し、遮断可能電流の向上をはかることのできるトレンチ型MOS型半導体装置について公開されている(特許文献3、段落[0015]等)。

センス抵抗の電圧計測することで、センスIGBTを流れる電流(センス電流)を検出する際に、スイッチング時のセンスIGBTとメインIGBTとのセンス電流比が、定常動作時電流比と異なることに起因する問題について記載されている。帰還容量との関係についての記載もある(特許文献4、段落[0002]、[0005]等)。フローティング領域を挟む並列トレンチポリシリコンエミッタ電極に接続することで、コレクタエミッタ間の印加電圧が低い場合にミラー容量(帰還容量)を小さくしたIGBTについての記述がある。非フローティング構造とするために並列トレンチに挟まれたp型チャネル領域市松模様のような千鳥足状に配置すると、p型チャネル領域を均等に分散配置し、電界分布も均等として素子耐圧の低下を防ぐことができる。さらに並列トレンチの間隔を狭くすることにより、ミラー容量を低減することができるという記載もある(特許文献5、段落[0008]、[0010〜0015]等)(特許文献6、[段落0013])。

さらに、IGBTのオン電圧を一層低減させるために、IEGT(Injection
Enhanced Gate Transistor)がある。IEGTは、ドリフト層におけるエミッタ側でのホール蓄積密度を高めてオン電圧を低減するIE効果(Injection Enhancement効果)を有するトレンチMOSゲート構造を備えたIGBTである(例えば、特許文献7)。IEGTの具体的な例は、例えば、図10に示すように、IE効果を奏するために、エミッタ電極107に対して、絶縁膜108で隔てられ主面に平行な方向ではトレンチ104で電気的に絶縁され主電流の流れないフローティング領域102−2を設けた構造のトレンチゲート型IGBTがある。このIEGT300はトレンチゲート型IGBTのオン電圧をさらに低減するための構造として知られている。

また、この図10のIEGT300では、電気的に絶縁され電位的に浮遊状態のフローティング領域102−2を有しているので、オン時にドリフト層101に注入キャリア正孔)が蓄積され易くなり、オン電圧は低減されるが、一方で、ゲート電極10とコレクタ電極109間の容量が大きくなり、スイッチング損失が増加する。このようにIEGT300ではオン電圧とスイッチング損失とはトレードオフ関係にある。しかも、フローティング領域102−2が設けられていると、トレンチ104底部への電界集中が大きくなりやすいので、高耐圧が難しいという問題もある。

概要

オン電圧を大きくすることなく、過電流保護回路の誤動作を防ぐと共に、短絡耐量を抑えることができ、スイッチング損失をより低減する。トレンチゲート型のIGBTであって、メインIGBT21に並列接続されるセンスIGBT22を内蔵し、センスIGBT部22のみ、並列ストライプ状トレンチ5間の半導体基板全面にp型チャネル領域3aを備えたトレンチゲートIGBT。これにより、センスIGBT22のMOSゲートの容量を、メインIGBT21のMOSゲートの容量よりも小さくする。

目的

本発明は以上説明した点を考慮してなされたものであり、本発明の目的は、オン電圧を大きくすることなく、過電流保護回路の誤動作を防ぐと共に、短絡耐量を抑えることができ、スイッチング損失をより低減することのできるトレンチMOS型半導体装置を提供する

効果

実績

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請求項1

第1導電型半導体基板と、該半導体基板に形成されたメイン半導体素子部と、該メイン半導体素子部に並列接続され、相対的に面積比の小さい電流検出用センス半導体素子部と、を備え、前記メイン半導体素子部は、前記半導体基板の一面側に形成された第2導電型のチャネル領域と、該チャネル領域の表層に設けられる第1導電型のエミッタ領域と、前記半導体基板の一面側に並列ストライプ状の平面パターンを有し、前記半導体基板の一面から該エミッタ領域に接して前記チャネル領域の下層の前記半導体基板に達する深さのトレンチと、該トレンチの内面絶縁膜を介して充填される導電体と、該導電体上を覆う層間絶縁膜と、該層間絶縁膜と前記エミッタ領域の表面に共通に接触するエミッタ電極と、を備え、前記センス半導体素子部は、前記半導体基板の一面側に形成された第2導電型の第2のチャネル領域と、該チャネル領域の表層に設けられる第1導電型のエミッタ領域と、前記半導体基板の一面側に並列ストライプ状の平面パターンを有し、前記半導体基板の一面から該エミッタ領域に接して前記チャネル領域の下層の前記半導体基板に達する深さのトレンチと、該トレンチの内面に絶縁膜を介して充填される導電体と、該導電体上を覆う層間絶縁膜と、該層間絶縁膜と前記エミッタ領域の表面に共通に接触するエミッタ電極と、を備え、前記メイン半導体素子部では、前記並列ストライプ状のトレンチ間の前記半導体基板の表面に、複数の前記エミッタ領域が、前記トレンチの長手方向に所定の間隔で繰り返す構造を有しており、前記電流検出用のセンス半導体素子部では、前記並列ストライプ状のトレンチ間の前記半導体基板に前記第2のチャネル領域を有し、該第2のチャネル領域を挟んで複数の前記エミッタ領域が前記トレンチの長手方向に所定の間隔で繰り返す構造を有しており、前記メイン半導体素子部と前記センス半導体素子部とは、前記エミッタ領域の前記トレンチの長手方向に繰り返す前記間隔および該エミッタ領域の平面形状が同じであって、且つ、前記メイン半導体素子部と前記センス半導体素子部とは、前記トレンチの長手方向における前記並列ストライプ状のトレンチ間の表面パターン差異を有し、該表面パターンの差異として、前記メイン半導体素子部の表面パターンでは第1導電型の領域が配置されるところに、前記センス半導体素子部では、該第1導電型の領域が配置されるよりもオン電圧が高くなる前記第2のチャネル領域が配置されていて、前記センス半導体素子部では、前記第2のチャネル領域が前記トレンチの長手方向における前記並列ストライプ状のトレンチ間にわたって設けられていて、前記センス半導体素子部の帰還容量が前記メイン半導体素子部の帰還容量よりも小さいことを特徴とするトレンチMOS型半導体装置

請求項2

前記メイン半導体素子部と前記センス半導体素子部の活性領域面積比が100〜10000であることを特徴とする請求項1に記載のトレンチMOS型半導体装置。

請求項3

前記メイン半導体素子部と前記センス半導体素子部とは、前記トレンチの幅方向では、該トレンチを挟んで前記エミッタ領域が該トレンチの長手方向にずれて分散配置されていることを特徴とする請求項1または2に記載のトレンチMOS型半導体装置。

請求項4

前記センス半導体素子部領域を取り囲むように、前記メイン半導体素子部のエミッタ電極に接続される第2導電型ウェル領域と、前記センス半導体素子部のエミッタ電極に接続される第2導電型第2のウェル領域と、を備えることを特徴とする請求項1〜3のいずれか一項に記載のトレンチMOS型半導体装置。

請求項5

前記メイン半導体素子部と前記センス半導体素子部が離間する離間部を有し、該離間部の前記半導体基板の一面側は前記半導体基板が露出することを特徴とする請求項1〜4のいずれか一項に記載のトレンチMOS型半導体装置。

請求項6

前記離間部の長さが25μm以上30μm以下であることを特徴とする請求項5に記載の半導体装置

請求項7

トレンチMOS型半導体装置が絶縁ゲートバイポーラトランジスタまたは電界効果型トランジスタであることを特徴とする請求項1〜6のいずれか一項に記載のトレンチMOS型半導体装置。

技術分野

0001

本発明は、インバータなどの電力変換装置に搭載されるトレンチMOS型半導体装置に関する。

背景技術

0002

電力MOS型半導体装置は、半導体基板縦方向(厚さ方向)に主電流を流すために両面に設けられる主電極と、一面側に主電流をオンオフ制御するためのゲート電極とを備える。絶縁ゲート型バイポーラトランジスタ(以下、IGBT略記する)やMOS型電界効果型トランジスタMOSFET)がその代表的なデバイスである。このIGBTなどの電力用MOS型半導体装置は、半導体基板内にそれぞれがIGBTの層構成を備える多数のユニットセルを両面の主電極で並列接続させたユニットセル集合体構造を有している。

0003

このようなIGBTを搭載したインバータ装置は、短絡の発生に備えて、その短絡による過電流を直ちに検出し電源遮断する保護機能を備えるが、これとは別に、図9に示すように、IGBT20自体にも、外部回路として組み込まれた過電流保護回路30によって過電流が検出された場合に、電流を抑制しまたは遮断してIGBTを保護するものがある。

0004

このような過電流保護回路と組み合わせられるIGBTとして、メインIGBTに並列接続されたセンスIGBTを内蔵するものがある。このセンスIGBTのゲート閾値電圧をメインIGBTのゲート閾値電圧より高くすることにより、メインIGBTのターンオンをセンスIGBTのターンオンより遅らせて、メインIGBTを過電流から保護する構成のトレンチゲート型IGBTが知られている(特許文献1、段落[0031]〜[0032]等)。

0005

主セルセンスセルとの間の相互干渉を低減して検出制度を高めることが記載されている。センスセル部のゲート容量を低減して、ターンオン時に電流検出抵抗センス抵抗)に発生するスパイク電圧を小さくすることにより、保護回路誤動作を防ぐ記述公開されている(特許文献2、要約、段落[0019]等)。

0006

高速スイッチング特性を悪化させずに、オン電圧の上昇を抑制し、遮断可能電流の向上をはかることのできるトレンチ型MOS型半導体装置について公開されている(特許文献3、段落[0015]等)。

0007

センス抵抗の電圧計測することで、センスIGBTを流れる電流(センス電流)を検出する際に、スイッチング時のセンスIGBTとメインIGBTとのセンス電流比が、定常動作時電流比と異なることに起因する問題について記載されている。帰還容量との関係についての記載もある(特許文献4、段落[0002]、[0005]等)。フローティング領域を挟む並列トレンチポリシリコンエミッタ電極に接続することで、コレクタエミッタ間の印加電圧が低い場合にミラー容量(帰還容量)を小さくしたIGBTについての記述がある。非フローティング構造とするために並列トレンチに挟まれたp型チャネル領域市松模様のような千鳥足状に配置すると、p型チャネル領域を均等に分散配置し、電界分布も均等として素子耐圧の低下を防ぐことができる。さらに並列トレンチの間隔を狭くすることにより、ミラー容量を低減することができるという記載もある(特許文献5、段落[0008]、[0010〜0015]等)(特許文献6、[段落0013])。

0008

さらに、IGBTのオン電圧を一層低減させるために、IEGT(Injection
Enhanced Gate Transistor)がある。IEGTは、ドリフト層におけるエミッタ側でのホール蓄積密度を高めてオン電圧を低減するIE効果(Injection Enhancement効果)を有するトレンチMOSゲート構造を備えたIGBTである(例えば、特許文献7)。IEGTの具体的な例は、例えば、図10に示すように、IE効果を奏するために、エミッタ電極107に対して、絶縁膜108で隔てられ主面に平行な方向ではトレンチ104で電気的に絶縁され主電流の流れないフローティング領域102−2を設けた構造のトレンチゲート型IGBTがある。このIEGT300はトレンチゲート型IGBTのオン電圧をさらに低減するための構造として知られている。

0009

また、この図10のIEGT300では、電気的に絶縁され電位的に浮遊状態のフローティング領域102−2を有しているので、オン時にドリフト層101に注入キャリア正孔)が蓄積され易くなり、オン電圧は低減されるが、一方で、ゲート電極10とコレクタ電極109間の容量が大きくなり、スイッチング損失が増加する。このようにIEGT300ではオン電圧とスイッチング損失とはトレードオフ関係にある。しかも、フローティング領域102−2が設けられていると、トレンチ104底部への電界集中が大きくなりやすいので、高耐圧が難しいという問題もある。

先行技術

0010

特許第3361874号公報
特開平8−8422号公報
特開2007−221012号公報
特開2012−119658号公報
WO2011/111500A1パンフレット
特許第4857566号公報
特開2001−308327号公報

発明が解決しようとする課題

0011

前述の特許文献1、3、4〜6の記載のように、トレンチゲート型IGBTはプレーナゲート型IGBTに比べてチャネル密度を高くすることができ、オン電圧を低くすることができるが、チャネル高密度化とともにゲート容量も増大する。ゲート容量が大きくなると、充放電に要する時間が長くなってスイッチング損失が大きくなるという問題が生じる。

0012

前記図9に示した等価回路から過電流保護回路30を除いたIGBT20の等価回路にセンス抵抗Rs23を追加した等価回路図図7に示す。図7で、並列接続されたメインIGBT21とセンスIGBT22がターンオンすると、その定常オン動作時には、小面積のセンスIGBT22と大面積のメインIGBT21の面積比に対応した小電流のセンス電流Isense(Is)がセンスIGBT22に流れる。さらに、ターンオン時には、センス電流(Is)に加えて、センスIGBT22のゲート電極とエミッタ電極間のゲート容量(Cge)、およびゲート電極とコレクタ電極間の静電容量(Cgc)を介して、過渡的にセンス抵抗Rs23に流れる変位電流Igs(=(Cge+Cgc)×dVg/dt)が、センスIGBT22に流れる。その結果、センス抵抗Rs23には、スイッチング時に定常オン動作時より大きい電圧Vsp=Rs×(Igs+Is)が生じる。

0013

その様子を図8(a)のゲート電極とセンス抵抗に生じる電圧および電流波形図に示す。前述のセンス抵抗Rsに流れる変位電流Igsは、メインIGBTのコレクタ−エミッタ間に流れる主電流に比例する電流ではないにもかかわらず、この変位電流Igsによってセンス抵抗Rsに生じる電圧Vspは無視できないほど大きくなる場合がある。そのため、短絡保護を動作させる電圧の検出レベルを越えることがある。その結果、過電流として誤検出し、短絡電流が流れていないのに、IGBTを遮断させることがあり得る。

0014

この課題に対して、従来は、ターンオン時に変位電流Igsによって過渡的にセンス抵抗に電圧Vspが発生する期間を、過電流保護回路を動作させないマスキング期間としていた。その結果、このマスキング期間と、その後の過電流検出後ゲートにオフ信号送りIGBTを遮断するまでの期間では、IGBTに短絡電流が流れる可能性があるため、その間に破壊しない大きさの短絡耐量をIGBTに確保させる必要がある。しかし、そのような大きさの短絡耐量を確保したIGBTはオン電圧が大きくなり、スイッチング損失が増大することが問題となる。

0015

本発明は以上説明した点を考慮してなされたものであり、本発明の目的は、オン電圧を大きくすることなく、過電流保護回路の誤動作を防ぐと共に、短絡耐量を抑えることができ、スイッチング損失をより低減することのできるトレンチMOS型半導体装置を提供することである。

課題を解決するための手段

0016

本発明は、前記課題を解消してその目的を達成するために、第1導電型の半導体基板と、該半導体基板に形成されたメイン半導体素子部と、該メイン半導体素子部に並列接続され、相対的に面積比の小さい電流検出用センス半導体素子部と、を備え、前記メイン半導体素子部は、前記半導体基板の一面側に形成された第2導電型のチャネル領域と、該チャネル領域の表層に設けられる第1導電型のエミッタ領域と、前記半導体基板の一面側に並列ストライプ状の平面パターンを有し、前記半導体基板の一面から該エミッタ領域に接して前記チャネル領域の下層の前記半導体基板に達する深さのトレンチと、該トレンチの内面に絶縁膜を介して充填される導電体と、該導電体上を覆う層間絶縁膜と、該層間絶縁膜と前記エミッタ領域の表面に共通に接触するエミッタ電極と、を備え、前記センス半導体素子部は、前記半導体基板の一面側に形成された第2導電型の第2のチャネル領域と、該チャネル領域の表層に設けられる第1導電型のエミッタ領域と、前記半導体基板の一面側に並列ストライプ状の平面パターンを有し、前記半導体基板の一面から該エミッタ領域に接して前記チャネル領域の下層の前記半導体基板に達する深さのトレンチと、該トレンチの内面に絶縁膜を介して充填される導電体と、該導電体上を覆う層間絶縁膜と、該層間絶縁膜と前記エミッタ領域の表面に共通に接触するエミッタ電極と、を備え、前記メイン半導体素子部では、前記並列ストライプ状のトレンチ間の前記半導体基板の表面に、複数の前記エミッタ領域が、前記トレンチ間の長手方向に所定の間隔で繰り返す構造を有しており、前記電流検出用のセンス半導体素子部では、前記並列ストライプ状のトレンチ間の前記半導体基板に前記第2のチャネル領域を有し、該第2のチャネル領域を挟んで複数の前記エミッタ領域が前記トレンチの長手方向に所定の間隔で繰り返す構造を有しており、前記メイン半導体素子部と前記センス半導体素子部とは、前記エミッタ領域の前記トレンチの長手方向に繰り返す前記間隔および該エミッタ領域の平面形状が同じであって、且つ、前記メイン半導体素子部と前記センス半導体素子部とは、前記トレンチの長手方向における前記並列ストライプ状のトレンチ間の表面パターン差異を有し、該表面パターンの差異として、前記メイン半導体素子部の表面パターンでは第1導電型の領域が配置されるところに、前記センス半導体素子部では、該第1導電型の領域が配置されるよりもオン電圧が高くなる前記第2のチャネル領域が配置されていて、前記センス半導体素子部では、前記第2のチャネル領域が前記トレンチの長手方向における前記並列ストライプ状のトレンチ間にわたって設けられていて、前記センス半導体素子部の帰還容量が前記メイン半導体素子部の帰還容量よりも小さいことを特徴とするトレンチMOS型半導体装置とする。

0017

0018

0019

0020

0021

0022

0023

発明の効果

0024

本発明によれば、オン電圧を大きくすることなく、過電流保護回路の誤動作を防ぐと共に、短絡耐量を抑えることができ、スイッチング損失をより低減することのできるトレンチMOS型半導体装置を提供することができる。

図面の簡単な説明

0025

本発明の実施例1にかかるセンスIGBTを備えるトレンチ型IGBTにおけるセンスIGBTの活性領域の要部断面図である。
本発明の実施例1にかかるセンスIGBTを備えるトレンチ型IGBTにおけるセンスIGBTの活性領域の要部斜視断面図である。
本発明の実施例1にかかるセンスIGBTを備えるトレンチ型IGBTにおけるセンスIGBTの活性領域の要部平面図(a)と(a)のB1−B2線断面図(b)である。
本発明の実施例1にかかるセンスIGBTを備えるトレンチ型IGBTのチップ全体の平面図(a)と、(a)の破線丸印で示したセンスIGBT部分の拡大平面図である。
本発明の実施例1にかかるセンスIGBTを備えるトレンチ型IGBTにおけるメインIGBTの活性領域の要部断面図である。
本発明の実施例1にかかるセンスIGBTを備えるトレンチ型IGBTにおけるメインIGBTの活性領域の要部平面図(a)と(a)のA1−A2線断面図(b)である。
本発明の実施例1にかかるセンスIGBTを備えるトレンチ型IGBTの等価回路図である。
本発明(b)と従来(a)のセンスIGBTにかかる、オン時のセンス抵抗の電圧と電流のタイミングを含むマスキング期間を示す図である。
過電流保護回路を含むトレンチ型IGBTの等価回路である。
一般的なIEGTの要部断面図である。
本発明の実施例2にかかるトレンチ型IGBTのセンスIGBTとメインIGBTとの分離間隔部分を示す部分拡大断面図である。

0026

以下、過電流保護回路と組み合わせて使用される本発明のトレンチMOS型半導体装置にかかる実施例について、図面を参照して詳細に説明する。本明細書および添付図面においては、nまたはpを記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、nやpに付す+および−は、それぞれ相対的に不純物濃度が高いまたは低いことを意味する。なお、以下の実施例の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。また、実施例で説明される添付図面は、見易くまたは理解し易くするために正確なスケール、寸法比で描かれていない。本発明はその要旨を超えない限り、以下に説明する実施例の記載に限定されるものではない。

0027

過電流保護回路30と組み合わせて使用される本発明にかかるIGBT20の等価回路を図9に示す。この図9中のIGBT20は、メインIGBT21と、メインIGBT21に並列接続される電流検出用のセンスIGBT22とが同一の半導体基板内に形成されている。センスIGBT22に流れるセンス電流Isense(Is)は、メインIGBT21に流れるメイン電流Imein(Im)に対して、センスIGBT22の活性領域面積/メインIGBT21の活性領域面積比に応じた微小な電流となる。ここでいう活性領域は、IGBTの半導体基板チップの中央部にあって、耐圧の信頼性を確保するチップ周辺エッジ領域に囲まれた主電流の流れる領域である。さらに、メインおよびセンスIGBTのターンオン時には、このセンス電流Isに加えて、ゲート容量Cgeと、ゲート電極とコレクタ電極間の静電容量(Cgc)を介して、過渡的にセンス抵抗23(Rs)に流れる変位電流(充電電流)Igs(Igs=(Cge+Cgc)×dVg/dt、dVg/dtはゲート電圧上昇率)が、センスIGBT22に流れる。

0028

負荷短絡などで発生する短絡電流や過電流が前述のIGBT20に流れると、過電流保護回路30を構成する電流検出用の検出抵抗(センス抵抗23、Rs)の両端に発生する電圧Vsが、適宜設定された所定の電圧値を超える。すると、電圧VsがMOSFET25のゲート閾値電圧以上となってMOSFET25導通させる。これにより、MOSFET25の電圧は低下する。さらに、MOSFET25に直列接続されたツェナーダイオード24のツェナー電圧によって、ゲート電圧VGはIGBTのゲート閾値電圧以下に制限される。これにより、メインIGBT21に流れる過電流を遮断する。

0029

通常、前記過電流の大きさは、例えば定格電流の2〜3倍程度の電流値に設定される。また、前記過電流保護回路30と組み合わされるIGBT20のメインIGBT21およびセンスIGBT22の活性領域面積の比率は、例えば数百〜一万:1である。このような活性領域面積比を有するので、メインIGBT21に比べて、はるかに小さいセンスIGBT22に流れる微小電流で検出抵抗(センス抵抗23、Rs)に発生させる。この電圧Vsを検出することにより、メインIGBT21に流れる電流値を間接的に計測し、前述のように過電流保護機能を動作させてメインIGBTを保護することができる。

0030

一方、前記IGBTなどのパワーデバイスは、保護回路機能による遮断が終了するまでの間(例えば、10〜20μsec時間)は少なくとも破壊しない程度以上の短絡耐量を確保する必要がある。さらに、低オン電圧や高速スイッチング特性などの一般的な電気特性も要求される。ところが、トレンチゲート型のIGBTやIEGTでは、低オン電圧にするためにトレンチ構造高密度化すればするほど、ゲート−エミッタ間容量を構成する面積が増大しゲート容量が大きくなる。このゲート容量の増加が、スイッチング損失増加につながる。

0031

また、前記IE効果をよりいっそう促進させようとすると、フローティング領域102−2の面積がトレンチMOSゲート領域110の面積より相対的に大きくなる。そうすると、ゲート−エミッタ間容量が小さくなり、ゲート容量はほとんどゲート−コレクタ間容量(帰還容量またはミラー容量)となり、ターンオン損失の増大を招くことになる。トレンチゲート型IGBTのスイッチング時には、それぞれゲート−エミッタ間およびゲート−コレクタ間容量に充放電する必要があるので、ゲート容量が大きくなると充放電時間が増加してスイッチング時間が増加するからである。このミラー容量は、通常のトレンチゲート型IGBTがターンオンする際には、ゲート電圧を上げていくと、まず、ゲート−エミッタ間容量が充電され、次にゲート−コレクタ間容量(ミラー容量)が充電されるミラー期間を有するという関係がある。

0032

また、パワーデバイスのトータル発生損失は、オン電圧で決まる定常損失オンオフ動作時に発生するスイッチング損失との和であるので、トータルの発生損失の低減には、オン電圧と共にスイッチング損失の低減、すなわちゲート容量も低減することも重要である。

0033

この問題を考慮して、本発明にかかるトレンチゲート型IGBTでは、メインIGBT21として、前述のフローティング領域を有さない図5図6に示すような活性領域に島状のユニットセル15を備えるトレンチゲート型IGBT200を用いる。このトレンチゲート型IGBT200は、図6の平面図に示すように、主電流の流れる活性領域表面ストライプ状平面パターンを有する並列トレンチ5を有する。この並列トレンチ5間に挟まれた半導体基板(n-型ドリフト層1)に、島状に分割されたIGBTのユニットセル15が所定の間隔をおいて繰り返し配置される構造を有する。しかも、このユニットセル15は活性領域全体では並列トレンチ5を挟んで対角上に配置される市松模様状平面配置にされる。

0034

図6(b)は、図6(a)のA1−A2線断面図である。なお、図6(a)では、図6(b)に記載しているエミッタ電極9aと層間絶縁膜8の記載を省略している。また、図6(b)は、半導体基板の表面側のみを記載し、半導体基板の裏面側に形成されるコレクタ層あるいはコレクタ電極は省略している。この並列トレンチ5間で、複数のユニットセル15間に露出するn-型ドリフト層1は、直上の表面を覆う層間絶縁膜8を有する。さらに、並列トレンチ5に沿った方向では、ユニットセル15間に露出するn-ドリフト層は、その前後でユニットセル15のp型チャネル領域3aに隣接している。これにより、複数のユニットセル15間に露出するn-ドリフト層は、前述のIEGTのような電気的にフローティングの領域とはならない。このような構造により得られる特徴は、複数のユニットセル15間に露出するn-型ドリフト層1の電位を、p型チャネル領域3aに追従できるようにしたことである。このことにより、フローティング構造に起因するIGBTのタ−ンオン時における急激な電流増加率を、ゲート抵抗によって容易に抑制し制御できるようになる。

0035

また、並列トレンチ5で挟まれるn-型ドリフト層1を複数のp型チャネル領域3aで分割している。そして、並列トレンチ5で狭く挟まれたp型チャネル領域3aを含むユニットセル15の表面においてのみ、図2に示すように層間絶縁膜に開口部14を設けて、エミッタ電極とコンタクトさせる構造を有する。このため、トレンチゲート型IGBT200のオン電圧を低く維持しつつ、スイッチング損失も低くし、インバータ等の実機で発生するトータルの電気的損失を低減することができる。

0036

また、ユニットセル15が活性領域内に均等に分散配置されているので、オフ時の電界分布も均等になり、前記図10に示すIEGTよりは耐圧の低下を防ぐことができる。加えてゲート電極7がn+型エミッタ領域4に面している領域が相対的に小さくなるため、ゲート−エミッタ間容量が低減できる。さらに、間隔の狭いトレンチゲート構造を適切に配置することで、トレンチゲート底部への電界集中を緩和し高い耐圧を得ることができる。

0037

また、並列トレンチ5の間に挟まれたn-型ドリフト層1の幅を狭めることで、n-型ドリフト層1が、数ボルト程度の印加電圧で容易に空乏化できるようになる。このことで、オフ状態におけるドリフト層中のエミッタ側の電界分布の均等化が可能になるだけでなく、ゲート−コレクタ間の容量(ミラー容量)が低減できる。

0038

なお、センスIGBTにおいてp型チャネル領域3aを全面に設けると、IE(Injection Enhancement)効果が小さくなり、センスIGBTのみオン電圧が上昇してしまう可能性が考えられる。しかしながら、センスIGBTはメインIGBTの数百〜数千分の一の面積比に過ぎないので、実質的な影響はない。

0039

次に、ターンオン時のメインIGBTとセンスIGBTの動作について説明する。図5は、本発明のセンスIGBTを備えるトレンチ型IGBTにおけるメインIGBTの活性領域の要部断面図である。ターンオン時にコレクターエミッタ間電圧が低下して低くなった時、メインIGBT21の空乏層の先端の等電位面11は、並列トレンチ5に挟まれて複数のユニットセル15の間に露出するn-型ドリフト層1のところで、深く切れ込む凹凸を有する形状となる。この等電位面11の凹凸の深さが深くなることで、等電位面11の面積が増大する。このため、ゲート−コレクタ間容量Cgcが大きくなる。ゲート−コレクタ間容量Cgcが大きくなると、ゲート電極の充放電時間が増加してミラー期間が増加する。従って、従来のように、メインIGBTとセンスIGBTとが同じ表面パターンのユニットセルであると、センス抵抗23(Rs)に流れる電流が充電電流として重畳され、センス抵抗の電圧Vspが、Vsp=Rs×(Igs+Is)となって増大する。そのため、マスキング期間を設けないと、誤動作のおそれが増大することが問題となる。マスキング期間を設けると、誤動作を防ぐことはできるが、マスキング期間が長くなることが問題となる。しかし、マスキング期間は過電流保護機能が働かない期間なので、短い方が好ましい。

0040

そこで、過電流保護回路と組み合わせる本発明のトレンチMOS型半導体装置の実施例にかかるIGBT50(図4)では、以下の構成とする。図4は、本発明の実施例1にかかるセンスIGBTを備えるトレンチ型IGBTのチップ全体の平面図(a)と、(a)の破線丸印で示したセンスIGBT部分の拡大平面図である。すなわち、本発明にかかるIGBT50チップ中で、メインIGBT21とセンスIGBT22の配置の一例を示す平面図である。メインIGBT21としては、前述と同様に図5図6に示すトレンチゲート型IGBT200を用いるが、センスIGBT22としては、図1図3に示すIGBT100を用いる。このようなIGBT50の構成とすることにより、メインIGBTとセンスIGBTとで、表面パターンが異なるIGBT50にされていることが特徴である。メインIGBT21とセンスIGBT22の活性領域面積の比率はおおよそ数百〜1万:1である。

0041

センスIGBT22として用いる前記図1に示すIGBT100は、高抵抗率n型半導体基板からなるn-型ドリフト層1の一方の主面(図1の下側の面)に高濃度のp型コレクタ層2とn+フィールドストップ層1a(図1)を有する。さらに、n-型ドリフト層1の他方の主面(図1の上側の面)に、n+型エミッタ領域4を有するp型チャネル領域3aおよびn+型エミッタ領域4を有さないp型チャネル領域3aを備える。

0042

センスIGBT22で、n+型エミッタ領域4を有するp型チャネル領域3aと、n+型エミッタ領域4を有さないp型チャネル領域3aは、同じ形成条件一括して活性領域の全面に形成された領域である。同じ形成条件とは、p型チャネル領域3aのp型ドーパントイオン注入ドーズ量や加速電圧、またはp型ドーパントの熱拡散温度や時間等を同じとすることである。センスIGBT22は、この点において前記図5の構造を有するメインIGBT21と異なる。センスIGBT22のその他の層構造はメインIGBTと同じであってよい。つまり、センスIGBT22の並列トレンチ5間の全面に設けられたp型チャネル領域3aの表面層図3に示す平面配置で、n+型エミッタ領域4が形成される。このn+型エミッタ領域4の平面配置はメインIGBTと同じである。

0043

また、並列トレンチ5はn+型エミッタ領域4の表面からp型チャネル領域3aを貫通してn-型ドリフト層1に達する深さに形成される。この並列トレンチ5内にはゲート絶縁膜6を介して導電性ポリシリコンからなるゲート電極7が充填されている。このゲート電極7は図示しないゲート配線によりチップ表面上のゲートパッド(図示せず)に接続される。

0044

このゲート電極7の直上部には同図(b)に示すように層間絶縁膜8が形成され、さらにその上部を被覆するエミッタ電極9bとの絶縁を確保している。また、このエミッタ電極9bはn+型エミッタ領域4表面とp型チャネル領域3a表面とに共通に接触する。ただし、ユニットセル15にエミッタ電極9が接触する表面にはp+コンタクト領域12を設けることが好ましい。さらに、このエミッタ電極9bの上部にパッシベーション膜としての窒化膜、アモルファスシリコン膜またはポリイミド膜などが形成されるが、この図では省略されている。また、p型コレクタ層2側の表面(裏面)にはコレクタ電極10が被覆される。

0045

次に、本発明のメインIGBTとセンスIGBTについて、上記で説明していない動作について説明する。図1に示すIGBT100の構造からなるセンスIGBT22のエミッタ電極9bは、通常アース接地する。エミッタ電極9bよりも高い電圧をコレクタ電極10に印加した状態で、ゲート電極7−エミッタ電極9b間に、ゲート駆動回路(図示せず)よりゲート抵抗を介して閾値より高い電圧を印加する。すると、センスIGBT22はオン状態となり、閾値より低い電圧ではオフ状態となる。このようにIGBT100のゲート電極7に閾値より高い電圧を印加すると、まず、ゲート電極7に電荷が蓄積され始める。ゲート電極7への電荷の蓄積と同時に、ゲート絶縁膜6を介してゲート電極7に対峙しているp型チャネル領域3a部分がn型に反転してチャネル部(図示せず)が形成される。このチャネル部を通って電子がエミッタ電極9bから、n+型エミッタ領域4、前記チャネル部を通り、n-型ドリフト層1に注入される。この注入された電子によりIGBT100のp型コレクタ層2とn-型ドリフト層1との間が順バイアスされて、コレクタ電極10から正孔がn-型ドリフト層1に注入され伝導度変調が生じて低オン電圧で導通状態となる。

0046

次にIGBT100をオン状態からオフ状態にするには、エミッタ電極9bとゲート電極7間の電圧を閾値以下にすることによって、ゲート電極7に蓄積されていた電荷はゲート抵抗を介してゲート駆動回路へ放電される。その際、n型に反転していたチャネル部がp型に戻り、チャネル部が無くなることにより電子の供給が止まる。これにより正孔の注入も無くなるので、n-型ドリフト層1内に蓄積されていた電子と正孔がそれぞれコレクタ電極10とエミッタ電極9に吐きだされる。あるいは、互いに再結合することにより電流は消滅し、IGBTがオフ状態になる。

0047

ターンオン時には、コレクタ−エミッタ電極間のオフ電圧が低下する。センスIGBTのp型チャネル領域3aおよびn+型エミッタ領域4を有さないp型チャネル領域3aから、n-型ドリフト層1に延びる空乏層は、オフ電圧の低下に伴い収縮する。この過程で、空乏層の先端の等電位面13は、前述したメインIGBTの等電位面11(図5)より凹凸の深さが小さくなる。その結果、等電位面13の面積はメインIGBTの場合の等電位面11(図5)より小さくなる。このため、センスIGBTのゲート−コレクタ間容量(ミラー容量)が小さくなり、図8(b)に示すように、センスIGBTが定常オン動作に達する時間をメインIGBTより短くすることができる。すなわち、センスIGBTをメインIGBTのターンオンより早くすることができる。その結果、図9(b)のように短絡保護期間(マスキング期間)を短縮することができ、メインIGBTが負担する短絡耐量を小さくすることができる。これにより、半導体基板の厚さを薄くすることができ、その分オン電圧を小さくすることができる。

0048

メインIGBT21とセンスIGBT22との分離構造62に関して、図11を参照して説明する。メインIGBT21とセンスIGBT22とを、特に分離構造62(分離間隔Ls)を設けずに連続的に形成する場合を考える。このとき、メインIGBT21とセンスIGBT22のn-型ドリフト層1は、p型チャネル領域3aの内部抵抗を介して電気的に接続されているので、相互に電流がリークすることが避けられない。一方、センスIGBT22とメインIGBT21を離間させ、分離間隔Lsを設ける場合を考える。このとき、分離間隔Lsを狭くするほど、センスIGBTに流れる電流がメインIGBTとセンスIGBTの面積比に対応する電流比からずれるので、電流検出精度が低下する。一方、分離間隔Lsを広くすると、リークは少なくなり検出精度は高くなるが、チップサイズが大きくなりコストアップになる。また、スイッチング時にセンスIGBT22とメインIGBT21の電位差が生じ易くなり、センスIGBT22が破壊されやすくなる。

0049

以上のことより、メインIGBT21とセンスIGBT22の間に、分離構造62を設ける。また、この分離構造62の分離間隔Lsをできるだけ広くせずに、メインIGBT21とセンスIGBT22を電気的に分離することが好ましい。そのためには、図11に示すように、分離構造62を以下のような構成とする。センスIGBT22の周辺には、センスIGBT領域を取り囲むように、センスIGBT22のエミッタ電極9bに接続されるpウェル領域32を設けるとよい。また、メインIGBT21のうちセンスIGBT22に隣接する側の周辺には、pウェル領域32を取り囲むように、エミッタ電極9aに接続されるpウェル領域31を設けるとよい。さらに、これらのpウェル領域31およびpウェル領域32の間には、n-型ドリフト層1が半導体基板の表面に露出させる。そして、この露出面を絶縁膜61(例えばゲート絶縁膜)で挟んでプレーナー状のゲート電極60で覆う。さらに、プレーナー状のゲート電極60を層間絶縁膜8で覆う。

0050

このpウェル領域31、32を形成することにより、以下の効果を奏する。メインIGBT21とセンスIGBT22の境界近辺では、コレクタから注入されるホールは、それぞれのpウェル領域31、32からそれぞれのエミッタ電極9a、9bに捕獲される。これにより、メインIGBT21からセンスIGBT22にリークする電流が少なくなり、電流検出精度が高くなる。また、分離構造62の上面を前記のプレーナー状のゲート電極60で覆い、トレンチゲートのゲート電極7と電気的に接続しておく。これにより、分離構造62の表面部の電位が完全なフローティングにならず、ゲート電極の電位に近くなるため、分離構造62の表面部の電位が安定する。

0051

分離構造62の分離間隔Lsは、pウェル領域31、32の離間距離とする。この分離間隔Lsは、例えば25μm〜30μmの範囲にあることが好ましい。25μmよりもLsが短い場合は、短絡保護時に、pウェル領域31およびpウェル領域32の間に広がる空乏層が、pウェル領域31およびpウェル領域32の両方と接続し、リーク電流が発生して、センス電流比が所定の値からずれてしまう。また、30μmよりもLsが長い場合は、リーク電流が発生せずにセンス電流比が安定するが、センスIGBT22とメインIGBT21との電位差が生じ易くなり、面積の小さいセンスIGBT22が破壊し易くなる。 以上の説明により、本発明にかかるメインIGBT21とセンスIGBT22を有するIGBT20は、IGBT20のターンオン時に、センスIGBT22が、メインIGBT21よりも先にターンオンするよう、帰還容量を低減した構造を有することが特徴である。その具体的な構造としては、ゲート電極7がゲート絶縁膜6を介して半導体基板に接する面積を低減するため、センスIGBT22にのみ、並列トレンチ5間の半導体基板の全てp型チャネル領域3aを設ける。このような構造にすることで、センスIGBT22にのみ帰還容量を低減することができる。ただし、IE効果も減ってしまうので、センスIGBT22のみ、オン電圧が上昇してしまうが、センスIGBT22の活性領域面積がメインIGBT21の活性領域面積に比べて数百〜1万分の1と小さいので、実質的な影響はない。

0052

本発明にかかるIGBTはセンスIGBTの帰還容量がメインIGBTの帰還容量より小さくなる構造であれば、他の構造でもよい。例えば、センスIGBTのユニットセルの密度をメインIGBTのユニットセルの密度より高くした構造などが挙げられる。

実施例

0053

以上説明したように、本発明のトレンチMOS型半導体装置は、短絡保護期間(マスキング期間)が短縮されるので、メインIGBTの短絡耐量を低減し、その分をオン電圧の低減に振り向けることが可能となる。したがって、従来よりも、損失が改善されたIGBTが実現できる。

0054

1 n-型ドリフト層
1a n+フィールドストップ層
2 p型コレクタ層
3a p型チャネル領域
4 n+型エミッタ領域
5並列トレンチ
6ゲート絶縁膜
7ゲート電極
8層間絶縁膜
9、9a、9bエミッタ電極
10コレクタ電極
11等電位面
12 p+コンタクト領域
13 等電位面
14 開口部
15ユニットセル
20 IGBT
21メインIGBT
22センスIGBT
23センス抵抗
24ツェナーダイオード
25MOSFET
30過電流保護回路
31、32pウェル領域
50 IGBT
60プレーナー状のゲート電極
61絶縁膜
62分離構造
100 IGBT
102−2フローティング領域
110トレンチMOSゲート領域
200トレンチゲート型IGBT
300IEGT
Imメイン電流
Isセンス電流
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