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技術 電子制御装置のメモリ配線診断方法

出願人 日立オートモティブシステムズ株式会社
発明者 渡邉貴則
出願日 2018年8月23日 (2年4ヶ月経過) 出願番号 2018-156337
公開日 2020年2月27日 (10ヶ月経過) 公開番号 2020-030874
状態 未査定
技術分野
  • -
主要キーワード 配線診断 チェックパッド 短絡無し 基幹部品 短絡判定 アクセス無し 固定信号 基板実装面
関連する未来課題
重要な関連分野

この項目の情報は公開日時点(2020年2月27日)のものです。
また、この項目は機械的に抽出しているため、正しく解析できていない場合があります

図面 (3)

課題

制御用CPUとメモリを備える電子制御装置において、メモリアドレス診断用チェックパッドを設ける必要が無く、なおかつ、診断時にメモリの全アドレス領域へアクセスする必要の無い、信頼性が高く効率的なメモリ配線の診断が可能な電子制御装置のメモリ配線診断方法を提供する。

解決手段

制御用CPUとメモリを備える電子制御装置のメモリ配線診断方法であって、第1のアドレス線を介してメモリの第1のアドレスへ所定のデータを書き込み、第1のアドレス線に隣接する第2のアドレス線に対応するメモリの第2のアドレスからデータを読み出し、第1のアドレスへ書き込んだデータと第2のアドレスから読み出したデータとを比較することで制御用CPUおよび前記メモリを結ぶアドレス線の状態を判定する。

概要

背景

自動車分野においては、衝突被害軽減ブレーキシステム車間距離制御システム車線逸脱警報システムなど、ADAS(先進運転支援システム:Advanced Driver Assistance System)の実用化と普及に伴い、基幹部品であるECU(電子制御ユニット:Electronic Control Unit)の高機能化・高信頼化が求められている。

自動車の進化に伴い、ECUの構成も多様化しているが、特に、主要な構成部品であるマイコン制御用CPU)とメモリ間配線の信頼性向上がECUの信頼性を向上するうえで重要な課題となっている。例えば、制御用CPUとメモリを結ぶ複数のアドレス線メモリアドレス配線)同士に短絡が生じた場合、正確なアドレスを選択することができなくなり、ECUによる正確な制御が困難となる。

本技術分野の背景技術として、例えば、特許文献1のような技術がある。特許文献1には「CPUにそれぞれデータバスを介して接続されているメモリを備えた装置において、データバスの異常診断診断用データを用いて行う際に、診断用データの作成を乱数を用いた統計処理により行う技術」が開示されている。

概要

制御用CPUとメモリを備える電子制御装置において、メモリアドレス線診断用チェックパッドを設ける必要が無く、なおかつ、診断時にメモリの全アドレス領域へアクセスする必要の無い、信頼性が高く効率的なメモリ配線の診断が可能な電子制御装置のメモリ配線診断方法を提供する。制御用CPUとメモリを備える電子制御装置のメモリ配線診断方法であって、第1のアドレス線を介してメモリの第1のアドレスへ所定のデータを書き込み、第1のアドレス線に隣接する第2のアドレス線に対応するメモリの第2のアドレスからデータを読み出し、第1のアドレスへ書き込んだデータと第2のアドレスから読み出したデータとを比較することで制御用CPUおよび前記メモリを結ぶアドレス線の状態を判定する。

目的

本発明の目的は、制御用CPUとメモリを備える電子制御装置において、メモリアドレス線診断用のチェックパッドを設ける必要が無く、なおかつ、診断時にメモリの全アドレス領域へアクセスする必要の無い、信頼性が高く効率的なメモリ配線の診断が可能な電子制御装置のメモリ配線診断方法を提供する

効果

実績

技術文献被引用数
0件
牽制数
0件

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請求項1

制御用CPUとメモリを備える電子制御装置のメモリ配線診断方法であって、第1のアドレス線を介して前記メモリの第1のアドレスへ所定のデータを書き込み、前記第1のアドレス線に隣接する第2のアドレス線に対応する前記メモリの第2のアドレスからデータを読み出し、前記第1のアドレスへ書き込んだデータと前記第2のアドレスから読み出したデータとを比較することで前記制御用CPUおよび前記メモリを結ぶアドレス線の状態を判定することを特徴とする電子制御装置のメモリ配線診断方法。

請求項2

請求項1に記載の電子制御装置のメモリ配線診断方法であって、前記第1のアドレスへ書き込んだデータと前記第2のアドレスから読み出したデータが等しい場合、前記第1のアドレス線と前記第2のアドレス線は短絡していると判定することを特徴とする電子制御装置のメモリ配線診断方法。

請求項3

請求項1に記載の電子制御装置のメモリ配線診断方法であって、前記第1のアドレスへ書き込んだデータと前記第2のアドレスから読み出したデータが異なる場合、さらに、前記第1のアドレスに隣接し、前記第2のアドレスとは異なる第3のアドレスからデータを読み出し、前記第1のアドレスへ書き込んだデータと前記第3のアドレスから読み出したデータが等しい場合、前記第1のアドレス線と前記第2のアドレス線は短絡していると判定することを特徴とする電子制御装置のメモリ配線診断方法。

請求項4

請求項1に記載の電子制御装置のメモリ配線診断方法であって、前記第1のアドレスへ書き込んだデータと前記第2のアドレスから読み出したデータが異なる場合、さらに、前記第1のアドレスに隣接し、前記第2のアドレスとは異なる第3のアドレスからデータを読み出し、前記第1のアドレスへ書き込んだデータと前記第3のアドレスから読み出したデータが異なる場合、前記第1のアドレス線と前記第2のアドレス線は短絡していないと判定することを特徴とする電子制御装置のメモリ配線診断方法。

請求項5

請求項1から4のいずれか1項に記載の電子制御装置のメモリ配線診断方法であって、前記電子制御装置は、車載用の電子制御装置であることを特徴とする電子制御装置のメモリ配線診断方法。

技術分野

0001

本発明は、車両の運転支援する車載用電子制御装置係り、特に、電子制御装置内のメモリ配線診断方法に関する。

背景技術

0002

自動車分野においては、衝突被害軽減ブレーキシステム車間距離制御システム車線逸脱警報システムなど、ADAS(先進運転支援システム:Advanced Driver Assistance System)の実用化と普及に伴い、基幹部品であるECU(電子制御ユニット:Electronic Control Unit)の高機能化・高信頼化が求められている。

0003

自動車の進化に伴い、ECUの構成も多様化しているが、特に、主要な構成部品であるマイコン制御用CPU)とメモリ間の配線の信頼性向上がECUの信頼性を向上するうえで重要な課題となっている。例えば、制御用CPUとメモリを結ぶ複数のアドレス線メモリアドレス配線)同士に短絡が生じた場合、正確なアドレスを選択することができなくなり、ECUによる正確な制御が困難となる。

0004

本技術分野の背景技術として、例えば、特許文献1のような技術がある。特許文献1には「CPUにそれぞれデータバスを介して接続されているメモリを備えた装置において、データバスの異常診断診断用データを用いて行う際に、診断用データの作成を乱数を用いた統計処理により行う技術」が開示されている。

先行技術

0005

特開2006−338546号公報

発明が解決しようとする課題

0006

従来のメモリ配線診断を実施する方式として、データ線については、bit毎にHigh/Lowに変化させ、例えば0101bと1010b等のデータをメモリへライト(書き込み)、リード読み出し)、比較することで、データ信号の確認を実施しているが、アドレス線についての診断は、誤ったアドレスに対してデータの診断を行うため、単純なデータのライト(書き込み)、リード(読み出し)では確認が困難である。

0007

また、基板上でのメモリアドレス線を診断する手法としては、基板上のパターンとしてチェックパッドを設け、ダンピング抵抗部やBGA下での短絡や未接合を検出する物理的確認を実施する方法や、全アドレスへ各々異なるデータを書き込み、診断することでアドレス線の診断を行う方式が一般的である。

0008

前者の方式では物理的にチェックパッドを設けることで余分な個所スタブ)となるため、波形品質の悪化による誤動作要因や不要輻射の要因となり、診断の精度低下が懸念される。

0009

一方、後者の方式では、全アドレス領域を確認するための診断に掛かる時間が長期化し、検査時間の長期化に伴い装置の起動時間が長くなる問題がある。

0010

そこで、本発明の目的は、制御用CPUとメモリを備える電子制御装置において、メモリアドレス線診断用のチェックパッドを設ける必要が無く、なおかつ、診断時にメモリの全アドレス領域へアクセスする必要の無い、信頼性が高く効率的なメモリ配線の診断が可能な電子制御装置のメモリ配線診断方法を提供することにある。

課題を解決するための手段

0011

上記課題を解決するために、本発明は、制御用CPUとメモリを備える電子制御装置のメモリ配線診断方法であって、第1のアドレス線を介して前記メモリの第1のアドレスへ所定のデータを書き込み、前記第1のアドレス線に隣接する第2のアドレス線に対応する前記メモリの第2のアドレスからデータを読み出し、前記第1のアドレスへ書き込んだデータと前記第2のアドレスから読み出したデータとを比較することで前記制御用CPUおよび前記メモリを結ぶアドレス線の状態を判定することを特徴とする。

発明の効果

0012

本発明によれば、チェックパッドを無くすことによる不要輻射の低減、基板実装面積の低減が可能となる。

0013

また、全アドレス領域へのアクセス無しで診断が可能となり、起動時に診断を実施した場合にも装置起動時間の短縮が可能となる。

0014

すなわち、制御用CPUとメモリを備える電子制御装置において、メモリアドレス線診断用のチェックパッドを設ける必要が無く、なおかつ、診断時にメモリの全アドレス領域へアクセスする必要の無い、信頼性が高く効率的なメモリ配線の診断が可能となる。また、電子制御装置の小型化にも寄与できる。

0015

上記した以外の課題、構成および効果は、以下の実施形態の説明によって明らかにされる。

図面の簡単な説明

0016

本発明の一実施形態に係る電子制御装置のブロック図である。
本発明の一実施形態に係るメモリ配線(アドレス線)の診断方法を示すフローチャートである。

0017

以下、図面を用いて本発明の実施例を説明する。なお、各図面において、同一の構成については同一の符号を付し、重複する部分についてはその詳細な説明は省略する。

0018

図1および図2を参照して、本実施例の電子制御装置およびメモリ配線診断方法について説明する。図1は、本実施例の電子制御装置の概略構成を示すブロック図である。図2は、本実施例のメモリ配線(アドレス線)の診断方法を示すフローチャートである。

0019

本実施例の電子制御装置(ECU)5は、図1に示すように、内部メモリを有する制御用CPU(Central Processing Unit)1と、メモリ2を備えており、制御用CPU1とメモリ2の間は複数のアドレス線(アドレス信号配線)3とデータ線4で結線されている。

0020

制御用CPU1は車両の動作や情報処理を行う装置であり、診断対象となるメモリ2以外に制御用CPU1内部もしくは外付けROM(Read Only Memory)にプログラム実行領域を有している。

0021

制御用CPU1とメモリ2を結ぶ配線は、アドレス線(アドレス信号配線)3、データ線(データ信号配線)4があるが、ここでは、説明を分かり易くするためにアドレス信号は10本(bit0〜bit9)、データ幅は2byte(16bit)であり、基板上の配線としてアドレス線bit0からbit9まで昇順順番通りに配線されている形態を例示する。

0022

また、一般的なDRAM(Dynamic Random Access Memory)については、ROWアドレスカラムアドレスの指定が必要であるが、説明の単純化のため片方アドレスを指定した場合を例として示す。

0023

本実施例のメモリ配線診断方法は、図2に示すように、ステップS101以降にてアドレスbit0とbit1間の診断を行う。ステップS102にて、アドレス”0000000001”へ特定データ0×1234をライトする(書き込む)。アドレス0bitと1bit目が短絡していた場合にはHighとLowが衝突し、0bit目、1bit目が接続されているため、両bit共に同じ中間電位となるがメモリ側では論理的にHigh、Lowのどちらかの極性となり、アドス”0000000000”もしくは、”0000000011”へデータ0×1234がアドレス”0000000001”に変わりライトされる(書き込まれる)。

0024

次にステップS103にてアドレス”0000000000”をリード(読み出し)、ステップS104にてデータが0×1234であるか判別し、これと等しければアドレスbit0、bit1が短絡していると判断できる(ステップS105)。

0025

ステップS104にてデータ0×1234と異なる場合には、次にステップS106にて同様にアドレス”0000000011”をリード(読み出し)、ステップS107にてデータが0×1234であるか判別し、これと等しければアドレスbit0、bit1が短絡している判断できる(ステップS108)。

0026

ステップS107にてデータ0×1234と異なる場合には、アドレスbit0、bit1間は短絡無しと判断できる。

0027

以下、同様にbit1、bit2間の診断を行い、継続してアドレスbit9まで診断を行い、全アドレス線の診断が可能となる。

0028

つまり、本実施例のメモリ配線診断方法は、第1のアドレス線(bit0)を介してメモリ2の第1のアドレス(bit0)へ所定のデータ(0×1234)を書き込み、第1のアドレス線(bit0)に隣接する第2のアドレス線(bit1)に対応するメモリ2の第2のアドレス(bit1)からデータを読み出し、第1のアドレス(bit0)へ書き込んだデータ(0×1234)と第2のアドレス(bit1)から読み出したデータとを比較することで制御用CPU1およびメモリ2を結ぶ複数のアドレス線の状態を判定する。

0029

そして、第1のアドレス(bit0)へ書き込んだデータ(0×1234)と第2のアドレス(bit1)から読み出したデータが等しい場合、第1のアドレス線(bit0)と第2のアドレス線(bit1)が短絡していると判定する。

0030

一方、第1のアドレス(bit0)へ書き込んだデータ(0×1234)と第2のアドレス(bit1)から読み出したデータが異なる場合、さらに、第1のアドレス(bit0)に隣接し、第2のアドレス(bit1)とは異なる第3のアドレスからデータを読み出し、第1のアドレス(bit0)へ書き込んだデータ(0×1234)と第3のアドレスから読み出したデータが等しい場合、第1のアドレス線(bit0)と第2のアドレス線(bit1)が短絡していると判定する。

0031

また、第1のアドレス(bit0)へ書き込んだデータ(0×1234)と第2のアドレス(bit1)から読み出したデータが異なる場合、さらに、第1のアドレス(bit0)に隣接し、第2のアドレス(bit1)とは異なる第3のアドレスからデータを読み出し、第1のアドレス(bit0)へ書き込んだデータ(0×1234)と第3のアドレスから読み出したデータが異なる場合、第1のアドレス線(bit0)と第2のアドレス線(bit1)は短絡していないと判定する。

0032

なお、本発明はアドレス信号線間のみの診断でなく、固定信号やアドレス信号と同期して変化する信号であればアドレス信号の診断が可能となる。

0033

以上説明したように、本実施例の電子制御装置およびメモリ配線診断方法によれば、メモリアドレス線診断用のチェックパッドを設けずに、なおかつ、診断時にメモリの全アドレス領域へアクセスすることなく、アドレス線の他信号線との短絡や異常状態を検出することができる。

0034

つまり、制御用CPUとメモリを備える電子制御装置において、メモリアドレス線診断用のチェックパッドを設ける必要が無く、なおかつ、診断時にメモリの全アドレス領域へアクセスする必要の無い、信頼性が高く効率的なメモリ配線の診断が可能となる。また、電子制御装置の小型化にも寄与することができる。

0035

なお、本発明は、上記で説明したユニットとして構成される電子制御装置(ECU)に限定されるものではなく、例えば、半導体チップ上に制御用CPUやメモリが形成されたシステムLSI(SoC)にも適用することが可能である。

0036

また、本発明の実施の有無は、例えば、電子制御装置(ECU)の信号波形などから確認することができる。

実施例

0037

なお、本発明は上記した実施例に限定されるものではなく、様々な変形例が含まれる。例えば、上記した実施例は本発明を分かりやすく説明するために詳細に説明したものであり、必ずしも説明した全ての構成を備えるものに限定されるものではない。また、ある実施例の構成の一部を他の実施例の構成に置き換えることが可能であり、また、ある実施例の構成に他の実施例の構成を加えることも可能である。また、各実施例の構成の一部について、他の構成の追加・削除・置換をすることが可能である。

0038

1…制御用CPU
2…メモリ
3…アドレス線(アドレス信号配線)
4…データ線(データ信号配線)
5…電子制御装置(ECU)
S101…0bit目、1bit目診断ルーチン開始
S102…メモリへのデータ書き込み処理
S103…メモリからデータ読み込み処理
S104…読み込みデータ判定処理
S105…アドレス線短絡判定
S106…メモリからデータ読み込み処理
S107…読み込みデータの判定処理
S108…アドレス線短絡判定
S109…アドレス線正常判定
S110…1bit目、2bit目診断ルーチン開始

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