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技術 デジタル回路、発振器、電子機器、移動体及び信号処理方法

出願人 セイコーエプソン株式会社
発明者 塩崎伸敬佐藤英樹
出願日 2018年8月6日 (1年10ヶ月経過) 出願番号 2018-147430
公開日 2020年2月13日 (4ヶ月経過) 公開番号 2020-025154
状態 未査定
技術分野 ディジタル回路網
主要キーワード バックアップ用バッテリー 発振用回路 モーションコントローラー ハートレー発振回路 リアルタイムクロック装置 段数情報 モーショントラッキング CICフィルタ
関連する未来課題
重要な関連分野

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図面 (15)

課題

浮動小数点形式の入力データを扱うことが可能なフィルターを実現するデジタル回路を提供すること。

解決手段

入力データを積分する積分演算を行い、1以上の整数Nに対して、前記積分演算によって得られる前記第1データと、前記積分演算によって前記第1データのN個前に得られた第2データとの差分を求める微分演算を行い、N個の前記入力データが入力される毎に、前記積分演算を初期化するとともに、前記微分演算によって得られる第3データを前記第1データに基づいて補正する、デジタル回路。

概要

背景

積分演算微分演算によりフィルター処理を行なう、いわゆるCIC(Cascaded Integrator Comb)フィルターが知られている。例えば、特許文献1には、n段の積分器の出力が接続され、段数情報を基にこれらの出力の1つを選択して送り出す切替器と、切替器からの信号を、レート変換比率を表す情報を基に間引き、間引いた信号を最初のコムフィルタに加える間引き回路と、n段のコムフィルタの出力が接続され、段数情報を基にこれらの出力の1つを選択して出力信号とする切替器と、積分器及びコムフィルタの段数を表す段数情報を切替器に送り、ダウンサンプリングのためのレート変換比率を表す情報を間引き回路に送る制御装置とを備えることで、フィルター特性を変更することができるCICフィルターが記載されている。

概要

浮動小数点形式の入力データを扱うことが可能なフィルターを実現するデジタル回路を提供すること。入力データを積分する積分演算を行い、1以上の整数Nに対して、前記積分演算によって得られる前記第1データと、前記積分演算によって前記第1データのN個前に得られた第2データとの差分を求める微分演算を行い、N個の前記入力データが入力される毎に、前記積分演算を初期化するとともに、前記微分演算によって得られる第3データを前記第1データに基づいて補正する、デジタル回路。

目的

本実施形態によれば、フィルター回路230及び補間回路250の少なくとも一方として、広い範囲をカバーする浮動小数点形式の入力データを扱うことが可能なフィルターを実現するデジタル回路1が適用されるので、例えば、周波数精度の高い発振器200を提供する

効果

実績

技術文献被引用数
0件
牽制数
0件

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請求項1

入力データを積分する積分演算を行い、1以上の整数Nに対して、前記積分演算によって得られる第1データと、前記積分演算によって前記第1データのN個前に得られた第2データとの差分を求める微分演算を行い、N個の前記入力データが入力される毎に、前記積分演算を初期化するとともに、前記微分演算によって得られる第3データを前記第1データに基づいて補正する、デジタル回路

請求項2

前記積分演算を行う積分回路と、前記微分演算を行う微分回路と、N個の前記入力データが入力される毎に、前記積分回路を初期化するリセット信号を出力するカウント回路と、前記リセット信号に基づいて、前記第1データをオフセットデータとして記憶する記憶回路と、前記第3データと前記オフセットデータとを加算して前記第3データを補正する加算回路と、を含む、請求項1に記載のデジタル回路。

請求項3

1以上の整数Nに対して、入力データである第1データと、前記第1データのN個前の入力データである第2データとの差分を求める微分演算を行い、前記微分演算によって得られる第3データを積分する第1積分演算を行い、入力データを積分する第2積分演算を行い、N個の前記入力データが入力される毎に、前記第2積分演算を初期化するとともに、前記第1積分演算によって得られる第4データを前記第2積分演算によって得られる第5データに基づいて補正する、デジタル回路。

請求項4

前記微分演算を行う微分回路と、前記第1積分演算を行う第1積分回路と、前記第2積分演算を行う第2積分回路と、N個の前記入力データが入力される毎に、前記第2積分回路を初期化するリセット信号を出力するカウント回路と、前記リセット信号に基づいて、前記第5データをオフセットデータとして記憶する記憶回路と、を含み、前記第1積分回路は、前記第4データを遅延させて第6データを出力する遅延回路と、前記第3データと前記第6データとを加算して前記第4データを出力する加算回路と、を有し、前記遅延回路は、前記リセット信号に基づいて、前記第4データに代えて前記オフセットデータを遅延させて前記第6データを出力する、請求項3に記載のデジタル回路。

請求項5

入力データである第1データと、前記第1データの1つ前の入力データである第2データとの差分を求める微分演算を行い、2以上の整数Nに対して、前記微分演算のN倍の周波数で、前記微分演算によって得られる第3データを積分する積分演算を行い、前記入力データが入力される毎に、前記積分演算によって得られる第4データを前記入力データに基づいて補正する、デジタル回路。

請求項6

前記微分演算を行う微分回路と、前記積分演算を行う積分回路と、前記入力データがN倍された第5データをオフセットデータとして記憶する記憶回路と、前記入力データが入力される毎にリセット信号を出力するカウント回路と、を含み、前記積分回路は、前記第4データを遅延させて第6データを出力する遅延回路と、前記第3データと前記第6データとを加算して前記第4データを出力する加算回路と、を有し、前記遅延回路は、前記リセット信号に基づいて、前記第4データに代えて前記オフセットデータを遅延させて前記第6データを出力する、請求項5に記載のデジタル回路。

請求項7

請求項1乃至4のいずれか一項に記載のデジタル回路と、発振回路と、前記デジタル回路から出力されるデータに基づいて、前記発振回路の温度補償データを生成するデジタル信号処理回路と、を備え、前記デジタル回路は、デジタルデータである温度データに対してフィルター処理を行う、発振器。

請求項8

請求項5又は6に記載のデジタル回路と、発振回路と、デジタルデータである温度データに基づいて、前記発振回路の温度補償データを生成するデジタル信号処理回路と、を備え、前記デジタル回路は、前記温度補償データに対して補間処理を行う、発振器。

請求項9

請求項7又は8に記載の発振器を備えている、電子機器

請求項10

請求項7又は8に記載の発振器を備えている、移動体

請求項11

入力データを積分する積分演算を行い、1以上の整数Nに対して、前記積分演算によって得られる第1データと、前記積分演算によって前記第1データのN個前に得られた第2データとの差分を求める微分演算を行い、N個の前記入力データが入力される毎に、前記積分演算を初期化するとともに、前記微分演算によって得られる第3データを前記第1データに基づいて補正する、信号処理方法

請求項12

1以上の整数Nに対して、入力データである第1データと、前記第1データのN個前の入力データである第2データとの差分を求める微分演算を行い、前記微分演算によって得られる第3データを積分する第1積分演算を行い、入力データを積分する第2積分演算を行い、N個の前記入力データが入力される毎に、前記第2積分演算を初期化するとともに、前記第1積分演算によって得られる第4データを前記第2積分演算によって得られる第5データに基づいて補正する、信号処理方法。

請求項13

入力データである第1データと、前記第1データの1つ前の入力データである第2データとの差分を求める微分演算を行い、2以上の整数Nに対して、前記微分演算のN倍の周波数で、前記微分演算によって得られる第3データを積分する積分演算を行い、前記入力データが入力される毎に、前記積分演算によって得られる第4データを前記入力データに基づいて補正する、信号処理方法。

技術分野

0001

本発明は、デジタル回路発振器、電子機器、移動体及び信号処理方法に関する。

背景技術

0002

積分演算微分演算によりフィルター処理を行なう、いわゆるCIC(Cascaded Integrator Comb)フィルターが知られている。例えば、特許文献1には、n段の積分器の出力が接続され、段数情報を基にこれらの出力の1つを選択して送り出す切替器と、切替器からの信号を、レート変換比率を表す情報を基に間引き、間引いた信号を最初のコムフィルタに加える間引き回路と、n段のコムフィルタの出力が接続され、段数情報を基にこれらの出力の1つを選択して出力信号とする切替器と、積分器及びコムフィルタの段数を表す段数情報を切替器に送り、ダウンサンプリングのためのレート変換比率を表す情報を間引き回路に送る制御装置とを備えることで、フィルター特性を変更することができるCICフィルターが記載されている。

先行技術

0003

特開2012−65038号公報

発明が解決しようとする課題

0004

一般に、特許文献1に記載のCICフィルターのような従来のフィルターはデジタル回路で実現される。フィルターを実現するデジタル回路では、入力データが固定小数点形式である場合は積分演算や微分演算に相当する差分演算において丸めが不要であるが、広い範囲をカバーする浮動小数点形式の入力データに対しては積分演算又は微分演算において、2つの入力データの有効桁の差が大きい場合には小数点の位置を合わせる際に丸め誤差が発生する。そのため、当該デジタル回路では、丸め誤差が蓄積し、演算時間が長いほど積分誤差又は微分誤差が大きくなり、フィルターとしての演算を正確に行うことができなくなるおそれがある。

課題を解決するための手段

0005

本発明に係るデジタル回路の一態様は、
入力データを積分する積分演算を行い、
1以上の整数Nに対して、前記積分演算によって得られる第1データと、前記積分演算によって前記第1データのN個前に得られた第2データとの差分を求める微分演算を行い、
N個の前記入力データが入力される毎に、前記積分演算を初期化するとともに、前記微分演算によって得られる第3データを前記第1データに基づいて補正する。

0006

前記デジタル回路の一態様は、
前記積分演算を行う積分回路と、
前記微分演算を行う微分回路と、
N個の前記入力データが入力される毎に、前記積分回路を初期化するリセット信号を出力するカウント回路と、
前記リセット信号に基づいて、前記第1データをオフセットデータとして記憶する記憶回路と、
前記第3データと前記オフセットデータとを加算して前記第3データを補正する加算回路と、を含んでもよい。

0007

本発明に係るデジタル回路の一態様は、
1以上の整数Nに対して、入力データである第1データと、前記第1データのN個前の入力データである第2データとの差分を求める微分演算を行い、
前記微分演算によって得られる第3データを積分する第1積分演算を行い、
入力データを積分する第2積分演算を行い、
N個の前記入力データが入力される毎に、前記第2積分演算を初期化するとともに、前記第1積分演算によって得られる第4データを前記第2積分演算によって得られる第5データに基づいて補正する。

0008

前記デジタル回路の一態様は、
前記微分演算を行う微分回路と、
前記第1積分演算を行う第1積分回路と、
前記第2積分演算を行う第2積分回路と、
N個の前記入力データが入力される毎に、前記第2積分回路を初期化するリセット信号を出力するカウント回路と、
前記リセット信号に基づいて、前記第5データをオフセットデータとして記憶する記憶回路と、を含み、
前記第1積分回路は、
前記第4データを遅延させて第6データを出力する遅延回路と、
前記第3データと前記第6データとを加算して前記第4データを出力する加算回路と、を有し、
前記遅延回路は、
前記リセット信号に基づいて、前記第4データに代えて前記オフセットデータを遅延させて前記第6データを出力してもよい。

0009

本発明に係るデジタル回路の一態様は、
入力データである第1データと、前記第1データの1つ前の入力データである第2データとの差分を求める微分演算を行い、
2以上の整数Nに対して、前記微分演算のN倍の周波数で、前記微分演算によって得られる第3データを積分する積分演算を行い、
前記入力データが入力される毎に、前記積分演算によって得られる第4データを前記入力データに基づいて補正する。

0010

前記デジタル回路の一態様は、
前記微分演算を行う微分回路と、
前記積分演算を行う積分回路と、
前記入力データがN倍された第5データをオフセットデータとして記憶する記憶回路と、
前記入力データが入力される毎にリセット信号を出力するカウント回路と、を含み、
前記積分回路は、
前記第4データを遅延させて第6データを出力する遅延回路と、
前記第3データと前記第6データとを加算して前記第4データを出力する加算回路と、を有し、
前記遅延回路は、
前記リセット信号に基づいて、前記第4データに代えて前記オフセットデータを遅延させて前記第6データを出力してもよい。

0011

本発明に係る発振器の一態様は、
前記デジタル回路の一態様と、
発振回路と、
前記デジタル回路から出力されるデータに基づいて、前記発振回路の温度補償データを生成するデジタル信号処理回路と、を備え、
前記デジタル回路は、
デジタルデータである温度データに対してフィルター処理を行う。

0012

本発明に係る発振器の一態様は、
前記デジタル回路の一態様と、
発振回路と、
デジタルデータである温度データに基づいて、前記発振回路の温度補償データを生成するデジタル信号処理回路と、を備え、
前記デジタル回路は、
前記温度補償データに対して補間処理を行う。

0013

本発明に係る電子機器の一態様は、
前記発振器の一態様を備えている。

0014

本発明に係る移動体の一態様は、
前記発振器の一態様を備えている。

0015

本発明に係る信号処理方法の一態様は、
入力データを積分する積分演算を行い、
1以上の整数Nに対して、前記積分演算によって得られる第1データと、前記積分演算によって前記第1データのN個前に得られた第2データとの差分を求める微分演算を行い、
N個の前記入力データが入力される毎に、前記積分演算を初期化するとともに、前記微分演算によって得られる第3データを前記第1データに基づいて補正する。

0016

本発明に係る信号処理方法の一態様は、
1以上の整数Nに対して、入力データである第1データと、前記第1データのN個前の入力データである第2データとの差分を求める微分演算を行い、
前記微分演算によって得られる第3データを積分する第1積分演算を行い、
入力データを積分する第2積分演算を行い、
N個の前記入力データが入力される毎に、前記第2積分演算を初期化するとともに、前記第1積分演算によって得られる第4データを前記第2積分演算によって得られる第5データに基づいて補正する。

0017

本発明に係る信号処理方法の一態様は、
入力データである第1データと、前記第1データの1つ前の入力データである第2データとの差分を求める微分演算を行い、
2以上の整数Nに対して、前記微分演算のN倍の周波数で、前記微分演算によって得られる第3データを積分する積分演算を行い、
前記入力データが入力される毎に、前記積分演算によって得られる第4データを前記入力データに基づいて補正する。

図面の簡単な説明

0018

第1実施形態のデジタル回路の機能ブロック図。
第1実施形態のデジタル回路における信号処理方法の一例を示すフローチャート図。
第1実施形態のデジタル回路の動作の一例を示すタイミングチャート図。
第2実施形態のデジタル回路の機能ブロック図。
第2実施形態のデジタル回路における信号処理方法の一例を示すフローチャート図。
第2実施形態のデジタル回路の動作の一例を示すタイミングチャート図。
第3実施形態のデジタル回路の機能ブロック図。
第3実施形態のデジタル回路における信号処理方法の一例を示すフローチャート図。
第3実施形態のデジタル回路の動作の一例を示すタイミングチャート図。
本実施形態の発振器の機能ブロック図。
本実施形態の発振器の機能ブロック図。
本実施形態の電子機器の機能ブロック図。
本実施形態の電子機器の外観の一例を示す図。
本実施形態の移動体の一例を示す図。

実施例

0019

以下、本発明の好適な実施形態について図面を用いて詳細に説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成の全てが本発明の必須構成要件であるとは限らない。

0020

1.デジタル回路
1−1.第1実施形態
図1は、第1実施形態のデジタル回路1の機能ブロック図である。図1に示すように、第1実施形態のデジタル回路1は、積分回路10、微分回路20、加算回路30、除算回路31、カウント回路32及び記憶回路33を含み、入力データDINをローパスフィルター処理して出力データDOUTを出力する。入力データDIN及び出力データDOUTは、固定小数点形式のデジタルデータでもよいし、浮動小数点形式のデジタルデータでもよい。

0021

積分回路10は、入力データDINを積分する積分演算を行う。本実施形態では、積分回路10は、加算回路11と遅延回路12とを含む。加算回路11は、入力データDINと遅延回路12から出力される第4データD4とを加算して第1データD1を出力する。遅延回路12は、第1データD1を1段遅延させて第4データD4を出力する。例えば、遅延回路12は、入力データDINと同期した不図示のクロック信号CKに同期して第1データD1を取り込み、第4データD4として保持するレジスターによって実現される。

0022

微分回路20は、積分回路10による積分演算によって得られる第1データD1と、積分回路10による積分演算によって第1データD1のN個前に得られた第2データD2との差分を求める微分演算を行う。Nは1以上の整数である。本実施形態では、微分回路20は、遅延回路21と減算回路22とを含む。遅延回路21は、第1データD1をN段遅延させて第4データD4を出力する。例えば、遅延回路21は、クロック信号CKに同期して第1データD1を取り込み、N個前の第1データD1を第4データD4として出力するN段シフトレジスターによって実現される。減算回路22は、第1データD1から第2データD2を減算して第3データD3を出力する。

0023

カウント回路32は、N個の入力データDINが入力される毎に、積分回路10を初期化するリセット信号RSTを出力する。例えば、カウント回路32は、クロック信号CKの数をカウントし、カウント値がN−1になる毎に、リセット信号RSTを出力するとともにカウント値を0に初期化するカウンターによって実現される。

0024

記憶回路33は、リセット信号RSTに基づいて、第1データD1をオフセットデータOFSとして記憶する。例えば、記憶回路33は、リセット信号RSTに同期して第1データD1を取り込み、オフセットデータOFSとして保持するレジスターによって実現される。このリセット信号RSTにより、遅延回路12が出力する第4データD4はゼロに初期化される。

0025

加算回路30は、第3データD3とオフセットデータOFSとを加算して第3データD3を補正し、補正後の第5データD5を出力する。

0026

除算回路31は、第5データD5をNで除算して出力データDOUTを出力する。

0027

図2は、第1実施形態のデジタル回路1における信号処理方法の一例を示すフローチャート図である。

0028

図2に示すように、まず、デジタル回路1は、積分回路10により、入力データDINを積分する積分演算を行う(ステップS10)。

0029

次に、デジタル回路1は、微分回路20により、ステップS10の積分演算によって得られる第1データD1と、ステップS10の積分演算によって第1データD1のN個前に得られた第2データD2との差分を求める微分演算を行う(ステップS20)。

0030

次に、デジタル回路1は、カウント回路32により、N個の入力データDINが入力されたか否かを判定し(ステップS30)、N個の入力データDINが入力されていない場合には(ステップS30のN)、ステップS10以降の処理を再び行う。

0031

また、デジタル回路1は、N個の入力データDINが入力された場合には(ステップS30のY)、カウント回路32により積分演算を初期化するとともに、記憶回路33及び加算回路30により、ステップS20の微分演算によって得られる第3データD3を第2データD2に基づいて補正する(ステップS40)。そして、デジタル回路1は、ステップS10以降の処理を再び行う。

0032

このように、第1実施形態のデジタル回路1は、N個の入力データDINが入力される毎に、積分回路10による積分演算を初期化するとともに、微分回路20による微分演算によって得られる第3データD3を、積分回路10による積分演算によって得られる第1データD1に基づいて補正する。

0033

図3は、第1実施形態のデジタル回路1の動作の一例を示すタイミングチャート図である。図3には、リセット信号RST及び各種のデータに加えて、入力データDINと同期したクロック信号CKも図示されている。

0034

図3の例では、入力データDINは、先頭の2つが0であり、その他は1である。また、図3の例では、図1に示したNは8であり、8個の入力データDINが入力される毎に、すなわち、クロック信号CKの8周期毎に、時刻t1,t2,t3,t4,t5,t6においてリセット信号RSTがハイレベルになっている。

0035

第1データD1は、1ずつ増加して、時刻t1,t2,t3,t4,t5,t6において1に戻っている。この第1データD1は、入力データDINと第4データD4とを加算したデータである。

0036

第4データD4は、1ずつ増加して、時刻t1,t2,t3,t4,t5,t6において、リセット信号RSTによって0に初期化されている。この第4データD4は、0に初期化された後は、第1データD1がクロック信号CKの1周期分遅延したデータとなっている。

0037

第2データD2は、時刻t1よりも後に1ずつ増加して、時刻t2,t3,t4,t5,t6において1に戻っている。この第2データD2は、第1データD1がクロック信号CKの8周期分遅延したデータとなっている。

0038

第3データD3は、1ずつ増加して、時刻t1において1に戻っている。また、第3データD3は、時刻t1から時刻t2において1から3まで1ずつ増加して、時刻t2において3から0に変化し、以降は0を維持している。この第3データD3は、第1データD1から第2データD2を減算したデータとなっている。

0039

オフセットデータOFSは、時刻t1において0から5に変化し、時刻t2において5から8に変化し、以降は8を維持している。このオフセットデータOFSは、時刻t1,t2,t3,t4,t5,t6において、1に戻る直前の第1データD1がセットされている。

0040

第5データD5は、時刻t2よりも前において0から8まで1ずつ増加し、以降は8を維持している。第5データD5は、第3データD3とオフセットデータOFSとを加算したデータとなっている。

0041

出力データDOUTは、時刻t2よりも前において0から1まで0.125ずつ増加し、以降は1を維持している。出力データDOUTは、第5データD5を8で除算したデータである。入力データDINでは0から1への変化が急峻であるのに対して、出力データDOUTでは0から1への変化が緩やかであり、デジタル回路1がローパスフィルターとして機能していることがわかる。

0042

なお、図1に示したデジタル回路1は、各部が専用のデジタル回路によって実現されてもよいし、汎用のデジタル回路によって実現されてもよい。例えば、デジタル回路1は、ALU(Arithmetic Logic Unit)、レジスター、シーケンサーメモリー等を有する汎用マイクロプロセッサーにおいて、シーケンサーが、メモリーに記憶されているプログラムに従って、ALUの演算の種類、ALUの入力先のレジスター、ALUの出力先のレジスター等を順次選択することにより、実現されてもよい。

0043

以上に説明した第1実施形態のデジタル回路1又は信号処理方法によれば、入力データDINが浮動小数点形式のデジタルデータである場合でも、N個の入力データDINが入力される毎に積分回路10において第2データD2がゼロに初期化されるので、積分演算によって第1データD1に蓄積される積分誤差が小さくなる。第2データD2の初期化により、初期化直前の第1データD1はその後の積分演算に用いられなくなるが、この第1データD1をオフセットデータOFSとして保持し、第1データD1の微分演算によって得られる第3データD3にオフセットデータOFSを加算し、Nで除算することで正しい出力データDOUTが得られる。その結果、出力データDOUTにおける積分誤差が低減される。したがって、第1実施形態のデジタル回路1又は信号処理方法によれば、固定小数点形式の入力データに限らず、広い範囲をカバーする浮動小数点形式の入力データを扱うことが可能なフィルターを実現することができる。

0044

1−2.第2実施形態
図4は、第2実施形態のデジタル回路1の機能ブロック図である。図4に示すように、第2実施形態のデジタル回路1は、微分回路40、第1積分回路50、第2積分回路60、除算回路70、カウント回路71及び記憶回路72を含み、入力データDINをローパスフィルター処理して出力データDOUTを出力する。入力データDIN及び出力データDOUTは、固定小数点形式のデジタルデータでもよいし、浮動小数点形式のデジタルデータでもよい。

0045

微分回路40は、入力データDINである第1データD1と、第1データD1のN個前の入力データである第2データD2との差分を求める微分演算を行う。Nは1以上の整数である。本実施形態では、微分回路40は、遅延回路41と減算回路42とを含む。遅延回路41は、第1データD1をN段遅延させて第2データD2を出力する。例えば、遅延回路41は、入力データDINと同期した不図示のクロック信号CKに同期して第1データD1を取り込み、第1データD1のN個前の入力データDINを第2データD2として出力するN段シフトレジスターによって実現される。減算回路42は、第1データD1から第2データD2を減算して第3データD3を出力する。

0046

第1積分回路50は、微分回路40による微分演算によって得られる第3データD3を積分する第1積分演算を行う。本実施形態では、第1積分回路50は、加算回路51と遅延回路52とを含む。加算回路51は、第3データD3と遅延回路52から出力される第6データD6とを加算して第4データD4を出力する。遅延回路52は、第4データD4を1段遅延させて第6データD6を出力する。ただし、遅延回路52は、リセット信号RSTに基づいて、第4データD4に代えてオフセットデータOFSを遅延させて第6データD6を出力する。例えば、遅延回路52は、リセット信号RSTの立ち上がりエッジでオフセットデータOFSを取り込んで第6データD6として保持し、リセット信号RSTがローレベルのとき、クロック信号CKに同期して第4データD4を取り込んで第6データD6として保持するレジスターによって実現される。

0047

第2積分回路60は、入力データDINを積分する第2積分演算を行う。本実施形態では、第2積分回路60は、加算回路61と遅延回路62とを含む。加算回路61は、入力データDINと遅延回路62から出力される第7データD7とを加算して第5データD5を出力する。遅延回路62は、第5データD5を1段遅延させて第7データD7を出力する。例えば、遅延回路62は、クロック信号CKに同期して第5データD5を取り込み、第7データD7として保持するレジスターによって実現される。

0048

カウント回路71は、N個の入力データDINが入力される毎に、第2積分回路60を初期化するリセット信号RSTを出力する。例えば、カウント回路71は、クロック信号CKのパルス数をカウントし、カウント値がN−1になる毎に、リセット信号RSTを出力するとともにカウント値を0に初期化するカウンターによって実現される。このリセット信号RSTにより、遅延回路62が出力する第7データD7はゼロに初期化される。

0049

記憶回路72は、リセット信号RSTに基づいて、第2積分回路60から出力される第5データD5をオフセットデータOFSとして記憶する。例えば、記憶回路72は、リセット信号RSTに同期して第5データD5を取り込み、オフセットデータOFSとして保持するレジスターによって実現される。

0050

除算回路70は、第4データD4をNで除算して出力データDOUTを出力する。

0051

図5は、第2実施形態のデジタル回路1における信号処理方法の一例を示すフローチャート図である。

0052

図5に示すように、まず、デジタル回路1は、微分回路40により、入力データDINである第1データD1と、第1データD1のN個前の入力データDINである第2データD2との差分を求める微分演算を行う(ステップS110)。

0053

次に、デジタル回路1は、第1積分回路50により、ステップS110の微分演算によって得られる第3データD3を積分する第1積分演算を行う(ステップS120)。

0054

次に、デジタル回路1は、第2積分回路60により、入力データDINを積分する第2積分演算を行う(ステップS130)。

0055

次に、デジタル回路1は、カウント回路71により、N個の入力データDINが入力されたか否かを判定し(ステップS140)、N個の入力データDINが入力されていない場合には(ステップS140のN)、ステップS110以降の処理を再び行う。

0056

また、デジタル回路1は、N個の入力データDINが入力された場合には(ステップS140のY)、カウント回路71により第2積分演算を初期化するとともに、記憶回路72により、ステップS120の第1積分演算によって得られる第4データD4を、ステップS130の第2積分演算によって得られる第5データD5に基づいて補正する(ステップS150)。そして、デジタル回路1は、ステップS110以降の処理を再び行う。

0057

このように、第2実施形態のデジタル回路1は、N個の入力データDINが入力される毎に、第2積分回路60による第2積分演算を初期化するとともに、第1積分回路50による第1積分演算によって得られる第4データD4を、第2積分回路60による第2積分演算によって得られる第5データD5に基づいて補正する。

0058

図6は、第2実施形態のデジタル回路1の動作の一例を示すタイミングチャート図である。図6には、リセット信号RST及び各種のデータに加えて、入力データDINと同期したクロック信号CKも図示されている。

0059

図6の例では、入力データDIN及び第1データD1は、先頭の2つが0であり、その他は1である。また、図6の例では、図4に示したNは8であり、8個の入力データDINが入力される毎に、すなわち、クロック信号CKの8周期毎に、時刻t1,t2,t3,t4,t5,t6においてリセット信号RSTがハイレベルになっている。

0060

第2データD2は、時刻t1と時刻t2との間で0から1に変化し、以降は1を維持している。この第2データD2は、第1データD1がクロック信号CKの8周期分遅延したデータとなっている。

0061

第3データD3は、時刻t1よりも前に0から1に変化し、時刻t1と時刻t2との間で1から0に変化し、以降は0を維持している。この第3データD3は、第1データD1から第2データD2を減算したデータとなっている。

0062

第5データD5は、1ずつ増加して、時刻t1,t2,t3,t4,t5,t6において、1に戻っている。

0063

第7データD7は、1ずつ増加して、時刻t1,t2,t3,t4,t5,t6において、リセット信号RSTによって0に初期化されている。この第7データD7は、0に初期化された後は、第5データD5がクロック信号CKの1周期分遅延したデータとなっている。

0064

オフセットデータOFSは、時刻t1において0から5に変化し、時刻t2において5から8に変化し、以降は8を維持している。このオフセットデータOFSは、時刻t1,t2,t3,t4,t5,t6において、1に戻る直前の第5データD5がセットされている。

0065

第4データD4は、時刻t2よりも前において0から8まで1ずつ増加し、以降は8を維持している。この第4データD4は、第3データD3と第6データD6とを加算したデータである。

0066

第6データD6は、時刻t2よりも前において0から8まで1ずつ増加し、以降は8を維持している。この第6データD6は、第4データD4がクロック信号CKの1周期分遅延したデータとなっている。なお、第6データD6は、時刻t1,t2,t3,t4,t5,t6において、リセット信号RSTによってオフセットデータOFSがセットされている。

0067

出力データDOUTは、時刻t2よりも前において0から1まで0.125ずつ増加し、以降は1を維持している。出力データDOUTは、第4データD4を8で除算したデータである。入力データDINでは0から1への変化が急峻であるのに対して、出力データDOUTでは0から1への変化が緩やかであり、デジタル回路1がローパスフィルターとして機能していることがわかる。

0068

なお、図4に示したデジタル回路1は、各部が専用のデジタル回路によって実現されてもよいし、汎用のデジタル回路によって実現されてもよい。例えば、デジタル回路1は、ALU(Arithmetic Logic Unit)、レジスター、シーケンサー、メモリー等を有する汎用マイクロプロセッサーにおいて、シーケンサーが、メモリーに記憶されているプログラムに従って、ALUの演算の種類、ALUの入力先のレジスター、ALUの出力先のレジスター等を順次選択することにより、実現されてもよい。

0069

以上に説明した第2実施形態のデジタル回路1又は信号処理方法によれば、入力データDINが浮動小数点形式のデジタルデータである場合でも、N個の入力データDINが入力される毎に第1積分回路50による第1積分演算によって得られる第4データD4を、オフセットデータOFSに基づいて補正するので、第1積分演算によって第4データD4に蓄積される積分誤差が小さくなる。また、第2実施形態のデジタル回路1又は信号処理方法によれば、N個の入力データDINが入力される毎に第2積分回路60において第7データD7がゼロに初期化されるので、第2積分演算によって第5データD5に蓄積される積分誤差が小さくなる。第7データD7の初期化により、初期化直前の第5データD5はその後の第2積分演算に用いられなくなるが、この第5データD5をオフセットデータOFSとして保持し、第1積分演算によって得られる第4データD4を、積分誤差が小さいオフセットデータOFSで補正し、Nで除算することで正しい出力データDOUTが得られる。その結果、出力データDOUTにおける積分誤差が低減される。したがって、第2実施形態のデジタル回路1又は信号処理方法によれば、固定小数点形式の入力データに限らず、広い範囲をカバーする浮動小数点形式の入力データを扱うことが可能なフィルターを実現することができる。

0070

1−3.第3実施形態
図7は、第3実施形態のデジタル回路1の機能ブロック図である。図7に示すように、第3実施形態のデジタル回路1は、微分回路80、積分回路90、除算回路100、乗算回路101、記憶回路102及びカウント回路103を含み、入力データDINを補間フィルター処理して出力データDOUTを出力する。入力データDIN及び出力データDOUTは、固定小数点形式のデジタルデータでもよいし、浮動小数点形式のデジタルデータでもよい。

0071

微分回路80は、入力データDINである第1データD1と、第1データD1の1つ前の入力データである第2データD2との差分を求める微分演算を行う。Nは2以上の整数である。本実施形態では、微分回路80は、遅延回路81と減算回路82とを含む。遅延回路81は、第1データD1を1段遅延させて第2データD2を出力する。例えば、遅延回路81は、入力データDINと同期した周波数fsの不図示のクロック信号CKに同期して第1データD1を取り込み、第2データD2として保持するレジスターによって実現される。減算回路82は、第1データD1から第2データD2を減算して第3データD3を出力する。

0072

積分回路90は、微分回路80による微分演算のN倍の周波数で、当該微分演算によって得られる第3データD3を積分する積分演算を行う。本実施形態では、積分回路90は、加算回路91と遅延回路92とを含む。加算回路91は、第3データD3と遅延回路92から出力される第6データD6とを加算して第4データD4を出力する。遅延回路92は、第4データD4を1段遅延させて第6データD6を出力する。ただし、遅延回路92は、リセット信号RSTに基づいて、第4データD4に代えてオフセットデータOFSを遅延させて第6データD6を出力する。例えば、遅延回路92は、リセット信号RSTの立ち上がりエッジでオフセットデータOFSを取り込んで第6データD6として保持し、リセット信号RSTがローレベルのとき、クロック信号CKの周波数fsのN倍の周波数の不図示のクロック信号CKXに同期して、第4データD4を取り込んで第6データD6として保持するレジスターによって実現される。

0073

乗算回路101は、入力データDINにNを乗算し、入力データDINがN倍された第5データD5を出力する。例えば、乗算回路101は、Nを2のn乗としてnビットシフト回路によって実現される。

0074

記憶回路102は、第5データD5をオフセットデータOFSとして記憶する。例えば、記憶回路72は、クロック信号CKXに同期して第5データD5を取り込み、オフセットデータOFSとして保持するレジスターによって実現される。

0075

カウント回路103は、N個の入力データDINが入力される毎にリセット信号RSTを出力する。

0076

除算回路100は、第4データD4をNで除算して出力データDOUTを出力する。

0077

図8は、第3実施形態のデジタル回路1における信号処理方法の一例を示すフローチャート図である。

0078

図8に示すように、まず、デジタル回路1は、微分回路80により、入力データDINである第1データD1と、第1データD1の1つ前の入力データDINである第2データD2との差分を求める微分演算を行う(ステップS210)。

0079

次に、デジタル回路1は、積分回路90により、ステップS210の微分演算のN倍の周波数で、当該微分演算によって得られる第3データD3を積分する積分演算を行う(ステップS220)。

0080

次に、デジタル回路1は、カウント回路103により、新たな入力データDINが入力されたか否かを判定し(ステップS230)、新たな入力データDINが入力されていない場合には(ステップS230のN)、ステップS220以降の処理を再び行う。

0081

また、デジタル回路1は、新たな入力データDINが入力された場合には(ステップS230のY)、乗算回路101及び記憶回路102により、ステップS220の積分演算によって得られる第4データD4を、入力データDINに基づいて補正する(ステップS240)。そして、デジタル回路1は、ステップS210以降の処理を再び行う。

0082

このように、第3実施形態のデジタル回路1は、入力データDINが入力される毎に、積分回路90による積分演算によって得られる第4データD4を、入力データDINに基づいて補正する。

0083

図9は、第3実施形態のデジタル回路1の動作の一例を示すタイミングチャート図である。図9には、リセット信号RST及び各種のデータに加えて、入力データDINと同期したクロック信号CK及びクロック信号CKの周波数fsのN倍の周波数のクロック信号CKXも図示されている。図9の例では、Nは8である。

0084

図9の例では、入力データDIN及び第1データD1は、時刻t1において0から1に変化し、時刻t3において1から0に変化し、時刻t5において0から1に変化している。また、図9の例では、1つの入力データDINが入力される毎に、すなわち、クロック信号CKの1周期毎に、時刻t1,t2,t3,t4,t5,t6においてリセット信号RSTがハイレベルになっている。

0085

第2データD2は、時刻t2において0から1に変化し、時刻t4において1から0に変化し、時刻t6において0から1に変化している。この第2データD2は、第1データD1がクロック信号CKの1周期分遅延したデータとなっている。

0086

第3データD3は、時刻t1において0から1に変化し、時刻t2において1から0に変化し、時刻t3において0から−1に変化し、時刻t4において−1から0に変化し、時刻t5において0から1に変化し、時刻t6において1から0に変化している。この第3データD3は、第1データD1から第2データD2を減算したデータとなっている。

0087

第5データD5は、時刻t1において0から8に変化し、時刻t3において8から0に変化し、時刻t5において0から8に変化している。この第5データD5は、第1データD1を8倍したデータとなっている。

0088

オフセットデータOFSは、時刻t1の後において0から8に変化し、時刻t3の後において8から0に変化し、時刻t5の後において0から8に変化している。このオフセットデータOFSは、第5データD5がクロック信号CKXの1周期分遅延したデータとなっている。

0089

第4データD4は、時刻t1以降において0から8まで1ずつ増加し、時刻t3以降において8から0まで1ずつ減少し、時刻t5以降において0から8まで1ずつ増加している。この第4データD4は、第3データD3と第6データD6とを加算したデータである。

0090

第6データD6は、時刻t1の後において0から8まで1ずつ増加し、時刻t3の後において8から0まで1ずつ減少し、時刻t5の後において0から8まで1ずつ増加している。この第6データD6は、第4データD4がクロック信号CKXの1周期分遅延したデータとなっている。

0091

出力データDOUTは、時刻t1以降において0から1まで0.125ずつ増加し、時刻t3以降において1から0まで0.125ずつ減少し、時刻t5以降において0から1まで0.125ずつ増加している。出力データDOUTは、第4データD4を8で除算したデータである。出力データDOUTは、入力データDINに対して8倍のレートであることがわかる。また、入力データDINでは0から1への変化や1から0への変化が急峻であるのに対して、出力データDOUTでは0から1への変化や1から0への変化が緩やかであり、デジタル回路1が補間フィルターとして機能していることがわかる。

0092

なお、図7に示したデジタル回路1は、各部が専用のデジタル回路によって実現されてもよいし、汎用のデジタル回路によって実現されてもよい。例えば、デジタル回路1は、ALU(Arithmetic Logic Unit)、レジスター、シーケンサー、メモリー等を有する汎用マイクロプロセッサーにおいて、シーケンサーが、メモリーに記憶されているプログラムに従って、ALUの演算の種類、ALUの入力先のレジスター、ALUの出力先のレジスター等を順次選択することにより、実現されてもよい。

0093

以上に説明した第3実施形態のデジタル回路1又は信号処理方法では、入力データDINが浮動小数点形式のデジタルデータである場合でも、入力データDINが入力される毎に、積分回路90による積分演算によって得られる第4データD4を、入力データDINから得られるオフセットデータOFSに基づいて補正する。これにより、第4データD4がN回毎に1回、入力データDINをN倍したデータに強制的に置き換えられるので、積分演算によって第4データD4に蓄積される積分誤差が小さくなる。その結果、出力データDOUTにおける積分誤差が低減される。したがって、第3実施形態のデジタル回路1又は信号処理方法によれば、固定小数点形式の入力データに限らず、広い範囲をカバーする浮動小数点形式の入力データを扱うことが可能なフィルターを実現することができる。

0094

2.発振器
図10は、本実施形態の発振器200の機能ブロック図の一例である。図10の例では、発振器200は、温度センサー210、A/D変換回路220、フィルター回路230、デジタル信号処理回路240、補間回路250及び発振回路260を含む。

0095

温度センサー210は、発振器200の温度を検出し、温度に応じた電圧温度信号を出力する。

0096

A/D変換回路220は、温度センサー210から出力される温度信号をデジタルデータである温度データに変換する。例えば、温度データは、温度信号の電圧値に相当するデジタル値を有するデータであってもよい。

0097

フィルター回路230は、A/D変換回路220から出力されるデジタルデータである温度データに対してフィルター処理を行う。例えば、フィルター回路230は、温度データに対してローパスフィルター処理を行うCICローパスフィルターであってもよい。例えば、フィルター回路230は、FIR(Finite Impulse Response)フィルターであってもよいし、IIR(Infinite Impulse Response)フィルターであってもよい。

0098

デジタル信号処理回路240は、フィルター回路230から出力されるデータに基づいて、発振回路260の温度補償データを生成する。

0099

補間回路250は、デジタル信号処理回路240から出力される温度補償データに対してデータを補間する補間処理を行う。例えば、補間回路250は、温度補償データに対して補間処理及びフィルター処理を行うCIC補間フィルターであってもよい。

0100

発振回路260は、補間回路250から出力される温度補償データに基づいて温度補償された発振信号を生成する。例えば、発振回路260は、振動子と、当該振動子を発振させる発振用回路とを含んで構成されてもよい。振動子としては、例えば、水晶振動子SAW(Surface Acoustic Wave)共振素子、その他の圧電振動素子MEMS(Micro Electro Mechanical Systems)振動子などを用いることができる。発振回路260は、ピアース発振回路、インバーター型発振回路、コルピッツ発振回路ハートレー発振回路などの種々のタイプの発振回路であってもよい。なお、当該振動子の温度特性をより正確に補償するために、温度センサー210は当該振動子の近くに配置されてもよい。

0101

例えば、発振回路260は、フラクショナルN−PLL回路であり、補間回路250から出力される温度補償データは、フラクショナルN−PLL回路の分周比を表すデータであってもよい。また、例えば、発振回路260は、振動子の負荷容量値可変に設定可能な容量アレイ型の発振回路であり、補間回路250から出力される温度補償データは、当該負荷容量値を選択するためのデータであってもよい。

0102

図11は、本実施形態の発振器200の機能ブロック図の他の一例である。図11において、図10と同じ構成要素には同じ符号が付されている。図11の例では、発振器200は、温度センサー210、A/D変換回路220、フィルター回路230、デジタル信号処理回路240、補間回路250、発振回路260及びD/A変換回路270を含む。

0103

温度センサー210、A/D変換回路220、フィルター回路230、デジタル信号処理回路240及び補間回路250の各構成は、図10と同様であってもよいので、その説明を省略する。

0104

D/A変換回路270は、補間回路250から出力される温度補償データをアナログ信号である温度補償電圧信号に変換する。例えば、温度補償電圧信号は、温度補償データが有すデジタル値に相当する電圧値を有する信号であってもよい。

0105

発振回路260は、D/A変換回路270から出力される温度補償電圧信号に基づいて温度補償された発振信号を生成する。例えば、発振回路260は、振動子と、当該振動子と電気的に接続され、両端の電位差に応じて容量値が変化する可変容量素子とを含む発振回路であり、D/A変換回路270から出力される温度補償電圧信号が当該可変容量素子の一端に印加されてもよい。

0106

なお、図10又は図11に示す発振器200の少なくとも一部は、集積回路(IC:IntegratedCircuit)によって実現されてもよい。

0107

以上のように構成された図10又は図11に示す本実施形態の発振器200において、フィルター回路230として上記の第1実施形態又は第2実施形態のデジタル回路1を適用することができる。また、本実施形態の発振器200において、補間回路250として上記の第3実施形態のデジタル回路1を適用することができる。本実施形態によれば、フィルター回路230及び補間回路250の少なくとも一方として、広い範囲をカバーする浮動小数点形式の入力データを扱うことが可能なフィルターを実現するデジタル回路1が適用されるので、例えば、周波数精度の高い発振器200を提供することができる。

0108

3.電子機器
図12は、本実施形態の電子機器の構成の一例を示す機能ブロック図である。また、図13は、本実施形態の電子機器の一例であるスマートフォンの外観の一例を示す図である。

0109

本実施形態の電子機器300は、発振器310、CPU(Central Processing Unit)320、操作部330、ROM(Read Only Memory)340、RAM(Random Access Memory)350、通信部360、表示部370を含んで構成されている。なお、本実施形態の電子機器は、図12の構成要素の一部を省略又は変更し、あるいは、他の構成要素を付加した構成としてもよい。

0110

発振器310は、集積回路312と振動子313とを備えてもよい。集積回路312は、振動子313を発振させて発振信号を発生させる。集積回路312は、振動子313から出力される発振信号に基づいて、CPU320からの設定に応じた周波数のクロック信号を生成して出力する。このクロック信号は発振器310からCPU320に出力される。

0111

CPU320は、ROM340等に記憶されているプログラムに従い、発振器310から入力されるクロック信号に基づいて各種の計算処理制御処理を行う処理部である。具体的には、CPU320は、操作部330からの操作信号に応じた各種の処理、外部装置データ通信を行うために通信部360を制御する処理、表示部370に各種の情報を表示させるための表示信号を送信する処理等を行う。

0112

操作部330は、操作キーやボタンスイッチ等により構成される入力装置であり、ユーザーによる操作に応じた操作信号をCPU320に出力する。

0113

ROM340は、CPU320が各種の計算処理や制御処理を行うためのプログラムやデータ等を記憶する記憶部である。

0114

RAM350は、CPU320の作業領域として用いられ、ROM340から読み出されたプログラムやデータ、操作部330から入力されたデータ、CPU320が各種プログラムに従って実行した演算結果等を一時的に記憶する記憶部である。

0115

通信部360は、CPU320と外部装置との間のデータ通信を成立させるための各種制御を行う。

0116

表示部370は、LCD(Liquid Crystal Display)等により構成される表示装置であり、CPU320から入力される表示信号に基づいて各種の情報を表示する。表示部370には操作部330として機能するタッチパネルが設けられていてもよい。

0117

発振器310として例えば上記の実施形態の発振器200を適用することにより、発振器310から出力されるクロック信号の周波数精度を高めることが可能であるので、信頼性の高い電子機器を実現することができる。

0118

このような電子機器300としては種々の電子機器が考えられ、例えば、パーソナルコンピューター(例えば、モバイル型パーソナルコンピューター、ラップトップ型パーソナルコンピューター、タブレット型パーソナルコンピューター)、スマートフォンや携帯電話機などの移動体端末ディジタルカメラインクジェット式吐出装置(例えば、インクジェットプリンター)、ルーターやスイッチなどのストレージエリアネットワーク機器ローカルエリアネットワーク機器、移動体端末基地局用機器、テレビビデオカメラビデオレコーダーカーナビゲーション装置リアルタイムクロック装置ページャー電子手帳通信機能付も含む)、電子辞書電卓電子ゲーム機器、ゲーム用コントローラー、ワードプロセッサーワークステーションテレビ電話防犯用テレビモニター電子双眼鏡POS端末医療機器(例えば電子体温計血圧計血糖計、心電図計測装置超音波診断装置電子内視鏡)、魚群探知機、各種測定機器計器類(例えば、車両、航空機船舶の計器類)、フライトシミュレーター、ヘッドマウントディスプレイモーショントレースモーショントラッキングモーションコントローラーPDR歩行者位置方位計測)等が挙げられる。

0119

本実施形態の電子機器300の一例として、上述した発振器310を基準信号源として用いて、例えば、端末有線又は無線で通信を行う端末基地局用装置等として機能する伝送装置が挙げられる。発振器310として、例えば上記の実施形態の発振器200を適用することにより、例えば通信基地局などに利用可能な、周波数精度の高い、高性能高信頼性を所望される電子機器300を実現することも可能である。

0120

また、本実施形態の電子機器300の他の一例として、通信部360が外部クロック信号を受信し、CPU320が、当該外部クロック信号と発振器310が出力する内部クロック信号とに基づいて、発振器310の周波数を制御する周波数制御部と、を含む、通信装置であってもよい。この通信装置は、例えば、ストレータム3などの基幹系ネットワーク機器やフェムトセルに使用される通信機器であってもよい。

0121

4.移動体
図14は、本実施形態の移動体の一例を示す図(上面図)である。図14に示す移動体400は、発振器410、エンジンシステムブレーキシステムキーレスエントリーシステム等の各種の制御を行うコントローラー420,430,440、バッテリー450、バックアップ用バッテリー460を含んで構成されている。なお、本実施形態の移動体は、図14の構成要素の一部を省略し、あるいは、他の構成要素を付加した構成としてもよい。

0122

発振器410は、不図示の集積回路と振動子とを備えてもよい。当該集積回路は、振動子を発振させて発振信号を発生させ、振動子から出力される発振信号に基づいて、設定に応じた周波数のクロック信号を生成して出力してもよい。このクロック信号は発振器410からコントローラー420,430,440に出力され、コントローラー420,430,440は当該クロック信号に基づいて各種の制御を行う。

0123

バッテリー450は、発振器410及びコントローラー420,430,440に電力を供給する。バックアップ用バッテリー460は、バッテリー450の出力電圧閾値よりも低下した時、発振器410及びコントローラー420,430,440に電力を供給する。

0124

発振器410として例えば上記の実施形態の発振器200を適用することにより、発振器410から出力されるクロック信号の周波数精度を高めることが可能であるので、信頼性の高い移動体400を実現することができる。

0125

このような移動体400としては種々の移動体が考えられ、例えば、自動車電気自動車も含む)、ジェット機ヘリコプター等の航空機、船舶、ロケット人工衛星等が挙げられる。

0126

本発明は本実施形態に限定されず、本発明の要旨の範囲内で種々の変形実施が可能である。

0127

上述した実施形態及び変形例は一例であって、これらに限定されるわけではない。例えば、各実施形態及び各変形例を適宜組み合わせることも可能である。

0128

本発明は、実施の形態で説明した構成と実質的に同一の構成(例えば、機能、方法及び結果が同一の構成、あるいは目的及び効果が同一の構成)を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。

0129

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