図面 (/)

技術 増幅回路

出願人 株式会社エヌエフ回路設計ブロック
発明者 高橋良輔曽布川慎吾
出願日 2018年7月30日 (2年4ヶ月経過) 出願番号 2018-142837
公開日 2020年2月6日 (10ヶ月経過) 公開番号 2020-022008
状態 未査定
技術分野 増幅器一般
主要キーワード トリマブル抵抗 差動対信号 選別品 一段構成 部品選別 選別回路 製品回路 製品要求
関連する未来課題
重要な関連分野

この項目の情報は公開日時点(2020年2月6日)のものです。
また、この項目は機械的に抽出しているため、正しく解析できていない場合があります

図面 (20)

課題

新規回路技術により無帰還での調整を行ない、CMRR特性を大きく改善することが可能な増幅回路を提供する

解決手段

差動増幅回路30は、入力端子+IN,−INに加わる差動入力信号をそれぞれ受ける一対のトランジスタQ1,Q2と、トランジスタQ1,Q2の負荷となる定電流源I1,I2とにより、正極側ソースフォロア11と負極側ソースフォロア12を構成し、トランジスタQ1,Qのドレインソース間電圧ds1,Vds2の少なくとも何れか一方を調整可能にするCMRR調整回路31を設けて構成される。任意に選択したトランジスタQ1,Q2の特性に不整合があっても、差動増幅回路30を実動作させる前に、トランジスタQ1,Q2のドレイン・ソース間電圧Vds1,Vds2を、CMRR調整回路31を利用して適切に微調整することができる。

概要

背景

増幅回路CMRRを調整(改善)するためには、正負入力から信号合成箇所までの2つの入力回路バランスが最重要視される。例えば図1は、一般的な計装アンプ回路例として、2個の入力端子+IN,−INと、1個の出力端子UTと、3個のオペアンプA1〜A3と、7個の抵抗R1〜R7とからなる計装アンプ1を示しているが、抵抗R1:R3および抵抗R2:R4の組み合わせには、非常に高いマッチング相対精度)が要求される。仮に、抵抗R1〜R4がほぼ同じ値であり、抵抗R4と抵抗R2の比率(R2/R4)が、抵抗R3と抵抗R1の比率(R1/R3)に対して0.1%ずれるミスマッチを生じると、計装アンプ1のCMRRはおよそ66dBに留まる。一方、ICプロセスで作られた計装アンプ1のCMRRは100〜140dB程度もあり、CMRRに関して非常に高度なマッチング特性が得られていることが分かる。

但し、上記は使用するオペアンプのCMRRが極めて高いことを前提とした話である。オペアンプまたは各種の差動アンプ自体のCMRRを高めることについて、詳細な設計情報はあまり出回っていない。これには、半導体メーカの設計秘密に関わる部分が大きいこと、IC(集積回路)プロセスなのである程度はマッチングが良い製造が期待できること、ブートストラップ回路などによる高CMRRを実現する技術がある程度確立されていること、などが理由として考えられる。

ハイインピーダンス入力や低雑音入力を実現するために、フォロア回路を差動アンプに組み合わせた増幅回路も知られている。図2は標準的な増幅回路の一例として、図1で示した計装アンプ1の入力側に、トランジスタQ1,Q2や定電流源I1,I2を含むフォロア回路10を接続した差動増幅回路20を示している。フォロア回路10は2つの入力回路、すなわち対をなす正極側ソースフォロア11と負極側ソースフォロア12とにより構成される。正極側ソースフォロア11は、異なる電源電圧DD,VSS(VDD>VSS)のライン間に、トランジスタQ1のドレインソースと定電流源I1を直列に接続し、トランジスタQ1のゲートに正極側入力端子+INを接続し、トランジスタQ1のソースと定電流源I1との接続点に、計装アンプ1の非反転入力端子(図1に示す入力端子+IN)を接続して構成される。同様に負極側ソースフォロア12は、電源電圧VDD,VSSのライン間に、トランジスタQ2のドレイン・ソースと定電流源I2を直列に接続し、トランジスタQ2のゲートに負極側入力端子−INを接続し、トランジスタQ2のソースと定電流源I2との接続点に、計装アンプ1の反転入力端子(図1に示す入力端子−IN)を接続して構成される。これにより、入力端子+IN,−INにそれぞれ印加した差動入力信号電圧が、ほぼそのまま計装アンプ1の非反転入力端子と反転入力端子に出力され、その電圧差増幅した信号が計装アンプ1の出力端子に出力される。

図2では、2つの差動入力信号をそれぞれ受けるトランジスタQ1,Q2を、何れもn型のJFET接合型電界効果トランジスタ)として描いているが、代わりにn型のMOSFET金属酸化物半導体電界効果トランジスタ)や、NPN型バイポーラトランジスタとしても、同じ回路構成となる。また、トランジスタQ1,Q2をp型のユニポーラトランジスタPNP型のバイポーラトランジスタとした場合には、正極側ソースフォロア11の定電流源I1とトランジスタQ1、および負極側ソースフォロア12の定電流源I2とトランジスタQ2の配置がそれぞれ入れ替わるものの、やはり同じフォロア回路10と計装アンプ1の組み合わせで動作する。この差動増幅回路20自体は特殊なものではなく、利得1倍で安定動作する回路として従来から知られている(非特許文献1の図2を参照)。

かかる構成において、使用するトランジスタQ1,Q2や、定電流源I1,I2や、計装アンプ1の全てが理想動作を示し、ソースフォロア11,12間のマッチングも完全に同一であれば、差動増幅回路20のCMRRは無限大となる。しかし、トランジスタQ1,Q2間で僅かなミスマッチが存在すると、差動増幅回路20のCMRRは無限大から有限の値に低下する。上述のように、ICプロセスで作られた計装アンプ1のCMRRは十分に高いため、トランジスタQ1,Q2のミスマッチが差動増幅回路20のCMRRを支配する。

従来は高いCMRRを得るために、差動入力信号の入力段は高いマッチングを必要としていた。そのため同一の動作条件で、できるだけ近い特性を有するデバイスを用意した上で、できるだけ同じ動作条件で動作させる必要が有った。とりわけデバイスについては、増幅回路を構成するトランジスタや抵抗の素子バラつきが小さな部品選別するなどした上で、抵抗値電流値微調整を行なうなどの方法が採られており、例えば図2に示す差動増幅回路20で高いCMRRを実現するには、部品を選択する際にトランジスタQ1,Q2のミスマッチが極力小さくなるように、良好なマッチング性能を示すペア選別品デュアルトランジスタを採用し、かつ、定電流源I1,I2も特性がそろったものを用意する必要がある。

こうした部品の選別とは別に、回路技術によりCMRRを改善する考えも幾つか提案されている。

例えば特許文献1では、差動入力信号を受ける入力差動対、入力差動対の負荷となるカレントミラー回路、および入力差動対にテイル電流を供給する第1電流源を含む差動入力段と、差動入力段からの出力信号を増幅する増幅トランジスタ、および増幅トランジスタにバイアス電流を供給する第2電流源を含む増幅段と、を備えた差動増幅回路において、差動入力信号の同相成分を検出し、その同相成分に応じて増幅トランジスタのコレクタ電圧を変化させるバランス回路を設けることで、増幅トランジスタのベース電流入力電圧依存特性を、カレントミラー回路のベース電流の入力電圧依存特性に近付け、その結果、差動入力段の電流バランスを調整して、CMRRを改善する考えが提示されている。

本願出願人が以前提案した特許文献2には、差動アンプを構成する一対のトランジスタのコレクタ電流を同一に確保し、且つそれらのトランジスタのコレクタエミッタ電圧を一定にする負帰還回路を付加することで、トランジスタの特性を厳密に揃えなくても、差動増幅回路の動作が安定化されることが示されている。

その他に、上述した非特許文献1の図7には、トランジスタQ1のソースとトランジスタQ2のソースとの間にポテンショメータを接続し、このポテンショメータにより各トランジスタQ1,Q2のゲート・ソース間電圧を一致させて、トランジスタQ1,Q2のミスマッチに起因する入力オフセット電圧を最小にする調整方法が示されている。

概要

新規の回路技術により無帰還での調整を行ない、CMRR特性を大きく改善することが可能な増幅回路を提供する差動増幅回路30は、入力端子+IN,−INに加わる差動入力信号をそれぞれ受ける一対のトランジスタQ1,Q2と、トランジスタQ1,Q2の負荷となる定電流源I1,I2とにより、正極側ソースフォロア11と負極側ソースフォロア12を構成し、トランジスタQ1,Qのドレイン・ソース間電圧Vds1,Vds2の少なくとも何れか一方を調整可能にするCMRR調整回路31を設けて構成される。任意に選択したトランジスタQ1,Q2の特性に不整合があっても、差動増幅回路30を実動作させる前に、トランジスタQ1,Q2のドレイン・ソース間電圧Vds1,Vds2を、CMRR調整回路31を利用して適切に微調整することができる。

目的

本発明は上記問題点に鑑み、新規の回路技術により無帰還での調整を行ない、CMRR特性を大きく改善することが可能な増幅回路を提供する

効果

実績

技術文献被引用数
0件
牽制数
0件

この技術が所属する分野

(分野番号表示ON)※整理標準化データをもとに当社作成

ライセンス契約や譲渡などの可能性がある特許掲載中! 開放特許随時追加・更新中 詳しくはこちら

請求項1

差動入力信号をそれぞれ受ける一対の第1トランジスタおよび第2トランジスタからなる入力部と、前記入力部の負荷として設けられ、第1負荷および第2負荷からなる負荷部と、により、前記第1負荷に前記第1トランジスタを接続してなる第1フォロアと、前記第2負荷に前記第2トランジスタを接続してなる第2フォロアと、を構成し、前記第1トランジスタの主端子間電圧もしくは主端子電流の少なくともいずれか一方、または、前記第2トランジスタの主端子間電圧もしくは主端子電流の少なくともいずれか一方の、少なくともいずれか一方を調整可能としたCMRR調整回路を設け、前記第1フォロアからの出力信号と前記第2フォロアからの出力信号を、差動対信号として出力する構成としたことを特徴とする、増幅回路

請求項2

差動入力信号をそれぞれ受ける一対の第1トランジスタおよび第2トランジスタからなる入力部と、前記入力部の負荷として設けられ、第1負荷および第2負荷からなる負荷部と、により、前記第1負荷に前記第1トランジスタを接続してなる第1出力部と、前記第2負荷に前記第2トランジスタを接続してなる第2出力部と、を構成し、前記差動入力信号を前記第1出力部と前記第2出力部で差動増幅して出力する増幅回路において、前記第1トランジスタの主端子間電圧もしくは主端子電流の少なくともいずれか一方、または、前記第2トランジスタの主端子間電圧もしくは主端子電流の少なくともいずれか一方の、少なくともいずれか一方を調整可能としたCMRR調整回路を設け、前記CMRR調整回路は、対をなす第3のトランジスタおよび第4のトランジスタに、それぞれ個別のバイアス電圧を与えるバイアス源を備えた構成を少なくとも有し、前記第1トランジスタと前記第2トランジスタに、前記第3トランジスタと前記第4トランジスタをそれぞれカスコード接続して、前記第1出力部および前記第2出力部からの出力信号を、差動対信号として出力する構成としたことを特徴とする、増幅回路。

請求項3

差動入力信号をそれぞれ受ける一対の第1トランジスタおよび第2トランジスタからなる入力部と、前記入力部の負荷として設けられ、第1負荷および第2負荷からなる負荷部と、により、前記第1負荷に前記第1トランジスタを接続してなる第1出力部と、前記第2負荷に前記第2トランジスタを接続してなる第2出力部と、を構成し、前記差動入力信号を前記第1出力部と前記第2出力部で差動増幅して出力する増幅回路において、前記第1トランジスタの主端子間電圧もしくは主端子電流の少なくともいずれか一方、または、前記第2トランジスタの主端子間電圧もしくは主端子電流の少なくともいずれか一方の、少なくともいずれか一方を調整可能としたCMRR調整回路を設け、前記CMRR調整回路は、対をなす第3トランジスタおよび第4トランジスタに、それぞれ個別のバイアス電圧を与えるバイアス源を備えた構成を少なくとも有し、前記第1トランジスタと前記第2トランジスタに、前記第3トランジスタと前記第4トランジスタをそれぞれ折り返しカスコード接続して、前記第1出力部および前記第2出力部からの出力信号を、差動対信号として出力する構成としたことを特徴とする、増幅回路。

請求項4

前記第1トランジスタの主端子間電圧に応じて当該第1トランジスタの端子電流を制御し、前記第2トランジスタの主端子間電圧に応じて当該第2トランジスタの端子電流を制御するスーパーフォロア回路を付加したことを特徴とする、請求項3に記載の増幅回路。

請求項5

前記差動対信号を差動増幅して出力する構成としたことを特徴とする、請求項1から4の何れか一つに記載の増幅回路。

請求項6

前記第1トランジスタの主端子間電圧と前記第2トランジスタの主端子間電圧を一定に保つブートストラップ回路を設けたことを特徴とする、請求項1から5の何れか一つに記載の増幅回路。

技術分野

0001

本発明は、2つの差動入力信号増幅する増幅回路に関し、特に入力信号に共通する同相信号成分除去能力、すなわち同相信号除去比(Common-Mode Rejection Ratio:以下、「CMRR」と略す)を改善する増幅回路に関するものである。

背景技術

0002

増幅回路のCMRRを調整(改善)するためには、正負入力から信号合成箇所までの2つの入力回路バランスが最重要視される。例えば図1は、一般的な計装アンプ回路例として、2個の入力端子+IN,−INと、1個の出力端子UTと、3個のオペアンプA1〜A3と、7個の抵抗R1〜R7とからなる計装アンプ1を示しているが、抵抗R1:R3および抵抗R2:R4の組み合わせには、非常に高いマッチング相対精度)が要求される。仮に、抵抗R1〜R4がほぼ同じ値であり、抵抗R4と抵抗R2の比率(R2/R4)が、抵抗R3と抵抗R1の比率(R1/R3)に対して0.1%ずれるミスマッチを生じると、計装アンプ1のCMRRはおよそ66dBに留まる。一方、ICプロセスで作られた計装アンプ1のCMRRは100〜140dB程度もあり、CMRRに関して非常に高度なマッチング特性が得られていることが分かる。

0003

但し、上記は使用するオペアンプのCMRRが極めて高いことを前提とした話である。オペアンプまたは各種の差動アンプ自体のCMRRを高めることについて、詳細な設計情報はあまり出回っていない。これには、半導体メーカの設計秘密に関わる部分が大きいこと、IC(集積回路)プロセスなのである程度はマッチングが良い製造が期待できること、ブートストラップ回路などによる高CMRRを実現する技術がある程度確立されていること、などが理由として考えられる。

0004

ハイインピーダンス入力や低雑音入力を実現するために、フォロア回路を差動アンプに組み合わせた増幅回路も知られている。図2標準的な増幅回路の一例として、図1で示した計装アンプ1の入力側に、トランジスタQ1,Q2や定電流源I1,I2を含むフォロア回路10を接続した差動増幅回路20を示している。フォロア回路10は2つの入力回路、すなわち対をなす正極側ソースフォロア11と負極側ソースフォロア12とにより構成される。正極側ソースフォロア11は、異なる電源電圧DD,VSS(VDD>VSS)のライン間に、トランジスタQ1のドレインソースと定電流源I1を直列に接続し、トランジスタQ1のゲートに正極側入力端子+INを接続し、トランジスタQ1のソースと定電流源I1との接続点に、計装アンプ1の非反転入力端子図1に示す入力端子+IN)を接続して構成される。同様に負極側ソースフォロア12は、電源電圧VDD,VSSのライン間に、トランジスタQ2のドレイン・ソースと定電流源I2を直列に接続し、トランジスタQ2のゲートに負極側入力端子−INを接続し、トランジスタQ2のソースと定電流源I2との接続点に、計装アンプ1の反転入力端子図1に示す入力端子−IN)を接続して構成される。これにより、入力端子+IN,−INにそれぞれ印加した差動入力信号の電圧が、ほぼそのまま計装アンプ1の非反転入力端子と反転入力端子に出力され、その電圧差を増幅した信号が計装アンプ1の出力端子に出力される。

0005

図2では、2つの差動入力信号をそれぞれ受けるトランジスタQ1,Q2を、何れもn型のJFET接合型電界効果トランジスタ)として描いているが、代わりにn型のMOSFET金属酸化物半導体電界効果トランジスタ)や、NPN型バイポーラトランジスタとしても、同じ回路構成となる。また、トランジスタQ1,Q2をp型のユニポーラトランジスタPNP型のバイポーラトランジスタとした場合には、正極側ソースフォロア11の定電流源I1とトランジスタQ1、および負極側ソースフォロア12の定電流源I2とトランジスタQ2の配置がそれぞれ入れ替わるものの、やはり同じフォロア回路10と計装アンプ1の組み合わせで動作する。この差動増幅回路20自体は特殊なものではなく、利得1倍で安定動作する回路として従来から知られている(非特許文献1の図2を参照)。

0006

かかる構成において、使用するトランジスタQ1,Q2や、定電流源I1,I2や、計装アンプ1の全てが理想動作を示し、ソースフォロア11,12間のマッチングも完全に同一であれば、差動増幅回路20のCMRRは無限大となる。しかし、トランジスタQ1,Q2間で僅かなミスマッチが存在すると、差動増幅回路20のCMRRは無限大から有限の値に低下する。上述のように、ICプロセスで作られた計装アンプ1のCMRRは十分に高いため、トランジスタQ1,Q2のミスマッチが差動増幅回路20のCMRRを支配する。

0007

従来は高いCMRRを得るために、差動入力信号の入力段は高いマッチングを必要としていた。そのため同一の動作条件で、できるだけ近い特性を有するデバイスを用意した上で、できるだけ同じ動作条件で動作させる必要が有った。とりわけデバイスについては、増幅回路を構成するトランジスタや抵抗の素子バラつきが小さな部品選別するなどした上で、抵抗値電流値微調整を行なうなどの方法が採られており、例えば図2に示す差動増幅回路20で高いCMRRを実現するには、部品を選択する際にトランジスタQ1,Q2のミスマッチが極力小さくなるように、良好なマッチング性能を示すペア選別品デュアルトランジスタを採用し、かつ、定電流源I1,I2も特性がそろったものを用意する必要がある。

0008

こうした部品の選別とは別に、回路技術によりCMRRを改善する考えも幾つか提案されている。

0009

例えば特許文献1では、差動入力信号を受ける入力差動対、入力差動対の負荷となるカレントミラー回路、および入力差動対にテイル電流を供給する第1電流源を含む差動入力段と、差動入力段からの出力信号を増幅する増幅トランジスタ、および増幅トランジスタにバイアス電流を供給する第2電流源を含む増幅段と、を備えた差動増幅回路において、差動入力信号の同相成分を検出し、その同相成分に応じて増幅トランジスタのコレクタ電圧を変化させるバランス回路を設けることで、増幅トランジスタのベース電流入力電圧依存特性を、カレントミラー回路のベース電流の入力電圧依存特性に近付け、その結果、差動入力段の電流バランスを調整して、CMRRを改善する考えが提示されている。

0010

本願出願人が以前提案した特許文献2には、差動アンプを構成する一対のトランジスタのコレクタ電流を同一に確保し、且つそれらのトランジスタのコレクタエミッタ電圧を一定にする負帰還回路を付加することで、トランジスタの特性を厳密に揃えなくても、差動増幅回路の動作が安定化されることが示されている。

0011

その他に、上述した非特許文献1の図7には、トランジスタQ1のソースとトランジスタQ2のソースとの間にポテンショメータを接続し、このポテンショメータにより各トランジスタQ1,Q2のゲート・ソース間電圧を一致させて、トランジスタQ1,Q2のミスマッチに起因する入力オフセット電圧を最小にする調整方法が示されている。

0012

特開2016−208298号公報
特許第2994516号明細書

先行技術

0013

George Alexandrov and Nathan Carter、"Some Tips on Making aFETching Discrete Amplifier"、[online]、2013年10月第47巻、アナログデバイセズ株式会社、[平成30年7月9日検索]、インターネット〈http://www.analog.com/en/analog-dialogue/articles/tips-on-making-fetching-discrete-amplifier.html〉

発明が解決しようとする課題

0014

上述のように、入力回路のデバイス(入力段デバイス)の特性を整合させて、増幅回路のCMRRを改善させるためには、差動入力信号を直接受ける入力段トランジスタ個別部品ごとの特性を、組立時に揃える必要がある。この点について、ディスクリート部品を使う回路では、部品の選別行為に多くの工数が必要となり、選別作業に必要な人的、費用的なコストが上昇する。また、大量の部品からの選別によっても、特性の揃った部品が得られる保証がないなど、回路製造上の問題もある。さらに、通常は部品選別用の治具が用意されることになるが、選別回路製品回路との微妙な個体差は吸収できないため、部品の選別条件製品要求よりもさらに厳しく設定せざるを得なくなる。選別条件が厳しくなると、それだけ不良判定を受ける部品の割合は増加し、廃棄数×(部品単価+選別工数)で表される廃棄コストも増加する。

0015

一方、増幅回路をICで構成した場合は、部品レベルではなく製品レベルでの選別(テスト)になるが、本質的には同じコストの問題を抱えている。ICプロセスの中には、調整工程としてファンクショントリミングを組み込む場合もあるが、通常は抵抗器のトリミングに限定されるため、トランジスタ自体のマッチング改善は実現できない。したがって、これもできたなりの特性から選別するしかなく、上述の問題を解消できない。

0016

特許文献1で提案されるバランス回路や、特許文献2で提案される負帰還回路は、何れも増幅回路の実動作時に、入力段トランジスタのエミッタ電圧やコレクタ電圧を監視して、その監視結果を増幅段や入力段トランジスタのベースに反映させなければならない。そのためこれらの回路技術では、増幅回路の実動作に依存しない無帰還でのCMRR調整を行なうことができない。

0017

その他、入力段デバイスのミスマッチに起因するCMRRの低下を改善する回路技術として、差動入力信号の同相成分に対して、入力段トランジスタのドレイン・ソース間電圧の変動を抑えるブートストラップが知られている。しかし、ブートストラップは正帰還であり、安定して使用するのが難しい問題がある。

0018

本発明は上記問題点に鑑み、新規の回路技術により無帰還での調整を行ない、CMRR特性を大きく改善することが可能な増幅回路を提供することを目的とする。

課題を解決するための手段

0019

本発明の増幅回路は、差動入力信号をそれぞれ受ける一対の第1トランジスタおよび第2トランジスタからなる入力部と、前記入力部の負荷として設けられ、第1負荷および第2負荷からなる負荷部と、により、前記第1負荷に前記第1トランジスタを接続してなる第1フォロアと、前記第2負荷に前記第2トランジスタを接続してなる第2フォロアと、を構成し、前記第1トランジスタの主端子間電圧もしくは主端子電流の少なくともいずれか一方、または、前記第2トランジスタの主端子間電圧もしくは主端子電流の少なくともいずれか一方の、少なくともいずれか一方を調整可能としたCMRR調整回路を設け、前記第1フォロアからの出力信号と前記第2フォロアからの出力信号を、差動対信号として出力する構成としたことを特徴とする。

0020

また本発明は、差動入力信号をそれぞれ受ける一対の第1トランジスタおよび第2トランジスタからなる入力部と、前記入力部の負荷として設けられ、第1負荷および第2負荷からなる負荷部と、により、前記第1負荷に前記第1トランジスタを接続してなる第1出力部と、前記第2負荷に前記第2トランジスタを接続してなる第2出力部と、を構成し、前記差動入力信号を前記第1出力部と前記第2出力部で差動増幅して出力する増幅回路において、前記第1トランジスタの主端子間電圧もしくは主端子電流の少なくともいずれか一方、または、前記第2トランジスタの主端子間電圧もしくは主端子電流の少なくともいずれか一方の、少なくともいずれか一方を調整可能としたCMRR調整回路を設け、前記CMRR調整回路は、対をなす第3のトランジスタおよび第4のトランジスタに、それぞれ個別のバイアス電圧を与えるバイアス源を備えた構成を少なくとも有し、前記第1トランジスタと前記第2トランジスタに、前記第3トランジスタと前記第4トランジスタをそれぞれカスコード接続して、前記第1出力部および前記第2出力部からの出力信号を、差動対信号として出力する構成としたことを特徴とする。

0021

また本発明は、差動入力信号をそれぞれ受ける一対の第1トランジスタおよび第2トランジスタからなる入力部と、前記入力部の負荷として設けられ、第1負荷および第2負荷からなる負荷部と、により、前記第1負荷に前記第1トランジスタを接続してなる第1出力部と、前記第2負荷に前記第2トランジスタを接続してなる第2出力部と、を構成し、前記差動入力信号を前記第1出力部と前記第2出力部で差動増幅して出力する増幅回路において、前記第1トランジスタの主端子間電圧もしくは主端子電流の少なくともいずれか一方、または、前記第2トランジスタの主端子間電圧もしくは主端子電流の少なくともいずれか一方の、少なくともいずれか一方を調整可能としたCMRR調整回路を設け、前記CMRR調整回路は、対をなす第3のトランジスタおよび第4のトランジスタに、それぞれ個別のバイアス電圧を与えるバイアス源を備えた構成を少なくとも有し、前記第1トランジスタと前記第2トランジスタに、前記第3トランジスタと前記第4トランジスタをそれぞれ折り返しカスコード接続して、前記第1出力部および前記第2出力部からの出力信号を、差動対信号として出力する構成としたことを特徴とする。

発明の効果

0022

請求項1〜3の発明によれば、第1トランジスタと第2トランジスタの特性に不整合があっても、増幅回路を実動作させる前に、第1トランジスタと第2トランジスタの主端子間電圧の少なくともいずれか一方、および/または第1トランジスタと第2トランジスタの主端子電流の少なくともいずれか一方を、CMRR調整回路を利用して微調整することができる。そのため、新規の回路技術により簡単な構成で無帰還での調整を行ない、CMRR特性を大きく改善することが可能な増幅回路を提供できる。

0023

請求項2の発明によれば、第1トランジスタや第2トランジスタにそれぞれカスコード接続する第3トランジスタや第4トランジスタを利用して、これにバイアス源を加えた簡単なCMRR調整回路により、CMRR特性を効果的に大きく改善することが可能になる。

0024

請求項3の発明によれば、第1トランジスタや第2トランジスタにそれぞれ折り返しカスコード接続する第3トランジスタや第4トランジスタを利用して、これにバイアス源を加えた簡単なCMRR調整回路により、CMRR特性を効果的に大きく改善することが可能になる。

0025

請求項4の発明によれば、第1トランジスタおよび第2トランジスタに、スーパーソースフォロア回路インバーテッドダーリントン回路をそれぞれ付加することで、増幅回路の動作範囲拡張することができる。

0026

請求項5の発明によれば、入力段にソースフォロアまたはエミッタフォロアを備えた増幅回路において、入力段トランジスタとなる第1トランジスタと第2トランジスタの特性ミスマッチに起因したCMRRの低下を効果的に改善できる。

0027

請求項6の発明によれば、CMRR調整回路による微調整に加えて、ブートストラップ回路による第1トランジスタや第2トランジスタへの帰還制御により、CMRR特性をさらに大きく改善することが可能になる。

図面の簡単な説明

0028

従来から知られている一般的な計装アンプの回路図である。
従来から知られているソースフォロア型差動増幅回路の回路図である。
本技術をもっとも単純に示した増幅回路の回路図である。
従来から知られているソースフォロアの回路図である。
一般的なトランジスタのVds−Ids特性と、動作点推移を示すグラフである。
2つのトランジスタにミスマッチのあるVds−Ids特性を示すグラフである。
本発明において、一つのトランジスタのドレイン電圧を移動したVds−Ids特性を示すグラフである。
図3に示す差動増幅回路の半回路について、入力電圧に対するトランジスタのドレイン・ソース間電圧の変化を示す説明図である。
本技術を適用した回路シミュレータでの検証回路を示す図である。
図9の検証回路に基づくAC解析の結果を示すグラフである。
図9の検証回路に基づくTRAN解析結果を示すグラフである。
本技術の変形例となる増幅回路の回路図である。
本技術の変形例を適用した2つのトランジスタのVds−Ids特性を示すグラフである。
本発明の第1実施形態となる増幅回路の回路図である。
本発明の第2実施形態となる増幅回路の回路図である。
本発明の第3実施形態となる増幅回路の回路図である。
本発明の第4実施形態となる増幅回路の回路図である。
本発明の第5実施形態となる増幅回路の回路図である。
本発明の各実施形態に共通するバイアス源の回路図である。
本発明の各実施形態に共通するバイアス源の回路図である。
本発明の各実施形態に共通するバイアス源の回路図である。
本発明の各実施形態に共通する定電圧源の回路図である。
本発明の各実施形態に共通する定電流源の回路図である。
本発明の各実施形態に共通する定電流源の回路図である。

実施例

0029

以下、本発明の増幅回路について、添付図面を参照しながらその詳細を説明する。

0030

[基本技術]
図3は、本発明におけるCMRR調整技術(以下、「本技術」という)の思想を、もっとも単純に示した回路例である。同図に示す差動増幅回路30は、図2に示す従来の差動増幅回路20に、CMRR調整回路31を付加した構成が注目される。CMRR調整回路31は、電源電圧VDDのラインとトランジスタQ1のドレインとの間に挿入接続する定電圧源V1と、電源電圧VDDのラインとトランジスタQ2のドレインとの間に挿入接続する別な定電圧源V2と、により構成される。定電圧源V1,V2は、何れもその両端間に発生する電圧を微調整できる機能を有するが、ここではあえて定電圧源V2の電圧を調整したことを示すために、定電圧源V2の記号上に矢印を描いている。

0031

本技術は、トランジスタQ2のドレイン端電圧、より正確にはドレイン・ソース間電圧Vdsを調整するものである。以下、本技術で何故CMRRが改善できるのかを説明する。

0032

図4は、図2からフォロア回路10の半回路となる正極側ソースフォロア11を抽出したものである。ここでは、図4に示す単純なソースフォロアの動作を考える。入力端子+INに入力電圧V(+IN)を印加したときに、出力端子OUTにあらわれる出力電圧V(OUT)は、次の単純な動作式で示される。

0033

0034

ここでのしきい値電圧VTHは、一定の値を想定している。トランジスタQ1がバイポーラトランジスタの場合は、しきい値電圧VTHの代わりに、トランジスタQ1のベース・エミッタ間電圧VBEとなる。

0035

上記の式でVTHと示した値は、実際にはトランジスタQ1のドレイン・ソース間電圧Vdsと、定電流源I1が供給する電流Ioに依存した特性を示す。定電流源I1の電流Ioが、回路の設計上のパラメータで決まる定数と考えると、しきい値電圧VTHは、実質的にトランジスタQ1のドレイン・ソース間電圧Vdsのみに依存する特性と考えてよい。この特性は、ユニポーラトランジスタではチャネル長変調効果と呼ばれ、バイポーラトランジスタではアーリー効果と呼ばれる。細かい動作は異なるものの、チャネル長変調効果は、トランジスタQ1の飽和領域で、ドレイン・ソース間電圧Vdsに対してドレイン電流Idsが比例関係を有する現象を言い、アーリー効果は、トランジスタQ1の活性領域で、コレクタ・エミッタ間電圧Vceに対してコレクタ電流Icが比例関係を有する現象を言う。

0036

図5は、トランジスタQ1のドレイン・ソース間電圧Vdsとドレイン・ソース間電流Ids(=ドレイン電流Id)の特性をグラフで示したものである。図4に示す基本回路では、入力端子+INに与えられる入力電圧V(+IN)により、トランジスタQ1のゲート・ソース間電圧Vgsが決まり、トランジスタQ1のドレイン・ソース間電圧Vdsにより、トランジスタQ1のドレイン・ソース間電流Idsが決まる。その一方で、トランジスタQ1のドレイン・ソース間電流Idsは、出力端子OUTに電流の出入りがない限り定電流源I1の電流Ioに等しくなり、トランジスタQ1のソース電圧Vsは、Ids=Ioとなるように制御を受ける。図5は、トランジスタQ1のゲート・ソース間電圧Vgsが変化したときの、Vds−Ids特性と動作点Pの推移モデルを示しており、ゲート・ソース間電圧Vgsが高くなる程、定電流源I1の電流Ioに沿った動作点Pが図の左側に移動して、ドレイン・ソース間電圧Vdsが低下する。

0037

さて、上述の背景技術で問題点として取り上げたトランジスタQ1,Q2のミスマッチは、突き詰めるとしきい値電圧VTHのミスマッチと、チャネル長変調効果(若しくはアーリー効果)のミスマッチの二つに分解できる。トランジスタQ1,Q2の特性の違いで、しきい値電圧がΔVTHだけ異なると、図5の動作点Pで示したように、ドレイン・ソース間電圧Vdsも、ほぼΔVTHに相当する分だけ異なる。このVds−ΔVTHの影響が、チャネル長変調に僅かな影響を与える。また、トランジスタQ1,Q2の間でチャネル長変調の特性にミスマッチがあれば、ΔVTHの影響がなくてもCMRRは悪化する。

0038

図6は、ミスマッチのあるトランジスタQ1,Q2のVds−Ids特性を、それぞれ示したものである。ここでは、CMRRを定義(測定)する際の振幅値を、CMRRでの可動範囲として示している。CMRRでの可動範囲は、製品となる増幅回路の仕様が決まれば、具体的にその幅が定まる。例えば、製品仕様が10Vpp(ピーク間電圧)の入力であれば、CMRRでの可動範囲は10Vとなる。

0039

図6において、トランジスタQ1のVds−Ids特性と、トランジスタQ2のVds−Ids特性と、CMRRでの可動範囲のVds上限値と、CMRRでの可動範囲のVds下限値の4本の線で囲まれる領域を、トランジスタQ1,Q2のミスマッチの領域と定義する。トランジスタQ1,Q2の特性が完全に同一であれば、このミスマッチの領域の面積は0である。しかし、トランジスタQ1,Q2のマッチングが悪化して、ミスマッチが増加すると、それだけミスマッチの領域の面積が増える。

0040

図7は、図6同一特性のトランジスタQ1,Q2について、図3で示した本発明のCMRR調整技術に基づき、トランジスタQ2のドレイン電圧を移動したVds−Ids特性を示したものである。ここでは、図3に示すCMRR調整回路31を利用して、差動増幅回路30を実動作させる前の調整段階で、定電圧源V1で固定されるトランジスタQ1のドレイン電圧(すなわち、ドレイン・ソース間電圧)に対して、トランジスタQ2のドレイン電圧を定電圧源V2で調整する。図中、点線はドレイン電圧を調整する前のトランジスタQ2のVds−Ids特性を示し、実線はドレイン電圧を固定したトランジスタQ1のVds−Ids特性と、ドレイン電圧を調整した後のトランジスタQ2のVds−Ids特性を示している。

0041

CMRR調整回路31により、トランジスタQ1のドレイン電圧を固定する一方で、トランジスタQ2のドレイン電圧を意図して低下させると、トランジスタQ2のVds−Ids特性は、ドレイン・ソース間電圧Vds軸に沿って右に移動する。この時の移動幅を定電圧源V2で調整して最適化すると、上述したミスマッチの領域の面積を最小にでき、差動増幅回路30としてのCMRRが大きく改善される。Vds−Ids特性が完全に一致する良好なトランジスタQ1,Q2のペアを用意するには、膨大な量からの選別が必要であるが、このドレイン電圧の調整手法であれば、少なくともVds−Ids特性が完全に一致していなくても、任意に選別したトランジスタQ1,Q2のペアで、CMRRを最も改善できる最適解に調整することができる。

0042

図8は、図3に示す差動増幅回路30の半回路(正極側ソースフォロア11)について、入力端子+INに加わる入力電圧に対するトランジスタQ1のドレイン・ソース間電圧Vdsの変化を示したものである。図中左側の回路図で、CMRR調整回路31の定電圧源V1は、正極側ソースフォロア11のトランジスタQ1にカスコード接続されるトランジスタTr1と、このトランジスタTr1のベースにバイアス電圧を供給するバイアス源34として構成される。

0043

本技術では、直流電圧源となるバイアス源34により、バイアス電圧を13.2Vに微調整する。このとき、トランジスタTr1のコレクタ・エミッタ間電圧は2.4Vとなり、トランジスタQ1のドレイン電圧Vdは、入力端子+INに加わる入力電圧の変動に拘らず、VDD(+15V)−2.4V=+12.6Vに固定される。一方、トランジスタQ1のドレインからソースには、定電流源I1により一定の電流が流れるので、トランジスタQ1のドレイン・ソース間電圧Vdsは、入力端子+INへの入力電圧に応じて変動する。例として、この入力電圧が+7Vの場合は、トランジスタQ1のドレイン・ソース間電圧Vdsが5.1Vとなり、入力電圧が0Vの場合は、トランジスタQ1のドレイン・ソース間電圧Vdsが12.1Vとなり、入力電圧が−7Vの場合は、トランジスタQ1のドレイン・ソース間電圧Vdsが19.1Vとなる。図6図7で示した「CMRRでの可動範囲」とは、入力電圧の範囲に応じて定まるトランジスタQ1のドレイン・ソース間電圧Vdsの範囲、すなわちこの例では、5.1V〜19.1Vの範囲のことである。

0044

[SPICEによる検証]
図3に示す差動増幅回路30について、電子回路シミュレーションソフトウェアとして知られるSPICEで、ミスマッチのJFETのペアを作成し、CMRRの調整について検証を行なう。図9は、SPICEでの検証回路を示している。図中、図3のトランジスタQ1に相当するU1(左側のJFET)は、自作モデルのパラメータをそのまま使用している。トランジスタQ2に相当するU2(右側のJFET)には、ミスマッチを与えている。これまでの経験から、無調整ではCMRRがかなり悪い値である80dBを下回る程度に、トランジスタU2のパラメータを加算した。

0045

その他、V1はトランジスタU1,U2の各ゲートに同相で正弦波状の入力信号を与える電圧源である。また、V2,V3,I1,I2,E1は、図3に示す定電圧源V1,定電圧源V2,定電流源I1,定電流源I2,計装アンプ1にそれぞれ相当する。この例では、V3に正の電圧を加える、つまりトランジスタU2のドレイン・ソース間電圧Vdsが減るように、v3の電圧に調整を施すことで、差動増幅回路30としてのCMRRが改善する。

0046

図10は、図9の検証回路に基づくAC解析の結果を示したものである。図中、「V3 無調整」は、V3に電圧を加えていない場合の周波数同相出力電圧ベルの特性を示し、「V3 調整(0.91V)」は、V3に+0.91Vの電圧を加えた場合の周波数−同相出力電圧レベルの特性を示している。ここでは同相利得を見ているため、電圧レベル(dB)の値が小さいほど、CMRRが良好に改善されたといえる。同相成分の周波数が1MHzよりも低い場合には、V3の電圧を調整することで、19dBの改善が得られた。同相成分の周波数が100MHzを超えると、無調整の方が良い値を示したが、1MHz以上の周波数は、差動増幅回路30の配線パターン容量などで、CMRRが理想値から外れる領域(実器の動作を、シミュレーション再現するのが困難な領域)であり、実用上はまったく問題にならない。

0047

また、図11は、電圧源V1から1kHzの周波数で、5Vピーク(10Vpp=3.536Vrms)の同相入力信号を入れた場合のSPICE解析の結果として、図9の出力端子OUTにあらわれる信号を、TRAN解析(過渡解析)にて示したものである。「V3 無調整」よりも「V3 調整(0.91V)」の方が実効値(振幅値)が小さくなっており、CMRRを改善できている様子が、TRAN解析でも確認できる。

0048

このようにCMRRを改善できることで、製品価値を高めることが可能となる。

0049

[本技術の変形例]
図12は、本技術の変形例となる差動増幅回路30の回路例を示したものである。図3の回路例と異なるのは、上述した電圧調整が可能な定電圧源V1,V2を含むCMRR調整回路31の他に、電流調整が可能な定電流源I1,I2を含むCMRR調整回路32を備えたことにある。定電流源I1は、その両端間を流れる電流、ひいてはトランジスタQ1のドレイン・ソース間電流を微調整できる機能を有し、定電流源I2は、その両端間を流れる電流、ひいてはトランジスタQ2のドレイン・ソース間電流を微調整できる機能を有する。定電流源I1,I2の回路構成は種々知られているが、このような機能は、例えば抵抗やトランジスタなどを組み合わせた定電流源回路で、抵抗値の調整が可能なトリマブル抵抗器やポテンショメータを、抵抗として部品実装することで実現できる。

0050

CMRR調整回路31,32は、少なくともその一方だけを備えていれば、差動増幅回路30のCMRRを改善できる。図13は、2つのCMRR調整回路31,32により、トランジスタQ1,Q2のVds−Ids特性がどのように調整されるのかを示したグラフである。図中(a)の「Q1」と「Q2」は、CMRR調整回路31,32による調整を行なう前のトランジスタQ1,Q2のVds−Ids特性線である。また、「H」は上述したCMRRでの可動範囲に相当し、「A」はトランジスタQ1,Q2のミスマッチの領域に相当する。

0051

ここから、CMRR調整回路31により定電圧源V2の電圧を調整して、対をなすトランジスタQ1,Q2間でドレイン電圧を変えると、図13(b)に示すように、トランジスタQ2のVds−Ids特性線が、Ids=0となるX軸に沿って左右に移動する。XSは、その移動量を示している。これにより、トランジスタQ1,Q2のドレイン・ソース間電圧Vdsとして使用を想定するCMRRでの可動範囲Hにおいて、トランジスタQ1,Q2のVds−Ids特性が揃い、差動増幅回路30のCMRRが改善する。

0052

代わりに、別なCMRR調整回路32により定電流源I1の電流を調整して、対をなすトランジスタQ1,Q2間でドレイン電流を変えると、等価的にトランジスタQ1のIds=0となるレベルをずらすことができ、図13(c)に示すように、トランジスタQ1のVds−Ids特性線が、Vds=0となるY軸に沿って上下に移動する。YSは、その移動量を示している。これにより、トランジスタQ1,Q2のドレイン・ソース間電圧Vdsとして使用を想定するCMRRでの可動範囲Hにおいて、トランジスタQ1,Q2のVds−Ids特性が揃い、差動増幅回路30のCMRRが改善する。

0053

さらに、2つのCMRR調整回路31,32を備えていれば、対をなすトランジスタQ1,Q2の間で、ドレイン電圧とドレイン電流をそれぞれ可変できる。図13(d)に示すように、CMRRでの可動範囲Hにおいて、トランジスタQ1,Q2のVds−Ids特性線が、直線状に揃っていない部分をなるべく避けるように、CMRR調整回路31により定電圧源V2の電圧を調整し、CMRR調整回路32により定電流源I1の電流を調整することで、CMRRの改善度合いをより高めることが可能になる。

0054

なお、上述のCMRR調整回路31は、定電圧源V2の電圧だけではなく、定電圧源V1の電圧も調整できる構成としてもよく、逆に定電圧源V1だけを調整できる構成としてもよい。同様にCMRR調整回路32は、定電流源I1の電流だけではなく、定電流源I2の電流も調整できる構成としてもよく、逆に定電流源I2だけを調整できる構成としてもよい。また、CMRR調整回路31またはCMRR調整回路32のいずれか一方のみ調整要素を設けることも可能で、その場合、調整要素を設けた箇所で調整できる範囲内でCMRRの調整を行える構成となる。CMRR調整回路31,32には何れも帰還回路が設けられておらず、定電圧源V1,V2の各電圧をそれぞれ個別に調整でき、定電流源I1,I2の各電流をそれぞれ個別に調整できる構成になっている。

0055

[本技術の応用]
このように本技術は、差動増幅回路30の初段デバイスの電流特性電圧特性のミスマッチを吸収する仕組みであるため、図3に示す定電流源I1,I2の電流ミスマッチも同様の理由で吸収できる。このため、各回路素子を実回路に組み込んだ状態で、CMRRの調整を行なうことが可能となる。

0056

また本技術は、CMRR調整回路31に帰還回路を有さない無帰還の調整技術であり、系の安定性は無調整時と大きくは変わらないが、帰還技術への応用も考えられる。これについては、後程説明する。

0057

以下、本技術を適用した幾つかの回路構成を、それぞれの実施の形態で詳しく説明する。なお、各実施形態で共通する構成には同一の符号を付し、同一の説明は重複を避けるために極力省略する。

0058

[第1実施形態:ソースフォロア型]
図14は、本発明の第1実施形態となる差動増幅回路30の回路図である。差動増幅回路30自体は、図3および図12で示したものと同様に、計装アンプ1の入力側にフォロア回路10を接続した増幅回路として構成される。トランジスタQ1,Q2は図示したJFET以外に、MOSFETやバイポーラトランジスタとしてもよく、トランジスタQ1,Q2がユニポーラトランジスタであれば、フォロア回路10が上述した正極側ソースフォロア11と負極側ソースフォロア12で構成されるソースフォロア型の増幅回路となるが、トランジスタQ1,Q2がバイポーラトランジスタであれば、フォロア回路10が正極側エミッタフォロアと負極側エミッタフォロアで構成されるエミッタフォロア型(図示しないが、回路構成は同じ)の増幅回路となる。また、トランジスタQ1,Q2をp型のユニポーラトランジスタやPNP型のバイポーラトランジスタとした場合でも、定電流源I1とトランジスタQ1、および定電流源I2とトランジスタQ2の配置をそれぞれ入れ替えれば、同じフォロア回路10と計装アンプ1の組み合わせで動作することは、上述した通りである。

0059

なお、図14以降の各実施形態における回路図では、図中に定電流源が増えるため、特に対になる定電流源を一点鎖線の枠で囲み、単独で使用する定電流源などと区別して記載する。本実施形態では、対になる定電流源I1,I2が定電流源対36となる。

0060

トランジスタQ1,Q2のドレイン電圧を調整するCMRR調整回路31は、その構成を具体的に示すために、上述した定電圧源V1をトランジスタTr1とバイアス源34との組み合わせとし、定電圧源V2をトランジスタTr2とバイアス源35との組み合わせとしている。トランジスタTr1のベースは、バイアス源34を介してグランドライン接地され、トランジスタTr1のコレクタとエミッタは、電源電圧VDDラインとトランジスタQ1のドレインにそれぞれ接続される。バイアス源34により、トランジスタTr1のベースに与えるバイアス電圧を可変調整することで、トランジスタQ1のドレイン・ソース間電圧Vds1を調整できる。また、トランジスタTr2のベースは、トランジスタTr1のベースとは別に、バイアス源35を介してグランドラインに接地され、トランジスタTr2のコレクタとエミッタは、電源電圧VDDラインとトランジスタQ2のドレインにそれぞれ接続される。バイアス源35により、トランジスタTr2のベースに与えるバイアス電圧を可変調整することで、トランジスタQ2のドレイン・ソース間電圧Vds2を調整できる。

0061

バイアス源34,35の詳細については、別な図を参照して後程説明するが、何れにせよ帰還回路を持たず、トランジスタTr1,Tr2のベースに加えるバイアス電圧を、それぞれ個別に調整できるものであれば、どのような回路構成でも構わない。但し、カスケード接続されるトランジスタQ1,Q2とトランジスタTr1,Tr2は、同じ型(例えば、N型またはNPN型のトランジスタQ1,Q2であれば、トランジスタTr1,Tr2もN型またはNPN型)のものを使用する。また、図12で示したように、電流調整が可能な定電流源I1,I2を含むCMRR調整回路32を、CMRR調整回路31の代わりに、若しくはCMRR調整回路31と共に設けてもよい。

0062

本実施形態の差動増幅回路30は、定電流源I1からの一定の電流Io1が、トランジスタTr1とトランジスタQ1を順に通って流れ、定電流源I2からの一定の電流Io2が、トランジスタTr2とトランジスタQ2を順に通って流れるようになっており、入力端子+INからトランジスタQ1のゲートに印加する入力電圧に応じて、トランジスタQ1のドレイン・ソース間電圧Vds1が発生し、入力端子−INからトランジスタQ2のゲートに印加する入力電圧に応じて、トランジスタQ1のドレイン・ソース間電圧Vds2が発生する。ここで、第1トランジスタとなるトランジスタQ1と、第2トランジスタとなるトランジスタQ2は、入力端子+IN,−INにそれぞれ印加した入力信号を受ける入力部に相当し、第1負荷となる定電流源I1と、第2負荷となる定電流源I2は、トランジスタQ1,Q2の負荷として設けられる負荷部に相当し、トランジスタQ1に定電流源I1を接続した正極側ソースフォロア11は第1フォロアに相当し、トランジスタQ2に定電流源I2を接続した負極側ソースフォロア12は第2フォロアに相当する。

0063

正極側ソースフォロア11と負極側ソースフォロア12の各出力端子(図4に示す出力端子OUT)は、トランジスタQ1,Q2のソースにそれぞれ接続されるので、当該出力端子の電圧は、トランジスタQ1,Q2のドレイン・ソース間電流Ids1,Ids2が、対応する定電流源I1,I2を流れる電流Io1,Io2と等しくなるように定まる。そのため、入力端子+IN,−INに加わる入力信号の電圧に追従して、正極側ソースフォロア11からの出力信号の電圧と、負極側ソースフォロア12からの出力信号の電圧が、差動増幅回路30の出力部となる計装アンプ1の非反転入力端子と反転入力端子にそれぞれ印加され、これらを差動増幅した信号が計装アンプ1の出力端子から出力される。

0064

この一連の動作において、トランジスタQ1のドレイン・ソース間電圧Vds1と、トランジスタQ2のドレイン・ソース間電圧Vds2は、予め差動増幅回路30のCMRRが改善されるように、CMRR調整回路31で適切に調整されている。したがって、入力端子+IN,−INに印加される同相の入力信号は、CMRR調整回路31により極力抑制される。

0065

以上のように本実施形態は、入力端子+IN,−INに加わる差動入力信号をそれぞれ受ける一対のトランジスタQ1,Q2からなる入力部と、トランジスタQ1,Q2の負荷として設けられ、定電流源I1,I2からなる負荷部とにより、定電流源I1にトランジスタQ1を接続した第1フォロアに相当する正極側ソースフォロア11と、定電流源I2にトランジスタQ2を接続した第2フォロアに相当する負極側ソースフォロア12と、を備えたフォロア回路10を構成し、トランジスタQ1,Q2の主端子となるドレイン・ソース間電圧Vds1,Vds2の少なくともいずれか一方を調整可能にするCMRR調整回路31、および/またはトランジスタQ1,Q2のドレイン電流となるドレイン・ソース間電流Ids1,Ids2の少なくともいずれか一方を調整可能にするCMRR調整回路32を設け、正極側ソースフォロア11からの出力信号と負極側ソースフォロア12からの出力信号を、差動対信号として出力する構成としている。

0066

この場合、任意に選択したトランジスタQ1,Q2の特性に不整合があっても、差動増幅回路30を実動作させる前に、トランジスタQ1,Q2のドレイン・ソース間電圧Vds1,Vds2の少なくともいずれか一方、および/またはトランジスタQ1,Q2のドレイン・ソース間電流Ids1,Ids2の少なくともいずれか一方を、CMRR調整回路31,32を利用して適切に微調整することができる。そのため、新規の回路技術により簡単な構成で無帰還での調整を行ない、CMRR特性を大きく改善することが可能な差動増幅回路30を提供できる。

0067

また、本実施形態の差動増幅回路30は、正極側ソースフォロア11からの出力信号と負極側ソースフォロア12からの出力信号を差動対信号として、この差動対信号を差動増幅して出力する出力部としての計装アンプ1を備えている。出力部は計装アンプ1に限らず、他の差動アンプなどを組み込んでもよい。

0068

この場合、入力段にソースフォロアやエミッタフォロアを備えた演算増幅回路30において、入力段トランジスタとなるトランジスタQ1,Q2の特性ミスマッチに起因したCMRRの低下を効果的に改善できる。

0069

なお、本実施の形態の図では、出力部に計装アンプ1を構成する形を示したが、正極側ソースフォロア11からの出力信号と負極側ソースフォロア12からの出力信号を、そのまま差動対信号の出力信号とすることも可能である。

0070

[第2実施形態:ベース接地差動対
図15は、本発明の第2実施形態における差動増幅回路40の回路図である。差動増幅回路40は、入力部となる一対のトランジスタQ1,Q2の他に、入力部の負荷として設けられる定電流源I3,I4と、これとは別な定電流源I5とからなる差動対回路41を備える。そして、ここでは差動対回路41そのものが、入力端子+IN,−INに加わる差動入力信号を差動増幅して、出力端子42,43からその信号を出力する構成となっている。そのため、この実施の形態ではでは第1実施形態のような計装アンプ1は設けられていない構成としてあるが、計装アンプ1を接続して出力しても構わない。本実施形態では、対になる定電流源I3,I4が定電流源対46となる。

0071

差動対回路41は、トランジスタQ1のベースに正極側の入力端子+INを接続し、電源電圧VDDラインとトランジスタQ1のドレインとの間に定電流源I3を接続して、トランジスタQ1のソースにではなくドレイン側に第1出力端子42を接続する一方で、トランジスタQ2のベースに負極側の入力端子−INを接続し、電源電圧VDDラインとトランジスタQ2のドレインとの間に定電流源I4を接続して、トランジスタQ2のソースにではなくドレイン側に第2出力端子43を接続し、さらにトランジスタQ1,Q2のソースどうしを接続して、その接続点と電源電圧VSSのラインとの間に、定電流源I5を接続して構成される。

0072

トランジスタQ1,Q2のドレイン電圧を調整するCMRR調整回路31は、第1実施形態と同様に、トランジスタTr1とバイアス源34との組み合わせと、トランジスタTr2とバイアス源35との組み合わせを有している。また、定電流源I3からの電流Io3がトランジスタQ1のコレクタ・エミッタ間とトランジスタTr1のドレイン・ソース間を順に流れ、また定電流源I4からの電流Io4がトランジスタQ2のコレクタ・エミッタ間とトランジスタTr2のドレイン・ソース間を順に流れるように、CMRR調整回路31のトランジスタTr1,Tr2のエミッタは、差動対回路41のトランジスタQ1,Q2のドレインに、それぞれカスコード接続され、トランジスタTr1,Tr2とトランジスタQ1,Q2は、同じ型のものが使用される。このように本実施形態の差動増幅回路40は、差動対となるトランジスタQ1,Q2を含む差動対回路41に、トランジスタTr1,Tr2のベースを別々に接地したCMRR調整回路31が組み込まれるベース接地付差動対の増幅回路ということができる。

0073

本実施形態でもCMRR調整回路31は、対をなすトランジスタTr1,Tr2に、対応するバイアス源34,35がそれぞれ個別のバイアス電圧を与える構成となっており、トランジスタTr1のベースに与えるバイアス電圧を、バイアス源34により可変調整することで、トランジスタQ1のドレイン・ソース間電圧Vds1を調整でき、トランジスタTr2のベースに与えるバイアス電圧を、別なバイアス源35により可変調整することで、トランジスタQ2のドレイン・ソース間電圧Vds2を調整できる。また、図12で示したように、電流調整が可能な定電流源I1,I2を含むCMRR調整回路32を、CMRR調整回路31の代わりに、若しくはCMRR調整回路31と共に設けてもよい。

0074

本実施形態の差動増幅回路40は、定電流源I3からの一定の電流Io3が、トランジスタTr1とトランジスタQ1を順に通って流れ、定電流源I4からの一定の電流Io4が、トランジスタTr2とトランジスタQ2を順に通って流れるようになっており、入力端子+INからトランジスタQ1のベースに印加する入力電圧に応じて、トランジスタQ1のドレイン・ソース間電圧Vds1が発生し、入力端子−INからトランジスタQ2のベースに印加する入力電圧に応じて、トランジスタQ1のドレイン・ソース間電圧Vds2が発生する。ここで、第1トランジスタとなるトランジスタQ1と、第2トランジスタとなるトランジスタQ2は、入力端子+IN,−INにそれぞれ印加した入力信号を受ける入力部に相当し、第1負荷となる定電流源I3と、第2負荷となる定電流源I4は、トランジスタQ,Q2の負荷として設けられる負荷部に相当する。

0075

トランジスタQ1,Q2のソースには共通の定電流源I5が接続されるため、定電流源I3からの電流Io3と、定電流源I4からの電流Io4とを合計した電流量は、定電流源I5を流れる電流Io5と等しくなるように制限される。したがって、入力端子+IN,−INに印加される入力信号の電圧差に比例して、トランジスタTr1のコレクタとトランジスタTr2のコレクタとの間に電圧差が発生し、ここに接続する出力端子42,43から入力信号を差動増幅した信号が出力される。

0076

この一連の動作において、トランジスタQ1のドレイン・ソース間電圧Vds1と、トランジスタQ2のドレイン・ソース間電圧Vds2は、予め差動増幅回路30のCMRRが改善されるように、CMRR調整回路31で適切に調整されている。したがって、入力端子+IN,−INに印加される同相の入力信号は、CMRR調整回路31により極力抑制される。

0077

以上のように本実施形態でも、入力部としての一対のトランジスタQ1,Q2と、トランジスタQ1,Q2の負荷として設けられ、定電流源I1,I2からなる負荷部とにより、定電流源I1にトランジスタQ1を接続した第1出力部と、定電流源I2にトランジスタQ2を接続した第2出力部とを備えた差動対回路41を構成し、入力端子+IN,−INからの差動入力信号を、第1出力部と第2出力部を含む差動対回路41で差動増幅して出力する差動増幅回路40において、トランジスタQ1,Qの主端子となるドレイン・ソース間電圧Vds1,Vds2の少なくともいずれか一方を調整可能にするCMRR調整回路31、および/またはトランジスタQ1,Q2のドレイン電流となるドレイン・ソース間電流Ids1,Ids2の少なくともいずれか一方を調整可能にするCMRR調整回路32を設けている。

0078

この場合、任意に選択したトランジスタQ1,Q2の特性に不整合があっても、差動増幅回路40を実動作させる前に、トランジスタQ1,Q2のドレイン・ソース間電圧Vds1,Vds2の少なくともいずれか一方、および/またはトランジスタQ1,Q2のドレイン・ソース間電流Ids1,Ids2の少なくともいずれか一方を、CMRR調整回路31,32を利用して適切に微調整することができる。そのため、新規の回路技術により簡単な構成で無帰還での調整を行ない、CMRR特性を大きく改善することが可能な差動増幅回路40を提供できる。

0079

また、本実施形態の差動増幅回路40は、対をなす第3トランジスタおよび第4トランジスタとなるトランジスタTr1,Tr2に、それぞれ個別のバイアス電圧を与えるバイアス源34,35を備えたCMRR調整回路31を少なくとも有し、第1負荷となる一方の定電流源I3にトランジスタQ1を接続し、第2負荷となる第2定電流源I4にトランジスタQ2を接続し、トランジスタQ1,Q2に、CMRR調整回路31のトランジスタTr1,Tr2をそれぞれカスコード接続して、差動対回路41を構成する第1出力部からの出力信号と、第2出力部からの出力信号を、差動対信号として出力端子42,43から出力する構成としている。

0080

この場合、トランジスタQ1,Q2にそれぞれカスコード接続するトランジスタTr1,Tr2を利用して、これに無帰還のバイアス源34,35を加えた簡単なCMRR調整回路31により、差動増幅回路40のCMRR特性を効果的に大きく改善することが可能になる。

0081

[第3実施形態:折り返しカスコード
図16は、本発明の第3実施形態における差動増幅回路50の回路図である。差動増幅回路50は、第2実施形態と同じく入力部となる一対のトランジスタQ1,Q2と、入力部の負荷として設けられる定電流源I3,I4と、トランジスタQ1,Q2のドレイン・ソース間電流Ids1,Ids2の合計を一定値に制限する定電流源I5の他に、CMRR調整回路31の対をなすトランジスタTr1,Tr2に、それぞれ一定の電流Io6,Io7を流す定電流源I6,I7とからなる差動対回路51を備える。ここでも差動対回路51は、入力端子+IN,−INに加わる差動入力信号を差動増幅して、出力端子42,43からその信号を出力する構成となっており、第1実施形態のような計装アンプ1は設けられていない。本実施形態では、対になる定電流源I3,I4が定電流源対56となり、対になる定電流源I6,I7が定電流源対57となる。

0082

差動対回路51を構成するトランジスタQ1,Q2と、定電流源I3,I4,I5の接続は、第2実施形態の差動対回路41と共通する。また、CMRR調整回路31の構成も、第1実施形態や第2実施形態で説明したものと共通するが、CMRR調整回路31のトランジスタTr1,Tr2のエミッタは、差動対回路51のトランジスタQ1,Q2のドレインに、それぞれ折り返しカスコード接続される。トランジスタTr1,Tr2とトランジスタQ1,Q2は、異なる型のものが使用され、トランジスタQ1,Q2がN型またはNPN型であれば、トランジスタTr1,Tr2はP型またはPNP型となり、トランジスタQ1,Q2がP型またはPNP型であれば、トランジスタTr1,Tr2はN型またはNPN型となる。さらに、第1出力端子42が接続するトランジスタTr1のコレクタと電源電圧VSSラインとの間に定電流源I6を接続し、第2出力端子43が接続するトランジスタTr2のコレクタと電源電圧VSSラインとの間に定電流源I7を接続して、差動対回路51が構成される。

0083

トランジスタQ1,Q2のドレイン電圧を調整するCMRR調整回路31は、第1実施形態や第2実施形態と同様に、トランジスタTr1とバイアス源34との組み合わせと、トランジスタTr2とバイアス源35との組み合わせを有している。このように本実施形態の差動増幅回路50は、差動対となるトランジスタQ1,Q2を含む差動対回路51に、トランジスタTr1,Tr2のベースを別々に接地したCMRR調整回路31が組み込まれ、差動対回路51のトランジスタQ1,Q2に対して、CMRR調整回路31のトランジスタTr1,Tr2が折り返しカスコード接続される増幅回路ということができる。

0084

本実施形態でもCMRR調整回路31は、対をなすトランジスタTr1,Tr2に、対応するバイアス源34,35がそれぞれ個別のバイアス電圧を与える構成となっており、トランジスタTr1のベースに与えるバイアス電圧を、バイアス源34により可変調整することで、トランジスタQ1のドレイン・ソース間電圧Vds1を調整でき、トランジスタTr2のベースに与えるバイアス電圧を、別なバイアス源35により可変調整することで、トランジスタQ2のドレイン・ソース間電圧Vds2を調整できる。また、図12で示したように、電流調整が可能な定電流源I1,I2を含むCMRR調整回路32を、CMRR調整回路31の代わりに、若しくはCMRR調整回路31と共に設けてもよい。

0085

本実施形態の差動増幅回路50は、定電流源I3からの一定の電流Io3が、トランジスタTr1とトランジスタQ1に分かれて流れ、定電流源I4からの一定の電流Io4が、トランジスタTr2とトランジスタQ2に分かれて流れるが、トランジスタTr1には定電流源I6からの一定の電流Io6が流れ、トランジスタTr2には定電流源I7からの一定の電流Io7が流れているため、電流Io3から電流Io6を差し引いた一定量の電流が、トランジスタQ1のドレイン・ソース間電流Ids1として流れ、電流Io4から電流Io7を差し引いた一定量の電流が、トランジスタQ2のドレイン・ソース間電流Ids2として流れる。そのため、入力端子+INからトランジスタQ1のベースに印加する入力電圧に応じて、トランジスタQ1のドレイン・ソース間電圧Vds1が発生し、入力端子−INからトランジスタQ2のベースに印加する入力電圧に応じて、トランジスタQ2のドレイン・ソース間電圧Vds2が発生する。ここで、第1トランジスタとなるトランジスタQ1と、第2トランジスタとなるトランジスタQ2は、入力端子+IN,−INにそれぞれ印加した入力信号を受ける入力部に相当し、第1負荷となる定電流源I3と、第2負荷となる定電流源I4は、トランジスタQ1,Q2の負荷として設けられる負荷部に相当する。

0086

トランジスタQ1,Q2のソースには共通の定電流源I5が接続されるため、トランジスタQ1のドレイン・ソース間電流Ids1と、トランジスタQ2のドレイン・ソース間電流Ids2を合計した電流量は、定電流源I5を流れる電流Io5と等しくなるように制限される。したがって、入力端子+IN,−INに印加される入力信号の電圧差に比例して、トランジスタTr1のコレクタとトランジスタTr2のコレクタとの間に電圧差が発生し、ここに接続する出力端子42,43から入力信号を差動増幅した信号が出力される。また差動増幅回路50は、トランジスタQ1,Q2および定電流源I5からなる電圧増幅部と、トランジスタTr1,Tr2および定電流源I6,I7からなる電流増幅部と、による二段構成となっているため、第2実施形態における一段構成の差動増幅回路40と比較して、より大きなゲインを得ることができる。

0087

さらに、上述の一連の動作において、トランジスタQ1のドレイン・ソース間電圧Vds1と、トランジスタQ2のドレイン・ソース間電圧Vds2は、予め差動増幅回路30のCMRRが改善されるように、CMRR調整回路31で適切に調整されている。したがって、入力端子+IN,−INに印加される同相の入力信号は、CMRR調整回路31により極力抑制される。

0088

以上のように本実施形態でも、入力部としての一対のトランジスタQ1,Q2と、トランジスタQ1,Q2の負荷として設けられ、負荷部としての定電流源I1,I2とにより、定電流源I1にトランジスタQ1を接続した第1出力部と、定電流源I2にトランジスタQ2を接続した第2出力部とを備えた差動対回路51を構成し、入力端子+IN,−INからの差動入力信号を、第1出力部と第2出力部を含む差動対回路51で差動増幅して出力する差動増幅回路50において、トランジスタQ1,Qの主端子となるドレイン・ソース間電圧Vds1,Vds2の少なくともいずれか一方を調整可能にするCMRR調整回路31、および/またはトランジスタQ1,Q2のドレイン電流となるドレイン・ソース間電流Ids1,Ids2の少なくともいずれか一方を調整可能にするCMRR調整回路32を設けている。

0089

この場合、任意に選択したトランジスタQ1,Q2の特性に不整合があっても、差動増幅回路50を実動作させる前に、トランジスタQ1,Q2のドレイン・ソース間電圧Vds1,Vds2の少なくともいずれか一方、および/またはトランジスタQ1,Q2のドレイン・ソース間電流Ids1,Ids2の少なくともいずれか一方を、CMRR調整回路31,32を利用して適切に微調整することができる。そのため、新規の回路技術により簡単な構成で無帰還での調整を行ない、CMRR特性を大きく改善することが可能な差動増幅回路50を提供できる。

0090

また、本実施形態の差動増幅回路50は、対をなす第3トランジスタおよび第4トランジスタとなるトランジスタTr1,Tr2に、それぞれ個別のバイアス電圧を与えるバイアス源34,35を備えたCMRR調整回路31を少なくとも有し、第1負荷となる一方の定電流源I3にトランジスタQ1を接続し、第2負荷となる第2定電流源I4にトランジスタQ2を接続し、トランジスタQ1,Q2に、CMRR調整回路31のトランジスタTr1,Tr2をそれぞれ折り返しカスコード接続して、差動対回路51を構成する第1出力部からの出力信号と、第2出力部からの出力信号を、差動対信号として出力端子42,43から出力する構成としている。

0091

この場合、トランジスタQ1,Q2にそれぞれ折り返しカスコード接続するトランジスタTr1,Tr2を利用して、これに無帰還のバイアス源34,35を加えた簡単なCMRR調整回路31により、差動増幅回路50のCMRR特性を効果的に大きく改善することが可能になる。

0092

[第4実施形態:折り返しカスコード&変形スーパーソースフォロア]
図17は、本発明の第4実施形態における差動増幅回路60の回路図である。差動増幅回路60は、第3実施形態で示した差動対回路51とCMRR調整回路31に、定電流源I8,I9およびトランジスタTr3,Tr4からなるスーパーフォロア回路61を付加し、さらに、別な定電流源I10,I11を付加して構成される。ここでも差動対回路51は、入力端子+IN,−INに加わる差動入力信号を差動増幅して、出力端子42,43からその信号を出力する構成となっており、第1実施形態のような計装アンプ1は設けられていない。本実施形態では、対になる定電流源I3,I4が定電流源対66となり、対になる定電流源I6,I7が定電流源対67となり、対になる定電流源I8,I9が定電流源対68となり、対になる定電流源I10,I11が定電流源対69となる。

0093

スーパーフォロア回路61は、対をなす正極側エミッタフォロア62と負極側エミッタフォロア63とにより構成される。正極側エミッタフォロア62は、電源電圧VDD,VSSのライン間に、定電流源I8とトランジスタTr3のエミッタ−コレクタとを直列に接続し、トランジスタTr3のベースに入力段のトランジスタQ1のドレインを接続し、トランジスタTr3のコレクタにトランジスタQ1のソースを接続し、定電流源I8とトランジスタTr3のエミッタとの接続点を、定電流源I3とトランジスタTr1のエミッタとの接続点に繋いで構成される。同様に負極側エミッタフォロア63は、定電流源I9とトランジスタTr4のエミッタ−コレクタとを直列に接続し、トランジスタTr4のベースに入力段のトランジスタQ2のドレインを接続し、トランジスタTr4のコレクタにトランジスタQ2のソースを接続し、定電流源I9とトランジスタTr4のエミッタとの接続点を、定電流源I4とトランジスタTr2のエミッタとの接続点に繋いで構成される。

0094

また、トランジスタQ1,Q2のドレインに一定の電流を供給するために、電源電圧VDDラインには定電流源I10,I11の一端が接続され、一方の定電流源I10の他端には、トランジスタTr3のベースとトランジスタQ1のドレインとの接続点が接続され、もう一方の定電流源I11の他端には、トランジスタTr4のベースとトランジスタQ2のドレインとの接続点が接続される。ここでは対をなすトランジスタTr3,Tr4を、何れもPNP型のバイポーラトランジスタとして描いた関係で、スーパーフォロア回路61が正極側エミッタフォロア62と負極側エミッタフォロア63で構成されるとしたが、トランジスタTr3,Tr4がp型のユニポーラトランジスタであれば、スーパーフォロア回路61はスーパーエミッタフォロアではなくスーパーソースフォロアとなる。

0095

差動対回路51は、差動入力信号が印加されるトランジスタQ1,Q2と、定電流源I3,I4との間に、スーパーフォロア回路61と定電流源I10,I11を付加した関係で、一部の接続が第3実施形態とは異なる。但し、上述した以外の接続関係と、CMRR調整回路31の構成は、第3実施形態と共通しており、CMRR調整回路31のトランジスタTr1,Tr2のエミッタは、スーパーフォロア回路61のトランジスタTr3,Tr4を介して、差動対回路51のトランジスタQ1,Q2のドレインに、それぞれ折り返しカスコード接続される。トランジスタTr1,Tr2とトランジスタQ1,Q2は、異なる型のものが使用され、トランジスタQ1,Q2がN型またはNPN型であれば、トランジスタTr1,Tr2はP型またはPNP型となり、トランジスタQ1,Q2がP型またはPNP型であれば、トランジスタTr1,Tr2はN型またはNPN型となる。

0096

これによりスーパーフォロア回路61は、トランジスタQ1のゲート・ソース間電圧Vds1に応じて、トランジスタQ1のドレイン・ソース間電流Ids1を制御する一方で、トランジスタQ2の主端子間電圧Vds2に応じて、トランジスタQ2のドレイン・ソース間電流Ids2を制御し、トランジスタQ1,Q2と定電流源I5,I10,I11とにより、入力端子+IN,−INからトランジスタQ1,Q2のゲートにそれぞれ印加する入力信号を差動増幅した出力を、トランジスタTr1,Tr2と定電流源I6,I7からなる後段の電流増幅部に、安定した動作で伝達するバッファ回路として機能する。

0097

また、トランジスタQ1,Q2のドレイン電圧を調整するCMRR調整回路31は、第1実施形態や第2実施形態と同様に、トランジスタTr1とバイアス源34との組み合わせと、トランジスタTr2とバイアス源35との組み合わせを有している。図12で示したように、電流調整が可能な定電流源I1,I2を含むCMRR調整回路32を、CMRR調整回路31の代わりに、若しくはCMRR調整回路31と共に設けてもよい。

0098

このように本実施形態の差動増幅回路60は、差動対回路51のトランジスタQ1,Q2に対して、CMRR調整回路31のトランジスタTr1,Tr2が、スーパーフォロア回路61のトランジスタTr3,Tr4を介して折り返しカスコード接続され、トランジスタTr3,Tr4のベースとコレクタを、トランジスタQ1,Q2のドレインとソースにそれぞれ接続したスーパーフォロア回路61が、ソースフォロアを変形した正極側エミッタフォロア62と負極側エミッタフォロア63で構成される、折り返しカスコードと変形スーパーソースフォロアを併用した増幅回路ということができる。

0099

本実施形態の差動増幅回路60は、定電流源I3からの一定の電流Io3と、定電流源I8からの一定の電流Io8が、トランジスタTr1とトランジスタTr3に分かれて流れ、定電流源I4からの一定の電流Io4と、定電流源I9からの一定の電流Io9が、トランジスタTr2とトランジスタT4に分かれて流れるが、トランジスタTr1には定電流源I6からの一定の電流Io6が流れ、トランジスタTr2には定電流源I7からの一定の電流Io7が流れているため、電流Io3から電流Io6を差し引いて、これに電流Io8を加えた一定量の電流が、トランジスタTr3のエミッタ・コレクタ間に流れ、電流Io4から電流Io7を差し引いて、これに電流Io9を加えた一定量の電流が、トランジスタTr4のエミッタ・コレクタ間に流れる。一方、トランジスタQ1のドレイン・ソース間電流Ids1は、定電流源I10から一定の電流Io10に、トランジスタTr3のベース電流を加えたものとなり、トランジスタQ2のドレイン・ソース間電流Ids2は、定電流源I11から一定の電流Io11に、トランジスタTr4のベース電流を加えたものとなる。そのため、入力端子+INからトランジスタQ1のベースに印加する入力電圧に応じて、トランジスタQ1のドレイン・ソース間電圧Vds1が発生し、入力端子−INからトランジスタQ2のベースに印加する入力電圧に応じて、トランジスタQ2のドレイン・ソース間電圧Vds2が発生する。ここで、第1トランジスタとなるトランジスタQ1と、第2トランジスタとなるトランジスタQ2は、入力端子+IN,−INにそれぞれ印加した入力信号を受ける入力部に相当し、第1負荷となる定電流源I10と、第2負荷となる定電流源I11は、トランジスタQ1,Q2の負荷として設けられる負荷部に相当する。

0100

トランジスタQ1,Q2のソースと、トランジスタTr3,Tr4のコレクタには、共通の定電流源I5が接続されるため、トランジスタQ1,Q2のドレイン・ソース間電流Ids1,Ids2の他に、トランジスタTr3,Tr4のエミッタ・コレクタ間電流を合計した電流量は、定電流源I5を流れる電流Io5と等しくなるように制限される。したがって、入力端子+IN,−INに印加される入力信号の電圧差に比例した差動増幅の出力を、スーパーフォロア回路61がほぼそのまま伝達して、トランジスタTr1のコレクタとトランジスタTr2のコレクタとの間に電圧差を発生させることで、出力端子42,43から入力信号を差動増幅した信号が出力される。ここでも差動増幅回路60は、トランジスタQ1,Q2および定電流源I5からなる電圧増幅部と、トランジスタTr1,Tr2および定電流源I6,I7からなる電流増幅部と、による二段構成となっているため、より大きなゲインを得ることができる。さらに、スーパーフォロア回路61を組み込むことで、差動増幅回路60としての動作を安定化させて、その動作範囲を広げることが可能になる。

0101

さらに、上述の一連の動作において、トランジスタQ1のドレイン・ソース間電圧Vds1と、トランジスタQ2のドレイン・ソース間電圧Vds2は、予め差動増幅回路30のCMRRが改善されるように、CMRR調整回路31で適切に調整されている。したがって、入力端子+IN,−INに印加される同相の入力信号は、CMRR調整回路31により極力抑制される。

0102

以上のように本実施形態でも、入力部としての一対のトランジスタQ1,Q2と、トランジスタQ1,Q2の負荷として設けられ、負荷部としての定電流源I1,I2とにより、定電流源I1にトランジスタQ1を接続した第1出力部と、定電流源I2にトランジスタQ2を接続した第2出力部とを備えた差動対回路51を構成し、入力端子+IN,−INからの差動入力信号を、第1出力部と第2出力部を含む差動対回路61で差動増幅して出力する差動増幅回路60において、トランジスタQ1,Qの主端子となるドレイン・ソース間電圧Vds1,Vds2の少なくともいずれか一方を調整可能にするCMRR調整回路31、および/またはトランジスタQ1,Q2のドレイン電流となるドレイン・ソース間電流Ids1,Ids2の少なくともいずれか一方を調整可能にするCMRR調整回路32を設けている。

0103

この場合、任意に選択したトランジスタQ1,Q2の特性に不整合があっても、差動増幅回路60を実動作させる前に、トランジスタQ1,Q2のドレイン・ソース間電圧Vds1,Vds2の少なくともいずれか一方、および/またはトランジスタQ1,Q2のドレイン・ソース間電流Ids1,Ids2の少なくともいずれか一方を、CMRR調整回路31,32を利用して適切に微調整することができる。そのため、新規の回路技術により簡単な構成で無帰還での調整を行ない、CMRR特性を大きく改善することが可能な差動増幅回路60を提供できる。

0104

また、本実施形態の差動増幅回路60は、対をなす第3トランジスタおよび第4トランジスタとなるトランジスタTr1,Tr2に、それぞれ個別のバイアス電圧を与えるバイアス源34,35を備えたCMRR調整回路31を少なくとも有し、第1負荷となる一方の定電流源I10にトランジスタQ1を接続し、第2負荷となる第2定電流源I11にトランジスタQ2を接続し、トランジスタQ1,Q2に、CMRR調整回路31のトランジスタTr1,Tr2をそれぞれ折り返しカスコード接続して、差動対回路51を構成する第1出力部からの出力信号と、第2出力部からの出力信号を、差動対信号として出力端子42,43から出力する構成としている。

0105

この場合、トランジスタQ1,Q2にそれぞれ折り返しカスコード接続するトランジスタTr1,Tr2を利用して、これに無帰還のバイアス源34,35を加えた簡単なCMRR調整回路31により、差動増幅回路50のCMRR特性を効果的に大きく改善することが可能になる。

0106

さらに本実施形態では、トランジスタQ1のドレイン・ソース間電圧Vds1に応じて、トランジスタQ1のドレイン・ソース間電流Ids1を制御し、トランジスタのQ2のドレイン・ソース間電圧Vds2に応じて、トランジスタQ2のドレイン・ソース間電流Ids2を制御するスーパーフォロア回路61を付加して構成される。スーパーフォロア回路61は、インバーテッドダーリントンまたはスーパーソースフォロアの何れであってもよい。

0107

この場合、トランジスタQ1,Q2にスーパーソースフォロア回路やインバーテッドダーリントン回路をそれぞれ付加することで、差動増幅回路60としての動作範囲を拡張することができる。

0108

[第5実施形態:ブートストラップ回路]
上述の差動増幅回路30,40,50,60は、何れも帰還回路を有しない無帰還技術で、CMRRの改善を実現している。したがって、何らかの電圧や電流を監視して、その監視結果をトランジスタQ1,Q2の動作に反映させる負帰還のように、系の安定性を気にする必要がない。一方、系の安定性がある程度確保できるならば、帰還回路を有する帰還技術への応用も考えられる。図18は、そうした帰還回路として、ブートストラップ回路71を組み込んだ本発明の第5実施形態における差動増幅回路70の回路構成を示している。ここでの差動増幅回路70は、第1実施形態で示した上述のソースフォロア型の増幅回路に、CMRR調整回路31を含んだブートストラップ回路71を付加して構成される。

0109

ブートストラップ回路71は、何れも対をなすトランジスタQb1,Qb2と、トランジスタQb3,Qb4と、定電流源Ib1,Ib2と、により構成される。また、計装アンプ1とフォロア回路10は、第1実施形態で説明したものと同じであり、正極側ソースフォロア11を構成するトランジスタQ1のソースと定電流源I1との接続点が、計装アンプ1の非反転入力端子に接続され、負極側ソースフォロア12を構成するトランジスタQ2のソースと定電流源I2との接続点が、計装アンプ1の反転入力端子に接続される。トランジスタQ1,Q2をn型のJFETとした関係で、トランジスタQb1,Qb2はp型のJFETを使用し、トランジスタQb3,Qb4はnpn型のバイポーラトランジスタを使用している。

0110

電源電圧VDD,VSSのライン間には、定電流源Ib1とCMRR調整回路31の一方の定電圧源V1と、トランジスタQb1のソース・ドレインが順に直列に接続され、また定電流源Ib2とCMRR調整回路31のもう一方の定電圧源V2と、トランジスタQb2のソース・ドレインが順に直列に接続される。これとは別に、電源電圧VDD,VSSのライン間には、トランジスタQb3のコレクタ・エミッタと、トランジスタQ1のドレイン・ソースと、定電流源I1が順に直列に接続され、またトランジスタQb4のコレクタ・エミッタと、トランジスタQ2のドレイン・ソースと、定電流源I2が順に直列に接続される。トランジスタQb3のベースは、定電流源Ib1と定電圧源V1との接続点に繋がれており、またトランジスタQb4のベースは、定電流源Ib2と定電圧源V2との接続点に繋がれている。そのため、トランジスタQ1のソース電圧に応じた電圧が、トランジスタQb1のソース・ドレイン間に発生し、この電圧に定電圧源V1の調整電圧を加えたものが、トランジスタQb3を介してトランジスタQ1のドレインにフィードバックされ、同様にトランジスタQ2のソース電圧に応じた電圧が、トランジスタQb2のソース・ドレイン間に発生し、この電圧に定電圧源V2の調整電圧を加えたものが、トランジスタQb3を介してトランジスタQ2のドレインにフィードバックされる構成となっている。

0111

ブートストラップ回路71を除く差動増幅回路70の各部の構成は、第1実施形態の差動増幅回路30と共通するため、重複する説明は省略する。CMRR調整回路31は2つの定電圧源V1,V2で示されているが、上述したトランジスタTr1,Tr2とバイアス源34,35との組み合わせで構成してもよい。また、電流調整が可能な定電流源I1,I2を含むCMRR調整回路32を、CMRR調整回路31の代わりに、若しくはCMRR調整回路31と共に設けてもよい。本実施形態では、対になる定電流源I1,I2が定電流源対76となり、対になる定電流源Ib1,Ib2が定電流源対77となる。

0112

そして本実施形態でも、入力端子+IN,−INに加わる入力信号の電圧に追従して、正極側ソースフォロア11からの出力信号の電圧と、負極側ソースフォロア12からの出力信号の電圧が、差動増幅回路30の出力部となる計装アンプ1の非反転入力端子と反転入力端子にそれぞれ印加され、これらを差動増幅した信号が計装アンプ1の出力端子から出力される。

0113

この一連の動作で、入力端子+INに印加する入力信号に応じて発生するトランジスタQ1のソース電圧が、ブートストラップ回路71を構成する2個のトランジスタQb1,Qb3により、トランジスタQ1のドレイン側にフィードバックされるため、予め定電圧源V1により微調整されたトランジスタQ1のドレイン・ソース間電圧Vds1は、一定の値に保たれる。同様に入力端子−INに印加する入力信号に応じて発生するトランジスタQ2のソース電圧が、ブートストラップ回路71を構成する別な2個のトランジスタQb2,Qb4により、トランジスタQ2のドレイン側にフィードバックされるため、予め定電圧源V2により微調整されたトランジスタQ2のドレイン・ソース間電圧Vds2は、一定の値に保たれる。そのため、CMRR調整回路31で大きく改善された差動増幅回路70のCMRR特性を、ブートストラップ回路71によりさらに改善することが可能になる。

0114

本実施形態ではソースフォロアを元にブートストラップ回路71を適用する例を挙げたが、これまで挙げたソースフォロア回路以外のこれまで挙げてきた回路に対しても、第1トランジスタ及び第2トランジスタに対してブートストラップ回路71を同様に構成することも可能である。

0115

以上のように本実施形態は、トランジスタQ1,Q2のドレイン・ソース間電圧Vds1,Vds2の少なくともいずれか一方を調整可能にするCMRR調整回路31、および/またはトランジスタQ1,Q2のドレイン・ソース間電流Ids1,Ids2の少なくともいずれか一方を調整可能にするCMRR調整回路32を設けた差動増幅回路70において、トランジスタQ1のドレイン・ソース間電圧Vds1と、トランジスタQ2のドレイン・ソース間電圧Vds2を、それぞれ一定に保つブートストラップ回路71を設けている。ブートストラップ回路71は、図18に示すようなソースフォロア型以外の各種増幅回路にも適用できる。

0116

この場合、CMRR調整回路31,32による微調整に加えて、ブートストラップ回路71によるトランジスタQ1,Q2への負帰還制御により、CMRR特性をさらに大きく改善することが可能になる。

0117

[各実施形態共通:バイアス源]
次に、上述の各実施形態に共通して、バイアス源34,35の具体的な回路構成の例を、図19図21にそれぞれ示す。但し、バイアス源34,35の回路構成は、これらの図示したものに限定されない。

0118

図19に示すバイアス源34,35は、ポテンショメータのような調整用半固定抵抗を有しない回路構成である。バイアス源34,35は何れも、定電圧源81と、定電圧源81の両端間に接続する分圧用の抵抗82,83とからなり、抵抗82,83の接続点に端子BIASが接続される。そしてバイアス源34の場合は、端子BIASをトランジスタTr1のベースに接続することで、定電圧源81の電圧を分圧したバイアス電圧がトランジスタTr1のベースに印加され、バイアス源35の場合には、端子BIASをトランジスタTr2のベースに接続することで、定電圧源81の電圧を分圧したバイアス電圧がトランジスタTr2のベースに印加される。

0119

バイアス電圧の微調整は、例えば定電圧源81を電圧出力型のDAコンバータで構成すれば実現できる。代わりに、抵抗82,83の何れかをトリマブル抵抗で構成してもよく、レーザー光をトリマブル抵抗に照射すれば、抵抗82,83の抵抗値を微調整できる。

0120

図20図21に示すバイアス源34,35は、何れも調整用のポテンショメータと抵抗とを組み合わせた回路構成である。図20では、図19で示した定電圧源81と分圧用の抵抗82,83とにより、抵抗82,83の接続点に端子BIAS1を接続したバイアス源34に加えて、定電圧源81の両端間にポテンショメータ84の両抵抗端子を接続し、ポテンショメータ84の可変接点に端子BIAS2を接続したバイアス源35を組み合わせて構成される。バイアス源34の端子BIAS1はトランジスタTr1のベースに接続され、バイアス源35の端子BIAS2はトランジスタTr2のベースに接続されるが、トランジスタTr1,Tr2の接続は逆であっても構わない。

0121

そしてここでは、定電圧源81の電圧を抵抗82,83で分圧したバイアス電圧が、端子BIAS1からトランジスタTr1のベースに印加されるのに対し、ポテンショメータ84の可変接点の位置に応じて、定電圧源81の電圧をポテンショメータ84で分圧したバイアス電圧が、端子BIAS2からトランジスタTr2のベースに印加される。したがって、片方の端子BIAS1からのバイアス電圧を、例えば上述したDAコンバータやトリマブル抵抗で予め調整させた後に、もう片方の端子BIAS2からのバイアス電圧を、ポテンショメータ84で調整(いわゆる片調整)することができ、それぞれのバイアス電圧を単独で調整して、CMRRの改善精度を高めることが可能になる。

0122

図21では、定電圧源81の両端間に抵抗85と、ポテンショメータ87の一方の抵抗端子から可変接点までの抵抗と、抵抗88の直列回路を接続し、抵抗85とポテンショメータ87の一方の抵抗端子との間の接続点に、トランジスタTr1のベースに接続する端子BIAS1を接続してバイアス源34を構成し、定電圧源81の両端間に抵抗86と、ポテンショメータ87の他方の抵抗端子から可変接点までの抵抗と、抵抗88の直列回路を接続し、抵抗86とポテンショメータ87の一方の抵抗端子との間の接続点に、トランジスタTr2のベースに接続する端子BIAS2を接続してバイアス源35を構成している。ここでも、トランジスタTr1,Tr2の接続は逆であっても構わない。

0123

そしてここでは、ポテンショメータ87の可変接点の位置に応じて、定電圧源81の電圧を、抵抗85と、ポテンショメータ87の一方の抵抗端子から可変接点までの抵抗と,抵抗88で分圧したバイアス電圧が、端子BIAS1からトランジスタTr1のベースに印加されるのに対し、定電圧源81の電圧を、抵抗86と、ポテンショメータ87の他方の抵抗端子から可変接点までの抵抗と,抵抗88で分圧したバイアス電圧が、端子BIAS2からトランジスタTr2のベースに印加される。したがって、ポテンショメータ87の可変接点の位置を調整して、片方の端子BIAS1からのバイアス電圧を上昇させると、もう片方の端子BIAS2からのバイアス電圧を低下させ、逆に片方の端子BIAS1からのバイアス電圧を低下させると、もう片方の端子BIAS2からのバイアス電圧を上昇させて、両方のバイアス電圧をポテンショメータ87で同時に調整(いわゆる両調整)することができ、CMRR改善のための調整時間を短縮することが可能となる。

0124

本実施形態では、こうしたバイアス源34,35とトランジスタTr1,Tr2とを含むCMRR調整回路31により、配線基板にデバイスを実装した後の実回路上での調整が可能になるため、事前に部品を選別する工程を簡略化し、または工程の廃止が可能となる。選別では不良判定となるようなデバイスでも、調整により使用できる水準に改善できる場合があり、選別による廃棄コストの増加が抑えられる。

0125

また、各バイアス電圧の微調整についても、図20図21に示すポテンショメータと抵抗との組み合わせで容易に実現でき、図19のようなDAコンバータなどを使用してもよい。上述のトリマブル抵抗やポテンショメータは、トリミングで抵抗値を微調整できるため、集積回路への提供も現実的なものとなる。

0126

さらに、バイアス源34とトランジスタTr1により実現している電圧の調整部91や、バイアス源35とトランジスタTr2により実現している電圧の調整部92は、図22のような各種回路構成も考えられる。

0127

まず、図22(A)のように、電圧の調整部91,92を単純に調整用の抵抗93,94にそれぞれ置き換えることにより、経路を流れる電流が定電流源で一定となっている部分では、抵抗93,94による電圧降下が一定となり、電圧値の調整が可能となる。この抵抗93,94にPNダイオード95,96をそれぞれ直列に接続した図22(B)に示す電圧の調整部91,92や、抵抗93,94にツェナーダイオード97,98をそれぞれ直列に接続した図22(C)に示す電圧の調整部91,92のように、これらのダイオード95,96,97,98に一定電圧を分担させる構成も考えられる。

0128

また、シャントレギュレータ101,102と抵抗103,104を組み合わせて、シャントレギュレータ101,102のリファレンス電圧を抵抗103,104で調整する図22(D)のような電圧の調整部91,92でも、実現可能である。

0129

何れの例でも、調整用の可変抵抗93,94,103,104は、対になっている電圧の調整部91,92の両方に設けてもよいし、何れか一方に設けるようにしてもよい。

0130

[各実施形態共通:定電流源]
電源電圧VSS側の対となる定電流源、すなわち上述した定電流源対36,57,67,76は例えば、図23のような構成が考えられる。図中、ここでは全ての定電流源対36,57,67,76に共通して、対となる一方の定電流源を符号I1とし、他方の定電流源を符号I2とする。

0131

市販の定電流源ICをそのまま使用することも可能だが、電圧源と抵抗を直列に接続した回路は、ミルマンの定理からわかるように、出力抵抗が有限の電流源と同等の動作をするため、出力抵抗が有限であることにより、出力抵抗が無限大の理想的な定電流源に対して利得が減少するなどの影響はあるものの、本願の回路中において定電流源として示している部分を、図23(A)のように調整用の抵抗111,112で代用することも可能である。

0132

また、トランジスタ113,114,115と抵抗116,117,118により、定電流源119と同じ電流を定電流源I1,I2に流すようにする図23(B)のようなカレントミラー回路や、トランジスタ121,122や抵抗123,124に演算増幅器125,126を組み合わせて使用し、電源電圧VDD,VSSライン間に抵抗127とツェナーダイオード128とによる基準電圧生成回路を接続することにより、演算増幅器125,126の非反転入力端子に印加する基準電圧に応じた電流を、定電流源I1,I2に流すようにする図23(C)のようなカレントミラー回路を構成し、それぞれに調整用の可変できる抵抗117,118,123,124を設けることで、定電流源I1,I2の電流値の調整をそれぞれ行えるようにすることも可能である。調整用の可変要素である抵抗111,112,117,118,123,124は、対になっている定電流源I1,I2の両方に設けてもよいし、何れか一方に設けるようにしてもよい。

0133

何れの場合も、対になっていない電流源、すなわち上述した定電流源I5は、示した回路のうちの一方のみ(図23に示す定電流源I1または定電流源I2)を使用すればよい。

0134

電源電圧VDD側の対となる定電流源、すなわち上述した定電流源対41,56,66,68,77も、電源電圧VSS側で示した例に対して、極性が変わることによる図24のような置き換えはあるものの、考え方は電源電圧VSSの場合と同様な回路構成で実現できる。

0135

[むすび]
なお、本発明は上述した各実施の形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲で種々の変更可能である。上述した全ての「トランジスタ」は、ユニポーラトランジスタ或いはバイポーラトランジスタの何れであっても構わない。したがって、ユニポーラトランジスタの主端子である「ソース」と「ドレイン」は、バイポーラトランジスタの主端子である「エミッタ」と「コレクタ」に置き換えることができ、ユニポーラトランジスタの制御端子である「ゲート」は、バイポーラトランジスタの制御端子である「ベース」に置き換えることができる。

0136

11 正極側ソースフォロア(第1フォロア)
12 負極側ソースフォロア(第2フォロア)
30差動増幅回路(増幅回路)
31,32CMRR調整回路
34,35バイアス源
40 差動増幅回路(増幅回路)
41差動対回路(第1出力部、第2出力部)
50 差動増幅回路(増幅回路)
51 差動対回路(第1出力部、第2出力部)
60 差動増幅回路(増幅回路)
61スーパーフォロア回路
71ブートストラップ回路
I1定電流源(負荷部、第1負荷)
I2 定電流源(負荷部、第2負荷)
I3 定電流源(負荷部、第1負荷)
I4 定電流源(負荷部、第2負荷)
I10 定電流源(負荷部、第1負荷)
I11 定電流源(負荷部、第2負荷)
Tr1トランジスタ(第3トランジスタ)
Tr2 トランジスタ(第4トランジスタ)
Q1 トランジスタ(入力部、第1トランジスタ)
Q2 トランジスタ(入力部、第2トランジスタ)

ページトップへ

この技術を出願した法人

この技術を発明した人物

ページトップへ

関連する挑戦したい社会課題

関連する公募課題

ページトップへ

技術視点だけで見ていませんか?

この技術の活用可能性がある分野

分野別動向を把握したい方- 事業化視点で見る -

(分野番号表示ON)※整理標準化データをもとに当社作成

ページトップへ

おススメ サービス

おススメ astavisionコンテンツ

新着 最近 公開された関連が強い技術

  • アルパイン株式会社の「 オーディオ装置」が 公開されました。( 2020/10/29)

    【課題】 ミュート回路による暗電流を抑制しつつミュート回路を迅速に起動することができるオーディオ装置を提供する。【解決手段】 本発明のオーディオ装置は、オーディオ信号を生成するオーディオソースと、... 詳細

  • 住友電工デバイス・イノベーション株式会社の「 高周波増幅器」が 公開されました。( 2020/10/29)

    【課題】電力効率を十分に向上させることが可能な高周波増幅器を提供すること。【解決手段】高周波増幅器1は、入力端子PINと、出力端子POUTと、入力端子PINに提供されたRF信号を増幅するトランジスタ5... 詳細

  • 三菱電機株式会社の「 増幅装置」が 公開されました。( 2020/10/29)

    【課題】簡易な構成によって、広範囲の入力電流に対して増幅率を確保することが可能な増幅装置を提供する。【解決手段】入力信号線10には、フォトダイオード50からの入力電流Iinが入力される。電流検出回路2... 詳細

この 技術と関連性が強い人物

関連性が強い人物一覧

この 技術と関連する社会課題

関連する挑戦したい社会課題一覧

この 技術と関連する公募課題

関連する公募課題一覧

astavision 新着記事

サイト情報について

本サービスは、国が公開している情報(公開特許公報、特許整理標準化データ等)を元に構成されています。出典元のデータには一部間違いやノイズがあり、情報の正確さについては保証致しかねます。また一時的に、各データの収録範囲や更新周期によって、一部の情報が正しく表示されないことがございます。当サイトの情報を元にした諸問題、不利益等について当方は何ら責任を負いかねることを予めご承知おきのほど宜しくお願い申し上げます。

主たる情報の出典

特許情報…特許整理標準化データ(XML編)、公開特許公報、特許公報、審決公報、Patent Map Guidance System データ