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技術 半導体装置の作製方法

出願人 株式会社半導体エネルギー研究所
発明者 加藤清長塚修平井上広樹松嵜隆徳
出願日 2019年9月4日 (1年2ヶ月経過) 出願番号 2019-161419
公開日 2020年1月30日 (9ヶ月経過) 公開番号 2020-017743
状態 未査定
技術分野 薄膜トランジスタ SOI,アクティブマトリクス、SOS アニール 半導体メモリ
主要キーワード 携帯情報端 汚染物除去 特性評価用素子 実効抵抗 動作電位 特性評価用回路 Id曲線 High状態
関連する未来課題
重要な関連分野

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図面 (20)

課題

電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い、新たな構造の半導体装置を提供する。

解決手段

半導体装置は、下部に第1の半導体材料を用いたトランジスタ160を有し、上部に第2の半導体材料を用いたトランジスタ162を有する。トランジスタ160は、半導体材料を含む基板100に設けられたチャネル形成領域116と、チャネル形成領域116を挟むように設けられた不純物領域120と、不純物領域120に接する金属化合物領域124と、チャネル形成領域116上に設けられたゲート絶縁層108と、ゲート絶縁層108上に設けられたゲート電極110と、を有する。

概要

背景

半導体素子を利用した記憶装置は、電力の供給がなくなると記憶内容が失われる揮発性
憶装置と、電力の供給がなくなっても記憶内容は保持される不揮発性記憶装置とに大別さ
れる。

揮発性記憶装置の代表的な例としては、DRAM(Dynamic Random Ac
cess Memory)がある。DRAMは、記憶素子を構成するトランジスタを選択
してキャパシタ電荷蓄積することで、情報を記憶する。

上述の原理から、DRAMでは、情報を読み出すとキャパシタの電荷は失われるため、情
報の読み出しの度に、再度の書き込み動作が必要となる。また、記憶素子を構成するトラ
ンジスタにはオフ状態でのソースドレイン間のリーク電流オフ電流)等によって、ト
ランジスタが選択されていない状況でも電荷が流出、または流入するため、データの保持
期間が短い。このため、所定の周期で再度の書き込み動作(リフレッシュ動作)が必要で
あり、消費電力を十分に低減することは困難である。また、電力の供給がなくなると記憶
内容が失われるため、長期間の記憶の保持には、磁性材料光学材料を利用した別の記憶
装置が必要となる。

揮発性記憶装置の別の例としてはSRAM(Static Random Access
Memory)がある。SRAMは、フリップフロップなどの回路を用いて記憶内容を
保持するため、リフレッシュ動作が不要であり、この点においてはDRAMより有利であ
る。しかし、フリップフロップなどの回路を用いているため、記憶容量あたりの単価が高
くなるという問題がある。また、電力の供給がなくなると記憶内容が失われるという点に
ついては、DRAMと変わるところはない。

不揮発性記憶装置の代表例としては、フラッシュメモリがある。フラッシュメモリは、ト
ランジスタのゲート電極チャネル形成領域との間にフローティングゲートを有し、当該
フローティングゲートに電荷を保持させることで記憶を行うため、データの保持期間は極
めて長く(半永久的)、揮発性記憶装置で必要なリフレッシュ動作が不要であるという利
点を有している(例えば、特許文献1参照)。

しかし、書き込みの際に生じるトンネル電流によって記憶素子を構成するゲート絶縁層
劣化するため、書き込みを何度も繰り返すことで、記憶素子が機能しなくなるという問題
が生じる。この問題を回避するために、例えば、各記憶素子書き込み回数を均一化する
手法が採られるが、これを実現するためには、複雑な周辺回路が必要になってしまう。そ
して、このような手法を採用しても、根本的な寿命の問題が解消するわけではない。つま
り、フラッシュメモリは、情報の書き換え頻度が高い用途には不向きである。

また、フローティングゲートに電荷を注入し、または、その電荷を除去するためには、高
電圧が必要であり、また、そのための回路も必要である。さらに、電荷の注入、または
除去のためには比較的長い時間を要し、書き込み、消去高速化が容易ではないという問
題もある。

概要

電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い、新たな構造の半導体装置を提供する。半導体装置は、下部に第1の半導体材料を用いたトランジスタ160を有し、上部に第2の半導体材料を用いたトランジスタ162を有する。トランジスタ160は、半導体材料を含む基板100に設けられたチャネル形成領域116と、チャネル形成領域116を挟むように設けられた不純物領域120と、不純物領域120に接する金属化合物領域124と、チャネル形成領域116上に設けられたゲート絶縁層108と、ゲート絶縁層108上に設けられたゲート電極110と、を有する。

目的

特開昭57−105889号公報






上述の問題に鑑み、開示する発明の一態様では、電力が供給されない状況でも記憶内容の
保持が可能で、かつ、書き込み回数にも制限が無い、新たな構造の半導体装置を提供する

効果

実績

技術文献被引用数
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牽制数
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請求項1

トランジスタは、酸化物半導体層に設けられたチャネル形成領域と、前記酸化物半導体層と電気的に接続されるソース電極及びドレイン電極と、前記チャネル形成領域と重畳する領域を有するように設けられたゲート電極と、前記チャネル形成領域と前記ゲート電極との間に設けられたゲート絶縁層と、を有し、前記酸化物半導体層は、Inと、Gaと、Znと、を有し、前記酸化物半導体層は、300℃以上550℃未満の温度で加熱処理を経て形成され、前記加熱処理は、前記酸化物半導体層の水素及び水を除去し、且つ、前記酸化物半導体層に酸素を供給する半導体装置作製方法

請求項2

トランジスタは、酸化物半導体層に設けられたチャネル形成領域と、前記酸化物半導体層と電気的に接続されるソース電極及びドレイン電極と、前記チャネル形成領域と重畳する領域を有するように設けられたゲート電極と、前記チャネル形成領域と前記ゲート電極との間に設けられたゲート絶縁層と、を有し、前記酸化物半導体層は、Inと、Gaと、Znと、を有し、前記酸化物半導体層は、200℃以上450℃未満の温度で加熱処理を経て形成され、前記加熱処理は、前記酸化物半導体層の水素及び水を除去し、且つ、前記酸化物半導体層に酸素を供給する半導体装置の作製方法。

技術分野

0001

開示する発明は、半導体素子を利用した半導体装置およびその作製方法に関するものであ
る。

背景技術

0002

半導体素子を利用した記憶装置は、電力の供給がなくなると記憶内容が失われる揮発性
憶装置と、電力の供給がなくなっても記憶内容は保持される不揮発性記憶装置とに大別さ
れる。

0003

揮発性記憶装置の代表的な例としては、DRAM(Dynamic Random Ac
cess Memory)がある。DRAMは、記憶素子を構成するトランジスタを選択
してキャパシタ電荷蓄積することで、情報を記憶する。

0004

上述の原理から、DRAMでは、情報を読み出すとキャパシタの電荷は失われるため、情
報の読み出しの度に、再度の書き込み動作が必要となる。また、記憶素子を構成するトラ
ンジスタにはオフ状態でのソースドレイン間のリーク電流オフ電流)等によって、ト
ランジスタが選択されていない状況でも電荷が流出、または流入するため、データの保持
期間が短い。このため、所定の周期で再度の書き込み動作(リフレッシュ動作)が必要で
あり、消費電力を十分に低減することは困難である。また、電力の供給がなくなると記憶
内容が失われるため、長期間の記憶の保持には、磁性材料光学材料を利用した別の記憶
装置が必要となる。

0005

揮発性記憶装置の別の例としてはSRAM(Static Random Access
Memory)がある。SRAMは、フリップフロップなどの回路を用いて記憶内容を
保持するため、リフレッシュ動作が不要であり、この点においてはDRAMより有利であ
る。しかし、フリップフロップなどの回路を用いているため、記憶容量あたりの単価が高
くなるという問題がある。また、電力の供給がなくなると記憶内容が失われるという点に
ついては、DRAMと変わるところはない。

0006

不揮発性記憶装置の代表例としては、フラッシュメモリがある。フラッシュメモリは、ト
ランジスタのゲート電極チャネル形成領域との間にフローティングゲートを有し、当該
フローティングゲートに電荷を保持させることで記憶を行うため、データの保持期間は極
めて長く(半永久的)、揮発性記憶装置で必要なリフレッシュ動作が不要であるという利
点を有している(例えば、特許文献1参照)。

0007

しかし、書き込みの際に生じるトンネル電流によって記憶素子を構成するゲート絶縁層
劣化するため、書き込みを何度も繰り返すことで、記憶素子が機能しなくなるという問題
が生じる。この問題を回避するために、例えば、各記憶素子書き込み回数を均一化する
手法が採られるが、これを実現するためには、複雑な周辺回路が必要になってしまう。そ
して、このような手法を採用しても、根本的な寿命の問題が解消するわけではない。つま
り、フラッシュメモリは、情報の書き換え頻度が高い用途には不向きである。

0008

また、フローティングゲートに電荷を注入し、または、その電荷を除去するためには、高
電圧が必要であり、また、そのための回路も必要である。さらに、電荷の注入、または
除去のためには比較的長い時間を要し、書き込み、消去高速化が容易ではないという問
題もある。

先行技術

0009

特開昭57−105889号公報

発明が解決しようとする課題

0010

上述の問題に鑑み、開示する発明の一態様では、電力が供給されない状況でも記憶内容の
保持が可能で、かつ、書き込み回数にも制限が無い、新たな構造の半導体装置を提供する
ことを目的の一とする。

課題を解決するための手段

0011

開示する発明では、高純度化された酸化物半導体を用いて半導体装置を構成する。高純度
化された酸化物半導体を用いて構成したトランジスタは、リーク電流が極めて小さいため
、長期間にわたって情報を保持することが可能である。

0012

開示する発明の一態様は、例えば、メモリセルの一と他のメモリセルとを接続する配線
ビット線とも呼ぶ)と、第1のトランジスタにおけるソース電極またはドレイン電極と、
が、第2のトランジスタにおけるソース電極またはドレイン電極を介して電気的に接続し
た構成とする。これにより、第1のトランジスタにおけるソース電極またはドレイン電極
と、第2のトランジスタにおけるソース電極またはドレイン電極と、を異なる配線に接続
する場合と比較して配線の数を削減することができるため、半導体装置の集積度を向上さ
せることができる。

0013

開示する発明の別の一態様は、例えば、メモリセルの一と他のメモリセルとを接続する配
線(ソース線とも呼ぶ)の一を、複数のメモリセル(少なくとも異なるビット線に接続さ
れたメモリセルを含む)がそれぞれ有する第1のトランジスタにおけるソース電極または
ドレイン電極、の全てに電気的に接続された構成として、ソース線の数をビット線の数よ
り少なくする。これにより、ソース線の数を十分に少なくすることができるため、半導体
装置の集積度を向上させることができる。

0014

より具体的には、例えば次のような構成を採用することができる。

0015

本発明の一態様の半導体装置は、第1のトランジスタと、第2のトランジスタと、を含む
複数のメモリセルを有し、第1のトランジスタは、第1のチャネル形成領域と、第1のチ
ネル形成領域上に設けられた第1のゲート絶縁層と、第1のチャネル形成領域と重畳
て、第1のゲート絶縁層上に設けられた第1のゲート電極と、第1のチャネル形成領域と
電気的に接続する第1のソース電極及び第1のドレイン電極と、を含み、第2のトラン
スタは、第2のチャネル形成領域と、第2のチャネル形成領域と電気的に接続する第2の
ソース電極及び第2のドレイン電極と、第2のチャネル形成領域と重畳して設けられた第
2のゲート電極と、第2のチャネル形成領域と第2のゲート電極との間に設けられた第2
のゲート絶縁層と、を含み、第1のチャネル形成領域と第2のチャネル形成領域は、異な
半導体材料を含んで構成され、第1のトランジスタと第2のトランジスタとは、少なく
とも一部が重畳して設けられ、メモリセルの一と他のメモリセルとを接続する配線と、第
1のソース電極または第1のドレイン電極の一方と、が第2のソース電極及び第2のドレ
イン電極の一方を介して電気的に接続する。

0016

また、上記の半導体装置において、第1のソース電極及び第1のドレイン電極の一方と、
第2のソース電極及び第2のドレイン電極の一方と、が接する領域は、第2のソース電極
及び第2のドレイン電極の一方と、メモリセルの一と他のメモリセルとを接続する配線と
、が接する領域と重なっているのが好ましい。

0017

または、上記の半導体装置において、第2のソース電極及び第2のドレイン電極の一方と
、第1のソース電極または第1のドレイン電極の一方とは、同一物であるのが好ましい。
その場合、第2のソース電極及び第2のドレイン電極の一方と、第1のソース電極及び第
1のドレイン電極の一方と、が接する領域は、第2のソース電極及び第2のドレイン電極
の一方と、メモリセルの一と他のメモリセルとを接続する配線と、が接する領域と重なっ
ているのがより好ましい。

0018

また、本発明の別の一態様の半導体装置は、m本(mは2以上の整数)の信号線と、m本
ワード線と、n本(nは2以上の整数)のビット線と、k本(kはn未満の自然数)の
ソース線と、マトリクス状に配置された(m×n)個のメモリセルと、ビット線と電気的
に接続された第1の駆動回路と、ソース線と電気的に接続された第2の駆動回路と、信号
線と電気的に接続された第3の駆動回路と、ワード線と電気的に接続された第4の駆動回
路と、を有し、メモリセルの一は、第1のゲート電極、第1のソース電極、第1のドレイ
ン電極、及び第1のチャネル形成領域を含む第1のトランジスタと、第2のゲート電極、
第2のソース電極、第2のドレイン電極、及び第2のチャネル形成領域を含む第2のトラ
ンジスタと、容量素子と、を有し、第1のチャネル形成領域と第2のチャネル形成領域は
、異なる半導体材料を含んで構成され、第2のソース電極と第2のドレイン電極の一方と
、容量素子の電極の一方と、第1のゲート電極と、は電気的に接続され、ソース線の一と
、第1のソース電極とは、電気的に接続され、ビット線の一と、第2のソース電極と第2
のドレイン電極の他方と、第1のドレイン電極と、は電気的に接続され、ワード線の一と
、容量素子の電極の他方と、は電気的に接続され、信号線の一と、第2のゲート電極と、
は電気的に接続され、ソース線の一は、メモリセルの一を含むj個(jは(m+1)以上
(m×n)以下の整数)のメモリセルがそれぞれ有する第1のソース電極の全てに電気的
に接続されている。

0019

また、本発明の別の一態様の半導体装置は、m本(mは2以上の整数)の信号線と、m本
のワード線と、n本(nは2以上の整数)のビット線と、k本(kはn未満の自然数)の
ソース線と、マトリクス状に配置された(m×n)個のメモリセルと、ビット線と電気的
に接続された第1の駆動回路と、ソース線と電気的に接続された第2の駆動回路と、信号
線と電気的に接続された第3の駆動回路と、ワード線と電気的に接続された第4の駆動回
路と、を有し、メモリセルの一は、第1のゲート電極、第1のソース電極、第1のドレイ
ン電極、及び第1のチャネル形成領域を含む第1のトランジスタと、第2のゲート電極、
第2のソース電極、第2のドレイン電極、及び第2のチャネル形成領域を含む第2のトラ
ンジスタと、容量素子と、を有し、第1のチャネル形成領域と第2のチャネル形成領域は
、異なる半導体材料を含んで構成され、第2のソース電極と第2のドレイン電極の一方と
、容量素子の電極の一方と、第1のゲート電極と、は電気的に接続され、ソース線の一と
、第1のソース電極とは、電気的に接続され、ビット線の一と、第2のソース電極と第2
のドレイン電極の他方と、第1のドレイン電極と、は電気的に接続され、ワード線の一と
、容量素子の電極の他方と、は電気的に接続され、信号線の一と、第2のゲート電極と、
は電気的に接続され、ソース線の一は、メモリセルの一を含む(m×n/k)個のメモリ
セルがそれぞれ有する第1のソース電極の全てに電気的に接続されている。

0020

また、上記の半導体装置において、第1のトランジスタは、第1のチャネル形成領域を挟
むように設けられた不純物領域を有するのが好ましい。

0021

また、上記の半導体装置において、第2のトランジスタの第2のチャネル形成領域は、酸
化物半導体を含んで構成されるのが好ましい。

0022

なお、上記においては、酸化物半導体材料を用いてトランジスタを構成しているが、開示
する発明はこれに限定されない。酸化物半導体材料と同等のオフ電流特性が実現できる材
料、例えば、炭化シリコンをはじめとするワイドギャップ材料(より具体的には、例えば
エネルギーギャップEgが3eVより大きい半導体材料)などを適用しても良い。

0023

なお、本明細書において「上」や「下」という用語は、構成要素の位置関係が「直上」ま
たは「直下」であることを限定するものではない。例えば、「ゲート絶縁層上のゲート電
極」の表現であれば、ゲート絶縁層とゲート電極との間に他の構成要素を含むものを除外
しない。また、「上」「下」という用語は説明の便宜のために用いる表現に過ぎない。

0024

また、本明細書において「電極」や「配線」という用語は、これらの構成要素を機能的に
限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり
、その逆もまた同様である。さらに、「電極」や「配線」という用語は、複数の「電極」
や「配線」が一体となって形成されている場合なども含む。

0025

また、「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や
回路動作において電流の方向が変化する場合などには入れ替わることがある。このため
、本明細書においては、「ソース」や「ドレイン」という用語は、入れ替えて用いること
ができるものとする。

0026

なお、本明細書において、「電気的に接続」には、「何らかの電気的作用を有するもの」
を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」
は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。

0027

例えば、「何らかの電気的作用を有するもの」には、電極や配線をはじめ、トランジスタ
などのスイッチング素子抵抗素子インダクタ、キャパシタ、その他の各種機能を有す
素子などが含まれる。

発明の効果

0028

酸化物半導体を用いたトランジスタはオフ電流が極めて小さいため、これを用いることに
より極めて長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ
作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となる
ため、消費電力を十分に低減することができる。また、電力の供給がない場合であっても
、長期にわたって記憶内容を保持することが可能である。

0029

また、開示する発明に係る半導体装置では、情報の書き込みに高い電圧を必要とせず、素
子の劣化の問題もない。例えば、従来の不揮発性メモリのように、浮遊ゲートへの電子
注入や、浮遊ゲートからの電子の引き抜きを行う必要がないため、ゲート絶縁層の劣化と
いった問題が全く生じない。すなわち、開示する発明に係る半導体装置では、従来の不揮
発性メモリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上す
る。さらに、トランジスタのオン状態、オフ状態の切り替えによって、情報の書き込みが
行われるため、高速な動作も容易に実現しうる。また、情報を消去するための動作が不要
であるというメリットもある。

0030

また、酸化物半導体以外の材料を用いたトランジスタは、酸化物半導体を用いたトランジ
スタと比較して、さらなる高速動作が可能であるため、これを、酸化物半導体を用いたト
ランジスタと組み合わせて用いることにより、半導体装置の動作(例えば、情報の読み出
し動作)の高速性を十分に確保することができる。また、酸化物半導体以外の材料を用い
たトランジスタにより、高速動作が要求される各種回路論理回路、駆動回路など)を好
適に実現することが可能である。

0031

このように、酸化物半導体以外の材料を用いたトランジスタ(より広義には、十分な高速
動作が可能なトランジスタ)と、酸化物半導体を用いたトランジスタ(より広義には、十
分にオフ電流が小さいトランジスタ)とを一体に備えることで、これまでにない特徴を有
する半導体装置を実現することができる。

0032

さらに、開示する発明の一態様では、配線を共通化することにより、配線数を削減し、集
積度を向上させた半導体装置を提供することが可能である。

図面の簡単な説明

0033

半導体装置の断面図および平面図。
半導体装置の作製工程に係る断面図。
半導体装置の作製工程に係る断面図。
半導体装置の作製工程に係る断面図。
半導体装置の作製工程に係る断面図。
半導体装置の断面図および平面図。
半導体装置の作製に用いる半導体基板の作製工程に係る断面図。
半導体装置の作製工程に係る断面図。
半導体装置の断面図および平面図。
半導体装置の作製工程に係る断面図。
半導体装置の回路図。
半導体装置の回路図。
半導体装置の平面図。
タイミングチャート図。
半導体装置の回路図。
タイミングチャート図。
半導体装置を用いた電子機器を説明するための図。
酸化物半導体を用いたトランジスタの特性を示す図。
酸化物半導体を用いたトランジスタの特性評価用回路図。
酸化物半導体を用いたトランジスタの特性評価用タイミングチャート。
酸化物半導体を用いたトランジスタの特性を示す図。
酸化物半導体を用いたトランジスタの特性を示す図。
酸化物半導体を用いたトランジスタの特性を示す図。
メモリウィンドウ幅調査結果を示す図。

0034

本発明の実施の形態の一例について、図面を用いて以下に説明する。但し、本発明は以下
の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および
詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下
に示す実施の形態の記載内容に限定して解釈されるものではない。

0035

なお、図面において示す各構成の、位置、大きさ、範囲などは、理解を容易にするため、
実際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、
必ずしも、図面に開示された位置、大きさ、範囲などに限定されない。

0036

なお、本明細書等における「第1」、「第2」、「第3」などの序数は、構成要素の混同
を避けるために付すものであり、数的に限定するものではないことを付記する。

0037

(実施の形態1)
本実施の形態では、開示する発明の一態様に係る半導体装置の構成およびその作製方法に
ついて、図1乃至図5を参照して説明する。

0038

〈半導体装置の断面構成および平面構成
図1は、半導体装置の構成の一例である。図1(A)には、半導体装置の断面を、図1
B)には、半導体装置の平面を、それぞれ示す。ここで、図1(A)は、図1(B)のA
1−A2およびB1−B2における断面に相当する。図1(A)および図1(B)に示さ
れる半導体装置は、下部に第1の半導体材料を用いたトランジスタ160を有し、上部に
第2の半導体材料を用いたトランジスタ162を有するものである。ここで、第1の半導
体材料と第2の半導体材料とは異なる材料とすることが望ましい。例えば、第1の半導体
材料を酸化物半導体以外の半導体材料とし、第2の半導体材料を酸化物半導体とすること
ができる。酸化物半導体以外の半導体材料としては、例えば、シリコンゲルマニウム
シリコンゲルマニウム、炭化シリコン、または、ガリウムヒ素等を用いることができ、単
結晶半導体を用いるのが好ましい。他に、有機半導体材料などを用いてもよい。このよう
な半導体材料を用いたトランジスタは、高速動作が容易である。一方、酸化物半導体を用
いたトランジスタは、その特性により長時間の電荷保持を可能とする。

0039

なお、上記トランジスタは、いずれもnチャネル型トランジスタであるものとして説明す
るが、pチャネル型トランジスタを用いることができるのはいうまでもない。また、開示
する発明の技術的な本質は、情報を保持するために酸化物半導体のようなオフ電流を十分
に低減することが可能な半導体材料をトランジスタ162に用いる点にあるから、半導体
装置に用いられる材料や半導体装置の構造など、半導体装置の具体的な構成をここで示す
ものに限定する必要はない。

0040

図1におけるトランジスタ160は、半導体材料(例えば、シリコンなど)を含む基板
00に設けられたチャネル形成領域116と、チャネル形成領域116を挟むように設け
られた不純物領域120と、不純物領域120に接する金属化合物領域124と、チャ
ル形成領域116上に設けられたゲート絶縁層108と、ゲート絶縁層108上に設けら
れたゲート電極110と、を有する。なお、図において、明示的にはソース電極やドレイ
ン電極を有しない場合があるが、便宜上、このような状態を含めてトランジスタと呼ぶ場
合がある。また、この場合、トランジスタの接続関係を説明するために、ソース領域やド
レイン領域を含めてソース電極やドレイン電極と表現することがある。つまり、本明細書
において、ソース電極との記載には、ソース領域が含まれうる。また、ドレイン電極との
記載には、ドレイン領域が含まれうる。

0041

トランジスタ160の金属化合物領域124の一部には、電極126が接続されている。
ここで、電極126は、トランジスタ160のソース電極やドレイン電極として機能する
。また、基板100上にはトランジスタ160を囲むように素子分離絶縁層106が設け
られており、トランジスタ160上に絶縁層128および絶縁層130が設けられている
。なお、高集積化を実現するためには、図1に示すようにトランジスタ160がサイド
ォール絶縁層を有しない構成とすることが望ましい。一方、トランジスタ160の特性を
重視する場合には、ゲート電極110の側面にサイドウォール絶縁層を設け、そのサイド
ウォール絶縁層と重畳する領域に形成された不純物濃度が異なる領域を含めて不純物領域
120を設けても良い。

0042

図1におけるトランジスタ162は、絶縁層130上に設けられたソース電極またはドレ
イン電極142a、およびソース電極またはドレイン電極142bと、ソース電極または
ドレイン電極142a、およびソース電極またはドレイン電極142bと電気的に接続さ
れている酸化物半導体層144と、ソース電極またはドレイン電極142a、ソース電極
またはドレイン電極142b、酸化物半導体層144を覆うゲート絶縁層146と、ゲー
ト絶縁層146上に酸化物半導体層144と重畳するように設けられたゲート電極148
aと、ソース電極またはドレイン電極142aと酸化物半導体層144との間の、ゲート
電極148aと重畳する領域に設けられた絶縁層143aと、ソース電極またはドレイン
電極142bと酸化物半導体層144との間の、ゲート電極148aと重畳する領域に設
けられた絶縁層143bと、を有する。なお、ソース電極またはドレイン電極と、ゲート
電極との間の容量を低減するためには、絶縁層143aおよび絶縁層143bを設けるこ
とが望ましいが、絶縁層143aおよび絶縁層143bを設けない構成とすることも可能
である。

0043

ここで、酸化物半導体層144は水素などの不純物が十分に除去されることにより、また
は、十分な酸素が供給されることにより、高純度化されたものであることが望ましい。具
体的には、例えば、酸化物半導体層144の水素濃度は5×1019atoms/cm3
以下、望ましくは5×1018atoms/cm3以下、より望ましくは5×1017a
toms/cm3以下とする。なお、上述の酸化物半導体層144中の水素濃度は、二次
イオン質量分析法SIMS:Secondary Ion Mass Spectro
scopy)で測定されるものである。このように、酸化物半導体層144中の水素濃度
が十分に低減されて酸化物半導体層144が高純度化され、十分な酸素の供給により酸素
欠乏に起因するエネルギーギャップ中の欠陥準位が低減された酸化物半導体層144では
キャリア濃度が1×1012/cm3未満、望ましくは、1×1011/cm3未満、
より望ましくは1.45×1010/cm3未満となる。例えば、室温(25℃)でのオ
フ電流(ここでは、単位チャネル幅(1μm)あたりの値)は100zA(1zA(ゼプ
アンペア)は1×10−21A)以下、望ましくは10zA以下となる。このように、
i型化(真性化)または実質的にi型化された酸化物半導体を用いることで、極めて優れ
たオフ電流特性のトランジスタ162を得ることができる。

0044

なお、図1のトランジスタ162では、微細化に起因して素子間に生じるリークを抑制す
るために、島状に加工された酸化物半導体層144を用いているが、島状に加工されてい
ない構成を採用しても良い。酸化物半導体層を島状に加工しない場合には、加工の際のエ
チングによる酸化物半導体層144の汚染を防止できる。

0045

図1における容量素子164は、ソース電極またはドレイン電極142a、酸化物半導体
層144、ゲート絶縁層146、および電極148bで構成される。すなわち、ソース電
極またはドレイン電極142aは、容量素子164の一方の電極として機能し、電極14
8bは、容量素子164の他方の電極として機能することになる。

0046

なお、図1の容量素子164では、酸化物半導体層144とゲート絶縁層146を積層さ
せることにより、ソース電極またはドレイン電極142aと、電極148bとの間の絶縁
性を十分に確保することができる。もちろん、十分な容量を確保するために、酸化物半導
体層144を有しない構成の容量素子164を採用しても良い。また、絶縁層143aと
同様に形成される絶縁層を有する構成の容量素子164を採用しても良い。さらに、容量
が不要の場合は、容量素子164を設けない構成とすることも可能である。

0047

なお、トランジスタ162および容量素子164において、ソース電極またはドレイン電
極142a、およびソース電極またはドレイン電極142bの端部は、テーパー形状であ
ることが好ましい。ソース電極またはドレイン電極142a、ソース電極またはドレイン
電極142bの端部をテーパー形状とすることにより、酸化物半導体層144の被覆性
向上し、段切れを防止することができるためである。ここで、テーパー角は、例えば、3
0°以上60°以下とする。なお、テーパー角とは、テーパー形状を有する層(例えば、
ソース電極またはドレイン電極142a)を、その断面(基板の表面と直交する面)に垂
直な方向から観察した際に、当該層の側面と底面がなす傾斜角を示す。

0048

本実施の形態では、トランジスタ162および容量素子164が、トランジスタ160と
重畳するように設けられている。このような、平面レイアウトを採用することにより、高
集積化が可能である。例えば、最小加工寸法をFとして、メモリセルの占める面積を15
F2〜25F2とすることが可能である。

0049

トランジスタ162および容量素子164の上には、絶縁層150が設けられており、絶
縁層150上には絶縁層152が設けられている。そして、ゲート絶縁層146、絶縁層
150、絶縁層152などに形成された開口には、電極154が設けられ、絶縁層152
上には電極154と接続する配線156が形成される。なお、図1では、電極126およ
び電極154を用いて、金属化合物領域124、ソース電極またはドレイン電極142b
、および配線156を接続しているが、開示する発明はこれに限定されない。例えば、ソ
ース電極またはドレイン電極142bを直接、金属化合物領域124に接触させても良い
。または、配線156を直接、ソース電極またはドレイン電極142bに接触させても良
い。

0050

なお、図1において、金属化合物領域124とソース電極またはドレイン電極142bを
接続する電極126と、ソース電極またはドレイン電極142bと配線156を接続する
電極154とは重畳して配置されている。つまり、トランジスタ160のソース電極やド
レイン電極として機能する電極126と、トランジスタ162のソース電極またはドレイ
ン電極142bと、が接する領域は、トランジスタ162のソース電極またはドレイン電
極142bと、メモリセルの一と他のメモリセルとを接続する配線156と、が接する領
域と重なっている。このようなレイアウトを採用することで、高集積化を図ることができ
る。

0051

〈半導体装置の作製方法〉
次に、上記半導体装置の作製方法の一例について説明する。以下では、はじめに下部のト
ランジスタ160の作製方法について図2および図3を参照して説明し、その後、上部の
トランジスタ162および容量素子164の作製方法について図4および図5を参照して
説明する。

0052

〈下部のトランジスタの作製方法〉
まず、半導体材料を含む基板100を用意する(図2(A)参照)。半導体材料を含む基
板100としては、シリコンや炭化シリコンなどの単結晶半導体基板多結晶半導体基板
、シリコンゲルマニウムなどの化合物半導体基板SOI基板などを適用することができ
る。ここでは、半導体材料を含む基板100として、単結晶シリコン基板を用いる場合の
一例について示すものとする。なお、一般に「SOI基板」は、絶縁表面上にシリコン層
が設けられた構成の基板をいうが、本明細書においては、絶縁表面上にシリコン以外の材
料からなる半導体層が設けられた構成の基板も含むものとする。つまり、「SOI基板」
が有する半導体層は、シリコン層に限定されない。また、SOI基板には、ガラス基板
どの絶縁基板上に絶縁層を介して半導体層が設けられた構成のものが含まれるものとする

0053

半導体材料を含む基板100として、特に、シリコンなどの単結晶半導体基板を用いる場
合には、半導体装置の読み出し動作を高速化することができるため好適である。

0054

基板100上には、素子分離絶縁層を形成するためのマスクとなる保護層102を形成す
る(図2(A)参照)。保護層102としては、例えば、酸化シリコン窒化シリコン
酸窒化シリコンなどを材料とする絶縁層を用いることができる。なお、この工程の前後に
おいて、トランジスタのしきい値電圧を制御するために、n型の導電性を付与する不純物
元素やp型の導電性を付与する不純物元素を基板100に添加してもよい。半導体がシリ
コンの場合、n型の導電性を付与する不純物としては、例えば、リンヒ素などを用いる
ことができる。また、p型の導電性を付与する不純物としては、例えば、ホウ素、アルミ
ニウム、ガリウムなどを用いることができる。

0055

次に、上記の保護層102をマスクとしてエッチングを行い、保護層102に覆われてい
ない領域(露出している領域)の、基板100の一部を除去する。これにより他の半導体
領域と分離された半導体領域104が形成される(図2(B)参照)。当該エッチングに
は、ドライエッチングを用いるのが好適であるが、ウェットエッチングを用いても良い。
エッチングガスエッチング液については被エッチング材料に応じて適宜選択することが
できる。

0056

次に、半導体領域104を覆うように絶縁層を形成し、半導体領域104に重畳する領域
の絶縁層を選択的に除去することで、素子分離絶縁層106を形成する(図2(C)参照
)。当該絶縁層は、酸化シリコンや窒化シリコン、酸窒化シリコンなどを用いて形成され
る。絶縁層の除去方法としては、CMP(化学的機械的研磨)などの研磨処理エッチ
グ処理などがあるが、そのいずれを用いても良い。なお、半導体領域104の形成後、ま
たは、素子分離絶縁層106の形成後には、上記保護層102を除去する。

0057

なお、素子分離絶縁層106の形成方法として、絶縁層を選択的に除去する方法の他、酸
素を打ち込むことにより絶縁性の領域を形成する方法などを用いることもできる。

0058

次に、半導体領域104の表面に絶縁層を形成し、当該絶縁層上に導電材料を含む層を形
成する。

0059

絶縁層は、後のゲート絶縁層となるものであり、例えば、半導体領域104表面の熱処理
熱酸化処理熱窒化処理など)によって形成することができる。熱処理に代えて、高密
プラズマ処理を適用しても良い。高密度プラズマ処理は、例えば、He、Ar、Kr、
Xeなどの希ガス、酸素、酸化窒素アンモニア窒素、水素などのうちいずれかの混合
ガスを用いて行うことができる。もちろん、CVD法スパッタリング法等を用いて絶縁
層を形成しても良い。当該絶縁層は、酸化シリコン、酸窒化シリコン、窒化シリコン、酸
ハフニウム酸化アルミニウム酸化タンタル酸化イットリウム、ハフニウムシリケ
ート(HfSixOy(x>0、y>0))、窒素が添加されたハフニウムシリケート
HfSixOy(x>0、y>0))、窒素が添加されたハフニウムアルミネート(Hf
AlxOy(x>0、y>0))等を含む単層構造または積層構造とすることが望ましい
。また、絶縁層の厚さは、例えば、1nm以上100nm以下、好ましくは10nm以上
50nm以下とすることができる。

0060

導電材料を含む層は、アルミニウムや銅、チタンタンタルタングステン等の金属材料
を用いて形成することができる。また、多結晶シリコンなどの半導体材料を用いて、導電
材料を含む層を形成しても良い。形成方法も特に限定されず、蒸着法、CVD法、スパ
タリング法、スピンコート法などの各種成膜方法を用いることができる。なお、本実施の
形態では、導電材料を含む層を、金属材料を用いて形成する場合の一例について示すもの
とする。

0061

その後、絶縁層および導電材料を含む層を選択的にエッチングして、ゲート絶縁層108
、ゲート電極110を形成する(図2(C)参照)。

0062

次に、半導体領域104にリン(P)やヒ素(As)などを添加して、チャネル形成領域
116および不純物領域120を形成する(図2(D)参照)。なお、ここでは、n型ト
ランジスタを形成するためにリンやヒ素を添加しているが、p型トランジスタを形成する
場合には、ホウ素(B)やアルミニウム(Al)などの不純物元素を添加すればよい。こ
こで、添加する不純物の濃度は適宜設定することができるが、半導体素子が高度に微細化
される場合には、添加する不純物の濃度を高くすることが望ましい。

0063

なお、ゲート電極110の周囲にサイドウォール絶縁層を形成して、不純物元素が異なる
濃度で添加された不純物領域を形成しても良い。

0064

次に、ゲート電極110、不純物領域120等を覆うように金属層122を形成する(図
3(A)参照)。当該金属層122は、真空蒸着法やスパッタリング法、スピンコート法
などの各種成膜方法を用いて形成することができる。金属層122は、半導体領域104
を構成する半導体材料と反応することによって低抵抗金属化合物となる金属材料を用い
て形成することが望ましい。このような金属材料としては、例えば、チタン、タンタル、
タングステン、ニッケルコバルト白金等がある。

0065

次に、熱処理を施して、上記金属層122と半導体領域104を構成する半導体材料とを
反応させる。これにより、不純物領域120に接する金属化合物領域124が形成される
図3(A)参照)。なお、ゲート電極110として多結晶シリコンなどを用いる場合に
は、ゲート電極110の金属層122と接触する部分にも、金属化合物領域が形成される
ことになる。

0066

上記熱処理としては、例えば、フラッシュランプ照射による熱処理を用いることができ
る。もちろん、その他の熱処理方法を用いても良いが、金属化合物の形成に係る化学反応
制御性を向上させるためには、ごく短時間の熱処理を実現できる方法を用いることが望
ましい。なお、上記の金属化合物領域は、金属材料と半導体材料との反応により形成され
るものであり、十分に導電性が高められた領域である。当該金属化合物領域を形成するこ
とで、電気抵抗を十分に低減し、素子特性を向上させることができる。なお、金属化合物
領域124を形成した後には、金属層122は除去する。

0067

次に、金属化合物領域124の一部と接する領域に、電極126を形成する(図3(B)
参照)。電極126は、例えば、導電材料を含む層を形成した後に、当該導電材料を含む
層を選択的にエッチングすることで形成される。導電材料を含む層は、アルミニウムや銅
、チタン、タンタル、タングステン等の金属材料を用いて形成することができる。また、
多結晶シリコンなどの半導体材料を用いて、導電材料を含む層を形成しても良い。形成方
法も特に限定されず、蒸着法、CVD法、スパッタリング法、スピンコート法などの各種
成膜方法を用いることができる。

0068

なお、電極126は、絶縁層128および絶縁層130を形成した後に、絶縁層128お
よび絶縁層130に金属化合物領域124にまで達する開口を形成し、当該開口を埋め込
むように形成することも可能である。

0069

この場合、例えば、開口を含む領域にPVD法によりチタン膜を薄く形成し、CVD法に
より窒化チタン膜を薄く形成した後に、開口に埋め込むようにタングステン膜を形成する
方法を適用することができる。ここで、PVD法により形成されるチタン膜は、被形成面
酸化膜自然酸化膜など)を還元し、下部電極など(ここでは金属化合物領域124)
との接触抵抗を低減させる機能を有する。また、その後に形成される窒化チタン膜は、導
電性材料の拡散を抑制するバリア機能を備える。また、チタン膜や窒化チタン膜などによ
バリア膜を形成した後に、メッキ法により銅膜を形成してもよい。

0070

次に、上述の工程により形成された各構成を覆うように、絶縁層128、絶縁層130を
形成する(図3(C)参照)。絶縁層128や絶縁層130は、酸化シリコン、酸窒化
リコン、窒化シリコン、酸化アルミニウム等の無機絶縁材料を含む材料を用いて形成する
ことができる。特に、絶縁層128や絶縁層130に誘電率の低い(low−k)材料を
用いることで、各種電極や配線の重なりに起因する容量を十分に低減することが可能にな
るため好ましい。なお、絶縁層128や絶縁層130には、これらの材料を用いた多孔性
の絶縁層を適用しても良い。多孔性の絶縁層では、密度の高い絶縁層と比較して誘電率が
低下するため、電極や配線に起因する容量をさらに低減することが可能である。また、絶
縁層128や絶縁層130は、ポリイミドアクリル等の有機絶縁材料を用いて形成する
ことも可能である。なお、ここでは、絶縁層128と絶縁層130の積層構造としている
が、開示する発明の一態様はこれに限定されない。1層としても良いし、2層以上の積層
構造としても良い。

0071

以上により、半導体材料を含む基板100を用いたトランジスタ160が形成される(図
3(C)参照)。このようなトランジスタ160は、高速動作が可能であるという特徴を
有する。このため、当該トランジスタを読み出し用のトランジスタとして用いることで、
情報の読み出しを高速に行うことができる。

0072

その後、トランジスタ162および容量素子164の形成前の処理として、絶縁層128
や絶縁層130にCMP処理を施して、ゲート電極110および電極126の上面を露出
させる(図3(D)参照)。ゲート電極110および電極126の上面を露出させる処理
としては、CMP処理の他にエッチング処理などを適用することも可能である(エッチン
グ処理などはCMP処理と組み合わせても良い)。なお、トランジスタ162の特性を向
上させるために、絶縁層128や絶縁層130の表面は可能な限り平坦にしておくことが
望ましい。

0073

なお、上記の各工程の前後には、さらに電極や配線、半導体層、絶縁層などを形成する工
程を含んでいても良い。例えば、配線の構造として、絶縁層および導電層の積層構造でな
多層配線構造を採用して、高度に集積化した半導体装置を実現することも可能である。

0074

〈上部のトランジスタの作製方法〉
次に、ゲート電極110、電極126、絶縁層128、絶縁層130などの上に導電層を
形成し、該導電層を選択的にエッチングして、ソース電極またはドレイン電極142aを
形成し、ソース電極またはドレイン電極142bは電極126と電気的に接するように形
成する(図4(A)参照)。

0075

導電層は、スパッタ法をはじめとするPVD法や、プラズマCVD法などのCVD法を用
いて形成することができる。また、導電層の材料としては、アルミニウム、クロム、銅、
タンタル、チタン、モリブデン、タングステンから選ばれた元素や、上述した元素を成分
とする合金等を用いることができる。マンガンマグネシウムジルコニウム、ベリリウ
ム、ネオジムスカンジウムのいずれか、またはこれらを複数組み合わせた材料を用いて
もよい。

0076

導電層は、単層構造であっても良いし、2層以上の積層構造としてもよい。例えば、チタ
ン膜や窒化チタン膜の単層構造、シリコンを含むアルミニウム膜の単層構造、アルミニウ
ム膜上にチタン膜が積層された2層構造、窒化チタン膜上にチタン膜が積層された2層構
造、チタン膜とアルミニウム膜とチタン膜とが積層された3層構造などが挙げられる。な
お、導電層を、チタン膜や窒化チタン膜の単層構造とする場合には、テーパー形状を有す
るソース電極またはドレイン電極142a、およびソース電極またはドレイン電極142
bへの加工が容易であるというメリットがある。

0077

また、導電層は、導電性の金属酸化物を用いて形成しても良い。導電性の金属酸化物とし
ては酸化インジウム(In2O3)、酸化スズ(SnO2)、酸化亜鉛(ZnO)、酸化
インジウム酸化スズ合金(In2O3—SnO2、ITOと略記する場合がある)、酸化
インジウム酸化亜鉛合金(In2O3—ZnO)、または、これらの金属酸化物材料にシ
リコン若しくは酸化シリコンを含有させたものを用いることができる。

0078

導電層のエッチングは、形成されるソース電極またはドレイン電極142a、およびソー
ス電極またはドレイン電極142bの端部が、テーパー形状となるように行うことが好ま
しい。ここで、テーパー角は、例えば、30°以上60°以下であることが好ましい。ソ
ース電極またはドレイン電極142a、ソース電極またはドレイン電極142bの端部を
テーパー形状となるようにエッチングすることにより、後に形成されるゲート絶縁層14
6の被覆性を向上し、段切れを防止することができる。

0079

上部のトランジスタのチャネル長(L)は、ソース電極またはドレイン電極142a、お
よびソース電極またはドレイン電極142bの下端部の間隔によって決定される。なお、
チャネル長(L)が25nm未満のトランジスタを形成する場合に用いるマスク形成の露
光を行う際には、数nm〜数10nmと波長の短い超紫外線(Extreme Ultr
aviolet)を用いるのが望ましい。超紫外線による露光は、解像度が高く焦点深度
も大きい。従って、後に形成されるトランジスタのチャネル長(L)を、10nm以上1
000nm(1μm)以下とすることも可能であり、回路の動作速度を高めることが可能
である。また、微細化によって、半導体装置の消費電力を低減することも可能である。

0080

なお、絶縁層128や絶縁層130の上には、下地として機能する絶縁層を設けても良い
。当該絶縁層は、PVD法やCVD法などを用いて形成することができる。

0081

次に、ソース電極またはドレイン電極142aの上に絶縁層143aを、ソース電極また
はドレイン電極142bの上に絶縁層143bを、それぞれ形成する(図4(B)参照)
。絶縁層143aおよび絶縁層143bは、ソース電極またはドレイン電極142aや、
ソース電極またはドレイン電極142bを覆う絶縁層を形成した後、当該絶縁層を選択的
にエッチングすることにより形成できる。また、絶縁層143aおよび絶縁層143bは
、後に形成されるゲート電極の一部と重畳するように形成する。このような絶縁層を設け
ることにより、ゲート電極と、ソース電極またはドレイン電極との間の容量を低減するこ
とが可能である。

0082

絶縁層143aや絶縁層143bは、酸化シリコン、酸窒化シリコン、窒化シリコン、酸
化アルミニウム等の無機絶縁材料を含む材料を用いて形成することができる。特に、絶縁
層143aや絶縁層143bに誘電率の低い(low−k)材料を用いることで、ゲート
電極と、ソース電極またはドレイン電極との間の容量を十分に低減することが可能になる
ため好ましい。なお、絶縁層143aや絶縁層143bには、これらの材料を用いた多孔
性の絶縁層を適用しても良い。多孔性の絶縁層では、密度の高い絶縁層と比較して誘電率
が低下するため、ゲート電極と、ソース電極またはドレイン電極との間の容量をさらに低
減することが可能である。

0083

なお、ゲート電極と、ソース電極またはドレイン電極との間の容量を低減させるという点
では、絶縁層143aおよび絶縁層143bを形成するのが好適であるが、当該絶縁層を
設けない構成とすることも可能である。

0084

次に、ソース電極またはドレイン電極142a、およびソース電極またはドレイン電極1
42bを覆うように酸化物半導体層を形成した後、当該酸化物半導体層を選択的にエッチ
ングして酸化物半導体層144を形成する(図4(C)参照)。

0085

酸化物半導体層144は、四元系金属酸化物であるIn−Sn−Ga−Zn−O系や、三
元系金属酸化物であるIn−Ga−Zn−O系、In−Sn−Zn−O系、In−Al−
Zn−O系、Sn−Ga−Zn−O系、Al−Ga−Zn−O系、Sn−Al−Zn−O
系や、二元系金属酸化物であるIn−Zn−O系、Sn−Zn−O系、Al−Zn−O系
、Zn−Mg−O系、Sn−Mg−O系、In−Mg−O系や、単元系金属酸化物である
In−O系、Sn−O系、Zn−O系などを用いて形成することができる。

0086

中でも、In−Ga−Zn−O系の酸化物半導体材料は、無電界時の抵抗が十分に高くオ
フ電流を十分に小さくすることが可能であり、また、電界効果移動度も高いため、半導体
装置に用いる半導体材料としては好適である。

0087

In−Ga−Zn−O系の酸化物半導体材料の代表例としては、InGaO3(ZnO)
m(m>0)で表記されるものがある。また、Gaに代えてMを用い、InMO3(Zn
O)m(m>0)のように表記される酸化物半導体材料がある。ここで、Mは、ガリウム
(Ga)、アルミニウム(Al)、鉄(Fe)、ニッケル(Ni)、マンガン(Mn)、
コバルト(Co)などから選ばれた一の金属元素または複数の金属元素を示す。例えば、
Mとしては、Ga、GaおよびAl、GaおよびFe、GaおよびNi、GaおよびMn
、GaおよびCoなどを適用することができる。なお、上述の組成は、結晶構造から導き
出されるものであり、あくまでも一例に過ぎないことを付記する。

0088

酸化物半導体層をスパッタ法で作製するためのターゲットとしては、In:Ga:Zn=
1:x:y(xは0以上、yは0.5以上5以下)の組成比で表されるものを用いるのが
好適である。例えば、In2O3:Ga2O3:ZnO=1:1:2[mol比](x=
1、y=1)の組成比を有するターゲットなどを用いることができる。また、In2O3
:Ga2O3:ZnO=1:1:1[mol比](x=1、y=0.5)の組成比を有す
るターゲットや、In2O3:Ga2O3:ZnO=1:1:4[mol比](x=1、
y=2)の組成比を有するターゲットや、In2O3:Ga2O3:ZnO=1:0:2
[mol比](x=0、y=1)の組成比を有するターゲットを用いることもできる。

0089

本実施の形態では、酸化物半導体層を、In−Ga−Zn−O系の酸化物半導体成膜用タ
ゲットを用いるスパッタ法により形成することとする。

0090

酸化物半導体成膜用ターゲット中の金属酸化物の相対密度は80%以上、好ましくは95
%以上、さらに好ましくは99.9%以上である。相対密度の高い酸化物半導体成膜用タ
ーゲットを用いることにより、緻密な構造の酸化物半導体層を形成することが可能である

0091

酸化物半導体層の形成雰囲気は、希ガス(代表的にはアルゴン)雰囲気、酸素雰囲気、ま
たは、希ガス(代表的にはアルゴン)と酸素との混合雰囲気とするのが好適である。具体
的には、例えば、水素、水、水酸基水素化物などの不純物の濃度が1ppm以下(望ま
しくは10ppb以下)にまで除去された高純度ガス雰囲気を用いるのが好適である。

0092

酸化物半導体層の形成の際には、例えば、減圧状態に保持された処理室内に被処理物を保
持し、被処理物の温度が100℃以上550℃未満、好ましくは200℃以上400℃以
下となるように被処理物を熱する。または、酸化物半導体層の形成の際の被処理物の温度
は、室温(25℃±10℃)としてもよい。そして、処理室内の水分を除去しつつ、水素
や水などが除去されたスパッタガスを導入し、上記ターゲットを用いて酸化物半導体層を
形成する。被処理物を熱しながら酸化物半導体層を形成することにより、酸化物半導体層
に含まれる不純物を低減することができる。また、スパッタによる酸化物半導体層の損傷
を軽減することができる。処理室内の水分を除去するためには、吸着型真空ポンプを用
いることが好ましい。例えば、クライオポンプイオンポンプ、チタンサブリメーション
ポンプなどを用いることができる。また、ターボポンプコールドトラップを加えたもの
を用いてもよい。クライオポンプなどを用いて排気することで、処理室から水素や水など
を除去することができるため、酸化物半導体層中の不純物濃度を低減できる。

0093

酸化物半導体層の形成条件としては、例えば、被処理物とターゲットとの間との距離が1
70mm、圧力が0.4Pa、直流(DC)電力が0.5kW、雰囲気が酸素(酸素10
0%)雰囲気、またはアルゴン(アルゴン100%)雰囲気、または酸素とアルゴンの混
合雰囲気、といった条件を適用することができる。なお、パルス直流(DC)電源を用い
ると、成膜時に発生する粉状物質パーティクルゴミともいう)が軽減でき、膜厚分布
も小さくなるため好ましい。酸化物半導体層の厚さは、1nm以上50nm以下、好まし
くは1nm以上30nm以下、より好ましくは1nm以上10nm以下とする。このよう
な厚さの酸化物半導体層を用いることで、微細化に伴う短チャネル効果を抑制することが
可能である。ただし、適用する酸化物半導体材料や、半導体装置の用途などにより適切な
厚さは異なるから、その厚さは、用いる材料や用途などに応じて選択することもできる。

0094

なお、酸化物半導体層をスパッタ法により形成する前には、アルゴンガスを導入してプラ
ズマを発生させる逆スパッタを行い、形成表面(例えば絶縁層130の表面)の付着物
除去するのが好適である。ここで、逆スパッタとは、通常のスパッタにおいては、スパッ
タターゲットにイオン衝突させるところを、逆に、基板の処理表面にイオンを衝突させ
ることによってその表面を改質する方法のことをいう。処理表面にイオンを衝突させる方
法としては、アルゴン雰囲気下で処理表面側に高周波電圧印加して、被処理物付近にプ
ラズマを生成する方法などがある。なお、アルゴン雰囲気に代えて窒素雰囲気ヘリウム
雰囲気、酸素雰囲気などによる雰囲気を適用してもよい。

0095

その後、酸化物半導体層に対して、熱処理(第1の熱処理)を行うことが望ましい。この
第1の熱処理によって酸化物半導体層中の、過剰な水素(水や水酸基を含む)を除去し、
酸化物半導体層の構造を整え、エネルギーギャップ中の欠陥準位を低減することができる
。第1の熱処理の温度は、例えば、300℃以上550℃未満、または400℃以上50
0℃以下とする。

0096

熱処理は、例えば、抵抗発熱体などを用いた電気炉に被処理物を導入し、窒素雰囲気下、
450℃、1時間の条件で行うことができる。この間、酸化物半導体層は大気に触れない
ようにし、水や水素の混入が生じないようにする。

0097

熱処理装置は、電気炉に限られず、加熱されたガスなどの媒体からの熱伝導、または熱輻
射によって、被処理物を加熱する装置を用いても良い。例えば、LRTA(Lamp R
apid Thermal Anneal)装置、GRTA(Gas Rapid Th
ermal Anneal)装置等のRTA(Rapid Thermal Annea
l)装置を用いることができる。LRTA装置は、ハロゲンランプメタルハライドラン
プ、キセノンアークランプカーボンアークランプ高圧ナトリウムランプ高圧水銀ラ
ンプなどのランプから発する光(電磁波)の輻射により、被処理物を加熱する装置である
。GRTA装置は、高温のガスを用いて熱処理を行う装置である。ガスとしては、アル
ンなどの希ガス、または窒素のような、熱処理によって被処理物と反応しない不活性気体
が用いられる。

0098

例えば、第1の熱処理として、熱せられた不活性ガス雰囲気中に被処理物を投入し、数分
間熱した後、当該不活性ガス雰囲気から被処理物を取り出すGRTA処理を行ってもよい
。GRTA処理を用いると短時間での高温熱処理が可能となる。また、被処理物の耐熱
度を超える温度条件であっても適用が可能となる。なお、処理中に、不活性ガスを、酸素
を含むガスに切り替えても良い。酸素を含む雰囲気において第1の熱処理を行うことで、
酸素欠損に起因するエネルギーギャップ中の欠陥準位を低減することができるためである

0099

なお、不活性ガス雰囲気としては、窒素、または希ガス(ヘリウム、ネオン、アルゴン等
)を主成分とする雰囲気であって、水、水素などが含まれない雰囲気を適用するのが望ま
しい。例えば、熱処理装置に導入する窒素や、ヘリウム、ネオン、アルゴン等の希ガスの
純度を、6N(99.9999%)以上、好ましくは7N(99.99999%)以上(
すなわち、不純物濃度が1ppm以下、好ましくは0.1ppm以下)とする。

0100

いずれにしても、第1の熱処理によって不純物を低減し、i型(真性半導体)またはi型
に限りなく近い酸化物半導体層を形成することで、極めて優れた特性のトランジスタを実
現することができる。

0101

ところで、上述の熱処理(第1の熱処理)には水素や水などを除去する効果があるから、
当該熱処理を、脱水化処理や、脱水素化処理などと呼ぶこともできる。当該脱水化処理や
、脱水素化処理は、酸化物半導体層の形成後やゲート絶縁層の形成後、ゲート電極の形成
後、などのタイミングにおいて行うことも可能である。また、このような脱水化処理、脱
水素化処理は、一回に限らず複数回行っても良い。

0102

酸化物半導体層のエッチングは、上記熱処理の前、または上記熱処理の後のいずれにおい
て行っても良い。また、素子の微細化という観点からはドライエッチングを用いるのが好
適であるが、ウェットエッチングを用いても良い。エッチングガスやエッチング液につい
ては被エッチング材料に応じて適宜選択することができる。なお、素子におけるリークな
どが問題とならない場合には、酸化物半導体層を島状に加工しないで用いても良い。

0103

次に、酸化物半導体層144に接するゲート絶縁層146を形成し、その後、ゲート絶縁
層146上において酸化物半導体層144と重畳する領域にゲート電極148aを形成し
、ソース電極またはドレイン電極142aと重畳する領域に電極148bを形成する(図
4(D)参照)。

0104

ゲート絶縁層146は、CVD法やスパッタ法等を用いて形成することができる。また、
ゲート絶縁層146は、酸化シリコン、窒化シリコン、酸窒化シリコン、酸化アルミニウ
ム、酸化タンタル、酸化ハフニウム、酸化イットリウム、ハフニウムシリケート(HfS
ixOy(x>0、y>0))、窒素が添加されたハフニウムシリケート(HfSixO
y(x>0、y>0))、窒素が添加されたハフニウムアルミネート(HfAlxOy(
x>0、y>0))、などを含むように形成するのが好適である。ゲート絶縁層146は
、単層構造としても良いし、積層構造としても良い。また、その厚さは特に限定されない
が、半導体装置を微細化する場合には、トランジスタの動作を確保するために薄くするの
が望ましい。例えば、酸化シリコンを用いる場合には、1nm以上100nm以下、好ま
しくは10nm以上50nm以下とすることができる。

0105

上述のように、ゲート絶縁層を薄くすると、トンネル効果などに起因するゲートリーク
問題となる。ゲートリークの問題を解消するには、ゲート絶縁層146に、酸化ハフニウ
ム、酸化タンタル、酸化イットリウム、ハフニウムシリケート(HfSixOy(x>0
、y>0))、窒素が添加されたハフニウムシリケート(HfSixOy(x>0、y>
0))、窒素が添加されたハフニウムアルミネート(HfAlxOy(x>0、y>0)
)、などの高誘電率(high−k)材料を用いると良い。high−k材料をゲート絶
縁層146に用いることで、電気的特性を確保しつつ、ゲートリークを抑制するために膜
厚を大きくすることが可能になる。なお、high−k材料を含む膜と、酸化シリコン、
窒化シリコン、酸化窒化シリコン窒化酸化シリコン、酸化アルミニウムなどのいずれか
を含む膜との積層構造としてもよい。

0106

ゲート絶縁層146の形成後には、不活性ガス雰囲気下、または酸素雰囲気下で第2の熱
処理を行うのが望ましい。熱処理の温度は、200℃以上450℃以下、望ましくは25
0℃以上350℃以下である。例えば、窒素雰囲気下で250℃、1時間の熱処理を行え
ばよい。第2の熱処理を行うことによって、トランジスタの電気的特性のばらつきを軽減
することができる。また、ゲート絶縁層146が酸素を含む場合、酸化物半導体層144
に酸素を供給し、該酸化物半導体層144の酸素欠損を補填して、i型(真性半導体)ま
たはi型に限りなく近い酸化物半導体層を形成することもできる。

0107

なお、本実施の形態では、ゲート絶縁層146の形成後に第2の熱処理を行っているが、
第2の熱処理のタイミングはこれに限定されない。例えば、ゲート電極の形成後に第2の
熱処理を行っても良い。また、第1の熱処理に続けて第2の熱処理を行っても良いし、第
1の熱処理に第2の熱処理を兼ねさせても良いし、第2の熱処理に第1の熱処理を兼ねさ
せても良い。

0108

上述のように、第1の熱処理と第2の熱処理の少なくとも一方を適用することで、酸化物
半導体層144を、その主成分以外の不純物が極力含まれないように高純度化することが
できる。

0109

ゲート電極148aおよび電極148bは、ゲート絶縁層146上に導電層を形成した後
に、当該導電層を選択的にエッチングすることによって形成することができる。ゲート電
極148aおよび電極148bとなる導電層は、スパッタ法をはじめとするPVD法や、
プラズマCVD法などのCVD法を用いて形成することができる。詳細は、ソース電極ま
たはドレイン電極142aなどの場合と同様であり、これらの記載を参酌できる。

0110

次に、ゲート絶縁層146、ゲート電極148a、および電極148b上に、絶縁層15
0および絶縁層152を形成する(図5(A)参照)。絶縁層150および絶縁層152
は、PVD法やCVD法などを用いて形成することができる。また、酸化シリコン、酸窒
化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム等の無機絶縁材料を含む
材料を用いて形成することができる。

0111

なお、絶縁層150や絶縁層152には、誘電率の低い材料や、誘電率の低い構造(多孔
性の構造など)を用いることが望ましい。絶縁層150や絶縁層152の誘電率を低くす
ることにより、配線や電極などの間に生じる容量を低減し、動作の高速化を図ることがで
きるためである。

0112

なお、本実施の形態では、絶縁層150と絶縁層152の積層構造としているが、開示す
る発明の一態様はこれに限定されない。1層としても良いし、2層以上の積層構造として
も良い。また、絶縁層を設けない構成とすることも可能である。

0113

なお、上記絶縁層152は、その表面が平坦になるように形成することが望ましい。表面
が平坦になるように絶縁層152を形成することで、半導体装置を微細化した場合などに
おいても、絶縁層152上に、電極や配線などを好適に形成することができるためである
。なお、絶縁層152の平坦化は、CMP(化学的機械的研磨)などの方法を用いて行う
ことができる。

0114

次に、ゲート絶縁層146、絶縁層150、絶縁層152に、ソース電極またはドレイン
電極142bにまで達する開口を形成する(図5(B)参照)。当該開口の形成は、マス
クなどを用いた選択的なエッチングにより行われる。

0115

ここで、上記の開口は、電極126と重畳する領域に形成することが望ましい。このよう
な領域に開口を形成することで、電極のコンタクト領域に起因する素子面積の増大を抑制
することができる。つまり、半導体装置の集積度を高めることができる。

0116

その後、上記開口に電極154を形成し、絶縁層152上に電極154に接する配線15
6を形成する(図5(C)参照)。

0117

電極154は、例えば、開口を含む領域にPVD法やCVD法などを用いて導電層を形成
した後、エッチング処理やCMPといった方法を用いて、上記導電層の一部を除去するこ
とにより形成することができる。

0118

より具体的には、例えば、開口を含む領域にPVD法によりチタン膜を薄く形成し、CV
D法により窒化チタン膜を薄く形成した後に、開口に埋め込むようにタングステン膜を形
成する方法を適用することができる。ここで、PVD法により形成されるチタン膜は、被
形成面の酸化膜(自然酸化膜など)を還元し、下部電極など(ここではソース電極または
ドレイン電極142b)との接触抵抗を低減させる機能を有する。また、その後に形成さ
れる窒化チタン膜は、導電性材料の拡散を抑制するバリア機能を備える。また、チタン膜
や窒化チタン膜などによるバリア膜を形成した後に、メッキ法により銅膜を形成してもよ
い。

0119

なお、上記導電層の一部を除去して電極154を形成する際には、その表面が平坦になる
ように加工することが望ましい。例えば、開口を含む領域にチタン膜や窒化チタン膜を薄
く形成した後に、開口に埋め込むようにタングステン膜を形成する場合には、その後のC
P処理によって、不要なタングステン膜、チタン膜、窒化チタン膜などを除去すると共
に、その表面の平坦性を向上させることができる。このように、電極154を含む表面を
平坦化することにより、後の工程において、良好な電極、配線、絶縁層、半導体層などを
形成することが可能となる。

0120

配線156は、スパッタ法をはじめとするPVD法や、プラズマCVD法などのCVD法
を用いて導電層を形成した後、当該導電層をパターニングすることによって形成される。
また、導電層の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブ
ン、タングステンから選ばれた元素や、上述した元素を成分とする合金等を用いることが
できる。マンガン、マグネシウム、ジルコニウム、ベリリウム、ネオジム、スカンジウム
のいずれか、またはこれらを複数組み合わせた材料を用いてもよい。詳細は、ソース電極
またはドレイン電極142aなどと同様である。

0121

以上により、高純度化された酸化物半導体層144を用いたトランジスタ162、および
容量素子164が完成する(図5(C)参照)。

0122

本実施の形態において示すトランジスタ162では、酸化物半導体層144が高純度化さ
れているため、その水素濃度は、5×1019atoms/cm3以下、望ましくは5×
1018atoms/cm3以下、より望ましくは5×1017atoms/cm3以下
である。また、酸化物半導体層144のキャリア密度は、一般的なシリコンウェハ(リン
ボロンなどの不純物元素が微量に添加されたシリコンウェハ)におけるキャリア密度(
1×1014/cm3程度)と比較して、十分に小さい値(例えば、1×1012/cm
3未満、より好ましくは、1.45×1010/cm3未満)をとる。そして、これによ
り、オフ電流が十分に小さくなる。例えば、トランジスタ162の室温(25℃)でのオ
フ電流(ここでは、単位チャネル幅(1μm)あたりの値)は100zA(1zA(ゼプ
トアンペア)は1×10−21A)以下、望ましくは10zA以下となる。

0123

このように高純度化され、真性化された酸化物半導体層144を用いることで、トランジ
スタのオフ電流を十分に低減することができる。そして、このようなトランジスタを用い
ることで、極めて長期にわたり記憶内容を保持することが可能な半導体装置が得られる。

0124

また、電極126と電極154とを重畳するように形成することで、電極のコンタクト領
域に起因する素子面積の増大を抑制し、より一層の高集積化が実現される。また、本実施
の形態において示す半導体装置では、配線を共通化することも可能であり、集積度が十分
に高められた半導体装置を実現することができる。

0125

以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適
宜組み合わせて用いることができる。

0126

(実施の形態2)
本実施の形態では、開示する発明の別の一態様に係る半導体装置の構成およびその作製方
法について、図6乃至図8を参照して説明する。

0127

〈半導体装置の断面構成および平面構成〉
図6は、本実施の形態にかかる半導体装置の構成の一例である。図6(A)には、半導体
装置の断面を、図6(B)には、半導体装置の平面を、それぞれ示す。ここで、図6(A
)は、図6(B)のC1−C2およびD1−D2における断面に相当する。図6(A)お
よび図6(B)に示される半導体装置は、下部に第1の半導体材料を用いたトランジスタ
560を有し、上部に第2の半導体材料を用いたトランジスタ562を有するものである
。ここで、第1の半導体材料と第2の半導体材料とは異なる材料とすることが望ましい。
例えば、第1の半導体材料を酸化物半導体以外の材料(シリコンなど)とし、第2の半導
体材料を酸化物半導体とすることができる。酸化物半導体以外の半導体材料を用いたトラ
ンジスタは、高速動作が容易である。一方、酸化物半導体を用いたトランジスタは、その
特性により長時間の電荷保持を可能とする。

0128

なお、上記トランジスタは、いずれもnチャネル型トランジスタであるものとして説明す
るが、pチャネル型トランジスタを用いることができるのはいうまでもない。また、開示
する発明の技術的な本質は、情報を保持するために酸化物半導体のようなオフ電流を十分
に低減することが可能な材料をトランジスタ562に用いる点にあるから、半導体装置に
用いられる材料や半導体装置の構造など、半導体装置の具体的な構成をここで示すものに
限定する必要はない。

0129

図6におけるトランジスタ560は、ベース基板500上の半導体層中に設けられたチャ
ネル形成領域526と、チャネル形成領域526を挟むように設けられた不純物領域52
8と、チャネル形成領域526上に設けられたゲート絶縁層522aと、ゲート絶縁層5
22a上に設けられたゲート電極524aと、を有する。つまり、図6におけるトランジ
スタ560と、図1におけるトランジスタ160との相違の一は、トランジスタのチャネ
ル形成領域がベース基板500上の半導体層中に形成されるか否かにある。半導体基板を
用いるか、SOI基板を用いるか、の相違ということもできる。なお、図において、明示
的にはソース電極やドレイン電極を有しない場合があるが、便宜上、このような状態を含
めてトランジスタと呼ぶ場合がある。

0130

トランジスタの不純物領域528の一部には、電極530が接続されている。ここで、電
極530は、トランジスタ560のソース電極やドレイン電極として機能する。また、ト
ランジスタ560を覆うように絶縁層532および絶縁層534が設けられている。なお
、高集積化を実現するためには、図6に示すようにトランジスタ560がサイドウォール
絶縁層を有しない構成とすることが望ましい。一方、トランジスタ560の特性を重視す
る場合には、ゲート電極524aの側面にサイドウォール絶縁層を設け、不純物濃度が異
なる領域を含む不純物領域528を設けても良い。

0131

図6におけるトランジスタ562は、図1におけるトランジスタ162と同様である。す
なわち、図6におけるトランジスタ562は、絶縁層534上に設けられたソース電極ま
たはドレイン電極542a、およびソース電極またはドレイン電極542bと、ソース電
極またはドレイン電極542a、およびソース電極またはドレイン電極542bと電気的
に接続されている酸化物半導体層544と、ソース電極またはドレイン電極542a、ソ
ース電極またはドレイン電極542b、酸化物半導体層544を覆うゲート絶縁層546
と、ゲート絶縁層546上に酸化物半導体層544と重畳するように設けられたゲート電
極548aと、ソース電極またはドレイン電極542aと酸化物半導体層544との間の
、ゲート電極548aと重畳する領域に設けられた絶縁層543aと、ソース電極または
ドレイン電極542bと酸化物半導体層544との間の、ゲート電極548aと重畳する
領域に設けられた絶縁層543bと、を有する。なお、ソース電極またはドレイン電極と
、ゲート電極との間の容量を低減するためには、絶縁層543aおよび絶縁層543bを
設けることが望ましいが、絶縁層543aおよび絶縁層543bを設けない構成とするこ
とも可能である。その他の詳細については、先の実施の形態を参酌できる。

0132

また、図6における容量素子564は、図1における容量素子164と同様である。すな
わち、図6における容量素子564は、ソース電極またはドレイン電極542a、酸化物
半導体層544、ゲート絶縁層546、および電極548b、で構成される。すなわち、
ソース電極またはドレイン電極542aは、容量素子564の一方の電極として機能し、
電極548bは、容量素子564の他方の電極として機能することになる。その他の詳細
については、先の実施の形態を参酌できる。

0133

トランジスタ562および容量素子564の上に絶縁層550が設けられ、絶縁層550
上には絶縁層552が設けられ、ゲート絶縁層546、絶縁層550、絶縁層552など
に形成された開口に電極554が設けられ、絶縁層552上には電極554と接続する配
線556が設けられている点についても、図1と同様である。

0134

〈SOI基板の作製方法〉
次に、上記半導体装置の作製に用いられるSOI基板の作製方法の一例について、図7
参照して説明する。

0135

まず、ベース基板500を準備する(図7(A)参照)。ベース基板500としては、絶
縁体でなる基板を用いることができる。具体的には、アルミノシリケートガラス、アルミ
ホウケイ酸ガラスバリウムホウケイ酸ガラスのような電子工業用に使われる各種ガラ
ス基板、石英基板セラミック基板サファイア基板が挙げられる。また、窒化シリコン
と酸化アルミニウムを主成分とした熱膨張係数がシリコンに近いセラミック基板を用いて
もよい。

0136

また、ベース基板500として単結晶シリコン基板、単結晶ゲルマニウム基板などの半導
体基板を用いても良い。ベース基板500として半導体基板を用いる場合には、ガラス
板などを用いる場合と比較して熱処理の温度条件が緩和するため、良質なSOI基板を得
ることが容易になる。ここで、半導体基板としては、太陽電池級シリコン(SOG−Si
:Solar Grade Silicon)基板などを用いても良い。また、多結晶
導体基板を用いても良い。太陽電池級シリコンや、多結晶半導体基板などを用いる場合に
は、単結晶シリコン基板などを用いる場合と比較して、製造コストを抑制することができ
る。

0137

本実施の形態では、ベース基板500としてガラス基板を用いる場合について説明する。
ベース基板500として大面積化が可能で安価なガラス基板を用いることにより、低コス
ト化を図ることができる。

0138

上記ベース基板500に関しては、その表面をあらかじめ洗浄しておくことが好ましい。
具体的には、ベース基板500に対して、塩酸過酸化水素水混合溶液(HPM)、硫酸
酸化水水混合溶液(SPM)、アンモニア過酸化水素水混合溶液(APM)、希フッ酸
(DHF)、FPM(フッ酸、過酸化水素水、純水の混合液)等を用いて超音波洗浄を行
う。このような洗浄処理を行うことによって、ベース基板500表面の平坦性向上や、ベ
ース基板500表面に残存する研磨粒子の除去などが実現される。

0139

次に、ベース基板500の表面に、窒素含有層502(例えば、窒化シリコン膜(SiN
x)や窒化酸化シリコン膜(SiNxOy)(x>y)等の窒素を含有する絶縁膜を含む
層)を形成する(図7(B)参照)。窒素含有層502は、CVD法、スパッタリング法
等を用いて形成することができる。

0140

本実施の形態において形成される窒素含有層502は、後に単結晶半導体層を貼り合わせ
るための層(接合層)となる。また、窒素含有層502は、ベース基板に含まれるナトリ
ウム(Na)等の不純物が単結晶半導体層に拡散することを防ぐためのバリア層としても
機能する。

0141

上述のように、本実施の形態では窒素含有層502を接合層として用いるため、その表面
が所定の平坦性を有するように窒素含有層502を形成することが好ましい。具体的には
、表面の平均面粗さ(Ra、算術平均粗さともいう)が0.5nm以下、自乗平均粗さ(
Rms)が0.60nm以下、より好ましくは、平均面粗さが0.35nm以下、自乗
均粗さが0.45nm以下となるように窒素含有層502を形成する。なお、上述の平均
面粗さや自乗平均粗さには、例えば、10μm×10μmの領域において測定した値を用
いることができる。膜厚は、10nm以上200nm以下、好ましくは50nm以上10
0nm以下の範囲とする。このように、表面の平坦性を高めておくことで、単結晶半導体
層の接合不良を防止することができる。

0142

次に、ボンド基板を準備する。ここでは、ボンド基板として単結晶半導体基板510を用
いる(図7(C)参照)。なお、ここでは、ボンド基板として単結晶のものを用いるが、
ボンド基板の結晶性を単結晶に限る必要はない。

0143

単結晶半導体基板510としては、例えば、単結晶シリコン基板、単結晶ゲルマニウム基
板、単結晶シリコンゲルマニウム基板など、第14族元素でなる単結晶半導体基板を用い
ることができる。また、ガリウムヒ素やインジウムリン等の化合物半導体基板を用いるこ
ともできる。市販のシリコン基板としては、直径5インチ(約125mm)、直径6イン
チ(約150mm)、直径8インチ(約200mm)、直径12インチ(約300mm)
、直径16インチ(約400mm)サイズの円形のものが代表的である。なお、単結晶半
導体基板510の形状は円形に限らず、例えば、矩形等に加工したものであっても良い。
また、単結晶半導体基板510は、CZ(チョクラスキー)法やFZ(フローティング
ゾーン)法を用いて作製することができる。

0144

単結晶半導体基板510の表面には酸化膜512を形成する(図7(D)参照)。なお、
汚染物除去の観点から、酸化膜512の形成前に、塩酸過酸化水素水混合溶液(HPM)
硫酸過酸化水素水混合溶液(SPM)、アンモニア過酸化水素水混合溶液(APM)、
希フッ酸(DHF)、FPM(フッ酸、過酸化水素水、純水の混合液)等を用いて単結晶
半導体基板510の表面を洗浄しておくことが好ましい。希フッ酸とオゾン水を交互に吐
出して洗浄してもよい。

0145

酸化膜512は、例えば、酸化シリコン膜酸化窒化シリコン膜等を単層で、または積層
させて形成することができる。上記酸化膜512の作製方法としては、熱酸化法、CVD
法、スパッタリング法などがある。また、CVD法を用いて酸化膜512を形成する場合
、良好な貼り合わせを実現するためには、テトラエトキシシラン略称;TEOS:化学
式Si(OC2H5)4)等の有機シランを用いて酸化シリコン膜を形成することが好ま
しい。

0146

本実施の形態では、単結晶半導体基板510に熱酸化処理を行うことにより酸化膜512
(ここでは、SiOx膜)を形成する。熱酸化処理は、酸化性雰囲気中にハロゲンを添加
して行うことが好ましい。

0147

例えば、塩素(Cl)が添加された酸化性雰囲気中で単結晶半導体基板510に熱酸化
理を行うことにより、塩素酸化された酸化膜512を形成することができる。この場合、
酸化膜512は、塩素原子を含有する膜となる。このような塩素酸化により、外因性の不
純物である重金属(例えば、Fe、Cr、Ni、Mo等)を捕集して金属の塩化物を形成
し、これを外方に除去して単結晶半導体基板510の汚染を低減させることができる。ま
た、ベース基板500と貼り合わせた後に、ベース基板からのNa等の不純物を固定して
、単結晶半導体基板510の汚染を防止できる。

0148

なお、酸化膜512に含有させるハロゲン原子は塩素原子に限られない。酸化膜512に
フッ素原子を含有させてもよい。単結晶半導体基板510表面をフッ素酸化する方法と
しては、HF溶液に浸漬させた後に酸化性雰囲気中で熱酸化処理を行う方法や、NF3を
酸化性雰囲気に添加して熱酸化処理を行う方法などがある。

0149

次に、イオンを電界加速して単結晶半導体基板510に照射し、添加することで、単結
晶半導体基板510の所定の深さに結晶構造が損傷した脆化領域514を形成する(図7
(E)参照)。

0150

脆化領域514が形成される領域の深さは、イオンの運動エネルギー、質量と電荷、イオ
ンの入射角などによって調節することができる。また、脆化領域514は、イオンの平均
侵入深さとほぼ同じ深さの領域に形成される。このため、イオンを添加する深さで、単結
晶半導体基板510から分離される単結晶半導体層の厚さを調節することができる。例え
ば、単結晶半導体層の厚さが、10nm以上500nm以下、好ましくは50nm以上2
00nm以下程度となるように平均侵入深さを調節すれば良い。

0151

当該イオンの照射処理は、イオンドーピング装置イオン注入装置を用いて行うことがで
きる。イオンドーピング装置の代表例としては、プロセスガスプラズマ励起して生成さ
れた全てのイオン種被処理体に照射する非質量分離型の装置がある。当該装置では、プ
ラズマ中のイオン種を質量分離しないで被処理体に照射することになる。これに対して、
イオン注入装置は質量分離型の装置である。イオン注入装置では、プラズマ中のイオン種
を質量分離し、ある特定の質量のイオン種を被処理体に照射する。

0152

本実施の形態では、イオンドーピング装置を用いて、水素を単結晶半導体基板510に添
加する例について説明する。ソースガスとしては水素を含むガスを用いる。照射するイオ
ンについては、H3+の比率を高くすると良い。具体的には、H+、H2+、H3+の総
量に対してH3+の割合が50%以上(より好ましくは80%以上)となるようにする。
H3+の割合を高めることで、イオン照射の効率を向上させることができる。

0153

なお、添加するイオンは水素に限定されない。ヘリウムなどのイオンを添加しても良い。
また、添加するイオンは一種類に限定されず、複数種類のイオンを添加しても良い。例え
ば、イオンドーピング装置を用いて水素とヘリウムとを同時に照射する場合には、異なる
工程で照射する場合と比較して工程数を低減することができると共に、後の単結晶半導体
層の表面荒れをおさえることが可能である。

0154

なお、イオンドーピング装置を用いて脆化領域514を形成する場合には、重金属も同時
に添加されるおそれがあるが、ハロゲン原子を含有する酸化膜512を介してイオンの照
射を行うことによって、これら重金属による単結晶半導体基板510の汚染を防ぐことが
できる。

0155

次に、ベース基板500と、単結晶半導体基板510とを対向させ、窒素含有層502の
表面と酸化膜512とを密着させる。これにより、ベース基板500と、単結晶半導体基
板510とが貼り合わされる(図7(F)参照)。

0156

貼り合わせの際には、ベース基板500または単結晶半導体基板510の一箇所に、0.
001N/cm2以上100N/cm2以下、例えば、1N/cm2以上20N/cm2
以下の圧力を加えることが望ましい。圧力を加えて、貼り合わせ面を接近、密着させると
、密着させた部分において窒素含有層502と酸化膜512の接合が生じ、当該部分を始
点として自発的な接合がほぼ全面におよぶ。この接合には、ファンデルワールス力や水素
結合が作用しており、常温で行うことができる。

0157

なお、単結晶半導体基板510とベース基板500とを貼り合わせる前には、貼り合わせ
に係る表面につき、表面処理を行うことが好ましい。表面処理を行うことで、単結晶半導
体基板510とベース基板500との界面での接合強度を向上させることができる。

0158

表面処理としては、ウェット処理ドライ処理、またはウェット処理とドライ処理の組み
合わせ、を用いることができる。また、異なるウェット処理どうしを組み合わせて用いて
も良いし、異なるドライ処理どうしを組み合わせて用いても良い。

0159

なお、貼り合わせの後には、接合強度を増加させるための熱処理を行ってもよい。この熱
処理の温度は、脆化領域514における分離が生じない温度(例えば、室温以上400℃
未満)とする。また、この温度範囲で加熱しながら、窒素含有層502と酸化膜512と
を接合させてもよい。上記熱処理には、拡散炉抵抗加熱炉などの加熱炉、RTA(瞬間
熱アニール、Rapid Thermal Anneal)装置、マイクロ波加熱装置
どを用いることができる。なお、上記温度条件はあくまで一例に過ぎず、開示する発明の
一態様がこれに限定して解釈されるものではない。

0160

次に、熱処理を行うことにより、単結晶半導体基板510を脆化領域において分離して、
ベース基板500上に、窒素含有層502および酸化膜512を介して単結晶半導体層5
16を形成する(図7(G)参照)。

0161

なお、上記分離の際の熱処理温度は、できる限り低いものであることが望ましい。分離の
際の温度が低いほど、単結晶半導体層516の表面荒れを抑制できるためである。具体的
には、例えば、上記分離の際の熱処理御温度は、300℃以上600℃以下とすればよく
、400℃以上500℃以下とすると、より効果的である。

0162

なお、単結晶半導体基板510を分離した後には、単結晶半導体層516に対して、50
0℃以上の温度で熱処理を行い、単結晶半導体層516中に残存する水素の濃度を低減さ
せてもよい。

0163

次に、単結晶半導体層516の表面にレーザー光を照射することによって、表面の平坦性
を向上させ、かつ、欠陥を低減させた単結晶半導体層518を形成する(図7(H)参照
)。なお、レーザー光の照射処理に代えて、熱処理を行っても良い。

0164

なお、本実施の形態においては、単結晶半導体層516の分離に係る熱処理の直後に、レ
ーザー光の照射処理を行っているが、開示する発明の一態様はこれに限定して解釈されな
い。単結晶半導体層516の分離に係る熱処理の後にエッチング処理を施して、単結晶半
導体層516表面の欠陥が多い領域を除去してから、レーザー光の照射処理を行っても良
いし、単結晶半導体層516表面の平坦性を向上させてからレーザー光の照射処理を行っ
てもよい。なお、上記、エッチング処理としては、ウェットエッチング、ドライエッチ
グのいずれを用いてもよい。また、本実施の形態においては、上述のようにレーザー光を
照射した後、単結晶半導体層516の膜厚を小さくする薄膜化工程を行ってもよい。単結
晶半導体層516の薄膜化には、ドライエッチングまたはウェットエッチングの一方、ま
たは双方を用いればよい。

0165

以上の工程により、良好な特性の単結晶半導体層518を有するSOI基板を得ることが
できる(図7(H)参照)。

0166

〈半導体装置の作製方法〉
次に、上記のSOI基板を用いた半導体装置の作製方法、特に、トランジスタ560の作
製方法について、図8を参照して説明する。なお、図8は、図7に示す方法で作成したS
OI基板の一部を用いた半導体装置の作成方法である。

0167

まず、単結晶半導体層518を島状に加工して、半導体層520を形成する(図8(A)
参照)。なお、この工程の前後において、トランジスタのしきい値電圧を制御するために
、n型の導電性を付与する不純物元素や、p型の導電性を付与する不純物元素を半導体層
に添加してもよい。半導体がシリコンの場合、n型の導電性を付与する不純物元素として
は、例えば、リンやヒ素などを用いることができる。また、p型の導電性を付与する不純
物元素としては、例えば、ホウ素、アルミニウム、ガリウムなどを用いることができる。

0168

次に、半導体層520を覆うように絶縁層522を形成し、絶縁層522上の少なくとも
半導体層520と重畳する領域に導電層524を形成する(図8(B)参照)。

0169

絶縁層522は、後にゲート絶縁層となるものである。絶縁層522は、例えば、半導体
層520表面の熱処理(熱酸化処理や熱窒化処理など)によって形成することができる。
熱処理に代えて、高密度プラズマ処理を適用しても良い。高密度プラズマ処理は、例えば
、He、Ar、Kr、Xeなどの希ガス、酸素、酸化窒素、アンモニア、窒素、水素など
のうちいずかの混合ガスを用いて行うことができる。もちろん、CVD法やスパッタリン
グ法等を用いて絶縁層を形成しても良い。当該絶縁層は、酸化シリコン、酸窒化シリコン
、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル、酸化イットリウム
、ハフニウムシリケート(HfSixOy(x>0、y>0))、窒素が添加されたハフ
ニウムシリケート(HfSixOy(x>0、y>0))、窒素が添加されたハフニウム
アルミネート(HfAlxOy(x>0、y>0))等を含む単層構造または積層構造と
することが望ましい。また、絶縁層の厚さは、例えば、1nm以上100nm以下、好ま
しくは10nm以上50nm以下とすることができる。ここでは、プラズマCVD法を用
いて、酸化シリコンを含む絶縁層を単層で形成することとする。

0170

導電層524は、後にゲート電極となるものである。導電層524は、アルミニウムや銅
、チタン、タンタル、タングステン等の金属材料を用いて形成することができる。また、
多結晶シリコンなどの半導体材料を用いて、導電材料を含む層を形成しても良い。形成方
法も特に限定されず、蒸着法、CVD法、スパッタリング法、スピンコート法などの各種
成膜方法を用いることができる。なお、本実施の形態では、導電材料を含む層を、金属材
料を用いて形成する場合の一例について示すものとする。

0171

次に、絶縁層522および導電層524を選択的にエッチングして、半導体層520の上
方に、ゲート絶縁層522aおよびゲート電極524aを形成する(図8(C)参照)。
当該エッチングには、ドライエッチングを用いるのが好適であるが、ウェットエッチング
を用いても良い。エッチングガスやエッチング液については被エッチング材料に応じて適
宜選択することができる。

0172

次に、ゲート電極524aをマスクとして、一導電型を付与する不純物元素を半導体層5
20に添加して、チャネル形成領域526および不純物領域528を形成する(図8(D
)参照)。なお、ここでは、n型トランジスタを形成するために、リン(P)やヒ素(A
s)を添加するが、p型トランジスタを形成する場合には、ホウ素(B)やアルミニウム
(Al)などの不純物元素を添加すればよい。ここで、添加される不純物の濃度は適宜設
定することができる。また、不純物元素を添加した後には、活性化のための熱処理を行う

0173

なお、半導体層520がシリコンを含む材料でなる場合には、ソース領域およびドレイン
領域をさらに低抵抗化するために、半導体層520の一部をシリサイド化したシリサイド
領域を形成してもよい。シリサイド領域の形成は、半導体層に金属を接触させ、加熱処理
(例えば、GRTA法、LRTA法、レーザー光の照射等)により、半導体層中のシリコ
ンと金属とを反応させて行う。シリサイドとしては、例えば、コバルトシリサイドやニッ
ルシリサイドを形成すれば良い。半導体層520が薄い場合には、半導体層520の底
部までシリサイド反応を進めても良い。シリサイド化に用いることができる金属材料とし
ては、コバルトやニッケルの他、チタン、タングステン、モリブデン、ジルコニウム、ハ
フニウム、タンタル、バナジウム、ネオジム、クロム、白金、パラジウム等を挙げること
ができる。

0174

次に、不純物領域528の一部と接する領域に、電極530を形成し、その後、形成され
た各構成を覆うように、絶縁層532、絶縁層534を形成する(図8(E)参照)。

0175

電極530は、例えば、導電材料を含む層を形成した後に、当該層を選択的にエッチング
することで形成される。導電材料を含む層は、アルミニウムや銅、チタン、タンタル、タ
ングステン等の金属材料を用いて形成することができる。また、多結晶シリコンなどの半
導体材料を用いて、導電材料を含む層を形成しても良い。形成方法も特に限定されず、蒸
着法、CVD法、スパッタリング法、スピンコート法などの各種成膜方法を用いることが
できる。

0176

なお、電極530は、絶縁層532および絶縁層534を形成した後に、絶縁層532お
よび絶縁層534に不純物領域528にまで達する開口を形成し、当該開口を埋め込むよ
うに形成することも可能である。

0177

絶縁層532や絶縁層534は、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化ア
ルミニウム等の無機絶縁材料を含む材料を用いて形成することができる。特に、絶縁層5
32や絶縁層534に誘電率の低い(low−k)材料を用いることで、各種電極や配線
の重なりに起因する容量を十分に低減することが可能になるため好ましい。なお、絶縁層
532や絶縁層534には、これらの材料を用いた多孔性の絶縁層を適用しても良い。多
孔性の絶縁層では、密度の高い絶縁層と比較して誘電率が低下するため、電極や配線に起
因する容量をさらに低減することが可能である。また、絶縁層532や絶縁層534は、
ポリイミド、アクリル等の有機絶縁材料を用いて形成することも可能である。なお、ここ
では、絶縁層532と絶縁層534の積層構造としているが、開示する発明の一態様はこ
れに限定されない。1層としても良いし、2層以上の積層構造としても良い。

0178

以上により、SOI基板を用いたトランジスタ560が形成される(図8(E)参照)。
酸化物半導体以外の材料を用いたトランジスタ560は、高速動作が可能であるから、当
該トランジスタを読み出しトランジスタとして用いることにより、読み出し動作を高速化
することができる。また、トランジスタ560を用いて、他の論理回路(演算回路ともい
う)などを構成することもできる。

0179

その後、絶縁層532や絶縁層534にCMP処理を施して、ゲート電極524aおよび
電極530の上面を露出させる(図示しない)。ゲート電極524aおよび電極530の
上面を露出させる処理としては、CMP処理の他にエッチング処理などを適用することも
可能である(エッチング処理などはCMP処理と組み合わせても良い)。なお、後に形成
されるトランジスタ562の特性を向上させるために、絶縁層532や絶縁層534の表
面は可能な限り平坦にしておくことが望ましい。

0180

なお、上記の各工程の前後には、さらに電極や配線、半導体層、絶縁層などを形成する工
程を含んでいても良い。例えば、配線の構造として、絶縁層および導電層の積層構造でな
る多層配線構造を採用して、高度に集積化した半導体装置を実現することも可能である。

0181

その後、トランジスタ560と電気的に接続するトランジスタ562および容量素子56
4を形成する(図6(A)参照)。トランジスタ562および容量素子564の作製方法
は、トランジスタ162および容量素子164の場合と同様であるから、ここでは省略す
る。作製方法の詳細については、先の実施の形態を参酌できる。

0182

以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適
宜組み合わせて用いることができる。

0183

(実施の形態3)
本実施の形態では、開示する発明の別の一態様に係る半導体装置の構成およびその作製方
法について、図9および図10を参照して説明する。

0184

〈半導体装置の断面構成および平面構成〉
図9は、本実施の形態にかかる半導体装置の構成の一例である。図9(A)には、半導体
装置の断面を、図9(B)には、半導体装置の平面を、それぞれ示す。ここで、図9(A
)は、図9(B)のE1−E2およびF1−F2における断面に相当する。図9(A)お
よび図9(B)に示される半導体装置は、図6で示した半導体装置と同様に、下部に第1
の半導体材料を用いたトランジスタ560を有し、上部に第2の半導体材料を用いたトラ
ンジスタ562を有するものである。ここで、第1の半導体材料と第2の半導体材料とは
異なる材料とすることが望ましい。例えば、第1の半導体材料を酸化物半導体以外の材料
(シリコンなど)とし、第2の半導体材料を酸化物半導体とすることができる。酸化物半
導体以外の半導体材料を用いたトランジスタは、高速動作が容易である。一方、酸化物半
導体を用いたトランジスタは、その特性により長時間の電荷保持を可能とする。

0185

図9における半導体装置と、図6における半導体装置の相違の一は、トランジスタ560
とトランジスタ562の接続方法である。図6における半導体装置は、不純物領域528
の一部と接する領域に、電極530を形成し、該電極530を介して下部のトランジスタ
560の不純物領域528と、上部のトランジスタ562のソース電極またはドレイン電
極542b、とが電気的に接続しているが、図9における半導体装置は、上部のトランジ
スタ562のソース電極またはドレイン電極542bを直接、下部のトランジスタ560
の不純物領域528に接触させている。

0186

また、図9における半導体装置と、図6における半導体装置の相違の別の一は、トランジ
スタ562と上部の配線556との接続方法である。図6における半導体装置は、ソース
電極またはドレイン電極542bと接する電極554を形成し、該電極554を介してト
ランジスタ562のソース電極またはドレイン電極542bと、配線556とが電気的に
接続しているが、図9における半導体装置は、配線556を直接、トランジスタ562の
ソース電極またはドレイン電極542bに接触させている。図6におけるトランジスタ5
62のソース電極またはドレイン電極542bと、トランジスタ560のソース電極やド
レイン電極として機能する電極530とが、同一物である構成と言い換えることもできる

0187

なお、図9において、ソース電極またはドレイン電極542bと、トランジスタ560の
ソース領域及びドレイン領域の一方と、が接する領域は、ソース電極またはドレイン電極
542bと、メモリセルの一と他のメモリセルとを接続する配線556と、が接する領域
と重なっている。このようなレイアウトを採用することで、高集積化を図ることができる

0188

なお、図9におけるトランジスタ560は、図6におけるトランジスタ560と同様であ
り、図9におけるトランジスタ562は、図6におけるトランジスタ562と同様である
。また、図9における容量素子564は、図6における容量素子564と同様である。詳
細については、先の実施の形態を参酌できる。

0189

(半導体装置の作製方法)
図9に示す半導体装置の作製方法、特に上部のトランジスタ562のソース電極またはド
レイン電極の作製方法について図10を参照して説明する。なお、図10は、図7に示す
方法で作成したSOI基板の一部を用いた半導体装置の作成方法である。

0190

はじめに、図8(A)乃至図8(D)で示した工程と同様に、SOI基板上に、チャネル
形成領域526および不純物領域528を有する半導体層、ゲート絶縁層522a及びゲ
ト電極524aを形成する。その後、形成された各構成を覆うように、絶縁層532、
絶縁層534を成膜して、トランジスタ560を形成する。

0191

次いで、絶縁層532や絶縁層534にCMP処理を施して、ゲート電極524aの上面
を露出させる(図示しない)。ゲート電極524aの上面を露出させる処理としては、C
MP処理の他にエッチング処理などを適用することも可能である(エッチング処理などは
CMP処理と組み合わせても良い)。なお、後に形成されるトランジスタ562の特性を
向上させるために、絶縁層532や絶縁層534の表面は可能な限り平坦にしておくこと
が望ましい。

0192

次に、絶縁層532、絶縁層534に、トランジスタ560の不純物領域528にまで達
する開口を形成する。当該開口の形成は、マスクなどを用いた選択的なエッチングにより
行われる。

0193

その後、開口を含む領域にPVD法やCVD法などを用いて導電層を形成した後、エッチ
ング処理やCMPといった方法を用いて、上記導電層の一部を選択的に除去することによ
り、ソース電極またはドレイン電極542a、ソース電極またはドレイン電極542bを
形成する(図10(A)参照)。開口を埋め込むように導電層を形成することで、不純物
領域528とソース電極またはドレイン電極542bとが直接接することができる。

0194

次いで、実施の形態1で図4(B)乃至図5(A)で示した工程と同様に、ソース電極ま
たはドレイン電極542aの上に絶縁層543aを、ソース電極またはドレイン電極54
2bの上に絶縁層543bを、それぞれ形成した後、ソース電極またはドレイン電極54
2a及びソース電極またはドレイン電極542b上に設けられた酸化物半導体層544と
、酸化物半導体層544に接するゲート絶縁層546と、ゲート絶縁層546上に設けら
れたゲート電極548a及び電極548bと、ゲート電極548a及び電極548b上に
設けられた絶縁層550と、をそれぞれ形成する(図10(B)参照)。

0195

その後、絶縁層550上に絶縁層552を形成する。絶縁層552は、実施の形態1の絶
縁層152と同様の材料及び成膜方法を用いて形成することができる。絶縁層552を成
膜後、該絶縁層552、絶縁層550及びゲート絶縁層546に、ソース電極またはドレ
イン電極542bまで達する開口を形成する。当該開口の形成は、マスクなどを用いた選
択的なエッチングにより行われる。

0196

その後、開口を含む領域にPVD法やCVD法などを用いて導電層を形成した後、エッチ
ング処理はCMPといった方法を用いて、上記導電層の一部を選択的に除去することによ
り、配線556を形成する。

0197

以上の工程によって、本実施の形態で示す半導体装置を形成することができる。本実施の
形態で示す半導体装置は、下部のトランジスタ560と上部のトランジスタ562との接
続、及び、上部のトランジスタ562と配線556との接続を、それぞれ電極を形成する
ことなく上部のトランジスタ562のソース電極またはドレイン電極542bを用いて直
接的に行っているため、電極の形成工程を省略することが可能である。したがって、本実
施の形態で示す半導体装置は、低コストで作製することが可能である。

0198

以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適
宜組み合わせて用いることができる。

0199

(実施の形態4)
本実施の形態では、開示する発明の一態様に係る半導体装置の回路構成およびその動作に
ついて、図11を参照して説明する。なお、回路図においては、酸化物半導体を用いたト
ランジスタであることを示すために、OSの符号を併せて付す場合がある。

0200

図11(A)に示す半導体装置において、第1の配線(1st Line)とトランジス
タ160(またはトランジスタ560)のソース電極とは、電気的に接続され、第2の配
線(2nd Line)とトランジスタ160(またはトランジスタ560)のドレイン
電極とは、電気的に接続されている。また、第3の配線(3rd Line)とトランジ
スタ162(またはトランジスタ562)のソース電極またはドレイン電極の他方とは、
電気的に接続され、第4の配線(4th Line)と、トランジスタ162(またはト
ランジスタ562)のゲート電極とは、電気的に接続されている。そして、トランジスタ
160(またはトランジスタ560)のゲート電極と、トランジスタ162(またはトラ
ンジスタ562)のソース電極またはドレイン電極の一方は、容量素子164(または容
量素子564)の電極の一方と電気的に接続され、第5の配線(5th Line)と、
容量素子164(または容量素子564)の電極の他方は電気的に接続されている。

0201

ここで、トランジスタ162(またはトランジスタ562)には、例えば、上述の酸化物
半導体を用いたトランジスタが適用される。酸化物半導体を用いたトランジスタは、オフ
電流が極めて小さいという特徴を有している。このため、トランジスタ162(またはト
ランジスタ562)をオフ状態とすることで、トランジスタ160(またはトランジスタ
560)のゲート電極の電位を極めて長時間にわたって保持することが可能である。そし
て、容量素子164(または容量素子564)を有することにより、トランジスタ160
(またはトランジスタ560)のゲート電極に与えられた電荷の保持が容易になり、また
、保持された情報の読み出しが容易になる。

0202

なお、トランジスタ160(またはトランジスタ560)については特に限定されない。
情報の読み出し速度を向上させるという観点からは、例えば、単結晶シリコンを用いたト
ランジスタなど、スイッチング速度の高いトランジスタを適用するのが好適である。

0203

また、図11(B)に示すように、容量素子164(または容量素子564)を設けない
構成とすることも可能である。

0204

図11(A)に示す半導体装置では、トランジスタ160(またはトランジスタ560)
のゲート電極の電位が保持可能という特徴を生かすことで、次のように、情報の書き込み
、保持、読み出しが可能である。

0205

はじめに、情報の書き込みおよび保持について説明する。まず、第4の配線の電位を、ト
ランジスタ162(またはトランジスタ562)がオン状態となる電位にして、トランジ
スタ162(またはトランジスタ562)をオン状態とする。これにより、第3の配線の
電位が、トランジスタ160(またはトランジスタ560)のゲート電極、および容量素
子164(または容量素子564)に与えられる。すなわち、トランジスタ160(また
はトランジスタ560)のゲート電極には、所定の電荷が与えられる(書き込み)。ここ
では、異なる二つの電位を与える電荷(以下、低電位を与える電荷を電荷QL、高電位
与える電荷を電荷QHという)のいずれかが与えられるものとする。なお、異なる三つま
たはそれ以上の電位を与える電荷を適用して、記憶容量を向上させても良い。その後、第
4の配線の電位を、トランジスタ162(またはトランジスタ562)がオフ状態となる
電位にして、トランジスタ162(またはトランジスタ562)をオフ状態とすることに
より、トランジスタ160(またはトランジスタ560)のゲート電極に与えられた電荷
が保持される(保持)。

0206

トランジスタ162(またはトランジスタ562)のオフ電流は極めて小さいから、トラ
ンジスタ160(またはトランジスタ560)のゲート電極の電荷は長時間にわたって保
持される。

0207

次に、情報の読み出しについて説明する。第1の配線に所定の電位(定電位)を与えた状
態で、第5の配線に適切な電位(読み出し電位)を与えると、トランジスタ160(また
はトランジスタ560)のゲート電極に保持された電荷量に応じて、第2の配線は異なる
電位をとる。一般に、トランジスタ160(またはトランジスタ560)をnチャネル型
とすると、トランジスタ160(またはトランジスタ560)のゲート電極にQHが与え
られている場合の見かけのしきい値Vth_Hは、トランジスタ160(またはトランジ
スタ560)のゲート電極にQLが与えられている場合の見かけのしきい値Vth_Lよ
り低くなるためである。ここで、見かけのしきい値電圧とは、トランジスタ160(また
はトランジスタ560)を「オン状態」とするために必要な第5の配線の電位をいうもの
とする。したがって、第5の配線の電位をVth_HとVth_Lの中間の電位V0とす
ることにより、トランジスタ160(またはトランジスタ560)のゲート電極に与えら
れた電荷を判別できる。例えば、書き込みにおいて、QHが与えられていた場合には、第
5の配線の電位がV0(>Vth_H)となれば、トランジスタ160(またはトランジ
スタ560)は「オン状態」となる。QLが与えられていた場合には、第5の配線の電位
がV0(<Vth_L)となっても、トランジスタ160(またはトランジスタ560)
は「オフ状態」のままである。このため、第2の配線の電位を見ることで、保持されてい
る情報を読み出すことができる。

0208

なお、メモリセルをアレイ状に配置して用いる場合には、所望のメモリセルの情報のみを
読み出せることが必要になる。このように、所定のメモリセルの情報を読み出し、それ以
外のメモリセルの情報を読み出さないようにするには、各メモリセル間でトランジスタ1
60(またはトランジスタ560)がそれぞれ並列に接続されている場合には、読み出し
の対象ではないメモリセルの第5の配線に対して、ゲート電極の状態にかかわらずトラン
ジスタ160(またはトランジスタ560)が「オフ状態」となるような電位、つまり、
Vth_Hより小さい電位を与えればよい。また、各メモリセル間でトランジスタ160
(またはトランジスタ560)がそれぞれ直列に接続されている場合には、読み出しの対
象ではないメモリセルの第5の配線に対して、ゲート電極の状態にかかわらずトランジス
タ160(またはトランジスタ560)が「オン状態」となるような電位、つまり、Vt
h_Lより大きい電位を第5の配線に与えればよい。

0209

次に、情報の書き換えについて説明する。情報の書き換えは、上記情報の書き込みおよび
保持と同様に行われる。つまり、第4の配線の電位を、トランジスタ162(またはトラ
ンジスタ562)がオン状態となる電位にして、トランジスタ162(またはトランジス
タ562)をオン状態とする。これにより、第3の配線の電位(新たな情報に係る電位)
が、トランジスタ160(またはトランジスタ560)のゲート電極および容量素子16
4(または容量素子564)に与えられる。その後、第4の配線の電位を、トランジスタ
162(またはトランジスタ562)がオフ状態となる電位にして、トランジスタ162
(またはトランジスタ562)をオフ状態とすることにより、トランジスタ160(また
はトランジスタ560)のゲート電極は、新たな情報に係る電荷が与えられた状態となる

0210

このように、開示する発明に係る半導体装置は、再度の情報の書き込みによって直接的に
情報を書き換えることが可能である。このためフラッシュメモリなどにおいて必要とされ
高電圧を用いてのフローティングゲートからの電荷の引き抜きが不要であり、消去動作
に起因する動作速度の低下を抑制することができる。つまり、半導体装置の高速動作が実
現される。

0211

なお、トランジスタ162(またはトランジスタ562)のソース電極またはドレイン電
極は、トランジスタ160(またはトランジスタ560)のゲート電極と電気的に接続さ
れることにより、不揮発性メモリ素子として用いられるフローティングゲート型トランジ
スタのフローティングゲートと同等の作用を奏する。このため、図中、トランジスタ16
2(またはトランジスタ562)のソース電極またはドレイン電極とトランジスタ160
(またはトランジスタ560)のゲート電極が電気的に接続される部位をフローティング
ゲート部FGと呼ぶ場合がある。トランジスタ162(またはトランジスタ562)がオ
フの場合、当該フローティングゲート部FGは絶縁体中埋設されたと見ることができ、
フローティングゲート部FGには電荷が保持される。酸化物半導体を用いたトランジスタ
162(またはトランジスタ562)のオフ電流は、シリコンなどで形成されるトランジ
スタの10万分の1以下であるため、トランジスタ162(またはトランジスタ562)
のリークによる、フローティングゲート部FGに蓄積される電荷の消失を無視することが
可能である。つまり、酸化物半導体を用いたトランジスタ162(またはトランジスタ5
62)により、電力の供給が無くても情報の保持が可能な不揮発性の記憶装置を実現する
ことが可能である。

0212

例えば、トランジスタ162(またはトランジスタ562)の室温(25℃)でのオフ電
流が10zA(1zA(ゼプトアンペア)は1×10−21A)以下であり、容量素子1
64(または容量素子564)の容量値が10fF程度である場合には、少なくとも10
4秒以上のデータ保持が可能である。なお、当該保持時間が、トランジスタ特性や容量値
によって変動することはいうまでもない。

0213

また、この場合、従来のフローティングゲート型トランジスタにおいて指摘されているゲ
ート絶縁膜(トンネル絶縁膜)の劣化という問題が存在しない。つまり、従来問題とされ
ていた、電子をフローティングゲートに注入する際のゲート絶縁膜の劣化を解消すること
ができる。これは、原理的な書き込み回数の制限が存在しないことを意味するものである
。また、従来のフローティングゲート型トランジスタにおいて書き込みや消去の際に必要
であった高電圧も不要である。

0214

図11(A)に示す半導体装置は、当該半導体装置を構成するトランジスタなどの要素が
抵抗および容量を含むものとして、図11(C)のように考えることが可能である。つま
り、図11(C)では、トランジスタ160(またはトランジスタ560)および容量素
子164(または容量素子564)が、それぞれ、抵抗および容量を含んで構成されると
考えていることになる。R1およびC1は、それぞれ、容量素子164(または容量素子
564)の抵抗値および容量値であり、抵抗値R1は、容量素子164(または容量素子
564)を構成する絶縁層による抵抗値に相当する。また、R2およびC2は、それぞれ
、トランジスタ160(またはトランジスタ560)の抵抗値および容量値であり、抵抗
値R2はトランジスタ160(またはトランジスタ560)がオン状態の時のゲート絶縁
層による抵抗値に相当し、容量値C2はいわゆるゲート容量(ゲート電極と、ソース電極
またはドレイン電極との間に形成される容量、及び、ゲート電極とチャネル形成領域との
間に形成される容量)の容量値に相当する。

0215

トランジスタ162(またはトランジスタ562)がオフ状態にある場合のソース電極と
ドレイン電極の間の抵抗値(実効抵抗とも呼ぶ)をROSとすると、トランジスタ162
(またはトランジスタ562)のゲートリークが十分に小さい条件において、R1および
R2が、R1≧ROS、R2≧ROSを満たす場合には、電荷の保持期間(情報の保持期
間ということもできる)は、主としてトランジスタ162(またはトランジスタ562)
のオフ電流によって決定されることになる。

0216

逆に、当該条件を満たさない場合には、トランジスタ162(またはトランジスタ562
)のオフ電流が十分に小さくとも、保持期間を十分に確保することが困難になる。トラン
ジスタ162(またはトランジスタ562)のオフ電流以外のリーク電流(例えば、ソー
ス電極とゲート電極の間において生じるリーク電流等)が大きいためである。このことか
ら、本実施の形態において開示する半導体装置は、上述の関係を満たすものであることが
望ましいといえる。

0217

一方、C1とC2は、C1≧C2の関係を満たすことが望ましい。C1を大きくすること
で、第5の配線によってフローティングゲート部FGの電位を制御する際に、第5の配線
の電位を効率よくフローティングゲート部FGに与えることができるようになり、第5の
配線に与える電位間(例えば、読み出しの電位と、非読み出しの電位)の電位差を低く抑
えることができるためである。

0218

上述の関係を満たすことで、より好適な半導体装置を実現することが可能である。なお、
R1およびR2は、トランジスタ160(またはトランジスタ560)のゲート絶縁層や
容量素子164(または容量素子564)の絶縁層によって制御される。C1およびC2
についても同様である。よって、ゲート絶縁層の材料や厚さなどを適宜設定し、上述の関
係を満たすようにすることが望ましい。

0219

本実施の形態で示す半導体装置においては、フローティングゲート部FGが、フラッシュ
メモリ等のフローティングゲート型トランジスタのフローティングゲートと同等の作用を
するが、本実施の形態のフローティングゲート部FGは、フラッシュメモリ等のフロー
ィングゲートと本質的に異なる特徴を有する。フラッシュメモリでは、コントロールゲー
トに印加される電圧が高いため、その電位の影響が、隣接するセルのフローティングゲー
トにおよぶことを防ぐために、セルとセルとの間隔をある程度保つ必要が生じる。このこ
とは、半導体装置の高集積化を阻害する要因の一つである。そして、当該要因は、高電界
をかけてトンネル電流を発生させるというフラッシュメモリの根本的な原理に起因するも
のである。

0220

一方、本実施の形態に係る半導体装置は、酸化物半導体を用いたトランジスタのスイッチ
ングによって動作し、上述のようなトンネル電流による電荷注入の原理を用いない。すな
わち、フラッシュメモリのような、電荷を注入するための高電界が不要である。これによ
り、隣接セルに対する、コントロールゲートによる高電界の影響を考慮する必要がないた
め、高集積化が容易になる。

0221

また、高電界が不要であり、大型の周辺回路(昇圧回路など)が不要である点も、フラ
シュメモリに対するアドバンテージである。例えば、本実施の形態に係るメモリセルに印
加される電圧(メモリセルの各端子に同時に印加される電位の最大のものと最小のものの
差)の最大値は、2段階(1ビット)の情報を書き込む場合、一つのメモリセルにおいて
、5V以下、好ましくは3V以下とすることができる。

0222

容量素子164(または容量素子564)を構成する絶縁層の比誘電率εr1と、トラン
ジスタ160(またはトランジスタ560)を構成する絶縁層の比誘電率εr2とを異な
らせる場合には、容量素子164(または容量素子564)を構成する絶縁層の面積S1
と、トランジスタ160(またはトランジスタ560)においてゲート容量を構成する絶
縁層の面積S2とが、2・S2≧S1(望ましくはS2≧S1)を満たしつつ、C1≧C
2を実現することが容易である。すなわち、容量素子164(または容量素子564)を
構成する絶縁層の面積を小さくしつつ、C1≧C2を実現することが容易である。具体的
には、例えば、容量素子164(または容量素子564)を構成する絶縁層においては、
酸化ハフニウムなどのhigh−k材料でなる膜、または酸化ハフニウムなどのhigh
−k材料でなる膜と酸化物半導体でなる膜との積層構造を採用してεr1を10以上、好
ましくは15以上とし、ゲート容量を構成する絶縁層においては、酸化シリコンを採用し
て、εr2=3〜4とすることができる。

0223

このような構成を併せて用いることで、開示する発明に係る半導体装置の、より一層の高
集積化が可能である。

0224

なお、半導体装置の記憶容量を大きくするためには、高集積化以外に、多値化の手法を採
ることもできる。例えば、メモリセルの一に3段階以上の情報を書き込む構成とすること
で、2段階の情報を書き込む場合と比較して記憶容量を増大させることができる。例えば
、上述のような、低電位を与える電荷QL、高電位を与える電荷QHに加え、他の電位を
与える電荷Qを第1のトランジスタのゲート電極に与えることで、多値化を実現すること
ができる。この場合、F2が十分に小さくならない回路構成を採用しても十分な記憶容量
を確保することができる。

0225

なお、上記説明は、電子を多数キャリアとするn型トランジスタ(nチャネル型トランジ
スタ)を用いる場合についてのものであるが、n型トランジスタに代えて、正孔を多数キ
リアとするp型トランジスタを用いることができるのはいうまでもない。

0226

以上のように、本実施の形態に係る半導体装置は高集積化に向いているが、開示する発明
の一態様に係る配線の共通化、コンタクト領域の縮小などにより、さらに集積度を高めた
半導体装置を提供することが可能である。

0227

以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適
宜組み合わせて用いることができる。

0228

(実施の形態5)
本実施の形態では、先の実施の形態において説明した半導体装置の応用例の一について説
明する。具体的には、先の実施の形態において説明した半導体装置をマトリクス状に配列
した半導体装置の一例について説明する。

0229

図12に(m×n)ビットの記憶容量を有する半導体装置の回路図の一例を示す。

0230

本発明の一態様に係る半導体装置は、m本(mは2以上の整数)の信号線Sと、m本のワ
ド線WLと、n本(nは2以上の整数)のビット線BLと、k本(kはn未満の自然数
)のソース線SLと、メモリセル1100が縦m個(行)×横n個(列)のマトリクス状
に配置されたメモリセルアレイと、第1の駆動回路1111、第2の駆動回路1112、
第3の駆動回路1113、第4の駆動回路1114といった周辺回路によって構成されて
いる。ここで、メモリセル1100としては、先の実施の形態において説明した構成(図
11(A)に示される構成)が適用される。

0231

各メモリセル1100は、第1のトランジスタ、第2のトランジスタ、容量素子をそれぞ
れ有している。各メモリセル1100において、第1のトランジスタのゲート電極と、第
2のトランジスタのソース電極またはドレイン電極の一方と、容量素子の電極の一方とは
、電気的に接続され、ソース線SLと、第1のトランジスタのソース電極(ソース領域)
とは、電気的に接続されている。さらに、ビット線BLと、第2のトランジスタのソース
電極またはドレイン電極の他方と、第1のトランジスタのドレイン電極とは電気的に接続
され、ワード線WLと、容量素子の電極の他方と、は電気的に接続され、信号線Sと、第
2のトランジスタのゲート電極とは電気的に接続されている。つまり、ソース線SLが、
図11(A)に示される構成における第1の配線(1st Line)に、ビット線BL
が第2の配線(2nd Line)及び第3の配線(3rd Line)に、信号線Sが
第4の配線(4th Line)に、ワード線WLが第5の配線(5th Line)に
相当する。

0232

また、図12に示すメモリセルアレイにおいて、ビット線BL、ソース線SL、ワード線
WL、及び信号線Sはマトリクスを構成する。ビット線BLの一には、同じ列に配置され
たm個のメモリセル1100が接続されている。また、ワード線WLの一、及び、信号線
Sの一には、それぞれ同じ行に配置されたn個のメモリセル1100が接続されている。
また、ソース線SLの本数は、ビット線BLの本数よりも少ないため、ソース線SLの一
は、少なくとも異なるビット線BLに接続されたメモリセル1100を含む複数のメモリ
セルと接続する必要がある。すなわち、ソース線SLの一には、j個(jは(m+1)以
上(m×n)以下の整数)のメモリセル1100が接続されている。なお、ソース線SL
の一に接続された複数のメモリセル1100が有する第1のトランジスタのソース領域は
共通している。なお、ソース線SLは、複数のビット線BLに対して一本の割合で配置さ
れている(すなわち、(n/k)が整数である)のが好ましく、この場合、各ソース線S
Lに接続されるメモリセル1100の数が等しいとすれば、ソース線SLの一には、(m
×n/k)個のメモリセル1100が接続される。具体的には、例えば、図13に示すよ
うな平面レイアウトを採用することができる。なお、ソース線SLは、図13において、
領域180に対応する領域に設けられ、コンタクト領域182において金属化合物領域1
24と電気的に接続されている。

0233

図12図13に示すメモリセルアレイのように、メモリセル1100の一と他のメモリ
セルとを接続するソース線SLの一を、少なくとも異なるビット線BLに接続されたメモ
リセルを含む複数のメモリセル1100と接続する構成として、ソース線SLの本数をビ
ット線BLの本数より少なくすることで、ソース線の数を十分に少なくすることができる
ため、半導体装置の集積度を向上させることができる。

0234

ビット線BLは、第1の駆動回路1111と電気的に接続されており、ソース線SLは、
第2の駆動回路1112と電気的に接続されており、信号線Sは、第3の駆動回路111
3と電気的に接続されており、ワード線WLは、第4の駆動回路1114と電気的に接続
されている。なお、ここでは、第1の駆動回路1111、第2の駆動回路1112、第3
の駆動回路1113、第4の駆動回路1114は、それぞれ独立に設けているが、開示す
る発明はこれに限定されない。いずれか一、または複数の機能を有する駆動回路を用いて
も良い。

0235

次に、書き込み動作および読み出し動作について説明する。図14は、図12に示す半導
体装置の書き込み動作および読出し動作のタイミングチャートの一例である。

0236

なお、ここでは、簡単のため、2行×2列のメモリセルアレイで構成される半導体装置の
動作について説明するが、開示する発明はこれに限定されない。

0237

第1行目のメモリセル1100(1,1)、およびメモリセル1100(1,2)への書
き込みを行う場合と、第1行目のメモリセル1100(1,1)、およびメモリセル11
00(1,2)からの読み出しを行う場合について説明する。なお、以下では、メモリセ
ル(1,1)へ書き込むデータを”1”とし、メモリセル(1,2)へ書き込むデータを
”0”とする場合について説明する。

0238

はじめに、書き込みについて説明する。まず、第1行目の信号線S(1)に電位V1を与
え、1行目の第2のトランジスタをオン状態とする。また、第2行目の信号線S(2)に
電位0Vを与え、2行目の第2のトランジスタをオフ状態とする。

0239

また、第1列目のビット線BL(1)に電位V2を与え、2列目のビット線BL(2)に
は電位0Vを与える。

0240

その結果、メモリセル(1,1)のフローティングゲート部FGには電位V2が、メモリ
セル(1,2)のフローティングゲート部FGには電位0Vが与えられる。ここでは、電
位V2は第1のトランジスタのしきい値より高い電位とする。そして、第1行目の信号線
S(1)の電位を0Vとして、1行目の第2のトランジスタをオフ状態とすることで、書
き込みを終了する。なお、電位V2は、電位V1と同程度または電位V1以下とするのが
好ましい。

0241

なお、書き込み動作の間、第1行目のワード線WL(1)及び第2行目のワード線WL(
2)は電位0Vとしておく。また、書き込み終了時には、第1列目のビット線BL(1)
の電位を変化させる前に第1行目の信号線S(1)を電位0Vとする。書き込み後におい
て、メモリセルのしきい値は、データ”0”の場合にはVw0、データ”1”の場合には
Vw1となる。ここで、メモリセルのしきい値とは、第1のトランジスタのソース電極と
ドレイン電極の間の抵抗が変化する、ワード線WLに接続される端子の電圧をいうものと
する。なお、ここでは、Vw0>0>Vw1とする。

0242

次に、読み出しについて説明する。ここで、ビット線BLには、図15に示す読み出し回
路が電気的に接続されているとする。

0243

まず、第1行目のワード線WL(1)に電位0Vを与え、第2行目のワード線WL(2)
には電位VLを与える。電位VLはしきい値Vw1より低い電位とする。WL(1)を電
位0Vとすると、第1行目において、データ”0”が保持されているメモリセルの第1の
トランジスタはオフ状態、データ”1”が保持されているメモリセルの第1のトランジス
タはオン状態となる。ワード線WL(2)を電位VLとすると、第2行目において、デー
タ”0”、”1”のいずれが保持されているメモリセルであっても、第1のトランジスタ
はオフ状態となる。

0244

その結果、ビット線BL(1)−ソース線SL間は、メモリセル(1,1)の第1のトラ
ンジスタがオン状態であるため低抵抗となり、ビット線BL(2)−ソース線SL(1)
間は、メモリセル(1,2)の第1のトランジスタがオフ状態であるため、高抵抗となる
。ビット線BL(1)、ビット線BL(2)に接続される読み出し回路は、ビット線の抵
抗の違いから、データを読み出すことができる。

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