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技術 半導体装置

出願人 株式会社半導体エネルギー研究所
発明者 山崎舜平小山潤加藤清
出願日 2019年9月4日 (1年2ヶ月経過) 出願番号 2019-161582
公開日 2020年1月30日 (9ヶ月経過) 公開番号 2020-017333
状態 未査定
技術分野 半導体メモリ 半導体の電極 DRAM 薄膜トランジスタ
主要キーワード 分布則 非半導体基板 保護絶縁 KrFレーザ 比較回数 六弗化硫黄 動作電位 弱反転領域
関連する未来課題
重要な関連分野

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また、この項目は機械的に抽出しているため、正しく解析できていない場合があります

図面 (20)

課題

新たな構造の半導体装置を提供する。

解決手段

メモリセル200は、第1のゲート電極、第1のソース電極及び第1のドレイン電極を有するトランジスタ201と、第2のゲート電極、第2のソース電極及び第2のドレイン電極を有するトランジスタ202と、第3のゲート電極、第3のソース電極及び第3のドレイン電極を有する第3のトランジスタ203と、を有する。トランジスタ201は、半導体材料を含む基板に設けられ、トランジスタ202は、酸化物半導体層を含んで構成され、第1のゲート電極と、第2のソース電極又は第2のドレイン電極の一方とは、電気的に接続され、ソース線SLと、第1のソース電極とは、電気的に接続され、第1のドレイン電極と、第3のソース電極とは、電気的に接続され、ビット線BLと、第3のドレイン電極とは、電気的に接続され、複数のワード線WLの一と、第3のゲート電極とは電気的に接続される。

概要

背景

半導体素子を利用した記憶装置は、電力の供給がなくなると記憶内容が失われる揮発性
憶装置と、電力の供給がなくなっても記憶内容は保持される不揮発性記憶装置とに大別さ
れる。

揮発性記憶装置の代表的な例としては、DRAM(Dynamic Random Ac
cess Memory)がある。DRAMは、記憶素子を構成するトランジスタを選択
してキャパシタ電荷蓄積することで、情報を記憶する。

上述の原理から、DRAMでは、情報を読み出すとキャパシタの電荷は失われることにな
るため、データの読み出しの後、再度情報を記憶するには、再度の書き込み動作が必要と
なる。また、記憶素子を構成するトランジスタにはリーク電流が存在し、選択されていな
い状況でも電荷が流出、または流入するため、データの保持期間が短い。このため、所定
周期で再度の書き込み動作(リフレッシュ動作)が必要であり、消費電力を十分に低減
することは困難である。また、電力の供給がなくなると記憶内容が失われるため、長期間
の記憶の保持には、磁性材料光学材料を利用した別の記憶装置が必要となる。

揮発性記憶装置の別の例としてはSRAM(Static Random Access
Memory)がある。SRAMは、フリップフロップなどの回路を用いて記憶内容を
保持するため、リフレッシュ動作が不要であり、この点においてはDRAMより有利であ
る。しかし、フリップフロップなどの回路を用いているため、記憶容量あたりの単価が高
くなるという問題がある。また、電力の供給がなくなると記憶内容が失われるという点に
ついては、DRAMと変わるところはない。

不揮発性記憶装置の代表例としては、フラッシュメモリがある。フラッシュメモリは、ト
ランスタゲート電極チャネル形成領域との間にフローティングゲートを有し、当該
フローティングゲートに電荷を保持させることで記憶を行うため、データの保持期間は極
めて長く(半永久的)、揮発性記憶装置で必要なリフレッシュ動作が不要であるという利
点を有している(例えば、特許文献1参照)。

しかし、書き込みの際に生じるトンネル電流によって記憶素子を構成するゲート絶縁層
劣化するため、所定回数の書き込みによって記憶素子が機能しなくなるという問題が生じ
る。この問題の影響を緩和するために、例えば、各記憶素子書き込み回数を均一化する
手法が採られるが、これを実現するためには、複雑な周辺回路が必要になってしまう。そ
して、このような手法を採用しても、根本的な寿命の問題が解消するわけではない。つま
り、フラッシュメモリは、情報の書き換え頻度が高い用途には不向きである。

また、フローティングゲートに電荷を保持させるため、または、その電荷を除去するため
には、高い電圧が必要である。さらに、電荷の保持、または除去のためには比較的長い時
間を要し、書き込み、消去高速化が容易ではないという問題もある。

概要

新たな構造の半導体装置を提供する。メモリセル200は、第1のゲート電極、第1のソース電極及び第1のドレイン電極を有するトランジスタ201と、第2のゲート電極、第2のソース電極及び第2のドレイン電極を有するトランジスタ202と、第3のゲート電極、第3のソース電極及び第3のドレイン電極を有する第3のトランジスタ203と、を有する。トランジスタ201は、半導体材料を含む基板に設けられ、トランジスタ202は、酸化物半導体層を含んで構成され、第1のゲート電極と、第2のソース電極又は第2のドレイン電極の一方とは、電気的に接続され、ソース線SLと、第1のソース電極とは、電気的に接続され、第1のドレイン電極と、第3のソース電極とは、電気的に接続され、ビット線BLと、第3のドレイン電極とは、電気的に接続され、複数のワード線WLの一と、第3のゲート電極とは電気的に接続される。

目的

特開昭57−105889号公報






上述の問題に鑑み、開示する発明の一態様では、電力が供給されない状況でも記憶内容の
保持が可能で、かつ、書き込み回数にも制限が無い、新たな構造の半導体装置を提供する

効果

実績

技術文献被引用数
0件
牽制数
0件

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請求項1

ソース線と、ビット線と、第1信号線と、複数の第2信号線と、複数のワード線と、前記ソース線と、前記ビット線との間に、並列に接続された複数のメモリセルと、アドレス信号が入力され、前記複数のメモリセルのうち前記アドレス信号によって指定されたメモリセルを選択するように、前記複数の第2信号線および前記複数のワード線を駆動する、第2信号線およびワード線の駆動回路と、複数の書き込み電位のいずれかを選択して前記第1信号線に出力する、第1信号線の駆動回路と、前記ビット線の電位と複数の参照電位とが入力され、前記ビット線の電位と、前記複数の参照電位とを比較してデータを読み出す読み出し回路と、前記複数の書き込み電位および前記複数の参照電位を生成して前記第1信号線の駆動回路および前記読み出し回路に供給する、電位生成回路と、前記電位生成回路に電位を供給する昇圧回路と、を有し、前記複数のメモリセルの一は、第1のゲート電極、第1のソース電極、および第1のドレイン電極を有する第1のトランジスタと、第2のゲート電極、第2のソース電極、および第2のドレイン電極を有する第2のトランジスタと、第3のゲート電極、第3のソース電極、および第3のドレイン電極を有する第3のトランジスタと、を有し、前記第1のトランジスタは、半導体材料を含む基板に設けられ、前記第2のトランジスタは酸化物半導体層を含んで構成され、前記第1のゲート電極と、前記第2のソース電極または前記第2のドレイン電極の一方とは、電気的に接続され、前記ソース線と、前記第1のソース電極とは、電気的に接続され、前記第1のドレイン電極と、前記第3のソース電極とは、電気的に接続され、前記ビット線と、前記第3のドレイン電極とは、電気的に接続され、前記第1信号線と、前記第2のソース電極または前記第2のドレイン電極の他方とは、電気的に接続され、前記複数の第2信号線の一と、前記第2のゲート電極とは、電気的に接続され、前記複数のワード線の一と、前記第3のゲート電極とは電気的に接続された半導体装置

技術分野

0001

開示する発明は、半導体素子を利用した半導体装置およびその作製方法に関するものであ
る。

背景技術

0002

半導体素子を利用した記憶装置は、電力の供給がなくなると記憶内容が失われる揮発性
憶装置と、電力の供給がなくなっても記憶内容は保持される不揮発性記憶装置とに大別さ
れる。

0003

揮発性記憶装置の代表的な例としては、DRAM(Dynamic Random Ac
cess Memory)がある。DRAMは、記憶素子を構成するトランジスタを選択
してキャパシタ電荷蓄積することで、情報を記憶する。

0004

上述の原理から、DRAMでは、情報を読み出すとキャパシタの電荷は失われることにな
るため、データの読み出しの後、再度情報を記憶するには、再度の書き込み動作が必要と
なる。また、記憶素子を構成するトランジスタにはリーク電流が存在し、選択されていな
い状況でも電荷が流出、または流入するため、データの保持期間が短い。このため、所定
周期で再度の書き込み動作(リフレッシュ動作)が必要であり、消費電力を十分に低減
することは困難である。また、電力の供給がなくなると記憶内容が失われるため、長期間
の記憶の保持には、磁性材料光学材料を利用した別の記憶装置が必要となる。

0005

揮発性記憶装置の別の例としてはSRAM(Static Random Access
Memory)がある。SRAMは、フリップフロップなどの回路を用いて記憶内容を
保持するため、リフレッシュ動作が不要であり、この点においてはDRAMより有利であ
る。しかし、フリップフロップなどの回路を用いているため、記憶容量あたりの単価が高
くなるという問題がある。また、電力の供給がなくなると記憶内容が失われるという点に
ついては、DRAMと変わるところはない。

0006

不揮発性記憶装置の代表例としては、フラッシュメモリがある。フラッシュメモリは、ト
ランスタゲート電極チャネル形成領域との間にフローティングゲートを有し、当該
フローティングゲートに電荷を保持させることで記憶を行うため、データの保持期間は極
めて長く(半永久的)、揮発性記憶装置で必要なリフレッシュ動作が不要であるという利
点を有している(例えば、特許文献1参照)。

0007

しかし、書き込みの際に生じるトンネル電流によって記憶素子を構成するゲート絶縁層
劣化するため、所定回数の書き込みによって記憶素子が機能しなくなるという問題が生じ
る。この問題の影響を緩和するために、例えば、各記憶素子書き込み回数を均一化する
手法が採られるが、これを実現するためには、複雑な周辺回路が必要になってしまう。そ
して、このような手法を採用しても、根本的な寿命の問題が解消するわけではない。つま
り、フラッシュメモリは、情報の書き換え頻度が高い用途には不向きである。

0008

また、フローティングゲートに電荷を保持させるため、または、その電荷を除去するため
には、高い電圧が必要である。さらに、電荷の保持、または除去のためには比較的長い時
間を要し、書き込み、消去高速化が容易ではないという問題もある。

先行技術

0009

特開昭57−105889号公報

発明が解決しようとする課題

0010

上述の問題に鑑み、開示する発明の一態様では、電力が供給されない状況でも記憶内容の
保持が可能で、かつ、書き込み回数にも制限が無い、新たな構造の半導体装置を提供する
ことを目的の一とする。または、多値化が容易な構成の半導体装置を提供することを目的
の一とする。

課題を解決するための手段

0011

本発明の一態様は、酸化物半導体を用いて形成されるトランジスタと、それ以外の材料を
用いて形成されるトランジスタとの積層構造に係る半導体装置である。例えば、次のよう
な構成を採用することができる。

0012

本発明の一態様は、ソース線と、ビット線と、第1信号線と、複数の第2信号線と、複数
ワード線と、ソース線と、ビット線との間に、並列に接続された複数のメモリセルと、
アドレス信号が入力され、複数のメモリセルのうちアドレス信号によって指定されたメモ
セルを選択するように、複数の第2信号線および複数のワード線を駆動する、第2信号
線およびワード線の駆動回路と、複数の書き込み電位のいずれかを選択して第1信号線に
出力する、第1信号線の駆動回路と、ビット線の電位と複数の参照電位とが入力され、ビ
ット線の電位と、複数の参照電位とを比較してデータを読み出す読み出し回路と、複数の
書き込み電位および複数の参照電位を生成して第1信号線の駆動回路および読み出し回路
に供給する、電位生成回路と、電位生成回路に電位を供給する昇圧回路と、を有し、複数
のメモリセルの一は、第1のゲート電極、第1のソース電極、および第1のドレイン電極
を有する第1のトランジスタと、第2のゲート電極、第2のソース電極、および第2のド
レイン電極を有する第2のトランジスタと、第3のゲート電極、第3のソース電極、およ
び第3のドレイン電極を有する第3のトランジスタと、を有し、第1のトランジスタは、
半導体材料を含む基板に設けられ、第2のトランジスタは酸化物半導体層を含んで構成さ
れ、第1のゲート電極と、第2のソース電極または第2のドレイン電極の一方とは、電気
的に接続され、ソース線と、第1のソース電極とは、電気的に接続され、第1のドレイン
電極と、第3のソース電極とは、電気的に接続され、ビット線と、第3のドレイン電極と
は、電気的に接続され、第1信号線と、第2のソース電極または第2のドレイン電極の他
方とは、電気的に接続され、複数の第2信号線の一と、第2のゲート電極とは、電気的に
接続され、複数のワード線の一と、第3のゲート電極とは電気的に接続された半導体装置
である。

0013

また、上記構成において、第1のゲート電極と、第2のソース電極または第2のドレイン
電極の一方と、に電気的に接続された容量素子を有する半導体装置である。

0014

また、本発明の一態様は、ソース線と、ビット線と、第1信号線と、複数の第2信号線と
、複数のワード線と、ソース線と、ビット線との間に、並列に接続された複数のメモリ
ルと、アドレス信号が入力され、複数のメモリセルのうちアドレス信号によって指定され
たメモリセルを選択するように、複数の第2信号線および複数のワード線を駆動する、第
2信号線およびワード線の駆動回路と、複数の書き込み電位のいずれかを選択して第1信
号線に出力する、第1信号線の駆動回路と、ビット線の電位と複数の参照電位が入力され
参照メモリセルを有し、指定されたメモリセルのコンダクタンスと、参照メモリセルの
コンダクタンスとを比較してデータを読み出す読み出し回路と、複数の書き込み電位およ
び複数の参照電位を生成して第1信号線の駆動回路および読み出し回路に供給する、電位
生成回路と、電位生成回路に電位を供給する昇圧回路と、を有し、複数のメモリセルの一
は、第1のゲート電極、第1のソース電極、および第1のドレイン電極を有する第1のト
ランジスタと、第2のゲート電極、第2のソース電極、および第2のドレイン電極を有す
る第2のトランジスタと、第3のゲート電極、第3のソース電極、および第3のドレイン
電極を有する第3のトランジスタと、を有し、第1のトランジスタは、半導体材料を含む
基板に設けられ、第2のトランジスタは酸化物半導体層を含んで構成され、第1のゲート
電極と、第2のソース電極または第2のドレイン電極の一方とは、電気的に接続され、ソ
ス線と、第1のソース電極とは、電気的に接続され、第1のドレイン電極と、第3のソ
ース電極とは、電気的に接続され、ビット線と、第3のドレイン電極とは、電気的に接続
され、第1信号線と、第2のソース電極または第2のドレイン電極の他方とは、電気的に
接続され、複数の第2信号線の一と、第2のゲート電極とは、電気的に接続され、複数の
ワード線の一と、第3のゲート電極とは電気的に接続された半導体装置である。

0015

また、本発明の一態様は、ソース線と、ビット線と、第1信号線と、複数の第2信号線と
、複数のワード線と、ソース線と、ビット線との間に、並列に接続された複数のメモリセ
ルと、アドレス信号と複数の参照電位とが入力され、複数のメモリセルのうちアドレス
号によって指定されたメモリセルを選択するように、複数の第2信号線および複数のワー
ド線を駆動し、選択された一のワード線に複数の参照電位のいずれかを選択して出力する
、第2信号線およびワード線の駆動回路と、複数の書き込み電位のいずれかを選択して第
1信号線に出力する、第1信号線の駆動回路と、ビット線と接続された、指定されたメモ
リセルのコンダクタンスを読み出すことによりデータを読み出す読み出し回路と、複数の
書き込み電位および複数の参照電位を生成して第1信号線の駆動回路および読み出し回路
に供給する、電位生成回路と、電位生成回路に電位を供給する昇圧回路と、を有し、複数
のメモリセルの一は、第1のゲート電極、第1のソース電極、および第1のドレイン電極
を有する第1のトランジスタと、第2のゲート電極、第2のソース電極、および第2のド
レイン電極を有する第2のトランジスタと、容量素子と、を有し、第1のトランジスタは
、半導体材料を含む基板に設けられ、第2のトランジスタは酸化物半導体層を含んで構成
され、第1のゲート電極と、第2のソース電極または第2のドレイン電極の一方と、容量
素子の一方の電極は、電気的に接続され、ソース線と、第1のソース電極とは、電気的に
接続され、ビット線と、第1のドレイン電極とは、電気的に接続され、第1信号線と、第
2のソース電極または第2のドレイン電極の他方とは、電気的に接続され、複数の第2信
号線の一と、第2のゲート電極とは、電気的に接続され、複数のワード線の一と、容量素
子の他方の電極とは電気的に接続された半導体装置である。

0016

上記において、第1のトランジスタは、半導体材料を含む基板に設けられたチャネル形成
領域と、チャネル形成領域を挟むように設けられた不純物領域と、チャネル形成領域上の
第1のゲート絶縁層と、第1のゲート絶縁層上の第1のゲート電極と、不純物領域と電気
的に接続する第1のソース電極および第1のドレイン電極と、を有する。

0017

また、上記において、第2のトランジスタは、半導体材料を含む基板上の第2のゲート電
極と、第2のゲート電極上の第2のゲート絶縁層と、第2のゲート絶縁層上の酸化物半導
体層と、酸化物半導体層と電気的に接続する第2のソース電極および第2のドレイン電極
と、を有する。

0018

また、上記において、第3のトランジスタは、半導体材料を含む基板に設けられたチャ
ル形成領域と、チャネル形成領域を挟むように設けられた不純物領域と、チャネル形成領
域上の第3のゲート絶縁層と、第3のゲート絶縁層上の第3のゲート電極と、不純物領域
と電気的に接続する第3のソース電極及び第3のドレイン電極と、を有する。

0019

また、上記において、半導体材料を含む基板としては、単結晶半導体基板を採用するのが
好適である。特に、半導体材料はシリコンとするのが好適である。また、半導体材料を含
む基板としてSOI基板を用いても良い。

0020

また、上記において、酸化物半導体層は、In−Ga−Zn−O系の酸化物半導体材料
含むことが好適である。特に、酸化物半導体層は、In2Ga2ZnO7の結晶を含むこ
とが好適である。さらに、酸化物半導体層の水素濃度は5×1019atoms/cm3
以下とすることが好適である。また、第2のトランジスタのオフ電流は1×10−13A
以下とすることが好適である。

0021

また、上記において、第2のトランジスタは、第1のトランジスタと重畳する領域に設け
られた構成とすることができる。

0022

なお、本明細書等において「上」や「下」という用語は、構成要素の位置関係が「直上」
または「直下」であることを限定するものではない。例えば、「ゲート絶縁層上の第1の
ゲート電極」の表現であれば、ゲート絶縁層と第1のゲート電極との間に他の構成要素を
含むものを除外しない。また、「上」「下」という用語は説明の便宜のために用いる表現
に過ぎず、特に言及する場合を除き、その上下を入れ替えたものも含む。

0023

また、本明細書等において「電極」や「配線」という用語は、これらの構成要素を機能的
に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあ
り、その逆もまた同様である。さらに、「電極」や「配線」という用語は、複数の「電極
」や「配線」が一体となって形成されている場合なども含む。

0024

また、「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や
回路動作において電流の方向が変化する場合などには入れ替わることがある。このため
、本明細書においては、「ソース」や「ドレイン」という用語は、入れ替えて用いること
ができるものとする。

0025

なお、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの
」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの
」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。

0026

例えば、「何らかの電気的作用を有するもの」には、電極や配線はもちろんのこと、トラ
ンジスタなどのスイッチング素子抵抗素子インダクタ、キャパシタ、その他の各種機
能を有する素子などが含まれる。

0027

また、一般に「SOI基板」は絶縁表面上にシリコン半導体層が設けられた構成の基板を
いうが、本明細書等においては、絶縁表面上にシリコン以外の材料からなる半導体層が設
けられた構成の基板をも含む概念として用いる。つまり、「SOI基板」が有する半導体
層は、シリコン半導体層に限定されない。また、「SOI基板」における基板は、シリコ
ウェハなどの半導体基板に限らず、ガラス基板石英基板サファイア基板金属基板
などの非半導体基板をも含む。つまり、導体基板絶縁体基板上に半導体材料からなる層
を有するものも、広く「SOI基板」に含まれる。さらに、本明細書等において、「半導
体基板」は、半導体材料のみからなる基板を指すに留まらず、半導体材料を含む基板全般
を示すものとする。つまり、本明細書等においては「SOI基板」も広く「半導体基板」
に含まれる。

0028

また、本明細書等において、酸化物半導体以外の半導体材料とは、酸化物半導体以外の半
導体材料であればどのような半導体材料であっても良い。例えば、シリコン、ゲルマニウ
ム、シリコンゲルマニウム炭化シリコンガリウムヒ素、等がある。他に、有機半導体
材料などを用いることもできる。なお、半導体装置などを構成する材料について特に言及
しない場合は、酸化物半導体材料または酸化物半導体以外の半導体材料のどちらを用いて
もよい。

発明の効果

0029

本発明の一態様では、下部にはチャネル形成領域に酸化物半導体以外の材料を用いたトラ
ンジスタを有し、上部にはチャネル形成領域に酸化物半導体を用いたトランジスタを有す
る半導体装置が提供される。

0030

酸化物半導体を用いたトランジスタはオフ電流が極めて小さいため、これを用いることに
より極めて長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ
作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となる
ため、消費電力を十分に低減することができる。また、電力の供給がない場合であっても
、長期にわたって記憶内容を保持することが可能である。

0031

また、情報の書き込みに高い電圧を必要とせず、素子の劣化の問題もない。例えば従来の
不揮発性メモリのように浮遊ゲートへの電子注入と引き抜きを行う必要がないため、ゲ
ート絶縁層の劣化といった劣化が全く生じることがない。すなわち、本実施形態に係る半
導体装置は、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、
信頼性が飛躍的に向上する。さらに、トランジスタのオン状態オフ状態によって、情報
の書き込みが行われるため、高速な動作も容易に実現しうる。また、情報を書き換える際
、前の情報を消去するための動作が不要であるというメリットもある。

0032

また、酸化物半導体以外の材料を用いたトランジスタは十分な高速動作が可能なため、こ
れを用いることにより、記憶内容の読み出しを高速に行うことが可能である。

0033

さらに、昇圧回路を有することで多値化が容易となるため、記憶容量を向上させることが
可能である。

0034

このように、酸化物半導体以外の材料を用いたトランジスタと、酸化物半導体を用いたト
ランジスタとを一体に備えることで、これまでにない特徴を有する半導体装置を実現する
ことができる。

図面の簡単な説明

0035

半導体装置を説明するための回路図。
半導体装置を説明するための断面図および平面図。
半導体装置の作製工程を説明するための断面図。
半導体装置の作製工程を説明するための断面図。
半導体装置の作製工程を説明するための断面図。
酸化物半導体を用いたトランジスタの断面図。
図6のA−A’断面におけるエネルギーバンド図(模式図)。
(A)ゲート(GE1)に正の電位(+VG)が与えられた状態を示し、(B)ゲート(GE1)に負の電位(VG<0)が与えられた状態を示す図。
真空準位と金属の仕事関数(φM)、酸化物半導体の電子親和力χ)の関係を示す図。
C−V特性を示す図。
Vgと(1/C)2との関係を示す図。
半導体装置を説明するための断面図。
半導体装置を説明するための断面図。
半導体装置を説明するための断面図。
半導体装置を説明するための断面図。
記憶素子を説明するための回路図。
半導体装置を説明するための回路図。
駆動回路を説明するための回路図。
駆動回路を説明するための回路図。
読み出し回路を説明するための回路図。
電位生成回路を説明するための回路図。
昇圧回路を説明するための回路図。
差動型センスアンプを説明するための回路図。
ラッチ型センスアンプを説明するための回路図。
動作を説明するためのタイミングチャートを示す図。
半導体装置を説明するための回路図。
読み出し回路を説明するための回路図。
動作を説明するためのタイミングチャートを示す図。
読み出し回路を説明するための図。
動作を説明するためのタイミングチャートを示す図。
記憶素子を説明するための回路図。
半導体装置を説明するための回路図。
読み出し回路を説明するための回路図。
駆動回路を説明するための回路図。
動作を説明するためのタイミングチャートを示す図。
ノードAとワード線電位の関係を示す図。
電子機器を説明するための図。

実施例

0036

本発明の実施の形態の一例について、図面を用いて以下に説明する。但し、本発明は以下
の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および
詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下
に示す実施の形態の記載内容に限定して解釈されるものではない。

0037

なお、図面等において示す各構成の、位置、大きさ、範囲などは、理解の簡単のため、実
際の位置、大きさ、範囲などを表していない場合がある。よって、必ずしも、図面等に開
示された位置、大きさ、範囲などに限定されない。

0038

なお、本明細書等における「第1」、「第2」、「第3」などの序数は、構成要素の混同
を避けるために付すものであり、数的に限定するものではないことを付記する。

0039

(実施の形態1)
本実施の形態では、開示する発明の一態様に係る半導体装置の構成および作製方法につい
て、図1乃至図15を参照して説明する。

0040

<半導体装置の回路構成
図1には、半導体装置の回路構成の一例を示す。当該半導体装置は、酸化物半導体以外の
材料を用いたトランジスタ160と酸化物半導体を用いたトランジスタ162によって構
成される。なお、図1において、トランジスタ162は、酸化物半導体を用いたことを明
示するために、OSの符号を合わせて付している。

0041

ここで、トランジスタ160のゲート電極と、トランジスタ162のソース電極またはド
レイン電極の一方とは、電気的に接続されている。また、第1の配線(1st Line
:ソース線とも呼ぶ)とトランジスタ160のソース電極とは、電気的に接続され、第2
の配線(2nd Line:ビット線とも呼ぶ)とトランジスタ160のドレイン電極と
は、電気的に接続されている。そして、第3の配線(3rd Line:第1信号線とも
呼ぶ)とトランジスタ162のソース電極またはドレイン電極の他方とは、電気的に接続
され、第4の配線(4th Line:第2信号線とも呼ぶ)と、トランジスタ162の
ゲート電極とは、電気的に接続されている。

0042

酸化物半導体以外の材料を用いたトランジスタ160は十分な高速動作が可能なため、こ
れを用いることにより、記憶内容の読み出しなどを高速に行うことが可能である。また、
酸化物半導体を用いたトランジスタ162は、オフ電流が極めて小さいという特徴を有し
ている。このため、トランジスタ162をオフ状態とすることで、トランジスタ160の
ゲート電極の電位を極めて長時間にわたって保持することが可能である。

0043

ゲート電極の電位を長時間にわたって保持することが可能という特徴を生かすことで、次
のように、情報の書き込み、保持、読み出しが可能である。

0044

はじめに、情報の書き込みおよび保持について説明する。まず、第4の配線の電位を、ト
ランジスタ162がオン状態となる電位として、トランジスタ162をオン状態とする。
これにより、第3の配線の電位が、トランジスタ160のゲート電極に与えられる(書き
込み)。その後、第4の配線の電位を、トランジスタ162がオフ状態となる電位として
、トランジスタ162をオフ状態とすることにより、トランジスタ160のゲート電極の
電位が保持される(保持)。

0045

トランジスタ162のオフ電流は極めて小さいから、トランジスタ160のゲート電極の
電位は長時間にわたって保持される。例えば、トランジスタ160のゲート電極の電位が
トランジスタ160をオン状態とする電位であれば、トランジスタ160のオン状態が長
時間にわたって保持されることになる。また、トランジスタ160のゲート電極の電位が
トランジスタ160をオフ状態とする電位であれば、トランジスタ160のオフ状態が長
時間にわたって保持される。

0046

次に、情報の読み出しについて説明する。上述のように、トランジスタ160のオン状態
またはオフ状態が保持された状態において、第1の配線に所定の電位(低電位)が与えら
れると、トランジスタ160のオン状態またはオフ状態に応じて、第2の配線の電位は異
なる値をとる。例えば、トランジスタ160がオン状態の場合には、第1の配線の電位の
影響を受けて、第2の配線の電位が低下することになる。逆に、トランジスタ160がオ
フ状態の場合には、第2の配線の電位は変化しない。

0047

このように、情報が保持された状態において、第1の配線の電位と第2の配線の電位とを
比較することで、情報を読み出すことができる。

0048

次に、情報の書き換えについて説明する。情報の書き換えは、上記情報の書き込みおよび
保持と同様に行われる。つまり、第4の配線の電位を、トランジスタ162がオン状態と
なる電位として、トランジスタ162をオン状態とする。これにより、第3の配線の電位
(新たな情報に係る電位)が、トランジスタ160のゲート電極に与えられる。その後、
第4の配線の電位を、トランジスタ162がオフ状態となる電位として、トランジスタ1
62をオフ状態とすることにより、新たな情報が保持された状態となる。

0049

このように、開示する発明に係る半導体装置は、再度の情報の書き込みによって直接的に
情報を書き換えることが可能である。このためフラッシュメモリなどにおいて必要とされ
消去動作が不要であり、消去動作に起因する動作速度の低下を抑制することができる。
つまり、半導体装置の高速動作が実現される。

0050

なお、上記説明は、電子をキャリアとするn型トランジスタ(nチャネル型トランジスタ
)を用いる場合についてのものであるが、n型トランジスタに代えて、正孔をキャリアと
するp型トランジスタを用いることができるのはいうまでもない。

0051

また、トランジスタ160のゲート電極の電位の保持を容易にするために、トランジスタ
160のゲート電極に、容量素子などを付加しても良いことはいうまでもない。

0052

<半導体装置の平面構成および断面構成
図2は、上記半導体装置の構成の一例である。図2(A)には、半導体装置の断面を、図
2(B)には、半導体装置の平面を、それぞれ示す。ここで、図2(A)は、図2(B)
の線A1−A2および線B1−B2における断面に相当する。図2(A)および図2(B
)に示される半導体装置は、下部に酸化物半導体以外の材料を用いたトランジスタ160
を有し、上部に酸化物半導体を用いたトランジスタ162を有するものである。なお、ト
ランジスタ160およびトランジスタ162は、いずれもn型トランジスタとして説明す
るが、p型トランジスタを採用しても良い。特に、トランジスタ160は、p型とするこ
とが可能である。

0053

トランジスタ160は、半導体材料を含む基板100に設けられたチャネル形成領域11
6と、チャネル形成領域116を挟むように設けられた不純物領域114および高濃度
純物領域120(これらをあわせて単に不純物領域とも呼ぶ)と、チャネル形成領域11
6上に設けられたゲート絶縁層108aと、ゲート絶縁層108a上に設けられたゲート
電極110aと、チャネル形成領域116の一方の側に設けられた不純物領域114と電
気的に接続するソース電極またはドレイン電極130aと、チャネル形成領域116の他
方の側に設けられた不純物領域114と電気的に接続するソース電極またはドレイン電極
130bを有する。。

0054

ここで、ゲート電極110aの側面にはサイドウォール絶縁層118が設けられている。
また、基板100に、平面的に見てサイドウォール絶縁層118を挟むように設けられた
高濃度不純物領域120を有し、高濃度不純物領域120上には金属化合物領域124
が存在する。また、基板100上にはp型トランジスタ160を囲むように素子分離絶縁
層106が設けられており、p型トランジスタ160を覆うように、層間絶縁層126お
よび層間絶縁層128が設けられている。層間絶縁層126および層間絶縁層128に形
成された開口を通じて、ソース電極またはドレイン電極130aは、チャネル形成領域1
16の一方の側に設けられた金属化合物領域124と電気的に接続され、ソース電極また
はドレイン電極130bは、チャネル形成領域116の他方の側に設けられた金属化合物
領域124と電気的に接続されている。つまり、ソース電極またはドレイン電極130a
は、チャネル形成領域116の一方の側に設けられた金属化合物領域124を介してチャ
ネル形成領域116の一方の側に設けられた高濃度不純物領域120およびチャネル形成
領域116の一方の側に設けられた不純物領域114と電気的に接続され、ソース電極ま
たはドレイン電極130bは、チャネル形成領域116の他方の側に設けられた金属化合
物領域124を介してチャネル形成領域116の他方の側に設けられた高濃度不純物領域
120およびチャネル形成領域116の他方の側に設けられた不純物領域114と電気的
に接続されている。また、ゲート電極110aには、ソース電極またはドレイン電極13
0aやソース電極またはドレイン電極130bと同様に設けられた電極130cが電気的
に接続されている。

0055

トランジスタ162は、層間絶縁層128上に設けられたゲート電極136dと、ゲート
電極136d上に設けられたゲート絶縁層138と、ゲート絶縁層138上に設けられた
酸化物半導体層140と、酸化物半導体層140上に設けられ、酸化物半導体層140と
電気的に接続されているソース電極またはドレイン電極142a、ソース電極またはドレ
イン電極142bと、を有する。

0056

ここで、ゲート電極136dは、層間絶縁層128上に形成された絶縁層132に、埋め
込まれるように設けられている。また、ゲート電極136dと同様に、ソース電極または
ドレイン電極130aに接して電極136aが、ソース電極またはドレイン電極130b
に接して電極136bが、電極130cに接して電極136cが、それぞれ形成されてい
る。

0057

また、トランジスタ162の上には、酸化物半導体層140の一部と接するように、保護
絶縁層144が設けられており、保護絶縁層144上には層間絶縁層146が設けられて
いる。ここで、保護絶縁層144および層間絶縁層146には、ソース電極またはドレイ
ン電極142a、ソース電極またはドレイン電極142bにまで達する開口が設けられて
おり、当該開口を通じて、電極150d、電極150eが、ソース電極またはドレイン電
極142a、ソース電極またはドレイン電極142bに接して形成されている。また、電
極150d、電極150eと同様に、ゲート絶縁層138、保護絶縁層144、層間絶縁
層146に設けられた開口を通じて、電極136a、電極136b、電極136cに接す
る電極150a、電極150b、電極150cが形成されている。

0058

ここで、酸化物半導体層140は水素などの不純物が十分に除去され、高純度化されてい
るものであることが望ましい。具体的には、酸化物半導体層140の水素濃度は5×10
19atoms/cm3以下、望ましくは5×1018atoms/cm3以下、より望
ましくは5×1017atoms/cm3以下とする。また、十分な酸素を含有すること
により、酸素欠乏に起因する欠陥が低減されたものであることが望ましい。水素濃度が十
分に低減されて高純度化され、酸素欠乏に起因する欠陥が低減された酸化物半導体層14
0では、キャリア濃度が1×1012/cm3以下、望ましくは、1×1011/cm3
以下となる。このように、i型化(真性化)または実質的にi型化された酸化物半導体を
用いることで、極めて優れたオフ電流特性のトランジスタ162を得ることができる。例
えば、ドレイン電圧Vdが+1Vまたは+10Vの場合であって、ゲート電圧Vgが−5
Vから−20Vの範囲では、オフ電流は1×10−13A以下である。このように、水素
濃度が十分に低減されて高純度化され、酸素欠乏に起因する欠陥が低減された酸化物半導
体層140を適用し、トランジスタ162のオフ電流を低減することにより、新たな構成
の半導体装置を実現することができる。なお、上述の酸化物半導体層140中の水素濃度
は、二次イオン質量分析法SIMS:Secondary Ion Mass Spe
ctroscopy)で測定したものである。

0059

また、層間絶縁層146上には絶縁層152が設けられており、当該絶縁層152に埋め
込まれるように、電極154a、電極154b、電極154c、電極154dが設けられ
ている。ここで、電極154aは電極150aと接しており、電極154bは電極150
bと接しており、電極154cは電極150cおよび電極150dと接しており、電極1
54dは電極150eと接している。

0060

つまり、図2に示される半導体装置では、トランジスタ160のゲート電極110aと、
トランジスタ162のソース電極またはドレイン電極142aとが、電極130c、電極
136c、電極150c、電極154cおよび電極150dを介して電気的に接続されて
いる。

0061

<半導体装置の作製方法>
次に、上記半導体装置の作製方法の一例について説明する。以下では、はじめに下部のト
ランジスタ160の作製方法について図3を参照して説明し、その後、上部のトランジス
タ162の作製方法について図4および図5を参照して説明する。

0062

<下部のトランジスタの作製方法>
まず、半導体材料を含む基板100を用意する(図3(A)参照)。半導体材料を含む基
板100としては、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板
、シリコンゲルマニウムなどの化合物半導体基板、SOI基板などを適用することができ
る。ここでは、半導体材料を含む基板100として、単結晶シリコン基板を用いる場合の
一例について示すものとする。なお、一般に「SOI基板」は、絶縁表面上にシリコン半
導体層が設けられた構成の基板をいうが、本明細書等においては、絶縁表面上にシリコン
以外の材料からなる半導体層が設けられた構成の基板をも含む概念として用いる。つまり
、「SOI基板」が有する半導体層は、シリコン半導体層に限定されない。また、SOI
基板には、ガラス基板などの絶縁基板上に絶縁層を介して半導体層が設けられた構成のも
のが含まれるものとする。

0063

基板100上には、素子分離絶縁層を形成するためのマスクとなる保護層102を形成す
る(図3(A)参照)。保護層102としては、例えば、酸化シリコン窒化シリコン
窒化酸化シリコンなどを材料とする絶縁層を用いることができる。なお、この工程の前後
において、トランジスタのしきい値電圧を制御するために、n型の導電性を付与する不純
元素やp型の導電性を付与する不純物元素を基板100に添加してもよい。半導体がシ
リコンの場合、n型の導電性を付与する不純物としては、例えば、リン砒素などを用い
ることができる。また、p型の導電性を付与する不純物としては、例えば、硼素アルミ
ニウム、ガリウムなどを用いることができる。

0064

次に、上記の保護層102をマスクとしてエッチングを行い、保護層102に覆われてい
ない領域(露出している領域)の基板100の一部を除去する。これにより分離された半
導体領域104が形成される(図3(B)参照)。当該エッチングには、ドライエッチ
グを用いるのが好適であるが、ウェットエッチングを用いても良い。エッチングガスやエ
チング液については被エッチング材料に応じて適宜選択することができる。

0065

次に、半導体領域104を覆うように絶縁層を形成し、半導体領域104に重畳する領域
の絶縁層を選択的に除去することで、素子分離絶縁層106を形成する(図3(B)参照
)。当該絶縁層は、酸化シリコンや窒化シリコン、窒化酸化シリコンなどを用いて形成さ
れる。絶縁層の除去方法としては、CMPなどの研磨処理やエッチングなどがあるが、そ
のいずれを用いても良い。なお、半導体領域104の形成後、または、素子分離絶縁層1
06の形成後には、上記保護層102を除去する。

0066

次に、半導体領域104上に絶縁層を形成し、当該絶縁層上に導電材料を含む層を形成す
る。

0067

絶縁層は後のゲート絶縁層となるものであり、CVD法スパッタリング法等を用いて得
られる酸化シリコン、窒化酸化シリコン、窒化シリコン、酸化ハフニウム酸化アルミ
ウム、酸化タンタル等を含む膜の単層構造または積層構造とすると良い。他に、高密度
ラズマ処理や熱酸化処理によって、半導体領域104の表面を酸化、窒化することにより
、上記絶縁層を形成してもよい。高密度プラズマ処理は、例えば、He、Ar、Kr、X
eなどの希ガスと、酸素、酸化窒素アンモニア窒素、水素などを組み合わせた混合ガ
スを用いて行うことができる。また、絶縁層の厚さは特に限定されないが、例えば、1n
m以上100nm以下とすることができる。

0068

導電材料を含む層は、アルミニウムや銅、チタンタンタルタングステン等の金属材料
を用いて形成することができる。また、導電材料を含む多結晶シリコンなどの半導体材料
を用いて、導電材料を含む層を形成しても良い。形成方法も特に限定されず、蒸着法、C
VD法、スパッタリング法、スピンコート法などの各種成膜方法を用いることができる。
なお、本実施の形態では、導電材料を含む層を、金属材料を用いて形成する場合の一例に
ついて示すものとする。

0069

その後、絶縁層および導電材料を含む層を選択的にエッチングして、ゲート絶縁層108
a、ゲート電極110aを形成する(図3(C)参照)。

0070

次に、ゲート電極110aを覆う絶縁層112を形成する(図3(C)参照)。そして、
半導体領域104にリン(P)やヒ素(As)などを添加して、浅い接合深さの不純物領
域114を形成する(図3(C)参照)。なお、ここではn型トランジスタを形成するた
めにリンやヒ素を添加しているが、p型トランジスタを形成する場合には、硼素(B)や
アルミニウム(Al)などの不純物元素を添加すればよい。なお、不純物領域114の形
成により、半導体領域104のゲート絶縁層108a下部には、チャネル形成領域116
が形成される(図3(C)参照)。ここで、添加する不純物の濃度は適宜設定することが
できるが、半導体素子が高度に微細化される場合には、その濃度を高くすることが望まし
い。また、ここでは、絶縁層112を形成した後に不純物領域114を形成する工程を採
用しているが、不純物領域114を形成した後に絶縁層112を形成する工程としても良
い。

0071

次に、サイドウォール絶縁層118を形成する(図3(D)参照)。サイドウォール絶縁
層118は、絶縁層112を覆うように絶縁層を形成した後に、当該絶縁層に異方性の高
いエッチングを適用することで、自己整合的に形成することができる。また、この際に、
絶縁層112を部分的にエッチングして、ゲート電極110aの上面と、不純物領域11
4の上面を露出させると良い。

0072

次に、ゲート電極110a、不純物領域114、サイドウォール絶縁層118等を覆うよ
うに、絶縁層を形成する。そして、不純物領域114と接する領域に、リン(P)やヒ素
(As)などを添加して、高濃度不純物領域120を形成する(図3(E)参照)。その
後、上記絶縁層を除去し、ゲート電極110a、サイドウォール絶縁層118、高濃度不
純物領域120等を覆うように金属層122を形成する(図3(E)参照)。当該金属層
122は、真空蒸着法やスパッタリング法、スピンコート法などの各種成膜方法を用いて
形成することができる。金属層122は、半導体領域104を構成する半導体材料と反応
して低抵抗な金属化合物となる金属材料を用いて形成することが望ましい。このような金
属材料としては、例えば、チタン、タンタル、タングステン、ニッケルコバルト白金
等がある。

0073

次に、熱処理を施して、上記金属層122と半導体材料とを反応させる。これにより、高
濃度不純物領域120に接する金属化合物領域124が形成される(図3(F)参照)。
なお、ゲート電極110aとして多結晶シリコンなどを用いる場合には、ゲート電極11
0aの金属層122と接触する部分にも、金属化合物領域が形成されることになる。

0074

上記熱処理としては、例えば、フラッシュランプ照射による熱処理を用いることができ
る。もちろん、その他の熱処理方法を用いても良いが、金属化合物の形成に係る化学反応
制御性を向上させるためには、ごく短時間の熱処理が実現できる方法を用いることが望
ましい。なお、上記の金属化合物領域124は、金属材料と半導体材料との反応により形
成されるものであり、十分に導電性が高められた領域である。当該金属化合物領域124
を形成することで、電気抵抗を十分に低減し、素子特性を向上させることができる。なお
、金属化合物領域124を形成した後には、金属層122は除去する。

0075

次に、上述の工程により形成された各構成を覆うように、層間絶縁層126、層間絶縁層
128を形成する(図3(G)参照)。層間絶縁層126や層間絶縁層128は、酸化シ
リコン、窒化酸化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タ
タル等の無機絶縁材料を含む材料を用いて形成することができる。また、ポリイミド
アクリル等の有機絶縁材料を用いて形成することも可能である。なお、ここでは、層間絶
縁層126と層間絶縁層128の二層構造としているが、層間絶縁層の構成はこれに限定
されない。層間絶縁層128の形成後には、その表面を、CMPやエッチングなどによっ
平坦化しておくことが望ましい。

0076

その後、上記層間絶縁層に、金属化合物領域124にまで達する開口を形成し、当該開口
に、ソース電極またはドレイン電極130a、ソース電極またはドレイン電極130bを
形成する(図3(H)参照)。ソース電極またはドレイン電極130aやソース電極また
はドレイン電極130bは、例えば、開口を含む領域にPVD法やCVD法などを用いて
導電層を形成した後、エッチングやCMPといった方法を用いて、上記導電層の一部を除
去することにより形成することができる。

0077

なお、上記導電層の一部を除去してソース電極またはドレイン電極130aやソース電極
またはドレイン電極130bを形成する際には、その表面が平坦になるように加工するこ
とが望ましい。例えば、開口を含む領域にチタン膜窒化チタン膜を薄く形成した後に、
開口に埋め込むようにタングステン膜を形成する場合には、その後のCMPによって、不
要なタングステン膜、チタン膜、窒化チタン膜などを除去すると共に、その表面の平坦性
を向上させることができる。このように、ソース電極またはドレイン電極130a、ソー
ス電極またはドレイン電極130bを含む表面を平坦化することにより、後の工程におい
て、良好な電極、配線、絶縁層、半導体層などを形成することが可能となる。

0078

なお、ここでは、金属化合物領域124と接触するソース電極またはドレイン電極130
aやソース電極またはドレイン電極130bのみを示しているが、この工程において、ゲ
ト電極110aと接触する電極(例えば、図2(A)における電極130c)などをあ
わせて形成することができる。ソース電極またはドレイン電極130a、ソース電極また
はドレイン電極130bとして用いることができる材料について特に限定はなく、各種導
電材料を用いることができる。例えば、モリブデン、チタン、クロム、タンタル、タング
テン、アルミニウム、銅、ネオジムスカンジウムなどの導電性材料を用いることがで
きる。

0079

以上により、半導体材料を含む基板100を用いたトランジスタ160が形成される。な
お、上記工程の後には、さらに電極や配線、絶縁層などを形成しても良い。配線の構造と
して、層間絶縁層および導電層の積層構造でなる多層配線構造を採用することにより、高
度に集積化した半導体装置を提供することができる。

0080

<上部のトランジスタの作製方法>
次に、図4および図5を用いて、層間絶縁層128上にトランジスタ162を作製する工
程について説明する。なお、図4および図5は、層間絶縁層128上の各種電極や、トラ
ンジスタ162などの作製工程を示すものであるから、トランジスタ162の下部に存在
するトランジスタ160等については省略している。

0081

まず、層間絶縁層128、ソース電極またはドレイン電極130a、ソース電極またはド
レイン電極130b、電極130c上に絶縁層132を形成する(図4(A)参照)。絶
縁層132はPVD法やCVD法などを用いて形成することができる。また、酸化シリコ
ン、窒化酸化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タン
ル等の無機絶縁材料を含む材料を用いて形成することができる。

0082

次に、絶縁層132に対し、ソース電極またはドレイン電極130a、ソース電極または
ドレイン電極130b、および、電極130cにまで達する開口を形成する。この際、後
にゲート電極136dが形成される領域にも併せて開口を形成する。そして、上記開口に
埋め込むように、導電層134を形成する(図4(B)参照)。上記開口はマスクを用い
たエッチングなどの方法で形成することができる。当該マスクは、フォトマスクを用いた
露光などの方法によって形成することが可能である。エッチングとしてはウェットエッチ
ング、ドライエッチングのいずれを用いても良いが、微細加工の観点からは、ドライエッ
チングを用いることが好適である。導電層134の形成は、PVD法やCVD法などの成
膜法を用いて行うことができる。導電層134の形成に用いることができる材料としては
、モリブデン、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム
、スカンジウムなどの導電性材料や、これらの合金化合物(例えば窒化物)などが挙げ
られる。

0083

より具体的には、例えば、開口を含む領域にPVD法によりチタン膜を薄く形成し、CV
D法により窒化チタン膜を薄く形成した後に、開口に埋め込むようにタングステン膜を形
成する方法を適用することができる。ここで、PVD法により形成されるチタン膜は、界
面の酸化膜還元し、下部電極(ここではソース電極またはドレイン電極130a、ソー
ス電極またはドレイン電極130b、電極130cなど)との接触抵抗を低減させる機能
を有する。また、その後に形成される窒化チタン膜は、導電性材料の拡散を抑制するバリ
ア機能を備える。また、チタンや窒化チタンなどによるバリア膜を形成した後に、メッキ
法により銅膜を形成してもよい。

0084

導電層134を形成した後には、エッチングやCMPといった方法を用いて導電層134
の一部を除去し、絶縁層132を露出させて、電極136a、電極136b、電極136
c、ゲート電極136dを形成する(図4(C)参照)。なお、上記導電層134の一部
を除去して電極136a、電極136b、電極136c、ゲート電極136dを形成する
際には、表面が平坦になるように加工することが望ましい。このように、絶縁層132、
電極136a、電極136b、電極136c、ゲート電極136dの表面を平坦化するこ
とにより、後の工程において、良好な電極、配線、絶縁層、半導体層などを形成すること
が可能となる。

0085

次に、絶縁層132、電極136a、電極136b、電極136c、ゲート電極136d
を覆うように、ゲート絶縁層138を形成する(図4(D)参照)。ゲート絶縁層138
は、CVD法やスパッタリング法等を用いて形成することができる。また、ゲート絶縁層
138は、酸化珪素窒化珪素酸化窒化珪素窒化酸化珪素、酸化アルミニウム、酸化
ハフニウム、酸化タンタルなどを含むように形成するのが好適である。なお、ゲート絶縁
層138は、単層構造としても良いし、積層構造としても良い。例えば、原料ガスとして
シラン(SiH4)、酸素、窒素を用いたプラズマCVD法により、酸化窒化珪素でな
るゲート絶縁層138を形成することができる。ゲート絶縁層138の厚さは特に限定さ
れないが、例えば、10nm以上500nm以下とすることができる。積層構造の場合は
、例えば、膜厚50nm以上200nm以下の第1のゲート絶縁層と、第1のゲート絶縁
層上の膜厚5nm以上300nm以下の第2のゲート絶縁層の積層とすると好適である。

0086

なお、不純物を除去することによりi型化または実質的にi型化された酸化物半導体(高
純度化された酸化物半導体)は、界面準位界面電荷に対して極めて敏感であるため、こ
のような酸化物半導体を酸化物半導体層に用いる場合には、ゲート絶縁層との界面は重要
である。つまり、高純度化された酸化物半導体層に接するゲート絶縁層138には、高品
質化が要求されることになる。

0087

例えば、μ波(2.45GHz)を用いた高密度プラズマCVD法は、緻密で絶縁耐圧
高い高品質なゲート絶縁層138を形成できる点で好適である。高純度化された酸化物半
導体層と高品質ゲート絶縁層とが密接することにより、界面準位を低減して界面特性を良
好なものとすることができるからである。

0088

もちろん、ゲート絶縁層として良質な絶縁層を形成できるものであれば、高純度化された
酸化物半導体層を用いる場合であっても、スパッタリング法やプラズマCVD法など他の
方法を適用することができる。また、形成後の熱処理によって、膜質や界面特性が改質
れる絶縁層を適用しても良い。いずれにしても、ゲート絶縁層138としての膜質が良好
であると共に、酸化物半導体層との界面準位密度を低減し、良好な界面を形成できるもの
を形成すれば良い。

0089

さらに、温度85℃、電界強度2×106V/cm、12時間のゲートバイアス・熱スト
レス試験BT試験)においては、不純物が酸化物半導体に添加されていると、不純物と
酸化物半導体の主成分との結合が、強電界(B:バイアス)と高温(T:温度)により切
断され、生成された未結合手がしきい値電圧(Vth)のドリフトを誘発することとなる

0090

これに対して、酸化物半導体の不純物、特に水素や水などを極力排除し、上記のようにゲ
ート絶縁層との界面特性を良好にすることにより、BT試験に対しても安定なトランジス
タを得ることが可能である。

0091

次いで、ゲート絶縁層138上に、酸化物半導体層を形成し、マスクを用いたエッチング
などの方法によって該酸化物半導体層を加工して、島状の酸化物半導体層140を形成す
る(図4(E)参照)。

0092

酸化物半導体層としては、四元金属酸化物であるIn−Sn−Ga−Zn−Oや、三元
系金属酸化物であるIn−Ga−Zn−O、In−Sn−Zn−O、In−Al−Zn−
O、Sn−Ga−Zn−O、Al−Ga−Zn−O、Sn−Al−Zn−Oや、二元系
属酸化物であるIn−Zn−O、Sn−Zn−O、Al−Zn−O、Zn−Mg−O、S
n−Mg−O、In−Mg−Oや、単元系金属酸化物であるIn−O、Sn−O、Zn−
Oなどを用いた酸化物半導体層を適用することができる。また、上記酸化物半導体材料に
SiO2を含ませても良い。

0093

また、酸化物半導体層は、InMO3(ZnO)m(m>0)で表記される薄膜を用いる
ことができる。ここで、Mは、Ga、Al、MnおよびCoから選ばれた一または複数の
金属元素を示す。例えばMとして、Ga、Ga及びAl、Ga及びMn、またはGa及び
Coなどがある。InMO3(ZnO)m(m>0)で表記される構造の酸化物半導体膜
のうち、MとしてGaを含む構造の酸化物半導体を、In−Ga−Zn−O系酸化物半導
体と呼び、その薄膜をIn−Ga−Zn−O系酸化物半導体膜(In−Ga−Zn−O系
非晶質膜)などと呼ぶこととする。

0094

本実施の形態では、酸化物半導体層としてIn−Ga−Zn−O系の酸化物半導体成膜
ターゲットを用いて、非晶質の酸化物半導体層をスパッタ法により形成することとする。
なお、非晶質の酸化物半導体層中にシリコンを添加することで、その結晶化を抑制するこ
とができるから、例えば、SiO2を2重量%以上10重量%以下含むターゲットを用い
て酸化物半導体層を形成しても良い。

0095

酸化物半導体層をスパッタリング法で作製するためのターゲットとしては、例えば、酸化
亜鉛を主成分とする金属酸化物のターゲットを用いることができる。また、In、Ga、
およびZnを含む酸化物半導体成膜用ターゲット組成比として、In2O3:Ga2O
3:ZnO=1:1:1[mol数比])などを用いることもできる。また、In、Ga
、およびZnを含む酸化物半導体成膜用ターゲットとして、In2O3:Ga2O3:Z
nO=1:1:2[mol数比]、またはIn2O3:Ga2O3:ZnO=1:1:4
[mol数比]の組成比を有するターゲットなどを用いても良い。酸化物半導体成膜用タ
ゲット充填率は90%以上100%以下、好ましくは95%以上(例えば99.9%
)である。充填率の高い酸化物半導体成膜用ターゲットを用いることにより、緻密な酸化
物半導体層が形成される。

0096

酸化物半導体層の形成雰囲気は、希ガス(代表的にはアルゴン)雰囲気、酸素雰囲気、ま
たは、希ガス(代表的にはアルゴン)と酸素との混合雰囲気とするのが好適である。具体
的には、例えば、水素、水、水酸基水素化物などの不純物が、濃度数ppm程度(望ま
しくは濃度数ppb程度)にまで除去された高純度ガスを用いるのが好適である。

0097

酸化物半導体層の形成の際には、減圧状態に保持された処理室内に基板を保持し、基板温
度を100℃以上600℃以下好ましくは200℃以上400℃以下とする。基板を加熱
しながら酸化物半導体層を形成することにより、酸化物半導体層に含まれる不純物濃度
低減することができる。また、スパッタリングによる損傷が軽減される。そして、処理室
内の残留水分を除去しつつ水素および水が除去されたスパッタガスを導入し、金属酸化物
をターゲットとして酸化物半導体層を形成する。処理室内の残留水分を除去するためには
吸着型真空ポンプを用いるのが好適である。例えば、クライオポンプイオンポンプ
、チタンサブリメーションポンプを用いることができる。また、排気手段としては、ター
ポンプコールドトラップを加えたものであってもよい。クライオポンプを用いて排気
した成膜室は、例えば、水素原子、水(H2O)など水素原子を含む化合物(より好まし
くは炭素原子を含む化合物も)等が排気されるため、当該成膜室で形成した酸化物半導体
層に含まれる不純物の濃度を低減できる。

0098

形成条件としては、例えば、基板とターゲットの間との距離が100mm、圧力が0.6
Pa、直流(DC)電力が0.5kW、雰囲気が酸素(酸素流量比率100%)雰囲気、
といった条件を適用することができる。なお、パルス直流(DC)電源を用いると、成膜
時に発生する粉状物質パーティクルゴミともいう)が軽減でき、膜厚分布も均一とな
るため、好適である。酸化物半導体層の厚さは、2nm以上200nm以下、好ましくは
5nm以上30nm以下とする。なお、適用する酸化物半導体材料により適切な厚さは異
なるから、その厚さは用いる材料に応じて適宜選択すればよい。

0099

なお、酸化物半導体層をスパッタ法により形成する前には、アルゴンガスを導入してプラ
ズマを発生させる逆スパッタを行い、ゲート絶縁層138の表面に付着しているゴミを除
去するのが好適である。ここで、逆スパッタとは、通常のスパッタにおいては、スパッタ
ターゲットにイオン衝突させるところ、逆に、処理表面にイオンを衝突させることによ
ってその表面を改質する方法のことをいう。処理表面にイオンを衝突させる方法としては
アルゴン雰囲気下で処理表面側に高周波電圧印加して、基板付近プラズマを生成す
る方法などがある。なお、アルゴン雰囲気に代えて窒素雰囲気ヘリウム雰囲気、または
酸素雰囲気などを用いても良い。

0100

上記酸化物半導体層のエッチングには、ドライエッチング、ウェットエッチングのいずれ
を用いても良い。もちろん、両方を組み合わせて用いることもできる。所望の形状にエッ
チングできるよう、材料に合わせてエッチング条件(エッチングガスやエッチング液、エ
ッチング時間、温度等)を適宜設定する。

0101

ドライエッチングに用いるエッチングガスには、例えば、塩素を含むガス塩素系ガス
例えば塩素(Cl2)、塩化硼素(BCl3)、塩化珪素(SiCl4)、四塩化炭素
CCl4)など)などがある。また、フッ素を含むガス(フッ素系ガス、例えば四弗化炭
素(CF4)、六弗化硫黄SF6)、三弗化窒素(NF3)、トリフルオロメタン(C
HF3)など)、臭化水素(HBr)、酸素(O2)、これらのガスにヘリウム(He)
やアルゴン(Ar)などの希ガスを添加したガス、などを用いても良い。

0102

ドライエッチング法としては、平行平板型RIE(Reactive Ion Etch
ing)法や、ICP(Inductively Coupled Plasma:誘導
結合型プラズマ)エッチング法を用いることができる。所望の形状にエッチングできるよ
うに、エッチング条件(コイル型の電極に印加される電力量、基板側の電極に印加される
電力量、基板側の電極温度等)は適宜設定する。

0103

ウェットエッチングに用いるエッチング液としては、燐酸酢酸硝酸を混ぜた溶液、ア
ンモニア過水(31重量%過酸化水素水:28重量%アンモニア水:水=5:2:2)な
どを用いることができる。また、ITO07N(関東化学社製)などのエッチング液を用
いてもよい。

0104

次いで、酸化物半導体層に第1の熱処理を行うことが望ましい。この第1の熱処理によっ
て酸化物半導体層の脱水化または脱水素化を行うことができる。第1の熱処理の温度は、
300℃以上750℃以下、好ましくは400℃以上基板歪み点未満とする。例えば、
抵抗発熱体などを用いた電気炉に基板を導入し、酸化物半導体層140に対して窒素雰囲
気下450℃において1時間の熱処理を行う。この間、酸化物半導体層140は、大気
触れないようにし、水や水素の再混入が行われないようにする。

0105

なお、熱処理装置は電気炉に限られず、加熱されたガスなどの媒体からの熱伝導、または
熱輻射によって、被処理物を加熱する装置であっても良い。例えば、LRTA(Lamp
Rapid Thermal Anneal)装置、GRTA(Gas Rapid
Thermal Anneal)装置等のRTA(Rapid Thermal Ann
eal)装置を用いることができる。LRTA装置は、ハロゲンランプメタルハライド
ランプキセノンアークランプカーボンアークランプ高圧ナトリウムランプ高圧水
銀ランプなどのランプから発する光(電磁波)の輻射により、被処理物を加熱する装置で
ある。GRTA装置は、高温のガスを用いて熱処理を行う装置である。気体としては、ア
ルゴンなどの希ガス、または窒素のような、熱処理によって被処理物と反応しない不活性
気体が用いられる。

0106

例えば、第1の熱処理として、650℃〜700℃の高温に加熱した不活性ガス中に基板
投入し、数分間加熱した後、当該不活性ガス中から基板を取り出すGRTA処理を行っ
てもよい。GRTA処理を用いると短時間での高温熱処理が可能となる。また、短時間の
熱処理であるため、基板の歪み点を超える温度条件であっても適用が可能となる。

0107

なお、第1の熱処理は、窒素、または希ガス(ヘリウム、ネオン、アルゴン等)を主成分
とする雰囲気であって、水、水素などが含まれない雰囲気で行うことが望ましい。例えば
、熱処理装置に導入する窒素、またはヘリウム、ネオン、アルゴン等の希ガスの純度を、
6N(99.9999%)以上、好ましくは7N(99.99999%)以上(すなわち
、不純物濃度が1ppm以下、好ましくは0.1ppm以下)とする。

0108

第1の熱処理の条件、または酸化物半導体層の材料によっては、酸化物半導体層が結晶化
し、微結晶または多結晶となる場合もある。例えば、結晶化率が90%以上、または80
%以上の微結晶の酸化物半導体層となる場合もある。また、第1の熱処理の条件、または
酸化物半導体層の材料によっては、結晶成分を含まない非晶質の酸化物半導体層となる場
合もある。

0109

また、非晶質の酸化物半導体(例えば、酸化物半導体層の表面)に結晶(粒径1nm以上
20nm以下代表的には2nm以上4nm以下)が混在する酸化物半導体層となる場合も
ある。

0110

また、非晶質の表面に結晶層を設けることで、酸化物半導体層の電気的特性を変化させる
ことも可能である。例えば、In−Ga−Zn−O系の酸化物半導体成膜用ターゲットを
用いて酸化物半導体層を形成する場合には、電気的異方性を有するIn2Ga2ZnO7
結晶粒配向した結晶部を形成することで、酸化物半導体層の電気的特性を変化させる
ことができる。

0111

より具体的には、例えば、In2Ga2ZnO7のc軸が酸化物半導体層の表面に垂直な
方向をとるように配向させることで、酸化物半導体層の表面に平行な方向の導電性を向上
させ、酸化物半導体層の表面に垂直な方向の絶縁性を向上させることができる。また、こ
のような結晶部は、酸化物半導体層中への水や水素などの不純物の侵入を抑制する機能を
有する。

0112

なお、上述の結晶部を有する酸化物半導体層は、GRTA処理による酸化物半導体層の表
面加熱によって形成することができる。また、Znの含有量がInまたはGaの含有量よ
り小さいスパッタターゲットを用いることで、より好適に形成することが可能である。

0113

酸化物半導体層140に対する第1の熱処理は、島状の酸化物半導体層140に加工する
前の酸化物半導体層に行うこともできる。その場合には、第1の熱処理後に、加熱装置
ら基板を取り出し、フォトリソグラフィ工程を行うことになる。

0114

なお、上記熱処理は、酸化物半導体層140に対する脱水化または脱水素化の効果がある
から、脱水化処理、脱水素化処理などと呼ぶこともできる。このような脱水化処理、脱水
素化処理は、酸化物半導体層の形成後、酸化物半導体層140上にソース電極またはドレ
イン電極を積層させた後、ソース電極またはドレイン電極上に保護絶縁層を形成した後、
などのタイミングにおいて行うことが可能である。また、このような脱水化処理、脱水素
化処理は、一回に限らず複数回行っても良い。

0115

次に、酸化物半導体層140に接するように、ソース電極またはドレイン電極142a、
ソース電極またはドレイン電極142bを形成する(図4(F)参照)。ソース電極また
はドレイン電極142a、ソース電極またはドレイン電極142bは、酸化物半導体層1
40を覆うように導電層を形成した後、当該導電層を選択的にエッチングすることにより
形成することができる。

0116

導電層は、スパッタ法をはじめとするPVD法や、プラズマCVD法などのCVD法を用
いて形成することができる。また、導電層の材料としては、アルミニウム、クロム、銅、
タンタル、チタン、モリブデン、タングステンから選ばれた元素や、上述した元素を成分
とする合金等を用いることができる。マンガンマグネシウムジルコニウム、ベリリウ
ム、トリウムから選択されたいずれか一または複数の元素を成分とする材料を用いてもよ
い。また、アルミニウムに、チタン、タンタル、タングステン、モリブデン、クロム、ネ
ジム、スカンジウムから選ばれた元素を単数、または複数組み合わせた材料を用いても
よい。

0117

また、導電層は、導電性の金属酸化物で形成しても良い。導電性の金属酸化物としては酸
インジウム(In2O3)、酸化スズ(SnO2)、酸化亜鉛(ZnO)、酸化インジ
ウム酸化スズ合金(In2O3−SnO2、ITOと略記する場合がある)、酸化インジ
ウム酸化亜鉛合金(In2O3−ZnO)または前記金属酸化物材料にシリコン若しくは
酸化シリコンを含ませたものを用いることができる。

0118

導電層は、単層構造であっても良いし、2層以上の積層構造としてもよい。例えば、シリ
コンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜が積層された2層構
造、チタン膜とアルミニウム膜とチタン膜とが積層された3層構造などが挙げられる。

0119

ここで、エッチングに用いるマスク形成時の露光には、紫外線KrFレーザ光やArF
レーザ光を用いるのが好適である。

0120

図4(F)に示すように、トランジスタのチャネル長(L)は、酸化物半導体層140上
のソース電極またはドレイン電極142aの下端部と、酸化物半導体層140上のソース
電極またはドレイン電極142bの下端部との間隔によって決定される。なお、チャネル
長(L)が25nm未満のパターンの露光を行う場合には、数nm〜数10nmと極めて
波長が短い超紫外線(Extreme Ultraviolet)を用いてマスク形成の
露光を行う。超紫外線による露光は、解像度が高く焦点深度も大きい。従って、後に形成
されるトランジスタのチャネル長(L)を10nm以上1000nm以下とすることも可
能であり、回路の動作速度を高速化できる。さらにオフ電流値が極めて小さいため、消費
電力が大きくならずに済む。

0121

なお、導電層のエッチングの際には、酸化物半導体層140が除去されないように、それ
ぞれの材料およびエッチング条件を適宜調節する。なお、材料およびエッチング条件によ
っては、当該工程において、酸化物半導体層140の一部がエッチングされ、溝部(凹部
)を有する酸化物半導体層となることもある。

0122

また、酸化物半導体層140とソース電極またはドレイン電極142aの間や、酸化物半
導体層140とソース電極またはドレイン電極142bの間には、酸化物導電層を形成し
てもよい。酸化物導電層と、ソース電極またはドレイン電極142aやソース電極または
ドレイン電極142bを形成するための導電層は、連続して形成すること(連続成膜)が
可能である。酸化物導電層はソース領域またはドレイン領域として機能しうる。このよう
な酸化物導電層を設けることで、ソース領域またはドレイン領域の低抵抗化を図ることが
できるため、トランジスタの高速動作が実現される。

0123

また、上記マスクの使用数工程数を削減するため、透過した光が複数の強度となる露光
マスクである多階調マスクによってレジストマスクを形成し、これを用いてエッチング工
程を行ってもよい。多階調マスクを用いて形成したレジストマスクは、複数の厚みを有す
る形状(階段状)となり、アッシングによりさらに形状を変形させることができるため、
異なるパターンに加工する複数のエッチング工程に用いることができる。つまり、一枚の
多階調マスクによって、少なくとも二種類以上の異なるパターンに対応するレジストマス
クを形成することができる。よって、露光マスク数を削減することができ、対応するフォ
トリグラフィ工程も削減できるため、工程の簡略化が図れる。

0124

なお、上述の工程の後には、N2O、N2、またはArなどのガスを用いたプラズマ処理
を行うのが好ましい。当該プラズマ処理によって、露出している酸化物半導体層の表面に
付着した水などが除去される。また、酸素とアルゴンの混合ガスなど、酸素を含有するガ
スを用いたプラズマ処理を行ってもよい。これによって酸化物半導体層に酸素を供給し、
酸素欠乏に起因する欠陥を低減することが可能である。

0125

次に、大気に触れさせることなく、酸化物半導体層140の一部に接する保護絶縁層14
4を形成する(図4(G)参照)。

0126

保護絶縁層144は、スパッタ法など、保護絶縁層144に水、水素等の不純物を混入さ
せない方法を適宜用いて形成することができる。また、その厚さは、1nm以上とする。
保護絶縁層144に用いることができる材料としては、酸化珪素、窒化珪素、酸化窒化珪
素、窒化酸化珪素などがある。また、その構造は、単層構造としても良いし、積層構造と
しても良い。保護絶縁層144を形成する際の基板温度は、室温以上300℃以下とする
のが好ましく、雰囲気は、希ガス(代表的にはアルゴン)雰囲気、酸素雰囲気、または希
ガス(代表的にはアルゴン)と酸素の混合雰囲気とするのが好適である。

0127

保護絶縁層144に水素が含まれると、その水素の酸化物半導体層への侵入や、水素によ
る酸化物半導体層中の酸素の引き抜き、などが生じ、酸化物半導体層のバックチャネル
が低抵抗化してしまい、寄生チャネルが形成されるおそれがある。よって、保護絶縁層1
44はできるだけ水素を含まないように、形成方法においては水素を用いないことが重要
である。

0128

また、処理室内の残留水分を除去しつつ保護絶縁層144を形成するのが好適である。酸
化物半導体層140および保護絶縁層144に水素、水酸基または水分が含まれないよう
にするためである。

0129

処理室内の残留水分を除去するためには、吸着型の真空ポンプを用いるのが好適である。
例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いるのが好
適である。また、排気手段としては、ターボポンプにコールドトラップを加えたものであ
ってもよい。クライオポンプを用いて排気した成膜室は、例えば、水素原子や、水(H2
O)など水素原子を含む化合物等が除去されているため、当該成膜室で形成した保護絶縁
層144に含まれる不純物の濃度を低減できる。

0130

保護絶縁層144を形成する際に用いるスパッタガスとしては、水素、水、水酸基または
水素化物などの不純物が、濃度数ppm程度(望ましくは、濃度数ppb程度)にまで除
去された高純度ガスを用いるのが好適である。

0131

次いで、不活性ガス雰囲気下、または酸素ガス雰囲気下で第2の熱処理(好ましくは20
0℃以上400℃以下、例えば250℃以上350℃以下)を行うのが望ましい。例えば
、窒素雰囲気下で250℃、1時間の第2の熱処理を行う。第2の熱処理を行うと、トラ
ンジスタの電気的特性のばらつきを低減することができる。また、第2の熱処理によって
、酸化物半導体層に酸素を供給することが可能である。

0132

また、大気中、100℃以上200℃以下、1時間以上30時間以下の熱処理を行っても
よい。この熱処理は一定の加熱温度を保持して加熱してもよいし、室温から、100℃以
上200℃以下の加熱温度への昇温と、加熱温度から室温までの降温を複数回くりかえし
て行ってもよい。また、この熱処理を、保護絶縁層の形成前に、減圧下で行ってもよい。
減圧下で熱処理を行うと、加熱時間を短縮することができる。なお、当該熱処理は、上記
第2の熱処理に代えて行っても良いし、第2の熱処理の前後などに行っても良い。

0133

次に、保護絶縁層144上に、層間絶縁層146を形成する(図5(A)参照)。層間絶
縁層146はPVD法やCVD法などを用いて形成することができる。また、酸化シリコ
ン、窒化酸化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタ
ル等の無機絶縁材料を含む材料を用いて形成することができる。層間絶縁層146の形成
後には、その表面を、CMPやエッチングなどの方法によって平坦化しておくことが望ま
しい。

0134

次に、層間絶縁層146、保護絶縁層144、およびゲート絶縁層138に対し、電極1
36a、電極136b、電極136c、ソース電極またはドレイン電極142a、ソース
電極またはドレイン電極142bにまで達する開口を形成し、当該開口に埋め込むように
導電層148を形成する(図5(B)参照)。上記開口はマスクを用いたエッチングなど
の方法で形成することができる。当該マスクは、フォトマスクを用いた露光などの方法に
よって形成することが可能である。エッチングとしてはウェットエッチング、ドライエッ
チングのいずれを用いても良いが、微細加工の観点からは、ドライエッチングを用いるこ
とが好適である。導電層148の形成は、PVD法やCVD法などの成膜法を用いて行う
ことができる。導電層148の形成に用いることができる材料としては、モリブデン、チ
タン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウムな
どの導電性材料や、これらの合金、化合物(例えば窒化物)などが挙げられる。

0135

具体的には、例えば、開口を含む領域にPVD法によりチタン膜を薄く形成し、CVD法
により窒化チタン膜を薄く形成した後に、開口に埋め込むようにタングステン膜を形成す
る方法を適用することができる。ここで、PVD法により形成されるチタン膜は、界面の
酸化膜を還元し、下部電極(ここでは、電極136a、電極136b、電極136c、ソ
ース電極またはドレイン電極142a、ソース電極またはドレイン電極142bなど)と
の接触抵抗を低減させる機能を有する。また、その後に形成される窒化チタンは、導電性
材料の拡散を抑制するバリア機能を備える。また、チタンや窒化チタンなどによるバリア
膜を形成した後に、メッキ法により銅膜を形成してもよい。

0136

導電層148を形成した後には、エッチングやCMPといった方法を用いて導電層148
の一部を除去し、層間絶縁層146を露出させて、電極150a、電極150b、電極1
50c、電極150d、電極150eを形成する(図5(C)参照)。なお、上記導電層
148の一部を除去して電極150a、電極150b、電極150c、電極150d、電
極150eを形成する際には、表面が平坦になるように加工することが望ましい。このよ
うに、層間絶縁層146、電極150a、電極150b、電極150c、電極150d、
電極150eの表面を平坦化することにより、後の工程において、良好な電極、配線、絶
縁層、半導体層などを形成することが可能となる。

0137

さらに、絶縁層152を形成し、絶縁層152に、電極150a、電極150b、電極1
50c、電極150d、電極150eにまで達する開口を形成し、当該開口に埋め込むよ
うに導電層を形成した後、エッチングやCMPなどの方法を用いて導電層の一部を除去し
、絶縁層152を露出させて、電極154a、電極154b、電極154c、電極154
dを形成する(図5(D)参照)。当該工程は、電極150a等を形成する場合と同様で
あるから、詳細は省略する。

0138

上述のような方法でトランジスタ162を作製した場合、酸化物半導体層140の水素濃
度は5×1019/cm3以下となり、また、トランジスタ162のオフ電流は1×10
−13A以下となる。このような、水素濃度が十分に低減されて高純度化され、酸素欠乏
に起因する欠陥が低減された酸化物半導体層140を適用することで、優れた特性のトラ
ンジスタ162を得ることができる。また、下部に酸化物半導体以外の材料を用いたトラ
ンジスタ160を有し、上部に酸化物半導体を用いたトランジスタ162を有する優れた
特性の半導体装置を作製することができる。

0139

なお、酸化物半導体において、DOS(density of state)等の物性研
究は多くなされているが、これらの研究は、エネルギーギャップ中の局在準位そのものを
十分に減らすという思想を含まない。開示する発明の一態様では、局在準位の原因である
水や水素を酸化物半導体中より除去することで、高純度化した酸化物半導体を作製する。
これは、局在準位そのものを十分に減らすという思想に立脚するものである。そして、こ
れによって極めて優れた工業製品の製造を可能とするものである。

0140

なお、水素や水などを除去する際には、同時に酸素が除去されてしまうことがある。この
ため、酸素欠乏により発生する金属の未結合手に対して酸素を供給し、酸素欠陥による局
在準位を減少させることにより、酸化物半導体をさらに高純度化(i型化)するのは好適
である。たとえば、チャネル形成領域に密接して酸素過剰の酸化膜を形成し、200℃〜
400℃、代表的には250℃程度の温度条件での熱処理を行うことで、当該酸化膜から
酸化物半導体中へ酸素を供給して、酸素欠陥による局在準位を減少させることが可能であ
る。また、第2の熱処理中に、不活性ガスを、酸素を含むガスに切り替えても良い。第2
の熱処理に続けて、酸素雰囲気、または水素や水を十分に除去した雰囲気における降温過
程を経ることで、酸化物半導体中に酸素を供給することも可能である。

0141

酸化物半導体の特性の悪化は、過剰な水素による伝導帯下0.1〜0.2eVの浅い準位
や、酸素欠損による深い準位、などに起因するものと考えられる。これらの欠陥を無くす
ために、水素を徹底的に除去し、酸素を十分に供給するという技術思想は正しいものであ
ろう。

0142

開示する発明では酸化物半導体を高純度化しているため、酸化物半導体中のキャリア密度
は十分小さい。

0143

さらに、常温でのフェルミディラック分布則を用いると、エネルギーギャップが3.0
5〜3.15eVである酸化物半導体の真性キャリア密度は1×10−7/cm3となり
、真性キャリア密度が1.45×1010/cm3であるシリコンと比べてはるかに小さ
い。

0144

そのため、少数キャリアであるホールも極めて少なく、IGFET(Insulated
Gate Field Effect Transistor)におけるオフ状態での
リーク電流は常温において100aA/μm以下、好ましくは10aA/μm以下、さら
に好ましくは1aA/μm以下を実現することができる。なお、ここで1aA/μmとい
う表記は、トランジスタのチャネル幅1μm当たり1aA(1×10−18A)の電流が
流れることを示す。

0145

もっとも、エネルギーギャップが3eV以上のワイドギャップ半導体としてSiC(3.
26eV)、GaN(3.42eV)などが知られており、同様なトランジスタ特性が得
られることが期待される。しかし、これらの半導体材料は1500℃以上のプロセス温度
を経由するため、薄膜化は実質的に不可能である。また、シリコン集積回路の上に三次元
の積層化をしようとしても、プロセス温度が高すぎるため不可能である。他方、酸化物半
導体は、室温〜400℃の加熱スパッタによる薄膜形成が可能であり、脱水化・脱水素化
(酸化物半導体層から水素や水を除去すること)及び加酸化(酸化物半導体層に酸素を供
給すること)を450〜700℃で実現することができるため、シリコン集積回路の上に
三次元的な積層構造を形成することができる。

0146

なお、酸化物半導体は一般にn型とされているが、開示する発明の一態様では、水や水素
などの不純物を除去すると共に、酸化物半導体の構成元素である酸素を供給することでi
型化を実現する。この点、シリコンなどのように不純物を添加してのi型化ではなく、従
来にない技術思想を含むものといえる。

0147

なお、本実施の形態では、酸化物半導体を用いたトランジスタ162がボトムゲート型
ある構成について説明したが、本発明はこれに限定されるものではない。トランジスタ1
62の構成は、トップゲート型、あるいはデュアルゲート型としてもよい。デュアルゲー
ト型トランジスタとは、チャネル領域の上下にゲート絶縁層を介して配置された2つのゲ
ート電極層を有するトランジスタのことを言う。

0148

<酸化物半導体を用いたトランジスタの電導機構
ここで、酸化物半導体を用いたトランジスタの電導機構につき、図6乃至図9を用いて説
明する。なお、以下の説明は一考察に過ぎず、これに基づいて発明の有効性否定される
ものではないことを付記する。

0149

図6は、酸化物半導体を用いたデュアルゲート型のトランジスタ(薄膜トランジスタ)の
断面図である。ゲート電極(GE)上にゲート絶縁層(GI)を介して酸化物半導体層(
OS)が設けられ、その上にソース電極(S)およびドレイン電極(D)が設けられ、ソ
ース電極(S)およびドレイン電極(D)を覆うように絶縁層が設けられている。

0150

図7には、図6のA−A’断面におけるエネルギーバンド図(模式図)を示す。また、図
7中の黒丸(●)は電子を示し、白丸(○)は正孔を示し、それぞれは電荷(−q,+q
)を有している。

0151

ドレイン電極に正の電圧(VD>0)を印加した上で、破線はゲート電極に電圧を印加し
ない場合(VG=0)、実線はゲート電極に正の電圧(VG>0)を印加する場合を示す
。ゲート電極に電圧を印加しない場合は高いポテンシャル障壁のために電極から酸化物半
導体側へキャリア(電子)が注入されず、電流を流さないオフ状態を示す。一方、ゲート
に正の電圧を印加するとポテンシャル障壁が低下し、電流を流すオン状態を示す。

0152

図8には、図6におけるB−B’の断面におけるエネルギーバンド図(模式図)を示す。
図8(A)は、ゲート電極(GE1)に正の電圧(VG>0)が与えられた状態であり、
ソース電極とドレイン電極との間にキャリア(電子)が流れるオン状態を示している。ま
た、図8(B)は、ゲート電極(GE1)に負の電圧(VG<0)が印加された状態であ
り、オフ状態(少数キャリアは流れない状態)である場合を示す。

0153

図9は、真空準位と金属の仕事関数(φM)、酸化物半導体の電子親和力(χ)の関係を
示す。

0154

常温において金属中の電子は縮退しており、フェルミ準位は伝導帯内に位置する。一方、
従来の酸化物半導体はn型であり、そのフェルミ準位(EF)は、バンドギャップ中央に
位置する真性フェルミ準位(Ei)から離れて、伝導帯寄りに位置している。なお、酸化
物半導体において水素の一部はドナーとなりn型化する要因の一つであることが知られて
いる。

0155

これに対して開示する発明の一態様に係る酸化物半導体は、n型化の要因である水素を酸
化物半導体から除去し、酸化物半導体の主成分以外の元素(不純物元素)が極力含まれな
いように高純度化することにより真性(i型)とし、または限りなく真性に近づけたもの
である。すなわち、不純物元素を添加してi型化するのでなく、水素や水等の不純物を極
力除去することにより、高純度化されたi型(真性半導体)またはそれに近づけることを
特徴としている。これにより、フェルミ準位(Ef)は真性フェルミ準位(Ei)と同程
度とすることができる。

0156

酸化物半導体のバンドギャップ(Eg)が3.15eVである場合、電子親和力(χ)は
4.3eVと言われている。ソース電極やドレイン電極を構成するチタン(Ti)の仕事
関数は、酸化物半導体の電子親和力(χ)とほぼ等しい。この場合、金属−酸化物半導体
界面において、電子に対してショットキー型障壁は形成されない。

0157

このとき電子は、図8(A)で示すように、ゲート絶縁層と高純度化された酸化物半導体
との界面付近(酸化物半導体のエネルギー的に安定な最低部)を移動する。

0158

また、図8(B)に示すように、ゲート電極(GE1)に負の電位が与えられると、少数
キャリアであるホールは実質的にゼロであるため、電流は限りなくゼロに近い値となる。

0159

このように酸化物半導体の主成分以外の元素(不純物元素)が極力含まれないように高純
度化することにより、真性(i型)とし、または実質的に真性となるため、ゲート絶縁層
との界面特性が顕在化する。そのため、ゲート絶縁層には、酸化物半導体と良好な界面を
形成できるものが要求される。具体的には、例えば、VHF帯マイクロ波帯の電源周波
数で生成される高密度プラズマを用いたCVD法で作製される絶縁層や、スパッタリング
法で作製される絶縁層などを用いることが好ましい。

0160

酸化物半導体を高純度化しつつ、酸化物半導体とゲート絶縁層との界面を良好なものとす
ることにより、例えば、トランジスタのチャネル幅(W)が1×104μm、チャネル長
(L)が3μmの場合には、10−13A以下のオフ電流、0.1V/dec.のサブス
レッショルドスイング値(S値)(ゲート絶縁層の厚さ:100nm)が実現され得る。

0161

このように、酸化物半導体の主成分以外の元素(不純物元素)が極力含まれないように高
純度化することにより、トランジスタの動作を良好なものとすることができる。

0162

<キャリア濃度>
開示する発明に係る技術思想は、酸化物半導体層におけるキャリア濃度を十分に小さくし
、できるだけ真性(i型)に近づけようとするものである。以下、キャリア濃度の求め方
、および、実際に測定したキャリア濃度に関し、図10および図11を参照して説明する

0163

まず、キャリア濃度の求め方について簡単に説明する。キャリア濃度は、MOSキャパシ
タを作製し、MOSキャパシタCV測定の結果(CV特性)を評価することで求めるこ
とが可能である。

0164

より具体的には、MOSキャパシタのゲート電圧Vgと容量Cとの関係をプロットしたC
−V特性を取得し、当該C−V特性からゲート電圧Vgと(1/C)2との関係を表すグ
ラフを取得し、当該グラフにおいて弱反転領域での(1/C)2の微分値を求め、当該微
分値を式(1)に代入することによりキャリア濃度Ndの大きさが求められる。なお、式
(1)において、eは電気素量、ε0は真空誘電率、εは酸化物半導体の比誘電率であ
る。

0165

0166

次に、上記の方法を用いて実際に測定したキャリア濃度について説明する。測定には、ガ
ラス基板上にチタン膜を300nmの厚さで形成し、チタン膜上に窒化チタン膜を100
nmの厚さで形成し、窒化チタン膜上に、In−Ga−Zn−O系の酸化物半導体を用い
た酸化物半導体層を2μmの厚さで形成し、酸化物半導体層上に銀膜を300nmの厚さ
で形成した試料(MOSキャパシタ)を用いた。なお、酸化物半導体層は、In、Ga、
およびZnを含む酸化物半導体成膜用ターゲット(In2O3:Ga2O3:ZnO=1
:1:1[mol数比])を用いたスパッタリング法により形成した。また、酸化物半導
体層の形成雰囲気は、アルゴンと酸素の混合雰囲気(流量比は、Ar:O2=30(sc
cm):15(sccm))とした。

0167

図10にはC−V特性を、図11にはVgと(1/C)2との関係を、それぞれ示す。図
11の弱反転領域における(1/C)2の微分値から式(1)を用いて得られたキャリア
濃度は、6.0×1010/cm3であった。

0168

このように、i型化または実質的にi型化された酸化物半導体(例えば、キャリア濃度が
1×1012/cm3以下、望ましくは、1×1011/cm3以下)を用いることで、
極めて優れたオフ電流特性のトランジスタを得ることが可能である。

0169

<変形例>
図12乃至図15には、半導体装置の構成の変形例を示す。なお、以下では、変形例とし
て、トランジスタ162の構成が上記とは異なるものについて説明する。つまり、トラン
ジスタ160の構成は上記と同様である。

0170

図12には、酸化物半導体層140の下にゲート電極136dを有し、ソース電極または
ドレイン電極142aや、ソース電極またはドレイン電極142bが、酸化物半導体層1
40の下側表面において酸化物半導体層140と接する構成のトランジスタ162を有す
る半導体装置の例を示す。なお、平面の構造は、断面に対応して適宜変更すればよいから
、ここでは、断面についてのみ示すこととする。

0171

図12に示す構成と図2に示す構成の大きな相違点として、ソース電極またはドレイン電
極142aや、ソース電極またはドレイン電極142bと、酸化物半導体層140との接
続の位置がある。つまり、図2に示す構成では、酸化物半導体層140の上側表面が、ソ
ース電極またはドレイン電極142aや、ソース電極またはドレイン電極142bと接す
るのに対して、図12に示す構成では、酸化物半導体層140の下側表面が、ソース電極
またはドレイン電極142aや、ソース電極またはドレイン電極142bと接する。そし
て、この接触の相違に起因して、その他の電極、絶縁層などの配置が異なるものとなって
いる。各構成要素の詳細は、図2と同様である。

0172

具体的には、半導体装置は、層間絶縁層128上に設けられたゲート電極136dと、ゲ
ート電極136d上に設けられたゲート絶縁層138と、ゲート絶縁層138上に設けら
れた、ソース電極またはドレイン電極142a、ソース電極またはドレイン電極142b
と、ソース電極またはドレイン電極142a、ソース電極またはドレイン電極142bの
上側表面に接する酸化物半導体層140と、を有する。

0173

ここで、ゲート電極136dは、層間絶縁層128上に形成された絶縁層132に、埋め
込まれるように設けられている。また、ゲート電極136dと同様に、ソース電極または
ドレイン電極130aに接して電極136aが、ソース電極またはドレイン電極130b
に接して電極136bが、電極130cに接して電極136cが、それぞれ形成されてい
る。

0174

また、トランジスタ162の上には、酸化物半導体層140の一部と接するように、保護
絶縁層144が設けられており、保護絶縁層144上には層間絶縁層146が設けられて
いる。ここで、保護絶縁層144および層間絶縁層146には、ソース電極またはドレイ
ン電極142a、ソース電極またはドレイン電極142bにまで達する開口が設けられて
おり、当該開口を通じて、電極150d、電極150eが、ソース電極またはドレイン電
極142a、ソース電極またはドレイン電極142bに接して形成されている。また、電
極150d、電極150eと同様に、ゲート絶縁層138、保護絶縁層144、層間絶縁
層146に設けられた開口を通じて、電極136a、電極136b、電極136cに接す
る電極150a、電極150b、電極150cが形成されている。

0175

また、層間絶縁層146上には絶縁層152が設けられており、当該絶縁層152に埋め
込まれるように、電極154a、電極154b、電極154c、電極154dが設けられ
ている。ここで、電極154aは電極150aと接しており、電極154bは電極150
bと接しており、電極154cは電極150cおよび電極150dと接しており、電極1
54dは電極150eと接している。

0176

図13は、酸化物半導体層140の上にゲート電極136dを有する構成の例である。こ
こで、図13(A)は、ソース電極またはドレイン電極142aや、ソース電極またはド
レイン電極142bが、酸化物半導体層140の下側表面において酸化物半導体層140
と接する構成の例であり、図13(B)は、ソース電極またはドレイン電極142aや、
ソース電極またはドレイン電極142bが、酸化物半導体層140の上側表面において酸
化物半導体層140と接する構成の例である。

0177

図2図12に示す構成と図13に示す構成の大きな相違点は、酸化物半導体層140の
上にゲート電極136dを有する点である。また、図13(A)に示す構成と図13(B
)に示す構成の大きな相違点は、ソース電極またはドレイン電極142aや、ソース電極
またはドレイン電極142bが、酸化物半導体層140の下側表面または上側表面のいず
れにおいて接触するか、という点である。そして、これらの相違に起因して、その他の電
極、絶縁層などの配置が異なるものとなっている。各構成要素の詳細は、図2などと同様
である。

0178

具体的には、半導体装置は、図13(A)では、層間絶縁層128上に設けられたソース
電極またはドレイン電極142a、ソース電極またはドレイン電極142bと、ソース電
極またはドレイン電極142a、ソース電極またはドレイン電極142bの上側表面に接
する酸化物半導体層140と、酸化物半導体層140上に設けられたゲート絶縁層138
と、ゲート絶縁層138上の酸化物半導体層140と重畳する領域のゲート電極136d
と、を有する。

0179

また、図13(B)では、層間絶縁層128上に設けられた酸化物半導体層140と、酸
化物半導体層140の上側表面に接するように設けられたソース電極またはドレイン電極
142a、ソース電極またはドレイン電極142bと、酸化物半導体層140、ソース電
極またはドレイン電極142a、および、ソース電極またはドレイン電極142b上に設
けられたゲート絶縁層138と、ゲート絶縁層138上の酸化物半導体層140と重畳す
る領域のゲート電極136dと、を有する。

0180

なお、図13に示す構成では、図2に示す構成などと比較して、構成要素が省略できる場
合がある(例えば、電極150aや、電極154aなど)。この場合、作製工程の簡略化
という副次的な効果も得られる。もちろん、図2などに示す構成においても、必須ではな
い構成要素を省略できることはいうまでもない。

0181

図14は、素子のサイズが比較的大きい場合であって、酸化物半導体層140の下にゲー
ト電極136dを有する構成の例である。この場合、表面の平坦性やカバレッジに対する
要求は比較的厳しくないため、配線や電極などを絶縁層中に埋め込むように形成する必要
はない。例えば、導電層の形成後にパターニングを行うことで、ゲート電極136dなど
を形成することが可能である。なお、ここでは図示しないが、トランジスタ160につい
ても、同様に作製することが可能である。

0182

図14(A)に示す構成と図14(B)に示す構成の大きな相違点は、ソース電極または
ドレイン電極142aや、ソース電極またはドレイン電極142bが、酸化物半導体層1
40の下側表面または上側表面のいずれにおいて接触するか、という点である。そして、
これらの相違に起因して、その他の電極、絶縁層などの配置が異なるものとなっている。
各構成要素の詳細は、図2などと同様である。

0183

具体的には、半導体装置は、図14(A)では、層間絶縁層128上に設けられたゲート
電極136dと、ゲート電極136d上に設けられたゲート絶縁層138と、ゲート絶縁
層138上に設けられた、ソース電極またはドレイン電極142a、ソース電極またはド
レイン電極142bと、ソース電極またはドレイン電極142a、ソース電極またはドレ
イン電極142bの上側表面に接する酸化物半導体層140と、を有する。

0184

また、図14(B)では、層間絶縁層128上に設けられたゲート電極136dと、ゲー
ト電極136d上に設けられたゲート絶縁層138と、ゲート絶縁層138上のゲート電
極136dと重畳する領域に設けられた酸化物半導体層140と、酸化物半導体層140
の上側表面に接するように設けられたソース電極またはドレイン電極142a、ソース電
極またはドレイン電極142bと、を有する。

0185

なお、図14に示す構成においても、図2に示す構成などと比較して、構成要素が省略さ
れる場合がある。この場合も、作製工程の簡略化という効果が得られる。

0186

図15は、素子のサイズが比較的大きい場合であって、酸化物半導体層140の上にゲー
ト電極136dを有する構成の例である。この場合にも、表面の平坦性やカバレッジに対
する要求は比較的厳しくないため、配線や電極などを絶縁層中に埋め込むように形成する
必要はない。例えば、導電層の形成後にパターニングを行うことで、ゲート電極136d
などを形成することが可能である。なお、ここでは図示しないが、トランジスタ160に
ついても、同様に作製することが可能である。

0187

図15(A)に示す構成と図15(B)に示す構成の大きな相違点は、ソース電極または
ドレイン電極142aや、ソース電極またはドレイン電極142bが、酸化物半導体層1
40の下側表面または上側表面のいずれにおいて接触するか、という点である。そして、
これらの相違に起因して、その他の電極、絶縁層などの配置が異なるものとなっている。
各構成要素の詳細は、図2などと同様である。

0188

具体的には、半導体装置は、図15(A)では、層間絶縁層128上に設けられたソース
電極またはドレイン電極142a、ソース電極またはドレイン電極142bと、ソース電
極またはドレイン電極142a、ソース電極またはドレイン電極142bの上側表面に接
する酸化物半導体層140と、ソース電極またはドレイン電極142a、ソース電極また
はドレイン電極142b、酸化物半導体層140上に設けられたゲート絶縁層138と、
ゲート絶縁層138上の酸化物半導体層140と重畳する領域に設けられたゲート電極1
36dと、を有する。

0189

また、半導体装置は、図15(B)では、層間絶縁層128上に設けられた酸化物半導体
層140と、酸化物半導体層140の上側表面に接するように設けられたソース電極また
はドレイン電極142a、ソース電極またはドレイン電極142bと、ソース電極または
ドレイン電極142a、ソース電極またはドレイン電極142b、酸化物半導体層140
上に設けられたゲート絶縁層138と、ゲート絶縁層138上の酸化物半導体層140と
重畳する領域に設けられたゲート電極136dと、を有する。

0190

なお、図15に示す構成においても、図2に示す構成などと比較して、構成要素が省略で
きる場合がある。この場合も、作製工程の簡略化という効果が得られる。

0191

以上に示したように、開示する発明の一態様によって、新たな構成の半導体装置が実現さ
れる。本実施の形態では、トランジスタ160とトランジスタ162を積層して形成する
例について説明したが、半導体装置の構成はこれに限られるものではない。また、本実施
の形態では、トランジスタ160とトランジスタ162のチャネル長方向が互いに垂直と
なる例を説明したが、トランジスタ160とトランジスタ162の位置関係などはこれに
限られるものではない。さらに、トランジスタ160とトランジスタ162とを重畳して
設けても良い。

0192

また、本実施の形態では理解の簡単のため、最小記憶単位(1ビット)の半導体装置につ
いて説明したが、半導体装置の構成はこれに限られるものではない。複数の半導体装置を
適当に接続して、より高度な半導体装置を構成することもできる。例えば、上記半導体装
置を複数用いて、NAND型NOR型の半導体装置を構成することが可能である。配線
の構成も図1に限定されず、適宜変更することができる。

0193

本実施の形態に係る半導体装置は、トランジスタ162の低オフ電流特性により、極めて
長時間にわたり情報を保持することが可能である。つまり、DRAMなどで必要とされる
リフレッシュ動作が不要であり、消費電力を抑制することができる。また、実質的な不揮
発性の半導体装置として用いることが可能である。

0194

また、トランジスタ162のスイッチング動作によって情報の書き込みなどを行うため、
高い電圧を必要とせず、素子の劣化の問題もない。さらに、トランジスタのオンまたはオ
フによって、情報の書き込みや消去が行われるため、高速な動作も容易に実現しうる。ま
た、フラッシュメモリなどにおいて必要とされる情報を消去するための動作が不要である
というメリットもある。

0195

また、酸化物半導体以外の材料を用いたトランジスタは十分な高速動作が可能なため、こ
れを用いることにより、記憶内容の読み出しを高速に行うことが可能である。

0196

本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み
合わせて用いることができる。

0197

(実施の形態2)
本実施の形態では、本発明の一態様に係る半導体装置の回路構成および動作について説明
する。

0198

図16に半導体装置が有する記憶素子(以下、メモリセルとも記す)の回路図の一例を示
す。図16に示すメモリセル200は、多値型であり、ソース線SLと、ビット線BL
、第1信号線S1と、第2信号線S2と、ワード線WLと、トランジスタ201と、トラ
ンジスタ202と、トランジスタ203と、容量素子205と、から構成されている。ト
ランジスタ201及びトランジスタ203は、酸化物半導体以外の材料を用いて形成され
ており、トランジスタ202は酸化物半導体を用いて形成されている。

0199

ここで、トランジスタ201のゲート電極と、トランジスタ202のソース電極またはド
レイン電極の一方とは、電気的に接続されている。また、ソース線SLと、トランジスタ
201のソース電極とは、電気的に接続され、トランジスタ201のドレイン電極と、ト
ランジスタ203のソース電極とは、電気的に接続されている。そして、ビット線BLと
、トランジスタ203のドレイン電極とは、電気的に接続され、第1信号線S1と、トラ
ンジスタ202のソース電極またはドレイン電極の他方とは、電気的に接続され、第2信
号線S2と、トランジスタ202のゲート電極とは、電気的に接続され、ワード線WLと
、トランジスタ203のゲート電極とは電気的に接続されている。また、容量素子205
の一方の電極と、トランジスタ201のゲート電極及びトランジスタ202のソース電極
またはドレイン電極の一方とは、電気的に接続され、容量素子205の他方の電極には、
所定の電位が与えられている。所定の電位とは、例えばGNDなどである。

0200

次に、図16に示すメモリセル200の動作について説明する。4値型の場合を説明する
。メモリセル200の4状態を、データ”00b”、”01b”、”10b”、”11b
”とし、その時のノードAの電位を、それぞれV00、V01、V10、V11(V00
<V01<V10<V11)とする。

0201

メモリセル200へ書き込みを行う場合、ソース線SLを0[V]、ワード線WLを0[
V]、ビット線BLを0[V]、第2信号線S2を2[V]とする。データ”00b”を
書き込む場合には、第1信号線S1をV00[V]とする。データ”01b”を書き込む
場合には、第1信号線S1をV01[V]とする。データ”10b”を書き込む場合には
、第1信号線S1をV10[V]とする。データ”11b”を書き込む場合には、第1信
号線S1をV11[V]とする。このとき、トランジスタ203はオフ状態、トランジス
タ202はオン状態となる。なお、書き込み終了にあたっては、第1信号線S1の電位が
変化する前に、第2信号線S2を0[V]として、トランジスタ202をオフ状態にする

0202

その結果、データ”00b”、”01b”、”10b”、”11b”の書き込み後にはト
ランジスタ201のゲート電極に接続されるノード(以下、ノードA)の電位がそれぞれ
、約V00[V]、約V01[V]、約V10[V]、約V11[V]となる。ノードA
には、第1信号線S1の電位に応じた電荷が蓄積されるが、トランジスタ202のオフ
流が極めて小さい、あるいは実質0であることから、トランジスタ201のゲート電極の
電位は長時間にわたって保持される。

0203

メモリセル200の読み出しを行う場合は、まず、ビット線BLをプリチャージし、Vp
c[V]としておく。そして、ソース線SLをVs_read[V]とし、ワード線WL
を2[V]、第2信号線S2を0[V]、第1信号線S1を0[V]とする。このとき、
トランジスタ203はオン状態、トランジスタ202はオフ状態となる。なお、電位Vp
cはV00−Vthより低くする。Vs_readはV11−Vthより高くする。

0204

その結果、ソース線SLからビット線BLに電流が流れ、ビット線BLは(ノードAの電
位)−(トランジスタ201のしきい値電圧Vth)で表される電位まで充電される。そ
の結果、ビット線BL電位は、データ”00b”,”01b”,”10b”,”11b”
に対し、それぞれV00−Vth、V01−Vth、V10−Vth、V11−Vthと
なる。ビット線BLに接続された読み出し回路は、これらの電位の違いから、データ”0
0b”,”01b”,”10b”,”11b”を読み出すことができる。

0205

図17に、m×nビットの記憶容量を有する本発明の一態様に係る半導体装置のブロック
回路図を示す。

0206

本発明の一態様に係る半導体装置は、m本のワード線WL及び第2信号線S2と、n本の
ビット線BL、第1信号線S1及びソース線SLと、複数のメモリセル200(1、1)
〜200(m、n)が縦m個(行)×横n個(列)(m、nは自然数)のマトリクス状
配置されたメモリセルアレイ210と、読み出し回路211や、第1信号線駆動回路21
2や、第2信号線及びワード線の駆動回路213や、電位生成回路214といった周辺
路によって構成されている。他の周辺回路として、リフレッシュ回路等が設けられてもよ
い。

0207

各メモリセル、例えばメモリセル200(i、j)を考える。ここで、iは1以上m以下
整数、jは1以上n以下の整数)。メモリセル200(i,j)は、ビット線BL(j
)、第1信号線S1(j)、ソース線SL(j)、ワード線WL(i)及び第2信号線S
2(i)にそれぞれ接続されている。また、ビット線BL(1)〜BL(n)及びソース
線SL(1)〜SL(n)は、読み出し回路211に、第1信号線S1(1)〜S1(n
)は第1信号線駆動回路212に、ワード線WL(1)〜WL(m)及び第2信号線S2
(1)〜S2(m)は第2信号線及びワード線の駆動回路213にそれぞれ接続されてい
る。

0208

図18に、第2信号線及びワード線の駆動回路213の一例を示す。第2信号線及びワー
ド線の駆動回路213は、デコーダ215を有し、当該デコーダ215は、第2信号線S
2およびワード線WLと、スイッチを介して接続されている。また、第2信号線S2およ
びワード線WLは、スイッチを介してGND(接地電位)と接続されている。上記スイッ
チは、リードイネーブル信号(RE信号)またはライトイネーブル信号WE信号)によ
って制御される。デコーダ215には、外部からアドレス信号ADRが入力される。

0209

第2信号線及びワード線の駆動回路213にアドレス信号ADRが入力されると、アド
スが指定した行(以下、選択行とも記す)がアサート(有効化)され、それ以外の行(以
下、非選択行とも記す)はデアサート(非有効化)される。また、ワード線WLは、RE
信号がアサートされるとデコーダ215の出力に接続され、RE信号がデアサートされる
とGNDに接続される。第2信号線S2は、WE信号がアサートされるとデコーダ215
の出力に接続され、WE信号がデアサートされるとGNDに接続される。

0210

図19には第1信号線駆動回路212の一例を示す。第1信号線駆動回路212は、マル
プレクサ(MUX1)を有する。マルチプレクサ(MUX1)には入力データDI、及
び書き込み電位V00、V01、V10、V11が入力される。マルチプレクサ(MUX
1)の出力端子は、スイッチを介して第1信号線S1と接続されている。また、第1信号
線S1は、スイッチを介してGNDと接続されている。上記スイッチは、ライトネーブ
ル信号(WE信号)によって制御される。

0211

第1信号線駆動回路212にDIが入力されると、マルチプレクサ(MUX1)は、DI
の値に応じて、書き込み電位Vwを、V00、V01、V10、V11から一つ選択する
。マルチプレクサ(MUX1)の振る舞いを表1に示す。WE信号がアサートされると、
第1信号線S1には選択された書き込み電位Vwが印加され、WE信号がデアサートされ
ると、第1信号線S1には0[V]が印加される(第1信号線S1はGNDに接続される
)。

0212

0213

図20には読み出し回路211の一例を示す。読み出し回路211は、複数のセンスアン
プ回路と、論理回路229などを有する。各センスアンプ回路の一方の入力端子は、スイ
ッチを介してビット線BLを接続し、またはVpcが印加される。各センスアンプ回路の
他方の入力端子には、参照電位Vref0、Vref1、Vref2のいずれかが入力さ
れる。また、各センスアンプ回路の出力端子は、論理回路229の入力端子と接続されて
いる。なお、上記スイッチは、リードイネーブル信号(RE信号)によって制御される。

0214

参照電位Vref0、Vref1、Vref2の値を、V00−Vth<Vref0<V
01−Vth<Vref1<V10−Vth<Vref2<V11−Vthを満たすよう
に設定することで、メモリセルの状態を3ビットのデジタル信号として読み出すことがで
きる。例えば、データ”00b”の場合には、ビット線BLの電位はV00−Vthであ
る。これは、参照電位Vref0、Vref1、Vref2のいずれと比較しても小さい
値であるため、センスアンプ回路の出力SA_OUT0、SA_OUT1、SA_OUT
2は、いずれも、”0”、”0”、”0”となる。同様に、データ”01b”の場合には
、ビット線BLの電位はV01−Vthであり、センスアンプ回路の出力SA_OUT0
、SA_OUT1、SA_OUT2は、それぞれ”1”、”0”、”0”となり、データ
”10b”の場合には、ビット線BLの電位はV10−Vthであり、センスアンプ回路
の出力SA_OUT0、SA_OUT1、SA_OUT2は、それぞれ”1”、”1”、
”0”に、データ”11b”の場合には、ビット線BLの電位はV11−Vthであり、
センスアンプ回路の出力SA_OUT0、SA_OUT1、SA_OUT2は、それぞれ
”1”、”1”、”1”になる。その後、表2に示す論理値表で表される論理回路229
を用いて、2ビットのデータDOが生成され、読み出し回路211から出力される。

0215

0216

なお、図示した読み出し回路211では、RE信号がデアサートされると、ソース線SL
がGNDに接続されて、ソース線SLに0[V]が印加されると共に、ビット線BL及び
ビット線BLに接続されるセンスアンプ回路の端子に電位Vpc[V]が印加される。R
E信号がアサートされると、ソース線SLにはVs_read[V]が印加され、その結
果、ビット線BLにはデータを反映した電位が充電される。そして、上述した読み出しが
行われる。なお、電位VpcはV00−Vthより低くする。Vs_readはV11−
Vthより高くする。

0217

なお、読み出しにおいて比較する「ビット線BLの電位」には、スイッチを介してビット
線BLと接続されたセンスアンプの入力端子のノードの電位が含まれるものとする。つま
り、読み出し回路211において比較される電位は、厳密にビット線BLの電位と同一で
ある必要はない。

0218

図21には電位生成回路214の一例を示す。電位生成回路214では、所望の電位を、
Vdd−GND間の抵抗分割によって生成することができる。そして、生成した電位を、
アナログバッファ220を介して出力する。このようにして、書き込み電位V00、V0
1、V10、V11、及び参照電位Vref0、Vref1、Vref2が生成される。
なお、図では、V00<Vref0<V01<Vref1<V10<Vref2<V11
となる構成を示したが、電位の大小関係はこれに限らない。抵抗素子や参照するノードを
調整することで、必要となる電位を適宜生成することができる。また、V00、V01、
V10、V11とVref0、Vref1、Vref2を別の電位生成回路を用いて生成
しても構わない。

0219

電位生成回路214へは、電源電位Vddに代えて、昇圧回路で昇圧した電位を供給して
も良い。昇圧回路の出力を電位生成回路へ供給することで、電位差の絶対値を大きくとる
ことができるようになり、より高い電位を供給することができるようになるためである。

0220

なお、電源電位Vddを直接、電位生成回路に供給する場合であっても、多数の電位に分
割することは可能である。しかし、この場合には、隣接する電位との区別が困難になり、
書き込みミスや読み出しミスが増大することになってしまう。この点、昇圧回路の出力を
電位生成回路へ供給することで、電位差の絶対値を大きくとることができるようになるた
め、分割数を増大させても隣接する電位との差を十分に確保することができる。

0221

これにより、書き込みミスや読み出しミスを増大させることなく、一のメモリセルの記憶
容量を増大させることが可能である。

0222

図22(A)に4段の昇圧を行う昇圧回路の一例として、昇圧回路219を示す。図22
(A)において、第1のダイオード402の入力端子には電源電位Vddが供給される。
第1のダイオード402の出力端子には第2のダイオード404の入力端子及び第1の容
量素子412の一方の端子が接続されている。同様に、第2のダイオード404の出力端
子には第3のダイオード406の入力端子及び第2の容量素子414の一方の端子が接続
されている。以下、同様であるため詳細な説明は省略するが、第nのダイオードの出力端
子には第nの容量素子の一方の端子が接続されているということもできる(n:自然数)
。なお、第5のダイオード410の出力が、昇圧回路219の出力Voutとなる。

0223

さらに、第1の容量素子412の他方の端子及び第3の容量素子416の他方の端子には
クロック信号CLKが入力される。また、第2の容量素子414の他方の端子及び第4
の容量素子418の他方の端子には、反転クロック信号CLKBが入力される。すなわち
、第2k−1の容量素子の他方の端子にはクロック信号CLKが入力され、第2kの容量
素子の他方の端子には反転クロック信号CLKBが入力されるといえる(k:自然数)。
ただし、最終段の容量素子の他方の端子には、接地電位GNDが入力される。

0224

クロック信号CLKがHighである場合、つまり反転クロック信号CLKBがLowで
ある場合には、第1の容量素子412および第3の容量素子416が充電され、クロック
信号CLKと容量結合するノードN1およびノードN3の電位は、所定の電圧分だけ引
上げられる。一方で、反転クロック信号CLKBと容量結合するノードN2およびノード
N4の電位は、所定の電圧分だけ引き下げられる。

0225

これにより、第1のダイオード402、第3のダイオード406、第5のダイオード41
0、を通じて電荷が移動し、ノードN2およびノードN4の電位が所定の値まで引き上げ
られる。

0226

次にクロック信号CLKがLowになり、反転クロック信号CLKBがHighになると
、ノードN2及びノードN4の電位がさらに引き上げられる。一方で、ノードN1、ノー
ドN3、ノードN5の電位は、所定の電圧分だけ引き下げられる。

0227

これにより、第2のダイオード404、第4のダイオード408を通じて電荷が移動し、
その結果、ノードN3及びノードN5の電位が所定の電位まで引き上げられることになる
。このように、それぞれのノードにおける電位がVN5>VN4(CLKB=High)
>VN3(CLK=High)>VN2(CLKB=High)>VN1(CLK=Hi
gh)>Vddとなることにより、昇圧が行われる。なお、昇圧回路219の構成は、4
段の昇圧を行うものに限定されない。昇圧の段数は適宜変更することができる。

0228

なお、昇圧回路219の出力Voutは、ダイオードの特性のばらつきに大きく影響され
る。例えば、ダイオードは、トランジスタのソース電極とゲート電極とを接続することで
実現されるが、この場合、トランジスタのしきい値のばらつきの影響を受けることになる

0229

出力Voutを精度良く制御するためには、出力Voutをフィードバックする構成を採
用すればよい。図22(B)には、出力Voutをフィードバックする場合の回路構成の
一例を示す。図22(B)中の昇圧回路219は、図22(A)に示す昇圧回路219に
相当するものである。

0230

昇圧回路219の出力端子は、抵抗R1を介して、センスアンプ回路の一方の入力端子と
接続されている。また、センスアンプ回路の一方の入力端子は、抵抗R2を介して、接地
されている。つまり、センスアンプ回路の一方の入力端子には、出力Voutに対応する
電位V1が入力されることになる。ここで、V1=Vout・R2/(R1+R2)であ
る。

0231

また、センスアンプ回路の他方の入力端子には、参照電位Vrefが入力される。つまり
、センスアンプ回路ではV1とVrefとが比較されることになる。センスアンプ回路の
出力端子は、制御回路に接続される。また、制御回路にはクロック信号CLK0が入力さ
れる。制御回路は、センスアンプ回路からの出力に応じて、昇圧回路219にクロック信
号CLK及び反転クロック信号CLKBを出力する。

0232

V1>Vrefの場合、センスアンプ回路の出力sig_1がアサートされ、制御回路は
、昇圧回路219へのクロック信号CLK及び反転クロック信号CLKBの供給を停止す
る。これにより、昇圧動作が停止することになるため、電位Voutの上昇は停止する。
そして、昇圧回路219の出力に接続される回路が電力を消費することで、電位Vout
は徐々に低下する。

0233

V1<Vrefの場合、センスアンプ回路の出力sig_1がデアサートされ、制御回路
は、昇圧回路219へのクロック信号CLK及び反転クロック信号CLKBの供給を開始
する。これにより、昇圧動作が行われるため、電位Voutは徐々に上昇する。

0234

このように、昇圧回路219の出力電位Voutをフィードバックすることで、昇圧回路
219の出力電位Voutを一定の値に保つことが可能である。当該構成は、ダイオード
にばらつきがある場合には特に有効である。また、参照電位Vrefをもとに、所定の電
位を生成したい場合などにおいても有効である。なお、昇圧回路219では、異なる複数
の参照電位を用いることで、複数の電位を生成することも可能である。

0235

昇圧回路の出力を電位生成回路へ供給することで、電位差の絶対値を大きくとることがで
きる。このため、電位差の最小単位を変更することなく、より高い電位を生成することが
可能である。つまり、一のメモリセルの記憶容量を増大させることが可能である。

0236

図23には、センスアンプ回路の一例として、差動型センスアンプを示す。差動型センス
アンプは、入力端子Vin(+)とVin(−)と出力端子Voutを有し、Vin(+
)とVin(−)の差を増幅する。Vin(+)>Vin(−)であればVoutは概ね
High出力、Vin(+)<Vin(−)であればVoutは概ねLow出力となる。

0237

図24には、センスアンプ回路の一例として、ラッチ型センスアンプを示す。ラッチ型セ
ンスアンプは、入出力端子V1およびV2と、制御用信号Sp、Snの入力端子を有する
。まず、信号SpをHigh、信号SnをLowとして、電源を遮断する。そして、比較
を行う電位をV1とV2に与える。その後、信号SpをLow、信号SnをHighとし
て、電源を供給すると、電源供給前の電位がV1>V2であれば、V1はHigh出力、
V2はLow出力となり、V1<V2であれば、V1はLow出力、V2はHigh出力
となる。このようにして、V1とV2の差を増幅する。

0238

書き込み動作のタイミングチャートの一例を図25(A)に示す。図に示すのは、メモリ
セルにデータ”10b”を書き込む場合のタイミングチャートである。選択される第2信
号線S2は第1信号線S1より早く0[V]になる。書き込み期間の第1信号線S1の電
位はV10となる。なお、ワード線WL、ビット線BL、ソース線SLは0[V]である
。また、読み出し動作のタイミングチャートの一例を図25(B)に示す。図に示すのは
、メモリセルからデータ”10b”を読み出す場合のタイミングチャートである。選択さ
れたワード線WLがアサートされ、ソース線SLがVs_read[V]となると、ビッ
ト線BLはメモリセルのデータ”10b”に対応して、V10−Vth[V]に充電され
る。その結果、SA_OUT0、SA_OUT1、SA_OUT2、がそれぞれ”1”、
”1”、”0”となる。なお、第1信号線S1、第2信号線S2は0[V]である。

0239

ここで、具体的な動作電位(電圧)の一例を示す。例えば、トランジスタ201のしきい
値電圧を約0.3V、電源電位をVDD=2Vとし、V11=1.6V、V10=1.2
V、V01=0.8V、V00=0V、及びVref0=0.6V、Vref1=1.0
V、Vref2=1.4V、とすることができる。電位Vpcは例えば、0Vとするとよ
い。

0240

また、本実施の形態では、第1信号線S1をビット線BL方向(列方向)に配置し、第2
信号線S2をワード線WL方向行方向)に配置する構成としたが、必ずしもこれに限ら
れるものではない。例えば、第1信号線S1をワード線WL方向(行方向)に配置し、第
2信号線S2をビット線BL方向(列方向)に配置する構成としてもよい。その場合、第
1の信号線S1が接続される駆動回路及び第2の信号線S2が接続される駆動回路は適宜
配置すればよい。

0241

本実施の形態では、4値のメモリセルの動作、つまり、1つのメモリセルに4つの異なる
状態のいずれかを書き込み、また、読み出す場合について説明したが、回路構成を適宜変
更することで、n値のメモリセルの動作、つまり、任意のnの異なる状態のいずれか(n
は2以上の整数)の書き込み及び読み出しが可能である。

0242

例えば、8値のメモリセルでは、2値の場合と比較して、メモリ容量は3倍となる。書き
込みでは、ノードAの電位を決める書き込み電位を8種類準備して、8つの状態を生成す
る。読み出しでは、8つの状態を区別することが可能な7種類の参照電位を準備する。読
み出しでは、センスアンプを1つ設け、7回の比較を行って読み出すことが可能である。
また、比較結果をフィードバックすることで、比較回数を3回に減らすことも可能である
。ソース線SLを駆動する読み出し方式では、センスアンプを7つ設けることにより、1
回の比較で読み出すこともできる。また、複数個のセンスアンプを設けて複数回の比較を
行う構成も可能である。

0243

一般に、2k(kは1以上の整数)値のメモリセルでは、2値の場合と比較して、メモリ
容量はk倍となる。書き込みでは、ノードAの電位を決める書き込み電位を2k種類準備
して、2k個の状態を生成する。読み出しでは、2k個の状態を区別することが可能な2
k−1種類の参照電位を準備するとよい。センスアンプを1つ設けて2k−1回の比較を
行って読み出すことが可能である。また、比較結果をフィードバックすることで、比較回
数をk回に減らすことも可能である。ソース線SLを駆動する読み出し方式では、センス
アンプを2k−1個設けて、1回の比較で読み出すこともできる。また、複数個のセンス
アンプを設けて、複数回の比較を行う構成も可能である。

0244

本実施の形態に係る半導体装置は、トランジスタ202の低オフ電流特性により、極めて
長時間にわたり情報を保持することが可能である。つまり、DRAMなどで必要とされる
リフレッシュ動作が不要であり、消費電力を抑制することができる。また、実質的な不揮
発性の記憶装置として用いることが可能である。

0245

また、トランジスタ202のスイッチング動作によって情報の書き込みなどを行うため、
高い電圧を必要とせず、素子の劣化の問題もない。さらに、トランジスタのオン、オフに
よって、情報の書き込みや消去が行われるため、高速な動作も容易に実現しうる。また、
トランジスタに入力する電位を制御することで情報を直接書き換えることが可能である。
これにより、フラッシュメモリなどにおいて必要とされる消去動作が不要であり、消去動
作に起因する動作速度の低下を抑制することができる。

0246

また、酸化物半導体以外の材料を用いたトランジスタは十分な高速動作が可能なため、こ
れを用いることにより、記憶内容の読み出しを高速に行うことが可能である。

0247

また、本実施の形態に係る半導体装置は多値型なので、面積あたりの記憶容量を大きくす
ることができる。よって、半導体装置の小型化、高集積化を図ることができる。また、書
き込み動作において、フローティングとなるノードの電位を直接制御することができるの
で、多値型のメモリに要求される高精度の半導体装置のしきい値電圧制御を容易に行うこ
とができる。また、これにより、多値型のメモリに要求される書き込み後の状態確認を省
くこともできるので、その場合は書き込みに掛かる時間を短縮することができる。

0248

(実施の形態3)
本実施の形態では、本発明の一態様に係る半導体装置の回路構成および動作について説明
する。

0249

本実施の形態では、図16に示した記憶素子の回路構成を用いて、実施の形態2とは異な
る読み出し動作を行う場合を示す。なお、図16において、容量素子205は有さない場
合もある。記憶素子は多値型であり、4値型の場合を説明する。メモリセル200の4状
態をデータ”00b”、”01b”、”10b”、”11b”とし、その時のノードAの
電位をV00、V01、V10、V11(V00<V01<V10<V11)とする。

0250

メモリセル200へ書き込みを行う場合、ソース線SLを0[V]、ワード線WLを0[
V]、ビット線BLを0[V]、第2信号線S2を2[V]とする。データ”00b”を
書き込む場合には、第1信号線S1をV00[V]とする。データ”01b”を書き込む
場合には、第1信号線S1をV01[V]とする。データ”10b”を書き込む場合には
、第1信号線S1をV10[V]とする。データ”11b”を書き込む場合には、第1信
号線S1をV11[V]とする。このとき、トランジスタ203はオフ状態、トランジス
タ202はオン状態となる。なお、書き込み終了にあたっては、第1信号線S1の電位が
変化する前に、第2信号線S2を0[V]として、トランジスタ202をオフ状態にする

0251

その結果、データ”00b”、”01b”、”10b”、”11b”書き込み後にはトラ
ンジスタ201のゲート電極に接続されるノード(以下、ノードA)の電位がそれぞれ、
約V00[V]、約V01[V]、約V10[V]、約V11[V]となる。ノードAに
は、第1信号線S1の電位に応じた電荷が蓄積されるが、トランジスタ202のオフ電流
が極めて小さい、あるいは実質0であることから、トランジスタ201のゲート電極の電
位は長時間にわたって保持される。

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