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技術 メモリデバイス及びメモリ周辺回路

出願人 華邦電子股ふん有限公司
発明者 中岡裕司
出願日 2018年7月19日 (2年10ヶ月経過) 出願番号 2018-135449
公開日 2020年1月23日 (1年3ヶ月経過) 公開番号 2020-013625
状態 特許登録済
技術分野
  • -
主要キーワード 判定論理回路 エリア選択信号 駆動信号生成器 Nチャネル アドレス信号生成回路 冗長モード レイアウトスペース 焼き切れ
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図面 (14)

課題

解決手段

メモリ周辺回路100は、冗長コラムデータ回路110と、コラム選択制御回路120と、を備える。冗長コラムデータ回路は、冗長テストデータ信号TRDB1、TRDB2及びコラムアドレス信号YAjを提供する。コラムアドレス信号は、冗長コラムアドレス信号RCYAjを含む。コラム選択制御回路は、コラムデコーダと、冗長コラムデコーダと、を備える。コラムデコーダは、冗長テストデータ信号及び冗長コラムアドレス信号に基づき、メインメモリブロックの不良コラムアドレスを無効にする。冗長コラムデコーダは、冗長コラムアドレス信号をラッチし、コラムアドレス信号とラッチされた冗長コラムアドレス信号を比較して、比較結果を取得し、比較結果に基づき、冗長メモリブロックの冗長コラムアドレスを有効にするのに用いられる。

概要

背景

一般的なメモリデバイス冗長コラム動作において、メモリデバイスの各コラムデコーダに金属ヒューズ(metal fuse)が配されてもよく、メモリデバイスは、金属ヒューズを導通する、または、焼き切ることで、不良コラムアドレスを無効にする。しかしながら、焼き切れた、または、導通された金属ヒューズは、冗長コラム動作前の状態に戻ることはできない。また、金属ヒューズは、比較的大きな回路配置スペースを必要とすることから、メモリデバイスのレイアウトは、小型化の点からすると、同時に、金属ヒューズのレイアウトも縮小することは困難である。

概要

メモリ周辺回路によってデコーダ及び金属ヒューズを置換し、周辺回路レイアウトスペースを縮小する。メモリ周辺回路100は、冗長コラムデータ回路110と、コラム選択制御回路120と、を備える。冗長コラムデータ回路は、冗長テストデータ信号TRDB1、TRDB2及びコラムアドレス信号YAjを提供する。コラムアドレス信号は、冗長コラムアドレス信号RCYAjを含む。コラム選択制御回路は、コラムデコーダと、冗長コラムデコーダと、を備える。コラムデコーダは、冗長テストデータ信号及び冗長コラムアドレス信号に基づき、メインメモリブロックの不良コラムアドレスを無効にする。冗長コラムデコーダは、冗長コラムアドレス信号をラッチし、コラムアドレス信号とラッチされた冗長コラムアドレス信号を比較して、比較結果を取得し、比較結果に基づき、冗長メモリブロックの冗長コラムアドレスを有効にするのに用いられる。

目的

冗長コラムデータ回路は、冗長コラム情報を保存するのに用いられ、冗長コラム情報に基づき、冗長テストデータ信号及びコラムアドレス信号を提供する

効果

実績

技術文献被引用数
0件
牽制数
0件

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請求項1

メモリアレイに結合されるメモリ周辺回路であって、冗長コラム情報を保存するのに用いられ、前記冗長コラム情報に基づき、冗長テストデータ信号及び冗長コラムアドレス信号を含むコラムアドレス信号を提供する冗長コラムデータ回路と、前記冗長コラムデータ回路と前記メモリアレイとの間に結合され、前記冗長テストデータ信号及び前記コラムアドレス信号を受信するのに用いられるコラム選択制御回路と、を備え、前記コラム選択制御回路は、前記メモリアレイのメインメモリブロックと前記冗長コラムデータ回路との間に結合され、前記冗長テストデータ信号及び前記冗長コラムアドレス信号に基づき、前記メインメモリブロックの不良コラムアドレスを無効にするのに用いられるコラムデコーダと、前記メモリアレイの冗長メモリブロックと前記冗長コラムデータ回路との間に結合され、前記冗長テストデータ信号に基づき、前記冗長コラムアドレス信号をラッチし、前記コラムアドレス信号とラッチされた前記冗長コラムアドレス信号を比較して、比較結果を取得し、前記比較結果に基づき、前記冗長メモリブロックの冗長コラムアドレスを有効にするのに用いられる冗長コラムデコーダと、を備えるメモリ周辺回路。

請求項2

前記冗長コラムデータ回路は、さらに、局部リセット信号を提供するのに用いられ、前記冗長コラムデータ回路は、前記局部リセット信号の第一論理レベルに基づき、前記コラムデコーダ及び前記冗長コラムデコーダをリセットし、前記局部リセット信号の切換点に基づき、前記コラムデコーダ及び前記冗長コラムデコーダを初期化する請求項1に記載のメモリ周辺回路。

請求項3

前記コラムデコーダは、入力端は、前記冗長コラムアドレス信号及びラッチされた前記冗長テストデータ信号を受信するのに用いられ、前記冗長コラムアドレス信号及びラッチされた前記冗長テストデータ信号に基づき、論理演算結果を取得するコラムデコーダ論理回路と、前記コラムデコーダ論理回路の出力端に結合され、前記論理演算結果に基づき、前記メインメモリブロックの前記不良コラムアドレスを無効にするのに用いられるコラムデコーダバッファと、前記論理演算結果と、前記冗長テストデータ信号と、前記局部リセット信号と、エリア選択信号と、を受信し、前記局部リセット信号及び前記論理演算結果に基づき、前記冗長テストデータ信号をラッチし、前記エリア選択信号に基づき、ラッチされた前記冗長テストデータ信号を前記コラムデコーダ論理回路に出力する冗長テストデータ信号ラッチ回路と、を備える請求項1または2に記載のメモリ周辺回路。

請求項4

前記冗長テストデータ信号ラッチ回路は、前記冗長テストデータ信号をラッチするのに用いられ、前記局部リセット信号を受信し、前記局部リセット信号に基づき、リセットされる、または初期化されるのに用いられるフリップフロップ回路と、第一入力端は、前記コラムデコーダ論理回路の出力端に結合され、第二入力端は、前記冗長テストデータ信号を受信するのに用いられるNORゲートと、制御端は、前記NORゲートの出力端に結合され、第一端は、前記フリップフロップ回路の出力端に結合され、第二端は、参照電圧に結合されるトランジスタと、入力端は、前記フリップフロップ回路の出力端に結合され、前記エリア選択信号によって制御され、出力端は、前記コラムデコーダ論理回路の入力端に結合され、前記エリア選択信号に基づき、ラッチされた前記冗長テストデータ信号を伝送する伝送ゲートと、を備える請求項3に記載のメモリ周辺回路。

請求項5

前記フリップフロップ回路は、第一入力端は、前記局部リセット信号を受信するのに用いられ、出力端は、前記伝送ゲートの入力端及び前記トランジスタの第一端に結合されるNANDゲートと、入力端は、前記NANDゲートの出力端に結合され、出力端は、前記NANDゲートの第二入力端に結合されるNOTゲートと、を備える請求項4に記載のメモリ周辺回路。

請求項6

前記冗長コラムデータ回路は、さらに、冗長コラム選択信号を提供するのに用いられ、前記冗長コラムデコーダは、前記冗長コラムデータ回路と前記冗長コラムデコーダとの間に結合され、前記冗長テストデータ信号、前記冗長コラム選択信号に基づき、前記冗長コラム選択信号を前記冗長コラムデコーダに提供するのに用いられる冗長コラム選択信号生成器をさらに備える請求項1または2に記載のメモリ周辺回路。

請求項7

前記冗長コラムデコーダは、それぞれ前記冗長コラム選択信号と、前記局部リセット信号と、前記冗長コラムアドレス信号と、を受信するのに用いられ、前記冗長コラム選択信号に基づき、対応する前記コラムアドレス信号を前記冗長コラムアドレス信号とし、前記冗長コラムアドレス信号をラッチし、前記コラムアドレス信号及び前記冗長コラムアドレス信号を比較して、前記比較結果を提供するのに用いられる少なくとも一つの判定回路と、少なくとも一つの入力端は、前記少なくとも一つの判定回路の出力端に結合され、前記少なくとも一つの判定回路が提供する比較結果を受信し、前記比較結果に基づき、前記冗長コラムアドレス信号に対応する前記冗長メモリブロックの冗長コラムアドレスを有効にするのに用いられる冗長コラムデコーダ論理回路と、を備える請求項6に記載のメモリ周辺回路。

請求項8

前記少なくとも一つの判定回路は、それぞれ前記冗長コラム選択信号に基づき、対応する前記コラムアドレス信号を前記冗長コラムアドレス信号とし、前記冗長コラムアドレス信号をラッチするのに用いられる冗長コラムアドレス信号ラッチ回路と、第一入力端は、前記コラムアドレス信号を受信するのに用いられ、第二入力端は、前記冗長コラムアドレス信号ラッチ回路に結合され、出力端は、前記冗長コラムデコーダ論理回路の入力端に結合される判定論理回路と、を備える請求項7に記載のメモリ周辺回路。

請求項9

前記冗長コラムアドレス信号ラッチ回路は、入力端は、前記コラムアドレス信号を受信するのに用いられるNOTゲートと、入力端は、前記NOTゲートの出力端に結合され、前記冗長コラム選択信号によって制御され、前記エリア選択信号に基づき、ラッチされた前記冗長テストデータ信号を伝送する伝送ゲートと、前記伝送ゲートと前記判定論理回路との間に結合され、前記冗長コラムアドレス信号をラッチするのに用いられ、前記局部リセット信号を受信して、前記局部リセット信号に基づき、リセットされる、または初期化されるのに用いられるフリップフロップ回路と、を備える請求項8に記載のメモリ周辺回路。

請求項10

メインメモリブロック及び冗長メモリブロックを備えるメモリアレイと、請求項1〜9のいずれか一項に記載のメモリ周辺回路と、を備えるメモリデバイス

技術分野

0001

本発明はメモリデバイス及びメモリ周辺回路に関し、特に不良コラムアドレス冗長コラムアドレス置換するメモリデバイス及びメモリ周辺回路に関する。
に関する。

背景技術

0002

一般的なメモリデバイスの冗長コラム動作において、メモリデバイスの各コラムデコーダに金属ヒューズ(metal fuse)が配されてもよく、メモリデバイスは、金属ヒューズを導通する、または、焼き切ることで、不良コラムアドレスを無効にする。しかしながら、焼き切れた、または、導通された金属ヒューズは、冗長コラム動作前の状態に戻ることはできない。また、金属ヒューズは、比較的大きな回路配置スペースを必要とすることから、メモリデバイスのレイアウトは、小型化の点からすると、同時に、金属ヒューズのレイアウトも縮小することは困難である。

発明が解決しようとする課題

0003

本発明は、メモリデバイス及びメモリ周辺回路を提供する。メモリデバイスのメモリ周辺回路は、金属ヒューズによってメモリデバイスの不良コラムアドレスを置換するのに用いられる。

課題を解決するための手段

0004

本発明のメモリ周辺回路は、メモリアレイに結合される。メモリ周辺回路は、冗長コラムデータ回路と、コラム選択制御回路と、を備える。冗長コラムデータ回路は、冗長コラム情報を保存するのに用いられ、冗長コラム情報に基づき、冗長テストデータ信号及びコラムアドレス信号を提供する。コラムアドレス信号は、冗長コラムアドレス信号を含む。コラム選択制御回路は、冗長コラムデータ回路とメモリアレイとの間に結合され、冗長テストデータ信号及びコラムアドレス信号を受信するのに用いられ、コラム選択制御回路は、コラムデコーダと、冗長コラムデコーダと、を備える。コラムデコーダは、メモリアレイのメインメモリブロックと冗長コラムデータ回路との間に結合される。コラムデコーダは、冗長テストデータ信号及び冗長コラムアドレス信号に基づき、メインメモリブロックの不良コラムアドレスを無効にするのに用いられる。冗長コラムデコーダは、メモリアレイの冗長メモリブロックと冗長コラムデータ回路との間に結合される。冗長コラムデコーダは、冗長テストデータ信号に基づき、冗長コラムアドレス信号をラッチする。冗長コラムデコーダは、コラムアドレス信号とラッチされた冗長コラムアドレス信号を比較して、比較結果を取得し、比較結果に基づき、冗長メモリブロックの冗長コラムアドレスを有効にするのに用いられる。

0005

本発明のメモリデバイスは、メモリアレイ及び上記メモリ周辺回路を備える。メモリアレイは、メインメモリブロック及び冗長メモリブロックを備える。

発明の効果

0006

上述に基づき、本発明のメモリデバイスのメモリ周辺回路は、冗長テストデータ信号及びコラムアドレス信号に基づき、メインメモリブロックの不良コラムアドレスを無効にし、冗長メモリブロックの冗長コラムアドレスを有効にする。このようにして、メモリ周辺回路によってデコーダ及び金属ヒューズを置換し、これによって、周辺回路レイアウトスペースを縮小し、冗長コラム動作前の状態に回復できる。

0007

本発明の上述した特徴と利点を更に明確化するために、以下に、実施例を挙げて図面と共に詳細な内容を説明する。

図面の簡単な説明

0008

本発明の実施例に基づき図示したメモリデバイスの模式図である。
図1の実施例に基づき図示したメモリ周辺回路の模式図である。
本発明の実施例に基づき図示したライブラリアドレス信号バッファの模式図である。
本発明の実施例に基づき図示したライブラリアドレス信号セレクタの模式図である。
本発明の実施例に基づき図示したエリアアドレス信号バッファ・セレクタの模式図である。
本発明の実施例に基づき図示したコラムアドレス信号生成回路の模式図である。
本発明の実施例に基づき図示した前置コラムデコーダの模式図である。
本発明の実施例に基づき図示したコラムデコーダの模式図である。
本発明の実施例に基づき図示した冗長コラム選択信号生成器の模式図である。
本発明の実施例に基づき図示した冗長コラムデコーダの模式図である。
本発明の実施例に基づき図示した判定回路の模式図である。
本発明の実施例に基づき図示したポスト冗長コラムデコーダの模式図である。
本発明の実施例に基づき図示した冗長コラム動作タイミング図である。

実施例

0009

図1を参照すると、図1は、本発明の実施例に基づき図示したメモリデバイスの模式図である。図1の実施例において、メモリデバイス10は、メモリ周辺回路100及びメモリアレイ200を備える。メモリ周辺回路100は、冗長コラムデータ回路110及びコラム選択制御回路120を備える。メモリアレイ200は、メインメモリブロック210及び冗長メモリブロック220を備える。冗長コラムデータ回路110は、冗長コラム情報CRDを保存するのに用いられる。冗長コラム情報CRDは、メインメモリブロック210がテスト段階時に検出した不良コラムアドレスを記録する。冗長コラムデータ回路110は、冗長コラム情報CRDに基づき、冗長テストデータ信号TRDB1、TRDB2及びコラムアドレス信号YAを提供する。コラムアドレス信号YAは、冗長コラムアドレス信号を含む。即ち、冗長テストデータ信号TRDB1、TRDB2に対応するコラムアドレス信号YAが冗長コラムアドレス信号である。コラム選択制御回路120は、冗長コラムデータ回路110とメモリアレイ200との間に結合される。コラム選択制御回路120は、冗長テストデータ信号TRDB1、TRDB2及びコラムアドレス信号YAを受信する。コラム選択制御回路120は、冗長テストデータ信号TRDB1、TRDB2及びコラムアドレス信号YAの冗長コラムアドレス信号に基づき、メインメモリブロック210の不良コラムアドレスを無効にし、冗長メモリブロック220の冗長コラムアドレスを有効にする。

0010

図2を参照すると、図2は、図1の実施例に基づき図示したメモリ周辺回路の模式図である。図2の実施例において、冗長コラムデータ回路110は、冗長クロック生成回路112と、冗長コラムデータ・タイミング生成回路114と、ライブラリアドレス信号生成回路116と、コラムアドレス信号生成回路118と、を備える。コラム選択制御回路120は、前置コラムデコーダ122と、コラムデコーダ124と、冗長コラムデコーダ126と、ポスト冗長コラムデコーダ128と、を備える。前置コラムデコーダ122は、冗長コラムデータ回路110とコラムデコーダ124との間に結合される。冗長クロック生成回路112は、全域リセット信号ESETBを受信して、冗長テストクロックTRICLKを冗長コラムデータ・タイミング生成回路114に提供するのに用いられる。冗長クロック生成回路112は、さらに、局部リセット信号RESETBDをコラム選択制御回路120に提供するのに用いられる。コラム選択制御回路120は、局部リセット信号RESETBDの第一論理レベルに基づき、コラムデコーダ124及び冗長コラムデコーダ126をリセットするのに用いられる。これによって、コラムデコーダ124及び冗長コラムデコーダ126を冗長コラム動作前の状態に戻させる。コラム選択制御回路120は、さらに、局部リセット信号RESETBDの切換点に基づき、コラムデコーダ124及び冗長コラムデコーダ126を初期化するのに用いられる。これによって、コラムデコーダ124及び冗長コラムデコーダ126に冗長コラム動作を開始させる。

0011

冗長コラムデータ・タイミング生成回路114は、冗長クロック生成回路112と、ライブラリアドレス信号生成回路116と、コラムアドレス信号生成回路118と、コラム選択制御回路120との間に結合される。冗長コラムデータ・タイミング生成回路114は、冗長コラムデータを保存し、冗長テストクロックTRICLKに基づき、冗長コラムデータに対応する冗長エリアアドレス信号RXA13、冗長ライブラリアドレス信号RBAm、冗長切換信RCSW、冗長モードコマンドRCCMDをライブラリアドレス信号生成回路116に提供するのに用いられる。冗長コラムデータ・タイミング生成回路114は、冗長テストクロックTRICLKに基づき、冗長コラムアドレス信号RCYAj、冗長切換信RCSW、冗長モードコマンドRCCMDをコラムアドレス信号生成回路118に提供する。

0012

ライブラリアドレス信号生成回路116は、冗長エリアアドレス信号RXA13、冗長ライブラリアドレス信号RBAm、冗長切換信RCSW、冗長モードコマンドRCCMDを受信し、ライブラリアドレス信号BAm、エリアアドレス信号CXA13、リードライトコマンドRWCMD、アドレスバッファ制御信号ADBCに基づき、ライブラリ選択信号BNKSk及びエリア選択信号XAD13Nk、XAD13Tkを提供する。

0013

コラムアドレス信号生成回路118は、リード/ライトコラムアドレス信号CYAj、冗長コラムアドレス信号RCYAj、冗長切換信号RCSW、リード/ライトコマンドRWCMD、冗長モードコマンドRCCMDを受信し、これによって、コラムアドレス信号YAjとコラム選択駆動信号SLDを生成する。

0014

図2の実施例において、前置コラムデコーダ122は、コラムアドレス信号YAjに対して前置コラムデコーダを進めるのに用いられる。コラムデコーダ124は、冗長コラムデータ回路110とメインメモリブロック210との間に結合される。コラムデコーダ124は、コラムアドレス信号YAjに基づき、コラムアドレスCSLrkを選択できる。コラムデコーダ124は、冗長テストデータ信号TRDB1、TRDB2及びコラムアドレス信号YAjの冗長コラムアドレス信号RCYAjに基づき、メインメモリブロック210の不良コラムアドレスを無効にする。冗長コラムデコーダ126は、冗長コラムデータ回路110とポスト冗長コラムデコーダ128との間に結合される。冗長コラムデコーダ126は、冗長テストデータ信号TRDB1、TRDB2に基づき、冗長コラムアドレス信号RCYAjをラッチし、コラムアドレス信号YAjとラッチされた冗長コラムアドレス信号RCYAjを比較して、比較結果を取得し、比較結果に基づき、冗長メモリブロック220の冗長コラムアドレスRCSLnkを有効にするのに用いられる。ポスト冗長コラムデコーダ128は、冗長コラムデコーダ126によって提供された冗長コラムアドレス信号RCYAjに基づき、冗長コラムアドレス信号RCYAjに対応する冗長コラムアドレスRCSLnkを選択するのに用いられる。ここで、mは0〜2に等しく、kはA〜Hに等しく、jは3〜8に等しく、rは0〜36に等しく、nは0〜3に等しい。

0015

更なる説明として、ライブラリアドレス信号生成回路116は、ライブラリアドレス信号バッファ1162と、ライブラリアドレス信号セレクタ1164と、エリアアドレス信号バッファ・セレクタ1166と、をさらに備える。図3を参照すると、図3は、本発明の実施例に基づき図示したライブラリアドレス信号バッファの模式図である。図3の実施例において、ライブラリアドレス信号バッファ1162は、NOTゲートA01〜A10と、伝送ゲートT01〜T04と、ラッチ回路L01、L02と、を備える。NOTゲートA01の入力端は、ライブラリアドレス信号BAmを受信するのに用いられる。NOTゲートA01の出力端は、伝送ゲートT01の入力端に結合される。NOTゲートA02の入力端は、リード/ライトコマンドRWCMDを受信するのに用いられる。NOTゲートA02の出力端は、伝送ゲートT01のPチャネルゲート及びNOTゲートA03の入力端に結合される。NOTゲートA03の出力端は、伝送ゲートT01のNチャネルゲートに結合される。伝送ゲートT01の出力端は、ラッチ回路L01の入力端に結合される。NOTゲートA04の入力端は、冗長ライブラリアドレス信号RBAmを受信するのに用いられる。NOTゲートA04の出力端は、伝送ゲートT02の入力端に結合される。NOTゲートA05の入力端は、冗長モードコマンドRCCMDを受信するのに用いられる。NOTゲートA05の出力端は、伝送ゲートT02のPチャネルゲート及びNOTゲートA06の入力端に結合される。NOTゲートA06の出力端は、伝送ゲートT02のNチャネルゲートに結合される。伝送ゲートT02の出力端は、ラッチ回路L02の入力端に結合される。NOTゲートA07の入力端は、冗長切換信号RCSWを受信するのに用いられる。NOTゲートA07の出力端は、伝送ゲートT03のNチャネルゲートと、NOTゲートA08の入力端と、伝送ゲートT04のPチャネルゲートに結合される。NOTゲートA08の出力端は、伝送ゲートT03のPチャネルゲート及び伝送ゲートT04のNチャネルゲートに結合される。ラッチ回路L01の出力端は、伝送ゲートT03の入力端に結合される。ラッチ回路L02の出力端は、伝送ゲートT04の入力端に結合される。ラッチ回路L01は、NOTゲートA11、A12を備える。NOTゲートA11の入力端は、NOTゲートA12の出力端及び伝送ゲートT01の出力端に結合される。NOTゲートA11の出力端は、NOTゲートA12の入力端及び伝送ゲートT03の入力端に結合される。ラッチ回路L02は、NOTゲートA13、A14を備える。NOTゲートA13の入力端は、NOTゲートA14の出力端及び伝送ゲートT02の出力端に結合される。NOTゲートA13の出力端は、NOTゲートA14の入力端及び伝送ゲートT04の入力端に結合される。伝送ゲートT03、T04の出力端は、NOTゲートA09、A10を介して、選択されたライブラリアドレス信号BNKAmを出力するのに用いられる。ここで、mは0〜2に等しい。

0016

図3の実施例において、伝送ゲートT01は、リード/ライトコマンドRWCMDによって制御され、伝送ゲートT02は、冗長モードコマンドRCCMDによって制御される。ライブラリアドレス信号バッファ1162は、ハイ論理レベルのリード/ライトコマンドRWCMDを受信すると、ライブラリアドレス信号バッファ1162は、リード/ライトコマンドRWCMDに対応するライブラリアドレス信号BAmをラッチ回路L01にラッチできる。ライブラリアドレス信号バッファ1162は、ハイ論理レベルの冗長モードコマンドRCCMDを受信すると、ライブラリアドレス信号バッファ1162は、冗長モードコマンドRCCMDに対応する冗長ライブラリアドレス信号RBAmをラッチ回路L02にラッチできる。伝送ゲートT03、T04は、冗長切換信号RCSWによって制御される。ライブラリアドレス信号バッファ1162は、ロー論理ベルの冗長切換信号RCSWを受信すると、ラッチ回路L01にラッチされたライブラリアドレス信号BAmを選択されたライブラリアドレス信号BNKAmとし、伝送ゲートT03及びNOTゲートA09、10の経路を介して、選択されたライブラリアドレス信号BNKAmを出力する。反対に、ライブラリアドレス信号バッファ1162は、ハイ論理レベルの冗長切換信号RCSWを受信すると、ラッチ回路L02にラッチされた冗長ライブラリアドレス信号RBAmを選択されたライブラリアドレス信号BNKAmとし、伝送ゲートT04及びNOTゲートA09、10の経路を介して、選択されたライブラリアドレス信号BNKAmを出力する。

0017

図4を参照すると、図4は、本発明の実施例に基づき図示したライブラリアドレス信号セレクタの模式図である。図4の実施例において、ライブラリアドレス信号セレクタ1164は、選択されたライブラリアドレス信号BNKA0〜BNKA2を受信し、選択されたライブラリアドレス信号BNKA0〜BNKA2に基づき、ライブラリ選択信号BNKSkを生成するのに用いられる。本実施例において、ライブラリアドレス信号セレクタ1164は、デマルチプレクサ(demultiplexer)によって実現してもよい。ライブラリアドレス信号セレクタ1164は、NOTゲートB01〜B11及びNANDゲートNAND1〜BNAND8を備える。

0018

NANDゲートBNAND1の入力端は、それぞれ選択されたライブラリアドレス信号BNKA0〜BNKA2を受信する。NANDゲートBNAND1の出力端は、NOTゲートB04の入力端に結合され、NOTゲートB04の出力端は、ライブラリ選択信号BNKSHを出力するのに用いられる。NANDゲートBNAND2は、選択されたライブラリアドレス信号BNKA1〜BNKA2を受信し、NOTゲートB01によってライブラリアドレス信号BNKA0を受信する。NANDゲートBNAND2の出力端は、NOTゲートB05の入力端に結合される。NOTゲートB05の出力端は、ライブラリ選択信号BNKSGを出力するのに用いられ、これに基づき、類推される。

0019

図5を参照すると、図5は本発明の実施例に基づき図示したエリアアドレス信号バッファ・セレクタの模式図である。図5の実施例において、エリアアドレス信号バッファ・セレクタ1166は、エリアアドレス信号バッファ1166_1及びエリアアドレス信号セレクタ1166_2を備える。エリアアドレス信号バッファ1166_1は、ライブラリアドレス信号BAm、エリアアドレス信号CXA13、アドレスバッファ制御信号ADBCを受信し、ライブラリアドレス信号BAm、エリアアドレス信号CXA13、アドレスバッファ制御信号ADBCに基づき、ライブラリアドレス信号BAmに対応するエリア選択信号XA13kを生成するのに用いられる。

0020

エリアアドレス信号セレクタ1166_2は、NOTゲートC01〜C08と、伝送ゲートT05〜T07と、ラッチ回路L03と、を備える。NOTゲートC01の入力端は、冗長エリアアドレス信号RXA13を受信するのに用いられる。NOTゲートC01の出力端は、伝送ゲートT05の入力端に結合される。NOTゲートC02の入力端は、冗長モードコマンドRCCMDを受信するのに用いられる。NOTゲートC02の出力端は、伝送ゲートT05のPチャネルゲート及びNOTゲートC03の入力端に結合される。NOTゲートC03の出力端は、伝送ゲートT05のNチャネルゲートに結合される。伝送ゲートT05の出力端は、ラッチ回路L03の入力端に結合される。NOTゲートC04の入力端は、冗長切換信号RCSWを受信するのに用いられる。NOTゲートC04の出力端は、伝送ゲートT06のNチャネルゲート、NOTゲートC05の入力端、伝送ゲートT07のPチャネルゲートに結合される。NOTゲートC05の出力端は、伝送ゲートT06のPチャネルゲート及び伝送ゲートT07のNチャネルゲートに結合される。伝送ゲートT06の入力端は、エリアアドレス信号バッファ1166_1が提供するエリア選択信号XA13kを受信するのに用いられる。伝送ゲートT07の入力端は、ラッチ回路L03の出力端に結合される。伝送ゲートT06、T07の出力端は、NOTゲートC06を介して、エリア選択信号XAD13Nkを出力するのに用いられ、NOTゲートC07、C08を介して、エリア選択信号XAD13Tkを出力するのに用いられる。ここで、エリア選択信号XAD13Nk、XAD13Tkの論理レベルは互いに相反する。ラッチ回路L03は、NOTゲートC09、C10を備える。NOTゲートC09の入力端は、NOTゲートC10の出力端及び伝送ゲートT05の出力端に結合される。NOTゲートC09の出力端は、NOTゲートC10の入力端及び伝送ゲートT07の入力端に結合される。

0021

図5の実施例において、伝送ゲートT05は、冗長モードコマンドRCCMDによって制御される。エリアアドレス信号セレクタ1166_2は、ハイ論理レベルの冗長モードコマンドRCCMDを受信すると、エリアアドレス信号セレクタ1166_2は、冗長モードコマンドRCCMDに対応する冗長エリアアドレス信号RXA13をラッチ回路L03にラッチできる。伝送ゲートT06、T07は、冗長切換信号RCSWによって制御される。エリアアドレス信号セレクタ1166_2は、ロー論理レベルの冗長切換信号RCSWを受信すると、エリアアドレス信号バッファ1166_1が提供するエリア選択信号XA13kをエリア選択信号XAD13Nk、XAD13Tkとし、伝送ゲートT06の経路を介して、エリア選択信号XAD13Nk、XAD13Tkを出力する。反対に、エリアアドレス信号セレクタ1166_2は、ハイ論理レベルの冗長切換信号RCSWを受信すると、ラッチ回路L03にラッチされた冗長エリアアドレス信号RXA13をエリア選択信号XAD13Nk、XAD13Tkとし、伝送ゲートT07の経路及びNOTゲートC09、C10の経路を介して、エリア選択信号XAD13Nk、XAD13Tkを出力する。

0022

注意すべきこととして、冗長切換信号RCSWは、ハイ論理レベルである時、ライブラリアドレス信号BAmに対応するエリア選択信号XA13kは、冗長エリアアドレス信号RXA13であり、選択されたライブラリアドレス信号BNKAmは、冗長ライブラリアドレス信号RBAmである。即ち、冗長切換信号RCSWは、ハイ論理レベルである時、ライブラリアドレス信号生成回路116が提供するアドレス信号は、冗長ライブラリアドレス信号RBAm及び冗長エリアアドレス信号RXA13である。

0023

図6を参照すると、図6は、本発明の実施例に基づき図示したコラムアドレス信号生成回路の模式図である。図6の実施例において、コラムアドレス信号生成回路118は、コラムアドレス信号バッファ1181及びコラム選択駆動信号生成器1182を備える。コラムアドレス信号バッファ1181は、NOTゲートD01〜D10と、伝送ゲートT08〜T11と、ラッチ回路L04、L05と、を備える。NOTゲートD01の入力端は、リード/ライトコラムアドレス信号CYAjを受信するのに用いられる。NOTゲートD01の出力端は、伝送ゲートT08の入力端に結合される。NOTゲートD02の入力端は、リード/ライトコマンドRWCMDを受信するのに用いられる。NOTゲートD02の出力端は、伝送ゲートT08のPチャネルゲート及びNOTゲートD03の入力端に結合される。NOTゲートD03の出力端は、伝送ゲートT08のNチャネルゲートに結合される。伝送ゲートT08の出力端は、ラッチ回路L04の入力端に結合される。NOTゲートD04の入力端は、冗長コラムアドレス信号RCYAjを受信するのに用いられる。NOTゲートD04の出力端は、伝送ゲートT09の入力端に結合される。NOTゲートD05の入力端は、冗長モードコマンドRCCMDを受信するのに用いられる。NOTゲートD05の出力端は、伝送ゲートT09のPチャネルゲート及びNOTゲートD06の入力端に結合される。NOTゲートD06の出力端は、伝送ゲートT09のNチャネルゲートに結合される。伝送ゲートT09の出力端は、ラッチ回路L05の入力端に結合される。NOTゲートD07の入力端は、冗長切換信号RCSWを受信するのに用いられる。NOTゲートD07の出力端は、伝送ゲートT10のNチャネルゲート、NOTゲートD08の入力端、伝送ゲートT11のPチャネルゲートに結合される。NOTゲートD08の出力端は、伝送ゲートT10のPチャネルゲート及び伝送ゲートT11のNチャネルゲートに結合される。ラッチ回路L04の出力端は、伝送ゲートT10の入力端に結合される。ラッチ回路L05の出力端は、伝送ゲートT11の入力端に結合される。ラッチ回路L04は、NOTゲートD11、D12を備える。NOTゲートD11の入力端は、NOTゲートD12の出力端及び伝送ゲートT08の出力端に結合される。NOTゲートD11の出力端は、NOTゲートD12の入力端及び伝送ゲートT10の入力端に結合される。ラッチ回路L05は、NOTゲートD13、D14を備える。NOTゲートD13の入力端は、NOTゲートD14の出力端及び伝送ゲートT09の出力端に結合される。NOTゲートD13の出力端は、NOTゲートD14の入力端及び伝送ゲートT11の入力端に結合される。伝送ゲートT10、11の出力端は、NOTゲートD09、D10を介して、コラムアドレス信号YAjを出力するのに用いられる。ここで、jは3〜8に等しい。

0024

図6の実施例において、伝送ゲートT08は、リード/ライトコマンドRWCMDによって制御され、伝送ゲートT09は、冗長モードコマンドRCCMDによって制御される。コラムアドレス信号バッファ1181は、ハイ論理レベルのリード/ライトコマンドRWCMDを受信すると、コラムアドレス信号バッファ1181は、リード/ライトコマンドRWCMDに対応するリード/ライトコラムアドレス信号CYAjをラッチ回路L04にラッチできる。コラムアドレス信号バッファ1181は、ハイ論理レベルの冗長モードコマンドRCCMDを受信すると、コラムアドレス信号バッファ1181は、冗長モードコマンドRCCMDに対応する冗長コラムアドレス信号RCYAjをラッチ回路L05にラッチできる。伝送ゲートT10、11は、冗長切換信号RCSWによって制御される。コラムアドレス信号バッファ1181は、ロー論理レベルの冗長切換信号RCSWを受信すると、ラッチ回路L04にラッチされたリード/ライトコラムアドレス信号CYAjをコラムアドレス信号YAjとし、伝送ゲートT10及びNOTゲートD09、10の経路を介して、コラムアドレス信号YAjを出力する。反対に、コラムアドレス信号バッファ1181は、ハイ論理レベルの冗長切換信号RCSWを受信すると、ラッチ回路L05にラッチされた冗長コラムアドレス信号RCYAjをコラムアドレス信号YAjとし、伝送ゲートT11及びNOTゲートD09、10の経路を介して、コラムアドレス信号YAjを出力する。

0025

ここで、注意すべきこととして、冗長切換信号RCSWはハイ論理レベルである時、コラムアドレス信号YAjは、冗長コラムアドレス信号RCYAjである。即ち、冗長切換信号RCSWはハイ論理レベルである時、コラムアドレス信号バッファ1181が提供するコラムアドレス信号YAjは、冗長コラムアドレス信号RCYAjに等しい。

0026

コラム選択駆動信号生成器1182は、リード/ライトコマンドRWCMD及び冗長モードコマンドRCCMDを受信し、リード/ライトコマンドRWCMD及び冗長モードコマンドRCCMDに基づき、コラム選択駆動信号CSLDを生成するのに用いられる。コラム選択駆動信号CSLDは、コラム選択制御回路120を有効にする。図6の実施例において、コラム選択駆動信号生成器1182は、NOTゲートD15〜D17と、NANDゲートDNAND1と、遅延器DL1、DL2と、NORゲートNOR1と、を備える。NOTゲートD15の入力端は、リード/ライトコマンドRWCMDを受信するのに用いられる。NOTゲートD16の入力端は、冗長モードコマンドRCCMDを受信するのに用いられる。NOTゲートD15、16の出力端は、それぞれNANDゲートDNAND1の第一入力端及び第二入力端に結合される。NANDゲートDNAND1の出力端は、NORゲートNOR1の第一入力端及び遅延器DL1の入力端に結合される。遅延器DL1の出力端は、NORゲートNOR1の第二入力端に結合される。NORゲートNOR1の出力端は、遅延器DL2を介して、NOTゲートD17の入力端に結合される。NOTゲートD17の出力端は、コラム選択駆動信号CSLDを出力するのに用いられる。

0027

NOTゲートD15、16及びNANDゲートDNAND1の論理演算の下、リード/ライトコマンドRWCMD及び冗長モードコマンドRCCMDの少なくとも一つがハイ論理レベルである時、コラム選択駆動信号生成器1182は、ハイ論理レベルのコラム選択駆動信号CSLDを生成できる。遅延器DL1、DL2と、NORゲートDNOR1と、NOTゲートD17の作用の下、コラム選択駆動信号CSLDがハイ論理レベルである時間をさらに延ばすことができ、これによって、コラム選択制御回路120に十分なイネーブル時間を確保させる。

0028

図7を参照すると、図7は、本発明の実施例に基づき図示した前置コラムデコーダの模式図である。前置コラムデコーダ122は、少なくとも一つのデマルチプレクサによって実現できる。前置コラムデコーダ122は、NANDゲートENAND1〜ENAND9及びNOTゲートE01〜E12を備える。

0029

ENAND1の第一入力端は、コラム選択駆動信号CSLDを受信するのに用いられる。ENAND1の第二入力端は、ライブラリ選択信号BNKSkを受信するのに用いられる。ENAND1の出力端は、NOTゲートE01の入力端に結合される。NOTゲートE01の出力端は、NANDゲートENAND6〜ENAND9のうちの一つの入力端に結合される。これによって、コラム選択駆動信号CSLD及びライブラリ選択信号BNKSkに基づき、前置コラムデコーダ122を有効または無効にできる。NANDゲートENAND2のその他の入力端は、それぞれコラムアドレス信号YAj、例えば、コラムアドレス信号YA3〜YA5を受信するのに用いられる。NANDゲートENAND2の出力端は、NOTゲートE05の入力端に結合される。NOTゲートE05の出力端は、前置デコードされたコラムアドレス信号YPD3T4T5Tkを出力するのに用いられる。NANDゲートENAND3は、コラムアドレス信号YA4、YA5を受信し、NOTゲートE02を介して、コラムアドレス信号YA3を受信する。NANDゲートENAND3の出力端は、NOTゲートE06の入力端に結合される。NOTゲートE06の出力端は、前置デコードされたコラムアドレス信号YPD3N4T5Tkを出力するのに用いられ、これに基づき、類推される。本実施例において、前置デコードされたコラムアドレス信号YPD3N4T5Tkは、ライブラリ選択信号BNKSkに対応するコラムアドレス信号である。

0030

図8を参照すると、図8は、本発明の実施例に基づき図示したコラムデコーダの模式図である。図8の実施例において、冗長切換信号RCSWは、ハイ論理レベルである情況下では、コラムデコーダ124が受信するコラムアドレス信号YAjは、冗長コラムアドレス信号である。コラムデコーダ124は、コラムデコーダ論理回路FLCと、コラムデコーダバッファYDBと、冗長テストデータ信号ラッチ回路FL1、FL2と、を備える。本実施例におけるコラムデコーダ論理回路FLCは、例えば、NANDゲートであってもよい。コラムデコーダ論理回路FLCは、冗長コラムアドレス信号(または、YPD3N4T5Tk、YPD6N7T8Tkのような前置デコードされたコラムアドレス信号であってもよい)及び冗長テストデータ信号ラッチ回路FL1/FL2にラッチされた冗長テストデータ信号TRDB1/TRDB2を受信するのに用いられる。コラムデコーダ論理回路FLCは、冗長コラムアドレス信号及びラッチされた冗長テストデータ信号TRDB1/TRDB2に基づき、論理演算結果を取得する。コラムデコーダバッファYDBは、コラムデコーダ論理回路FLCの出力端に結合される。コラムデコーダバッファYDBは、論理演算結果に基づき、メインメモリブロック210の不良コラムアドレスを無効にするのに用いられる。

0031

冗長テストデータ信号ラッチ回路FL1は、冗長テストデータ信号TRDB1と、局部リセット信号RESETBDと、エリア選択信号XAD13Nk、XAD13Tkと、を受信し、コラムデコーダ論理回路FLCが提供する論理演算結果も受信する。冗長テストデータ信号ラッチ回路FL1は、局部リセット信号RESETBD及び論理演算結果に基づき、冗長テストデータ信号TRDB1をラッチし、エリア選択信号XAD13Nk、XAD13Tkに基づき、ラッチされた冗長テストデータ信号TRDB1をコラムデコーダ論理回路FLCに出力する。冗長テストデータ信号ラッチ回路FL2は、冗長テストデータ信号TRDB2と、局部リセット信号RESETBDと、エリア選択信号XAD13Nk、XAD13Tkと、を受信し、コラムデコーダ論理回路FLCが提供する論理演算結果も受信する。冗長テストデータ信号ラッチ回路FL2は、局部リセット信号RESETBD及び論理演算結果に基づき、冗長テストデータ信号TRDB2をラッチし、エリア選択信号XAD13Nk、XAD13Tkに基づき、ラッチされた冗長テストデータ信号TRDB2をコラムデコーダ論理回路FLCに出力する。本発明の冗長テストデータ信号ラッチ回路の数は、メインメモリブロックの各ライブラリに分けられるエリアの数によって決まり、本発明の冗長テストデータ信号ラッチ回路の数は、エリアの数に基づき調整でき、この実施例によって限定されない。

0032

冗長テストデータ信号ラッチ回路FL1、FL2について、冗長テストデータ信号ラッチ回路FL1を例とすると、冗長テストデータ信号ラッチ回路FL1は、フリップフロップ回路FF1と、NORゲートFNOR1と、トランジスタM1と、伝送ゲートFT1と、を備える。フリップフロップ回路FF1は、冗長テストデータ信号TRDB1をラッチするのに用いられる。フリップフロップ回路FF1は、さらに、局部リセット信号RESETBDを受信し、局部リセット信号RESETBDに基づき、フリップフロップ回路FF1を初期化するのに用いられる。NORゲートFNOR1の第一入力端は、コラムデコーダ論理回路FLCの出力端に結合される。NORゲートFNOR1の第二入力端は、冗長テストデータ信号TRDB1を受信するのに用いられる。フリップフロップ回路FF1は、NANDゲートFNAND2及びNOTゲートF01をさらに備える。NANDゲートFNAND2の第一入力端は、局部リセット信号RESETBDを受信するのに用いられ、NANDゲートFNAND2の出力端は、伝送ゲートFT1の入力端及びトランジスタM1の第一端に結合される。NOTゲートF01の入力端は、NANDゲートFNAND2の出力端に結合され、NOTゲートF01の出力端は、NANDゲートFNAND2の第二入力端に結合される。トランジスタM1の制御端は、NORゲートFNOR1の出力端に結合され、トランジスタM1の第一端は、フリップフロップ回路FF1の出力端に結合され、トランジスタM1の第二端は、参照電圧SSに結合される。

0033

伝送ゲートFT1は、エリア選択信号XAD13Nk、XAD13Tkによって制御され、伝送ゲートFT1の入力端は、フリップフロップ回路FF1の出力端に結合され、伝送ゲートFT1の出力端は、コラムデコーダ論理回路FLCの入力端に結合され、エリア選択信号XAD13Nk、XAD13Tkに基づき、ラッチされた冗長テストデータ信号TRDB1をコラムデコーダ論理回路FLCに出力する。本実施例において、伝送ゲートFT1のPチャネルゲートは、エリア選択信号XAD13Tkを受信するのに用いられ、伝送ゲートFT1のNチャネルゲートは、エリア選択信号XAD13Nkを受信するのに用いられる。したがって、伝送ゲートFT1のNチャネルゲートは、ハイ論理レベルのエリア選択信号XAD13Nkを受信する時、伝送ゲートFT1のPチャネルゲートは、ロー論理レベルのエリア選択信号XAD13Tkを受信し、伝送ゲートFT1は、ラッチされた冗長テストデータ信号TRDB1をコラムデコーダ論理回路FLCに出力する。反対に、伝送ゲートFT1のNチャネルゲートは、ロー論理レベルのエリア選択信号XAD13Nkを受信する時、伝送ゲートFT1は、ラッチされた冗長テストデータ信号TRDB1を出力しない。

0034

さらに説明すると、局部リセット信号RESETBDは、ロー論理レベルである時、フリップフロップ回路FF1の出力端は、ハイ論理レベルの状態を維持する。この時の状態は、冗長コラム動作が開始する前の状態とみなすことができる。局部リセット信号RESETBDが切り換わる時、即ち、局部リセット信号RESETBDのロー論理レベルがハイ論理レベルに変換する時、フリップフロップ回路FF1は、冗長テストデータ信号TRDB1の論理レベル及び受信したコラムアドレス信号YAjに基づき、冗長テストデータ信号TRDB1をラッチするか否か決定する。冗長テストデータ信号TRDB1は、ロー論理レベルである状況下では、冗長テストデータ信号TRDB1に対応するコラムアドレス信号YAjは、テストプロセスにおいて、不良コラムアドレスと判定される。NORゲートFNOR1は、ロー論理レベルの冗長テストデータ信号TRDB1及び不良コラムアドレスを受信することから、ハイ論理レベルの結果を出力し、これによって、トランジスタM1を導通させる。トランジスタM1が導通される状況下では、フリップフロップ回路FF1の出力端の電圧は、参照電圧VSSに引き下げられる。このようにして、コラムデコーダ124は、コラムデコーダバッファYDB及びコラムデコーダ論理回路FLCを介して、不良コラムアドレス信号を出力せず、これによって、メインメモリブロック210の不良コラムアドレスを無効にし、不良コラムアドレスを無効にさせた状態に入らせる。反対に、冗長テストデータ信号TRDB1は、ハイ論理レベルである状況下では、トランジスタM1は、切断される。フリップフロップ回路FF1の出力端の電圧は、参照電圧VSSに引き下げられず、対応するコラムアドレスCSLrkを無効にしない。一方、局部リセット信号RESETBDのハイ論理レベルを再度ロー論理レベルに引き下げる時、冗長テストデータ信号ラッチ回路FL1の出力端の論理レベルは、ハイ論理レベルに戻るようにリセットされる。

0035

ここで、言及すべきことは、冗長テストデータ信号ラッチ回路FL1のレイアウト面積は、金属ヒューズより小さくてもよい。したがって、冗長テストデータ信号ラッチ回路FL1は金属ヒューズを置換し、メモリ周辺回路のレイアウト面積を効果的に減少できる。そして、局部リセット信号RESETBDのハイ論理レベルをロー論理レベルに引き下げることで、冗長テストデータ信号ラッチ回路FL1を、不良コラムアドレスを無効にする前の状態に回復するようにリセットさせる。

0036

図2戻り、冗長コラムデータ126は、冗長コラム選択信号生成器をさらに備える。以下のことをさらに説明する。図9を参照すると、図9は、本発明の実施例に基づき図示した冗長コラム選択信号生成器の模式図である。冗長コラム選択信号生成器1262は、デマルチプレクサによって実現してもよい。冗長コラム選択信号生成器1262は、NOTゲートG01〜G12と、NANDゲートGNAND1〜GNAND8と、を備える。NANDゲートGNAND1は、冗長コラム選択信号TRSEL1、TRSEL2、ライブラリ選択信号BNKSkを受信し、NOTゲートG03を介して、冗長テストデータ信号TRDB1を受信するのに用いられる。NOTゲートG05の入力端は、NANDゲートGNAND1の出力端に結合され、NOTゲートG05の出力端は、冗長コラム選択信号TRDS0kを出力するのに用いられる。NANDゲートGNAND2は、冗長コラム選択信号TRSEL1、ライブラリ選択信号BNKSkを受信し、NOTゲートG01を介して、冗長コラム選択信号TRSEL2を受信し、NOTゲートG03を介して、冗長テストデータ信号TRDB1を受信するのに用いられる。NOTゲートG06の入力端は、NANDゲートGNAND2の出力端に結合され、NOTゲートG06の出力端は、冗長コラム選択信号TRDS1kを出力するのに用いられ、これに基づき、類推される。ここからわかるように、本実施例において、冗長コラム選択信号生成器1262は、冗長コラム選択信号TRSEL1、TRSEL2、ライブラリ選択信号BNKSk、冗長テストデータ信号TRDB1に基づき、冗長コラム選択信号TRDS0k〜TRDS3kを提供できる。同様に、冗長コラム選択信号生成器1262は、冗長コラム選択信号TRSEL1、TRSEL2、ライブラリ選択信号BNKSk、冗長テストデータ信号TRDB2に基づき、冗長コラム選択信号TRDS4k〜TRDS7kを提供できる。

0037

図10を参照すると、図10は、本発明の実施例に基づき図示した冗長コラムデコーダの模式図である。メインメモリブロック210及び冗長メモリブロック220の各ライブラリに基づき、二つのエリアに分けられる。したがって、図10の実施例において、冗長コラムデコーダ126_1、126_2を計二つ有する。冗長コラムデコーダ126_1を例とすると、冗長コラムデコーダ126_1は、判定回路HD1〜HD6及び冗長コラムデコーダ論理回路HLCを備える。判定回路HD1〜HD6は、それぞれ冗長コラム選択信号TRDSmkと、局部リセット信号RESETBDと、コラムアドレス信号YA3〜YA8と、を受信するのに用いられる。判定回路HD1を例とすると、判定回路HD1は、冗長コラム選択信号TRDSmkに基づき、対応するコラムアドレス信号YA3を冗長コラムアドレス信号とし、冗長コラムアドレス信号をラッチできる。コラムアドレス信号YA3及び冗長コラムアドレス信号を比較して、比較結果を提供するのに用いられる。冗長コラムデコーダ論理回路HLCの入力端は、判定回路HD1〜HD6の出力端に結合される。冗長コラムデコーダ論理回路HLCは、判定回路HD1〜HD6が提供する比較結果を受信し、判定回路HD1〜HD6が提供する比較結果に基づき、冗長コラムアドレス信号に対応する冗長メモリブロック220の冗長コラムアドレスRCSLnkを有効にする。

0038

判定回路HD1〜HD6の回路構成をさらに説明する。図11を参照すると、図11は、本発明の実施例に基づき図示した判定回路の模式図である。図11の実施例において、判定回路HD1を例とすると、判定回路HD1は、冗長コラムアドレス信号ラッチ回路FADL1及び判定論理回路JLC1を備える。冗長コラムアドレス信号ラッチ回路FADL1は、冗長コラム選択信号TRDSmkに基づき、対応するコラムアドレス信号YA3を冗長コラムアドレス信号とし、冗長コラムアドレス信号をラッチするのに用いられる。判定論理回路JLC1の第一入力端は、コラムアドレス信号YA3を受信するのに用いられ、判定論理回路JLC1の第二入力端は、冗長コラムアドレス信号ラッチ回路FADL1に結合され、判定論理回路JLC1の出力端は、冗長コラムデコーダ論理回路HLCのうちの一つの入力端に結合される。判定論理回路JLC1は、コラムアドレス信号YA3を受信する時、判定論理回路JLC1は、コラムアドレス信号YA3が冗長コラムアドレス信号ラッチ回路FADL1にラッチされている冗長コラムアドレス信号に等しいか否か判定できる。同等である場合、判定論理回路JLC1は、同等であることに対応する判定結果を提供できる。例えば、判定論理回路JLC1は、XNORゲートXNOR1であってもよい。判定論理回路JLC1は、コラムアドレス信号YA3が冗長コラムアドレス信号に等しいと判定すると、判定論理回路JLC1が提供できる判定結果は、ハイ論理レベルの信号である。反対に、判定論理回路JLC1は、コラムアドレス信号YA3が冗長コラムアドレス信号に等しくないと判定すると、判定論理回路JLC1が提供できる判定結果は、ロー論理レベルの信号である。

0039

冗長コラムアドレス信号ラッチ回路FADL1は、NOTゲートH01、H02と、伝送ゲートFADLT1と、フリップフロップ回路HF1と、を備える。NOTゲートH01の入力端は、コラムアドレス信号YA3を受信するのに用いられる。伝送ゲートFADLT1の入力端は、NOTゲートH01の出力端に結合され、これによって、NOTゲートH01を介して、コラムアドレス信号YA3を受信する。伝送ゲートFADLT1のPチャネルゲートは、NOTゲートH03を介して、冗長コラム選択信号TRDSmkを受信するのに用いられ、伝送ゲートFADLT1のNチャネルゲートは、冗長コラム選択信号TRDSmkを受信するのに用いられる。フリップフロップ回路HF1は、伝送ゲートFADLT1と判定論理回路JLC1との間に結合される。伝送ゲートFADLT1は、ロー論理レベルの冗長コラム選択信号TRDSmkに基づき、コラムアドレス信号YA3をフリップフロップ回路HF1に伝送するのを停止させる。または、伝送ゲートFADLT1は、ハイ論理レベルの冗長コラム選択信号TRDSmkに基づき、冗長コラム選択信号TRDSmkに対応するコラムアドレス信号YA3(この時のコラムアドレス信号YA3は、冗長コラムアドレス信号である)をフリップフロップ回路HF1に伝送し、これによって、フリップフロップ回路HF1に、冗長コラムアドレス信号RCYAjをラッチさせる。フリップフロップ回路HF1は、さらに、局部リセット信号RESETBDを受信して、局部リセット信号RESETBDに基づき、フリップフロップ回路HF1をリセットする、または初期化するのに用いられる。

0040

その他の判定回路(例えば、HD2〜HD6)の回路構成は、判定回路HD1と相似してもよい。判定回路HD1と異なるのは、判定回路HD2は、コラムアドレス信号YA4を受信するのに用いられ、判定回路HD3は、コラムアドレス信号YA5を受信するのに用いられ、これに基づき、類推される。

0041

図10を再び参照すると、冗長コラムデコーダ126_1は、イネーブル信号生成回路をさらに備えてもよい。図10の実施例において、イネーブル信号生成回路は、NANDゲートHNAND3及びNOTゲートH04によって実現してもよい。NANDゲートHNAND3は、コラム選択駆動信号CSLDと、ライブラリ選択信号BNKSkと、エリア選択信号XAD13Nkと、を受信するのに用いられる。イネーブル信号生成回路は、コラム選択駆動信号CSLD、ライブラリ選択信号BNKSk、エリア選択信号XAD13Nkに基づき、イネーブル信号を冗長コラムデコーダ論理回路HLCに提供できる。イネーブル信号生成回路は、冗長コラムアドレス信号ラッチ回路FADL7をさらに加えてもよい。冗長コラムアドレス信号ラッチ回路FADL1と異なるのは、冗長コラムアドレス信号ラッチ回路FADL7は、コラムアドレス信号YAjを受信せず、システム電圧DDを受信することである。イネーブル信号生成回路は、冗長コラム選択信号TRDSmkに基づき、別のイネーブル信号を冗長コラムデコーダ論理回路HLCに提供できる。

0042

冗長コラムデコーダ126_2の設計は、冗長コラムデコーダ126_1に相似し、冗長コラムデコーダ126_2が冗長コラムデコーダ126_1と異なるのは、冗長コラムデコーダ126_2のイネーブル信号生成回路は、コラム選択駆動信号CSLD、ライブラリ選択信号BNKSk、エリア選択信号XAD13Tkに基づき、イネーブル信号を冗長コラムデコーダ論理回路HLCに提供することである。

0043

冗長コラムデコーダ126_1、126_2は、比較結果をセレクタSELCに提供する。本実施例のセレクタSELCは、伝送ゲートHT1、HT2及びNOTゲートH05を備える。伝送ゲートHT1は、冗長コラムデコーダ126_1とNOTゲートH05との間に結合される。伝送ゲートHT2は、冗長コラムデコーダ126_2とNOTゲートH05との間に結合される。伝送ゲートHT1は、ハイ論理レベルのエリア選択信号XAD13Nk及びロー論理レベルのエリア選択信号XAD13Tkを受信して、これによって、冗長コラムデコーダ126_1から提供される比較結果を伝送できる。伝送ゲートHT2は、ロー論理レベルのエリア選択信号XAD13Nk及びハイ論理レベルのエリア選択信号XAD13Tkを受信して、これによって、冗長コラムデコーダ126_2から提供される比較結果を伝送できる。NOTゲートH05は、冗長コラムデコーダ126_1/126_2が提供する比較結果を出力するのに用いられる。即ち、セレクタSELCは、エリア選択信号XAD13Nk、XAD13Tkに基づき、冗長コラムデコーダ126_1/126_2が提供する比較結果を選択する。本実施例において、比較結果は、デコードされた冗長コラムアドレス信号RYPDnkである。

0044

図12を参照すると、図12は、本発明の実施例に基づき図示したポスト冗長コラムデコーダの模式図である。ポスト冗長コラムデコーダ128は、NOTゲートK01及びバッファKBを備える。ポスト冗長コラムデコーダ128は、デコードされた冗長コラムアドレス信号RYPDnkに基づき、デコードされた冗長コラムアドレス信号RYPDnkに対応する冗長コラムアドレスRCSLnkを選択するのに用いられる。

0045

図2及び図13を同時に参照すると、図13は、本発明の実施例に基づき図示した冗長コラム動作タイミング図である。本実施例において、全域リセット信号RESETBは、低電圧レベルから高電圧レベルに切り換わる時、冗長テストクロックTRICLKと、冗長切換信号RCSWと、冗長モードコマンドRCCMDも生成され始める。冗長切換信号RCSW及び冗長モードコマンドRCCMDは、ハイ論理レベルである時、コラム選択制御回路120が受信するコラムアドレス信号は、冗長コラムアドレス信号である。コラム選択駆動信号CSLDの論理レベルもハイ論理レベルの冗長切換信号RCSW及び冗長モードコマンドRCCMDに基づきハイ論理レベルに引き上げられる。コラム選択駆動信号CSLDがハイ論理レベルに引き上げられ、且つ冗長テストデータ信号TRDB1/TRDB2がロー論理レベルである時、コラムデコーダ124は、冗長コラムアドレス信号RCYAj及び冗長テストデータ信号TRDB1/TRDB2によってメインメモリブロック210の不良コラムアドレスを無効にする。ここで、jは0〜7に等しい。また、冗長コラムデコーダ126も、冗長テストデータ信号TRDB1、TRDB2と冗長コラム選択信号TRSEL1、TRSEL2に基づき、冗長コラム選択信号TRDSmkを提供する。また、冗長コラム選択信号TRDSmkによって、冗長コラムアドレス信号RCYAjをラッチする。冗長コラムデコーダ126は、コラムアドレス信号YAjとラッチされた冗長コラムアドレス信号RCYAjを比較して、比較結果を取得し、比較結果に基づき、冗長メモリブロック220の冗長コラムアドレスRCSLnkを有効にする。

0046

上より、本発明のメモリ周辺回路は、冗長テストデータ信号及びコラムアドレス信号に基づき、メインメモリブロックの不良コラムアドレスを無効にし、冗長メモリブロックの冗長コラムアドレスを有効にする。本発明のメモリ周辺回路によってデコーダ及び金属ヒューズを置換し、これによって、周辺回路のレイアウトスペースを縮小し、冗長コラム動作前の状態に速やかに回復する。

0047

本文は以上の実施例のように示したが、本発明を限定するためではなく、当業者が本発明の精神の範囲から逸脱しない範囲において、変更又は修正することが可能であるが故に、本発明の保護範囲は専利請求の範囲で限定したものを基準とする。

0048

本発明は、メモリ周辺回路によってデコーダ及び金属ヒューズを置換し、これによって、周辺回路のレイアウトスペースを縮小し、冗長コラム動作前の状態に速やかに回復する。

0049

10:メモリデバイス
100:メモリ周辺回路
110:冗長コラムデータ回路
112:冗長クロック生成回路
114:冗長コラムデータ・タイミング生成回路
116:ライブラリアドレス信号生成回路
1162:ライブラリアドレス信号バッファ
1164:ライブラリアドレス信号セレクタ
1166:エリアアドレス信号バッファ・セレクタ
1166_1:エリアアドレス信号バッファ
1166_2:エリアアドレス信号セレクタ
118:コラムアドレス信号生成回路
1181:コラムアドレス信号バッファ
1182:コラム選択駆動信号生成器
120:コラム選択制御回路
122:前置コラムデコーダ
124:コラムデコーダ
126、126_1、126_2:冗長コラムデコーダ
1262:冗長コラム選択信号生成器
128:ポスト冗長コラムデコーダ
200:メモリアレイ
210:メインメモリブロック
220:冗長メモリブロック
A01〜A14、B01〜B11、C01〜C10、D01〜D17、E01〜E12、F01、G01〜G12、H01〜H05、K01:NOTゲート
ADBC:アドレスバッファ制御信号
BAm、BNKA0〜BNKA2:ライブラリアドレス信号
BNAND1〜BNAND8、DNAND1、ENAND1〜ENAND9、FNAND1、FNAND2、HNAND1〜 HNAND3、GNAND1〜GNAND8:NANDゲート
BNKSk:ライブラリ選択信号
CRD:冗長コラム情報
CSLD:コラム選択駆動信号
CXA13:エリアアドレス信号
CYAj:リード/ライトコラムアドレス信号
CSLrk:コラムアドレス
DL1、DL2:遅延器
FADL1、FADL7:冗長コラムアドレス信号ラッチ回路
FF1、FF2、HF1:フリップフロップ回路
FL1、FL2:冗長テストデータ信号ラッチ回路
FLC:コラムデコーダ論理回路
FNOR1、FNOR2、NOR1:NORゲート
HD1〜HD6:判定回路
HLC:冗長コラムデコーダ論理回路
JLC1:判定論理回路
KB:バッファ
L01〜L09:ラッチ回路
M1、M2:トランジスタ
RBAm:冗長ライブラリアドレス信号
RCSW:冗長切換信号
RCCMD:冗長モードコマンド
RCYAj:冗長コラムアドレス信号
RESETB:全域リセット信号
RESETBD:局部リセット信号
RWCMD:リード/ライトコマンド
RXA13:冗長エリアアドレス信号
RYPDnk:デコードされた冗長コラムアドレス信号
RCSLnk:冗長コラムアドレス
SELC:セレクタ
T01〜T11、FT1、FT2、FADLT1、HT1、HT2:伝送ゲート
TRDS0k〜TRDS7k、TRDSmk:冗長コラム選択信号
TRICLK:冗長テストクロック
TRDB1、TRDB2:冗長テストデータ信号
TRSEL1、TRSEL2:冗長コラム選択信号
VDD:システム電圧
VSS:参照電圧
XAD13Nk、XAD13Tk、XA13k:エリア選択信号
XNOR1:XNORゲート
YAj、YA3〜YA8、YPD3N4T5Tk、YPD6N7T8Tk:コラムアドレス信号
YDB:コラムデコーダバッファ

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