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技術 半導体装置

出願人 株式会社半導体エネルギー研究所
発明者 古谷一馬家田義紀八窪裕人加藤清山崎舜平
出願日 2019年8月22日 (1年2ヶ月経過) 出願番号 2019-151874
公開日 2020年1月16日 (10ヶ月経過) 公開番号 2020-010046
状態 未査定
技術分野 薄膜トランジスタ MOSIC,バイポーラ・MOSIC 不揮発性半導体メモリ 半導体メモリ
主要キーワード 携帯情報端 特性評価用素子 チャネル形 特性評価用回路 Id曲線 High状態 絶縁体中 アドバンテージ
関連する未来課題
重要な関連分野

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図面 (19)

課題

電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い、新たな構造の半導体装置を提供する。

解決手段

半導体装置は、酸化物半導体を用い、オフ状態でのソースドレイン間のリーク電流オフ電流)が少ない書き込み用トランジスタ162、書き込み用トランジスタと異なる半導体材料を用いた読み出し用トランジスタ160及び容量素子164を含む不揮発性メモリセルを有する。メモリセルへの情報の書き込み及び書き換えは、書き込み用トランジスタをオン状態とすることにより、書き込み用トランジスタのソース電極またはドレイン電極の一方と、容量素子の電極の一方と、読み出し用トランジスタのゲート電極とが電気的に接続されたノードFGに電位を供給し、その後、書き込み用トランジスタをオフ状態とすることにより、ノードに所定量の電荷を保持させることで行う。

概要

背景

半導体素子を利用した記憶装置は、電力の供給がなくなると記憶内容が失われる揮発性
ものと、電力の供給がなくなっても記憶内容は保持される不揮発性のものとに大別される

揮発性記憶装置の代表的な例としては、DRAM(Dynamic Random Ac
cess Memory)がある。DRAMは、記憶素子を構成するトランジスタを選択
してキャパシタ電荷蓄積することで、情報を記憶する。

上述の原理から、DRAMでは、情報を読み出すとキャパシタの電荷は失われるため、情
報の読み込みの度に、再度の書き込み動作が必要となる。また、記憶素子を構成するトラ
ンジスタにはオフ状態でのソースドレイン間のリーク電流オフ電流)等によって、ト
ランジスタが選択されていない状況でも電荷が流出、または流入するため、データ(情報
)の保持期間が短い。このため、所定の周期で再度の書き込み動作(リフレッシュ動作
が必要であり、消費電力を十分に低減することは困難である。また、電力の供給がなくな
ると記憶内容が失われるため、長期間の記憶の保持には、磁性材料光学材料を利用した
別の記憶装置が必要となる。

揮発性記憶装置の別の例としてはSRAM(Static Random Access
Memory)がある。SRAMは、フリップフロップなどの回路を用いて記憶内容を
保持するため、リフレッシュ動作が不要であり、この点においてはDRAMより有利であ
る。しかし、フリップフロップなどの回路を用いているため、記憶容量あたりの単価が高
くなるという問題がある。また、電力の供給がなくなると記憶内容が失われるという点に
ついては、DRAMと変わるところはない。

不揮発性記憶装置の代表例としては、フラッシュメモリがある。フラッシュメモリは、ト
ランジスタのゲート電極チャネル形成領域との間にフローティングゲートを有し、当該
フローティングゲートに電荷を保持させることで記憶を行うため、データの保持期間は極
めて長く(半永久的)、揮発性記憶装置で必要なリフレッシュ動作が不要であるという利
点を有している(例えば、特許文献1参照)。

しかし、書き込みの際に生じるトンネル電流によって記憶素子を構成するゲート絶縁層
劣化するため、所定回数の書き込みによって記憶素子が機能しなくなるという問題が生じ
る。この問題の影響を緩和するために、例えば、各記憶素子書き込み回数を均一化する
手法が採られるが、これを実現するためには、複雑な周辺回路が必要になってしまう。そ
して、このような手法を採用しても、根本的な寿命の問題が解消するわけではない。つま
り、フラッシュメモリは、情報の書き換え頻度が高い用途には不向きである。

また、フローティングゲートに電荷を保持させるため、または、その電荷を除去するため
には、高い電圧が必要であり、また、そのための回路も必要である。さらに、電荷の注入
、または除去の動作には比較的長い時間を要し、書き込み、消去高速化が容易ではない
という問題もある。

概要

電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い、新たな構造の半導体装置を提供する。半導体装置は、酸化物半導体を用い、オフ状態でのソースとドレイン間のリーク電流(オフ電流)が少ない書き込み用トランジスタ162、書き込み用トランジスタと異なる半導体材料を用いた読み出し用トランジスタ160及び容量素子164を含む不揮発性のメモリセルを有する。メモリセルへの情報の書き込み及び書き換えは、書き込み用トランジスタをオン状態とすることにより、書き込み用トランジスタのソース電極またはドレイン電極の一方と、容量素子の電極の一方と、読み出し用トランジスタのゲート電極とが電気的に接続されたノードFGに電位を供給し、その後、書き込み用トランジスタをオフ状態とすることにより、ノードに所定量の電荷を保持させることで行う。

目的

特開昭57−105889号公報






上述の問題に鑑み、開示する発明の一態様では、電力が供給されない状態でも記憶内容の
保持が可能で、かつ、書き込み回数にも制限が無い、新たな構造の半導体装置を提供する

効果

実績

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請求項1

第1のトランジスタと、第2のトランジスタと、容量素子と、を有するメモリセルを複数有し、前記第1のトランジスタのソース電極又はドレイン電極の一方は、前記第2のトランジスタのゲート電極電気的に接続され、前記第1のトランジスタのソース電極又はドレイン電極の一方は、前記容量素子の一方の電極に電気的に接続され、前記第1のトランジスタは、チャネル形成領域として、InとGaとZnとを有する酸化物半導体を有し、前記第1のトランジスタのオフ電流は、ドレイン電圧が1V、ゲート電圧が−20V以上−5V以下の範囲にわたって、チャネル幅1μmあたり1×10−18(A/μm)以下である半導体装置

請求項2

第1のトランジスタと、第2のトランジスタと、容量素子と、を有するメモリセルを複数有し、前記第1のトランジスタのソース電極又はドレイン電極の一方は、前記第2のトランジスタのゲート電極に電気的に接続され、前記第1のトランジスタのソース電極又はドレイン電極の一方は、前記容量素子の一方の電極に電気的に接続され、前記第1のトランジスタは、チャネル形成領域として、InとGaとZnとを有する酸化物半導体を有し、前記第2のトランジスタは、チャネル形成領域として、シリコンを有し、前記第1のトランジスタは、前記第2のトランジスタの上方に設けられ、前記第1のトランジスタのオフ電流は、ドレイン電圧が1V、ゲート電圧が−20V以上−5V以下の範囲にわたって、チャネル幅1μmあたり1×10−18(A/μm)以下である半導体装置。

請求項3

第1のトランジスタと、第2のトランジスタと、容量素子と、を有するメモリセルを複数有し、前記第1のトランジスタのソース電極又はドレイン電極の一方は、前記第2のトランジスタのゲート電極に電気的に接続され、前記第1のトランジスタのソース電極又はドレイン電極の一方は、前記容量素子の一方の電極に電気的に接続され、前記第1のトランジスタは、チャネル形成領域として、InとGaとZnとを有する酸化物半導体を有し、前記第1のトランジスタのオフ電流は、ドレイン電圧が1V、ゲート電圧が−20V以上−5V以下の範囲にわたって、チャネル幅1μmあたり1×10−13(A/μm)以下である半導体装置。

技術分野

0001

開示する発明は、半導体素子を利用した半導体装置およびその作製方法に関するものであ
る。

背景技術

0002

半導体素子を利用した記憶装置は、電力の供給がなくなると記憶内容が失われる揮発性
ものと、電力の供給がなくなっても記憶内容は保持される不揮発性のものとに大別される

0003

揮発性記憶装置の代表的な例としては、DRAM(Dynamic Random Ac
cess Memory)がある。DRAMは、記憶素子を構成するトランジスタを選択
してキャパシタ電荷蓄積することで、情報を記憶する。

0004

上述の原理から、DRAMでは、情報を読み出すとキャパシタの電荷は失われるため、情
報の読み込みの度に、再度の書き込み動作が必要となる。また、記憶素子を構成するトラ
ンジスタにはオフ状態でのソースドレイン間のリーク電流オフ電流)等によって、ト
ランジスタが選択されていない状況でも電荷が流出、または流入するため、データ(情報
)の保持期間が短い。このため、所定の周期で再度の書き込み動作(リフレッシュ動作
が必要であり、消費電力を十分に低減することは困難である。また、電力の供給がなくな
ると記憶内容が失われるため、長期間の記憶の保持には、磁性材料光学材料を利用した
別の記憶装置が必要となる。

0005

揮発性記憶装置の別の例としてはSRAM(Static Random Access
Memory)がある。SRAMは、フリップフロップなどの回路を用いて記憶内容を
保持するため、リフレッシュ動作が不要であり、この点においてはDRAMより有利であ
る。しかし、フリップフロップなどの回路を用いているため、記憶容量あたりの単価が高
くなるという問題がある。また、電力の供給がなくなると記憶内容が失われるという点に
ついては、DRAMと変わるところはない。

0006

不揮発性記憶装置の代表例としては、フラッシュメモリがある。フラッシュメモリは、ト
ランジスタのゲート電極チャネル形成領域との間にフローティングゲートを有し、当該
フローティングゲートに電荷を保持させることで記憶を行うため、データの保持期間は極
めて長く(半永久的)、揮発性記憶装置で必要なリフレッシュ動作が不要であるという利
点を有している(例えば、特許文献1参照)。

0007

しかし、書き込みの際に生じるトンネル電流によって記憶素子を構成するゲート絶縁層
劣化するため、所定回数の書き込みによって記憶素子が機能しなくなるという問題が生じ
る。この問題の影響を緩和するために、例えば、各記憶素子書き込み回数を均一化する
手法が採られるが、これを実現するためには、複雑な周辺回路が必要になってしまう。そ
して、このような手法を採用しても、根本的な寿命の問題が解消するわけではない。つま
り、フラッシュメモリは、情報の書き換え頻度が高い用途には不向きである。

0008

また、フローティングゲートに電荷を保持させるため、または、その電荷を除去するため
には、高い電圧が必要であり、また、そのための回路も必要である。さらに、電荷の注入
、または除去の動作には比較的長い時間を要し、書き込み、消去高速化が容易ではない
という問題もある。

先行技術

0009

特開昭57−105889号公報

発明が解決しようとする課題

0010

上述の問題に鑑み、開示する発明の一態様では、電力が供給されない状態でも記憶内容の
保持が可能で、かつ、書き込み回数にも制限が無い、新たな構造の半導体装置を提供する
ことを目的の一とする。

課題を解決するための手段

0011

本明細書等で開示する発明では、酸化物半導体を用いた書き込み用トランジスタ、該書き
込み用トランジスタと異なる半導体材料を用いた読み出し用トランジスタ及び容量素子
含む不揮発性のメモリセルを有する半導体装置を提供する。該メモリセルへの情報の書き
込み及び書き換えは、書き込み用トランジスタをオン状態とすることにより、書き込み用
トランジスタのソース電極またはドレイン電極の一方と、容量素子の電極の一方と、読み
出し用トランジスタのゲート電極とが電気的に接続されたノード電位を供給し、その後
、書き込み用トランジスタをオフ状態とすることにより、ノードに所定量の電荷を保持さ
せることで行う。

0012

開示する発明の一態様は、第1のトランジスタと、第2のトランジスタと、容量素子と、
を含む不揮発性のメモリセルを有し、第1のトランジスタと、第2のトランジスタとは、
異なる半導体材料を含んで構成され、第2のトランジスタは、酸化物半導体を含んで構成
され、第2のトランジスタのソース電極またはドレイン電極の一方と、容量素子の電極の
一方と、第1のトランジスタのゲート電極とが電気的に接続されたノードに第1の電位を
供給することで、ノードに所定量の第1の電荷を保持させる第1の書き込みモードと、第
1の電荷を保持したノードに第2の電位を供給することで、ノードに所定量の第2の電荷
を保持させる第2の書き込みモードと、を有する半導体装置である。

0013

また、開示する発明の別の一態様は、第1のトランジスタと、第2のトランジスタと、容
素子と、を含む不揮発性のメモリセルを有し、第1のトランジスタと、第2のトラン
スタとは、異なる半導体材料を含んで構成され、第2のトランジスタは、酸化物半導体を
含んで構成され、第2のトランジスタをオン状態とすることにより、第2のトランジスタ
のソース電極またはドレイン電極の一方と、容量素子の電極の一方と、第1のトランジス
タのゲート電極とが電気的に接続されたノードに第1の電位を供給した後、第2のトラン
ジスタをオフ状態とすることにより、ノードに所定量の第1の電荷を保持させる第1の書
き込みモードと、第2のトランジスタをオン状態とすることにより、第1の電荷を保持し
たノードに第2の電位を供給した後、第2のトランジスタをオフ状態とすることにより、
ノードに所定量の第2の電荷を保持させる第2の書き込みモードと、を有する半導体装置
である。

0014

また、上記の半導体装置において、第2のトランジスタのオフ電流は、第1のトランジス
タのオフ電流よりも低いことが好ましい。

0015

また、上記の半導体装置において、第1のトランジスタのスイッチング速度は、第2のト
ランジスタのスイッチング速度よりも大きいことが好ましい。

0016

また、上記の半導体装置において、第2のトランジスタは、エネルギーギャップが3eV
より大きい材料を含んで構成されるのが好ましい。

0017

なお、上記においては、酸化物半導体を用いてオフ電流が少ない書き込み用トランジスタ
を実現しているが、開示する発明はこれに限定されない。酸化物半導体と同等のオフ電流
特性が実現できる材料、例えば、炭化シリコンをはじめとするワイドギャップ材料(Eg
>3eV)などを適用しても良い。

0018

なお、本明細書等において、不揮発性のメモリセルとは、電力が供給されない状態でも、
一定期間以上(少なくとも1×104秒以上、好ましくは1×106秒以上)情報を保持
可能なメモリセルをいう。

0019

なお、本明細書等において「上」や「下」の用語は、構成要素の位置関係が「直上」また
は「直下」であることを限定するものではない。例えば、「ゲート絶縁層上のゲート電極
」の表現であれば、ゲート絶縁層とゲート電極との間に他の構成要素を含むものを除外し
ない。また、「上」「下」の用語は説明の便宜のために用いる表現に過ぎず、特に言及す
る場合を除き、その上下を入れ替えたものも含む。

0020

また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限
定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、
その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配
線」が一体となって形成されている場合なども含む。

0021

また、「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や
回路動作において電流の方向が変化する場合などには入れ替わることがある。このため
、本明細書においては、「ソース」や「ドレイン」の用語は、入れ替えて用いることがで
きるものとする。

0022

なお、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの
」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの
」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。

0023

例えば、「何らかの電気的作用を有するもの」には、電極や配線をはじめ、トランジスタ
などのスイッチング素子抵抗素子インダクタ、キャパシタ、その他の各種機能を有す
る素子などが含まれる。

発明の効果

0024

酸化物半導体を用いたトランジスタはオフ電流が極めて小さいため、このトランジスタを
メモリセルに適用することにより極めて長期にわたり記憶した情報を保持することが可能
となる。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度
極めて低くすることが可能となるため、メモリセルを含んで構成された半導体装置の消費
電力を十分に低減することができる。また、電力の供給がない場合であっても、長期にわ
たって記憶内容を保持することが可能である。

0025

また、開示する発明に係る半導体装置に用いられるメモリセルは、情報の書き込みに高い
電圧を必要とせず、素子の劣化の問題もない。例えば、従来の不揮発性メモリのように、
浮遊ゲートへの電子の注入や、浮遊ゲートからの電子の引き抜きを行う必要がないため、
ゲート絶縁層の劣化といった問題が全く生じない。すなわち、開示する発明に係るメモリ
セルは、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信頼
性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によって、情報の書
き込みが行われるため、高速な動作も容易に実現しうる。また、情報を消去するための動
作が不要であるというメリットもある。

0026

また、酸化物半導体以外の材料を用いたトランジスタは、十分な高速動作が可能であるた
め、これを、酸化物半導体を用いたトランジスタと組み合わせて用いることにより、半導
体装置の動作(例えば、情報の読み出し動作)の高速性を十分に確保することができる。
また、酸化物半導体以外の材料を用いたトランジスタにより、高速動作が要求される各種
回路(論理回路駆動回路など)を好適に実現することが可能である。

0027

このように、酸化物半導体以外の半導体材料を用いたトランジスタと、酸化物半導体を用
いたトランジスタとを一体に備えることで、これまでにない特徴を有する半導体装置を実
現することができる。

図面の簡単な説明

0028

半導体装置の回路図
半導体装置の回路図
半導体装置の回路図
半導体装置の断面図および平面図
半導体装置の作製工程に係る断面図
半導体装置の作製工程に係る断面図
半導体装置の断面図および平面図
半導体装置の作製工程に係る断面図
半導体装置の作製工程に係る断面図
半導体装置の断面図および平面図
半導体装置の作製工程に係る断面図
半導体装置を用いた電子機器を説明するための図
メモリウィンドウ幅調査結果を示す図
酸化物半導体を用いたトランジスタの特性を示す図
酸化物半導体を用いたトランジスタの特性評価用回路
酸化物半導体を用いたトランジスタの特性評価用タイミングチャート
酸化物半導体を用いたトランジスタの特性を示す図
酸化物半導体を用いたトランジスタの特性を示す図

0029

本発明の実施の形態の一例について、図面を用いて以下に説明する。但し、本発明は以下
の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および
詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下
に示す実施の形態の記載内容に限定して解釈されるものではない。

0030

なお、図面等において示す各構成の、位置、大きさ、範囲などは、理解の簡単のため、実
際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必
ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。

0031

なお、本明細書等における「第1」、「第2」、「第3」などの序数は、構成要素の混同
を避けるために付すものであり、数的に限定するものではないことを付記する。

0032

(実施の形態1)
本実施の形態では、開示する発明の一態様に係る半導体装置の回路構成およびその動作に
ついて、図1を参照して説明する。なお、回路図においては、酸化物半導体を用いたトラ
ンジスタであることを示すために、OSの符号を併せて付す場合がある。

0033

図1(A−1)に示す半導体装置は、トランジスタ160と、トランジスタ162と、容
量素子164とを含む不揮発性のメモリセルを有する。図1(A−1)において、トラン
ジスタ162のソース電極またはドレイン電極の一方と、容量素子164の電極の一方と
、トランジスタ160のゲート電極と、は電気的に接続されている。また、第1の配線(
1st Line:ソース線とも呼ぶ)とトランジスタ160のソース電極とは、電気的
に接続され、第2の配線(2nd Line:ビット線とも呼ぶ)とトランジスタ160
のドレイン電極とは、電気的に接続されている。また、第3の配線(3rd Line:
第1の信号線とも呼ぶ)とトランジスタ162のソース電極またはドレイン電極の他方と
は、電気的に接続され、第4の配線(4th Line:第2の信号線とも呼ぶ)と、ト
ランジスタ162のゲート電極とは、電気的に接続されている。そして、第5の配線(5
th Line:ワード線とも呼ぶ)と、容量素子164の電極の他方は電気的に接続さ
れている。

0034

ここで、トランジスタ162には、酸化物半導体を用いたトランジスタが適用される。酸
化物半導体を用いたトランジスタは、オフ状態でのソースとドレイン間のリーク電流(オ
フ電流)が極めて小さいという特徴を有している。このため、トランジスタ162をオフ
状態とすることで、トランジスタ162のソース電極またはドレイン電極の一方と、容量
素子164の電極の一方と、トランジスタ160のゲート電極とが電気的に接続されたノ
ード(以下、ノードFG)の電位を極めて長時間にわたって保持することが可能である。
そして、容量素子164を有することにより、ノードFGに与えられた電荷の保持が容易
になり、また、保持された情報の読み出しが容易になる。

0035

また、トランジスタ160にはオフ電流の制限はなく、メモリセルの動作速度を高速化す
るために、トランジスタ162よりもスイッチング速度が速い(例えば、電界効果移動度
の値が大きい)トランジスタを用いる。すなわち、トランジスタ160には、酸化物半導
体以外の半導体材料を用いたトランジスタが適用される。なお、選択する半導体材料によ
っては、トランジスタ160のオフ電流はトランジスタ162のオフ電流よりも高くなる
ことがある。トランジスタ160に用いる半導体材料としては、例えば、シリコンゲル
マニウム、シリコンゲルマニウム、炭化シリコン、またはガリウムヒ素等を用いることが
でき、単結晶半導体を用いるのが好ましい。このような半導体材料を用いたトランジスタ
160は、記憶した情報の読み出しなどを高速に行うことが可能である。

0036

図1(A−1)に示す半導体装置では、ノードFGの電位が保持可能という特徴を生かす
ことで、書き込みモードと、読み出しモードとを設定することが可能である。

0037

メモリセルに情報を記憶させる書き込みモードにおいては、まず、第4の配線の電位を、
トランジスタ162がオン状態となる電位にして、トランジスタ162をオン状態とする
。これにより、第3の配線の電位が、ノードFGに供給され、ノードFGに所定量の電荷
が蓄積される。ここでは、異なる二つの電位レベルを与える電荷(以下、ロー(Low)
ベル電荷、ハイ(High)レベル電荷という)のいずれかが与えられるものとする。
その後、第4の配線の電位を、トランジスタ162がオフ状態となる電位にして、トラン
ジスタ162をオフ状態とする。これより、ノードFGが浮遊状態となるため、ノードF
Gには所定の電荷が保持されたままの状態となる。以上のように、ノードFGに所定量の
電荷を蓄積及び保持させることで、メモリセルに情報を記憶させることができる(書き込
みモード)。

0038

トランジスタ162のオフ電流は極めて小さいため、ノードFGに供給された電荷は長時
間にわたって保持される。したがって、リフレッシュ動作が不要となるか、または、リフ
レッシュ動作の頻度を極めて低くすることが可能となり、消費電力を十分に低減すること
ができる。また、電力の供給がない場合であっても、長期にわたって記憶内容を保持する
ことが可能である。

0039

メモリセルに記憶された情報を読み出す、読み出しモードにおいては、第1の配線に所定
の電位(定電位)を与えた状態で、第5の配線に適切な電位(読み出し電位)を与えると
、ノードFGに保持された電荷量に応じて、トランジスタ160は異なる状態をとる。一
般に、トランジスタ160をnチャネル型とすると、ノードFGにHighレベル電荷が
保持されている場合のトランジスタ160の見かけのしきい値Vth_Hは、ノードFG
Lowレベル電荷が保持されている場合のトランジスタ160の見かけのしきい値Vt
h_Lより低くなるためである。ここで、見かけのしきい値とは、トランジスタ160を
「オン状態」とするために必要な第5の配線の電位をいうものとする。したがって、第5
の配線の電位をVth_HとVth_Lの中間の電位V0とすることにより、ノードFG
に保持された電荷を判別できる。例えば、書き込みモードにおいて、Highレベル電荷
が与えられていた場合には、第5の配線の電位がV0(>Vth_H)となれば、トラン
ジスタ160は「オン状態」となる。Lowレベル電荷が与えられていた場合には、第5
の配線の電位がV0(<Vth_L)となっても、トランジスタ160は「オフ状態」の
ままである。このため、第5の配線の電位を制御して、トランジスタ160のオン状態ま
たはオフ状態を読み出す(第2の配線の電位を読み出す)ことで、記憶された情報を読み
出すことができる(読み出しモード)。

0040

なお、メモリセルをアレイ状に配置して用いる場合、所望のメモリセルの情報のみを読み
出せることが必要になる。メモリセルの情報を読み出さない場合には、ノードFGの状態
にかかわらずトランジスタ160が「オフ状態」となるような電位、つまり、Vth_H
より小さい電位を第5の配線に与えればよい。または、ノードFGの状態にかかわらずト
ランジスタ160が「オン状態」となるような電位、つまり、Vth_Lより大きい電位
を第5の配線に与えればよい。

0041

また、メモリセルに記憶させた情報を書き換える場合においては、上記の書き込みモード
によって所定量の電荷を保持したノードFGに、新たな電位を供給することで、ノードF
Gに新たな情報に係る電荷を保持させる。具体的には、第4の配線の電位を、トランジス
タ162がオン状態となる電位にして、トランジスタ162をオン状態とする。これによ
り、第3の配線の電位(新たな情報に係る電位)が、ノードFGに供給され、ノードFG
に所定量の電荷が蓄積される。その後、第4の配線の電位をトランジスタ162がオフ状
態となる電位にして、トランジスタ162をオフ状態とすることにより、ノードFGには
、新たな情報に係る電荷が保持された状態となる。すなわち、ノードFGに書き込みモー
ド(第1の書き込みモード)によって所定量の電荷が保持された状態で、書き込みモード
と同様の動作(第2の書き込みモード)を行うことで、メモリセルに記憶させた情報を上
書きすることが可能である。

0042

このように、開示する発明に係る半導体装置は、再度の情報の書き込みによって直接的に
情報を書き換えることが可能である。このためフラッシュメモリなどにおいて必要とされ
る高い電圧を用いてのフローティングゲートからの電荷の引き抜きが不要であり、消去動
作に起因する動作速度の低下を抑制することができる。つまり、半導体装置の高速動作が
実現される。

0043

なお、トランジスタ162のソース電極またはドレイン電極は、トランジスタ160のゲ
ト電極と電気的に接続されることにより、不揮発性メモリ素子として用いられるフロー
ティングゲート型トランジスタのフローティングゲートと同等の作用を奏する。トランジ
スタ162がオフ状態の場合、ノードFGは絶縁体中埋設された(所謂、浮遊状態)と
見ることができ、ノードFGには電荷が保持される。酸化物半導体を用いたトランジスタ
162のオフ電流は、シリコン半導体などで形成されるトランジスタの10万分の1以下
であるため、トランジスタ162のリークによる、ノードFGに蓄積される電荷の消失
無視することが可能である。つまり、酸化物半導体を用いたトランジスタ162により、
電力の供給が無くても情報の保持が可能な不揮発性の記憶装置を実現することができる。

0044

例えば、トランジスタ162の室温でのオフ電流が10zA(1zA(ゼプトアンペア
は1×10−21A)以下であり、容量素子164の容量値が10fF程度である場合に
は、少なくとも104秒以上のデータ保持が可能である。なお、当該保持時間が、トラン
ジスタ特性や容量値によって変動することはいうまでもない。

0045

また、従来のフローティングゲート型トランジスタでは、書き込み(書き換え)時にゲー
絶縁膜トンネル絶縁膜)中を電荷が移動するために、該ゲート絶縁膜トンネル絶縁
膜)の劣化が不可避であった。しかしながら、本実施の形態で示す半導体装置においては
トランジスタ162のスイッチング動作により単に第3の配線とノードFG間での電荷の
移動が起こるだけであるため、従来問題とされていたゲート絶縁膜の劣化を解消すること
ができる。これは、原理的な書き込み回数の制限が存在せず、書き換え耐性が極めて高い
ことを意味するものである。また、従来のフローティングゲート型トランジスタにおいて
書き込みや消去の際に必要であった高電圧も不要となる。

0046

図1(A−1)に示す半導体装置は、当該半導体装置を構成するトランジスタなどの要素
抵抗および容量を含むものとして、図1(A−2)のように考えることが可能である。
つまり、図1(A−2)では、トランジスタ160および容量素子164が、それぞれ、
抵抗および容量を含んで構成されると考えていることになる。R1およびC1は、それぞ
れ、容量素子164の抵抗値および容量値であり、抵抗値R1は、容量素子164を構成
する絶縁層による抵抗値に相当する。また、R2およびC2は、それぞれ、トランジスタ
160の抵抗値および容量値であり、抵抗値R2はトランジスタ160がオン状態の時の
ゲート絶縁層による抵抗値に相当し、容量値C2はいわゆるゲート容量(ゲート電極と、
ソース電極及び/またはドレイン電極との間に形成される容量、及び、ゲート電極とチャ
ネル形成領域との間に形成される容量)値に相当する。

0047

トランジスタ162がオフ状態にある場合のソース電極とドレイン電極の間の抵抗値(実
効抵抗とも呼ぶ)をROSとすると、トランジスタ162のゲートリークが十分に小さい
条件において、R1およびR2が、R1は、ROS以上、R2は、ROS以上を満たす場
合には、電荷の保持期間(情報の保持期間ということもできる)は、主としてトランジス
タ162のオフ電流によって決定されることになる。

0048

逆に、当該条件を満たさない場合には、トランジスタ162のオフ電流が十分に小さくと
も、保持期間を十分に確保することが困難になる。トランジスタ162のオフ電流以外の
リーク電流(例えば、ソース電極とゲート電極の間において生じるリーク電流等)が大き
いためである。このことから、本実施の形態において開示する半導体装置は、上述の関係
を満たすものであることが望ましいといえる。

0049

一方で、C1とC2は、C1は、C2以上の関係を満たすことが望ましい。C1を大きく
することで、第5の配線によってノードFGの電位を制御する際(例えば、読み出しの際
)に、第5の配線の電位の変動を低く抑えることができるためである。

0050

上述の関係を満たすことで、より好適な半導体装置を実現することが可能である。なお、
R1およびR2は、トランジスタ160やトランジスタ162のゲート絶縁層によって制
御される。C1およびC2についても同様である。よって、ゲート絶縁層の材料や厚さな
どを適宜設定し、上述の関係を満たすようにすることが望ましい。

0051

本実施の形態で示す半導体装置においては、ノードFGが、フラッシュメモリ等のフロー
ティングゲート型のトランジスタのフローティングゲートと同等の作用をするが、本実施
の形態のノードFGは、フラッシュメモリ等のフローティングゲートと本質的に異なる特
徴を有する。フラッシュメモリでは、コントロールゲート印加される電圧が高いため、
その電位の影響が、隣接するセルのフローティングゲートに及ぶことを防ぐために、セル
とセルとの間隔をある程度保つ必要が生じる。このことは、半導体装置の高集積化阻害
する要因の一つである。そして、当該要因は、高電界をかけてトンネル電流を発生させる
というフラッシュメモリの根本的な原理に起因するものである。

0052

また、フラッシュメモリの上記原理によって、絶縁膜の劣化が進行し、書き換え回数の限
界(10000回程度)という別の問題も生じる。

0053

開示する発明に係る半導体装置は、酸化物半導体を用いたトランジスタのスイッチングに
よって動作し、上述のようなトンネル電流による電荷注入の原理を用いない。すなわち、
フラッシュメモリのような、電荷を注入するための高電界の印加が不要である。これによ
り、隣接セルに対する、コントロールゲートによる高電界の影響を考慮する必要がないた
め、セルとセルとの間隔を狭くでき、高集積化が容易になる。

0054

また、トンネル電流による電荷注入の原理を用いないため、メモリセルの劣化の原因が存
在しない。つまり、フラッシュメモリと比較して高い耐久性および信頼性を有することに
なる。

0055

また、高電界が不要であり、大型の周辺回路(昇圧回路など)が不要である点も、フラ
シュメモリに対するアドバンテージである。

0056

なお、容量素子164を構成する絶縁層の比誘電率εr1と、トランジスタ160を構成
する絶縁層の比誘電率εr2とを異ならせる場合には、容量素子164を構成する絶縁層
面積S1と、トランジスタ160においてゲート容量を構成する絶縁層の面積S2とが
、2・S2は、S1以上(望ましくはS2は、S1以上)を満たしつつ、C1は、C2以
上を実現することが容易である。すなわち、容量素子164を構成する絶縁層の面積を小
さくしつつ、C1はC2以上を実現することが用意である。具体的には、例えば、容量素
子164を構成する絶縁層においては、酸化ハフニウムなどの高誘電率(high−k)
材料でなる膜、または酸化ハフニウムなどの高誘電率(high−k)材料でなる膜と酸
化物半導体でなる膜との積層構造を採用してεr1を10以上、好ましくは15以上とし
、ゲート容量を構成する絶縁層においては、酸化シリコンを採用して、εr2=3〜4と
することができる。

0057

このような構成を併せて用いることで、開示する発明に係る半導体装置の、より一層の高
集積化が可能である。

0058

なお、上記説明は、電子を多数キャリアとするn型トランジスタ(nチャネル型トランジ
スタ)を用いる場合についてのものであるが、n型トランジスタに代えて、正孔を多数キ
リアとするp型トランジスタ(pチャネル型トランジスタ)を用いることができるのは
いうまでもない。

0059

以上示したように、開示する発明の一態様の半導体装置は、オフ状態でのソースとドレイ
ン間のリーク電流(オフ電流)が少ない書き込み用トランジスタ、該書き込み用トランジ
スタと異なる半導体材料を用いた読み出し用トランジスタ及び容量素子を含む不揮発性の
メモリセルを有している。

0060

書き込み用トランジスタのオフ電流は、使用時の温度(例えば、25℃)で100zA(
1×10−19A)以下、好ましくは10zA(1×10−20A)以下、さらに好まし
くは、1zA(1×10−21A)以下であることが望ましい。通常のシリコン半導体で
は、上述のように低いオフ電流を得ることは困難であるが、酸化物半導体を適切な条件で
加工して得られたトランジスタにおいては達成しうる。このため、書き込み用トランジス
タとして、酸化物半導体を含むトランジスタを用いることが好ましい。

0061

さらに酸化物半導体を用いたトランジスタはサブスレッショルドスイング値(S値)が小
さいため、比較的移動度が低くてもスイッチング速度を十分大きくすることが可能である
。よって、該トランジスタを書き込み用トランジスタとして用いることで、ノードFGに
与えられる書き込みパルス立ち上がりを極めて急峻にすることができる。また、オフ電
流が小さいため、ノードFGに保持させる電荷量を少なくすることが可能である。つまり
、酸化物半導体を用いたトランジスタを書き込み用トランジスタとして用いることで、情
報の書き換えを高速に行うことができる。

0062

読み出し用トランジスタとしては、オフ電流についての制限はないが、読み出しの速度を
高くするために、高速で動作するトランジスタを用いることが好ましい。例えば、読み出
し用トランジスタとしてスイッチング速度が1ナノ秒以下のトランジスタを用いることが
好ましい。

0063

メモリセルへの情報の書き込みは、書き込み用トランジスタをオン状態とすることにより
、書き込み用トランジスタのソース電極またはドレイン電極の一方と、容量素子の電極の
一方と、読み出し用トランジスタのゲート電極とが電気的に接続されたノードに電位を供
給し、その後、書き込み用トランジスタをオフ状態とすることにより、ノードに所定量の
電荷を保持させることで行う。ここで、書き込み用トランジスタのオフ電流は極めて小さ
いため、ノードに供給された電荷は長時間にわたって保持される。オフ電流が例えば実質
的に0であれば、従来のDRAMで必要とされたリフレッシュ動作が不要となるか、また
は、リフレッシュ動作の頻度を極めて低く(例えば、一ヶ月乃至一年に一度程度)するこ
とが可能となり、半導体装置の消費電力を十分に低減することができる。

0064

また、メモリセルへの再度の情報の書き込みによって、直接的に情報を書き換えることが
可能である。このためフラッシュメモリなどにおいて必要とされる消去動作が不要であり
、消去動作に起因する動作速度の低下を抑制することができる。つまり、半導体装置の高
速動作が実現される。また、従来のフローティングゲート型トランジスタで書き込みや消
去の際に必要とされていた高い電圧を必要としないため、半導体装置の消費電力をさらに
低減することができる。本実施の形態に係るメモリセルに印加される電圧(メモリセルの
端子に同時に印加される電位の最大のものと最小のものの差)の最大値は、2段階(1
ビット)の情報を書き込む場合、一つのメモリセルにおいて、5V以下、好ましくは3V
以下である。

0065

開示する発明に係る半導体装置に配置されるメモリセルは、書き込み用トランジスタと、
読み出し用トランジスタと、容量素子とを少なくとも含んでいればよく、また、容量素子
の面積は小さくても動作可能である。したがって、メモリセルあたりの面積を、例えば、
1メモリセルあたり6つのトランジスタを必要とするSRAMと比較して、十分に小さく
することが可能であり、半導体装置においてメモリセルを高密度で配置することができる

0066

また、従来のフローティングゲート型トランジスタでは、書き込み時にゲート絶縁膜(ト
ンネル絶縁膜)中を電荷が移動するために、該ゲート絶縁膜(トンネル絶縁膜)の劣化が
不可避であった。しかしながら、本発明の一態様に係るメモリセルにおいては、書き込み
用トランジスタのスイッチング動作によりノードに所定量の電荷を保持させることで情報
の書き込みがなされるため、従来問題とされていたゲート絶縁膜の劣化を解消することが
できる。これは、原理的な書き込み回数の制限が存在せず、書き換え耐性が極めて高いこ
とを意味するものである。例えば、本発明の一態様に係るメモリセルは、1×109回(
10億回)以上の書き込み後であっても、電流−電圧特性に劣化が見られない。

0067

さらに、メモリセルの書き込み用トランジスタとして酸化物半導体を用いたトランジスタ
を用いる場合、酸化物半導体は、エネルギーギャップが3.0〜3.5eVと大きく、熱
励起キャリアが極めて少ないこともあり、例えば、150℃もの高温環境下でもメモリセ
ルの電流−電圧特性に劣化が見られない。

0068

本発明者らは、鋭意研究の結果、酸化物半導体を用いたトランジスタは、150℃の高温
下であっても特性の劣化を起こさず、且つオフ電流が室温で100zA以下と極めて小さ
いという優れた特性を有することを初めて見出した。開示する発明の一態様は、このよう
な優れた特性を有するトランジスタをメモリセルの書き込み用トランジスタとして適用し
、従来にない特徴を有する半導体装置を提供するものである。

0069

なお、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適
宜組み合わせて用いることができる。

0070

(実施の形態2)
本実施の形態では、先に実施の形態に示す半導体装置の応用例につき、図2および図3
用いて説明する。

0071

図2(A)および図2(B)は、図1(A−1)に示す半導体装置(以下、メモリセル1
90とも記載する。)を複数用いて形成される半導体装置の回路図である。図2(A)は
、メモリセル190が直列に接続された、いわゆるNAND型の半導体装置の回路図であ
り、図2(B)は、メモリセル190が並列に接続された、いわゆるNOR型の半導体装
置の回路図である。

0072

図2(A)に示す半導体装置は、ソース線SL、ビット線BL、第1信号線S1、複数本
の第2信号線S2、複数本のワード線WL、複数のメモリセル190を有する。図2(A
)では、ソース線SLおよびビット線BLを1本ずつ有する構成となっているが、これに
限られることなく、ソース線SLおよびビット線BLを複数本有する構成としてもよい。

0073

各メモリセル190において、トランジスタ160のゲート電極と、トランジスタ162
のソース電極またはドレイン電極の一方と、容量素子164の電極の一方とは、電気的に
接続されている。また、第1信号線S1とトランジスタ162のソース電極またはドレイ
ン電極の他方とは、電気的に接続され、第2信号線S2と、トランジスタ162のゲート
電極とは、電気的に接続されている。そして、ワード線WLと、容量素子164の電極の
他方は電気的に接続されている。

0074

また、メモリセル190が有するトランジスタ160のソース電極は、隣接するメモリセ
ル190のトランジスタ160のドレイン電極と電気的に接続され、メモリセル190が
有するトランジスタ160のドレイン電極は、隣接するメモリセル190のトランジスタ
160のソース電極と電気的に接続される。ただし、直列に接続された複数のメモリセル
のうち、一方の端に設けられたメモリセル190が有するトランジスタ160のドレイン
電極は、ビット線と電気的に接続される。また、直列に接続された複数のメモリセルのう
ち、他方の端に設けられたメモリセル190が有するトランジスタ160のソース電極は
、ソース線と電気的に接続される。

0075

図2(A)に示す半導体装置は、行ごとの書き込み動作および読み出し動作を行う。書き
込み動作は次のように行われる。書き込みを行う行の第2の信号線S2にトランジスタ1
62がオン状態となる電位を与え、書き込みを行う行のトランジスタ162をオン状態に
する。これにより、指定した行のトランジスタ160のゲート電極に第1の信号線S1の
電位が与えられ、該ゲート電極に所定の電荷が与えられる。このようにして、指定した行
のメモリセルにデータを書き込むことができる。

0076

また、読み出し動作は次のように行われる。まず、読み出しを行う行以外のワード線WL
に、トランジスタ160のゲート電極の電荷によらず、トランジスタ160がオン状態と
なるような電位を与え、読み出しを行う行以外のトランジスタ160をオン状態とする。
それから、読み出しを行う行のワード線WLに、トランジスタ160のゲート電極が有す
る電荷によって、トランジスタ160のオン状態またはオフ状態が選択されるような電位
(読み出し電位)を与える。そして、ソース線SLに定電位を与え、ビット線BLに接続
されている読み出し回路(図示しない)を動作状態とする。ここで、ソース線SL−ビッ
ト線BL間の複数のトランジスタ160は、読み出しを行う行を除いてオン状態なので、
ソース線SL−ビット線BL間のコンダクタンスは、読み出しを行う行のトランジスタ1
60の状態によって決定される。つまり、読み出しを行う行のトランジスタ160のゲー
ト電極が有する電荷によって、読み出し回路が読み出すビット線BLの電位は異なる値を
とる。このようにして、指定した行のメモリセルからデータを読み出すことができる。

0077

図2(B)に示す半導体装置は、ソース線SL、ビット線BL、第1信号線S1、第2信
号線S2、およびワード線WLをそれぞれ複数本有し、複数のメモリセル190を有する
。各トランジスタ160のゲート電極と、トランジスタ162のソース電極またはドレイ
ン電極の一方と、容量素子164の電極の一方とは、電気的に接続されている。また、ソ
ス線SLとトランジスタ160のソース電極とは、電気的に接続され、ビット線BLと
トランジスタ160のドレイン電極とは、電気的に接続されている。また、第1信号線S
1とトランジスタ162のソース電極またはドレイン電極の他方とは、電気的に接続され
、第2信号線S2と、トランジスタ162のゲート電極とは、電気的に接続されている。
そして、ワード線WLと、容量素子164の電極の他方は電気的に接続されている。

0078

図2(B)に示す半導体装置は、行ごとの書き込み動作および読み出し動作を行う。書き
込み動作は、上述の図2(A)に示す半導体装置と同様の方法で行われる。読み出し動作
は次のように行われる。まず、読み出しを行う行以外のワード線WLに、トランジスタ1
60のゲート電極の電荷によらず、トランジスタ160がオフ状態となるような電位を与
え、読み出しを行う行以外のトランジスタ160をオフ状態とする。それから、読み出し
を行う行のワード線WLに、トランジスタ160のゲート電極が有する電荷によって、ト
ランジスタ160のオン状態またはオフ状態が選択されるような電位(読み出し電位)を
与える。そして、ソース線SLに定電位を与え、ビット線BLに接続されている読み出し
回路(図示しない)を動作状態とする。ここで、ソース線SL−ビット線BL間のコン
タンスは、読み出しを行う行のトランジスタ160の状態によって決定される。つまり
、読み出しを行う行のトランジスタ160のゲート電極が有する電荷によって、読み出し
回路が読み出すビット線BLの電位は異なる値をとる。このようにして、指定した行のメ
モリセルからデータを読み出すことができる。

0079

次に、図2に示す半導体装置などに用いることができる読み出し回路の一例について図3
を用いて説明する。

0080

図3(A)には、読み出し回路の概略を示す。当該読み出し回路は、トランジスタとセン
アンプ回路を有する。

0081

読み出し時には、端子Aは読み出しを行うメモリセルが接続されたビット線に接続される
。また、トランジスタのゲート電極にはバイアス電位Vbiasが印加され、端子Aの電
位が制御される。

0082

メモリセル190は、格納されるデータに応じて、異なる抵抗値を示す。具体的には、選
択したメモリセル190のトランジスタ160がオン状態の場合には低抵抗状態となり、
選択したメモリセル190のトランジスタ160がオフ状態の場合には高抵抗状態となる

0083

メモリセル190が高抵抗状態の場合、端子Aの電位が参照電位Vrefより高くなり、
センスアンプは端子Aの電位に対応する電位(データ”1”)を出力する。一方、メモリ
セル190が低抵抗状態の場合、端子Aの電位が参照電位Vrefより低くなり、センス
アンプ回路は端子Aの電位に対応する電位(データ”0”)を出力する。

0084

このように、読み出し回路を用いることで、メモリセル190からデータを読み出すこと
ができる。なお、本実施の形態の読み出し回路は一例である。他の公知の回路を用いても
良い。また、読み出し回路は、プリチャージ回路を有しても良い。参照電位Vrefの代
わりに参照用のビット線が接続される構成としても良い。

0085

図3(B)に、センスアンプ回路の一例である差動型センスアンプを示す。差動型センス
アンプは、入力端子Vin(+)と入力端子Vin(−)と出力端子Voutを有し、V
in(+)とVin(−)の差を増幅する。Vin(+)>Vin(−)であればVou
tは、概ねHigh出力、Vin(+)<Vin(−)であればVoutは、概ねLow
出力となる。当該差動型センスアンプを読み出し回路に用いる場合、Vin(+)とVi
n(−)の一方は端子Aと接続し、Vin(+)とVin(−)の他方には参照電位Vr
efを与える。

0086

図3(C)に、センスアンプ回路の一例であるラッチ型センスアンプを示す。ラッチ型セ
ンスアンプは、入出力端子V1および入出力端子V2と、制御用信号Spの入力端子、制
御用信号Snの入力端子を有する。まず、信号SpをHigh、信号SnをLowとして
電源電位(Vdd)を遮断する。そして、比較を行う電位をV1とV2に与える。その
後、信号SpをLow、信号SnをHighとして、電源電位(Vdd)を供給すると、
比較を行う電位V1inとV2inがV1in>V2inの関係にあれば、V1の出力は
High、V2の出力はLowとなり、V1in<V2inの関係にあれば、V1の出力
はLow、V2の出力はHighとなる。このような関係を利用して、V1inとV2i
nの差を増幅することができる。当該ラッチ型センスアンプを読み出し回路に用いる場合
、V1とV2の一方は、スイッチを介して端子Aおよび出力端子と接続し、V1とV2の
他方には参照電位Vrefを与える。

0087

本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み
合わせて用いることができる。

0088

(実施の形態3)
本実施の形態では、開示する発明の一態様に係る半導体装置の構成およびその作製方法に
ついて、図7乃至図9を参照して説明する。

0089

〈半導体装置の断面構成および平面構成
図7は、半導体装置の構成の一例である。図7(A)には、半導体装置の断面を、図7
B)には、半導体装置の平面を、それぞれ示す。ここで、図7(A)は、図7(B)のA
1−A2およびB1−B2における断面に相当する。図7(A)および図7(B)に示さ
れる半導体装置は、下部に酸化物半導体以外の半導体材料を用いたトランジスタ160を
有し、上部に酸化物半導体を用いたトランジスタ162を有するものである。酸化物半導
体以外の半導体材料を用いたトランジスタ160は、酸化物半導体材料よりも更に電界効
果移動度の値が大きい材料を用いることで高速動作が可能になる。一方で、酸化物半導体
材料を用いたトランジスタ162は、その特性により長時間の電荷保持を可能とする。

0090

なお、上記トランジスタは、いずれもnチャネル型トランジスタであるものとして説明す
るが、pチャネル型トランジスタを用いることができるのはいうまでもない。また、開示
する発明の技術的な本質は、情報を保持するために酸化物半導体をトランジスタ162に
用いる点にあるから、半導体装置の具体的な構成をここで示すものに限定する必要はない

0091

図7におけるトランジスタ160は、半導体材料(例えば、シリコンなど)を含む基板
00に設けられたチャネル形成領域116と、チャネル形成領域116を挟むように設け
られた不純物領域114および高濃度不純物領域120(これらをあわせて単に不純物領
域とも呼ぶ)と、チャネル形成領域116上に設けられたゲート絶縁層108aと、ゲー
ト絶縁層108a上に設けられたゲート電極110aと、不純物領域と電気的に接続する
ソース電極またはドレイン電極130a、およびソース電極またはドレイン電極130b
を有する。

0092

ここで、ゲート電極110aの側面にはサイドウォール絶縁層118が設けられている。
また、基板100の、表面に垂直な方向から見てサイドウォール絶縁層118と重ならな
い領域には、高濃度不純物領域120を有し、高濃度不純物領域120に接する金属化合
物領域124が存在する。また、基板100上にはトランジスタ160を囲むように素子
分離絶縁層106が設けられており、トランジスタ160を覆うように、層間絶縁層12
6および層間絶縁層128が設けられている。ソース電極またはドレイン電極130a、
およびソース電極またはドレイン電極130bは、層間絶縁層126および層間絶縁層1
28に形成された開口を通じて、金属化合物領域124と電気的に接続されている。つま
り、ソース電極またはドレイン電極130a、およびソース電極またはドレイン電極13
0bは、金属化合物領域124を介して高濃度不純物領域120および不純物領域114
と電気的に接続されている。また、電極130cは、層間絶縁層126および層間絶縁層
128に形成された開口を通じて、ゲート電極110aと電気的に接続されている。なお
、トランジスタ160の集積化などのため、サイドウォール絶縁層118が形成されない
場合もある。

0093

図7におけるトランジスタ162は、層間絶縁層128上に設けられたソース電極または
ドレイン電極142a、およびソース電極またはドレイン電極142bと、ソース電極ま
たはドレイン電極142a、およびソース電極またはドレイン電極142bと電気的に接
続されている酸化物半導体層144と、ソース電極またはドレイン電極142a、ソース
電極またはドレイン電極142b、酸化物半導体層144を覆うゲート絶縁層146と、
ゲート絶縁層146上に酸化物半導体層144と重畳するように設けられたゲート電極1
48aと、を有する。

0094

ここで、酸化物半導体層144は水素などの不純物が十分に除去されることにより、また
は、十分な酸素が供給されることにより、高純度化されているものであることが望ましい
。具体的には、例えば、酸化物半導体層144の水素濃度は5×1019atoms/c
m3以下、望ましくは5×1018atoms/cm3以下、より望ましくは5×101
7atoms/cm3以下とする。なお、上述の酸化物半導体層144中の水素濃度は、
二次イオン質量分析法SIMS:Secondary Ion Mass Spect
roscopy)で測定したものである。このように、水素濃度が十分に低減されて高純
度化され、十分な酸素の供給により酸素欠乏に起因するエネルギーギャップ中の欠陥準位
が低減された酸化物半導体層144では、キャリア濃度が1×1012/cm3未満、望
ましくは、1×1011/cm3未満、より望ましくは1.45×1010/cm3未満
となる。例えば、室温でのオフ電流(ここでは、単位チャネル幅(1μm)あたりの値)
は、100zA/μm(1zA(ゼプトアンペア)は1×10−21A)以下、望ましく
は、10zA/μm以下となる。このように、i型化(真性化)または実質的にi型化さ
れた酸化物半導体を用いることで、極めて優れたオフ電流特性のトランジスタ162を得
ることができる。

0095

なお、図7のトランジスタ162では、酸化物半導体層144が島状に加工されないため
、加工の際のエッチングによる酸化物半導体層144の汚染を防止できる。

0096

容量素子164は、ソース電極またはドレイン電極142a、酸化物半導体層144、ゲ
ート絶縁層146、および電極148b、で構成される。すなわち、ソース電極またはド
レイン電極142aは、容量素子164の一方の電極として機能し、電極148bは、容
量素子164の他方の電極として機能することになる。

0097

なお、図7の容量素子164では、酸化物半導体層144とゲート絶縁層146を積層さ
せることにより、ソース電極またはドレイン電極142aと、電極148bとの間の絶縁
性を十分に確保することができる。

0098

なお、トランジスタ162および容量素子164において、ソース電極またはドレイン電
極142a、およびソース電極またはドレイン電極142bの端部は、テーパー形状であ
ることが好ましい。ここで、テーパー角は、例えば、30°以上60°以下とする。なお
、テーパー角とは、テーパー形状を有する層(例えば、ソース電極またはドレイン電極1
42a)を、その断面(基板の表面と直交する面)に垂直な方向から観察した際に、当該
層の側面と底面がなす傾斜角を示す。ソース電極またはドレイン電極142a、ソース電
極またはドレイン電極142bの端部をテーパー形状とすることにより、酸化物半導体層
144の被覆性を向上し、段切れを防止することができるためである。

0099

また、トランジスタ162および容量素子164の上には、層間絶縁層150が設けられ
ており、層間絶縁層150上には層間絶縁層152が設けられている。

0100

〈半導体装置の作製方法〉
次に、上記半導体装置の作製方法の一例について説明する。以下では、はじめに下部のト
ランジスタ160の作製方法について図8を参照して説明し、その後、上部のトランジス
タ162の作製方法について図9を参照して説明する。

0101

〈下部のトランジスタの作製方法〉

0102

まず、半導体材料を含む基板100を用意する(図8(A)参照)。半導体材料を含む基
板100としては、シリコンや炭化シリコンなどの単結晶半導体基板多結晶半導体基板
、シリコンゲルマニウムなどの化合物半導体基板SOI基板などを適用することができ
る。ここでは、半導体材料を含む基板100として、単結晶シリコン基板を用いる場合の
一例について示すものとする。なお、一般に「SOI基板」は、絶縁表面上にシリコン半
導体層が設けられた構成の基板をいうが、本明細書等においては、絶縁表面上にシリコン
以外の材料からなる半導体層が設けられた構成の基板も含む概念として用いる。つまり、
「SOI基板」が有する半導体層は、シリコン半導体層に限定されない。また、SOI
板には、ガラス基板などの絶縁基板上に絶縁層を介して半導体層が設けられた構成のもの
が含まれるものとする。

0103

基板100上には、素子分離絶縁層を形成するためのマスクとなる保護層102を形成す
る(図8(A)参照)。保護層102としては、例えば、酸化シリコンや窒化シリコン
酸窒化シリコンなどを材料とする絶縁層を用いることができる。なお、この工程の前後に
おいて、トランジスタのしきい値電圧を制御するために、n型の導電性を付与する不純物
元素やp型の導電性を付与する不純物元素を基板100に添加してもよい。半導体がシリ
コンの場合、n型の導電性を付与する不純物としては、例えば、リン(P)や砒素(As
)などを用いることができる。また、p型の導電性を付与する不純物としては、例えば、
硼素(B)、アルミニウム(Al)、ガリウム(Ga)などを用いることができる。

0104

次に、上記の保護層102をマスクとしてエッチングを行い、保護層102に覆われてい
ない領域(露出している領域)の、基板100の一部を除去する。これにより他の半導体
領域と分離された半導体領域104が形成される(図8(B)参照)。当該エッチングに
は、ドライエッチングを用いるのが好適であるが、ウェットエッチングを用いても良い。
エッチングガスエッチング液については被エッチング材料に応じて適宜選択することが
できる。

0105

次に、半導体領域104を覆うように絶縁層を形成し、半導体領域104に重畳する領域
の絶縁層を選択的に除去することで、素子分離絶縁層106を形成する(図8(B)参照
)。当該絶縁層は、酸化シリコンや窒化シリコン、酸窒化シリコンなどを用いて形成され
る。絶縁層の除去方法としては、CMPなどの研磨処理エッチング処理などがあるが、
そのいずれを用いても良い。なお、半導体領域104の形成後、または、素子分離絶縁層
106の形成後には、上記保護層102を除去する。

0106

次に、半導体領域104上に絶縁層を形成し、当該絶縁層上に導電材料を含む層を形成す
る。

0107

絶縁層は後のゲート絶縁層となるものであり、CVD法スパッタリング法等を用いて得
られる酸化シリコン、酸窒化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウ
ム、酸化タンタル酸化イットリウムハフニウムシリケート(HfSixOy(x>0
、y>0))、窒素が添加されたハフニウムシリケート(HfSixOy(x>0、y>
0))、窒素が添加されたハフニウムアルミネート(HfAlxOy(x>0、y>0)
)等を含む膜の単層構造または積層構造とすると良い。他に、高密度プラズマ処理や熱酸
化処理によって、半導体領域104の表面を酸化、窒化することにより、上記絶縁層を形
成してもよい。高密度プラズマ処理は、例えば、He、Ar、Kr、Xeなどの希ガス
酸素、酸化窒素アンモニア、窒素、水素などの混合ガスを用いて行うことができる。ま
た、絶縁層の厚さは、例えば、1nm以上100nm以下、好ましくは10nm以上50
nm以下とすることができる。

0108

導電材料を含む層は、アルミニウムや銅、チタンタンタルタングステン等の金属材料
を用いて形成することができる。また、多結晶シリコンなどの半導体材料を用いて、導電
材料を含む層を形成しても良い。形成方法も特に限定されず、蒸着法、CVD法、スパ
タリング法、スピンコート法などの各種成膜方法を用いることができる。なお、本実施の
形態では、導電材料を含む層を、金属材料を用いて形成する場合の一例について示すもの
とする。

0109

その後、絶縁層および導電材料を含む層を選択的にエッチングして、ゲート絶縁層108
a、ゲート電極110aを形成する(図8(C)参照)。

0110

次に、ゲート電極110aを覆う絶縁層112を形成する(図8(C)参照)。そして、
半導体領域104にリン(P)やヒ素(As)などを添加して、浅い接合深さの不純物領
域114を形成する(図8(C)参照)。なお、ここではn型トランジスタを形成するた
めにリン(P)やヒ素(As)を添加しているが、p型トランジスタを形成する場合には
、硼素(B)やアルミニウム(Al)などの不純物元素を添加すればよい。上記不純物領
域114の形成により、半導体領域104のゲート絶縁層108a下部には、チャネル形
成領域116が形成される(図8(C)参照)。ここで、添加する不純物の濃度は適宜設
定することができるが、半導体素子が高度に微細化される場合には、その濃度を高くする
ことが望ましい。また、ここでは、絶縁層112を形成した後に不純物領域114を形成
する工程を採用しているが、不純物領域114を形成した後に絶縁層112を形成する工
程としても良い。

0111

次に、サイドウォール絶縁層118を形成する(図8(D)参照)。サイドウォール絶縁
層118は、絶縁層112を覆うように絶縁層を形成した後に、当該絶縁層及び絶縁層1
12に異方性の高いエッチング処理を行うことで、自己整合的に形成することができる。
また、この際に、絶縁層112を部分的にエッチングして、ゲート電極110aの上面と
、不純物領域114の上面を露出させると良い。なお、サイドウォール絶縁層118は、
高集積化などの目的のために形成されない場合もある。

0112

次に、ゲート電極110a、不純物領域114、サイドウォール絶縁層118等を覆うよ
うに、絶縁層を形成する。そして、不純物領域114と接する領域に、リン(P)やヒ素
(As)などを添加して、高濃度不純物領域120を形成する(図8(E)参照)。その
後、上記絶縁層を除去し、ゲート電極110a、サイドウォール絶縁層118、高濃度
純物領域120等を覆うように金属層122を形成する(図8(E)参照)。当該金属層
122は、真空蒸着法、スパッタリング法、スピンコート法などの各種成膜方法を用いて
形成することができる。金属層122は、半導体領域104を構成する半導体材料と反応
することによって低抵抗な金属化合物となる金属材料を用いて形成することが望ましい。
このような金属材料としては、例えば、チタン、タンタル、タングステン、ニッケル、コ
バルト、白金等がある。

0113

次に、熱処理を施して、上記金属層122と半導体材料とを反応させる。これにより、高
濃度不純物領域120に接する金属化合物領域124が形成される(図8(F)参照)。
なお、ゲート電極110aとして多結晶シリコンなどを用いる場合には、ゲート電極11
0aの金属層122と接触する部分にも、金属化合物領域が形成されることになる。

0114

上記熱処理としては、例えば、フラッシュランプ照射による熱処理を用いることができ
る。もちろん、その他の熱処理方法を用いても良いが、金属化合物の形成に係る化学反応
制御性を向上させるためには、ごく短時間の熱処理を実現できる方法を用いることが望
ましい。なお、上記の金属化合物領域124は、金属材料と半導体材料との反応により形
成されるものであり、十分に導電性が高められた領域である。当該金属化合物領域を形成
することで、電気抵抗を十分に低減し、素子特性を向上させることができる。なお、金属
化合物領域124を形成した後には、金属層122は除去する。

0115

次に、上述の工程により形成された各構成を覆うように、層間絶縁層126、層間絶縁層
128を形成する(図8(G)参照)。層間絶縁層126や層間絶縁層128は、酸化シ
リコン、酸窒化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タン
タル等の無機絶縁材料を含む材料を用いて形成することができる。また、ポリイミド、ア
クリル等の有機絶縁材料を用いて形成することも可能である。なお、ここでは、層間絶縁
層126と層間絶縁層128の積層構造としているが、開示する発明の一態様はこれに限
定されない。1層としても良いし、3層以上の積層構造としても良い。層間絶縁層128
の形成後には、その表面を、CMPやエッチング処理などによって平坦化しておくことが
望ましい。

0116

その後、上記層間絶縁層に、金属化合物領域124にまで達する開口を形成し、当該開口
に、ソース電極またはドレイン電極130a、ソース電極またはドレイン電極130bを
形成する(図8(H)参照)。ソース電極またはドレイン電極130aやソース電極また
はドレイン電極130bは、例えば、開口を含む領域にPVD法やCVD法などを用いて
導電層を形成した後、エッチング処理やCMPといった方法を用いて、上記導電層の一部
を除去することにより形成することができる。

0117

より具体的には、例えば、開口を含む領域にPVD法によりチタン膜を薄く形成し、CV
D法により窒化チタン膜を薄く形成した後に、開口に埋め込むようにタングステン膜を形
成する方法を適用することができる。ここで、PVD法により形成されるチタン膜は、被
形成面の酸化膜自然酸化膜など)を還元し、下部電極など(ここでは金属化合物領域1
24)との接触抵抗を低減させる機能を有する。また、その後に形成される窒化チタン膜
は、導電性材料拡散を抑制するバリア機能を備える。また、チタンや窒化チタンなどに
よるバリア膜を形成した後に、メッキ法により銅膜を形成してもよい。

0118

なお、上記導電層の一部を除去してソース電極またはドレイン電極130aやソース電極
またはドレイン電極130bを形成する際には、その表面が平坦になるように加工するこ
とが望ましい。例えば、開口を含む領域にチタン膜や窒化チタン膜を薄く形成した後に、
開口に埋め込むようにタングステン膜を形成する場合には、その後のCMPによって、不
要なタングステン膜、チタン膜、窒化チタン膜などを除去すると共に、その表面の平坦性
を向上させることができる。このように、ソース電極またはドレイン電極130a、ソー
ス電極またはドレイン電極130bを含む表面を平坦化することにより、後の工程におい
て、良好な電極、配線、絶縁層、半導体層などを形成することが可能となる。

0119

なお、ここでは、金属化合物領域124と接触するソース電極またはドレイン電極130
aやソース電極またはドレイン電極130bのみを示しているが、この工程において、ゲ
ート電極110aと接触する電極などをあわせて形成することができる。ソース電極また
はドレイン電極130a、ソース電極またはドレイン電極130bとして用いることがで
きる材料について特に限定はなく、各種導電材料を用いることができる。例えば、モリブ
デン、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジムスカ
ジウムなどの導電性材料を用いることができる。また、後に行われる熱処理を考慮して、
ソース電極またはドレイン電極130a、ソース電極またはドレイン電極130bは、熱
処理に耐えうる程度の耐熱性を有する材料を用いて形成することが望ましい。

0120

以上により、半導体材料を含む基板100を用いたトランジスタ160が形成される(図
8(H)参照)。酸化物半導体以外の半導体材料を用いたトランジスタ160は、高速動
作が可能である。

0121

なお、上記工程の後には、さらに電極や配線、絶縁層などを形成しても良い。配線の構造
として、層間絶縁層および導電層の積層構造で成る多層配線構造を採用することにより、
高度に集積化した半導体装置を提供することができる。

0122

〈上部のトランジスタの作製方法〉
次に、図9を用いて、層間絶縁層128上にトランジスタ162を作製する工程について
説明する。なお、図9は、層間絶縁層128上の各種電極や、トランジスタ162などの
作製工程を示すものであるから、トランジスタ162の下部に存在するトランジスタ16
0等については省略している。

0123

まず、層間絶縁層128上に導電層を形成し、該導電層を選択的にエッチングして、ソー
ス電極またはドレイン電極142a、ソース電極またはドレイン電極142bを形成する
図9(A)参照)。

0124

導電層は、スパッタ法をはじめとするPVD法や、プラズマCVD法などのCVD法を用
いて形成することができる。また、導電層の材料としては、アルミニウム、クロム、銅、
タンタル、チタン、モリブデン、タングステンからから選ばれた元素や、上述した元素を
成分とする合金等を用いることができる。マンガンマグネシウムジルコニウム、ベリ
リウムのいずれか、またはこれらを複数組み合わせた材料を用いてもよい。また、アルミ
ニウムに、チタン、タンタル、タングステン、モリブデン、クロム、ネオジム、スカンジ
ウムから選ばれた元素、またはこれらを複数組み合わせた材料を用いてもよい。

0125

導電層は、単層構造であっても良いし、2層以上の積層構造としてもよい。例えば、チタ
ン膜や窒化チタン膜の単層構造、シリコンを含むアルミニウム膜の単層構造、アルミニウ
ム膜上にチタン膜が積層された2層構造、窒化チタン膜上にチタン膜が積層された2層構
造、チタン膜とアルミニウム膜とチタン膜とが積層された3層構造などが挙げられる。な
お、導電層を、チタン膜や窒化チタン膜の単層構造とする場合には、テーパー形状を有す
るソース電極またはドレイン電極142a、およびソース電極またはドレイン電極142
bへの加工が容易であるというメリットがある。

0126

また、導電層は、導電性の金属酸化物を用いて形成しても良い。導電性の金属酸化物とし
ては酸化インジウム(In2O3)、酸化スズ(SnO2)、酸化亜鉛(ZnO)、酸化
インジウム酸化スズ合金(In2O3—SnO2、ITOと略記する場合がある)、酸化
インジウム酸化亜鉛合金(In2O3—ZnO)、または、これらの金属酸化物材料にシ
リコン若しくは酸化シリコンを含有させたものを用いることができる。

0127

導電層のエッチングは、形成されるソース電極またはドレイン電極142a、およびソー
ス電極またはドレイン電極142bの端部が、テーパー形状となるように行うことが好ま
しい。ここで、テーパー角は、例えば、30°以上60°以下であることが好ましい。ソ
ース電極またはドレイン電極142a、ソース電極またはドレイン電極142bの端部を
テーパー形状となるようにエッチングすることにより、後に形成されるゲート絶縁層14
6の被覆性を向上し、段切れを防止することができる。

0128

トランジスタのチャネル長(L)は、ソース電極またはドレイン電極142a、およびソ
ース電極またはドレイン電極142bの下端部との間隔によって決定される。なお、チャ
ネル長(L)が25nm未満のトランジスタを形成する場合に用いるマスク形成露光
行う際には、数nm〜数10nmと波長の短い超紫外線(Extreme Ultrav
iolet)を用いるのが望ましい。超紫外線による露光は、解像度が高く焦点深度も大
きい。従って、後に形成されるトランジスタのチャネル長(L)を、10nm以上100
0nm(1μm)以下とすることも可能であり、回路の動作速度を高めることが可能であ
る。また、微細化によって、半導体装置の消費電力を低減することも可能である。

0129

なお、層間絶縁層128上には、下地として機能する絶縁層を設けても良い。当該絶縁層
は、PVD法やCVD法などを用いて形成することができる。

0130

また、ソース電極またはドレイン電極142a、およびソース電極またはドレイン電極1
42bの上には、絶縁層を形成しても良い。当該絶縁層を設けることにより、後に形成さ
れるゲート電極と、ソース電極またはドレイン電極142a、およびソース電極またはド
レイン電極142bとの間の寄生容量を低減することが可能である。

0131

次に、ソース電極またはドレイン電極142a、およびソース電極またはドレイン電極1
42bを覆うように、酸化物半導体層144を形成する(図9(B)参照)。

0132

酸化物半導体層144は、四元系金属酸化物であるIn−Sn−Ga−Zn−O系や、三
元系金属酸化物であるIn−Ga−Zn−O系、In−Sn−Zn−O系、In−Al−
Zn−O系、Sn−Ga−Zn−O系、Al−Ga−Zn−O系、Sn−Al−Zn−O
系や、二元系金属酸化物であるIn−Zn−O系、Sn−Zn−O系、Al−Zn−O系
、Zn−Mg−O系、Sn−Mg−O系、In−Mg−O系や、一元系金属酸化物である
In−O系、Sn−O系、Zn−O系などの酸化物半導体を用いて形成することができる

0133

中でも、In−Ga−Zn−O系の酸化物半導体材料は、無電界時の抵抗が十分に高くオ
フ電流を十分に小さくすることが可能であり、また、通常のシリコン半導体と比較して電
界効果移動度も高いため、半導体装置に用いる半導体材料としては好適である。

0134

In−Ga−Zn−O系の酸化物半導体材料の代表例としては、InGaO3(ZnO)
m(m>0)で表記されるものがある。また、Gaに代えてMを用い、InMO3(Zn
O)m(m>0)のように表記される酸化物半導体材料がある。ここで、Mは、ガリウム
(Ga)、アルミニウム(Al)、鉄(Fe)、ニッケル(Ni)、マンガン(Mn)、
コバルト(Co)などから選ばれた一の金属元素または複数の金属元素を示す。例えば、
Mとしては、Ga、GaおよびAl、GaおよびFe、GaおよびNi、GaおよびMn
、GaおよびCoなどを適用することができる。なお、上述の組成結晶構造から導き出
されるものであり、あくまでも一例に過ぎないことを付記する。

0135

酸化物半導体層144をスパッタ法で作製するためのターゲットとしては、In:Ga:
Zn=1:x:y(xは0以上、yは0.5以上5以下)の組成式で表されるものを用い
るのが好適である。例えば、In:Ga:Zn=1:1:1[atom比](x=1、y
=1)、(すなわち、In2O3:Ga2O3:ZnO=1:1:2[mol数比])の
組成比を有するターゲットなどを用いることができる。また、In:Ga:Zn=1:1
:0.5[atom比](x=1、y=0.5)、(すなわち、In2O3:Ga2O3
:ZnO=1:1:1[mol数比])の組成比を有するターゲットや、In:Ga:Z
n=1:1:2[atom比](x=1、y=2)、(すなわち、In2O3:Ga2O
3:ZnO=1:1:4[mol数比])の組成比を有するターゲットや、In:Ga:
Zn=1:0:1[atom比](x=0、y=1)、(すなわち、In2O3:ZnO
=1:2[mol数比])の組成比を有するターゲットを用いることもできる。

0136

本実施の形態では、非晶質構造の酸化物半導体層144を、In−Ga−Zn−O系の金
酸化物ターゲットを用いるスパッタ法により形成することとする。

0137

金属酸化物ターゲット中の金属酸化物の相対密度は80%以上、好ましくは95%以上、
さらに好ましくは99.9%以上である。相対密度の高い金属酸化物ターゲットを用いる
ことにより、緻密な構造の酸化物半導体層144を形成することが可能である。

0138

酸化物半導体層144の形成雰囲気は、希ガス(代表的にはアルゴン)雰囲気、酸素雰囲
気、または、希ガス(代表的にはアルゴン)と酸素との混合雰囲気とするのが好適である
。具体的には、例えば、水素、水、水酸基水素化物などの不純物が、濃度1ppm以下
(望ましくは濃度10ppb以下)にまで除去された高純度ガス雰囲気を用いるのが好適
である。

0139

酸化物半導体層144の形成の際には、例えば、減圧状態に保持された処理室内に被処理
物を保持し、被処理物の温度が100℃以上550℃未満、好ましくは200℃以上40
0℃以下となるように被処理物を熱する。または、酸化物半導体層144の形成の際の被
処理物の温度は、室温としてもよい。そして、処理室内の水分を除去しつつ、水素や水な
どが除去されたスパッタガスを導入し、上記ターゲットを用いて酸化物半導体層144を
形成する。被処理物を熱しながら酸化物半導体層144を形成することにより、酸化物半
導体層144に含まれる不純物を低減することができる。また、スパッタによる損傷を軽
減することができる。処理室内の水分を除去するためには、吸着型真空ポンプを用いる
ことが好ましい。例えば、クライオポンプイオンポンプ、チタンサブリメーションポン
プなどを用いることができる。また、ターボポンプコールドトラップを加えたものを用
いてもよい。クライオポンプなどを用いて排気することで、処理室から水素や水などを除
去することができるため、酸化物半導体層144中の不純物濃度を低減できる。

0140

酸化物半導体層144の形成条件としては、例えば、被処理物とターゲットの間との距離
が170mm、圧力が0.4Pa、直流(DC)電力が0.5kW、雰囲気が酸素(酸素
100%)雰囲気、またはアルゴン(アルゴン100%)雰囲気、または酸素とアルゴン
の混合雰囲気、といった条件を適用することができる。なお、パルス直流(DC)電源
用いると、ごみ成膜時に形成される粉状の物質など)を低減でき、膜厚分布も均一とな
るため好ましい。酸化物半導体層144の厚さは、1nm以上50nm以下、好ましくは
1nm以上30nm以下、より好ましくは1nm以上10nm以下とする。このような厚
さの酸化物半導体層144を用いることで、微細化に伴う短チャネル効果を抑制すること
が可能である。ただし、適用する酸化物半導体材料や、半導体装置の用途などにより適切
な厚さは異なるから、その厚さは、用いる材料や用途などに応じて選択することもできる

0141

なお、酸化物半導体層144をスパッタ法により形成する前には、アルゴンガスを導入し
プラズマを発生させる逆スパッタを行い、形成表面(例えば層間絶縁層128の表面)
付着物を除去するのが好適である。ここで、逆スパッタとは、通常のスパッタにおいて
は、スパッタターゲットイオン衝突させるところを、逆に、処理表面にイオンを衝突
させることによってその表面を改質する方法のことをいう。処理表面にイオンを衝突させ
る方法としては、アルゴン雰囲気下で処理表面側に高周波電圧を印加して、被処理物付近
にプラズマを生成する方法などがある。なお、アルゴン雰囲気に代えて窒素、ヘリウム
酸素などによる雰囲気を適用してもよい。

0142

その後、酸化物半導体層144に対して、熱処理(第1の熱処理)を行うことが望ましい
。この第1の熱処理によって酸化物半導体層144中の、過剰な水素(水や水酸基を含む
)を除去し、酸化物半導体層の構造を整え、エネルギーギャップ中の欠陥準位を低減する
ことができる。第1の熱処理の温度は、例えば、300℃以上550℃未満、または40
0℃以上500℃以下とする。

0143

熱処理は、例えば、抵抗発熱体などを用いた電気炉に被処理物を導入し、窒素雰囲気下、
450℃、1時間の条件で行うことができる。この間、酸化物半導体層144は大気に触
れさせず、水や水素の混入が生じないようにする。

0144

熱処理装置は電気炉に限られず、加熱されたガスなどの媒体からの熱伝導、または熱輻射
によって、被処理物を加熱する装置を用いても良い。例えば、GRTA(Gas Rap
id Thermal Anneal)装置、LRTA(Lamp Rapid The
rmal Anneal)装置等のRTA(Rapid Thermal Anneal
)装置を用いることができる。LRTA装置は、ハロゲンランプメタルハライドランプ
キセノンアークランプカーボンアークランプ高圧ナトリウムランプ高圧水銀ラン
プなどのランプから発する光(電磁波)の輻射により、被処理物を加熱する装置である。
GRTA装置は、高温のガスを用いて熱処理を行う装置である。ガスとしては、アルゴン
などの希ガス、または窒素のような、熱処理によって被処理物と反応しない不活性気体
用いられる。

0145

例えば、第1の熱処理として、熱せられた不活性ガス雰囲気中に被処理物を投入し、数分
間熱した後、当該不活性ガス雰囲気から被処理物を取り出すGRTA処理を行ってもよい
。GRTA処理を用いると、短時間での高温熱処理が可能となる。また、被処理物の耐熱
温度を超える温度条件であっても適用が可能となる。なお、処理中に、不活性ガスを、酸
素を含むガスに切り替えても良い。酸素を含む雰囲気において第1の熱処理を行うことで
酸素欠損に起因するエネルギーギャップ中の欠陥準位を低減することができるためであ
る。

0146

なお、不活性ガス雰囲気としては、窒素、または希ガス(ヘリウム、ネオン、アルゴン等
)を主成分とする雰囲気であって、水、水素などが含まれない雰囲気を適用するのが望ま
しい。例えば、熱処理装置に導入する窒素や、ヘリウム、ネオン、アルゴン等の希ガスの
純度を、6N(99.9999%)以上、好ましくは7N(99.99999%)以上(
すなわち、不純物濃度が1ppm以下、好ましくは0.1ppm以下)とする。

0147

いずれにしても、第1の熱処理によって不純物を低減し、i型(真性半導体)またはi型
に限りなく近い酸化物半導体層144を形成することで、極めて優れた特性のトランジス
タを実現することができる。

0148

ところで、上述の熱処理(第1の熱処理)には水素や水などを除去する効果があるから、
当該熱処理を、脱水化処理や、脱水素化処理などと呼ぶこともできる。当該脱水化処理や
、当該脱水素化処理は、酸化物半導体層の形成後やゲート絶縁層の形成後、ゲート電極の
形成後、などのタイミングにおいて行うことも可能である。また、このような脱水化処理
、脱水素化処理は、一回に限らず複数回行っても良い。

0149

次に、酸化物半導体層144に接するゲート絶縁層146を形成する(図9(C)参照)
。ゲート絶縁層146は、CVD法やスパッタ法等を用いて形成することができる。また
、ゲート絶縁層146は、酸化シリコン、窒化シリコン、酸窒化シリコン、酸化アルミニ
ウム、酸化タンタル、酸化ハフニウム、酸化イットリウム、ハフニウムシリケート(Hf
SixOy(x>0、y>0))、窒素が添加されたハフニウムシリケート(HfSix
Oy(x>0、y>0))、窒素が添加されたハフニウムアルミネート(HfAlxOy
(x>0、y>0))、などを含むように形成するのが好適である。ゲート絶縁層146
は、単層構造としても良いし、積層構造としても良い。また、その厚さは特に限定されな
いが、半導体装置を微細化する場合には、トランジスタの動作を確保するために薄くする
のが望ましい。例えば、酸化シリコンを用いる場合には、1nm以上100nm以下、好
ましくは10nm以上50nm以下とすることができる。

0150

上述のように、ゲート絶縁層を薄くすると、トンネル効果などに起因するゲートリークが
問題となる。ゲートリークの問題を解消するには、ゲート絶縁層146に、酸化ハフニウ
ム、酸化タンタル、酸化イットリウム、ハフニウムシリケート(HfSixOy(x>0
、y>0))、窒素が添加されたハフニウムシリケート(HfSixOy(x>0、y>
0))、窒素が添加されたハフニウムアルミネート(HfAlxOy(x>0、y>0)
)、などの高誘電率(high−k)材料を用いると良い。高誘電率(high−k)材
料をゲート絶縁層146に用いることで、電気的特性を確保しつつ、ゲートリークを抑制
するために膜厚を大きくすることが可能になる。なお、高誘電率(high−k)材料を
含む膜と、酸化シリコン、窒化シリコン、酸化窒化シリコン窒化酸化シリコン、酸化ア
ルミニウムなどのいずれかを含む膜との積層構造としてもよい。

0151

ゲート絶縁層146の形成後には、不活性ガス雰囲気下、または酸素雰囲気下で第2の熱
処理を行うのが望ましい。熱処理の温度は、200℃以上450℃以下、望ましくは25
0℃以上350℃以下である。例えば、窒素雰囲気下で250℃、1時間の熱処理を行え
ばよい。第2の熱処理を行うことによって、トランジスタの電気的特性のばらつきを軽減
することができる。また、ゲート絶縁層146が酸素を含む場合、酸化物半導体層144
に酸素を供給し、該酸化物半導体層144の酸素欠損を補填して、i型(真性半導体)ま
たはi型に限りなく近い酸化物半導体層を形成することもできる。

0152

なお、本実施の形態では、ゲート絶縁層146の形成後に第2の熱処理を行っているが、
第2の熱処理のタイミングはこれに特に限定されない。例えば、ゲート電極の形成後に第
2の熱処理を行っても良い。また、第1の熱処理に続けて第2の熱処理を行っても良いし
、第1の熱処理に第2の熱処理を兼ねさせても良いし、第2の熱処理に第1の熱処理を兼
ねさせても良い。

0153

次に、ゲート絶縁層146上において酸化物半導体層144と重畳する領域にゲート電極
148aを形成し、ソース電極またはドレイン電極142aと重畳する領域に電極148
bを形成する(図9(D)参照)。ゲート電極148aおよび電極148bは、ゲート絶
縁層146上に導電層を形成した後に、当該導電層を選択的にエッチングすることによっ
て形成することができる。ゲート電極148aおよび電極148bとなる導電層は、スパ
ッタ法をはじめとするPVD法や、プラズマCVD法などのCVD法を用いて形成するこ
とができる。詳細は、ソース電極またはドレイン電極142aなどの場合と同様であり、
これらの記載を参酌できる。

0154

次に、ゲート絶縁層146、ゲート電極148a、および電極148b上に、層間絶縁層
150および層間絶縁層152を形成する(図9(E)参照)。層間絶縁層150および
層間絶縁層152は、PVD法やCVD法などを用いて形成することができる。また、酸
化シリコン、酸窒化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化
タンタル等の無機絶縁材料を含む材料を用いて形成することができる。なお、本実施の形
態では、層間絶縁層150と層間絶縁層152の積層構造としているが、開示する発明の
一態様はこれに限定されない。1層としても良いし、3層以上の積層構造としても良い。
また、層間絶縁層を設けない構成とすることも可能である。

0155

なお、上記層間絶縁層152は、その表面が平坦になるように形成することが望ましい。
表面が平坦になるように層間絶縁層152を形成することで、半導体装置を微細化した場
合などにおいても、層間絶縁層152上に、電極や配線などを好適に形成することができ
るためである。なお、層間絶縁層152の平坦化は、CMP(化学的機械的研磨)などの
方法を用いて行うことができる。

0156

以上により、高純度化された酸化物半導体層144を用いたトランジスタ162が完成す
る(図9(E)参照)。また、容量素子164が完成する。

0157

図9(E)に示すトランジスタ162は、酸化物半導体層144と、酸化物半導体層14
4と電気的に接続するソース電極またはドレイン電極142a、ソース電極またはドレイ
ン電極142bと、酸化物半導体層144、ソース電極またはドレイン電極142a、ソ
ース電極またはドレイン電極142bを覆うゲート絶縁層146と、ゲート絶縁層146
上のゲート電極148aと、を有する。また、容量素子164は、ソース電極またはドレ
イン電極142aと、酸化物半導体層144と、ソース電極またはドレイン電極142a
及び酸化物半導体層144を覆うゲート絶縁層146と、ゲート絶縁層146上の電極1
48bと、を有する。

0158

本実施の形態において示すトランジスタ162では、酸化物半導体層144が高純度化さ
れているため、その水素濃度は、5×1019atoms/cm3以下、望ましくは5×
1018atoms/cm3以下、より望ましくは5×1017atoms/cm3以下
である。また、酸化物半導体層144のキャリア密度は、一般的なシリコンウェハにおけ
るキャリア密度(1×1014/cm3程度)と比較して、十分に小さい値(例えば、1
×1012/cm3未満、より好ましくは、1.45×1010/cm3未満)をとる。
そして、これにより、オフ電流が十分に小さくなる。例えば、トランジスタ162の室温
でのオフ電流(ここでは、単位チャネル幅(1μm)あたりの値)は、100zA/μm
(1zA(ゼプトアンペア)は1×10−21A)以下、望ましくは、10zA/μm以
下となる。

0159

このように高純度化され、真性化された酸化物半導体層144を用いることで、トランジ
スタのオフ電流を十分に低減することができる。そして、このようなトランジスタを用い
ることで、極めて長期にわたり記憶内容を保持することが可能な半導体装置が得られる。

0160

以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適
宜組み合わせて用いることができる。

0161

(実施の形態4)
本実施の形態では、実施の形態3とは異なる、開示する発明の一態様に係る半導体装置の
構成およびその作製方法について、図10及び図11を参照して説明する。

0162

〈半導体装置の断面構成および平面構成〉
図10は、半導体装置の構成の一例である。図10(A)には、半導体装置の断面を、図
10(B)には、半導体装置の平面を、それぞれ示す。ここで、図10(A)は、図10
(B)のA1−A2およびB1−B2における断面に相当する。図10(A)および図1
0(B)に示される半導体装置は、下部に酸化物半導体以外の半導体材料を用いたトラン
ジスタ160を有し、上部に酸化物半導体を用いたトランジスタ162を有するものであ
る。酸化物半導体以外の半導体材料を用いたトランジスタ160は、酸化物半導体材料よ
りも更に電界効果移動度の値が大きい材料を用いることで高速動作が可能になる。一方で
、酸化物半導体材料を用いたトランジスタ162は、その特性により長時間の電荷保持を
可能とする。

0163

なお、上記トランジスタは、いずれもnチャネル型トランジスタであるものとして説明す
るが、pチャネル型トランジスタを用いることができるのはいうまでもない。また、開示
する発明の技術的な本質は、情報を保持するために酸化物半導体をトランジスタ162に
用いる点にあるから、半導体装置の具体的な構成をここで示すものに限定する必要はない

0164

図10におけるトランジスタ160は、半導体材料(例えば、シリコンなど)を含む基板
100に設けられたチャネル形成領域116と、チャネル形成領域116を挟むように設
けられた不純物領域114および高濃度不純物領域120(これらをあわせて単に不純物
領域とも呼ぶ)と、チャネル形成領域116上に設けられたゲート絶縁層108aと、ゲ
ート絶縁層108a上に設けられたゲート電極110aと、不純物領域と電気的に接続す
るソース電極またはドレイン電極130a、およびソース電極またはドレイン電極130
bを有する。また、ソース電極またはドレイン電極130a、およびソース電極またはド
レイン電極130b上には、配線142c、および配線142dを有する。

0165

ここで、ゲート電極110aの側面にはサイドウォール絶縁層118が設けられている。
また、基板100の、表面に垂直な方向から見てサイドウォール絶縁層118と重ならな
い領域には、高濃度不純物領域120を有し、高濃度不純物領域120に接する金属化合
物領域124が存在する。また、基板100上にはトランジスタ160を囲むように素子
分離絶縁層106が設けられている。ゲート電極110a上に開口を有し且つ、トランジ
スタ160を覆うように、層間絶縁層126および層間絶縁層128が設けられている。
ソース電極またはドレイン電極130a、およびソース電極またはドレイン電極130b
は、層間絶縁層126および層間絶縁層128に形成された開口を通じて、金属化合物領
域124と電気的に接続されている。つまり、ソース電極またはドレイン電極130a、
およびソース電極またはドレイン電極130bは、金属化合物領域124を介して高濃度
不純物領域120および不純物領域114と電気的に接続されている。なお、トランジス
タ160の集積化などのため、サイドウォール絶縁層118が形成されない場合もある。

0166

図10におけるトランジスタ162は、層間絶縁層128上に設けられたソース電極また
はドレイン電極142a、およびソース電極またはドレイン電極142bと、ソース電極
またはドレイン電極142a、およびソース電極またはドレイン電極142bと電気的に
接続されている、島状の酸化物半導体層144と、ソース電極またはドレイン電極142
a、ソース電極またはドレイン電極142b、島状の酸化物半導体層144を覆うゲート
絶縁層146と、ゲート絶縁層146上に島状の酸化物半導体層144と重畳するように
設けられたゲート電極148aと、を有する。

0167

ここで、下部のトランジスタ160と上部のトランジスタ162は、ゲート電極110a
上にソース電極またはドレイン電極142aが直接形成されることで電気的に接続されて
いる。つまり、本実施の形態に示す半導体装置は、実施の形態3で示した半導体装置にお
いて、ゲート電極110aの上面より上部を除去し、下部のトランジスタ160の上に、
上部トランジスタ162を形成した構成となっている。

0168

なお、酸化物半導体層144は水素などの不純物が十分に除去されることにより、または
、十分な酸素が供給されることにより、高純度化されているものであることが望ましい。
具体的には、例えば、酸化物半導体層144の水素濃度は5×1019atoms/cm
3以下、望ましくは5×1018atoms/cm3以下、より望ましくは5×1017
atoms/cm3以下とする。なお、上述の酸化物半導体層144中の水素濃度は、二
イオン質量分析法(SIMS:Secondary Ion Mass Spectr
oscopy)で測定したものである。このように、水素濃度が十分に低減されて高純度
化され、十分な酸素の供給により酸素欠乏に起因するエネルギーギャップ中の欠陥準位が
低減された酸化物半導体層144では、キャリア濃度が1×1012/cm3未満、望ま
しくは、1×1011/cm3未満、より望ましくは1.45×1010/cm3未満と
なる。例えば、室温でのオフ電流(ここでは、単位チャネル幅(1μm)あたりの値)は
、100zA/μm(1zA(ゼプトアンペア)は1×10−21A)以下、望ましくは
、10zA/μm以下となる。このように、i型化(真性化)または実質的にi型化され
た酸化物半導体を用いることで、極めて優れたオフ電流特性のトランジスタ162を得る
ことができる。

0169

容量素子164は、ソース電極またはドレイン電極142a、酸化物半導体層144、ゲ
ート絶縁層146、および電極148b、で構成される。すなわち、ソース電極またはド
レイン電極142aは、容量素子164の一方の電極として機能し、電極148bは、容
量素子164の他方の電極として機能することになる。

0170

なお、図10の容量素子164では、酸化物半導体層144とゲート絶縁層146を積層
させることにより、ソース電極またはドレイン電極142aと、電極148bとの間の絶
縁性を十分に確保することができる。

0171

なお、トランジスタ162および容量素子164において、ソース電極またはドレイン電
極142a、およびソース電極またはドレイン電極142bの端部は、テーパー形状であ
ることが好ましい。ここで、テーパー角は、例えば、30°以上60°以下とする。なお
、テーパー角とは、テーパー形状を有する層(例えば、ソース電極またはドレイン電極1
42a)を、その断面(基板の表面と直交する面)に垂直な方向から観察した際に、当該
層の側面と底面がなす傾斜角を示す。ソース電極またはドレイン電極142a、ソース電
極またはドレイン電極142bの端部をテーパー形状とすることにより、酸化物半導体層
144の被覆性を向上し、段切れを防止することができるためである。

0172

また、トランジスタ162および容量素子164の上には、層間絶縁層150が設けられ
ており、層間絶縁層150上には層間絶縁層152が設けられている。

0173

〈半導体装置の作製方法〉
次に、上記半導体装置の作製方法の一例について説明する。以下では、下部のトランジス
タ160を形成した後の工程、上部のトランジスタ162の作製方法について図11を参
照して説明する。下部のトランジスタ160については、実施の形態3で示した方法と同
様の方法で作製することができ、実施の形態3の記載を参酌することができる。

0174

まず、実施の形態3に示す方法で下部のトランジスタ160を形成した後、トランジスタ
160のゲート電極110aの上面より上部を除去する(図11(A)参照)。トランジ
スタ160の当該部分の除去は、ゲート電極110aの上面が露出するまで、下部のトラ
ンジスタ160に研磨処理(CMP処理)を行うことによってなされる。これにより、ゲ
ート電極110aより上の、層間絶縁層126、128、ソース電極またはドレイン電極
130a、130bは除去される。このとき、層間絶縁層126、128、ソース電極ま
たはドレイン電極130a、130bを含む表面を平坦化することにより、後の工程にお
いて、良好な電極、配線、絶縁層、半導体層などを形成することが可能となる。また、実
施の形態3で示した電極130cは、このCMP処理で完全に除去されてしまうので形成
する必要はない。

0175

このように、CMP処理を行い、ゲート電極110aの上面を露出させることにより、ゲ
ート電極110aとソース電極またはドレイン電極142aとを直接接続することができ
るので、トランジスタ160とトランジスタ162の電気的接続を容易に取ることができ
る。

0176

次に、層間絶縁層126及び128上に導電層を形成し、該導電層を選択的にエッチング
して、ソース電極またはドレイン電極142a、ソース電極またはドレイン電極142b
、配線142c、配線142dを形成する(図11(B)参照)。ここで、ソース電極ま
たはドレイン電極142aはゲート電極110aと、配線142cはソース電極またはド
レイン電極130aと、そして、配線142dはソース電極またはドレイン電極130b
と、直接接続されるように形成する。

0177

ここで、ソース電極またはドレイン電極142a、ソース電極またはドレイン電極142
b、配線142c、配線142dを形成する導電層は、実施の形態3で示した材料と同様
の材料を用いることができ、実施の形態3の記載を参酌することができる。また、導電層
のエッチングについても、実施の形態3で示した方法と同様にすることができ、実施の形
態3の記載を参酌することができる。

0178

また、実施の形態3で示したように、ソース電極またはドレイン電極142a、およびソ
ース電極またはドレイン電極142bの上には、絶縁層を形成しても良い。当該絶縁層を
設けることにより、後に形成されるゲート電極と、ソース電極またはドレイン電極142
a、およびソース電極またはドレイン電極142bとの間の寄生容量を低減することが可
能である。

0179

次に、ソース電極またはドレイン電極142a、ソース電極またはドレイン電極142b
、配線142c及び配線142dを覆うように酸化物半導体層を成膜し、該酸化物半導体
層を選択的にエッチングして、ソース電極またはドレイン電極142a、およびソース電
極またはドレイン電極142bと接するように酸化物半導体層144を形成する(図11
(C)参照)。

0180

酸化物半導体層は、実施の形態3で示した材料と同様の材料を用い、同様の方法で成膜す
ることができる。よって、酸化物半導体層の材料と成膜方法について、実施の形態3を参
酌することができる。

0181

このように成膜した酸化物半導体層は、マスクを用いたエッチングなどの方法によって、
島状に加工して、島状の酸化物半導体層144を形成する。

0182

酸化物半導体層のエッチングには、ドライエッチング、ウェットエッチングのいずれを用
いても良い。もちろん、その両方を組み合わせて用いることもできる。酸化物半導体層を
所望の形状にエッチングできるよう、材料に合わせてエッチング条件(エッチングガスや
エッチング液、エッチング時間、温度等)は適宜設定する。

0183

また、酸化物半導体層144は、実施の形態3で示したように、熱処理(第1の熱処理)
を行うことが望ましい。第1の熱処理は、実施の形態3で示した方法で行うことができ、
実施の形態3を参酌することができる。第1の熱処理によって不純物を低減し、i型(真
性半導体)またはi型に限りなく近い酸化物半導体層144を形成することで、極めて優
れた特性のトランジスタを実現することができる。なお、第1の熱処理は、酸化物半導体
層のエッチング前に行ってもよいし、エッチングして酸化物半導体層を島状に加工した後
に行っても良い。

0184

次に、酸化物半導体層144に接するゲート絶縁層146を形成する(図11(C)参照
)。

0185

ゲート絶縁層146は、実施の形態3で示した材料と同様の材料を用い、同様の方法で成
膜することができる。よって、ゲート絶縁層146の材料と成膜方法について、実施の形
態3を参酌することができる。

0186

また、ゲート絶縁層146の形成後、実施の形態3で示したように、不活性ガス雰囲気下
、または酸素雰囲気下で第2の熱処理を行うのが望ましい。第2の熱処理は、実施の形態
3で示した方法で行うことができ、実施の形態3を参酌することができる。第2の熱処理
を行うことで、トランジスタの電気的特性のばらつきを軽減することができる。また、ゲ
ート絶縁層146が酸素を含む場合、酸化物半導体層144に酸素を供給し、該酸化物半
導体層144の酸素欠損を補填して、i型(真性半導体)またはi型に限りなく近い酸化
物半導体層を形成することもできる。

0187

なお、本実施の形態では、ゲート絶縁層146の形成後に第2の熱処理を行っているが、
第2の熱処理のタイミングはこれに特に限定されない。例えば、ゲート電極の形成後に第
2の熱処理を行っても良い。また、第1の熱処理に続けて第2の熱処理を行っても良いし
、第1の熱処理に第2の熱処理を兼ねさせても良いし、第2の熱処理に第1の熱処理を兼
ねさせても良い。

0188

次に、ゲート絶縁層146上において酸化物半導体層144と重畳する領域にゲート電極
148aを形成し、ソース電極またはドレイン電極142aと重畳する領域に電極148
bを形成する(図11(D)参照)。ゲート電極148aおよび電極148bは、ゲート
絶縁層146上に導電層を形成した後に、当該導電層を選択的にエッチングすることによ
って形成することができる。ゲート電極148aおよび電極148bとなる導電層は、ス
パッタ法をはじめとするPVD法や、プラズマCVD法などのCVD法を用いて形成する
ことができる。詳細は、ソース電極またはドレイン電極142aなどの場合と同様であり
、これらの記載を参酌できる。

0189

次に、実施の形態3で示したように、ゲート絶縁層146、ゲート電極148a、および
電極148b上に、層間絶縁層150および層間絶縁層152を形成する。層間絶縁層1
50および層間絶縁層152は、実施の形態3で示した材料と同様の材料を用い、同様の
方法で成膜することができる。よって、層間絶縁層150および層間絶縁層152の材料
と成膜方法について、実施の形態3を参酌することができる。

0190

なお、上記層間絶縁層152は、その表面が平坦になるように形成することが望ましい。
表面が平坦になるように層間絶縁層152を形成することで、半導体装置を微細化した場
合などにおいても、層間絶縁層152上に、電極や配線などを好適に形成することができ
るためである。なお、層間絶縁層152の平坦化は、CMP(化学的機械的研磨)などの
方法を用いて行うことができる。

0191

以上により、高純度化された酸化物半導体層144を用いたトランジスタ162が完成す
る(図10参照)。また、容量素子164が完成する。

0192

図10に示すトランジスタ162は、酸化物半導体層144と、酸化物半導体層144と
電気的に接続するソース電極またはドレイン電極142a、ソース電極またはドレイン電
極142bと、酸化物半導体層144、ソース電極またはドレイン電極142a、ソース
電極またはドレイン電極142bを覆うゲート絶縁層146と、ゲート絶縁層146上の
ゲート電極148aと、を有する。また、容量素子164は、ソース電極またはドレイン
電極142aと、酸化物半導体層144と、ソース電極またはドレイン電極142aを覆
うゲート絶縁層146と、ゲート絶縁層146上の電極148bと、を有する。

0193

本実施の形態において示すトランジスタ162では、酸化物半導体層144が高純度化さ
れているため、その水素濃度は、5×1019atoms/cm3以下、望ましくは5×
1018atoms/cm3以下、より望ましくは5×1017atoms/cm3以下
である。また、酸化物半導体層144のキャリア密度は、一般的なシリコンウェハにおけ
るキャリア密度(1×1014/cm3程度)と比較して、十分に小さい値(例えば、1
×1012/cm3未満、より好ましくは、1.45×1010/cm3未満)をとる。
そして、これにより、オフ電流が十分に小さくなる。例えば、トランジスタ162の室温
でのオフ電流(ここでは、単位チャネル幅(1μm)あたりの値)は、100zA/μm
(1zA(ゼプトアンペア)は1×10−21A)以下、望ましくは、10zA/μm以
下となる。

0194

このように高純度化され、真性化された酸化物半導体層144を用いることで、トランジ
スタのオフ電流を十分に低減することができる。そして、このようなトランジスタを用い
ることで、極めて長期にわたり記憶内容を保持することが可能な半導体装置が得られる。

0195

以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適
宜組み合わせて用いることができる。

0196

(実施の形態5)
本実施の形態では、実施の形態3、実施の形態4とは異なる、開示する発明の一態様に係
る半導体装置の構成およびその作製方法について、図4乃至図6を参照して説明する。

0197

〈半導体装置の断面構成および平面構成〉
図4は、半導体装置の構成の一例である。図4(A)には、半導体装置の断面を、図4
B)には、半導体装置の平面を、それぞれ示す。ここで、図4(A)は、図4(B)のC
1−C2およびD1−D2における断面に相当する。図4(B)の平面図においては、煩
雑になることを避けるため、ソース電極またはドレイン電極154や、配線156など、
構成要素の一部を省略している。図4(A)および図4(B)に示される半導体装置は、
下部に酸化物半導体以外の半導体材料を用いたトランジスタ160を有し、上部に酸化物
半導体を用いたトランジスタ162を有するものである。酸化物半導体以外の半導体材料
を用いたトランジスタ160は、酸化物半導体材料よりも更に電界効果移動度の値が大き
い材料を用いることで高速動作が可能になる。一方で、酸化物半導体材料を用いたトラン
ジスタ162は、その特性により長時間の電荷保持を可能とする。

0198

なお、上記トランジスタは、いずれもnチャネル型トランジスタであるものとして説明す
るが、pチャネル型トランジスタを用いることができるのはいうまでもない。また、開示
する発明の技術的な本質は、情報を保持するために酸化物半導体をトランジスタ162に
用いる点にあるから、半導体装置の具体的な構成をここで示すものに限定する必要はない

0199

図4に示される半導体装置と、先の実施の形態に示される半導体装置の相違の一は、半導
体装置の平面レイアウトである。本実施の形態では、トランジスタ162および容量素子
164が、トランジスタ160と重畳するように設けられている。このような、平面レイ
アウトを採用することにより、高集積化が可能である。例えば、最小加工寸法をFとして
、メモリセルの占める面積を15F2〜25F2とすることが可能である。

0200

図4に示される半導体装置と、先の実施の形態に示される半導体装置の相違の他の一は、
トランジスタ160におけるサイドウォール絶縁層118の有無である。つまり、図4
示される半導体装置は、サイドウォール絶縁層を有しない。また、サイドウォール絶縁層
を形成しないことにより、不純物領域114が形成されていない。このように、サイド
ォール絶縁層を設けない場合は、サイドウォール絶縁層118を設ける場合と比較して集
積化が容易である。また、サイドウォール絶縁層118を設ける場合と比較して、作製工
程を簡略化することが可能である。

0201

図4に示される半導体装置と、先の実施の形態に示される半導体装置の相違の他の一は、
トランジスタ160における層間絶縁層125の有無である。つまり、図4に示される半
導体装置は、層間絶縁層125を有する。層間絶縁層125として、水素を含む絶縁層を
適用することで、トランジスタ160に対して水素を供給しトランジスタ160の特性を
向上させることが可能である。このような層間絶縁層125としては、例えば、プラズマ
CVD法により形成された水素を含む窒化シリコン層などがある。さらに、層間絶縁層1
26として、水素が十分に低減された絶縁層を適用することで、トランジスタ162の特
性を悪化させるおそれがある水素の、トランジスタ162への混入を防ぐことが可能であ
る。このような層間絶縁層126としては、例えば、スパッタ法により形成された窒化シ
リコン層などがある。このような構成を採用することにより、トランジスタ160とトラ
ンジスタ162の特性を十分に高めることができる。

0202

図4に示される半導体装置と、先の実施の形態に示される半導体装置の相違の他の一は、
トランジスタ162における絶縁層143aおよび絶縁層143bの有無である。つまり
図4に示される半導体装置は、絶縁層143aおよび絶縁層143bを有する。このよ
うに、絶縁層143aおよび絶縁層143bを設けることにより、ゲート電極148aと
、ソース電極またはドレイン電極142a(または、ゲート電極148aと、ソース電極
またはドレイン電極142b)とによる、いわゆるゲート容量を低減し、トランジスタ1
62の動作速度を向上させることができる。

0203

なお、実施の形態4と同様、下部のトランジスタ160と上部のトランジスタ162は、
ゲート電極110a上にソース電極またはドレイン電極142aが直接形成されることで
電気的に接続されている。このような構成とすることで、電極や配線を別途設ける場合と
比較して、集積度が向上する。また、作製工程が簡略化される。

0204

なお、本実施の形態では、上述の相違点を一体に有する構成を示しているが、当該相違点
のいずれか一のみを有する構成を採用しても良い。

0205

〈半導体装置の作製方法〉
次に、上記半導体装置の作製方法の一例について説明する。以下では、下部のトランジス
タ160を形成した後の工程、上部のトランジスタ162の作製方法について図5および
図6を参照して説明する。下部のトランジスタ160については、実施の形態3で示した
方法と同様の方法で作製することができる。詳細については、実施の形態3の記載を参酌
できる。なお、本実施の形態では、トランジスタ160を覆うように層間絶縁層125、
層間絶縁層126、層間絶縁層128、の三種類の層間絶縁層が形成されるものとする(
図8(G)参考)。また、本実施の形態では、トランジスタ160の作製工程において、
ソース電極またはドレイン電極130a、ソース電極またはドレイン電極130bを形成
しないが(図8(H)参考)、ソース電極またはドレイン電極130aおよびソース電極
またはドレイン電極130bが形成されていない状態であっても、便宜上、トランジスタ
160と呼ぶことにする。

0206

まず、実施の形態3に示す方法で下部のトランジスタ160を形成した後、トランジスタ
160のゲート電極110aの上面より上部を除去する。当該除去工程には、CMP(化
学的機械的研磨)などの研磨処理を適用すればよい。これにより、ゲート電極110a上
面より上の、層間絶縁層125、層間絶縁層126、層間絶縁層128は除去される。な
お、研磨処理に係る表面を十分に平坦化することにより、後の工程において、良好な電極
、配線、絶縁層、半導体層などを形成することが可能となる。

0207

次に、ゲート電極110a、層間絶縁層125、層間絶縁層126、層間絶縁層128上
に導電層を形成し、該導電層を選択的にエッチングして、ソース電極またはドレイン電極
142a、ソース電極またはドレイン電極142bを形成する(図5(A)参照)。ここ
で、ソース電極またはドレイン電極142aは、ゲート電極110aと直接接続されるよ
うに形成する。

0208

ソース電極またはドレイン電極142a、ソース電極またはドレイン電極142bを形成
するための導電層は、実施の形態3で示した材料と同様の材料を用いて形成することがで
きる。また、導電層のエッチングについても、実施の形態3で示した方法と同様の方法を
用いて行うことができる。詳細については、実施の形態3の記載を参酌することができる

0209

次に、ソース電極またはドレイン電極142a、ソース電極またはドレイン電極142b
を覆うように絶縁層を形成し、該絶縁層を選択的にエッチングして、ソース電極またはド
レイン電極142a上に絶縁層143aを、ソース電極またはドレイン電極142b上に
絶縁層143bを、それぞれ形成する(図5(B)参照)。

0210

当該絶縁層143a、絶縁層143bを設けることにより、後に形成されるゲート電極と
、ソース電極またはドレイン電極142aとの間の、および、後に形成されるゲート電極
と、ソース電極またはドレイン電極142bとの間の寄生容量を低減することが可能であ
る。

0211

次に、ソース電極またはドレイン電極142a、ソース電極またはドレイン電極142b
を覆うように酸化物半導体層144を形成し、酸化物半導体層144上にゲート絶縁層1
46を形成する(図5(C)参照)。

0212

酸化物半導体層144は、実施の形態3で示した材料、方法により形成することができる
。また、酸化物半導体層144に対しては、熱処理(第1の熱処理)を行うことが望まし
い。詳細については、実施の形態3の記載を参酌することができる。

0213

ゲート絶縁層146は、実施の形態3で示した材料、方法により形成することができる。
また、ゲート絶縁層146の形成後には、不活性ガス雰囲気下、または酸素雰囲気下で熱
処理(第2の熱処理)を行うのが望ましい。詳細については、実施の形態3の記載を参酌
することができる。

0214

次に、ゲート絶縁層146上において、トランジスタ162のチャネル形成領域となる領
域と重畳する領域にゲート電極148aを形成し、ソース電極またはドレイン電極142
aと重畳する領域に電極148bを形成する(図5(D)参照)。

0215

ゲート電極148aおよび電極148bは、ゲート絶縁層146上に導電層を形成した後
に、当該導電層を選択的にエッチングすることによって形成することができる。ゲート電
極148aおよび電極148bとなる導電層は、スパッタ法をはじめとするPVD法や、
プラズマCVD法などのCVD法を用いて形成することができる。詳細は、ソース電極ま
たはドレイン電極142aなどの場合と同様であり、これらの記載を参酌できる。

0216

次に、ゲート絶縁層146、ゲート電極148a、および電極148b上に、層間絶縁層
150および層間絶縁層152を形成する(図6(A)参照)。層間絶縁層150および
層間絶縁層152は、実施の形態3で示した材料、方法により形成することができる。詳
細については、実施の形態3の記載を参酌することができる。

0217

なお、上記層間絶縁層152は、その表面が平坦になるように形成することが望ましい。
表面が平坦になるように層間絶縁層152を形成することで、半導体装置を微細化した場
合などにおいても、層間絶縁層152上に、電極や配線などを好適に形成することができ
るためである。なお、層間絶縁層152の平坦化は、CMP(化学的機械的研磨)などの
方法を用いて行うことができる。

0218

次に、層間絶縁層125、層間絶縁層126、層間絶縁層128、酸化物半導体層144
、ゲート絶縁層146、層間絶縁層150、層間絶縁層152を選択的にエッチングして
、トランジスタ160の金属化合物領域124にまで達する開口を形成する(図6(B)
参照)。エッチングとしては、ドライエッチング、ウェットエッチングのいずれを用いて
も良いが、微細化の観点からは、ドライエッチングを用いるのが望ましい。

0219

そして、上記開口に埋め込むように、ソース電極またはドレイン電極154を形成する。
そして、ソース電極またはドレイン電極154と接続する配線156を形成する(図6
C)参照)。

0220

ソース電極またはドレイン電極154は、例えば、開口を含む領域にPVD法やCVD法
などを用いて導電層を形成した後、エッチング処理やCMPといった方法を用いて、上記
導電層の一部を除去することにより形成することができる。より具体的には、例えば、開
口を含む領域にPVD法によりチタン膜を薄く形成し、CVD法により窒化チタン膜を薄
く形成した後に、開口に埋め込むようにタングステン膜を形成する方法を適用することが
できる。ここで、PVD法により形成されるチタン膜は、被形成面の酸化膜(自然酸化膜
など)を還元し、下部電極など(ここでは金属化合物領域124)との接触抵抗を低減さ
せる機能を有する。また、その後に形成される窒化チタン膜は、導電性材料の拡散を抑制
するバリア機能を備える。また、チタンや窒化チタンなどによるバリア膜を形成した後に
、メッキ法により銅膜を形成してもよい。

0221

配線156は、ソース電極またはドレイン電極154に接する導電層を形成した後に、当
該導電層を選択的にエッチングすることによって形成することができる。当該導電層は、
スパッタ法をはじめとするPVD法や、プラズマCVD法などのCVD法を用いて形成す
ることができる。詳細は、ソース電極またはドレイン電極142aなどの場合と同様であ
る。

0222

以上により、トランジスタ160、トランジスタ162および容量素子164を有する半
導体装置が完成する。

0223

本実施の形態で示す半導体装置は、トランジスタ162および容量素子164が、トラン
ジスタ160と重畳する構成を備えていること、トランジスタ160がサイドウォール絶
縁層を有しないこと、ゲート電極110a上にソース電極またはドレイン電極142aが
直接形成さていること、などにより高集積化が可能になっている。また、作製工程が簡略
化されている。

0224

また、本実施の形態で示す半導体装置は、層間絶縁層125として、水素を含む絶縁層を
適用し、層間絶縁層126として、水素が十分に低減された絶縁層を適用することで、ト
ランジスタ160およびトランジスタ162の特性が高められている。また、絶縁層14
3aおよび絶縁層143bを有することで、いわゆるゲート容量が低減され、トランジス
タ162の動作速度が向上している。

0225

本実施の形態に示す上述の特徴により、きわめて優れた特性の半導体装置を提供すること
が可能である。

0226

以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適
宜組み合わせて用いることができる。

0227

(実施の形態6)
本実施の形態では、上述の実施の形態で説明した半導体装置を電子機器に適用する場合に
ついて、図12を用いて説明する。本実施の形態では、コンピュータ携帯電話機携帯
電話携帯電話装置ともいう)、携帯情報端末携帯型ゲーム機音響再生装置なども含
む)、デジタルカメラデジタルビデオカメラ電子ペーパーテレビジョン装置テレ
ビ、またはテレビジョン受信機ともいう)などの電子機器に、上述の半導体装置を適用す
る場合について説明する。

0228

図12(A)は、ノート型パーソナルコンピュータであり、筐体701、筐体702、
表示部703、キーボード704などによって構成されている。筐体701と筐体702
内には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込み
および読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された
ノート型のパーソナルコンピュータが実現される。

0229

図12(B)は、携帯情報端末(PDA)であり、本体711には、表示部713と、外
インターフェイス715と、操作ボタン714等が設けられている。また、携帯情報端
末を操作するスタイラス712などを備えている。本体711内には、先の実施の形態に
示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、
長期間の記憶保持が可能で、且つ消費電力が十分に低減された携帯情報端末が実現される

0230

図12(C)は、電子ペーパーを実装した電子書籍720であり、筐体721と筐体72
3の2つの筐体で構成されている。筐体721および筐体723には、それぞれ表示部7
25および表示部727が設けられている。筐体721と筐体723は、軸部737によ
り接続されており、該軸部737を軸として開閉動作を行うことができる。また、筐体7
21は、電源731、操作キー733、スピーカー735などを備えている。筐体721
、筐体723の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。
そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消
費電力が十分に低減された電子書籍が実現される。

0231

図12(D)は、携帯電話機であり、筐体740と筐体741の2つの筐体で構成されて
いる。さらに、筐体740と筐体741は、スライドし、図12(D)のように展開して
いる状態から重なり合った状態とすることができ、携帯に適した小型化が可能である。ま
た、筐体741は、表示パネル742、スピーカー743、マイクロフォン744、ポイ
ンティングデバイス746、カメラ用レンズ747、外部接続端子748などを備えてい
る。また、筐体740は、携帯電話機の充電を行う太陽電池セル749、外部メモリスロ
ット750などを備えている。また、アンテナは、筐体741に内蔵されている。筐体7
40と筐体741の少なくとも一には、先の実施の形態に示す半導体装置が設けられてい
る。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且
つ消費電力が十分に低減された携帯電話機が実現される。

0232

図12(E)は、デジタルカメラであり、本体761、表示部767、接眼部763、操
作スイッチ764、表示部765、バッテリー766などによって構成されている。本体
761内には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書
き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減
されたデジタルカメラが実現される。

0233

図12(F)は、テレビジョン装置770であり、筐体771、表示部773、スタンド
775などで構成されている。テレビジョン装置770の操作は、筐体771が備えるス
イッチや、リモコン操作機780により行うことができる。筐体771およびリモコン
作機780には、先の実施の形態に示す半導体装置が搭載されている。そのため、情報の
書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低
減されたテレビジョン装置が実現される。

0234

以上のように、本実施の形態に示す電子機器には、先の実施の形態に係る半導体装置が搭
載されている。このため、消費電力を低減した電子機器が実現される。

0235

開示する発明の一態様にかかる半導体装置の書き換え可能回数につき調査した。本実施例
では、当該調査結果につき、図13を参照して説明する。

0236

調査に用いた半導体装置は、図1(A−1)に示す回路構成の半導体装置である。ここで
、トランジスタ162に相当するトランジスタには酸化物半導体を用い、容量素子164
に相当する容量素子としては、0.33pFの容量値のものを用いた。

0237

調査は、初期のメモリウィンドウ幅と、情報の保持および情報の書き込みを所定回数繰り
返した後のメモリウィンドウ幅とを比較することにより行った。情報の保持および情報の
書き込みは、図1(A−1)における第3の配線に相当する配線に0V、または5Vのい
ずれかを与え、第4の配線に相当する配線に、0V、または5Vのいずれかを与えること
により行った。第4の配線に相当する配線の電位が0Vの場合には、トランジスタ162
に相当するトランジスタ(書き込み用トランジスタ)はオフ状態であるから、ノードFG
に与えられた電位が保持される。第4の配線に相当する配線の電位が5Vの場合には、ト
ランジスタ162に相当するトランジスタはオン状態であるから、第3の配線に相当する
配線の電位がノードFGに与えられる。

0238

メモリウィンドウ幅とは記憶装置の特性を示す指標の一つである。ここでは、異なる記憶
状態の間での、第5の配線に相当する配線の電位Vcgと、トランジスタ160に相当す
るトランジスタ(読み出し用トランジスタ)のドレイン電流Idとの関係を示す曲線(V
cg−Id曲線)の、シフト量ΔVcgをいうものとする。異なる記憶状態とは、ノード
FGに0Vが与えられた状態(以下、Low状態という)と、ノードFGに5Vが与えら
れた状態(以下、High状態という)をいう。つまり、メモリウィンドウ幅は、Low
状態とHigh状態において、電位Vcgの掃引を行うことで確認できる。

0239

図13に、初期状態におけるメモリウィンドウ幅と、1×109回の書き込みを行った後
のメモリウィンドウ幅の調査結果を示す。なお、図13において、横軸はVcg(V)を
示し、縦軸はId(A)を示す。図13から、1×109回の書き込み前後において、メ
モリウィンドウ幅が変化していないことが確認できる。1×109回の書き込み前後にお
いてメモリウィンドウ幅が変化しないということは、少なくともこの間は、半導体装置が
劣化しないことを示すものである。

0240

上述のように、開示する発明の一態様に係る半導体装置は、保持および書き込みを109
回もの多数回繰り返しても特性が変化せず、書き換え耐性が極めて高い。つまり、開示す
る発明の一態様によって、極めて信頼性の高い半導体装置が実現されるといえる。

0241

本実施例では、高純度化された酸化物半導体を用いたトランジスタのオフ電流を求めた結
果について説明する。

0242

本実施例では、実施の形態3に従って、高純度化された酸化物半導体を用いてトランジス
タを作製した。まず、高純度化された酸化物半導体を用いたトランジスタのオフ電流が十
分に小さいことを考慮して、チャネル幅Wが1mと十分に大きいトランジスタを用意して
オフ電流の測定を行った。チャネル幅Wが1mのトランジスタのオフ電流を測定した結果
図14に示す。図14において、横軸はゲート電圧VG、縦軸はドレイン電流IDであ
る。ドレイン電圧VDが+1Vまたは+10Vの場合、ゲート電圧VGが−5Vから−2
0Vの範囲では、トランジスタのオフ電流は、検出限界である1×10−13A以下であ
ることがわかった。また、トランジスタのオフ電流(ここでは、単位チャネル幅(1μm
)あたりの値)は1aA/μm(1×10−18A/μm)以下となることがわかった。

0243

次に、高純度化された酸化物半導体を用いたトランジスタのオフ電流をさらに正確に求め
た結果について説明する。上述したように、高純度化された酸化物半導体を用いたトラン
ジスタのオフ電流は、測定器の検出限界である1×10−13A以下であることがわかっ
た。そこで、特性評価用素子を作製し、より正確なオフ電流の値(上記測定における測定
器の検出限界以下の値)を求めた結果について説明する。

0244

はじめに、電流測定方法に用いた特性評価用素子について、図15を参照して説明する。

0245

図15に示す特性評価用素子は、測定系800が3つ並列に接続されている。測定系80
0は、容量素子802、トランジスタ804、トランジスタ805、トランジスタ806
、トランジスタ808を有する。トランジスタ804、トランジスタ805、トランジス
タ806には、実施の形態3に従って作製したトランジスタを使用した。

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