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技術 半導体装置の作製方法

出願人 株式会社半導体エネルギー研究所
発明者 山崎舜平加藤清八窪裕人長塚修平
出願日 2019年8月8日 (1年3ヶ月経過) 出願番号 2019-146240
公開日 2020年1月9日 (10ヶ月経過) 公開番号 2020-004982
状態 未査定
技術分野 薄膜トランジスタ 半導体集積回路装置の内部配線 半導体集積回路 MOSIC,バイポーラ・MOSIC
主要キーワード FFT像 累積照射量 隠れ線 IC用パッケージ 不均質構造 連続接合 亜鉛スズ酸化物 複合解析
関連する未来課題
重要な関連分野

この項目の情報は公開日時点(2020年1月9日)のものです。
また、この項目は機械的に抽出しているため、正しく解析できていない場合があります

図面 (20)

課題

作製工程中にESDによる損傷を生じにくい半導体装置を提供する。

解決手段

ダイシングラインと重なる位置にバンドギャップが2.5eV以上4.2eV以下、好ましくは2.7eV以上3.5eV以下の層を設ける。トランジスタなどの半導体装置の周囲にエネルギーバンドギャップが2.5eV以上4.2eV以下、好ましくは2.7eV以上3.5eV以下の層を設ける。当該層はフローティング状態でもよいし、特定の電位が供給されていてもよい。

概要

背景

静電気放電ESD:Electrostatic Discharge)によって、半
導体素子電極、または絶縁層などが損傷または破壊(「静電破壊」とも言う。)される
場合がある。静電破壊は、半導体装置の作製工程時より、検査製品としての使用に至る
まで信頼性や生産性の低下を招く重要な問題であることが知られている。

例えば、特許文献1では、半導体回路接続端子との間に、抵抗素子及びダイオードを含
保護回路を接続することで、ESDにより発生したサージ電流平滑化及び放電経路
確保を行い、サージ電流の半導体回路への流入を防止する技術が開示されている。

概要

作製工程中にESDによる損傷を生じにくい半導体装置を提供する。ダイシングラインと重なる位置にバンドギャップが2.5eV以上4.2eV以下、好ましくは2.7eV以上3.5eV以下の層を設ける。トランジスタなどの半導体装置の周囲にエネルギーバンドギャップが2.5eV以上4.2eV以下、好ましくは2.7eV以上3.5eV以下の層を設ける。当該層はフローティング状態でもよいし、特定の電位が供給されていてもよい。

目的

本発明の一態様は、半導体装置の作製工程中にESDによる損傷を生じにくい半導体装置
を提供する

効果

実績

技術文献被引用数
0件
牽制数
0件

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請求項1

第1の基板上に、複数の回路と、複数の第1の層と、を形成した後、複数の前記回路を個々の回路に分けるように前記第1の基板を切断し、前記回路が配置された第2の基板を複数形成する半導体装置作製方法であって、前記第1の基板上において、複数の前記第1の層は、前記回路の周辺に配置され、前記回路は、トランジスタを有し、前記トランジスタは、第1の酸化物半導体層と、前記第1の酸化物半導体層上の第1の導電層と、を有し、前記トランジスタのチャネル形成領域は、前記第1の酸化物半導体層に設けられ、前記第1の導電層は、前記トランジスタのソース電極又はドレイン電極として機能し、前記第1の層は、第2の酸化物半導体層と、前記第2の酸化物半導体層上の第2の導電層と、を有し、前記第1の酸化物半導体層と、前記第2の酸化物半導体層とは、同一の酸化物半導体膜エッチング加工することによって形成され、前記第1の導電層と前記第2の導電層とは、同一の導電膜をエッチング加工することによって形成され、前記第1の基板の切断の後も、前記第2の基板上において複数の前記第1の層は前記回路の周辺に配置されている半導体装置の作製方法。

請求項2

第1の基板上に、複数の回路と、複数の第1の層と、を形成した後、複数の前記回路を個々の回路に分けるように前記第1の基板を切断し、前記回路が配置された第2の基板を複数形成する半導体装置の作製方法であって、前記第1の基板上において、複数の前記第1の層は、前記回路の周辺に配置され、前記回路は、トランジスタを有し、前記トランジスタは、第1の酸化物半導体層と、前記第1の酸化物半導体層上の第1の導電層と、を有し、前記トランジスタのチャネル形成領域は、前記第1の酸化物半導体層に設けられ、前記第1の導電層は、前記トランジスタのソース電極又はドレイン電極として機能し、前記第1の層は、第2の酸化物半導体層と、前記第2の酸化物半導体層上の第2の導電層と、を有し、前記第1の酸化物半導体層と、前記第2の酸化物半導体層とは、同一の酸化物半導体膜をエッチング加工することによって形成され、前記第1の導電層と前記第2の導電層とは、同一の導電膜をエッチング加工することによって形成され、前記第1の基板の切断の後も、前記第2の基板上において複数の前記第1の層は残存している半導体装置の作製方法。

請求項3

請求項1又は請求項2において、前記第1の酸化物半導体層と、前記第2の酸化物半導体層とは、c軸配向した結晶を有する半導体装置の作製方法。

技術分野

0001

本明細書等で開示する発明の一態様は、物、方法、または、製造方法に関するものである
。または、本明細書等で開示する発明の一態様は、プロセス、マシン、マニュファクチャ
、または、組成物コンポジションオブマター)に関するものである。特に、本明細
書等で開示する発明の一態様は、半導体装置、および半導体装置を有する電子機器に関す
るものである。

0002

なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置
全般を指す。例えば、トランジスタは半導体装置の一つと言える。また、表示装置液晶
表示装置、発光表示装置など)、照明装置電気光学装置蓄電装置記憶装置半導体
回路撮像装置および電子機器などは、半導体装置を有する場合がある。

背景技術

0003

静電気放電ESD:Electrostatic Discharge)によって、半
導体素子電極、または絶縁層などが損傷または破壊(「静電破壊」とも言う。)される
場合がある。静電破壊は、半導体装置の作製工程時より、検査製品としての使用に至る
まで信頼性や生産性の低下を招く重要な問題であることが知られている。

0004

例えば、特許文献1では、半導体回路接続端子との間に、抵抗素子及びダイオードを含
保護回路を接続することで、ESDにより発生したサージ電流平滑化及び放電経路
確保を行い、サージ電流の半導体回路への流入を防止する技術が開示されている。

先行技術

0005

特開2000−58762号公報

発明が解決しようとする課題

0006

しかしながら、特許文献1に示された方法では、半導体装置の作製工程中に起こりうるE
SDによる損傷を防ぐことは困難である。半導体装置の作製工程中における配線や電極な
どは、フローティング状態電気的に孤立した状態)でプラズマ雰囲気に曝されると電荷
蓄積されやすく、蓄積された電荷によりESDが発生し、半導体素子、電極、または絶
縁層などが損傷を受ける場合がある。

0007

また、半導体装置が形成された基板切削してチップ化するダイシング工程においても、
半導体装置がESDによる損傷を受ける場合がある。

0008

本発明の一態様は、半導体装置の作製工程中にESDによる損傷を生じにくい半導体装置
を提供することを課題の一とする。または、生産性の良い半導体装置などを提供すること
を課題の一とする。または、消費電力の少ない半導体装置などを提供することを課題の一
とする。または、信頼性の良好な半導体装置などを提供することを課題の一とする。また
は、新規な半導体装置などを提供することを課題の一とする。

0009

なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一
態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題
は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図
面、請求項などの記載から、これら以外の課題を抽出することが可能である。

課題を解決するための手段

0010

分離線(「ダイシングライン」ともいう。)と重なる位置にバンドギャップが2.5eV
以上4.2eV以下、好ましくは2.7eV以上3.5eV以下の層を設ける。トラン
スタなどの半導体装置の周囲にバンドギャップが2.5eV以上4.2eV以下、好まし
くは2.7eV以上3.5eV以下の層を設ける。

0011

本発明の一態様は、回路領域と、第1の層と、を有し、回路領域は第1の層に囲まれ、第
1の層は、バンドギャップが2.5eV以上4.2eV以下であることを特徴とする半導
体装置である。

0012

前記第1の層は、酸化物半導体を有することが好ましい。回路領域は第1のトランジスタ
と第2のトランジスタを有する。第1の層は、第1のトランジスタの半導体層と同じ工程
で作製してもよい。よって、第1の層と第1のトランジスタの半導体層は、同じ層に接し
て設けられる場合がある。また、第1のトランジスタの半導体層と、第2のトランジスタ
の半導体層は互いに異なるバンドギャップを有してもよい。

発明の効果

0013

半導体装置の作製工程中にESDによる損傷を生じにくい半導体装置を提供することがで
きる。または、生産性の良い半導体装置などを提供することができる。または、消費電力
の少ない半導体装置などを提供することができる。または、信頼性の良好な半導体装置な
どを提供することができる。または、新規な半導体装置などを提供することができる。

0014

なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一
態様は、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、
図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項な
どの記載から、これら以外の効果を抽出することが可能である。

図面の簡単な説明

0015

本発明の一態様に係る半導体ウエハの上面図。
本発明の一態様に係る半導体ウエハの断面図。
本発明の一態様に係る半導体装置の断面図。
本発明の一態様に係る半導体装置の断面図。
本発明の一態様に係る半導体装置の断面図。
本発明の一態様に係る半導体ウエハの断面図。
本発明の一態様に係る半導体装置の上面図。
本発明の一態様に係る半導体装置の上面図。
本発明の一態様に係る半導体装置の上面図。
本発明の一態様に係る半導体装置の上面図。
本発明の一態様に係る半導体装置の断面図。
本発明の一態様に係る半導体装置の断面図。
本発明の一態様に係る半導体装置の断面図。
本発明の一態様に係る半導体装置の作製工程を説明する図。
本発明の一態様に係る半導体装置の作製工程を説明する図。
本発明の一態様に係る半導体装置の作製工程を説明する図。
本発明の一態様に係る半導体装置の作製工程を説明する図。
本発明の一態様に係る半導体装置の作製工程を説明する図。
本発明の一態様に係る半導体装置の上面図および等価回路図
本発明の一態様に係る半導体装置の断面図。
本発明の一態様に係る半導体装置の上面図および等価回路図。
本発明の一態様に係る半導体装置の断面図。
本発明の一態様に係る半導体装置を説明する図。
本発明の一態様に係る半導体装置を説明する図。
エネルギーバンド構造を説明する図。
本発明の一態様に係る半導体装置の回路図。
本発明の一態様に係る半導体装置の回路図。
CPUの構成例を示すブロック図。
記憶素子の一例を示す回路図。
撮像装置の一例を示す回路図。
電子部品の作製工程例を説明するフローチャートおよび斜視模式図。
電子機器の一例を説明する図。
電子機器の一例を説明する図。
電子機器の一例を説明する図。
CAAC−OSおよび単結晶酸化物半導体のXRDによる構造解析を説明する図、ならびにCAAC−OSの制限視野電子回折パターンを示す図。
CAAC−OSの断面TEM像、ならびに平面TEM像およびその画像解析像。
nc−OSの電子回折パターンを示す図、およびnc−OSの断面TEM像。
a−like OSの断面TEM像。
In−Ga−Zn酸化物電子照射による結晶部の変化を示す図。

実施例

0016

実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定さ
れず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し
得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の
記載内容に限定して解釈されるものではない。なお、以下に説明する発明の構成において
、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、
その繰り返しの説明は省略する場合がある。

0017

また、図面などにおいて示す各構成の、位置、大きさ、範囲などは、発明の理解を容易と
するため、実際の位置、大きさ、範囲などを表していない場合がある。このため、開示す
る発明は、必ずしも、図面などに開示された位置、大きさ、範囲などに限定されない。

0018

また、図面において、発明の理解を容易とするため、一部の構成要素の記載を省略する場
合がある。また、一部の隠れ線などの記載を省略する場合がある。

0019

本明細書等における「第1」、「第2」などの序数詞は、構成要素の混同を避けるために
付すものであり、工程順または積層順など、なんらかの順番や順位を示すものではない。
また、本明細書等において序数詞が付されていない用語であっても、構成要素の混同を避
けるため、特許請求の範囲において序数詞が付される場合がある。また、本明細書等にお
いて序数詞が付されている用語であっても、特許請求の範囲において異なる序数詞が付さ
れる場合がある。また、本明細書等において序数詞が付されている用語であっても、特許
請求の範囲などにおいて序数詞を省略する場合がある。

0020

また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限
定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、
その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配
線」が一体となって形成されている場合なども含む。

0021

なお、本明細書等において「上」や「下」の用語は、構成要素の位置関係が直上または直
下で、かつ、直接接していることを限定するものではない。例えば、「絶縁層A上の電極
B」の表現であれば、絶縁層Aの上に電極Bが直接接して形成されている必要はなく、絶
縁層Aと電極Bとの間に他の構成要素を含むものを除外しない。

0022

また、ソースおよびドレインの機能は、異なる極性のトランジスタを採用する場合や、回
路動作において電流の方向が変化する場合など、動作条件などによって互いに入れ替わる
ため、いずれがソースまたはドレインであるかを限定することが困難である。このため、
本明細書においては、ソースおよびドレインの用語は、入れ替えて用いることができるも
のとする。

0023

また、本明細書等において、XとYとが接続されている、と明示的に記載されている場合
は、XとYとが電気的に接続されている場合と、XとYとが機能的に接続されている場合
と、XとYとが直接接続されている場合とが、本明細書等に開示されているものとする。
したがって、所定の接続関係、例えば、図または文章に示された接続関係に限定されず、
図または文章に示された接続関係以外のものも、図または文章に記載されているものとす
る。

0024

また、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの
」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの
」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。
よって、「電気的に接続する」と表現される場合であっても、現実の回路においては、物
理的な接続部分がなく、配線が延在しているだけの場合もある。

0025

なお、チャネル長とは、例えば、トランジスタの上面図において、半導体(またはトラン
ジスタがオン状態のときに半導体の中で電流の流れる部分)とゲート電極とが互いに重な
る領域、またはチャネルが形成される領域(「チャネル形成領域」ともいう。)における
、ソース(ソース領域またはソース電極)とドレイン(ドレイン領域またはドレイン電極
)との間の距離をいう。なお、一つのトランジスタにおいて、チャネル長が全ての領域で
同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル長は、一つの値に定ま
らない場合がある。そのため、本明細書では、チャネル長は、チャネルの形成される領域
における、いずれか一の値、最大値最小値または平均値とする。

0026

チャネル幅とは、例えば、半導体(またはトランジスタがオン状態のときに半導体の中で
電流の流れる部分)とゲート電極とが互いに重なる領域、またはチャネルが形成される領
域における、ソースとドレインとが向かい合っている部分の長さをいう。なお、一つのト
ランジスタにおいて、チャネル幅がすべての領域で同じ値をとるとは限らない。即ち、一
つのトランジスタのチャネル幅は、一つの値に定まらない場合がある。そのため、本明細
書では、チャネル幅は、チャネルの形成される領域における、いずれか一の値、最大値、
最小値または平均値とする。

0027

なお、トランジスタの構造によっては、実際にチャネルの形成される領域におけるチャ
ル幅(「実効的なチャネル幅」ともいう。)と、トランジスタの上面図において示される
チャネル幅(「見かけ上のチャネル幅」ともいう。)と、が異なる場合がある。例えば、
ゲート電極が半導体層の側面を覆う場合、実効的なチャネル幅が、見かけ上のチャネル幅
よりも大きくなり、その影響が無視できなくなる場合がある。例えば、微細かつゲート電
極が半導体の側面を覆うトランジスタでは、半導体の側面に形成されるチャネル領域の割
合が大きくなる場合がある。その場合は、見かけ上のチャネル幅よりも、実効的なチャネ
ル幅が大きくなる。

0028

このような場合、実効的なチャネル幅の、実測による見積もりが困難となる場合がある。
例えば、設計値から実効的なチャネル幅を見積もるためには、半導体の形状が既知という
仮定が必要である。したがって、半導体の形状が正確にわからない場合には、実効的なチ
ネル幅を正確に測定することは困難である。

0029

そこで、本明細書では、見かけ上のチャネル幅を、「囲い込みチャネル幅(SCW:Su
rrounded Channel Width)」と呼ぶ場合がある。また、本明細書
では、単にチャネル幅と記載した場合には、囲い込みチャネル幅または見かけ上のチャネ
ル幅を指す場合がある。または、本明細書では、単にチャネル幅と記載した場合には、実
効的なチャネル幅を指す場合がある。なお、チャネル長、チャネル幅、実効的なチャネル
幅、見かけ上のチャネル幅、囲い込みチャネル幅などは、断面TEM像などを解析するこ
となどによって、値を決定することができる。

0030

なお、トランジスタの電界効果移動度や、チャネル幅当たりの電流値などを計算して求め
る場合、囲い込みチャネル幅を用いて計算する場合がある。その場合には、実効的なチャ
ネル幅を用いて計算する場合とは異なる値をとる場合がある。

0031

また、本明細書等に示すトランジスタは、明示されている場合を除き、エンハンスメント
型(ノーマリーオフ型)の電界効果トランジスタとする。

0032

なお、半導体の不純物とは、例えば、半導体を構成する主成分以外をいう。例えば、濃度
が0.1原子%未満の元素は不純物と言える。不純物が含まれることにより、例えば、半
導体DOS(Density of States)が高くなることや、キャリア移動
度が低下することや、結晶性が低下することなどが起こる場合がある。半導体が酸化物半
導体である場合、半導体の特性を変化させる不純物としては、例えば、第1族元素、第2
族元素、第13族元素、第14族元素、第15族元素、および酸化物半導体の主成分以外
遷移金属などがあり、特に、例えば、水素(水にも含まれる)、リチウムナトリウム
シリコンホウ素、リン炭素窒素などがある。酸化物半導体の場合、例えば水素な
どの不純物の混入によって酸素欠損を形成する場合がある。また、半導体がシリコンであ
る場合、半導体の特性を変化させる不純物としては、例えば、酸素、水素を除く第1族元
素、第2族元素、第13族元素、第15族元素などがある。

0033

また、本明細書において、「平行」とは、二つの直線が−10°以上10°以下の角度で
配置されている状態をいう。従って、−5°以上5°以下の場合も含まれる。また、「略
平行」とは、二つの直線が−30°以上30°以下の角度で配置されている状態をいう。
また、「垂直」および「直交」とは、二つの直線が80°以上100°以下の角度で配置
されている状態をいう。従って、85°以上95°以下の場合も含まれる。また、「略垂
直」とは、二つの直線が60°以上120°以下の角度で配置されている状態をいう。

0034

なお、本明細書等において、計数値および計量値に関して「同一」、「同じ」、「等しい
」または「均一」(これらの同意語を含む)などと言う場合は、明示されている場合を除
き、プラスマイナス20%の誤差を含むものとする。

0035

また、本明細書等において、高電源電位DD(以下、「VDD」または「H電位」とも
いう。)とは、低電源電位SSよりも高い電位の電源電位を示す。また、低電源電位V
SS(以下、「VSS」または「L電位」ともいう。)とは、高電源電位VDDよりも低
い電位の電源電位を示す。また、接地電位GND電位。以下、「GND」ともいう。)
をVDDまたはVSSとして用いることもできる。例えばVDDが接地電位の場合には、
VSSは接地電位より低い電位であり、VSSが接地電位の場合には、VDDは接地電位
より高い電位である。

0036

また、一般に「電圧」とは、ある電位と基準の電位(例えば、接地電位またはソース電位
など)との電位差のことを示す場合が多い。また、「電位」は相対的なものであり、基準
となる電位によって配線等に与える電位が変化する場合がある。よって「電圧」と「電位
」は互いに言い換えることが可能な場合がある。なお、本明細書等では、明示される場合
を除き、VSSを基準の電位とする。

0037

なお、「膜」という言葉と、「層」という言葉とは、場合によっては、または、状況に応
じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜
」という用語に変更することが可能な場合がある。または、例えば、「絶縁膜」という用
語を、「絶縁層」という用語に変更することが可能な場合がある。

0038

また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す

0039

回路図などにおいて、酸化物半導体を用いたトランジスタを用いることが好ましいトラン
ジスタの回路記号に「OS」の記載を付す。

0040

(実施の形態1)
<半導体ウエハ100の構成例>
本発明の一態様に係る半導体ウエハ100は、基板101、回路領域102、およびガー
レイヤ103を有する。図1(A)は、ダイシング処理が行なわれる直前の半導体ウエ
ハ100の上面図を示している。

0041

具体的には、基板101上に複数の回路領域102が設けられている。それぞれの回路領
域102には、トランジスタや、ダイオードなどの半導体装置が設けられている。分離線
(「ダイシングライン」ともいう。)104の位置で基板101を切断することで、回路
領域102を含むチップ105を基板101から切り出すことができる。図1(B)にチ
ップ105の拡大図を示す。

0042

また、ガードレイヤ103は、回路領域102の外周に設けられている。ガードレイヤ1
03は、分離線104と重なる領域を有する。ガードレイヤ103を設けることで、ダイ
シング工程時に生じうるESDを緩和し、ダイシング工程の歩留まり低下を防ぐことがで
きる。また、一般にダイシング工程は、基板の冷却、削りくずの除去、帯電防止などを目
的として、炭酸ガスなどを溶解させて比抵抗下げた純水を切削部に流しながら行なわれ
る。ガードレイヤ103を設けることで、当該純水の使用量を削減することができる。よ
って、半導体装置の生産コストを低減することができる。また、半導体装置の生産性を高
めることができる。

0043

ガードレイヤ103としては、金属などの導電性材料を用いてもよいが、バンドギャップ
が2.5eV以上4.2eV以下、好ましくは2.7eV以上3.5eV以下の材料を用
いることが好ましい。このような材料を用いると、蓄積された電荷をゆっくりと放電する
ことができるため、ESDによる電荷の急激な移動が抑えられ、静電破壊を生じにくくす
ることができる。このような材料の一例として、酸化物半導体を挙げることができる。

0044

例えば、トランジスタとして、チャネルが形成される半導体層に酸化物半導体を用いたト
ランジスタ(「OSトランジスタ」ともいう。)を用いる場合、OSトランジスタの半導
体層の形成と同一の工程でガードレイヤ103を設けることができる。

0045

図1(A)に一点鎖線で示した、部位X1−X2、部位X3−X4、および部位Y1−Y
2の断面図を図2に示す。なお、部位X1−X2は、ガードレイヤ103が含まれる領域
である。また、部位X3−X4は回路領域102に設けられたトランジスタ201とトラ
ンジスタ291のチャネル長方向の断面図であり、部位Y1−Y2はチャネル幅方向の断
面図である。本実施の形態に示す回路領域102では、トランジスタ291上にトランジ
スタ201が形成されている。

0046

また、図3(A)は図2に示すトランジスタ291の拡大図である。図3(B)は図2
示すトランジスタ201の拡大図である。図3(C)は図2に示すガードレイヤ103の
拡大図である。

0047

本実施の形態では、基板101としてn型の単結晶半導体基板を用いる場合について説明
するが、基板101として使用できる材料はこれに限定されない。例えば、基板101と
してシリコンなどを材料とした、単結晶半導体基板や多結晶半導体基板、または、シリコ
ゲルマニウムなどを材料とした化合物半導体基板などを用いてもよい。または、SOI
基板などを用いてもよい。または、高電子移動度トランジスタHEMT:High E
lectron Mobility Transistor)に適用可能なヒ化ガリウム
ヒ化アルミニウムガリウム、ヒ化インジウムガリウム、窒化ガリウム、リン化インジウ
ム、シリコンゲルマニウムなどを用いてもよい。

0048

なお、基板101として、可撓性基板フレキシブル基板)を用いてもよい。可撓性基板
を用いる場合、可撓性基板上に、トランジスタや容量素子などを直接作製してもよいし、
他の作製基板上にトランジスタや容量素子などを作製し、その後可撓性基板に剥離転置
してもよい。なお、作製基板から可撓性基板に剥離、転置するために、作製基板とトラン
ジスタや容量素子などとの間に剥離層を設けるとよい。

0049

可撓性基板としては、例えば、金属、合金樹脂もしくはガラス、またはそれらの繊維な
どを用いることができる。基板101に用いる可撓性基板は、線膨張率が低いほど環境に
よる変形が抑制されて好ましい。基板101に用いる可撓性基板は、例えば、線膨張率が
1×10−3/K以下、5×10−5/K以下、または1×10−5/K以下である材質
を用いればよい。樹脂としては、例えば、ポリエステルポリオレフィンポリアミド
ナイロンアラミドなど)、ポリイミドポリカーボネートアクリル系樹脂などがある
。特に、アラミドは、線膨張率が低いため、可撓性基板として好適である。

0050

また、本実施の形態では、基板101の一部にチャネルが形成されるトランジスタ291
と、OSトランジスタであるトランジスタ201を組み合わせた半導体装置を例示するが
、本発明の一態様はこれに限定されない。

0051

〔トランジスタ291〕
トランジスタ291は、チャネル形成領域283、高濃度型不純物領域285、絶縁層
286、電極287を有する。絶縁層286はゲート絶縁層として機能できる。電極28
7はゲート電極として機能できる。

0052

トランジスタ291は、素子分離層414によって他のトランジスタと電気的に分離され
る。素子分離層の形成は、LOCOS法(Local Oxidation of Si
licon)法、STI法(Shallow Trench Isolation)など
を用いることができる。

0053

トランジスタ291はpチャネル型のトランジスタとして機能できる。また、トランジス
タ291上に絶縁層403が形成されている。

0054

絶縁層403は、窒化アルミニウム酸化アルミニウム、窒化酸化アルミニウム、酸化
アルミニウム酸化マグネシウム窒化シリコン酸化シリコン窒化酸化シリコン
酸化窒化シリコン酸化ガリウム酸化ゲルマニウム酸化イットリウム、酸化ジルコ
ウム、酸化ランタン酸化ネオジム酸化ハフニウム酸化タンタル、アルミニウムシリ
ケートなどから選ばれた材料を、単層でまたは積層して用いることができる。また、酸化
物材料、窒化物材料酸化窒化物材料、窒化酸化物材料のうち、複数の材料を混合した材
料を用いてもよい。

0055

なお、本明細書中において、窒化酸化物とは、酸素よりも窒素の含有量が多い化合物をい
う。また、酸化窒化物とは、窒素よりも酸素の含有量が多い化合物をいう。なお、各元素
の含有量は、例えば、ラザフォード後方散乱法(RBS:Rutherford Bac
kscattering Spectrometry)等を用いて測定することができる

0056

なお、絶縁層403は、不純物の拡散を防ぐ機能を有する絶縁材料を用いて形成すること
が好ましい。例えば、不純物が透過しにくい絶縁性材料として、ホウ素、炭素、窒素、酸
素、フッ素マグネシウム、アルミニウム、シリコン、リン、塩素アルゴン、ガリウム
、ゲルマニウム、イットリウムジルコニウムランタンネオジムハフニウムまたは
タンタルを含む絶縁材料を、単層で、または積層で用いればよい。例えば、酸化アルミ
ウム、窒化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、酸化ガリウム
、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオ
ム、酸化ハフニウム、酸化タンタル、窒化シリコンなどを挙げることができる。

0057

絶縁層403に不純物が透過しにくい絶縁性材料を用いることで、基板101側からの不
純物の拡散を抑制し、半導体装置の信頼性を高めることができる。絶縁層403の形成方
法は特に限定されず、蒸着法、CVD法スパッタリング法スピンコート法、ALD法
などの各種形成方法を用いることができる。

0058

また、絶縁層286は絶縁層403と同様の材料および方法で形成してもよい。また、絶
縁層286として、熱酸化法などによって試料表面を酸化させて形成した層を用いてもよ
い。

0059

また、絶縁層403上に平坦な表面を有する絶縁層405を有する。絶縁層405は、絶
縁層403と同様の材料および方法で形成することができる。また、絶縁層405表面に
化学的機械研磨(CMP:Chemical Mechanical Polishin
g)処理(以下、「CMP処理」ともいう。)を行ってもよい。CMP処理を行うことに
より、試料表面の凹凸を低減し、この後形成される絶縁層や導電層の被覆性を高めること
ができる。

0060

また、絶縁層405として、ポリイミド、アクリル系樹脂、ベンゾシクロブテン系樹脂
ポリアミド、エポキシ系樹脂等の、耐熱性を有する有機材料を用いてもよい。また上記有
機材料の他に、低誘電率材料(low−k材料)、シロキサン系樹脂、PSG(リンガ
ス)、BPSG(リンボロンガラス)等を用いることができる。なお、これらの材料で形
成される絶縁層を複数積層させることで、絶縁層405を形成してもよい。

0061

なおシロキサン系樹脂とは、シロキサン系材料出発材料として形成されたSi−O−S
i結合を含む樹脂に相当する。シロキサン系樹脂は置換基としては有機基(例えばアル
ル基やアリール基)やフルオロ基を用いても良い。また、有機基はフルオロ基を有してい
ても良い。

0062

絶縁層405の形成方法は、特に限定されず、その材料に応じて、スパッタ法、SOG法
スピンコートディップスプレー塗布液滴吐出法インクジェット法など)、印刷
法(スクリーン印刷オフセット印刷など)などを用いればよい。絶縁層405の焼成
程と他の熱処理工程を兼ねることで、効率よくトランジスタを作製することが可能となる

0063

また、絶縁層405の上に、電極413a、電極413b、および電極413cが形成さ
れている。電極413a、電極413b、および電極413cは、電極287と同様の材
料および方法で作製することができる。

0064

電極287、電極413a、電極413b、および電極413cを形成するための導電性
材料としては、アルミニウム、クロム、鉄、銅、銀、金、白金、タンタル、ニッケル、コ
バルト、チタンモリブデンタングステン、ハフニウム、バナジウムニオブマンガ
ン、マグネシウム、ジルコニウム、ベリリウムなどから選ばれた金属元素を1種以上含む
材料を用いることができる。また、リン等の不純物元素を含有させた多結晶シリコンに代
表される、電気伝導度が高い半導体、ニッケルシリサイドなどのシリサイドを用いてもよ
い。電極287、電極413a、電極413b、および電極413cとして、これらの材
料で形成される導電層を複数積層して用いてもよい。

0065

また、電極287、電極413a、電極413b、および電極413cに、インジウム錫
酸化物(ITO:Indium Tin Oxide)、酸化タングステンを含むインジ
ウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物酸化チタンを含むインジウ
ム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、インジウムガ
リウム亜鉛酸化物、シリコンを添加したインジウム錫酸化物などの酸素を含む導電性材料
窒化チタン窒化タンタルなどの窒素を含む導電性材料を用いることもできる。また、
前述した金属元素を含む材料と、酸素を含む導電性材料を組み合わせた積層構造とするこ
ともできる。また、前述した金属元素を含む材料と、窒素を含む導電性材料を組み合わせ
た積層構造とすることもできる。また、前述した金属元素を含む材料、酸素を含む導電性
材料、および窒素を含む導電性材料を組み合わせた積層構造とすることもできる。

0066

これらの導電層の形成方法は特に限定されず、蒸着法、CVD法、スパッタリング法、ス
ピンコート法、ALD法などの各種形成方法を用いることができる。

0067

また、電極413aはコンタクトプラグ406aを介して高濃度p型不純物領域285の
一方と電気的に接続されている。電極413bはコンタクトプラグ406bを介して高濃
度p型不純物領域285の他方と電気的に接続されている。電極413cはコンタクト
ラグ406cを介して電極287と電気的に接続されている。コンタクトプラグ406a
、コンタクトプラグ406b、およびコンタクトプラグ406cは、それぞれ、絶縁層4
05および絶縁層403の一部を除去して形成された開口に設けられている。

0068

コンタクトプラグ406a、コンタクトプラグ406b、およびコンタクトプラグ406
cとしては、例えば、タングステン、ポリシリコン等の埋め込み性の高い導電性材料を用
いることができる。また、図示しないが、当該材料の側面および底面を、チタン層、窒化
チタン層またはこれらの積層からなるバリア層拡散防止層)で覆ってもよい。この場合
、バリア層も含めてコンタクトプラグという場合がある。

0069

また、電極413a、電極413b、および電極413c上に絶縁層407が形成されて
いる。絶縁層407は、絶縁層405と同様の材料および方法で形成することができる。
また、絶縁層407にCMP処理を行ってもよい。

0070

絶縁層407上に絶縁層141が形成されている。絶縁層141は絶縁層403と同様の
材料および方法で形成することができる。また、絶縁層141は、不純物が透過しにくい
絶縁性材料を用いて形成することが好ましい。絶縁層141に不純物が透過しにくい絶縁
性材料を用いることで、絶縁層407側からトランジスタ201側への不純物の拡散を抑
制することができる。また、絶縁層142側からトランジスタ291側への不純物の拡散
を抑制することができる。よって、半導体装置の信頼性を高めることができる。

0071

〔トランジスタ201〕
トランジスタ201は、半導体層242(半導体層242a、半導体層242b、および
半導体層242c)、絶縁層226、電極246、電極119、電極121a、電極12
1bを有する。絶縁層226はゲート絶縁層として機能できる。電極246はゲート電極
として機能できる。電極119はバックゲート電極として機能できる。電極121aはソ
ース電極またはドレイン電極の一方として機能できる。電極121bはソース電極または
ドレイン電極の他方として機能できる。

0072

一般に、バックゲート電極は導電層で形成され、ゲート電極とバックゲート電極で半導体
層のチャネル形成領域を挟むように配置される。よって、バックゲート電極はゲート電極
と同様に機能させることができる。バックゲート電極の電位は、ゲート電極と同電位とし
てもよいし、接地電位(GND電位)や、任意の電位としてもよい。また、バックゲート
電極の電位をゲート電極と連動させず独立して変化させることで、トランジスタのしきい
値電圧を変化させることができる。

0073

電極246および電極119は、どちらもゲート電極として機能することができる。よっ
て、絶縁層226、絶縁層145、絶縁層144、および絶縁層143は、それぞれがゲ
ート絶縁層として機能することができる。

0074

なお、電極246または電極119の一方を、「ゲート電極」という場合、他方を「バッ
クゲート電極」という。例えば、トランジスタ201において、電極246を「ゲート電
極」と言う場合、電極119を「バックゲート電極」と言う。また、電極119を「ゲー
ト電極」として用いる場合は、トランジスタ201をボトムゲート型のトランジスタの一
種と考えることができる。また、電極246および電極119のどちらか一方を、「第1
のゲート電極」といい、他方を「第2のゲート電極」という場合がある。

0075

半導体層242を挟んで電極246および電極119を設けることで、更には、電極24
6および電極119を同電位とすることで、半導体層242においてキャリアの流れる領
域が膜厚方向においてより大きくなるため、キャリアの移動量が増加する。この結果、ト
ランジスタ201のオン電流が大きくなると共に、電界効果移動度が高くなる。

0076

したがって、トランジスタ201は、占有面積に対して大きいオン電流を有するトランジ
スタである。すなわち、求められるオン電流に対して、トランジスタ201の占有面積を
小さくすることができる。よって、集積度の高い半導体装置を実現することができる。

0077

また、ゲート電極とバックゲート電極は導電層で形成されるため、トランジスタの外部で
生じる電界が、チャネルが形成される半導体層に作用しないようにする機能(特に静電
などに対する電界遮蔽機能)を有する。なお、バックゲート電極を半導体層よりも大きく
形成し、バックゲート電極で半導体層を覆うことで、電界遮蔽機能を高めることができる

0078

電極246および電極119は、それぞれが外部からの電界を遮蔽する機能を有するため
、電極246の上方および電極119の下方に生じる荷電粒子等の電荷が半導体層242
のチャネル形成領域に影響しない。この結果、ストレス試験(例えば、ゲートに負の電荷
印加する−GBT(Gate Bias−Temperature)ストレス試験)の
劣化が抑制される。また、電極246および電極119は、ドレイン電極から生じる電界
が半導体層に作用しないように遮断することができる。よって、ドレイン電圧の変動に起
因する、オン電流の立ち上がり電圧の変動を抑制することができる。なお、この効果は、
電極246および電極119に電位が供給されている場合において顕著に生じる。

0079

なお、BTストレス試験は加速試験一種であり、長期間の使用によって起こるトランジ
スタの特性変化経年変化)を短時間で評価することができる。特に、BTストレス試験
前後におけるトランジスタのしきい値電圧の変動量は、信頼性を調べるための重要な指標
となる。BTストレス試験前後において、しきい値電圧の変動量が少ないほど、信頼性が
高いトランジスタであるといえる。

0080

また、電極246および電極119を有し、且つ電極246および電極119を同電位と
することで、しきい値電圧の変動量が低減される。このため、複数のトランジスタ間にお
ける電気特性のばらつきも同時に低減される。

0081

また、バックゲート電極を有するトランジスタは、ゲートに正の電荷を印加する+GBT
ストレス試験前後におけるしきい値電圧の変動も、バックゲート電極を有さないトランジ
スタより小さい。

0082

また、バックゲート電極側から光が入射する場合に、バックゲート電極を、遮光性を有す
る導電膜で形成することで、バックゲート電極側から半導体層に光が入射することを防ぐ
ことができる。よって、半導体層の光劣化を防ぎ、トランジスタのしきい値電圧がシフト
するなどの電気特性の劣化を防ぐことができる。

0083

絶縁層145は凸部を有し、該凸部上に島状の半導体層242aと島状の半導体層242
bが設けられている。また、半導体層242b上に電極121a、および電極121bが
設けられている。半導体層242bの電極121aと重なる領域が、トランジスタ201
のソースまたはドレインの一方として機能できる。半導体層242bの電極121bと重
なる領域が、トランジスタ201のソースまたはドレインの他方として機能できる。よっ
て、半導体層242bの、電極121aと電極121bに挟まれた領域269が、チャネ
ル形成領域として機能できる。

0084

また、図2に示すように、トランジスタ201は、チャネル幅方向において、電極246
が半導体層242bを覆っている。また、絶縁層145が凸部を有することによって、半
導体層242bの側面も電極246で覆うことができる。すなわち、電極246の電界に
よって、半導体層242bを電気的に取り囲むことができる構造を有している(導電膜の
電界によって、半導体を電気的に取り囲むトランジスタの構造を、surrounded
channel(s−channel)構造とよぶ。)。そのため、半導体層242b
の全体(バルク)にチャネルを形成することもできる。s−channel構造では、ト
ランジスタのドレイン電流を大きくすることができ、さらに大きいオン電流(トランジス
タがオン状態のときにソースとドレインの間に流れる電流)を得ることができる。また、
電極246の電界によって、半導体層242bに形成されるチャネル形成領域の全領域を
空乏化することができる。したがって、s−channel構造では、トランジスタのオ
フ電流(トランジスタがオフ状態のときにソースとドレインの間に流れる電流)をさらに
小さくすることができる。なお、チャネル幅を小さくすることで、s−channel構
造によるオン電流の増大効果オフ電流低減効果などを高めることができる。

0085

[半導体層242]
本実施の形態では半導体層242として酸化物半導体を用いる。酸化物半導体のバンド
ャップは2eV以上あるため、半導体層242に酸化物半導体を用いると、オフ電流が極
めて少ないトランジスタを実現することができる。また、OSトランジスタは、ソースと
ドレイン間の絶縁耐圧が高い。よって、信頼性の良好なトランジスタなどを提供できる。
また、信頼性の良好な半導体装置などを提供できる。

0086

半導体層242は、半導体層242a、半導体層242b、半導体層242cを積層した
構成を有する。

0087

半導体層242bは、例えば、インジウム(In)を含む酸化物である。半導体層242
bは、例えば、インジウムを含むと、キャリア移動度電子移動度)が高くなる。また、
半導体層242bは、元素Mを含むと好ましい。

0088

元素Mは、好ましくは、アルミニウム、ガリウム、イットリウムまたはスズなどである。
そのほかの元素Mに適用可能な元素としては、ホウ素、シリコン、チタン、鉄、ニッケル
、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウ
ム、タンタル、タングステン、マグネシウムなどがある。ただし、元素Mとして、前述の
元素を複数組み合わせても構わない場合がある。元素Mは、例えば、酸素との結合エネル
ギーが高い元素である。元素Mは、例えば、酸化物のバンドギャップを大きくする機能を
有する元素である。また、酸化物半導体は、亜鉛を含むと好ましい。酸化物半導体は亜鉛
を含むと結晶化しやすくなる場合がある。

0089

ただし、半導体層242bは、インジウムを含む酸化物に限定されない。半導体層242
bは、例えば、亜鉛スズ酸化物、ガリウムスズ酸化物、酸化ガリウムなどの、インジウム
を含まず、亜鉛を含む酸化物、ガリウムを含む酸化物、スズを含む酸化物などであっても
構わない。

0090

半導体層242bは、例えば、バンドギャップが大きい酸化物を用いる。半導体層242
bのバンドギャップは、例えば、2.5eV以上4.2eV以下、好ましくは2.8eV
以上3.8eV以下、さらに好ましくは3eV以上3.5eV以下とする。

0091

半導体層242は、スパッタリング法、CVD(Chemical Vapor Dep
osition)法(MOCVD(Metal Organic Chemical V
apor Deposition)法、ALD(Atomic Layer Depos
ition)法、熱CVD法またはPECVD(Plasma Enhanced Ch
emical Vapor Deposition)法を含むがこれに限定されない)、
MBE(Molecular Beam Epitaxy)法またはPLD(Pulse
d Laser Deposition)法を用いて成膜するとよい。PECVD法は、
比較的低温で高品質の膜が得られる。MOCVD法、ALD法、または熱CVD法などの
、成膜時にプラズマを用いない成膜方法を用いると、被形成面にダメージが生じにくく、
また、欠陥の少ない膜が得られる。

0092

例えば、半導体層242として、熱CVD法でIn、Ga、およびZnを含む酸化物半導
体膜を成膜する場合には、トリメチルインジウム(In(CH3)3)、トリメチルガリ
ウム(Ga(CH3)3)、およびジメチル亜鉛(Zn(CH3)2)を用いる。また、
これらの組み合わせに限定されず、トリメチルガリウムに代えてトリエチルガリウム(G
a(C2H5)3)を用いることもでき、ジメチル亜鉛に代えてジエチル亜鉛(Zn(C
2H5)2)を用いることもできる。

0093

例えば、半導体層242として、ALD法で、In、Ga、およびZnを含む酸化物半導
体膜を成膜する場合には、In(CH3)3ガスとO3ガスを順次繰り返し導入してIn
O2層を形成し、その後、Ga(CH3)3ガスとO3ガスを順次繰り返し導入してGa
O層を形成し、更にその後Zn(CH3)2ガスとO3ガスを順次繰り返し導入してZn
O層を形成する。なお、これらの層の順番はこの例に限らない。また、これらのガスを用
いてInGaO2層やInZnO2層、GaInO層、ZnInO層、GaZnO層など
混合化合物層を形成しても良い。なお、O3ガスに変えてAr等の不活性ガスでバブリ
ングしたH2Oガスを用いても良いが、Hを含まないO3ガスを用いる方が好ましい。ま
た、In(CH3)3ガスにかえて、In(C2H5)3ガスやトリス(アセチルアセト
ナト)インジウムを用いても良い。なお、トリス(アセチルアセトナト)インジウムは、
In(acac)3とも呼ぶ。また、Ga(CH3)3ガスにかえて、Ga(C2H5)
3ガスやトリス(アセチルアセトナト)ガリウムを用いても良い。なお、トリス(アセチ
ルアトナト)ガリウムは、Ga(acac)3とも呼ぶ。また、Zn(CH3)2ガス
や、酢酸亜鉛を用いても良い。これらのガス種には限定されない。

0094

半導体層242をスパッタリング法で成膜する場合、パーティクル数低減のため、インジ
ウムを含むターゲットを用いると好ましい。また、元素Mの原子数比が高い酸化物ターゲ
ットを用いた場合、ターゲットの導電性が低くなる場合がある。インジウムを含むターゲ
ットを用いる場合、ターゲットの導電率を高めることができ、DC放電、AC放電が容易
となるため、大面積の基板へ対応しやすくなる。したがって、半導体装置の生産性を高め
ることができる。

0095

半導体層242をスパッタリング法で成膜する場合、ターゲットの原子数比は、In:M
:Znが、例えば、3:1:1、3:1:2、3:1:4、1:1:0.5、1:1:1
、1:1:2、1:4:4、4:2:3、4:2:4.1、5:1:6またはこれらの近
傍などとすればよい。

0096

半導体層242をスパッタリング法で成膜する場合、ターゲットの原子数比からずれた原
子数比の膜が形成される場合がある。特に、亜鉛は、ターゲットの原子数比よりも膜の原
子数比が小さくなる場合がある。具体的には、ターゲットに含まれる亜鉛の原子数比の4
0atomic%以上90atomic%程度以下となる場合がある。

0097

半導体層242aおよび半導体層242cは、半導体層242bを構成する酸素以外の元
素のうち、1種類以上の同じ金属元素を含む材料により形成されることが好ましい。この
ような材料を用いると、半導体層242aおよび半導体層242bとの界面、ならびに半
導体層242cおよび半導体層242bとの界面に界面準位を生じにくくすることができ
る。よって、界面におけるキャリアの散乱捕獲が生じにくく、トランジスタの電界効果
移動度を向上させることが可能となる。また、トランジスタのしきい値電圧(「Vth」
ともいう。)のばらつきを低減することが可能となる。よって、良好な電気特性を有する
半導体装置を実現することが可能となる。

0098

半導体層242aおよび半導体層242cの厚さは、3nm以上100nm以下、好まし
くは3nm以上50nm以下とする。また、半導体層242bの厚さは、3nm以上20
0nm以下、好ましくは3nm以上100nm以下、さらに好ましくは3nm以上50n
m以下とする。

0099

また、半導体層242bがIn−M−Zn酸化物(Inと元素MとZnを含む酸化物)で
あり、半導体層242aおよび半導体層242cもIn−M−Zn酸化物であるとき、半
導体層242aおよび半導体層242cをIn:M:Zn=x1:y1:z1[原子数比
]、半導体層242bをIn:M:Zn=x2:y2:z2[原子数比]とすると、y1
/x1がy2/x2よりも大きくなる半導体層242a、半導体層242c、および半導
体層242bを選択する。好ましくは、y1/x1がy2/x2よりも1.5倍以上大き
くなる半導体層242a、半導体層242c、および半導体層242bを選択する。さら
に好ましくは、y1/x1がy2/x2よりも2倍以上大きくなる半導体層242a、半
導体層242c、および半導体層242bを選択する。より好ましくは、y1/x1がy
2/x2よりも3倍以上大きくなる半導体層242a、半導体層242cおよび半導体層
242bを選択する。このとき、半導体層242bにおいて、y1がx1以上であるとト
ランジスタに安定した電気特性を付与できるため好ましい。ただし、y1がx1の3倍以
上になると、トランジスタの電界効果移動度が低下してしまうため、y1はx1の3倍未
満であると好ましい。半導体層242aおよび半導体層242cを上記構成とすることに
より、半導体層242aおよび半導体層242cを、半導体層242bよりも酸素欠損が
生じにくい層とすることができる。

0100

なお、半導体層242aがIn−M−Zn酸化物のとき、InおよびMの和を100at
omic%としたとき、好ましくはInが50atomic%未満、Mが50atomi
c%以上、さらに好ましくはInが25atomic%未満、Mが75atomic%以
上とする。また、半導体層242bがIn−M−Zn酸化物のとき、InおよびMの和を
100atomic%としたとき、好ましくはInが25atomic%以上、Mが75
atomic%未満、さらに好ましくはInが34atomic%以上、Mが66ato
mic%未満とする。また、半導体層242cがIn−M−Zn酸化物のとき、Inおよ
びMの和を100atomic%としたとき、好ましくはInが50atomic%未満
、Mが50atomic%以上、さらに好ましくはInが25atomic%未満、Mが
75atomic%以上とする。なお、半導体層242cは、半導体層242aと同種の
酸化物を用いても構わない。

0101

例えば、InまたはGaを含む半導体層242a、およびInまたはGaを含む半導体層
242cとして、In:Ga:Zn=1:3:2、1:3:4、1:3:6、1:6:4
、1:9:6、またはこれらの近傍などの原子数比のターゲットを用いて形成したIn−
Ga−Zn酸化物や、In:Ga=1:9、7:93、またはこれらの近傍などの原子数
比のターゲットを用いて形成したIn−Ga酸化物を用いることができる。また、半導体
層242bとして、例えば、In:Ga:Zn=1:1:1、3:1:2、4:2:4、
4:2:4.1、またはこれらの近傍などの原子数比のターゲットを用いて形成したIn
−Ga−Zn酸化物を用いることができる。なお、半導体層242a、半導体層242b
および半導体層242cの原子数比はそれぞれ、誤差として上記の原子数比のプラスマ
ナス20%の変動を含む。

0102

半導体層242bは、半導体層242aおよび半導体層242cよりも電子親和力の大き
い酸化物を用いる。例えば、半導体層242bとして、半導体層242aおよび半導体層
242cよりも電子親和力が0.07eV以上1.3eV以下、好ましくは0.1eV以
上0.7eV以下、さらに好ましくは0.15eV以上0.4eV以下大きい酸化物を用
いる。なお、電子親和力は、真空準位伝導帯下端エネルギーとの差である。

0103

なお、インジウムガリウム酸化物は、小さい電子親和力と、高い酸素ブロック性を有する
。そのため、半導体層242cがインジウムガリウム酸化物を含むと好ましい。ガリウム
原子割合[Ga/(In+Ga)]は、例えば、70%以上、好ましくは80%以上、さ
らに好ましくは90%以上とする。

0104

ただし、半導体層242aまたは/および半導体層242cが、酸化ガリウムであっても
構わない。例えば、半導体層242cとして、酸化ガリウムを用いると電極121aまた
は電極121bと電極109との間に生じるリーク電流を低減することができる。即ち、
トランジスタ201のオフ電流を小さくすることができる。

0105

このとき、ゲート電圧を印加すると、半導体層242a、半導体層242b、半導体層2
42cのうち、電子親和力の大きい半導体層242bにチャネルが形成される。

0106

酸化物半導体層を用いたトランジスタに安定した電気特性を付与するためには、酸化物半
導体層中の不純物及び酸素欠損を低減して高純度真性化し、少なくとも半導体層242b
を真性または実質的に真性と見なせる酸化物半導体層とすることが好ましい。また、少な
くとも半導体層242b中のチャネル形成領域が真性または実質的に真性と見なせる半導
体層とすることが好ましい。

0107

[半導体層242のエネルギーバンド構造]
ここで、半導体層242a、半導体層242b、および半導体層242cの積層により構
成される半導体層242の機能およびその効果について、図25に示すエネルギーバンド
構造図を用いて説明する。図25(A)は、図3(B)にA1−A2の一点鎖線で示した
部位のエネルギーバンド構造を示している。すなわち、図25(A)は、トランジスタ2
01のチャネル形成領域のエネルギーバンド構造を示している。

0108

図25中、Ec382、Ec383a、Ec383b、Ec383c、Ec386は、そ
れぞれ、絶縁層145、半導体層242a、半導体層242b、半導体層242c、絶縁
層226の伝導帯下端のエネルギーを示している。

0109

ここで、電子親和力は、真空準位と価電子帯上端のエネルギーとの差(「イオン化ポテ
シャル」ともいう。)からバンドギャップを引いた値となる。なお、バンドギャップは、
分光エリプソメータ(HORIBA JOBIN YVON社UT−300)を用いて
測定できる。また、真空準位と価電子帯上端のエネルギー差は、紫外線光電子分光分析
UPS:Ultraviolet Photoelectron Spectrosco
py)装置(PHI社 VersaProbe)を用いて測定できる。

0110

なお、原子数比がIn:Ga:Zn=1:3:2のターゲットを用いて形成したIn−G
a−Zn酸化物のバンドギャップは約3.5eV、電子親和力は約4.5eVである。ま
た、原子数比がIn:Ga:Zn=1:3:4のターゲットを用いて形成したIn−Ga
−Zn酸化物のバンドギャップは約3.4eV、電子親和力は約4.5eVである。また
、原子数比がIn:Ga:Zn=1:3:6のターゲットを用いて形成したIn−Ga−
Zn酸化物のバンドギャップは約3.3eV、電子親和力は約4.5eVである。また、
原子数比がIn:Ga:Zn=1:6:2のターゲットを用いて形成したIn−Ga−Z
n酸化物のバンドギャップは約3.9eV、電子親和力は約4.3eVである。また、原
子数比がIn:Ga:Zn=1:6:8のターゲットを用いて形成したIn−Ga−Zn
酸化物のバンドギャップは約3.5eV、電子親和力は約4.4eVである。また、原子
数比がIn:Ga:Zn=1:6:10のターゲットを用いて形成したIn−Ga−Zn
酸化物のバンドギャップは約3.5eV、電子親和力は約4.5eVである。また、原子
数比がIn:Ga:Zn=1:1:1のターゲットを用いて形成したIn−Ga−Zn酸
化物のバンドギャップは約3.2eV、電子親和力は約4.7eVである。また、原子数
比がIn:Ga:Zn=3:1:2のターゲットを用いて形成したIn−Ga−Zn酸化
物のバンドギャップは約2.8eV、電子親和力は約5.0eVである。

0111

絶縁層145と絶縁層226は絶縁物であるため、Ec382とEc386は、Ec38
3a、Ec383b、およびEc383cよりも真空準位に近い(電子親和力が小さい。
)。

0112

また、Ec383aは、Ec383bよりも真空準位に近い。具体的には、Ec383a
は、Ec383bよりも0.07eV以上1.3eV以下、好ましくは0.1eV以上0
.7eV以下、さらに好ましくは0.15eV以上0.4eV以下真空準位に近いことが
好ましい。

0113

また、Ec383cは、Ec383bよりも真空準位に近い。具体的には、Ec383c
は、Ec383bよりも0.07eV以上1.3eV以下、好ましくは0.1eV以上0
.7eV以下、さらに好ましくは0.15eV以上0.4eV以下真空準位に近いことが
好ましい。

0114

ここで、半導体層242aと半導体層242bとの間には、半導体層242aと半導体層
242bとの混合領域を有する場合がある。また、半導体層242bと半導体層242c
との間には、半導体層242bと半導体層242cとの混合領域を有する場合がある。混
合領域は、界面準位密度が低くなる。そのため、半導体層242a、半導体層242bお
よび半導体層242cの積層体は、それぞれの界面近傍において、エネルギーが連続的に
変化する(連続接合ともいう。)バンド構造となる。

0115

このとき、電子は、半導体層242a中および半導体層242c中ではなく、半導体層2
42b中を主として移動する。したがって、半導体層242aおよび半導体層242bの
界面における界面準位密度、半導体層242bと半導体層242cとの界面における界面
位密度を低くすることによって、半導体層242b中で電子の移動が阻害されることが
少なく、トランジスタ201のオン電流を高くすることができる。

0116

また、半導体層242aと絶縁層145の界面、および半導体層242cと絶縁層226
の界面近傍には、不純物や欠陥に起因したトラップ準位390が形成され得るものの、半
導体層242a、および半導体層242cがあることにより、半導体層242bと当該ト
ラップ準位とを遠ざけることができる。

0117

なお、トランジスタ201がs−channel構造を有する場合、半導体層242bの
全体にチャネルが形成される。したがって、半導体層242bが厚いほどチャネル領域は
大きくなる。即ち、半導体層242bが厚いほど、トランジスタ201のオン電流を高く
することができる。例えば、20nm以上、好ましくは40nm以上、さらに好ましくは
60nm以上、より好ましくは100nm以上の厚さの領域を有する半導体層242bと
すればよい。ただし、トランジスタ201を有する半導体装置の生産性が低下する場合が
あるため、例えば、300nm以下、好ましくは200nm以下、さらに好ましくは15
0nm以下の厚さの領域を有する半導体層242bとすればよい。

0118

また、トランジスタ201のオン電流を高くするためには、半導体層242cの厚さは小
さいほど好ましい。例えば、10nm未満、好ましくは5nm以下、さらに好ましくは3
nm以下の領域を有する半導体層242cとすればよい。一方、半導体層242cは、チ
ャネルの形成される半導体層242bへ、隣接する絶縁体を構成する酸素以外の元素(水
素、シリコンなど)が入り込まないようブロックする機能を有する。そのため、半導体層
242cは、ある程度の厚さを有することが好ましい。例えば、0.3nm以上、好まし
くは1nm以上、さらに好ましくは2nm以上の厚さの領域を有する半導体層242cと
すればよい。また、半導体層242cは、絶縁層145などから放出される酸素の外方拡
散を抑制するために、酸素をブロックする性質を有すると好ましい。

0119

また、信頼性を高くするためには、半導体層242aは厚く、半導体層242cは薄いこ
とが好ましい。例えば、10nm以上、好ましくは20nm以上、さらに好ましくは40
nm以上、より好ましくは60nm以上の厚さの領域を有する半導体層242aとすれば
よい。半導体層242aの厚さを、厚くすることで、隣接する絶縁体と半導体層242a
との界面からチャネルの形成される半導体層242bまでの距離を離すことができる。た
だし、トランジスタ201を有する半導体装置の生産性が低下する場合があるため、例え
ば、200nm以下、好ましくは120nm以下、さらに好ましくは80nm以下の厚さ
の領域を有する半導体層242aとすればよい。

0120

なお、酸化物半導体中のシリコンは、キャリアトラップキャリア発生源となる場合があ
る。したがって、半導体層242bのシリコン濃度は低いほど好ましい。例えば、半導体
層242bと半導体層242aとの間に、例えば、二次イオン質量分析法SIMS:S
econdary Ion Mass Spectrometry)において、1×10
19atoms/cm3未満、好ましくは5×1018atoms/cm3未満、さらに
好ましくは2×1018atoms/cm3未満のシリコン濃度となる領域を有する。ま
た、半導体層242bと半導体層242cとの間に、SIMSにおいて、1×1019a
toms/cm3未満、好ましくは5×1018atoms/cm3未満、さらに好まし
くは2×1018atoms/cm3未満のシリコン濃度となる領域を有する。

0121

また、半導体層242bの水素濃度を低減するために、半導体層242aおよび半導体層
242cの水素濃度を低減すると好ましい。半導体層242aおよび半導体層242cは
、SIMSにおいて、2×1020atoms/cm3以下、好ましくは5×1019a
toms/cm3以下、より好ましくは1×1019atoms/cm3以下、さらに好
ましくは5×1018atoms/cm3以下の水素濃度となる領域を有する。また、半
導体層242bの窒素濃度を低減するために、半導体層242aおよび半導体層242c
の窒素濃度を低減すると好ましい。半導体層242aおよび半導体層242cは、SIM
Sにおいて、5×1019atoms/cm3未満、好ましくは5×1018atoms
/cm3以下、より好ましくは1×1018atoms/cm3以下、さらに好ましくは
5×1017atoms/cm3以下の窒素濃度となる領域を有する。

0122

なお、酸化物半導体に銅が混入すると、電子トラップを生成する場合がある。電子トラッ
プは、トランジスタのしきい値電圧がプラス方向へ変動させる場合がある。したがって、
半導体層242bの表面または内部における銅濃度は低いほど好ましい。例えば、半導体
層242b、銅濃度が1×1019atoms/cm3以下、5×1018atoms/
cm3以下、または1×1018atoms/cm3以下となる領域を有すると好ましい

0123

上述の3層構造は一例である。例えば、半導体層242aまたは半導体層242cのない
2層構造としても構わない。または、半導体層242aの上もしくは下、または半導体層
242c上もしくは下に、半導体層242a、半導体層242bおよび半導体層242c
として例示した半導体のいずれか一を有する4層構造としても構わない。または、半導体
層242aの上、半導体層242aの下、半導体層242cの上、半導体層242cの下
のいずれか二箇所以上に、半導体層242a、半導体層242bおよび半導体層242c
として例示した半導体のいずれか一を有するn層構造(nは5以上の整数)としても構わ
ない。

0124

特に、本実施の形態に例示するトランジスタ201は、チャネル幅方向において、半導体
層242bの上面と側面が半導体層242cと接し、半導体層242bの下面が半導体層
242aと接して形成されている(図2のY1−Y2断面図を参照。)。このように、半
導体層242bを半導体層242aと半導体層242cで覆う構成とすることで、上記ト
ラップ準位の影響をさらに低減することができる。

0125

また、半導体層242a、および半導体層242cのバンドギャップは、半導体層242
bのバンドギャップよりも広いほうが好ましい。

0126

本発明の一態様によれば、電気特性のばらつきが少ないトランジスタを実現することがで
きる。よって、電気特性のばらつきが少ない半導体装置を実現することができる。本発明
の一態様によれば、信頼性の良好なトランジスタを実現することができる。よって、信頼
性の良好な半導体装置を実現することができる。

0127

また、酸化物半導体のバンドギャップは2eV以上あるため、チャネルが形成される半導
体層に酸化物半導体を用いたトランジスタは、オフ電流を極めて小さくすることができる
。具体的には、ソースとドレイン間の電圧が3.5V、室温(25℃)下において、チャ
ネル幅1μm当たりのオフ電流を1×10−20A未満、1×10−22A未満、あるい
は1×10−24A未満とすることができる。すなわち、オンオフ比を20桁以上150
桁以下とすることができる。なお、酸化物半導体については、他の実施の形態で詳細に説
明する。

0128

本発明の一態様によれば、消費電力が少ないトランジスタを実現することができる。よっ
て、消費電力が少ない半導体装置を実現することができる。

0129

トランジスタ201の説明に戻る。絶縁層146の領域269と重なる領域に開口が設け
られ、該開口の側面および底面に沿って半導体層242cが設けられている。また、該開
口内に、半導体層242cを介して、かつ、該開口の側面および底面に沿って、絶縁層2
26が設けられている。また、該開口内に、半導体層242cおよび絶縁層226を介し
て、かつ、該開口の側面および底面に沿って、電極246が設けられている。

0130

なお、該開口は、チャネル幅方向の断面において、半導体層242aおよび半導体層24
2bよりも大きく設けられている。よって、領域269において、半導体層242aおよ
び半導体層242bの側面は、半導体層242cに覆われている。

0131

また、絶縁層141上に、絶縁層142、電極118、および電極119が形成されてい
る。絶縁層142は絶縁層403と同様の材料および方法で形成することができる。電極
118、および電極119は、電極287と同様の材料および方法で形成することができ
る。

0132

また、絶縁層142、電極118、および電極119上に絶縁層144が形成され、絶縁
層144上に絶縁層145が形成されている。絶縁層144および絶縁層145は、絶縁
層403と同様の材料および方法で形成することができる。

0133

なお、絶縁層144を酸化ハフニウム、酸化アルミニウム、酸化タンタル、アルミニウム
シリケートなどで形成することで、絶縁層144を電荷捕獲層として機能させることがで
きる。絶縁層144に電子を注入することで、トランジスタのしきい値電圧を変動させる
ことができる。絶縁層144への電子の注入は、例えば、トンネル効果を利用すればよい
。電極119に正の電圧を印加することによって、トンネル電子を絶縁層144に注入す
ることができる。

0134

また、絶縁層146は、絶縁層405と同様の材料および方法で形成することができる。
絶縁層405および電極246上に形成される絶縁層147は、絶縁層141と同様の材
料および方法で形成することができる。また、絶縁層147は、不純物が透過しにくい絶
縁性材料を用いて形成することが好ましい。絶縁層147に不純物が透過しにくい絶縁性
材料を用いることで、絶縁層148側からトランジスタ201側への不純物の拡散を抑制
することができる。

0135

また、絶縁層147上に絶縁層148が形成され、絶縁層148上に電極113a、電極
113b、電極113c、および電極113dが形成されている。絶縁層148は、絶縁
層405と同様の材料および方法で形成することができる。電極113a、電極113b
、電極113c、および電極113dは、電極287と同様の材料および方法で形成する
ことができる。

0136

電極113aはコンタクトプラグ112aを介して電極121aと電気的に接続されてい
る。電極113bはコンタクトプラグ112bを介して電極121bと電気的に接続され
ている。電極113cはコンタクトプラグ112cを介して電極246と電気的に接続さ
れている。電極113dはコンタクトプラグ112dを介して電極119と電気的に接続
されている。また、電極113bはコンタクトプラグ112eを介して電極118と電気
的に接続されている。

0137

コンタクトプラグ112aおよびコンタクトプラグ112bは、それぞれ、絶縁層148
、絶縁層147および絶縁層146の一部を除去して形成された開口に設けられている。
コンタクトプラグ112cは、絶縁層148、および絶縁層147の一部を除去して形成
された開口に設けられている。コンタクトプラグ112dおよびコンタクトプラグ112
eは、それぞれ、絶縁層148、絶縁層147、絶縁層146、絶縁層145、絶縁層1
44、および絶縁層143の一部を除去して形成された開口に設けられている。

0138

また、絶縁層148の上に絶縁層149が形成されている。絶縁層149は絶縁層405
と同様の材料および方法で形成することができる。

0139

半導体層242として酸化物半導体を用いる場合、酸化物半導体の水素濃度および窒素濃
度の増加を防ぐために、半導体層242と隣接する絶縁層の水素濃度および窒素濃度を低
減することが好ましい。具体的には、絶縁層145、絶縁層146、および絶縁層226
中の水素濃度を、SIMSにおいて、2×1020atoms/cm3以下、好ましくは
5×1019atoms/cm3以下、より好ましくは1×1019atoms/cm3
以下、さらに好ましくは5×1018atoms/cm3以下とする。また、絶縁層14
5、絶縁層146、および絶縁層226中の窒素濃度を、SIMSにおいて、5×101
9atoms/cm3未満、好ましくは5×1018atoms/cm3以下、より好ま
しくは1×1018atoms/cm3以下、さらに好ましくは5×1017atoms
/cm3以下とする。

0140

また、半導体層242として酸化物半導体を用いる場合、絶縁層145、絶縁層146、
および絶縁層226は、加熱により酸素が放出される絶縁層を用いて形成することが好ま
しい。具体的には、絶縁層の表面温度が100℃以上700℃以下、好ましくは100℃
以上500℃以下の加熱処理で行われる昇温脱離ガス分析法(TDS:Thermal
Desorption Spectroscopy)にて、酸素原子換算した酸素の脱
離量が1.0×1018atoms/cm3以上、好ましくは1.0×1019atom
s/cm3以上、より好ましくは1.0×1020atoms/cm3以上である絶縁層
を用いることよい。なお、本明細書などにおいて、加熱により放出される酸素を「過剰酸
素」ともいう。また、加熱により酸素が放出される絶縁層を「過剰酸素を含む絶縁層」と
もいう。

0141

また、過剰酸素を含む絶縁層は、絶縁層に酸素を添加する処理を行って形成することもで
きる。酸素を添加する処理は、酸素雰囲気下による熱処理や、イオン注入装置イオン
ピング装置またはプラズマ処理装置を用いて行うことができる。酸素を添加するための
ガスとしては、16O2もしくは18O2などの酸素ガス亜酸化窒素ガスまたはオゾン
ガスなどを用いることができる。なお、本明細書では酸素を添加する処理を「酸素ドープ
処理」ともいう。

0142

〔ガードレイヤ103〕
本実施の形態に示すガードレイヤ103は、層103a上に層103bが積層された構造
を有する。層103aは、半導体層242aと同様の材料および方法で半導体層242a
と同時に形成することができる。層103bは、半導体層242bと同様の材料および方
法で半導体層242bと同時に形成することができる。よって、本実施の形態に示すガー
ドレイヤ103は、絶縁層145の凸部上に形成されている。なお、層103aおよび層
103bは、どちらか一方を省略してもよい。

0143

前述した通り、ガードレイヤ103としては、金属などの導電性材料を用いてもよいが、
バンドギャップが2.5eV以上4.0eV以下、好ましくは2.7eV以上3.5eV
以下の材料を用いることが好ましい。このような材料を用いると、蓄積された電荷をゆっ
くりと放電することができるため、ESDによる電荷の急激な移動が抑えられ、静電破壊
を生じにくくすることができる。このような材料の一例として、酸化物半導体を挙げるこ
とができる。

0144

また、ガードレイヤ103に不純物を導入して、ガードレイヤの抵抗を下げてもよい。不
純物の導入は、イオン注入装置、イオンドーピング装置またはプラズマ処理装置を用いて
行うことができる。また、ガードレイヤ103を不活性ガスや、窒素ガスのプラズマ雰囲
気中にさらすことで、ガードレイヤ103の抵抗を下げてもよい。

0145

ガードレイヤ103は、フローティング状態であってもよいが、VSS、GND、または
共通電位などの、特定の電位が供給されていてもよい。また、ガードレイヤ103を基板
101と同電位としてもよい。また、ガードレイヤ103を基板101と電気的に接続し
てもよい。ガードレイヤ103の厚さ123tは、2nm以上20nm以下であってもよ
い。また、ガードレイヤ103の幅123wは広いほど好ましい。ガードレイヤ103の
幅123wは、切削幅(分離線104の幅)の2倍以上、好ましくは5倍以上、より好ま
しくは10倍以上とすればよい(図3(C)参照。)。

0146

先に記載したとおり、分離線104上にガードレイヤ103を設けることで、ダイシング
工程中で生じうるESDを緩和し、ダイシング工程の歩留まり低下を防ぐことができる。
また、ダイシング工程で使用する比抵抗の小さい純水の使用量を削減することができる。
よって、半導体装置の生産コストを低減することができる。また、半導体装置の生産性を
高めることができる。

0147

また、ガードレイヤ103は、ダイシング工程を経てチップ105を形成した後も、チッ
プ105の端部に沿って残存していることが好ましい。チップ105の端部に沿ってガー
ドレイヤ103が設けられていることにより、チップ105の形成後もESDによる半導
体装置などの損傷を防止または低減することができる。

0148

<変形例1>
また、図4の断面図に示すように、ガードレイヤ103を層103a、層103b、およ
び層103cの積層としてもよい。層103cは、電極121aおよび電極121bと同
様の材料および方法で、電極121aおよび電極121bと同時に形成することができる

0149

<変形例2>
また、図5の断面図に示すように、トランジスタ201を形成する前の工程と、トランジ
スタ201を形成した後の工程で、それぞれ分離線104と重なる領域にガードレイヤを
設けてもよい。図5では、絶縁層141上にガードレイヤ133を形成し、絶縁層147
上にガードレイヤ134を形成する例を示している。

0150

ガードレイヤ133およびガードレイヤ134は、ガードレイヤ103と同様の材料およ
び方法で形成すればよい。なお、変形例2に示す構成では、ガードレイヤをトランジスタ
201の半導体層と同時に形成する必要がない。よって、ガードレイヤとトランジスタ2
01の半導体層に、異なる材料を用いることができる。例えば、ガードレイヤ133およ
びガードレイヤ134を酸化物半導体で形成し、トランジスタ201の半導体層をシリコ
ンやゲルマニウムなどの半導体で形成することができる。または、トランジスタ201の
半導体層をシリコンゲルマニウム、炭化シリコンガリウムヒ素、酸化物半導体、窒化物
半導体などの化合物半導体や、有機半導体などで形成することができる。

0151

トランジスタ201の半導体層として有機物半導体を用いる場合は、芳香環をもつ低分子
有機材料やπ電子共役系導電性高分子などを用いることができる。例えば、ルブレン、テ
トラセンペンタセンペリレンジイミドテトラシアノキノジメタンポリチオフェン
ポリアセチレンポリパラフェニレンビニレンなどを用いることができる。

0152

本発明の一態様によれば、半導体装置の設計自由度を高めることができる。

0153

<変形例3>
また、図6の断面図に示すように、ガードレイヤ103を設けずに、分離線104と重な
る領域114において、基板101の一部を露出させてもよい。基板101を露出させる
ことで、ダイシング処理時に生じるESDを基板101側に逃がすことができる。領域1
14は、図1(A)においてガードレイヤ103が設けられている領域に相当する。

0154

また、トランジスタ291およびトランジスタ201の作製過程において、絶縁層の一部
を除去して開口を形成する際に、領域114と重なる絶縁層を除去して基板101を露出
させることが好ましい。半導体装置の作製工程中に、基板101が露出した領域を設ける
ことで、半導体装置の作製工程中に生じうる、ESDによる半導体装置の損傷を防止また
は低減することができる。

0155

本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能
である。

0156

(実施の形態2)
<回路領域102の構成例>
回路領域102内に、ガードレイヤ203を設けることで、半導体装置の作製工程中に生
じうる、ESDによる半導体装置の損傷を防止または低減することができる。

0157

ガードレイヤ203は、実施の形態1に示したガードレイヤ103と同様の材料および方
法で形成することができる。本実施の形態では、パッド202a乃至パッド202dが接
続されたトランジスタ211と、トランジスタ211を静電破壊から保護するためのガー
ドレイヤ203の構成について図面を用いて説明する。

0158

平面構成例
図1(B)中の部位106の拡大図を、図7および図8に示す。図7(A)は、トランジ
スタ211およびパッド202a乃至パッド202dの外側に、ガードレイヤ203を設
ける例を示している。

0159

なお、パッド202aはトランジスタ211のゲート電極と電気的に接続されている。ま
た、パッド202bはトランジスタ211のバックゲート電極と電気的に接続されている
。また、パッド202cはトランジスタ211のソース電極またはドレイン電極の一方と
電気的に接続されている。また、パッド202dはトランジスタ211のソース電極また
はドレイン電極の他方と電気的に接続されている。

0160

パッド202a乃至パッド202dを介してトランジスタ211の各電極に電位を供給し
、また、トランジスタ211に流れる電流を測定することで、トランジスタ211の電気
特性を評価することができる。

0161

また、図7(B)では、トランジスタ211の外側に設けたガードレイヤ203の少なく
とも一部が、パッド202a乃至パッド202dの少なくとも一部と重なるように設けら
れている。

0162

また、図8(A)では、トランジスタ211とパッド202a乃至パッド202dの間に
ガードレイヤ203が設けられている。

0163

また、複数のガードレイヤ203を適宜組み合わせて用いてもよい(図8(B)参照。)
。また、平面視において、ガードレイヤ203は図9(A)に示すような円形であっても
よいし、図9(B)に示すような多角形でもよい。また、図10(A)に示すような三角
形でもよいし、図10(B)に示すような多角形でもよい。

0164

ガードレイヤ203は、ガードレイヤ103と電気的に接続してもよい。

0165

断面構成例
回路領域102の断面構成の一例として、図7(B)に一点鎖線で示した部位L1−L2
の断面図を図11(A)に示す。なお、説明の繰り返しを減らすため、本実施の形態で説
明しない部分については、他の実施の形態の説明を援用する。また、図11(A)では、
絶縁層141より下層の記載を省略している。

0166

[トランジスタ211]
トランジスタ211はトランジスタ201と同様の構成を有する。図11(A)において
、電極113aおよび電極113b上に絶縁層149が形成されている。絶縁層149は
、絶縁層405と同様の材料および方法で形成することができる。絶縁層149上にパッ
ド202cが形成されている。パッド202cは、絶縁層149の一部を除去して形成さ
れた開口において、コンタクトプラグ115aを介して電極113aと電気的に接続して
いる。パッド202cは、電極287と同様の材料および方法で形成することができる。

0167

[ガードレイヤ203]
図11(A)に示したガードレイヤ203の拡大図を図11(B)に示す。ガードレイヤ
203は、層203a上に層203bが積層された構造を有する。ガードレイヤ103と
同様に、層203aは、半導体層242aと同様の材料および方法で半導体層242aと
同時に形成することができる。層203bは、半導体層242bと同様の材料および方法
で半導体層242bと同時に形成することができる。よって、本実施の形態に示すガード
レイヤ203は、絶縁層145の凸部上に形成されている。なお、層203bおよび層2
03bは、どちらか一方を省略してもよい。

0168

また、ガードレイヤ203に不純物を導入して、ガードレイヤの抵抗を下げてもよい。不
純物の導入は、イオン注入装置、イオンドーピング装置またはプラズマ処理装置を用いて
行うことができる。また、ガードレイヤ203を不活性ガスや、窒素ガスのプラズマ雰囲
気中にさらすことで、ガードレイヤ203の抵抗を下げてもよい。

0169

ガードレイヤ203は、フローティング状態であってもよいが、VSS、GND、または
共通電位などの、特定の電位が供給されていてもよい。また、ガードレイヤ203を基板
101と同電位としてもよい。また、ガードレイヤ203を基板101と電気的に接続し
てもよい。また、ガードレイヤ203をトランジスタのソースと接続してもよい。ガード
レイヤ203の厚さは、2nm以上20nm以下であってもよい。

0170

〔変形例1〕
図12(A)および図12(B)の断面図に示すように、ガードレイヤ203を層203
a、層203b、および導電層121cの積層としてもよい。導電層121cは、電極1
21aおよび電極121bと同様の材料および方法で、電極121aおよび電極121b
と同時に形成することができる。

0171

また、導電層121cの抵抗率は、層203bおよび/または層203aの抵抗率よりも
小さいことが好ましい。このような導電層121cを設けることで、半導体装置の作製工
程中に生じる電荷を層203bおよび/または層203aに導き易くすることができる。
よって、半導体装置の作製工程中に生じるESDを防ぐまたは低減することができる。

0172

〔変形例2〕
図13に示すように、絶縁層148上に形成した電極113eを、コンタクトプラグ11
2eを介して導電層121cと電気的に接続してもよい。電極113eは、電極113a
および電極113bと同様の材料および方法を用いて、同時に形成することができる。コ
タクトプラグ112eは、コンタクトプラグ112aおよびコンタクトプラグ112b
と同様の材料および方法を用いて、同時に形成することができる。

0173

配線や電極などの導電性材料が設けられる層に、独立して電極を形成し、層203bおよ
び/または層203aと電気的に接続することで、ガードレイヤ203を立体的に形成す
ることができる。ガードレイヤ203を立体的に形成することで、半導体装置の作製工程
中に生じる電荷を層203bおよび/または層203aにさらに導き易くすることができ
る。よって、半導体装置の作製工程中に生じるESDを防ぐまたは低減する効果を高める
ことができる。

0174

作製方法例>
回路領域102に含まれる半導体装置の一つであるトランジスタ211と、ガードレイヤ
203の作製方法例について、図面を用いて説明する。図14乃至図18は、図7(B)
に一点鎖線で示した部位L1−L2の断面に相当する図である。また、本実施の形態では
、絶縁層141の形成以降の作製工程について例示する。

0175

まず、絶縁層141を不純物が透過しにくい絶縁性材料を用いて形成する。本実施の形態
では、酸化アルミニウムを用いる。次に、絶縁層141上に導電層を形成し、当該導電層
上にレジストマスクを形成する(図示せず。)。レジストマスクの形成は、フォトリソ
ラフィ法、印刷法、インクジェット法等を適宜用いて行うことができる。レジストマスク
を印刷法やインクジェット法などで形成するとフォトマスクを使用しないため、製造コス
トを低減できる。

0176

なお、フォトリソグラフィ法によるレジストマスクの形成は、感光性レジストフォト
スクを介して光を照射し、現像液を用いて感光した部分(または感光していない部分)の
レジストを除去して行なう。感光性レジストに照射する光は、KrFエキシマレーザ光
ArFエキシマレーザ光、EUV(Extreme Ultraviolet)光などが
ある。また、基板と投影レンズとの間に液体(例えば水)を満たして露光する、液浸技術
を用いてもよい。また、前述した光に代えて、電子ビームイオンビームを用いてもよい
。なお、電子ビームやイオンビームを用いる場合には、フォトマスクは不要となる。

0177

当該レジストマスクをマスクとして用いて、導電層の一部を選択的に除去する。導電層の
除去(エッチング)は、ドライエッチング法でもウェットエッチング法でもよく、両方を
用いてもよい。その後、レジストマスクを除去して、電極119が形成される(図14
A)参照。)。

0178

レジストマスクの除去は、アッシングなどのドライエッチング法または専用の剥離液など
を用いたウェットエッチング法で行うことができる。ドライエッチング法とウェットエッ
チング法の両方を用いてもよい。

0179

続いて、電極119を覆って絶縁層142を形成する。本実施の形態では、絶縁層142
として、酸化窒化シリコンを用いる。次に、CMP処理を行い、絶縁層142表面の凹凸
を低減する。当該CMP処理は、電極119表面が露出するまで行なってもよい(図14
(B)参照。)。

0180

次に、絶縁層143を形成し、絶縁層143の上に絶縁層144を形成し、絶縁層144
の上に絶縁層145を形成する。本実施の形態では、絶縁層143として、酸化窒化シリ
コンを用いる。また、絶縁層145として、過剰酸素を含む酸化窒化シリコンを用いる。
また、絶縁層144として酸化ハフニウムを用いる(図14(C)参照。)。

0181

次に、絶縁層145上に半導体層124aを形成し、半導体層124a上に半導体層12
4bを形成し、半導体層124b上に導電層125を形成する(図14(D)参照。)。

0182

本実施の形態では、スパッタリング法により、半導体層124aとして、In:Ga:Z
n=1:3:4の原子数比のターゲットを用いて、In、Ga、およびZnを含む酸化物
半導体を形成する。また、半導体層124bとして、In:Ga:Zn=1:1:1の原
子数比のターゲットを用いて、In、Ga、およびZnを含む酸化物半導体を形成する。
なお、半導体層124aの形成後に酸素ドープ処理を行ってもよい。また、半導体層12
4bの形成後に酸素ドープ処理を行ってもよい。

0183

次に、半導体層124aおよび半導体層124bに含まれる水分または水素などの不純物
をさらに低減して、半導体層124aおよび半導体層124bを高純度化するために、加
熱処理を行うことが好ましい。

0184

例えば、減圧雰囲気下、窒素や希ガスなどの不活性雰囲気下、酸化性雰囲気下、又は超乾
燥エア(CRDS(キャビティリングダウンレーザー分光法)方式の露点計を用いて測定
した場合の水分量が20ppm(露点換算で−55℃)以下、好ましくは1ppm以下、
好ましくは10ppb以下の空気)雰囲気下で、酸化物半導体層124aおよび酸化物半
導体層124bに加熱処理を施す。なお、酸化性雰囲気とは、酸素、オゾンまたは窒化酸
素などの酸化性ガスを10ppm以上含有する雰囲気をいう。また、不活性雰囲気とは、
前述の酸化性ガスが10ppm未満であり、その他、窒素または希ガスで充填された雰囲
気をいう。

0185

また、加熱処理を行うことにより、不純物の放出と同時に絶縁層145に含まれる酸素を
半導体層124aおよび半導体層124b中に拡散させ、当該半導体層に含まれる酸素欠
損を低減することができる。なお、不活性雰囲気で加熱処理した後に、脱離した酸素を補
うために酸化性ガスを10ppm以上、1%以上または10%以上含む雰囲気で加熱処理
を行ってもよい。なお、加熱処理は、半導体層124aおよび半導体層124bの形成後
であればいつ行ってもよい。例えば、半導体層242aおよび半導体層242bの形成後
に加熱処理を行ってもよい。

0186

加熱処理は、250℃以上650℃以下、好ましくは300℃以上500℃以下で行えば
よい。処理時間は24時間以内とする。24時間を超える加熱処理は生産性の低下を招く
ため好ましくない。

0187

本実施の形態では、導電層125として、スパッタリング法によりタングステンを形成す
る。

0188

次に、導電層125上にレジストマスクを形成する(図示せず。)。レジストマスクの形
成は、フォトリソグラフィ法、印刷法、インクジェット法等を適宜用いて行うことができ
る。レジストマスクを印刷法やインクジェット法などで形成するとフォトマスクを使用し
ないため、製造コストを低減できる。

0189

当該レジストマスクをマスクとして用いて、導電層125の一部を選択的に除去し、導電
層121および導電層121cを形成する。また、導電層121および導電層121cを
マスクとして用いて、半導体層124b、半導体層124aの一部を選択的に除去する。
この時、絶縁層145の一部が除去され、絶縁層145に凸部が形成される場合がある。
なお、導電層125、半導体層124b、半導体層124aの除去(エッチング)は、ド
ライエッチング法でもウェットエッチング法でもよく、両方を用いてもよい。このように
して、半導体層242a、半導体層242b、層203a、層203b、導電層121、
および導電層121cが形成される(図15(A)参照。)。

0190

次に、導電層121を覆ってレジストマスク135を形成し、導電層121cを除去する
図15(B)参照。)。次に、レジストマスク135を残したまま、層203aおよび
/または層203bに不純物225を導入して、層203aおよび/または層203bの
抵抗を下げてもよい。不純物225の導入は、イオン注入装置、イオンドーピング装置ま
たはプラズマ処理装置を用いて行うことができる。また、層203aおよび/または層2
03bを不活性ガスや、窒素ガスのプラズマ雰囲気中にさらすことで、層203aおよび
/または層203bの抵抗を下げてもよい。その後、レジストマスクを除去する。

0191

次に、絶縁層127を形成する。本実施の形態では、絶縁層127としてプラズマCVD
法を用いて酸化窒化シリコンを形成する。絶縁層127の成膜後、絶縁層127に含まれ
る水分または水素などの不純物をさらに低減するために、加熱処理を行ってもよい。なお
、絶縁層127は過剰酸素を含む絶縁層であってもよい。また、絶縁層127に酸素ドー
プ処理を行ってもよい。

0192

次に、絶縁層127上に層131として、タングステンを形成する(図15(C)参照。
)。また、フォトリソグラフィ工程、エッチング工程などを用いて層131の一部を選択
的に除去し、ハードマスク132を形成する(図15(D)参照。)。

0193

次に、ハードマスク132をマスクとして用いて、絶縁層127の一部を選択的に除去し
、開口122を形成する(図16(A)参照。)。開口122を形成するためのエッチ
グは、アスペクト比(ここでは、開口122の幅に対する開口122の深さの比)の大き
な開口を実現するために、異方性のドライエッチング法を用いることが好ましい。

0194

また、開口122形成時に導電層121の開口122と重なる領域が除去され、電極12
1a、および電極121bが形成される。前述した通り、半導体層242bの、電極12
1aと電極121bに挟まれた領域269がチャネル形成領域として機能できる。よって
、領域269は開口122と重なる。また、領域269では、半導体層242bの表面と
側面、ならびに、半導体層242aの側面が露出する。このため、エッチング条件によっ
ては、これら露出した部分がエッチングされる場合がある。

0195

また、開口122形成のためのエッチングをドライエッチング法で行う場合、露出した半
導体層242bの表面と側面、ならびに、半導体層242aの側面にエッチングガスの残
留成分などの不純物元素が付着する場合がある。例えば、エッチングガスとして塩素系ガ
スを用いると、塩素などが付着する場合がある。また、エッチングガスとして炭化水素
ガスを用いると、炭素や水素などが付着する場合がある。

0196

このため、開口122の形成後に、露出した半導体層の表面および側面に付着した不純物
元素を低減することが好ましい。当該不純物の低減は、例えば、希フッ酸などを用いた洗
浄処理、オゾンなどを用いた洗浄処理、または紫外線などを用いた洗浄処理で行なえばよ
い。なお、複数の洗浄処理を組み合わせてもよい。

0197

次に、半導体層242bおよびハードマスク132上に半導体層124cを形成し、半導
体層124c上に絶縁層128を形成する。本実施の形態では、半導体層124cとして
半導体層242aと同様の、In、Ga、およびZnを含む酸化物半導体を用いる。また
、絶縁層128としてプラズマCVD法を用いて酸化窒化シリコンを形成する(図16
B)参照。)。また、半導体層124cに酸素ドープ処理を行ってもよい。なお、絶縁層
128は過剰酸素を含む絶縁層であってもよい。また、絶縁層128に酸素ドープ処理を
行ってもよい。

0198

半導体層124cは、開口122の底面および側面に沿って形成される。また、半導体層
242bの表面および側面と、半導体層242aの側面は、半導体層124cで覆われる

0199

半導体層124cで半導体層242aおよび半導体層242bの側面を覆うことで、絶縁
層128の成膜中に発生する不純物元素の半導体層242aおよび半導体層242b中へ
の拡散を低減することができる。

0200

次に、絶縁層128上に、電極246を形成するための導電層129を設ける(図16
C)参照。)。本実施の形態では、導電層129として窒化チタンとタングステンの積層
を用いる。具体的には、まず絶縁層128上に窒化チタンを形成し、該窒化チタン上にタ
ングステンを形成する。導電層129の形成は、例えば、MOCVD法などで行なうこと
が好ましい。MOCVD法などを用いて導電体を形成することにより、被形成面のアス
クト比の大きい凹部にも導電体を充填することができる。

0201

次に、試料表面に化学的機械研磨CMP処理を行なう(図17(A)参照。)。CMP処
理により、導電層129、絶縁層128、半導体層124c、および絶縁層127、それ
ぞれの一部が除去され、電極246、絶縁層226、半導体層242c、および絶縁層1
46が形成される。このようにして、電極246をダマシンプロセスを用いて形成するこ
とができる。

0202

次に、電極246、絶縁層226、半導体層242c、および絶縁層146上に絶縁層1
47を形成する(図17(B)参照。)。本実施の形態では、絶縁層147として、スパ
タリング法で酸化アルミニウムを形成する。この時、スパッタリングガスとして用いる
酸素の一部が絶縁層146に導入され、過剰酸素を含む領域207aが形成される。

0203

絶縁層147の形成後に加熱処理を行うことで、領域207aに含まれる酸素(過剰酸素
)の一部を酸化物半導体層に導入することができる。なお、絶縁層146を、過剰酸素を
含む絶縁層で形成した場合は、絶縁層147の形成後に加熱処理を行うことで、絶縁層1
46に含まれている酸素の一部を酸化物半導体層に導入することができる。

0204

また、トランジスタ211の上方および下方に、酸化アルミニウムなどを用いた不純物が
透過しにくい絶縁層を設けることで、外部からトランジスタ211へ不純物の拡散を防ぎ
、トランジスタ211の動作を安定させ、信頼性を高めることができる。また、トランジ
スタ211の上方および下方に、酸化アルミニウムなどの酸素が透過しにくい絶縁層を設
けることで、酸素の脱離を防ぐことができる。よってトランジスタ211の動作を安定さ
せ、信頼性を高めることができる。また、トランジスタの電気特性を向上させることがで
きる。

0205

次に、絶縁層147の上に絶縁層148を形成する。本実施の形態では、絶縁層148と
してプラズマCVD法を用いて酸化窒化シリコンを形成する(図17(B)参照。)。

0206

次に、フォトリソグラフィ工程、エッチング工程などを用いて、絶縁層148、絶縁層1
47、絶縁層146の一部を選択的に除去し、開口126aおよび開口126bを形成す
る(図17(C)参照。)。開口126aは電極121aの一部と互いに重なる。開口1
26bは電極121bの一部と互いに重なる。

0207

次に、開口126aおよび開口126bに、それぞれ、コンタクトプラグ112a、およ
びコンタクトプラグ112bを形成する(図17(D)参照。)。コンタクトプラグ11
2a、およびコンタクトプラグ112bは、電極246と同様に作製することができる。

0208

次に、絶縁層148上に導電層を形成し、フォトリソグラフィ工程、エッチング工程など
を用いて、当該導電層一部を選択的に除去し、電極113a、電極113bを形成する。
電極113aは、コンタクトプラグ112aを介して電極121aと電気的に接続される
。電極113bは、コンタクトプラグ112bを介して電極121bと電気的に接続され
る。(図17(D)参照。)。

0209

次に、絶縁層148、電極113a、電極113b上に絶縁層149を形成する(図18
(A)参照。)。

0210

次に、フォトリソグラフィ工程、エッチング工程などを用いて、絶縁層149の一部を選
択的に除去し、開口137aを形成する(図18(B)参照。)。開口137aは電極1
13aの一部と互いに重なる。

0211

次に、開口137aにコンタクトプラグ115a形成する(図18(C)参照。)。コン
タクトプラグ136aは、電極246と同様に作製することができる。

0212

次に、絶縁層149上に導電層を形成し、フォトリソグラフィ工程、エッチング工程など
を用いて、当該導電層一部を選択的に除去し、パッド202cを形成する。パッド202
cは、コンタクトプラグ115aを介して電極113aと電気的に接続される。(図18
(C)参照。)。

0213

このようにして、トランジスタ211およびガードレイヤ203を作成することができる
。本実施の形態に示した作製方法では、電極121aおよび電極121bと、開口122
の位置が自己整合により決定される。また、電極246は開口122内に形成される。す
なわち、ゲート電極として機能する電極246、ソースまたはドレインの一方として機能
する電極121a、およびソースまたはドレインの他方として機能する電極121bの配
置が自己整合により決定される。よって、本実施の形態に示した作製方法で作製されたト
ランジスタを、SA s−channelFET(Self Align S−cha
nnel FET)、トレンチゲートs−channel FET、TGSA FET
(Trench Gate Self Align FET)と呼ぶこともできる。

0214

本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能
である。

0215

(実施の形態3)
図7乃至図10において平面図で示したトランジスタ211をTEG(Test Ele
ment Group)として作製し電気的特性を測定する場合、まずトランジスタ21
1を作製し、その後パッド202a乃至パッド202dを作製する。

0216

電気的特性の測定は、パッド202a乃至パッド202dに測定用プローブなどを接続さ
せて行なう。パッド202a乃至パッド202dは、トランジスタ211の各端子(ゲー
ト端子(G)、ソース端子(S)、ドレイン端子(D)、バックゲート端子(B))に対
応する。測定用プローブなどとパッド202a乃至パッド202dの接続を容易とするた
め、パッド202a乃至パッド202dは大きいほど好ましい。

0217

しかしながら、パッド202a乃至パッド202dが大きくなると、パッド202a乃至
パッド202dの作製工程中に、パッド202a乃至パッド202dに電荷が集中し易く
なる。パッド202a乃至パッド202dのいずれかに過剰に電荷が蓄積されると、トラ
ンジスタ211の各端子間に過剰な電圧がかかるため、トランジスタ211にESDによ
る損傷が生じやすい。また、ESDによる電気的なダメージの大きさによっては、トラン
ジスタ211が完全に破壊される場合もある。

0218

特に、例えば図19(A)に示すように、パッド202a乃至パッド202dの大きさが
、トランジスタ211のサイズと比べて大きい場合、トランジスタ211が損傷を受けや
すく壊れやすい。そのため、パッドの大きさがトランジスタのサイズに比べて大きいTE
Gを用いて電気的特性の評価をする場合は、トランジスタ211を電気的なダメージから
保護するための保護回路を設けることが好ましい。

0219

例えば、トランジスタ211のゲート端子とバックゲート端子との間に容量素子を追加し
て保護回路とする構成が有効である。例えばゲート端子に接続されたパッドに過剰に電荷
が蓄積した場合であっても、容量素子によって電圧の上昇を抑制し、トランジスタ211
に加わる電気的なダメージを低減することができる。そのため、トランジスタ211を壊
れにくくすることができる。

0220

また、例えば、トランジスタ211のゲート端子とバックゲート端子との間、およびトラ
ンジスタ211のソース端子とバックゲート端子との間にダイオードを追加して保護回路
とする構成が有効である。ダイオードによって、例えばゲート端子に接続されたパッドに
過剰に電荷が蓄積した場合であっても、電荷を逃がすことによって電圧の上昇を抑制する
ことができる。そのため、トランジスタ211を壊れにくくすることができる。

0221

本実施の形態では、トランジスタ211に保護回路を接続し、ESDによるトランジスタ
211の破壊または損傷を防ぐまたは低減する構成例について図面を用いて説明する。保
護回路は、パッド202a乃至パッド202dの形成前にトランジスタ211と接続する
ことが肝要である。

0222

〔保護回路の構成例1〕
まず、保護回路として容量素子を用いる例について説明する。本実施の形態では、容量素
子としてトランジスタのゲート容量を用いる例について説明する。図19(A)は、トラ
ンジスタ211、パッド202a乃至パッド202d、および容量素子の接続例を示す上
面図である。また、図19(B)に、図19(A)の等価回路図を示す。また、図20
図19(A)に一点鎖線で示した部位M1−M2および部位N1−N2の断面図である

0223

トランジスタ211の電極246(ゲート電極)は電極113cを介してパッド202a
と電気的に接続されている。また、トランジスタ211の電極119(バックゲート電極
)は電極113dを介してパッド202bと電気的に接続されている。トランジスタ21
1の電極121a(ソース電極またはドレイン電極の一方)は電極113aを介してパッ
ド202cと電気的に接続されている。また、電極121b(ソース電極またはドレイン
電極の他方)は、電極113bを介してパッド202dと電気的に接続されている。

0224

トランジスタ211Cの電極546(ゲート電極)は、電極113cを介してトランジス
タ211の電極246と電気的に接続されている。また、トランジスタ211Cの電極5
19(バックゲート電極)は、電極113dを介してトランジスタ211の電極119と
電気的に接続されている。また、トランジスタ211Cの電極521a(ソース電極また
はドレイン電極の一方)と電極521b(ソース電極またはドレイン電極の他方)は電極
113bを介してパッド202dと電気的に接続されている。電極546は電極246と
同様の材料および方法で形成することができる。電極521aおよび電極521bは、電
極121aと同様の材料および方法で形成することができる。

0225

トランジスタ211Cは、トランジスタ211と同様の材料および方法で形成することが
できる。また、トランジスタ211Cは、トランジスタ211と同じ工程を経て形成する
ことができる。よって、パッド202a乃至パッド202dは、容量素子として機能する
トランジスタ211Cがトランジスタ211と電気的に接続した後に形成される(図20
参照。)。

0226

なお、トランジスタ211に容量素子を設けることで、パッド202a乃至パッド202
dの作製中だけでなく、作製終了以降もESDによるトランジスタ211の破壊または損
傷を防ぐまたは低減することができる。

0227

〔保護回路の構成例2〕
次に、保護回路としてダイオードを用いる例について説明する。本実施の形態では、ダイ
オードとしてダイオード接続されたトランジスタを用いる例について説明する。図21
A)は、トランジスタ211、パッド202a乃至パッド202d、およびダイオードの
接続例を示す上面図である。また、図21(B)に、図21(A)の等価回路図を示す。
また、図22は、図21(A)に一点鎖線で示した部位M3−M4、部位N3−N4、お
よび部位N5−N6の断面図である。

0228

トランジスタ211の電極246(ゲート電極)は電極113cを介してパッド202a
と電気的に接続されている。また、トランジスタ211の電極119(バックゲート電極
)は電極113dを介してパッド202bと電気的に接続されている。トランジスタ21
1の電極121a(ソース電極またはドレイン電極の一方)は電極113aを介してパッ
ド202cと電気的に接続されている。また、電極121b(ソース電極またはドレイン
電極の他方)は、電極113bを介してパッド202dと電気的に接続されている。

0229

トランジスタ211D1の電極546a(ゲート電極。符号を図示せず。)は、電極51
3aを介してトランジスタ211D1の電極519a(バックゲート電極)と電気的に接
続されている。また、トランジスタ211D1の電極519aは電極113dを介してト
ランジスタ211の電極119と電気的に接続されている。また、トランジスタ211D
1の電極521c(ソース電極またはドレイン電極の一方。符号を図示せず。)は電極5
13aと電気的に接続されている。また、トランジスタ211D1の電極521d(ソー
ス電極またはドレイン電極の他方。符号を図示せず。)は電極113cと電気的に接続さ
れている。

0230

トランジスタ211D2の電極546b(ゲート電極)は、電極513bを介してトラン
ジスタ211D2の電極519b(バックゲート電極)と電気的に接続されている。また
、トランジスタ211D2の電極519bは電極113dを介してトランジスタ211の
電極119と電気的に接続されている。また、トランジスタ211D2の電極521e(
ソース電極またはドレイン電極の一方)は電極113bを介してトランジスタ211の電
極121bと電気的に接続されている。また、トランジスタ211D2の電極521f(
ソース電極またはドレイン電極の他方)は電極513bを介してトランジスタ211D2
の電極519b(バックゲート電極)と電気的に接続されている。電極546aおよび電
極546bは、電極246と同様の材料および方法で形成することができる。電極521
c、電極521d、電極521e、および電極521fは、電極121aと同様の材料お
よび方法で形成することができる。

0231

トランジスタ211D1およびトランジスタ211D2は、トランジスタ211と同様の
材料および方法で形成することができる。また、トランジスタ211D1およびトランジ
スタ211D2は、トランジスタ211と同じ工程を経て形成することができる。よって
、パッド202a乃至パッド202dは、ダイオードとして機能するトランジスタ211
D1およびダイオードとして機能するトランジスタ211D2がトランジスタ211と電
気的に接続した後に形成される(図22(A)参照。)。

0232

なお、トランジスタ211にダイオードを設けることで、パッド202a乃至パッド20
2dの作製中だけでなく、作製終了以降もESDによるトランジスタ211の破壊または
損傷を防ぐまたは低減することができる。

0233

本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能
である。

0234

(実施の形態4)
<トランジスタの構造例>
本実施の形態では、上記実施の形態に示したトランジスタ201およびトランジスタ21
1に用いることができるトランジスタ構造の一例を示す。上記トランジスタは、ボトム
ート型のトランジスタや、トップゲート型トランジスタなどの様々な形態のトランジスタ
を用いて作製することができる。

0235

なお、本実施の形態に説明の無い部分については、他の実施の形態を参酌して理解するこ
とができる。

0236

図23(A)はトランジスタ221の上面図である。図23(B)は、図23(A)に一
点鎖線で示した部位L1−L2の断面図(チャネル長方向の断面図)である。図23(C
)は、図23(A)に一点鎖線で示した部位W1−W2の断面図(チャネル幅方向の断面
図)である。

0237

トランジスタ221は、半導体層242aの上に半導体層242bが形成され、半導体層
242b、および半導体層242aが半導体層242cに覆われた構造を有する。また、
トランジスタ221は、ゲート電極として機能できる電極246、バックゲート電極とし
て機能できる電極119を有する。

0238

トランジスタ221は、電極121aおよび電極121bの形成後、半導体層242aと
絶縁層226の積層を島状に加工している。また、絶縁層226上に電極246が形成さ
れ、電極246を覆って絶縁層146が形成されている。トランジスタ221は、s−c
hannel構造を有するトランジスタである。

0239

図24(A)はトランジスタ231の上面図である。図24(B)は、図24(A)に一
点鎖線で示した部位L1−L2の断面図(チャネル長方向の断面図)である。図24(C
)は、図24(A)に一点鎖線で示した部位W1−W2の断面図(チャネル幅方向の断面
図)である。

0240

トランジスタ231は、バックゲート電極を有するボトムゲート型のトランジスタの一種
である。トランジスタ231は、絶縁層143上に電極246が形成され、電極246を
覆って絶縁層226が設けられている。また、絶縁層226上の電極246と重なる領域
に半導体層242が形成されている。トランジスタ231が有する半導体層242は、半
導体層242aと半導体層242bを積層している。

0241

また、半導体層242の一部に接して、絶縁層226上に電極113aおよび電極113
bが形成されている。また、半導体層242の一部に接して、電極113aおよび電極1
13b上に絶縁層146が形成されている。また、絶縁層146上に絶縁層147が形成
されている。また、絶縁層147上の半導体層242と重なる領域に電極119が形成さ
れている。

0242

絶縁層147上に設けられた電極119は、絶縁層226、絶縁層146、および絶縁層
147に設けられた開口247aおよび開口247bにおいて、電極246と電気的に接
続されている。よって、電極119と電極246には、同じ電位が供給される。また、開
口247aおよび開口247bは、どちらか一方を設けなくてもよい。また、開口247
aおよび開口247bの両方を設けなくてもよい。開口247aおよび開口247bの両
方を設けない場合は、電極119と電極246に異なる電位を供給することができる。

0243

〔半導体層242のエネルギーバンド構造〕
図25(B)は、図24(B)にB1−B2の一点鎖線で示す部位のエネルギーバンド構
造図である。図25(B)は、トランジスタ231のチャネル形成領域のエネルギーバン
ド構造を示している。

0244

図25(B)中、Ec384は、絶縁層146の伝導帯下端のエネルギーを示している。
半導体層242を半導体層242aと半導体層242bの2層とすることで、トランジス
タの生産性を高めることができる。なお、半導体層242cを設けない分、トラップ準位
390の影響を受けやすくなるが、半導体層242を単層構造とした場合よりも高い電界
効果移動度を実現することができる。

0245

本発明の一態様によれば、電気特性の良好なトランジスタを実現することができる。また
、本発明の一態様によれば、集積度の高い半導体装置を実現することができる。

0246

本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能
である。

0247

(実施の形態5)
本実施の形態では、回路領域102に設けることができる半導体回路の一例について説明
する。なお、本実施の形態において、pチャネル型のトランジスタとして上記実施の形態
に示したトランジスタ291などを用いることができる。また、pチャネル型のトランジ
スタとして上記実施の形態に示したトランジスタ201などを用いることができる。

0248

<半導体回路の構成例>
回路領域102には、OR回路AND回路NAND回路、およびNOR回路などの論
理回路や、インバータ回路バッファ回路シフトレジスタ回路フリップフロップ回路
エンコーダ回路デコーダ回路増幅回路アナログスイッチ回路積分回路、微分回
路、およびメモリ素子などの様々な半導体回路を設けることができる。なお、これらの半
導体回路も半導体装置といえる。図26(A)乃至図26(C)に、半導体回路の一例を
示す。

0249

図26(A)に示すCMOS回路は、pチャネル型のトランジスタ281とnチャネル型
のトランジスタ282を直列に接続し、且つ、それぞれのゲートを接続した、インバータ
回路の構成例を示している。

0250

図26(B)に示すCMOS回路は、pチャネル型のトランジスタ281とnチャネル型
のトランジスタ282を並列に接続した、アナログスイッチ回路の構成例を示している。

0251

図26(C)に示すCMOS回路は、トランジスタ281a、トランジスタ281b、ト
ランジスタ282a、およびトランジスタ282bを用いたNAND回路の構成例を示し
ている。NAND回路は、入力端子IN_Aと入力端子IN_Bに入力される電位の組み
合わせによって、出力される電位が変化する。

0252

〔記憶装置〕
回路領域102に記憶装置を設けることもできる。記憶装置に用いることができる回路の
一例を図27(A)および図27(B)に示す。図27(A)に示す回路は、トランジス
タ289のソースまたはドレインの一方を、トランジスタ1281のゲートおよび容量素
子257の一方の電極に接続した記憶装置の構成例を示している。また、図27(B)に
示す回路は、トランジスタ289のソースまたはドレインの一方を、容量素子257の一
方の電極に接続した記憶装置の構成例を示している。

0253

図27(A)および図27(B)に示す回路は、トランジスタ289のソースまたはドレ
インの他方から入力された電荷を、ノード256に保持することができる。トランジスタ
289に酸化物半導体を用いたトランジスタを用いることで、長期間に渡ってノード25
6の電荷を保持することができる。

0254

図27(A)ではトランジスタ1281として、pチャネル型のトランジスタを示してい
るが、nチャネル型のトランジスタを用いてもよい。例えば、トランジスタ1281とし
て、トランジスタ281またはトランジスタ282を用いてもよい。また、トランジスタ
1281としてチャネルが形成される半導体層に酸化物半導体を用いたトランジスタを用
いてもよい。

0255

ここで、図27(A)および図27(B)に示した半導体装置(記憶装置)について、詳
細に説明しておく。

0256

図27(A)に示す半導体装置は、第1の半導体を用いたトランジスタ1281と第2の
半導体を用いたトランジスタ289、および容量素子257を有している。

0257

トランジスタ289は、上記実施の形態に開示した酸化物半導体を用いたトランジスタで
ある。トランジスタ289のオフ電流が小さいことにより、半導体装置の特定のノードに
長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作を必要と
しない、またはリフレッシュ動作の頻度が極めて少なくすることが可能となるため、消費
電力の低い半導体装置となる。

0258

図27(A)において、配線251はトランジスタ1281のソースまたはドレインの一
方と電気的に接続され、配線252はトランジスタ1281ソースまたはドレインの他方
と電気的に接続される。また、配線253はトランジスタ289のソースまたはドレイン
の一方と電気的に接続され、配線254はトランジスタ289のゲートと電気的に接続さ
れている。そして、トランジスタ1281のゲート、トランジスタ289のソースまたは
ドレインの他方、および容量素子257の電極の一方は、ノード256と電気的に接続さ
れている。また、配線255は容量素子257の電極の他方と電気的に接続されている。

0259

図27(A)に示す半導体装置は、ノード256に与えられた電荷を保持可能という特性
を有することで、以下に示すように、情報の書き込み、保持、読み出しが可能である。

0260

書き込み動作保持動作
情報の書き込みおよび保持について説明する。まず、配線254の電位を、トランジスタ
289がオン状態となる電位にする。これにより、配線253の電位が、ノード256に
与えられる。即ち、ノード256に所定の電荷が与えられる(書き込み)。ここでは、異
なる二つの電位レベルを与える電荷(以下、「Lowレベル電荷」、「Highレベル
荷」という。)のどちらかが与えられるものとする。その後、配線254の電位を、トラ
ンジスタ289がオフ状態となる電位とすることで、ノード256に電荷が保持される。

0261

なお、Highレベル電荷は、Lowレベル電荷よりもノード256に高い電位を与える
電荷とする。また、トランジスタ1281にpチャネル型のトランジスタを用いる場合、
Highレベル電荷およびLowレベル電荷は、どちらもトランジスタのしきい値電圧よ
りも高い電位を与える電荷とする。また、トランジスタ1281にnチャネル型のトラン
ジスタを用いる場合、Highレベル電荷およびLowレベル電荷は、どちらもトランジ
スタのしきい値電圧よりも低い電位である。すなわち、Highレベル電荷とLowレベ
ル電荷は、どちらもトランジスタがオフ状態となる電位を与える電荷である。

0262

トランジスタ289のオフ電流は極めて小さいため、ノード256の電荷は長期間にわた
って保持される。

0263

読み出し動作
次に情報の読み出しについて説明する。配線251に配線252の電位と異なる所定の電
位(定電位)を与えた状態で、配線255に読み出し電位VRを与えると、ノード256
に保持されている情報を読み出すことができる。

0264

Highレベル電荷により与えられる電位をVH、Lowレベル電荷により与えられる電
位をVLとすると、読み出し電位VRは、{(Vth−VH)+(Vth+VL)}/2
とすればよい。なお、情報の読み出しをしないときの配線255の電位は、トランジスタ
1281にpチャネル型のトランジスタを用いる場合はVHより高い電位とし、トランジ
スタ1281にnチャネル型のトランジスタを用いる場合はVLより低い電位とすればよ
い。

0265

例えば、トランジスタ1281にpチャネル型のトランジスタを用いる場合、トランジス
タ1281のVthが−2Vであり、VHを1V、VLを−1Vとすると、VRを−2V
とすればよい。ノード256に書き込まれた電位がVHのとき、配線255にVRが与え
られると、トランジスタ1281のゲートにVR+VH、すなわち−1Vが印加される。
−1VはVthよりも高いため、トランジスタ1281はオン状態にならない。よって、
配線252の電位は変化しない。また、ノード256に書き込まれた電位がVLのとき、
配線255にVRが与えられると、トランジスタ1281のゲートにVR+VL、すなわ
ち−3Vが印加される。−3VはVthよりも低いため、トランジスタ1281がオン
態になる。よって、配線252の電位が変化する。

0266

また、トランジスタ1281にnチャネル型のトランジスタを用いる場合、トランジスタ
1281のVthが2Vであり、VHを1V、VLを−1Vとすると、VRを2Vとすれ
ばよい。ノード256に書き込まれた電位がVHのとき、配線255にVRが与えられる
と、トランジスタ1281のゲートにVR+VH、すなわち3Vが印加される。3VはV
thよりも高いため、トランジスタ1281はオン状態になる。よって、配線252の電
位が変化する。また、ノード256に書き込まれた電位がVLのとき、配線255にVR
が与えられると、トランジスタ1281のゲートにVR+VL、すなわち1Vが印加され
る。1VはVthよりも低いため、トランジスタ1281はオン状態にならない。よって
、配線252の電位は変化しない。

0267

配線252の電位を判別することで、ノード256に保持されている情報を読み出すこと
ができる。

0268

図27(B)に示す半導体装置は、トランジスタ1281を有さない点が図27(A)に
示した半導体装置と異なる。この場合も図27(A)に示した半導体装置と同様の動作に
より情報の書き込みおよび保持が可能である。

0269

図27(B)に示す半導体装置における、情報の読み出しについて説明する。配線254
にトランジスタ289がオン状態になる電位が与えられると、浮遊状態である配線253
と容量素子257とが導通し、配線253と容量素子257の間で電荷が再分配される。
その結果、配線253の電位が変化する。配線253の電位の変化量は、ノード256の
電位(またはノード256に蓄積された電荷)によって、異なる値をとる。

0270

例えば、ノード256の電位をV、容量素子257の容量をC、配線253が有する容量
成分をCB、電荷が再分配される前の配線253の電位をVB0とすると、電荷が再分配
された後の配線253の電位は、(CB×VB0+C×V)/(CB+C)となる。した
がって、メモリセルの状態として、ノード256の電位がV1とV0(V1>V0)の2
つの状態をとるとすると、電位V1を保持している場合の配線253の電位(=(CB×
VB0+C×V1)/(CB+C))は、電位V0を保持している場合の配線253の電
位(=(CB×VB0+C×V0)/(CB+C))よりも高くなることがわかる。

0271

そして、配線253の電位を所定の電位と比較することで、情報を読み出すことができる

0272

以上に示した半導体装置は、酸化物半導体を用いたオフ電流の極めて小さいトランジスタ
を適用することで、長期にわたって記憶内容を保持することが可能となる。つまり、リフ
レッシュ動作が不要となるか、またはリフレッシュ動作の頻度を極めて低くすることが可
能となるため、消費電力の低い半導体装置を実現することができる。また、電力の供給が
ない場合(ただし、電位は固定されていることが好ましい)であっても、長期にわたって
記憶内容を保持することが可能である。

0273

また、該半導体装置は、情報の書き込みに高い電圧が不要であるため、素子の劣化が起こ
りにくい。例えば、従来の不揮発性メモリのように、フローティングゲートへの電子の注
入や、フローティングゲートからの電子の引き抜きを行わないため、絶縁体の劣化といっ
た問題が生じない。即ち、本発明の一態様に係る半導体装置は、従来の不揮発性メモリで
問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上した半導体装置
である。さらに、トランジスタの導通状態非導通状態によって、情報の書き込みが行わ
れるため、高速な動作が可能となる。

0274

〔CPU〕
回路領域102にCPUを設けることもできる。図28はCPUの構成例を示すブロック
図である。

0275

図28に示すCPUは、基板1190上に、ALU1191(ALU:Arithmet
ic logic unit、演算回路)、ALUコントローラ1192、インストラク
ションデコーダ1193、インタラプトコントローラ1194、タイミングコントローラ
1195、レジスタ1196、レジスタコントローラ1197、バスインターフェース
198(Bus I/F)、書き換え可能なROM1199、およびROMインターフェ
ース1189(ROM I/F)を有している。基板1190は、半導体基板、SOI基
板、ガラス基板などを用いる。ROM1199およびROMインターフェース1189は
、別チップに設けてもよい。もちろん、図28に示すCPUは、その構成を簡略化して示
した一例にすぎず、実際のCPUはその用途によって多種多様な構成を有している。例え
ば、図28に示すCPUまたは演算回路を含む構成を一つのコアとし、当該コアを複数含
み、それぞれのコアが並列で動作するような構成としてもよい。また、CPUが内部演算
回路やデータバスで扱えるビット数は、例えば8ビット、16ビット、32ビット、64
ビットなどとすることができる。

0276

バスインターフェース1198を介してCPUに入力された命令は、インストラクション
デコーダ1193に入力され、デコードされた後、ALUコントローラ1192、インタ
プトコントローラ1194、レジスタコントローラ1197、タイミングコントローラ
1195に入力される。

0277

ALUコントローラ1192、インタラプトコントローラ1194、レジスタコントロ
ラ1197、タイミングコントローラ1195は、デコードされた命令に基づき、各種制
御を行なう。具体的にALUコントローラ1192は、ALU1191の動作を制御する
ための信号を生成する。また、インタラプトコントローラ1194は、CPUのプログ
ム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク
状態から判断し、処理する。レジスタコントローラ1197は、レジスタ1196のアド
レスを生成し、CPUの状態に応じてレジスタ1196の読み出しや書き込みを行なう。

0278

また、タイミングコントローラ1195は、ALU1191、ALUコントローラ119
2、インストラクションデコーダ1193、インタラプトコントローラ1194、および
レジスタコントローラ1197の動作のタイミングを制御する信号を生成する。例えばタ
イミングコントローラ1195は、基準クロック信号を元に、内部クロック信号を生成す
内部クロック生成部を備えており、内部クロック信号を上記各種回路に供給する。

0279

図28に示すCPUでは、レジスタ1196に、メモリセルが設けられている。レジスタ
1196のメモリセルとして、上述したトランジスタや記憶装置などを用いることができ
る。

0280

図28に示すCPUにおいて、レジスタコントローラ1197は、ALU1191からの
指示に従い、レジスタ1196における保持動作の選択を行う。すなわち、レジスタ11
96が有するメモリセルにおいて、フリップフロップによるデータの保持を行うか、容量
素子によるデータの保持を行うかを、選択する。フリップフロップによるデータの保持が
選択されている場合、レジスタ1196内の記憶素子への、電源電圧の供給が行われる。
容量素子におけるデータの保持が選択されている場合、容量素子へのデータの書き換えが
行われ、レジスタ1196内のメモリセルへの電源電圧の供給を停止することができる。

0281

図29は、レジスタ1196として用いることのできる記憶素子の回路図の一例である。
記憶素子730は、電源遮断で記憶データが揮発する回路701と、電源遮断で記憶デー
タが揮発しない回路702と、スイッチ703と、スイッチ704と、論理素子706と
、容量素子707と、選択機能を有する回路720と、を有する。回路702は、容量素
子708と、トランジスタ709と、トランジスタ710と、を有する。なお、記憶素子
730は、必要に応じて、ダイオード、抵抗素子、インダクタなどのその他の素子をさら
に有していても良い。

0282

ここで、回路702には、上述した記憶装置を用いることができる。記憶素子730への
電源電圧の供給が停止した際、回路702のトランジスタ709のゲートには接地電位(
0V)、またはトランジスタ709がオフする電位が入力され続ける構成とする。例えば
、トランジスタ709のゲートが抵抗等の負荷を介して接地される構成とする。

0283

スイッチ703は、一導電型(例えば、nチャネル型)のトランジスタ713を用いて構
成され、スイッチ704は、トランジスタ713とは逆の導電型(例えば、pチャネル型
)のトランジスタ714を用いて構成した例を示す。ここで、スイッチ703の第1の端
子はトランジスタ713のソースとドレインの一方に対応し、スイッチ703の第2の端
子はトランジスタ713のソースとドレインの他方に対応し、スイッチ703はトランジ
スタ713のゲートに入力される制御信号RDによって、第1の端子と第2の端子の間の
導通または非導通(つまり、トランジスタ713のオン状態またはオフ状態)が選択され
る。スイッチ704の第1の端子はトランジスタ714のソースとドレインの一方に対応
し、スイッチ704の第2の端子はトランジスタ714のソースとドレインの他方に対応
し、スイッチ704はトランジスタ714のゲートに入力される制御信号RDによって、
第1の端子と第2の端子の間の導通または非導通(つまり、トランジスタ714のオン状
態またはオフ状態)が選択される。

0284

トランジスタ709のソースとドレインの一方は、容量素子708の一対の電極のうちの
一方、およびトランジスタ710のゲートと電気的に接続される。ここで、接続部分をノ
ードM2とする。トランジスタ710のソースとドレインの一方は、低電源電位を供給す
ることのできる配線(例えばGND線)に電気的に接続され、他方は、スイッチ703の
第1の端子(トランジスタ713のソースとドレインの一方)と電気的に接続される。ス
イッチ703の第2の端子(トランジスタ713のソースとドレインの他方)はスイッチ
704の第1の端子(トランジスタ714のソースとドレインの一方)と電気的に接続さ
れる。スイッチ704の第2の端子(トランジスタ714のソースとドレインの他方)は
電源電位VDDを供給することのできる配線と電気的に接続される。スイッチ703の第
2の端子(トランジスタ713のソースとドレインの他方)と、スイッチ704の第1の
端子(トランジスタ714のソースとドレインの一方)と、論理素子706の入力端子と
、容量素子707の一対の電極のうちの一方と、は電気的に接続される。ここで、接続部
分をノードM1とする。容量素子707の一対の電極のうちの他方は、一定の電位が入力
される構成とすることができる。例えば、低電源電位(GND等)または高電源電位(V
DD等)が入力される構成とすることができる。容量素子707の一対の電極のうちの他
方は、低電源電位を供給することのできる配線(例えばGND線)と電気的に接続される
。容量素子708の一対の電極のうちの他方は、一定の電位が入力される構成とすること
ができる。例えば、低電源電位(GND等)または高電源電位(VDD等)が入力される
構成とすることができる。容量素子708の一対の電極のうちの他方は、低電源電位を供
給することのできる配線(例えばGND線)と電気的に接続される。

0285

なお、容量素子707および容量素子708は、トランジスタや配線の寄生容量等を積極
的に利用することによって省略することも可能である。

0286

トランジスタ709のゲート電極には、制御信号WEが入力される。スイッチ703およ
びスイッチ704は、制御信号WEとは異なる制御信号RDによって第1の端子と第2の
端子の間の導通状態または非導通状態を選択され、一方のスイッチの第1の端子と第2の
端子の間が導通状態のとき他方のスイッチの第1の端子と第2の端子の間は非導通状態と
なる。

0287

トランジスタ709のソースとドレインの他方には、回路701に保持されたデータに対
応する信号が入力される。図29では、回路701から出力された信号が、トランジスタ
709のソースとドレインの他方に入力される例を示した。スイッチ703の第2の端子
(トランジスタ713のソースとドレインの他方)から出力される信号は、論理素子70
6によってその論理値反転された反転信号となり、回路720を介して回路701に入
力される。

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