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技術 半導体装置

出願人 株式会社半導体エネルギー研究所
発明者 松嵜隆徳加藤清
出願日 2019年7月24日 (1年4ヶ月経過) 出願番号 2019-136058
公開日 2020年1月9日 (10ヶ月経過) 公開番号 2020-004474
状態 未査定
技術分野 DRAM 薄膜トランジスタ 半導体メモリ
主要キーワード 電気的パス IC用パッケージ 複合解析 スロープ型 デルタシグマ型 ナノビーム 混合酸化物層 温度変化分
関連する未来課題
重要な関連分野

この項目の情報は公開日時点(2020年1月9日)のものです。
また、この項目は機械的に抽出しているため、正しく解析できていない場合があります

図面 (20)

課題

読み出す電圧周囲温度等の影響を受けても、正しいデータとして読み出すことのできる半導体装置を提供する。

解決手段

半導体装置において、温度変化に対して閾値電圧が変動する第2の回路ADC)中のトランジスタ51のゲートに基準となる参照電圧Vrefを印加し、閾値電圧Vthの変動分が加算された補正された参照電圧Vref+Vthを生成する。第2の回路中のトランジスタの閾値電圧の変動分が加算された補正された参照電圧を用いてアナログ電圧デジタル信号として読み出すことで、第1の回路(メモリセルMC)中のトランジスタ11の温度変化分の特性のずれを第2の回路中のトランジスタの温度変化分の特性のずれで相殺した正しいデータを読み出し可能とする。

概要

背景

シリコン(Si)を半導体層に用いたトランジスタ(以下、Siトランジスタ)と、酸化
半導体(Oxide Semiconductor:OS)を半導体層に用いたトラン
スタ(以下、OSトランジスタ)と、を組み合わせて多値のデータの保持を可能にした
半導体装置が注目されている(特許文献1、2参照)。

概要

読み出す電圧周囲温度等の影響を受けても、正しいデータとして読み出すことのできる半導体装置を提供する。半導体装置において、温度変化に対して閾値電圧が変動する第2の回路ADC)中のトランジスタ51のゲートに基準となる参照電圧Vrefを印加し、閾値電圧Vthの変動分が加算された補正された参照電圧Vref+Vthを生成する。第2の回路中のトランジスタの閾値電圧の変動分が加算された補正された参照電圧を用いてアナログ電圧デジタル信号として読み出すことで、第1の回路(メモリセルMC)中のトランジスタ11の温度変化分の特性のずれを第2の回路中のトランジスタの温度変化分の特性のずれで相殺した正しいデータを読み出し可能とする。

目的

本発明の一態様では、読み出す電圧が周囲温度等の影響を受けても正しいデータ
として読み出すことのできる、新規な構成の半導体装置等を提供する

効果

実績

技術文献被引用数
0件
牽制数
0件

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請求項1

第1のトランジスタを有するメモリセルと、第2のトランジスタとコンパレータを有するA/Dコンバータと、前記コンパレータの第1の入力端子が前記第1のトランジスタのソース又はドレインの一方と電気的に接続し、前記コンパレータの第2の入力端子が前記第2のトランジスタのソース又はドレインの一方と電気的に接続し、前記コンパレータの第2の入力端子は、前記コンパレータの第2の入力端子がプリチャージされた後に、前記第2のトランジスタを介して電荷放電され、前記メモリセルは、複数の電圧を保持し、前記複数の電圧と前記第1のトランジスタのしきい値電圧との和を、第1の電圧として出力し、前記コンパレータは、前記第2のトランジスタのソース又はドレインの一方から出力される第2の電圧と、前記メモリセルから出力される第1の電圧を比較し、前記第2の電圧は、前記第2のトランジスタのゲートに供給される参照電圧と、前記第2のトランジスタのしきい値電圧の和であり、前記コンパレータの出力端子は前記第2のトランジスタのゲートと直接接続していない、半導体装置

技術分野

0001

本発明の一態様は、半導体装置、及び電子機器に関する。

0002

なお本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の技
術分野は、物、方法、または、製造方法に関するものである。または、本発明の一態様は
、プロセス、マシン、マニュファクチャ、または、組成物コンポジションオブ・マタ
ー)に関するものである。そのため、より具体的に本明細書で開示する本発明の一態様の
技術分野としては、半導体装置、表示装置発光装置蓄電装置撮像装置記憶装置
それらの駆動方法、または、それらの製造方法、を一例として挙げることができる。

0003

なお、本明細書等において、半導体装置は、半導体特性を利用することで機能しうる素子
回路、又は装置等を指す。一例としては、トランジスタダイオード等の半導体素子
半導体装置である。また別の一例としては、半導体素子を有する回路は、半導体装置であ
る。また別の一例としては、半導体素子を有する回路を備えた装置は、半導体装置である

背景技術

0004

シリコン(Si)を半導体層に用いたトランジスタ(以下、Siトランジスタ)と、酸化
半導体(Oxide Semiconductor:OS)を半導体層に用いたトラン
スタ(以下、OSトランジスタ)と、を組み合わせて多値のデータの保持を可能にした
半導体装置が注目されている(特許文献1、2参照)。

先行技術

0005

特開2014−199707号公報
特開2014−199708号公報

発明が解決しようとする課題

0006

特許文献1、2では、読み出される電圧がSiトランジスタの閾値電圧の影響を受ける。
Siトランジスタの閾値電圧は、周囲温度等によって変化する。したがって、読み出され
る電圧は、周囲温度等の影響を受けてしまい、正しいデータが読み出せない虞がある。

0007

本発明の一態様は、新規な半導体装置、新規な電子機器等を提供することを課題の一とす
る。

0008

または、本発明の一態様では、読み出す電圧が周囲温度等の影響を受けても正しいデータ
として読み出すことのできる、新規な構成の半導体装置等を提供することを課題の一とす
る。または、本発明の一態様は、保持できる複数の電圧のレベルを増やした多値のデータ
の書き込み及び読み出しを行うことができる、新規な構成の半導体装置等を提供すること
を課題の一とする。

0009

なお本発明の一態様の課題は、上記列挙した課題に限定されない。上記列挙した課題は、
他の課題の存在を妨げるものではない。なお他の課題は、以下の記載で述べる、本項目
言及していない課題である。本項目で言及していない課題は、当業者であれば明細書又は
図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。
なお、本発明の一態様は、上記列挙した記載、及び/又は他の課題のうち、少なくとも一
つの課題を解決するものである。

課題を解決するための手段

0010

本発明の一態様は、メモリセルと、A/Dコンバータと、を有する半導体装置であって、
メモリセルは、複数の電圧を保持する機能を有し、メモリセルは、第1のトランジスタを
有し、メモリセルは、複数の電圧のいずれか一と、第1のトランジスタの閾値電圧と、の
和となる読み出し電圧を出力する機能を有し、A/Dコンバータは、補正された参照電圧
と読み出し電圧とを比較して複数の電圧に対応するデータを判別する機能を有し、A/D
コンバータは、第2のトランジスタを有し、補正された参照電圧は、基準となる参照電圧
と、第2のトランジスタの閾値電圧と、の和となる電圧である、半導体装置である。

0011

本発明の一態様において、読み出し電圧は、複数の電圧のいずれか一に応じて第1のトラ
ンジスタに電流を流すことで読み出される電圧である、半導体装置が好ましい。

0012

本発明の一態様において、第1のトランジスタと、第2のトランジスタと、は、チャネル
形成領域にシリコンを有する、半導体装置が好ましい。

0013

本発明の一態様において、補正された参照電圧は、第2のトランジスタのゲートに基準と
なる参照電圧を与えて得られる電圧である、半導体装置が好ましい。

0014

本発明の一態様において、補正された参照電圧を与える配線を有し、基準となる参照電圧
は、第2のトランジスタのゲートに与えられ、配線は、第2のトランジスタにスイッチを
介して電気的に接続され、補正された参照電圧は、配線をプリチャージし、スイッチを導
通状態とすることで配線を放電させて得られる電圧である、半導体装置が好ましい。

0015

本発明の一態様において、メモリセルは、第3のトランジスタを有し、第3のトランジス
タのソース又はドレインの一方は、第1のトランジスタのゲートに電気的に接続され、第
3のトランジスタは、チャネル形成領域に酸化物半導体を有するトランジスタである、半
導体装置が好ましい。

0016

本発明の一態様において、A/Dコンバータは、フラッシュ型のA/Dコンバータである
、半導体装置が好ましい。

0017

なおその他の本発明の一態様については、以下で述べる実施の形態における説明、及び図
面に記載されている。

発明の効果

0018

本発明の一態様は、新規な半導体装置、新規な電子機器等を提供することができる。

0019

または、本発明の一態様では、読み出す電圧が周囲温度等の影響を受けても正しいデータ
として読み出すことのできる、新規な構成の半導体装置等を提供することができる。また
は、本発明の一態様は、保持できる複数の電圧のレベルを増やした多値のデータの書き込
み及び読み出しを行うことができる、新規な構成の半導体装置等を提供することができる

0020

なお本発明の一態様の効果は、上記列挙した効果に限定されない。上記列挙した効果は、
他の効果の存在を妨げるものではない。なお他の効果は、以下の記載で述べる、本項目で
言及していない効果である。本項目で言及していない効果は、当業者であれば明細書又は
図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。
なお、本発明の一態様は、上記列挙した効果、及び/又は他の効果のうち、少なくとも一
つの効果を有するものである。従って本発明の一態様は、場合によっては、上記列挙した
効果を有さない場合もある。

図面の簡単な説明

0021

本発明の一態様を説明するための回路図。
本発明の一態様を説明するための図。
本発明の一態様を説明するためのタイミングチャート
本発明の一態様を説明するための回路図。
本発明の一態様を説明するための回路図。
本発明の一態様を説明するための回路図及びタイミングチャート。
本発明の一態様を説明するための回路図。
本発明の一態様を説明するための回路図。
本発明の一態様を説明するための回路図。
本発明の一態様を説明するための回路図。
本発明の一態様を説明するための回路図。
本発明の一態様を説明するための回路図。
本発明の一態様を説明するための上面図及び回路図。
本発明の一態様を説明するための断面模式図
本発明の一態様を説明するための模式図。
本発明の一態様を説明するためのフローチャート及び斜視図。
本発明の一態様を適用可能な電子機器の図。
本発明の一態様を説明するための回路図及びタイミングチャート。
本発明の一態様を説明するための回路図。
本発明の一態様を説明するための回路図。
本発明の一態様を説明するための回路図。

実施例

0022

以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異な
る態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及
び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、
以下の実施の形態の記載内容に限定して解釈されるものではない。

0023

なお本明細書等において、「第1」、「第2」、「第3」という序数詞は、構成要素の混
同を避けるために付したものである。従って、構成要素の数を限定するものではない。ま
た、構成要素の順序を限定するものではない。また例えば、本明細書等の実施の形態の一
において「第1」に言及された構成要素が、他の実施の形態、あるいは特許請求の範囲に
おいて「第2」に言及された構成要素とすることもありうる。また例えば、本明細書等の
実施の形態の一において「第1」に言及された構成要素を、他の実施の形態、あるいは特
許請求の範囲において省略して言及することもありうる。

0024

なお図面において、同一の要素または同様な機能を有する要素、同一の材質の要素、ある
いは同時に形成される要素等には同一の符号を付す場合があり、その繰り返しの説明は省
略する場合がある。

0025

(実施の形態1)
本実施の形態では、開示する発明の一態様に係る半導体装置が有する、メモリセル及びA
/D(アナログデジタル)コンバータの構成について説明する。

0026

図1は、メモリセルMCと、メモリセルMCに接続されたA/DコンバータADCの一例
を示す回路図である。

0027

図1に示すメモリセルMCは、トランジスタ11と、トランジスタ12と、容量素子13
と、を有する。なおメモリセルMCは、図1では図示を省略したが、マトリクス状に複数
設けられる。

0028

図1に示すA/DコンバータADCは、トランジスタ51と、スイッチ52と、コンパレ
ータ53と、を有する。なおA/DコンバータADCは、図1では図示を省略したが、メ
モリセルMCに保持される多値のデータの数に応じて、トランジスタ51と、スイッチ5
2と、コンパレータ53とが複数設けられる。

0029

メモリセルMCは、トランジスタ12を非導通状態とすることで、ノードFNに複数のア
ナログ電圧を保持する機能を有する。複数のアナログ電圧は、メモリセルMCで保持する
多値のデータに相当する。データの書き込み及び読み出しは、トランジスタ11、12の
導通状態を制御して行う。トランジスタ11、12の導通状態は、配線WWL及び配線R
WLに伝送される信号によって制御される。

0030

メモリセルMCへのデータの書き込みは、トランジスタ12を導通状態とし、配線BL
電位をノードFNに与えて行う。メモリセルMCでのデータの保持は、トランジスタ12
を非導通状態としてノードFNの電荷を保持することで行う。メモリセルMCからのデー
タの読み出しは、ノードFNに保持する電荷に応じて変化する、プリチャージされた配線
BLの電位をA/Dコンバータで読み出すことで行う。

0031

配線BLと配線SLとの間を流れる電流(Ir)は、トランジスタ11のゲートとソース
との間の電圧(Vgs)の絶対値が閾値電圧(Vth)以下となることで小さくなる。A
/DコンバータADCは、電流Irが小さくなるときの配線BL又は配線SLに読み出さ
れる電位をメモリセルMCに保持されたデータとして読み出す。

0032

配線BL又は配線SLに読み出される電位は、ノードFNに保持する電荷に応じた電圧を
VMとすると、VM+Vthとなる。すなわち、複数のアナログ電圧のいずれか一と、ト
ランジスタ11の閾値電圧との和となる。VM+Vthは、ノードFNの電位VMと配線
SLの電位との差の絶対値であるVgsが、Vth以下となる電圧である。VM+Vth
を読み出し電圧という場合がある。

0033

A/DコンバータADCは、配線BL又は配線SLに読み出される読み出し電圧と、補正
された参照電圧とをコンパレータで比較し、比較した信号を基にデジタル信号を生成する
機能を有する。補正された参照電圧は、基準となる参照電圧Vrefがトランジスタ51
のゲートに与えられるとき、スイッチ52をオンにすることで得られる電圧である。なお
補正された参照電圧を与える配線は、スイッチ52をオンにする前にプリチャージしてお
くことが好ましい。また、スイッチ52は信号SW_ENによってオン・オフが制御され
る。

0034

補正された参照電圧を与える配線をプリチャージする場合、一例としては図20に示すよ
うに信号SW_preで制御されるスイッチ59を介してプリチャージ電圧Vprech
argeを与える構成とすればよい。なお図20のようにスイッチ59を用いて配線のプ
リチャージを行う場合、図21に示すようにスイッチ52を省略することもできる。なお
以下では、スイッチ59を用いてプリチャージを行う構成を一例として挙げて説明するが
、トランジスタ51に接続された配線の電位を変化させて、トランジスタ51及びスイッ
チ52を介して、補正された参照電圧を与える配線をプリチャージすることもできる。

0035

基準となる参照電圧Vrefがゲートに与えられるトランジスタ51は、トランジスタ1
1と同じ導電型のトランジスタであり、同様の閾値電圧Vthを有する。従って、トラン
ジスタ51に接続されたスイッチ52をオンにすることで、補正された参照電圧を与える
配線にプリチャージされた電荷が放電される。コンパレータ53の入力端子に供給される
補正された参照電圧は、この放電によって、基準となる参照電圧Vrefと、トランジス
タ51の閾値電圧Vthとの和である、Vref+Vthとなる。

0036

本実施の形態の構成のメモリセルMCは、上述したように、メモリセルMCから読み出さ
れる読み出し電圧を、VM+Vthといったトランジスタ11の閾値電圧を含む形で出力
する。トランジスタ11の閾値電圧は、周囲温度等の変動によって変動する。閾値電圧が
変動すると読み出し電圧が変動し、A/DコンバータADCで読み出し電圧と補正された
参照電圧を比較して、A/D変換する場合に正しいデータの出力が得られず、得られるデ
ータの信頼性が低下する。

0037

そこで本実施の形態の構成のA/DコンバータADCは、読み出し電圧VM+Vthと比
較する補正された参照電圧を、Vref+Vthといったトランジスタ11の閾値電圧の
変動に対応した電圧とする。具体的には、A/DコンバータADCにトランジスタ51を
設け、スイッチ52の制御によって比較したい基準となる参照電圧Vrefにトランジス
タ51の閾値電圧が加算された値の補正された参照電圧であるVref+Vthを用いて
、読み出し電圧のA/D変換を行う。

0038

トランジスタ51の閾値電圧が加算された値の補正された参照電圧は、トランジスタ11
の閾値電圧の変動に対応して変化させることができる。従って、読み出し電圧のトランジ
スタ11の閾値電圧の変動を、補正された参照電圧のトランジスタ51の閾値電圧の変動
で相殺し、A/D変換を行うことができる。従って、読み出す電圧が周囲温度等の影響を
受けても正しいデータとして読み出すことのできる、半導体装置とすることができる。

0039

また本実施の形態で説明する半導体装置は、周囲温度等の変化に伴う閾値電圧の変動の影
響を小さくしてデータの読み出しを行うことができるため、補正された参照電圧と読み出
し電圧との間の電位差を大きくとる必要がない。言い換えれば、保持可能な電圧内で、複
数の読み出し電圧と補正された参照電圧を設定することができ、メモリセルMCに保持す
る電圧のレベルの数を増やして、多値のデータの書き込み及び読み出しを行うことができ
る。

0040

図2(A)、(B)では、周囲温度の変化等によって閾値電圧が異なる際の、読み出し電
圧及び補正された参照電圧の変化について説明する。なお比較のため、図2(A)では、
A/Dコンバータで閾値電圧を加算しない、つまり補正しない参照電圧を用いる場合につ
いて、図2(B)では、A/Dコンバータで閾値電圧を加算した補正された参照電圧を用
いる場合について説明する。

0041

なお図2(A)、(B)では、温度t1とt2での、データとしてdata1乃至3の読
み出し電圧の分布を示す。また図2(A)、(B)では、温度t1からt2に変化するこ
とで、閾値電圧が上昇する場合を説明する。また図2(A)、(B)では、温度t1時の
閾値電圧をVth_t1とし、温度t2時の閾値電圧をVth_t2とする。なおA/D
変換に用いる補正しない参照電圧について、図2(A)では、Vref_1乃至Vref
_3を用い、図2(B)では、Vref_1乃至Vref_3を基準となる参照電圧とし
て用い、実際の補正された参照電圧を温度t1ではVref_1+Vth_t1乃至Vr
ef_3+Vth_t1、温度t2ではVref_1+Vth_t2乃至Vref_3+
Vth_t2とする。なお図2(A)、(B)において、VM_1乃至VM_3は、デー
タによって異なる読み出し電圧を表している。

0042

図2(A)では、温度t1からt2への変化によって、読み出し電圧がVM_1+Vth
_t1乃至VM_3+Vth_t1から、VM_1+Vth_t2乃至VM_3+Vth
_t2に上昇している。図2(A)でA/D変換に用いる補正しない参照電圧Vref_
1乃至Vref_3は一定のため、同じデータの読み出し電圧であっても正しいデータと
して読み出すことが難しい。

0043

一方で図2(B)では、温度t1からt2への変化によって、読み出し電圧がVM_1+
Vth_t1乃至VM_3+Vth_t1から、VM_1+Vth_t2乃至VM_3+
Vth_t2に閾値電圧の変化の分、上昇している。この上昇に併せて、参照電圧もVr
ef_1+Vth_t1乃至Vref_3+Vth_t1から、Vref_1+Vth_
t2乃至Vref_3+Vth_t2に上昇している。従って、温度の違いに伴う補正さ
れた参照電圧と読み出し電圧との大小関係に変化はなく、正しいデータとして読み出すこ
とができる。

0044

<メモリセルMCの構成例について>
次いで、図1に示すメモリセルMCの構成について説明する。

0045

トランジスタ11のゲートは、トランジスタ12のソース又はドレインの一方に接続され
る。また、トランジスタ11のソース又はドレインの一方は、配線BLに接続される。ま
た、トランジスタ11のソース又はドレインの他方は、配線SLに接続される。なお図1
では、トランジスタ11の導電型をpチャネル型として示すが、nチャネル型でもよい。

0046

なおトランジスタ11の導電型をnチャネル型とする場合は、図19に示すようにA/D
コンバータADCが有するトランジスタ51の導電型もnチャネル型とする。トランジス
タ11、51をnチャネル型とする場合、グラウンド電位を与える配線の電位を電位VD
Dとする等、電位の関係を反転させて動作させればよい。

0047

トランジスタ11は、チャネル形成領域にシリコンを有するトランジスタ(Siトランジ
スタ)であることが好ましい。Siトランジスタは、不純物等の添加により、同一プロセ
スで作製される際の閾値電圧のばらつきを小さくすることができる。従って、読み出し電
圧に加わる閾値電圧のばらつきを小さくすることができる。なおトランジスタ11と同じ
極性とするトランジスタ51についても、トランジスタ11と同様にSiトランジスタと
することで、閾値電圧Vth等の諸特性を揃えることができるため、好ましい。

0048

トランジスタ12のゲートは、配線WWLに接続される。また、トランジスタ12のソー
ス又はドレインの他方は、配線BLに接続される。また、トランジスタ12とトランジス
タ11の間のノードは、ノードFNという。なお図1では、トランジスタ12の導電型を
nチャネル型として示すが、pチャネル型でもよい。

0049

トランジスタ12は、データの書き込みと保持を制御するスイッチとしての機能を有する
。なおトランジスタ12は、非導通状態においてソースとドレインとの間を流れる電流(
オフ電流)が低いトランジスタが用いられることが好適である。オフ電流が少ないトラン
ジスタとしては、チャネル形成領域に酸化物半導体を有するトランジスタ(OSトランジ
スタ)であることが好ましい。OSトランジスタは、オフ電流が低い、Siトランジスタ
と重ねて作製できる等の利点がある。OSトランジスタについては、後の実施の形態で詳
述する。

0050

容量素子13の一方の電極は、ノードFNに接続される。また、容量素子13の他方の電
極は、配線RWLが接続される。

0051

配線WWLには、書き込みワード信号が与えられる。書き込みワード信号は、配線BLの
電圧をノードFNに与えるために、トランジスタ12を導通状態とする信号である。

0052

配線BLには、多値のデータが与えられる。また配線BLには、データを読み出すための
、プリチャージ電圧Vprechargeが与えられる。配線BLには、その他の電圧、
例えば初期化するための電圧等が与えられてもよい。なお配線BLは、プリチャージ電圧
Vprechargeが与えられた後に、電気的に浮遊状態とする。

0053

多値のデータは、kビット(kは2以上の自然数)のデータである。具体的には、2ビッ
トのデータであれば4値のデータであり、4段階の電圧のいずれか一を有する信号である

0054

プリチャージ電圧Vprechargeは、データを読み出すために、配線BLに与えら
れる電圧である。また、プリチャージ電圧Vprechargeが与えられた後、配線B
Lは電気的に浮遊状態となる。

0055

配線RWLには、読み出し信号が与えられる。読み出し信号は、メモリセルMCからデー
タを選択的に読み出すために、容量素子13の他方の電極に与えられる信号である。

0056

配線SLには、配線BLに与えられるプリチャージ電圧Vprechargeよりも低い
電圧、例えばグラウンド電圧VGNDが与えられる。

0057

<メモリセルMCの動作例について>
次いでメモリセルMCの動作例について、タイミングチャート及び回路図を用いて説明す
る。なおメモリセルMCの動作の詳細については、本出願人による特開2014−199
707号公報を参照されたい。

0058

メモリセルMCへのデータの書き込みは、図3(A)に示すタイミングチャート図、及び
図4(A)、(B)に示す回路図で説明することができる。

0059

図3(A)に示すタイミングチャートは、初期状態である期間T0、メモリセルMCにデ
ータを書きこむ期間T1、メモリセルMCでデータを保持する期間T2、を示している。
図3(A)に示すタイミングチャートは、図1で示した配線WWL、配線RWL、ノード
FN、配線BL、及び配線SLに与えられる各信号の変化について示すものである。

0060

また、図4(A)の回路図は、期間T1での状態を説明する回路図である。図4(B)の
回路図は、期間T2での状態を説明する回路図である。配線BLに与えられるデータの電
圧VMは、多値のデータが例えば4値であれば、4つのレベル(V00、V01、V10
、V11)のいずれか一の電圧である。図4(A)に示す点線矢印は、メモリセルMCへ
のデータの書き込み時における、電荷の流れを表している。図4(A)、(B)に示す「
H」、「L」は、信号のハイレベルローレベルを表している。

0061

データの書き込みは、次のように行われる。

0062

まず、期間T0では、配線WWLをローレベルとして、トランジスタ12を非導通状態に
して、ノードFNを電気的に浮遊状態にする。ノードFNを浮遊状態として、配線RWL
をハイレベルからローレベルにする。すると、容量素子13の容量結合によりノードFN
の電位が低下する。

0063

期間T1では、配線WWLをハイレベルとし、トランジスタ12を導通状態にして、配線
BLの電位VMをノードFNに与える。ノードFNの電位は、電位VMの電圧レベルによ
って変わる。

0064

期間T2では、配線WWLをローレベルとし、トランジスタ12を非導通状態にして、ノ
ードFNを電気的に浮遊状態にする。ノードFNを浮遊状態として、配線RWLの電位を
ローレベルからハイレベルにする。すると、ノードFNの電位が電位VMから一定の電位
VRWL)だけ上昇する。データの書き込みが完了し、書きこまれたデータはメモリ
ルMCのノードFNに保持される。

0065

次いで、メモリセルMCからのデータの読み出しは、図3(B)に示すタイミンチャー
ト図、及び図5(A)乃至(C)に示す回路図で説明することができる。

0066

図3(B)に示すタイミングチャートは、データ保持状態である期間T3、配線BLをプ
リチャージする期間T4、メモリセルMCからデータを読み出す期間T5、を示している
図3(B)に示すタイミングチャートは、図1で示した配線WWL、配線RWL、ノー
ドFN、配線BL、及び配線SLに与えられる各信号の変化について示すものである。

0067

また、図5(A)の回路図は、期間T3での状態を説明する回路図である。図5(B)の
回路図は、期間T4での状態を説明する回路図である。図5(C)の回路図は、期間T5
での状態を説明する回路図である。配線BLに読み出される電圧は、多値のデータが例え
ば4値であれば、4つのレベル(V00、V01、V10、V11)のいずれか一に対応
する電圧である。図5(C)に示す点線矢印は、メモリセルMCからのデータ読み出し時
における、電荷の流れを表している。図5(C)に示す「Vth」は、トランジスタ11
の閾値電圧である。図5(A)乃至(C)に示す「H」、「L」は、信号のハイレベル、
ローレベルを表している。

0068

データの読み出しは、次のように行われる。

0069

まず、期間T3では、配線WWLをローレベルとして、トランジスタ12を非導通状態と
する。以降、データの読み出し時には、トランジスタ12は非導通状態である。また期間
T3では、配線RWLをハイレベルとし、期間T2で保持されたノードFNの電位VM+
VRWLを保持する。配線SLの電位は、グラウンド電位VGNDである。

0070

期間T4では、配線BLを電位Vprechargeにプリチャージする。また期間T4
では、配線RWLをハイレベルとし、期間T2で保持されたノードFNの電位VM+VR
WLを保持する。

0071

期間T5では、ノードFNを浮遊状態として、配線RWLの電位をハイレベルからローレ
ベルにする。すると、ノードFNの電位が電位VM+VRWLから一定の電位(VRWL
)だけ下降し、元のデータの電位VMとなる。この電位VMに応じて、トランジスタ11
では電流Irが流れる。電流Irが流れることで、配線BLの電位が電位Vprecha
rgeから下降する。配線BLの電位の下降は、トランジスタ11のゲートとソースの間
の電圧(Vgs)が閾値電圧Vthとなることで電流Irが小さくなるため、止まる。ト
ランジスタ11のゲートの電位が電位VMのため、VgsがVthとなる配線BLの電位
は電位VM+Vthとなる。このVM+Vthは、ノードFNに保持した電位VMと同様
に、多値のデータが例えば4値であれば、4つのレベル(V00、V01、V10、V1
1)のいずれか一の電圧に対応する。すなわち、配線BLの電位は、データに応じた電位
とすることができる。従って、配線BLへのデータの読み出しが完了し、読み出されたデ
ータは配線BLを介してA/DコンバータADCに与えることができる。

0072

<A/Dコンバータの構成例>
図6(A)には、4値のデータに応じた電圧を変換するA/DコンバータADCの回路図
の一例を示す。図6(A)では、コンパレータ53の補正された参照電圧を与える側の入
端子を端子COMP_INとし、端子COMP_INをプリチャージするためのスイッ
チ59を図示している。スイッチ59の制御は、信号SW_preで行い、補正された参
照電圧の生成時にスイッチ59を導通状態とし、電圧Vprechargeを端子COM
P_INに与える。

0073

A/DコンバータADCのトランジスタ51のゲートに与える基準となる参照電圧Vre
f_1乃至Vref_3は、電圧生成回路54を用いて与える。電圧生成回路54で得ら
れる基準となる参照電圧Vref_1乃至Vref_3を用いて、プリチャージした端子
COMP_INをVref_1+Vth乃至Vref_3+Vthとすることができる。
電圧生成回路54は、一例として図6(A)に図示するように、抵抗直列に接続した回
路である。

0074

コンパレータ53で比較して得られる出力信号D_OUT1乃至D_OUT3は、周囲温
度等の変化による閾値電圧の変動が相殺されて得られる。従って、得られるデジタルデー
タが信頼性に優れたものとすることができる。

0075

<A/Dコンバータの動作例>
次いでA/DコンバータADCの動作例について、図6(B)のタイミングチャートを用
いて説明する。

0076

図6(B)に示すタイミングチャートは、待機状態である期間T6、プリチャージを行う
期間T7、基準となる参照電圧を生成する期間T8、を示している。

0077

閾値電圧の変化分を含む参照電圧を生成するための、A/DコンバータADCの動作は、
次のように行われる。

0078

まず、期間T6では、スイッチ52、スイッチ59をオフにする。なおスイッチ52、ス
イッチ59として、オフ電流が低いOSトランジスタを用いることが好ましい。スイッチ
52、スイッチ59をオフにする期間、A/DコンバータADCには補正された参照電圧
を生成するための電流が流れず、この間の消費電力を低減することができる。

0079

期間T7では、信号SW_preを制御してスイッチ59をオンにし、端子COMP_I
Nを電位Vprechargeにプリチャージする。

0080

期間T8では、信号SW_ENを制御してスイッチ52をオンにする。すると、トランジ
スタ51のゲートの基準となる参照電圧Vref_1乃至Vref_3に応じて、トラン
ジスタ51では電流が流れる。トランジスタ51に電流が流れることで、端子COMP_
INの電位が電位Vprechargeから下降する。端子COMP_INの電位の下降
は、トランジスタ51のゲートとソースの間の電圧が閾値電圧Vthとなることでトラン
ジスタ51を流れる電流が小さくなるため、止まる。トランジスタ51のゲートの電位が
電位Vref_1乃至Vref_3のため、VgsがVthとなる端子COMP_INの
電位は電位Vref_1+Vth乃至Vref_3+Vthとなる。このVref_1+
Vth乃至Vref_3+Vthは、閾値電圧の変化分を含む補正された参照電圧とする
ことができる。従って、周囲温度等の変化による閾値電圧の変動を加味した電圧とするこ
とができる。

0081

<半導体装置のブロック図について>
図7は、図1で説明したメモリセルMC及びA/DコンバータADCを有する、半導体装
置の構成例を示すブロック図である。

0082

図7に示す半導体装置200は、図1で説明したメモリセルMCが複数設けられたメモリ
セルアレイ201、行選択ドライバ202、列選択ドライバ203、及び読み出し回路
04を有する。なお半導体装置200は、m行n列のマトリクス状に設けられたメモリセ
ルMCを有する。また図7では、配線WWL、配線RWL、配線BL、配線SLとして、
(m−1)行目の配線WWL[m−1]、配線RWL[m−1]、m行目の配線WWL[
m]、配線RWL[m]、(n−1)列目の配線BL[n−1]、n列目の配線BL[n
]、及び配線SLを示している。

0083

図7に示すメモリセルアレイ201は、図1で説明したメモリセルMCが、マトリクス状
に設けられている。なおメモリセルMCが有する各構成の説明は、図1と同様であり、図
1での説明を援用するものとして説明を省略する。

0084

なお図7に示すメモリセルアレイ201では、隣り合うメモリセルで、配線SLを共有
した構成としている。該構成を採用することにより、配線SLが占めていた分の面積の縮
小が図られる。そのため該構成を採用する半導体装置では、単位面積あたりの記憶容量の
向上を図ることができる。

0085

行選択ドライバ202は、各行におけるメモリセルMCのトランジスタ12を選択的に導
通状態とする機能、及び各行におけるメモリセルMCのノードFNの電位を選択的に変化
させる機能、を有する。具体的には、配線WWLに書き込みワード信号を与え、配線RW
Lに読み出し信号を与える回路である。行選択ドライバ202を有することで、半導体装
置200は、メモリセルMCへのデータの書き込み及び読み出しを行毎に選択して行うこ
とができる。

0086

列選択ドライバ203は、各列におけるメモリセルMCのノードFNに選択的にデータを
書き込む機能、配線BLを放電する機能、及び配線BLを電気的に浮遊状態とする機能、
を有する。具体的には、配線BLに多値のデータに対応する電位、及び配線BLにプリ
ャージ電圧Vprecharge、を与える回路である。列選択ドライバ203を備える
ことで、半導体装置200は、メモリセルMCへのデータの書き込み及び読み出しを列毎
に選択して行うことができる。

0087

読み出し回路204は、上述したA/DコンバータADCを有する。読み出し回路204
は、アナログ値である配線BLの電位を、デジタル値に変換して外部に出力する機能を有
する。アナログ値からデジタル値への変換は、上述したように、A/DコンバータADC
が有するコンパレータを利用して補正された参照電圧とアナログ値の電位を比較すること
で行う。読み出し回路204を備えることで、半導体装置200は、メモリセルMCより
読み出されたデータに対応する配線BLの電位を外部に出力することができる。

0088

なお読み出し回路204が有するA/DコンバータADCは、補正された参照電圧を用い
て動作する回路構成であれば、他の構成でもよい。上記説明ではフラッシュ型のA/Dコ
ンバータを挙げて説明したが、逐次比較型、マルチスロープ型デルタシグマ型のA/D
コンバータを用いてもよい。

0089

<まとめ>
以上、説明したように本実施の形態の構成のメモリセルMCは、メモリセルMCから読み
出される読み出し電圧を、トランジスタ11の閾値電圧を含む形で出力する。また、本実
施の形態の構成のA/DコンバータADCは、読み出し電圧と比較する参照電圧を、トラ
ンジスタ11の閾値電圧の変動に対応した電圧とする。従って、読み出し電圧のトランジ
スタ11の閾値電圧の変動を、補正された参照電圧のトランジスタ51の閾値電圧の変動
で相殺し、A/D変換を行うことができる。そのため、読み出す電圧が周囲温度等の影響
を受けても正しいデータとして読み出すことのできる、半導体装置とすることができる。

0090

(実施の形態2)
本実施の形態では、実施の形態1で説明したメモリセルMCを構成する変形例、及びA/
DコンバータADCの変形例について説明する。

0091

<メモリセルMCの変形例について>
図8(A)乃至(E)には、図1で説明したメモリセルMCが取り得る回路構成の一例を
示す。

0092

図8(A)に示すメモリセルMC_Aは、トランジスタ11_Aと、トランジスタ12と
、容量素子13と、を有する。トランジスタ11_Aは、nチャネルトランジスタである
図8(A)の構成を図1のメモリセルMCに適用可能である。

0093

図8(B)に示すメモリセルMC_Bは、トランジスタ11と、トランジスタ12_Aと
、容量素子13と、を有する。トランジスタ12_Aはバックゲートを有し、配線BGL
よりバックゲートを制御可能な構成としている。当該構成により、トランジスタ12_A
の閾値電圧を制御可能な構成とすることができる。図8(B)の構成を図1のメモリセル
MCに適用可能である。

0094

図8(C)に示すメモリセルMC_Cは、トランジスタ11_Aと、トランジスタ12と
、容量素子13と、トランジスタ20_Aを有する。トランジスタ20_Aは、トランジ
スタ11_Aと同じnチャネルトランジスタである。図8(C)の構成を図1のメモリセ
ルMCに適用可能である。

0095

図8(D)に示すメモリセルMC_Dは、トランジスタ11_Bと、トランジスタ12と
、容量素子13と、トランジスタ20_Bを有する。トランジスタ20_Bは、トランジ
スタ11_Bと同じpチャネルトランジスタである。図8(D)の構成を図1のメモリセ
ルMCに適用可能である。

0096

図8(E)に示すメモリセルMC_Eは、トランジスタ11と、トランジスタ12と、容
量素子13を有する。トランジスタ11は、ビット線BL_Aに接続され、トランジスタ
12は、ビット線BL_Bに接続される。図8(E)の構成では、例えば、ビット線BL
_Aをデータの読み出し用、ビット線BL_Bをデータの書き込み用とすることができる
図8(E)の構成を図1のメモリセルMCに適用可能である。

0097

<A/Dコンバータの変形例について>
図1の構成例でA/DコンバータADCは、配線BLに接続される構成としたが、他の構
成でもよい。例えば、配線SLに接続される構成としてもよい。図9には、配線SLに接
続されたA/DコンバータADC_Aを図示している。A/DコンバータADC_AのV
ref+Vthを生成する動作は、A/DコンバータADCと同様である。

0098

該構成とすることでデータを読み出す際に、ノードFNに保持したデータに対応する電圧
を、トランジスタ11を介して読み出す構成とすることができる。ノードFNに保持した
データに対応する電圧は、トランジスタ11を介してノードFNに書きこんでおくことで
、読み出されるデータの閾値電圧の影響を小さくすることができる。従って、読み出され
るデータの信頼性に優れた半導体装置とすることができる。

0099

または、図1の構成例でA/DコンバータADCは、トランジスタ51のゲートに電圧V
refを直接与える構成としたが他の構成でもよい。例えば、トランジスタ55を介して
ノードFNVrefに与える構成としてもよい。図10には、トランジスタ51のゲート
に電圧Vrefを直接与えない構成のA/DコンバータADC_Bを図示している。A/
DコンバータADC_BのVref+Vthを生成する動作は、A/DコンバータADC
と同様である。

0100

トランジスタ55は、オフ電流の小さいトランジスタであることが好ましい。一例として
は、トランジスタ12と同様にOSトランジスタとすることが好ましい。トランジスタ5
5は、制御信号Vref_ENによって導通状態を制御する。ノードFNVrefに与え
たVrefは、トランジスタ55を非導通状態とすることで保持することができる。従っ
て、継続して外部から基準となる参照電圧Vrefを与える必要がなくなり、この分の消
電力の低減を図ることができる。

0101

なお図10に示すA/DコンバータADC_Bの構成では、トランジスタ51及びトラン
ジスタ55の構成が、メモリセルMCが有するトランジスタ11及びトランジスタ12と
同じ構成になる。そのため、トランジスタ51及びトランジスタ55に相当する回路をメ
モリセルと同様にメモリセルアレイに設け、基準となる参照電圧Vrefを保持するメモ
リセルから補正された参照電圧を読み出す構成としてもよい。この場合の回路図の一例を
図18(A)に示す。

0102

図18(A)の回路図では、基準となる参照電圧Vrefを保持するメモリセルMC_r
efと、データの電圧VMを保持するメモリセルMCを示す。メモリセルMC_refに
接続される配線BL_refとメモリセルMCに接続される配線BLは、A/Dコンバ
タADC_Fのコンパレータ53に接続される。

0103

データの読み出し時において、配線BL_refでは、補正された参照電圧Vref+V
thが得られ、配線BLでは、読み出し電圧VM+Vthが得られる。補正された参照電
圧Vref+Vth及び読み出し電圧VM+Vthの生成は、図3(B)での説明と同様
である。補正された参照電圧Vref+Vth及び読み出し電圧VM+Vthの双方は、
トランジスタ11の閾値電圧を含む形で出力される。従って、読み出し電圧の閾値電圧の
変動を、補正された参照電圧の閾値電圧の変動で相殺し、A/D変換を行うことができる
。そのため、読み出す電圧が周囲温度等の影響を受けても正しいデータとして読み出すこ
とのできる、半導体装置とすることができる。

0104

加えて図18(A)の構成では、読み出し電圧と補正された参照電圧とを同じタイミング
で生成する。従って、配線BL_refと配線BLの双方を同じタイミングでプリチャ
ジし、トランジスタ11を介して放電することができる。そのため、図18(B)に示す
タイミングチャートのように補正された参照電圧Vref+Vthと、読み出し電圧VM
+Vth(VM_a+Vth、VM_b+Vthで図示)と、のように、放電を開始して
から時間の経過を待たずに、読み出し電圧と補正された参照電圧との大小関係に基づく出
力信号D_OUTを得ることができる。従って、データの読み出し速度に優れた、半導体
装置とすることができる。

0105

なお図10に示すA/DコンバータADC_Bは、図9の構成と同様に、ソース線に接続
してもよい。図11には、配線SLに接続されたA/DコンバータADC_Cを図示して
いる。A/DコンバータADC_CのVref+Vthを生成する動作は、A/Dコンバ
ータADCと同様である。

0106

該構成とすることでデータを読み出す際に、読み出されるデータの閾値電圧の影響を小さ
くできる他、消費電力の低減を図ることができる。従って、読み出されるデータの信頼性
に優れた半導体装置とすることができる。

0107

または、図1の構成例でA/DコンバータADCは、スイッチ52をオン/オフさせてV
ref+Vthを生成する構成としたが他の構成でもよい。例えば、定電流源とトランジ
スタ51とを組み合わせてソースフォロワを構成してVref+Vthを生成する構成と
してもよい。図12(A)には、定電流源56を有する構成のA/DコンバータADC_
Dを図示している。

0108

なお図12(A)の定電流源56の代わりに抵抗素子を用いてもよい。図12(B)には
、抵抗素子57を有する構成のA/DコンバータADC_Eを図示している。

0109

以上説明したように、本発明の一態様は、様々な変形例を採用して動作させることができ
る。

0110

(実施の形態3)
本実施の形態では、上記実施の形態で説明したOSトランジスタについて説明する。

0111

オフ電流特性について>
OSトランジスタは、酸化物半導体中不純物濃度を低減し、酸化物半導体を真性または
実質的に真性にすることでオフ電流を低くすることができる。ここで、実質的に真性とは
、酸化物半導体中のキャリア密度が、8×1011/cm3未満、好ましくは1×101
1/cm3未満、さらに好ましくは1×1010/cm3未満であり、1×10−9/c
m3以上であることを指す。酸化物半導体において、水素窒素炭素、シリコン、およ
び主成分以外の金属元素は不純物となる。例えば、水素および窒素はドナー準位の形成に
寄与し、キャリア密度を増大させてしまう。

0112

真性または実質的に真性にした酸化物半導体を用いたトランジスタは、キャリア密度が低
いため、閾値電圧がマイナスとなる電気特性になることが少ない。また、当該酸化物半導
体を用いたトランジスタは、酸化物半導体のキャリアトラップが少ないため、電気特性の
変動が小さく、信頼性の高いトランジスタとなる。また、当該酸化物半導体を用いたトラ
ンジスタは、オフ電流を非常に低くすることが可能となる。

0113

なおオフ電流を低くしたOSトランジスタでは、室温(25℃程度)にてチャネル幅1μ
mあたりの規格化されたオフ電流が1×10−18A以下、好ましくは1×10−21A
以下、更に好ましくは1×10−24A以下、又は85℃にて1×10−15A以下、好
ましくは1×10−18A以下、更に好ましくは1×10−21A以下とすることができ
る。

0114

<オフ電流>
本明細書において、特に断りがない場合、オフ電流とは、トランジスタがオフ状態(非導
通状態、遮断状態、ともいう)にあるときのドレイン電流をいう。オフ状態とは、特に断
りがない場合、nチャネル型トランジスタでは、ゲートとソースの間の電圧Vgsがしき
値電圧Vthよりも低い状態、pチャネル型トランジスタでは、ゲートとソースの間の
電圧Vgsがしきい値電圧Vthよりも高い状態をいう。例えば、nチャネル型のトラン
ジスタのオフ電流とは、ゲートとソースの間の電圧Vgsがしきい値電圧Vthよりも低
いときのドレイン電流を言う場合がある。

0115

トランジスタのオフ電流は、Vgsに依存する場合がある。従ってトランジスタのオフ電
流がI以下となるVgsが存在するときに、トランジスタのオフ電流がI以下である、と
言う場合がある。トランジスタのオフ電流は、Vgsが所定の値であるときのオフ電流、
Vgsが所定の範囲内の値であるときのオフ電流、または、Vgsが十分に低減されたオ
フ電流が得られる値であるときのオフ電流を指す場合がある。

0116

一例として、しきい値電圧Vthが0.5Vであり、Vgsが0.5Vであるときのドレ
イン電流が1×10−9Aであり、Vgsが0.1Vにおけるドレイン電流が1×10−
13Aであり、Vgsがー0.5Vにおけるドレイン電流が1×10−19Aであり、V
gsがー0.8Vにおけるドレイン電流が1×10−22Aであるようなnチャネル型ト
ランジスタを想定する。当該トランジスタのドレイン電流は、Vgsが−0.5Vにおい
て、または、Vgsが−0.5V乃至−0.8Vの範囲において、1×10−19A以下
であるから、当該トランジスタのオフ電流は1×10−19A以下である、と言う場合が
ある。当該トランジスタのドレイン電流が1×10−22A以下となるVgsが存在する
ため、当該トランジスタのオフ電流は1×10−22A以下である、と言う場合がある。

0117

本明細書では、チャネル幅Wを有するトランジスタのオフ電流を、チャネル幅Wあたりの
値で表す場合がある。また、所定のチャネル幅(例えば1μm)あたりの電流値で表す場
合がある。後者の場合、オフ電流の単位は、電流/長さ(例えば、A/μm)で表される
場合がある。

0118

トランジスタのオフ電流は、温度に依存する場合がある。本明細書において、オフ電流は
、特に記載がない場合、室温、60℃、85℃、95℃、または125℃におけるオフ電
流を表す場合がある。または、当該トランジスタが含まれる半導体装置等の信頼性が保証
される温度、または、当該トランジスタが含まれる半導体装置等が使用される温度(例え
ば、5℃乃至35℃のいずれか一の温度)におけるオフ電流、を表す場合がある。室温、
60℃、85℃、95℃、125℃、当該トランジスタが含まれる半導体装置等の信頼性
が保証される温度、または、当該トランジスタが含まれる半導体装置等が使用される温度
(例えば、5℃乃至35℃のいずれか一の温度)、におけるトランジスタのオフ電流がI
以下となるVgsが存在するときに、トランジスタのオフ電流がI以下である、と言う場
合がある。

0119

トランジスタのオフ電流は、ドレインとソースの間の電圧Vdsに依存する場合がある。
本明細書において、オフ電流は、特に記載がない場合、Vdsの絶対値が0.1V、0.
8V、1V、1.2V、1.8V,2.5V,3V、3.3V、10V、12V、16V
、または20Vにおけるオフ電流を表す場合がある。または、当該トランジスタが含まれ
る半導体装置等の信頼性が保証されるVds、または、当該トランジスタが含まれる半導
体装置等において使用されるVdsにおけるオフ電流、を表す場合がある。Vdsが所定
の値であるときに、トランジスタのオフ電流がI以下となるVgsが存在する場合、トラ
ンジスタのオフ電流がI以下である、と言うことがある。ここで、所定の値とは、例えば
、0.1V、0.8V、1V、1.2V、1.8V,2.5V,3V、3.3V、10V
、12V、16V、20V、当該トランジスタが含まれる半導体装置等の信頼性が保証さ
れるVdsの値、または、当該トランジスタが含まれる半導体装置等において使用される
Vdsの値である。

0120

上記オフ電流の説明において、ドレインをソースと読み替えてもよい。つまり、オフ電流
は、トランジスタがオフ状態にあるときのソースを流れる電流を言う場合もある。

0121

本明細書では、オフ電流と同じ意味で、リーク電流と記載する場合がある。

0122

本明細書において、オフ電流とは、例えば、トランジスタがオフ状態にあるときに、ソー
スとドレインとの間に流れる電流を指す場合がある。

0123

<酸化物半導体の組成
なおOSトランジスタの半導体層に用いる酸化物半導体としては、少なくともインジウム
(In)又は亜鉛(Zn)を含むことが好ましい。特にIn及びZnを含むことが好まし
い。また、それらに加えて、酸素を強く結びつけるスタビライザーを有することが好まし
い。スタビライザーとしては、ガリウム(Ga)、スズ(Sn)、ジルコニウム(Zr)
ハフニウム(Hf)及びアルミニウム(Al)の少なくともいずれかを有すればよい。

0124

また、他のスタビライザーとして、ランタノイドである、ランタン(La)、セリウム
Ce)、プラセオジム(Pr)、ネオジム(Nd)、サマリウム(Sm)、ユウロピウム
(Eu)、ガドリニウム(Gd)、テルビウム(Tb)、ジスプロシウム(Dy)、ホル
ミウム(Ho)、エルビウム(Er)、ツリウム(Tm)、イッテルビウム(Yb)、ル
テチウム(Lu)のいずれか一種又は複数種を有してもよい。

0125

トランジスタの半導体層に用いる酸化物半導体としては、例えば、酸化インジウム、酸化
スズ、酸化亜鉛、In−Zn系酸化物、Sn−Zn系酸化物、Al−Zn系酸化物、Zn
Mg系酸化物、Sn−Mg系酸化物、In−Mg系酸化物、In−Ga系酸化物、In
−Ga−Zn系酸化物(IGZOとも表記する)、In−Al−Zn系酸化物、In−S
n−Zn系酸化物、Sn−Ga−Zn系酸化物、Al−Ga−Zn系酸化物、Sn−Al
−Zn系酸化物、In−Hf−Zn系酸化物、In−Zr−Zn系酸化物、In−Ti−
Zn系酸化物、In−Sc−Zn系酸化物、In−Y−Zn系酸化物、In−La−Zn
系酸化物、In−Ce−Zn系酸化物、In−Pr−Zn系酸化物、In−Nd−Zn系
酸化物、In−Sm−Zn系酸化物、In−Eu−Zn系酸化物、In−Gd−Zn系酸
化物、In−Tb−Zn系酸化物、In−Dy−Zn系酸化物、In−Ho−Zn系酸化
物、In−Er−Zn系酸化物、In−Tm−Zn系酸化物、In−Yb−Zn系酸化物
、In−Lu−Zn系酸化物、In−Sn−Ga−Zn系酸化物、In−Hf−Ga−Z
n系酸化物、In−Al−Ga−Zn系酸化物、In−Sn−Al−Zn系酸化物、In
−Sn−Hf−Zn系酸化物、In−Hf−Al−Zn系酸化物等がある。

0126

例えば、In:Ga:Zn=1:1:1、In:Ga:Zn=3:1:2、In:Ga:
Zn=4:2:3、あるいはIn:Ga:Zn=2:1:3の原子数比のIn−Ga−Z
n系酸化物やその組成の近傍の酸化物を用いるとよい。

0127

<酸化物半導体中の不純物>
半導体層を構成する酸化物半導体膜に水素が多量に含まれると、酸化物半導体と結合する
ことによって、水素の一部がドナーとなり、キャリアである電子を生じてしまう。これに
より、トランジスタの閾値電圧がマイナス方向にシフトしてしまう。そのため、酸化物半
導体膜の形成後において、脱水化処理(脱水素化処理)を行い酸化物半導体膜から、水素
、又は水分を除去して不純物が極力含まれないように高純度化することが好ましい。

0128

なお、酸化物半導体膜への脱水化処理(脱水素化処理)によって、酸化物半導体膜から酸
素が減少してしまうことがある。よって、酸化物半導体膜への脱水化処理(脱水素化処理
)によって増加した酸素欠損補填するため酸素を酸化物半導体膜に加える処理を行うこ
とが好ましい。

0129

このように、酸化物半導体膜は、脱水化処理(脱水素化処理)により、水素又は水分が除
去され、加酸素化処理により酸素欠損を補填することによって、i型(真性)化又はi型
に限りなく近く実質的にi型(真性)である酸化物半導体膜とすることができる。なお、
実質的に真性とは、酸化物半導体膜中にドナーに由来するキャリアが極めて少なく(ゼロ
に近く)、キャリア密度が8×1011/cm3未満、好ましくは1×1011/cm3
未満、さらに好ましくは1×1010/cm3未満であり、1×10−9/cm3以上で
あることをいう。

0130

<酸化物半導体の構造>
酸化物半導体の構造について説明する。

0131

なお本明細書において、「平行」とは、二つの直線が−10°以上10°以下の角度で配
置されている状態をいう。したがって、−5°以上5°以下の場合も含まれる。また、「
略平行」とは、二つの直線が−30°以上30°以下の角度で配置されている状態をいう
。また、「垂直」とは、二つの直線が80°以上100°以下の角度で配置されている状
態をいう。したがって、85°以上95°以下の場合も含まれる。また、「略垂直」とは
、二つの直線が60°以上120°以下の角度で配置されている状態をいう。

0132

また、本明細書において、結晶三方晶または菱面体晶である場合、六方晶系として表す

0133

酸化物半導体膜は、非単結晶酸化物半導体膜と単結晶酸化物半導体膜とに分けられる。ま
たは、酸化物半導体は、例えば、結晶性酸化物半導体非晶質酸化物半導体とに分けられ
る。

0134

なお、非単結晶酸化物半導体としては、CAAC−OS(C Axis Aligned
Crystalline Oxide Semiconductor)、多結晶酸化物
半導体、微結晶酸化物半導体、非晶質酸化物半導体などがある。また、結晶性酸化物半導
体としては、単結晶酸化物半導体、CAAC−OS、多結晶酸化物半導体、微結晶酸化物
半導体などがある。

0135

まずは、CAAC−OS膜について説明する。

0136

CAAC−OS膜は、c軸配向した複数の結晶部を有する酸化物半導体膜の一つである。

0137

透過型電子顕微鏡TEM:Transmission Electron Micro
scope)によって、CAAC−OS膜の明視野像および回折パターン複合解析像(
高分解能TEM像ともいう。)を観察することで複数の結晶部を確認することができる。
一方、高分解能TEM像によっても明確な結晶部同士の境界、即ち結晶粒界グレイン
ウンダリーともいう。)を確認することができない。そのため、CAAC−OS膜は、結
晶粒界に起因する電子移動度の低下が起こりにくいといえる。

0138

試料面と略平行な方向から、CAAC−OS膜の断面の高分解能TEM像を観察すると、
結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、
CAAC−OS膜の膜を形成する面(被形成面ともいう。)または上面の凹凸を反映した
形状であり、CAAC−OS膜の被形成面または上面と平行に配列する。

0139

一方、試料面と略垂直な方向から、CAAC−OS膜の平面の高分解能TEM像を観察す
ると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認で
きる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。

0140

CAAC−OS膜に対し、X線回折(XRD:X−Ray Diffraction)装
置を用いて構造解析を行うと、例えばInGaZnO4の結晶を有するCAAC−OS膜
のout−of−plane法による解析では、回折角(2θ)が31°近傍にピーク
現れる場合がある。このピークは、InGaZnO4の結晶の(009)面に帰属される
ことから、CAAC−OS膜の結晶がc軸配向性を有し、c軸が被形成面または上面に略
垂直な方向を向いていることが確認できる。

0141

なお、InGaZnO4の結晶を有するCAAC−OS膜のout−of−plane法
による解析では、2θが31°近傍のピークの他に、2θが36°近傍にもピークが現れ
る場合がある。2θが36°近傍のピークは、CAAC−OS膜中の一部に、c軸配向性
を有さない結晶が含まれることを示している。CAAC−OS膜は、2θが31°近傍に
ピークを示し、2θが36°近傍にピークを示さないことが好ましい。

0142

CAAC−OS膜は、不純物濃度の低い酸化物半導体膜である。不純物は、水素、炭素、
シリコン、遷移金属元素などの酸化物半導体膜の主成分以外の元素である。特に、シリコ
ンなどの、酸化物半導体膜を構成する金属元素よりも酸素との結合力の強い元素は、酸化
物半導体膜から酸素を奪うことで酸化物半導体膜の原子配列を乱し、結晶性を低下させる
要因となる。また、鉄やニッケルなどの重金属アルゴン二酸化炭素などは、原子半径
(または分子半径)が大きいため、酸化物半導体膜内部に含まれると、酸化物半導体膜の
原子配列を乱し、結晶性を低下させる要因となる。なお、酸化物半導体膜に含まれる不純
物は、キャリアトラップやキャリア発生源となる場合がある。

0143

また、CAAC−OS膜は、欠陥準位密度の低い酸化物半導体膜である。例えば、酸化物
半導体膜中の酸素欠損は、キャリアトラップとなることや、水素を捕獲することによって
キャリア発生源となることがある。

0144

不純物濃度が低く、欠陥準位密度が低い(酸素欠損の少ない)ことを、高純度真性または
実質的に高純度真性と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体膜
は、キャリア発生源が少ないため、キャリア密度を低くすることができる。したがって、
当該酸化物半導体膜を用いたトランジスタは、しきい値電圧がマイナスとなる電気特性(
ノーマリーオンともいう。)になることが少ない。また、高純度真性または実質的に高純
度真性である酸化物半導体膜は、キャリアトラップが少ない。そのため、当該酸化物半導
体膜を用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとな
る。なお、酸化物半導体膜のキャリアトラップに捕獲された電荷は、放出するまでに要す
る時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、不純物濃度が
高く、欠陥準位密度が高い酸化物半導体膜を用いたトランジスタは、電気特性が不安定と
なる場合がある。

0145

また、CAAC−OS膜を用いたトランジスタは、可視光紫外光照射による電気特性
の変動が小さい。

0146

次に、微結晶酸化物半導体膜について説明する。

0147

微結晶酸化物半導体膜は、高分解能TEM像において、結晶部を確認することのできる領
域と、明確な結晶部を確認することのできない領域と、を有する。微結晶酸化物半導体膜
に含まれる結晶部は、1nm以上100nm以下、または1nm以上10nm以下の大き
さであることが多い。特に、1nm以上10nm以下、または1nm以上3nm以下の微
結晶であるナノ結晶(nc:nanocrystal)を有する酸化物半導体膜を、nc
−OS(nanocrystalline Oxide Semiconductor)
膜と呼ぶ。また、nc−OS膜は、例えば、高分解能TEM像では、結晶粒界を明確に確
認できない場合がある。

0148

nc−OS膜は、微小な領域(例えば、1nm以上10nm以下の領域、特に1nm以上
3nm以下の領域)において原子配列に周期性を有する。また、nc−OS膜は、異なる
結晶部間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。し
たがって、nc−OS膜は、分析方法によっては、非晶質酸化物半導体膜と区別が付かな
い場合がある。例えば、nc−OS膜に対し、結晶部よりも大きい径のX線を用いるXR
D装置を用いて構造解析を行うと、out−of−plane法による解析では、結晶面
を示すピークが検出されない。また、nc−OS膜に対し、結晶部よりも大きいプローブ
径(例えば50nm以上)の電子線を用いる電子回折制限視野電子回折ともいう。)を
行うと、ハローパターンのような回折パターンが観測される。一方、nc−OS膜に対し
、結晶部の大きさと近いか結晶部より小さいプローブ径の電子線を用いるナノビーム電子
回折を行うと、スポットが観測される。また、nc−OS膜に対しナノビーム電子回折を
行うと、円を描くように(リング状に)輝度の高い領域が観測される場合がある。また、
nc−OS膜に対しナノビーム電子回折を行うと、リング状の領域内に複数のスポットが
観測される場合がある。

0149

nc−OS膜は、非晶質酸化物半導体膜よりも規則性の高い酸化物半導体膜である。その
ため、nc−OS膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低くなる。ただし、
nc−OS膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、nc−O
S膜は、CAAC−OS膜と比べて欠陥準位密度が高くなる。

0150

次に、非晶質酸化物半導体膜について説明する。

0151

非晶質酸化物半導体膜は、膜中における原子配列が不規則であり、結晶部を有さない酸化
物半導体膜である。石英のような無定形状態を有する酸化物半導体膜が一例である。

0152

非晶質酸化物半導体膜は、高分解能TEM像において結晶部を確認することができない。

0153

非晶質酸化物半導体膜に対し、XRD装置を用いた構造解析を行うと、out−of−p
lane法による解析では、結晶面を示すピークが検出されない。また、非晶質酸化物
導体膜に対し、電子回折を行うと、ハローパターンが観測される。また、非晶質酸化物半
導体膜に対し、ナノビーム電子回折を行うと、スポットが観測されず、ハローパターンが
観測される。

0154

なお、酸化物半導体膜は、nc−OS膜と非晶質酸化物半導体膜との間の物性を示す構造
を有する場合がある。そのような構造を有する酸化物半導体膜を、特に非晶質ライク酸化
物半導体(a−like OS:amorphous−like Oxide Semi
conductor)膜と呼ぶ。

0155

a−like OS膜は、高分解能TEM像において鬆(ボイドともいう。)が観察され
る場合がある。また、高分解能TEM像において、明確に結晶部を確認することのできる
領域と、結晶部を確認することのできない領域と、を有する。a−like OS膜は、
TEMによる観察程度の微量な電子照射によって、結晶化が起こり、結晶部の成長が見ら
れる場合がある。一方、良質なnc−OS膜であれば、TEMによる観察程度の微量な電
子照射による結晶化はほとんど見られない。

0156

なお、a−like OS膜およびnc−OS膜の結晶部の大きさの計測は、高分解能T
EM像を用いて行うことができる。例えば、InGaZnO4の結晶は層状構造を有し、
In−O層の間に、Ga−Zn−O層を2層有する。InGaZnO4の結晶の単位格子
は、In−O層を3層有し、またGa−Zn−O層を6層有する、計9層がc軸方向に層
状に重なった構造を有する。よって、これらの近接する層同士の間隔は、(009)面の
格子面間隔(d値ともいう。)と同程度であり、結晶構造解析からその値は0.29nm
と求められている。そのため、高分解能TEM像における格子縞に着目し、格子縞の間隔
が0.28nm以上0.30nm以下である箇所においては、それぞれの格子縞がInG
aZnO4の結晶のa−b面に対応する。

0157

また、酸化物半導体膜は、構造ごとに密度が異なる場合がある。例えば、ある酸化物半導
体膜の組成がわかれば、該組成と同じ組成における単結晶の密度と比較することにより、
その酸化物半導体膜の構造を推定することができる。例えば、単結晶の密度に対し、a−
like OS膜の密度は78.6%以上92.3%未満となる。また、例えば、単結晶
の密度に対し、nc−OS膜の密度およびCAAC−OS膜の密度は92.3%以上10
0%未満となる。なお、単結晶の密度に対し密度が78%未満となる酸化物半導体膜は、
成膜すること自体が困難である。

0158

上記について、具体例を用いて説明する。例えば、In:Ga:Zn=1:1:1[原子
数比]を満たす酸化物半導体膜において、菱面体晶構造を有する単結晶InGaZnO4
の密度は6.357g/cm3となる。よって、例えば、In:Ga:Zn=1:1:1
[原子数比]を満たす酸化物半導体膜において、a−like OS膜の密度は5.0g
/cm3以上5.9g/cm3未満となる。また、例えば、In:Ga:Zn=1:1:
1[原子数比]を満たす酸化物半導体膜において、nc−OS膜の密度およびCAAC−
OS膜の密度は5.9g/cm3以上6.3g/cm3未満となる。

0159

なお、同じ組成の単結晶が存在しない場合がある。その場合、任意の割合で組成の異なる
単結晶を組み合わせることにより、所望の組成の単結晶に相当する密度を算出することが
できる。所望の組成の単結晶の密度は、組成の異なる単結晶を組み合わせる割合に対して
加重平均を用いて算出すればよい。ただし、密度は、可能な限り少ない種類の単結晶を
組み合わせて算出することが好ましい。

0160

なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、a−like OS膜、微結
晶酸化物半導体膜、CAAC−OS膜のうち、二種以上を有する積層膜であってもよい。

0161

以上説明したようにOSトランジスタは、極めて優れたオフ電流特性を実現できる。

0162

(実施の形態4)
本実施の形態では、メモリセルMCのレイアウト図、レイアウト図に対応する回路図、断
面模式図、及び層毎のレイアウトを表す模式図の一例について、図13乃至15を参照し
て説明する。

0163

図13(A)では、メモリセルMCのレイアウト図を示している。また図13(B)は、
図13(A)のレイアウト図に対応する回路図である。図13(B)の回路図は、図8
B)で示した回路図に相当する。図14では、図13(A)の一点鎖線A−Bにおける断
面模式図を示している。図15は、図14の断面模式図の層毎のレイアウトについての模
式図である。

0164

図13(A)、図14では、基板21、半導体層22、絶縁層23、導電層24、絶縁層
25、導電層26、導電層27、絶縁層28、導電層29、導電層30、導電層30a、
絶縁層31、半導体層32、導電層33、導電層34、導電層35、絶縁層36、導電層
37、導電層38、絶縁層39、導電層40、導電層41、導電層42、絶縁層43、導
電層44、開口部CT1乃至CT5を示している。

0165

基板21は、例えば単結晶シリコン基板(p型の半導体基板、またはn型の半導体基板を
含む)、炭化シリコン窒化ガリウムを材料とした化合物半導体基板、またはSOI(S
ilicon On Insulator)基板、ガラス基板などを用いることができる

0166

半導体層22及び半導体層32は、非晶質半導体微結晶半導体多結晶半導体等を用い
ることができる。例えば、非晶質シリコンや、微結晶ゲルマニウム等を用いることができ
る。また、炭化シリコン、ガリウム砒素、酸化物半導体、窒化物半導体などの化合物半導
体や、有機半導体等を用いることができる。

0167

特に半導体層32は、酸化物半導体を単層または積層して設ける構成が好ましい。酸化物
半導体は、少なくともインジウム、ガリウム、及び亜鉛を含む酸化物であり、In−Ga
−Zn系酸化物(IGZOとも表記する)を用いることができる。なお、In−Ga−Z
n系酸化物とは、InとGaとZnを含む酸化物という意味であり、InとGaとZn以
外の金属元素が入っていてもよい。例えば、In−Sn−Ga−Zn系酸化物、In−H
f−Ga−Zn系酸化物、In−Al−Ga−Zn系酸化物を用いることができる。酸化
物半導体の形成方法としては、スパッタリング法、ALD(Atomic Layer
Deposition)法、蒸着法、塗布法などを用いることができる。

0168

導電層24、導電層26、導電層27、導電層29、導電層30、導電層30a、導電層
33、導電層34、導電層35、導電層37、導電層38、導電層40、導電層41、導
電層42、及び導電層44は、アルミニウム、銅、チタンタンタルタングステン等の
金属材料を用いることが好ましい。また、リン等の不純物を添加した多結晶シリコンを用
いることができる。形成方法は、蒸着法、PE−CVD法、スパッタリング法、スピン
ート法などの各種成膜方法を用いることができる。

0169

絶縁層23、絶縁層25、絶縁層28、絶縁層31、絶縁層36、絶縁層39、及び絶縁
層43は、無機絶縁層または有機絶縁層を、単層又は多層で形成することが好ましい。無
機絶縁層としては、窒化シリコン膜酸化窒化シリコン膜、又は窒化酸化シリコン膜等を
、単層又は多層で形成することが好ましい。有機絶縁層としては、ポリイミド又はアク
ル等を、単層又は多層で形成することが好ましい。また、各絶縁層作製方法に特に限定
はないが、例えば、スパッタリング法、MBE法、PE−CVD法、パルスレーザ堆積法
、ALD法等を適宜用いることができる。

0170

なお半導体層32に酸化物半導体を用いる場合、半導体層32に接する絶縁層31及び絶
縁層36は、無機絶縁層を、単層又は多層で形成することが好ましい。また、絶縁層31
及び絶縁層36は、半導体層32に酸素を供給する効果があるとより好ましい。

0171

開口部CT1、CT2は、導電層26及び導電層27と、半導体層22とを直接接続する
ために絶縁層23及び絶縁層25に設けられる。また、開口部CT3は、導電層35と、
導電層42とを直接接続するために絶縁層36及び絶縁層39に設けられる。また、開口
部CT4は、導電層37と、導電層41とを直接接続するために絶縁層39に設けられる
。また、開口部CT5は、導電層40と、導電層44とを直接接続するために絶縁層43
に設けられる。

0172

また図15には、図13(A)のメモリセルMCのレイアウト図、及び図13(A)の一
点鎖線A−Bにおける断面模式図における、導電層、及び半導体層について、層毎に図示
している。また図15では、導電層間、導電層と半導体層とを接続するための開口部を示
している。

0173

図15では、半導体層22と同層に形成する半導体層のレイアウト図を、「Si lay
er」として図示している。また、図15では、導電層24と同層に形成する導電層のレ
アウト図を、「Si GE layer」として図示している。また、図15では、導
電層26、27と同層に形成する導電層のレイアウト図を、「Si S/D layer
」として図示している。また、図15では、導電層29、30、30aと同層に形成する
導電層のレイアウト図を、「OS BG layer」として図示している。また、図1
5では、半導体層32と同層に形成する層のレイアウト図を、「OS layer」とし
て図示している。また、図15では、導電層33、34、35と同層に形成する導電層の
レイアウト図を、「OS S/D layer」として図示している。また、図15では
、導電層37、38と同層に形成する導電層のレイアウト図を、「OS GE laye
r」として図示している。また、図15では、導電層40、41、42と同層に形成する
導電層のレイアウト図を、「1st conductive layer」として図示し
ている。また、図15では、導電層44と同層に形成する導電層のレイアウト図を、「2
nd conductive layer」として図示している。

0174

なお図13(A)のレイアウト図に示すように半導体層32に接する導電層34、35は
、半導体層32のチャネル幅方向に平行な辺を完全には覆わないように設ける構成が好ま
しい。当該構成とすることで、導電層30、38と重畳する面積を削減し、導電層間の寄
生容量を減らすことができる。そのため、導電層30、38の電位が変動することによる
導電層34、35での電位の変動を抑制することができる。

0175

(実施の形態5)
上記実施の形態で開示された、導電層や半導体層はスパッタ法により形成することができ
るが、他の方法、例えば、熱CVD法により形成してもよい。熱CVD法の例としてMO
CVD(Metal Organic Chemical Vapor Deposit
ion)法やALD(Atomic Layer Deposition)法を使っても
良い。

0176

熱CVD法は、プラズマを使わない成膜方法のため、プラズマダメージにより欠陥が生成
されることが無いという利点を有する。

0177

熱CVD法は、原料ガスと酸化剤を同時にチャンバー内に送り、チャンバー内を大気圧
たは減圧下とし、基板近傍または基板上で反応させて基板上に堆積させることで成膜を行
ってもよい。

0178

ALD法では、チャンバー内を大気圧または減圧下とし、反応のための原料ガスを順次に
チャンバーに導入・反応させ、これを繰り返すことで成膜を行う。原料ガスと一緒に不活
ガス(アルゴン、或いは窒素など)をキャリアガスとして導入しても良い。2種類以
の原料ガスを順番にチャンバーに供給してもよい。その際、複数種の原料ガスが混ざらな
いように第1の原料ガスの反応後、不活性ガスなどを導入し、第2の原料ガスを導入する
。あるいは、不活性ガスを導入する代わりに真空排気によって第1の原料ガスを排出した
後、第2の原料ガスを導入してもよい。第1の原料ガスが基板の表面に吸着・反応して第
1の層を成膜し、後から導入される第2の原料ガスが吸着・反応して、第2の層が第1の
層上に積層されて薄膜が形成される。このガス導入順序を制御しつつ所望の厚さになるま
で複数回繰り返すことで、段差被覆性に優れた薄膜を形成することができる。薄膜の厚さ
は、ガス導入を繰り返す回数によって調節することができるため、精密な膜厚調節が可能
であり、微細FETを作製する場合に適している。

0179

MOCVD法やALD法などの熱CVD法は、これまでに記載した実施形態に開示された
導電膜や半導体膜を形成することができ、例えば、In−Ga−Zn−O膜を成膜する場
合には、トリメチルインジウム(In(CH3)3)、トリメチルガリウム(Ga(CH
3)3)、及びジメチル亜鉛(Zn(CH3)2)を用いる。これらの組み合わせに限定
されず、トリメチルガリウムに代えてトリエチルガリウム(Ga(C2H5)3)を用い
ることもでき、ジメチル亜鉛に代えてジエチル亜鉛(Zn(C2H5)2)を用いること
もできる。

0180

例えば、ALDを利用する成膜装置によりタングステン膜を成膜する場合には、WF6ガ
スとB2H6ガスを順次導入して初期タングステン膜を形成し、その後、WF6ガスとH
2ガスを順次繰り返し導入してタングステン膜を形成する。なお、B2H6ガスに代えて
SiH4ガスを用いてもよい。

0181

例えば、ALDを利用する成膜装置により酸化物半導体膜、例えばIn−Ga−Zn−O
膜を成膜する場合には、In(CH3)3ガスとO3ガスを順次繰り返し導入してIn−
O層を形成し、その後、Ga(CH3)3ガスとO3ガスを順次繰り返し導入してGa−
O層を形成し、更にその後Zn(CH3)2ガスとO3ガスを順次繰り返し導入してZn
−O層を形成する。なお、これらの層の順番はこの例に限らない。また、これらのガスを
混ぜてIn−Ga−O層やIn−Zn−O層、Ga−Zn−O層などの混合酸化物層を形
成しても良い。なお、O3ガスに変えてAr等の不活性ガスでバブリングして得られたH
Oガスを用いても良いが、Hを含まないO3ガスを用いる方が好ましい。

0182

(実施の形態6)
本実施の形態では、上述の実施の形態で説明した半導体装置を電子部品に適用する例、及
び該電子部品を具備する電子機器に適用する例について、図16図17を用いて説明す
る。

0183

図16(A)では上述の実施の形態で説明した半導体装置を電子部品に適用する例につい
て説明する。なお電子部品は、半導体パッケージ、又はIC用パッケージともいう。この
電子部品は、端子取り出し方向や、端子の形状に応じて、複数の規格名称が存在する。
そこで、本実施の形態では、その一例について説明することにする。

0184

上記実施の形態4の図13乃至15に示すようなトランジスタで構成される半導体装置は
、組み立て工程(後工程)を経て、プリント基板に脱着可能な部品が複数合わさることで
完成する。

0185

後工程については、図16(A)に示す各工程を経ることで完成させることができる。具
体的には、前工程で得られる素子基板が完成(ステップS1)した後、基板の裏面を研削
する(ステップS2)。この段階で基板を薄膜化することで、前工程での基板の反り等を
低減し、部品としての小型化を図るためである。

0186

基板の裏面を研削して、基板を複数のチップに分離するダイシング工程を行う。そして、
分離したチップを個々にピックアップしてリードフレーム上に搭載し接合する、ダイボ
ディング工程を行う(ステップS3)。このダイボンディング工程におけるチップとリー
ドフレームとの接着は、樹脂による接着や、テープによる接着等、適宜製品に応じて適し
た方法を選択する。なお、ダイボンディング工程は、インターポーザ上に搭載し接合して
もよい。

0187

次いでリードフレームのリードとチップ上の電極とを、金属の細線ワイヤー)で電気的
に接続する、ワイヤーボンディングを行う(ステップS4)。金属の細線には、銀線や金
線を用いることができる。また、ワイヤーボンディングは、ボールボンディングや、ウェ
ッジボンディングを用いることができる。

0188

ワイヤーボンディングされたチップは、エポキシ樹脂等で封止される、モールド工程が施
される(ステップS5)。モールド工程を行うことで電子部品の内部が樹脂で充填され、
機械的な外力による内蔵される回路部やワイヤーに対するダメージを低減することができ
、また水分や埃による特性の劣化を低減することができる。

0189

次いでリードフレームのリードをメッキ処理する。そしてリードを切断及び成形加工する
(ステップS6)。このめっき処理によりリードの錆を防止し、後にプリント基板に実装
する際のはんだ付けをより確実に行うことができる。

0190

次いでパッケージの表面に印字処理マーキング)を施す(ステップS7)。そして最終
的な検査工程(ステップS8)を経て電子部品が完成する(ステップS9)。

0191

以上説明した電子部品は、上述の実施の形態で説明した半導体装置を含む構成とすること
ができる。そのため、信頼性に優れた電子部品を実現することができる。

0192

また、完成した電子部品の斜視模式図を図16(B)に示す。図16(B)では、電子部
品の一例として、QFP(Quad Flat Package)の斜視模式図を示して
いる。図16(B)に示す電子部品700は、リード701及び回路部703を示してい
る。図16(B)に示す電子部品700は、例えばプリント基板702に実装される。こ
のような電子部品700が複数組み合わされて、それぞれがプリント基板702上で電気
的に接続されることで電子機器の内部に搭載することができる。完成した回路基板704
は、電子機器等の内部に設けられる。

0193

次いで、コンピュータ携帯情報端末携帯電話携帯型ゲーム機音響再生装置なども
含む)、電子ペーパーテレビジョン装置テレビ、又はテレビジョン受信機ともいう)
デジタルビデオカメラなどの電子機器に、上述の電子部品を適用する場合について説明
する。

0194

図17(A)は、携帯型の情報端末であり、筐体901、筐体902、第1の表示部90
3a、第2の表示部903bなどによって構成されている。筐体901と筐体902の少
なくとも一部には、先の実施の形態に示す半導体装置が設けられている。そのため、信頼
性に優れた携帯型の情報端末が実現される。

0195

なお、第1の表示部903aはタッチ入力機能を有するパネルとなっており、例えば図1
7(A)の左図のように、第1の表示部903aに表示される選択ボタン904により「
タッチ入力」を行うか、「キーボード入力」を行うかを選択できる。選択ボタンは様々な
大きさで表示できるため、幅広い世代の人が使いやすさを実感できる。ここで、例えば「
キーボード入力」を選択した場合、図17(A)の右図のように第1の表示部903aに
キーボード905が表示される。これにより、従来の情報端末と同様に、キー入力によ
る素早い文字入力などが可能となる。

0196

また、図17(A)に示す携帯型の情報端末は、図17(A)の右図のように、第1の表
示部903a及び第2の表示部903bのうち、一方を取り外すことができる。第2の表
示部903bもタッチ入力機能を有するパネルとし、持ち運びの際、さらなる軽量化を図
ることができ、一方の手で筐体902を持ち、他方の手で操作することができるため便利
である。

0197

図17(A)に示す携帯型の情報端末は、様々な情報(静止画動画テキスト画像など
)を表示する機能、カレンダー、日付又は時刻などを表示部に表示する機能、表示部に表
示した情報を操作又は編集する機能、様々なソフトウェアプログラム)によって処理を
制御する機能、等を有することができる。また、筐体の裏面や側面に、外部接続用端子
イヤホン端子USB端子など)、記録媒体挿入部などを備える構成としてもよい。

0198

また、図17(A)に示す携帯型の情報端末は、無線で情報を送受信できる構成としても
よい。無線により、電子書籍サーバから、所望の書籍データなどを購入し、ダウンロード
する構成とすることも可能である。

0199

更に、図17(A)に示す筐体902にアンテナマイク機能無線機能を持たせ、携帯
電話として用いてもよい。

0200

図17(B)は、電子ペーパーを実装した電子書籍端末910であり、筐体911と筐体
912の2つの筐体で構成されている。筐体911及び筐体912には、それぞれ表示部
913及び表示部914が設けられている。筐体911と筐体912は、軸部915によ
り接続されており、該軸部915を軸として開閉動作を行うことができる。また、筐体9
11は、電源916、操作キー917、スピーカー918などを備えている。筐体911
、筐体912の少なくとも一には、半導体装置が設けられている。そのため、信頼性に優
れた電子書籍端末が実現される。

0201

図17(C)は、テレビジョン装置920であり、筐体921、表示部922、スタンド
923などで構成されている。テレビジョン装置920の操作は、筐体921が備えるス
イッチや、リモコン操作機924により行うことができる。筐体921及びリモコン操作
機924には、先の実施の形態に示す半導体装置が設けられている。そのため、信頼性に
優れたテレビジョン装置が実現される。

0202

図17(D)は、スマートフォンであり、本体930には、表示部931と、スピーカー
932と、マイク933と、操作ボタン934等が設けられている。本体930内には、
先の実施の形態に示す半導体装置が設けられている。そのため信頼性に優れたスマート
ォンが実現される。

0203

図17(E)は、デジタルカメラであり、本体941、表示部942、操作スイッチ94
3などによって構成されている。本体941内には、先の実施の形態に示す半導体装置が
設けられている。そのため、信頼性に優れたデジタルカメラが実現される。

0204

以上のように、本実施の形態に示す電子機器には、先の実施の形態に係る半導体装置が設
けられている。このため、信頼性に優れた電子機器が実現される。

0205

(本明細書等の記載に関する付記)
以上の実施の形態、及び実施の形態における各構成の説明について、以下に付記する。

0206

<実施の形態で述べた本発明の一態様に関する付記>
各実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて、本発明の一
態様とすることができる。また、1つの実施の形態の中に、複数の構成例が示される場合
は、互い構成例を適宜組み合わせることが可能である。

0207

なお、ある一つの実施の形態の中で述べる内容(一部の内容でもよい)は、その実施の形
態で述べる別の内容(一部の内容でもよい)、及び/又は、一つ若しくは複数の別の実施
の形態で述べる内容(一部の内容でもよい)に対して、適用、組み合わせ、又は置き換え
などを行うことが出来る。

0208

なお、実施の形態の中で述べる内容とは、各々の実施の形態において、様々な図を用いて
述べる内容、又は明細書に記載される文章を用いて述べる内容のことである。

0209

なお、ある一つの実施の形態において述べる図(一部でもよい)は、その図の別の部分、
その実施の形態において述べる別の図(一部でもよい)、及び/又は、一つ若しくは複数
の別の実施の形態において述べる図(一部でもよい)に対して、組み合わせることにより
、さらに多くの図を構成させることが出来る。

0210

また、各実施の形態において本発明の一態様を説明したが、本発明の一態様はこれらに限
定されない。例えば、本発明の一態様として実施の形態1では、オフ電流が低いトランジ
スタとしてOSトランジスタを用いる構成について説明したが、本発明の一態様は、オフ
電流が低いトランジスタであればよいので、OSトランジスタに限定されない。したがっ
て、状況に応じて、例えばOSトランジスタを用いない構成を本発明の一態様としてもよ
い。

0211

<図面を説明する記載に関する付記>
本明細書等において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係
を、図面を参照して説明するために、便宜上用いている。構成同士の位置関係は、各構成
描写する方向に応じて適宜変化する。そのため、配置を示す語句は、明細書で説明した
記載に限定されず、状況に応じて適切に言い換えることができる。

0212

また、「上」や「下」の用語は、構成要素の位置関係が直上または直下で、かつ、直接接
していることを限定するものではない。例えば、「絶縁層A上の電極B」の表現であれば
、絶縁層Aの上に電極Bが直接接して形成されている必要はなく、絶縁層Aと電極Bとの
間に他の構成要素を含むものを除外しない。

0213

また本明細書等において、ブロック図では、構成要素を機能毎に分類し、互いに独立した
ブロックとして示している。しかしながら実際の回路等においては、構成要素を機能毎に
切り分けることが難しく、一つの回路に複数の機能が係わる場合や、複数の回路にわたっ
て一つの機能が関わる場合があり得る。そのため、ブロック図のブロックは、明細書で説
明した構成要素に限定されず、状況に応じて適切に言い換えることができる。

0214

また、図面において、大きさ、層の厚さ、又は領域は、説明の便宜上任意の大きさに示し
たものである。よって、必ずしもそのスケールに限定されない。なお図面は明確性を期す
ために模式的に示したものであり、図面に示す形状又は値などに限定されない。例えば、
ノイズによる信号、電圧、若しくは電流のばらつき、又は、タイミングのずれによる信号
、電圧、若しくは電流のばらつきなどを含むことが可能である。

0215

また、図面において、上面図(平面図、レイアウト図ともいう)や斜視図などにおいて、
図面の明確性を期すために、一部の構成要素の記載を省略している場合がある。

0216

<言い換え可能な記載に関する付記>
本明細書等において、トランジスタの接続関係を説明する際、ソースとドレインとの一方
を、「ソース又はドレインの一方」(又は第1電極、又は第1端子)と表記し、ソースと
ドレインとの他方を「ソース又はドレインの他方」(又は第2電極、又は第2端子)と表
記している。これは、トランジスタのソースとドレインは、トランジスタの構造又は動作
条件等によって変わるためである。なおトランジスタのソースとドレインの呼称について
は、ソース(ドレイン)端子や、ソース(ドレイン)電極等、状況に応じて適切に言い換
えることができる。

0217

また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限
定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、
その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配
線」が一体となって形成されている場合なども含む。

0218

また、本明細書等において、電圧と電位は、適宜言い換えることができる。電圧は、基準
となる電位からの電位差のことであり、例えば基準となる電位をグラウンド電位(接地
位)とすると、電圧を電位に言い換えることができる。グラウンド電位は必ずしも0Vを
意味するとは限らない。なお電位は相対的なものであり、基準となる電位によっては、配
線等に与える電位を変化させる場合がある。

0219

なお本明細書等において、「膜」、「層」などの語句は、場合によっては、または、状況
に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導
電膜」という用語に変更することが可能な場合がある。または、例えば、「絶縁膜」とい
う用語を、「絶縁層」という用語に変更することが可能な場合がある。

0220

<語句の定義に関する付記>
以下では、上記実施の形態中で言及したかった語句の定義について説明する。

0221

<<スイッチについて>>
本明細書等において、スイッチとは、導通状態(オン状態)、または、非導通状態(オフ
状態)になり、電流を流すか流さないかを制御する機能を有するものをいう。または、ス
イッチとは、電流を流す経路を選択して切り替える機能を有するものをいう。

0222

一例としては、電気的スイッチ又は機械的なスイッチなどを用いることができる。つまり
、スイッチは、電流を制御できるものであればよく、特定のものに限定されない。

0223

電気的なスイッチの一例としては、トランジスタ(例えば、バイポーラトランジスタ、M
OSトランジスタなど)、ダイオード(例えば、PNダイオードPINダイオード、シ
ョットキーダイオード、MIM(Metal Insulator Metal)ダイオ
ード、MIS(Metal Insulator Semiconductor)ダイオ
ード、ダイオード接続のトランジスタなど)、又はこれらを組み合わせた論理回路などが
ある。

0224

なお、スイッチとしてトランジスタを用いる場合、トランジスタの「導通状態」とは、ト
ランジスタのソースとドレインが電気的に短絡されているとみなせる状態をいう。また、
トランジスタの「非導通状態」とは、トランジスタのソースとドレインが電気的に遮断
れているとみなせる状態をいう。なおトランジスタを単なるスイッチとして動作させる場
合には、トランジスタの極性(導電型)は特に限定されない。

0225

機械的なスイッチの一例としては、デジタルマイクロミラーデバイスDMD)のように
MEMS(マイクロエレクトロメカニカル・システム)技術を用いたスイッチがあ
る。そのスイッチは、機械的に動かすことが可能な電極を有し、その電極が動くことによ
って、導通と非導通とを制御して動作する。

0226

<<チャネル長について>>
本明細書等において、チャネル長とは、例えば、トランジスタの上面図において、半導体
(またはトランジスタがオン状態のときに半導体の中で電流の流れる部分)とゲートとが
重なる領域、またはチャネルが形成される領域における、ソースとドレインとの間の距離
をいう。

0227

なお、一つのトランジスタにおいて、チャネル長が全ての領域で同じ値をとるとは限らな
い。即ち、一つのトランジスタのチャネル長は、一つの値に定まらない場合がある。その
ため、本明細書では、チャネル長は、チャネルの形成される領域における、いずれか一の
値、最大値最小値または平均値とする。

0228

<<チャネル幅について>>
本明細書等において、チャネル幅とは、例えば、半導体(またはトランジスタがオン状態
のときに半導体の中で電流の流れる部分)とゲート電極とが重なる領域、またはチャネル
が形成される領域における、ソースとドレインとが向かい合っている部分の長さをいう。

0229

なお、一つのトランジスタにおいて、チャネル幅がすべての領域で同じ値をとるとは限ら
ない。即ち、一つのトランジスタのチャネル幅は、一つの値に定まらない場合がある。そ
のため、本明細書では、チャネル幅は、チャネルの形成される領域における、いずれか一
の値、最大値、最小値または平均値とする。

0230

なお、トランジスタの構造によっては、実際にチャネルの形成される領域におけるチャ
ル幅(以下、実効的なチャネル幅と呼ぶ。)と、トランジスタの上面図において示される
チャネル幅(以下、見かけ上のチャネル幅と呼ぶ。)と、が異なる場合がある。例えば、
立体的な構造を有するトランジスタでは、実効的なチャネル幅が、トランジスタの上面図
において示される見かけ上のチャネル幅よりも大きくなり、その影響が無視できなくなる
場合がある。例えば、微細かつ立体的な構造を有するトランジスタでは、半導体の側面に
形成されるチャネル領域の割合が大きくなる場合がある。その場合は、上面図において示
される見かけ上のチャネル幅よりも、実際にチャネルの形成される実効的なチャネル幅の
方が大きくなる。

0231

ところで、立体的な構造を有するトランジスタにおいては、実効的なチャネル幅の、実測
による見積もりが困難となる場合がある。例えば、設計値から実効的なチャネル幅を見積
もるためには、半導体の形状が既知という仮定が必要である。したがって、半導体の形状
が正確にわからない場合には、実効的なチャネル幅を正確に測定することは困難である。

0232

そこで、本明細書では、トランジスタの上面図において、半導体とゲート電極とが重なる
領域における、ソースとドレインとが向かい合っている部分の長さである見かけ上のチャ
ネル幅を、「囲い込みチャネル幅(SCW:Surrounded Channel W
idth)」と呼ぶ場合がある。また、本明細書では、単にチャネル幅と記載した場合に
は、囲い込みチャネル幅または見かけ上のチャネル幅を指す場合がある。または、本明細
書では、単にチャネル幅と記載した場合には、実効的なチャネル幅を指す場合がある。な
お、チャネル長、チャネル幅、実効的なチャネル幅、見かけ上のチャネル幅、囲い込みチ
ャネル幅などは、断面TEM像などを取得して、その画像を解析することなどによって、
値を決定することができる。

0233

なお、トランジスタの電界効果移動度や、チャネル幅当たりの電流値などを計算して求め
る場合、囲い込みチャネル幅を用いて計算する場合がある。その場合には、実効的なチャ
ネル幅を用いて計算する場合とは異なる値をとる場合がある。

0234

<<接続について>>
本明細書等において、AとBとが接続されている、とは、AとBとが直接接続されている
ものの他、電気的に接続されているものを含むものとする。ここで、AとBとが電気的に
接続されているとは、AとBとの間で、何らかの電気的作用を有する対象物が存在すると
き、AとBとの電気信号の授受を可能とするものをいう。

0235

なお、例えば、トランジスタのソース(又は第1の端子など)が、Z1を介して(又は介
さず)、Xと電気的に接続され、トランジスタのドレイン(又は第2の端子など)が、Z
2を介して(又は介さず)、Yと電気的に接続されている場合や、トランジスタのソース
(又は第1の端子など)が、Z1の一部と直接的に接続され、Z1の別の一部がXと直接
的に接続され、トランジスタのドレイン(又は第2の端子など)が、Z2の一部と直接的
に接続され、Z2の別の一部がYと直接的に接続されている場合では、以下のように表現
することが出来る。

0236

例えば、「XとYとトランジスタのソース(又は第1の端子など)とドレイン(又は第2
の端子など)とは、互いに電気的に接続されており、X、トランジスタのソース(又は第
1の端子など)、トランジスタのドレイン(又は第2の端子など)、Yの順序で電気的に
接続されている。」と表現することができる。または、「トランジスタのソース(又は第
1の端子など)は、Xと電気的に接続され、トランジスタのドレイン(又は第2の端子な
ど)はYと電気的に接続され、X、トランジスタのソース(又は第1の端子など)、トラ
ンジスタのドレイン(又は第2の端子など)、Yは、この順序で電気的に接続されている
」と表現することができる。または、「Xは、トランジスタのソース(又は第1の端子な
ど)とドレイン(又は第2の端子など)とを介して、Yと電気的に接続され、X、トラン
ジスタのソース(又は第1の端子など)、トランジスタのドレイン(又は第2の端子など
)、Yは、この接続順序で設けられている」と表現することができる。これらの例と同様
表現方法を用いて、回路構成における接続の順序について規定することにより、トラン
ジスタのソース(又は第1の端子など)と、ドレイン(又は第2の端子など)とを、区別
して、技術的範囲を決定することができる。

0237

または、別の表現方法として、例えば、「トランジスタのソース(又は第1の端子など)
は、少なくとも第1の接続経路を介して、Xと電気的に接続され、前記第1の接続経路は
、第2の接続経路を有しておらず、前記第2の接続経路は、トランジスタを介した、トラ
ンジスタのソース(又は第1の端子など)とトランジスタのドレイン(又は第2の端子な
ど)との間の経路であり、前記第1の接続経路は、Z1を介した経路であり、トランジス
タのドレイン(又は第2の端子など)は、少なくとも第3の接続経路を介して、Yと電気
的に接続され、前記第3の接続経路は、前記第2の接続経路を有しておらず、前記第3の
接続経路は、Z2を介した経路である。」と表現することができる。または、「トランジ
スタのソース(又は第1の端子など)は、少なくとも第1の接続経路によって、Z1を介
して、Xと電気的に接続され、前記第1の接続経路は、第2の接続経路を有しておらず、
前記第2の接続経路は、トランジスタを介した接続経路を有し、トランジスタのドレイン
(又は第2の端子など)は、少なくとも第3の接続経路によって、Z2を介して、Yと電
気的に接続され、前記第3の接続経路は、前記第2の接続経路を有していない。」と表現
することができる。または、「トランジスタのソース(又は第1の端子など)は、少なく
とも第1の電気的パスによって、Z1を介して、Xと電気的に接続され、前記第1の電気
パスは、第2の電気的パスを有しておらず、前記第2の電気的パスは、トランジスタの
ソース(又は第1の端子など)からトランジスタのドレイン(又は第2の端子など)への
電気的パスであり、トランジスタのドレイン(又は第2の端子など)は、少なくとも第3
の電気的パスによって、Z2を介して、Yと電気的に接続され、前記第3の電気的パスは
、第4の電気的パスを有しておらず、前記第4の電気的パスは、トランジスタのドレイン
(又は第2の端子など)からトランジスタのソース(又は第1の端子など)への電気的パ
スである。」と表現することができる。これらの例と同様な表現方法を用いて、回路構成
における接続経路について規定することにより、トランジスタのソース(又は第1の端子
など)と、ドレイン(又は第2の端子など)とを、区別して、技術的範囲を決定すること
ができる。

0238

なお、これらの表現方法は、一例であり、これらの表現方法に限定されない。ここで、X
、Y、Z1、Z2は、対象物(例えば、装置、素子、回路、配線、電極、端子、導電膜、
層、など)であるとする。

0239

CT1 開口部
CT3 開口部
CT4 開口部
CT5 開口部
D_OUT1出力信号
D_OUT3 出力信号
T0 期間
T1 期間
T2 期間
T3 期間
T4 期間
T5 期間
T6 期間
T7 期間
T8 期間
11トランジスタ
11_A トランジスタ
11_B トランジスタ
12 トランジスタ
12_A トランジスタ
13容量素子
20_A トランジスタ
20_B トランジスタ
21基板
22半導体層
23絶縁層
24導電層
25 絶縁層
26 導電層
27 導電層
28 絶縁層
29 導電層
30 導電層
30a 導電層
31 絶縁層
32 半導体層
33 導電層
34 導電層
35 導電層
36 絶縁層
37 導電層
38 導電層
39 絶縁層
40 導電層
41 導電層
42 導電層
43 絶縁層
44 導電層
51 トランジスタ
52 スイッチ
53コンパレータ
54電圧生成回路
55 トランジスタ
56定電流源
57抵抗素子
59 スイッチ
200半導体装置
201メモリセルアレイ
202行選択ドライバ
203列選択ドライバ
204回路
700電子部品
701リード
702プリント基板
703 回路部
704回路基板
901筐体
902 筐体
903a 表示部
903b 表示部
904 選択ボタン
905キーボード
910電子書籍端末
911 筐体
912 筐体
913 表示部
914 表示部
915 軸部
916電源
917操作キー
918スピーカー
920テレビジョン装置
921 筐体
922 表示部
923スタンド
924リモコン操作機
930 本体
931 表示部
932 スピーカー
933マイク
934 操作ボタン
941 本体
942 表示部
943 操作スイッチ

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