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技術 polar符号ベースエンコーダ、及びpolar符号ベースエンコーダの分割統治構造を構成する方法

出願人 ミツビシ・エレクトリック・アールアンドディー・センター・ヨーロッパ・ビーヴィ
発明者 グレッセ、ニコラ
出願日 2018年3月9日 (2年11ヶ月経過) 出願番号 2019-523881
公開日 2019年11月28日 (1年2ヶ月経過) 公開番号 2019-534651
状態 特許登録済
技術分野 符号誤り検出・訂正
主要キーワード 性能指数値 再帰的計算 観測値ベクトル 関連ステップ コンピューティングモジュール ガウス近似 NRパラメータ 大域情報
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図面 (20)

課題・解決手段

バイナリ離散入力無記憶チャネルを介してpolar符号ベースデコーダへの有用なデータの転送を実行するのに、polar符号エンコーダが用いられる。分割統治構造は、サイズN=2Lの分極ブロックが後置される、有用なデータビット及び凍結ビットのセットを入力として有するマルチプレクサからなり、サイズNの分極ブロックは、前置カーネルのセットと、前置カーネルのセットに後置されるシャッフラと、サイズNの分極ブロックと同様の構造を有するが、半分のサイズを有する、サイズN/2の2つの相補的分極部分ブロックとを備える。分割統治構造の各再帰においてシャッフラと、相補的分極部分ブロックの一方及び/又は他方との間に動的に構成可能なインターリーバが存在する。動的に構成可能なインターリーバの構成は、バイナリ離散入力無記憶チャネルにおいて検出された変化に従って、動的に変更される。

概要

背景

polar符号は、代数的構成に依拠するのではなく、情報理論的な考慮から構築された線形ブロック誤り訂正符号である。polar符号は、カーネルの多分岐再帰から構築された分割統治(D&C)構造に基づいており、これにより、物理的チャネル仮想アウターチャネルに変換される。再帰の数量が多くなると、仮想チャネルは、高信頼度又は低信頼度のうちのいずれかを有する傾向がある。換言すれば、仮想チャネルは、分極化する(polarize)。その場合、情報ビットとも称される有用なデータビットは、最も信頼度の高い仮想チャネルに割り当てられ、凍結ビット(frozen bits)は、残りの仮想チャネルに割り当てられる。

polar符号の符号化及び復号複雑度は、N.log(N)のオーダーにあり、ここで、Nは、検討対象のpolar符号のサイズである。しかしながら、polar符号の性能は、Nが小さい場合、例えばN=512の場合、ターボ符号又はLDPC(低密度パリティチェック)符号等の他のコーディング技術と比較すると、かなり不良である。その上、polar符号が用いられることを意図される所与のBDMC(バイナリ離散入力無記憶チャネル)について当該polar符号が最適化される。

以下において、本発明者らは、図1に概略的に表すように、エンコーダ110とデコーダ120とからなるシステムを考慮する。エンコーダ110は、サイズN=2Lのpolar符号に従って符号語を生成し、ここで、Lは、polar符号のD&C構造の深度である。換言すれば、Nは、「2」のべき乗である。生成された符号語は、BDMC130を介したデコーダ120への転送の対象となる。そのような転送は、有線送信とすることもできるし、無線送信とすることもできるし、非一時的情報記憶媒体上の中間記憶装置とすることもでき、ここで、エンコーダ110は、非一時的情報記憶媒体上にデータを記憶し、デコーダは、非一時的情報記憶媒体からデータを索出する。

ベクトルxの第iのエントリをxiとし、ベクトルxから抽出されるエントリxi、xi+1、...、xkからなるサイズ(k−i+1)のベクトルをxi:kとする。さらに、ベクトルxから抽出されるエントリ



からなるベクトルをxi:j:kとし、ここで、



は、uの床関数を表す。

このようにして、本明細書において、レートR<1のpolar符号ベースエンコーダが検討され、このpolar符号ベースエンコーダは、情報ビットと凍結ビットとからなるサイズNのベクトルbを、サイズNの符号語xに変換する。ベクトルbのN個のエントリのうちにN.R個の情報ビットが存在することに留意しなければならない。その場合、ベクトルbのN個のエントリのうちにN.(1−R)個の凍結ビットが存在し、ベクトルb内の当該凍結ビットの位置及び値は、設計により既知であることに更に留意しなければならない。大半の場合、ビットは、値「0」に設定され、これらのビットのベクトルb内の位置は、ベクトルb内の第iの位置におけるビットが凍結ビットを保持する場合F(i)=1であるとともに、ベクトルb内の第iの位置におけるビットが情報ビットを保持する場合F(i)=0であるようなベクトルFによって表される。

したがって、図2Aに示すように、polar符号を適用するために、N.R個の情報ビットからなる第1のベクトルb’が、マルチプレクサMUX210によって、ベクトルFによって規定される凍結ビット位置に従ってN.(1−R)個の数量の凍結ビットを挿入することによって、長さNのベクトルbに変換される。その後、ベクトルbは、ベクトルbを長さNの符号語xに符号化するように、サイズNの分極器(分極ブロックとも称される)POL−N220によって処理され、これにより、Rに等しいコーディングレートがもたらされる。分極器POL−N220は、エンコーダ110の符号化部分を表している。

polar符号の主要な側面は、ベクトルbから符号語xへの変換は、検討対象のBDMCの実効符号レートR及び実効特性がどのようなものであれ静的であるということにあり、これは、polar符号のD&C構造は、一定を保つことを意味する。したがって、レート適合化及び性能最適化は、ベクトルb内の凍結ビットの位置を適切に選ぶことによって実行される。

図2Bにおいて概略的に表されているモジュール形式アーキテクチャに示すように、サイズNの分極器POL−N220は、一対のサイズN/2の相補的分極器、すなわち、サイズN/2の上側分極器UPOL−N/2 271及びサイズN/2の下側分極器LPOL−N/2 272から構築される。上側分極器UPOL−N/2 271及び下側分極器LPOL−N/2 272は、同じ構造を有するとともに、分極器POL−N220と同様に、しかし半分のサイズで構築される。これは、サイズN/2の各分極器は、2つの他のサイズN/4の分極器から構築され、図2Cに示すように一対の「2」に等しいサイズの分極器を達成する限り、以下も再帰的に同様に構築されることを意味する。このように、分割統治構造は、Lに等しい深度で再帰的であり、したがって、L個の部分分極ステージを規定する。

ベクトルbが、図2Aに示すサイズNの分極器POL−N220に入力される場合を検討する。ベクトルbは、並行した複数のカーネルのセット250によって処理される。各カーネルは、それ自体、図2Cに示す「2」に等しいサイズの分極器である。ベクトルbのビットは、ペアによってグループ分けされ、各ペアは、専用カーネルに入力される。並行した複数のカーネルのセット250によって出力されたN個のビットは、その後、シャッフラ260に入力され、このシャッフラは、その奇数番目のエントリを上側分極器UPOL−N/2 271に分配するとともに、その偶数番目のエントリを下側分極器LPOL−N/2 272に分配する。そのため、シャッフラ260は、以下のように規定することができるシャッフリング演算Shuffを実行する。



ここで、シャッフリング演算Shuffは、より厳密には以下のようなものである。



ここで、x(1)は、シャッフラ260に入力されるベクトルを表しており、x(2)は、シャッフラ260によって出力される対応するベクトルを表している。

シャッフリング演算を元に戻す(reverting)ことを可能にする演算をInvShuffとし、これは、以下のように規定される。

既述したように、図2Cは、サイズ「2」の分極器200を概略的に表している。2つのビットx1(in)及びx2(in)が分極器に入力される。2つのビットx1(out)及びx2(out)が分極器から出力される。分極器は、x1(out)及びx2(out)が以下、



のように規定されるように分極化演算を実行し、ここで、



は、XOR関数を表している。

ビットx1(out)とチャネル観測値ベクトルyとの間の相互情報量をI(x1(out);y)とする。同様に、ビットx2(out)とチャネル観測値ベクトルyとの間の相互情報量をI(x2(out);y)とする。同様に、ビットx1(in)とチャネル観測値ベクトルyとの間の相互情報量をI(x1(in);y)とする。同様に、ビットx2(in)と、ビットx1(in)を知得した上でのチャネル観測値ベクトルyとの間の相互情報量をI(x2(in);y|x1(in))とする。分極化演算の結果として、以下の関係が存在する。



これは、容量保存が分極化演算によって保証されることを意味する。

前述の再帰を実行するために分極器POL−N220によって実施される一例示のアルゴリズムが、図3に概略的に示されている。

テップS301において、分極器POL−N220は、データx1:n(in)(ただし、nは2≦n≦Nであるような「2」のべき乗である)について再帰的計算を実行してx1:n(out)を得るという呼び出しを実行する。最初の再帰において、この呼び出しは、データx1:N(in)について再帰的計算を行ってx1:N(out)を得ることに関する。

後続するステップS302において、分極器POL−N220は、nが「2」に等しいか否かをチェックする。nが「2」に等しい場合、ステップS303が実行される。そうではない場合、ステップS304が実行される。

ステップS303において、分極器POL−N220は、以下のように検討されるカーネルの2つの出力値を得るために、以下の演算を実行する。

その後、ステップS308が実行される。

ステップS304において、分極器POL−N220は、以下のように検討される並行した複数のカーネルの出力値を得るために、以下の演算を実行する(n>2)。



ここで、x’1:n(out)は、分極器POL−N220の検討対象の部分分極ステージのサイズnについて用いられる並行した複数のカーネルのn個の出力に対応し、したがってこれは、x’1:2:n(out)が上記並行した複数のカーネルのn個の出力のうちの奇数番目の出力に対応し、x’2:2:n(out)が上記並行した複数のカーネルのn個の出力のうちの偶数番目の出力に対応することを意味する。

後続するステップS305において、分極器POL−N220は、上記並行した複数のカーネルの出力x’1:n(out)に対してシャッフリング演算Shuffを適用して、当該シャッフリング演算Shuffの出力x’’1:n(out)を得る。

後続するステップS306において、分極器POL−N220は、データx’’1:n/2(out)について再帰的計算を行って、分極器POL−N220の出力x1:n/2(out)を得るという呼び出しを行う。これは、したがって図3のアルゴリズムがデータx’’1:n/2(out)に対してn/2の分極化サイズを用いて再帰的に実行されることを意味する。

後続するステップS307において、分極器POL−N220は、データx’’n/2+1:n(out)について再帰的計算を行って、分極器POL−N220の出力xn/2+1:n(out)を得るという呼び出しを行う。これは、したがって図3のアルゴリズムがデータx’’n/2+1:n(out)に対してn/2の分極化サイズを用いて再帰的に実行されることを意味する。その後、ステップS308が実行される。

ステップS306及びS307は、逆順に行うこともできるし、並行して実行することもできることに留意しなければならない。

ステップS308において、分極器POL−N220は、ステップS301において実行を開始される呼び出しに、出力値x1:n(out)を返し、これにより、検討対象の再帰について図3のアルゴリズムが終了する。

polar符号のD&C構造に従って凍結ビットのそれぞれの位置を適切に選択することは、良好な復号性能を達成するのに重要である。実際に、分極器POL−N220は、同じ性質及び均等な特性の並行した実効BDMCのセットを非均等な性質及び特性の並行した仮想BDMCの等価セットに変換する。換言すれば、実効BDMCのモデル内に分極器POL−N220を含めることによって、前述のベクトルbが転送されることが考慮される等価チャネルを規定することができる。

一般に、BDMCの相互情報量I(x’;y’)(ただし、入力x’、出力y’(すなわち、観測値)、及びチャネル遷移確率特徴付け確率関数P(y’|x’))は、以下のように規定される。



ここで、EL,[]は、対数尤度比LLR:Log Likelihood Ratio)と呼ばれる確率変数L’にわたる数学期待値を表しており、L’は、以下のように規定される。



ここで、P(y’|x’)及びP(y’|1−x’)の双方は、入力ビット及び出力チャネル観測値に依存する。

このように、BDMCの相互情報量は、遷移確率P(y’|x’)に依存し、この遷移確率は、上記BDMCの少なくとも1つのパラメータの確率関数pである。これは、以下で、BDMCのバイナリ消失(binary erasure)チャネル及び加法白色ガウス雑音チャネルの例を用いて説明される。同じように、BDMCの相互情報量は、LLR値確率分布によって特徴付けられ、これは、確率関数pから計算することができる。換言すれば、確率関数pは、x’が入力であるとともにL’が観測値LLRであるBDMCに関連付けられる。

観測値ベクトルy及びビットx1(in)、x2(in)、x1(out)、x2(out)にそれぞれ関連付けられたLLR値をL1(in)、L2(in)、L1(out)、L2(out)とする。したがって、2つの以下の方程式が成り立つ。

したがって、polar符号のD&C構造の任意の部分分極ステージにおいて、各カーネルは、入力x1(in)及びx2(in)、並びに出力x1(out)及びx2(out)を有する。初期観測値ベクトルに従って、LLR値は、上記の関係を用いて計算及び伝播することができる。したがって、任意のカーネルの各入力又は出力は、等価BDMCに対応する所与のLLR確変数と関連付けられ、ただし、関連付けられた確率関数は、上記等価チャネルのチャネル遷移確率である。

p1(in)が、x1(in)をx’とするとともにLLR L1(in)をL’とする等価BDMCと関連付けられた確率関数pであり、p2(in)が、x2(in)をx’とするとともにL2(in)をL’とする等価BDMCと関連付けられた確率関数pであり、p1(out)が、x1(out)をx’とするとともにL1(out)をL’とする等価BDMCと関連付けられた確率関数pであり、p2(out)が、x2(out)をx’とするとともにL2(out)をL’とする等価BDMCと関連付けられた確率関数pであることを検討すると、確率関数p1(in)及びp2(in)は、例えば可能である場合には解析的に、又は可能でない場合にはモンテカルロシミュレーションを用いることによって、確率関数p1(out)及びp2(out)から得ることができる。したがって、確率関数p1(in)及びp2(in)は、以下のように表現することができる。

換言すれば、関数F1及びF2は、使用時の実効BDMCに依存する。

第1の例によれば、BDMCは、パラメータとして消去率に依拠することによってモデル化されたバイナリ消去チャネルBEC:Binary Erasure Channel)である。任意のチャネル観測値yiは、確率(1−εi)でxiに等しく、確率εiで消去される(これは、観測値が利用可能でないことを意味する)。したがって、BECの確率関数は、消去率パラメータによって規定される条件付き確率質量関数である。チャネルは、遷移確率関数piが尤度関数であるとともにBECチャネルのパラメータεiの関数であり、



であるようになっていることによって特徴付けられる。

したがって、BECの相互情報量は、遷移確率関数P(yi|xi)に依存し、消去率εiの関数に還元することができる。

したがって、これは、カーネルレベルにおいて、



であることを意味し、これは、



であることを暗示している。

したがって、x1(in)を考慮すると、等価チャネルは、1−(1−ε1)(1−ε2)に等しい消去率パラメータを有するBECである。加えて、x2(in)を考慮すると、等価チャネルは、ε1ε2に等しい消去率パラメータを有するBECである。換言すれば、これらの状況下で、



であり、ここで、関数F1’(p1(out),p2(out))及びF2’(p1(out),p2(out))は、確率p1(out)及びp2(out)から等価チャネルの消去率を得ることを目的とし、これらの関数は、遷移確率関数p1(in)及びp2(in)を得ることを可能にする。既述したように、確率関数pi(out)は、遷移確率p(y|xi(out))であり、1からBECチャネルの消去率εiを減算したものに等しい。したがって、最終的に、関数F1及びF2について、以下の関係が規定される。

第2の例によれば、BDMCは、加法的白色ガウス雑音(AWGN)チャネルであり、このチャネルを介して、バイナリ位相シフトキーイング(BPSK:Binary Phase Shift Keying)変調が用いられるとともに、パラメータとして信号対雑音比(SNR)ρに依拠することによってモデル化される。

BPSK変調は、「0」に等しいビットを「+1」に等しいシンボルに変換するとともに、「1」に等しいビットを「−1」に等しいシンボルに変換する。したがって、ビット値がxiである場合、シンボル値は、(2xi−1)である。チャネルは、遷移確率関数piが尤度関数であるとともにBPSK入力を有するAWGNチャネルのパラメータρiの関数であり、



であるようになっていることによって特徴付けられる。

結果として、カーネルレベルにおいて、



であり、ここで、L1(out)及びL2(out)は、それゆえガウス確率変数であり、ρ1(out)及びρ2(out)は、それぞれ観測値y1及びy2を与えるBDMCのSNRパラメータである。

AWGN BDMCの相互情報量は、遷移確率関数に依拠しており、信号対雑音比のみの関数に還元することができる。

BPSK入力を有するAWGN BDMCの相互情報量は、SNRパラメータ値ρごとに1つの値を有し、この値は、当該BDMC上で送信することができる、データレート上の「0」と「1」との間の上限を特徴付ける。データレートは、「1」によって範囲が定められ、この「1」は、情報が符号化されない場合、すなわちコーディングレートが「1」に等しい場合のBPSK変調のスペクトラル効率であることが理解される。実際には、相互情報量は、いずれの誤り訂正符号のコーディングレートが所与のSNR ρにおける送信について選ばれるべきであるかについての指標を与える。

したがって、閉形式において既知であるか又は実験及び集計から既知である、所与の信号対雑音比ρについてのAWGN BDMCの相互情報量の値を提供する関数として



を規定することができ、したがって、以下が適用される。

さらに、L2(in)=L1(out)+L2(out)もガウス分布であり、これには、入力x2(in)を有する等価BDMCが、以下、



のように規定されるパラメータρ2(in)に依拠する場合、ガウス分布であることを伴う。

したがって、入力x2(in)に関連付けられたガウス等価BDMCの相互情報量は、以下のように表すことができる。

分極化演算の容量保存特性に起因して、



であり、これは、



であることを意味することに留意することができる。

L1(in)はガウス等価BDMCをもたらさず、ガウス近似は好ましくは、計算の簡潔性という考慮のために用いられるので、したがって、x1(in)についての等価BDMCは、以下、



のように規定されるパラメータρ1(in)を用いて得ることができ、ここで、



は、



逆関数であり、これは、関数集計を通じて得ることができることに更に留意することができる。

したがって、x1(in)を考慮すると、等価チャネルは、上記で規定したρ1(in)に等しいSNRパラメータを有するAWGNチャネルである。加えて、x2(in)を考慮すると、等価チャネルは、上記で規定したρ2(in)に等しいSNRパラメータを有するAWGNチャネルである。換言すれば、これらの状況下で、



である。

したがって、関数F1’(p1(out),p2(out))及びF2’(p1(out),p2(out))は、等価BDMCのSNRを得ることを目的とし、これらの関数は、遷移確率p1(in)及びp2(in)を得ることを可能にする。

したがって、最後に、関数F1及びF2について以下の関係が適用される。

上述したように、確率関数は、等価BDMCの相互情報量を計算することを可能にする。分極器POL−N220のD&C構造は、各カーネルの2つの入力間又は2つの出力間の確率変数の独立性を保証することを可能にし、したがって、確率関数計算は、分極器POL−N220の全D&C構造中を伝播することができ、それゆえ、転送を実行するのに用いられるとともに分極器POL−N220の出力において考慮される実効BDMCの確率関数p1:N(out)の関数として、分極器POL−N220の入力において等価BDMCについての確率関数p1:N(in)を計算することが可能になる。

以前の記載から、図2Dに概略的に示される確率関数伝播のアルゴリズムを導くことができ、したがって、凍結ビット位置を判断するのに用いることができる。

ステップS291において、分極器POL−N220は、確率関数p1:n(out)(ただし、nは2≦n≦Nであるような「2」のべき乗である)について再帰的計算を実行して確率関数p1:n(in)を得るという呼び出しを実行する。最初の再帰において、この呼び出しは、確率関数p1:N(out)について再帰的計算を行って確率関数p1:N(in)を得ることに関する。

後続するステップS292において、分極器POL−N220は、nが「2」に等しいか否かをチェックする。nが「2」に等しい場合、ステップS293が実行される。そうではない場合、ステップS294が実行される。

ステップS293において、分極器POL−N220は、以下のように検討される確率関数p1(in)及びp2(in)を得るために、以下の演算を実行する。

その後、ステップS298が実行される。

ステップS294において、分極器POL−N220は、確率関数p1:n/2(out)についての再帰的計算を呼び出して中間確率関数p’1:n/2を得る。これは、その場合、図2Dのアルゴリズムがデータp1:n/2(out)に対してn/2の分極化サイズを用いて再帰的に実行されることを意味する。

後続するステップS295において、分極器POL−N220は、確率関数pn/2+1:n(out)についての再帰的計算を呼び出して中間確率関数p’n/2+1:nを得る。これは、その場合、図2Dのアルゴリズムがデータpn/2+1:n(out)に対してn/2の分極化サイズを用いて再帰的に実行されることを意味する。

ステップS294及びS295は、逆順に行うこともできるし、並行して実行することもできることに留意しなければならない。

後続するステップS296において、分極器POL−N220は、中間確率関数p’1:nに対してシャッフリング演算InvShuffの逆を適用して、検討対象の並行した複数のカーネルの出力に対する中間確率関数を得る。

後続するステップS297において、分極器POL−N220は、以下のもの、すなわち、



を計算して、検討対象の並行した複数のカーネルの入力に対する確率関数を得る。その後、ステップS298が実行される。

ステップS298において、分極器POL−N220は、ステップS291において実行を開始される呼び出しに、出力値p1:n(in)を返し、これにより、検討対象の再帰について図2Dのアルゴリズムが終了する。

最後に、分極器POL−N220について、確率関数p1:N(out)のセットから確率関数p1:N(in)のセットが計算される。その場合、ベクトルb内の凍結ビットの位置の定義は、計算された相互情報量若しくはビット誤りレートに基づいて得ることができるか、又は、確率関数p1:N(in)から得ることができる。確率関数p1:N(in)のセットにより、相互情報量{I(xi(in);y|xi:n−1(in)}iのセットを直接計算することが可能になる。その場合、最も低いものから順にN.(1−R)個の値に関連付けられたインデックスが凍結ビットに割り当てられ、すなわち、値「1」がベクトルF内で対応して設定される。代替的に、その場合、ベクトルb内の凍結ビットの位置の定義は、誤り確率に基づいて得ることができる。確率関数p1:N(in)のセットにより、各入力ビットxi(in)についての判断のビット誤り確率を計算することが可能になる。その場合、最も高いものから順にN.(1−R)個の値に関連付けられたインデックスが凍結ビットに割り当てられ、すなわち、値「1」がベクトルF内で対応して設定される。

したがって、図4Aに概略的に表されるモジュール式アーキテクチャに示すように、デコーダ120によって得られた観測値yからベクトルbの推定値b*を索出することが可能であるように、当該デコーダ120は、LLR計算モジュール421、信念伝播デコーダ422及び判断器423を含み、これらはともに、デコーダ120の復号部分420を形成する。デコーダ120は、エンコーダ110によって用いられる凍結ビットの位置の知識から、ベクトルbの推定値b*をベクトルb’の推定値b’*に変換するデマルチプレクサ410を更に含む。LLR計算モジュール421は、LLR形式における観測値、すなわちベクトルLxを出力し、この出力値は、その後、polar符号の入力における事前確率のベクトルであり、凍結ビットの値及び位置の事前知識により初期化される、同様にLLR形式におけるLbとともに信念伝播デコーダ422によって用いられて、同様にLLR形式における推定値



を出力する。このように、推定値



は、デコーダ120の入力Lb及びLxの観点におけるベクトルbのビットの微調整された推定値であり、これらの推定値は、その後、判断器423によって用いられて、ベクトルbの推定値b*を求める。信念伝播デコーダ422は、MIMO(多入力多出力)送信の文脈におけるチャネル推定の微調整及び/又はQAM(直交振幅変調シンボル復調等のために、デコーダ120の他の確率論的検出ブロックを用いて反復するために、デコーダの入力Lb及びLxの観点における観測値Lxの微調整された推定値である推定値



を更に出力することができる。

デコーダ120の挙動は、図4Bにおけるアルゴリズムによって概略的に示されている。

ステップS451において、デコーダ120は、まずベクトルLbをヌルベクトルとして初期化し、その後、デコーダ120は、このベクトルLbを、以下のように、エンコーダ110によって用いられる凍結ビットの位置の知識に従って変更する。



ここで、+∞は、第jのビットのLLR Lb(j)は、確率1を有するこのビットについての値として「0」を与える。凍結ビットが「0」の代わりに「1」の値を用いて初期化されると、LLRの値は、−∞となるべきであることに留意しなければならない。+∞は、サイズnの任意の分極器(ただし、nは、0<n≦N/2であるような「2」のべき乗である)の入力において存在することができるLLR値の範囲外であるように十分に高い値によって数値的に表される。これは、ベクトルb内の凍結ビットの位置に対応する任意のインデックス値について、当該インデックス値におけるベクトルLbの値は、無限又はこのベクトルを代表するデフォルト値に設定され、それ以外は「0」に設定されることを意味する。

後続するステップS452において、デコーダ120は、内部変数L’1:N(in)及びL’1:N(out)を、ヌル値を用いて初期化する。当該内部変数は、信念伝播の再帰に沿って伝播されることを意図されている。

後続するステップS453において、デコーダ120は、分極器POL−N220の既知のD&CとLLR形式における観測値Lxとに従って、内部変数L’1:N(in)及びL’1:N(out)を用いて信念伝播を計算する。換言すれば、デコーダ120は、ベクトルLbをL1:N(in)として、及びベクトルLxをL1:N(out)として内部に入力することによって、図4Dに概略的に示すアルゴリズムを用いる。信念伝播の出力は、ベクトル



及び



であり、ここで、ベクトル



は、その後、ベクトルbの推定値b*を求めるのに判断器423によって用いられる。

後続するステップS454において、デコーダ120は、信念伝播デコーダ422によって出力された推定値



に従ってベクトルbの推定値b*の各ビットについて判断を行う。この判断は、以下のように行われる。

は、「0」に等しいべきではない。そのような状況が生じた場合、デコーダ120は、対応するビット



を、「0」又は「1」のいずれかに任意に設定する。

したがって、デコーダ120は、ベクトルb内の凍結ビットの位置を知得しているので、デコーダは、そこから情報ビットを抽出してベクトルb’の推定値b’*を形成することが可能であり、これにより、polar符号手法を用いた、エンコーダ110からデコーダ120への当該情報ビットの転送が終了する。

ステップS453において明らかであるように、信念伝播デコーダ422の挙動は、図4Cに概略的に示すファクターグラフを適用することによって、図4Dにおけるアルゴリズムによって概略的に示されている。

信念伝播は、分極器POL−N220の各カーネル内で、左から右に、及び右からの左に確率(信念)を伝播する。図4Cに概略的に表されているカーネルを参照して、カーネルの左側からの入力信念(LLRの形式における)L1:2(in)及びカーネルの右側からの入力信念L1:2(out)を有するとともに、カーネルの左側からの出力信念(LLRの形式における)



及びカーネルの右側からの出力信念



を有するカーネルを検討する。それゆえ、入力信念を出力信念にリンクする更新関数B1(in)、B2(in)、B1(out)及びB2(out)が、以下のように規定される。

ステップS471において、信念伝播デコーダ422は、入力信念L1:n(in)及びL1:n(out)(ただし、nは2≦n≦Nであるような「2」のべき乗である)について再帰的計算を実行して出力信念



及び



を得るという呼び出しを実行する。最初の再帰において、この呼び出しは、入力信念L1:N(in)及びL1:N(out)について再帰的計算を行って出力信念



及び



を得ることに関する。

ステップS472において、信念伝播デコーダ422は、nが「2」に等しいか否かをチェックする。nが「2」に等しい場合、ステップS473が実行される。そうではない場合、ステップS474が実行される。

ステップS473において、信念伝播デコーダ422は、以下のように検討される出力信念



及び



を得るために、以下の演算を実行する。

その後、ステップS479が実行される。

ステップS474において、信念伝播デコーダ422は、信念L2i−1:2i(in)及びL’2i−1:2i(out)、∀0<i<n/2、について再帰的計算を行って、信念



及び



を得るという呼び出しを行う。これは、したがって図4Dのアルゴリズムがデータの各対



及び



、∀0<i<n/2、に対して「2」の分極化サイズを用いて再帰的に実行されることを意味する。

後続するステップS475において、信念伝播デコーダ422は、信念L’1:n/2(in)及びL1:n/2(out)について再帰的計算を行って、信念



及び



を得るという呼び出しを行う。これは、したがって図4DのアルゴリズムがデータL’1:n/2(in)及びL’1:n/2(out)に対してn/2の分極化サイズを用いて再帰的に実行されることを意味する。

後続するステップS476において、信念伝播デコーダ422は、信念L’n/2+1:n(in)及びLn/2+1:n(out)について再帰的計算を行って、信念



及び



を得るという呼び出しを行う。これは、したがって図4DのアルゴリズムがデータL’n/2+1:n(in)及びL’n/2+1:n(out)に対してn/2の分極化サイズを用いて再帰的に実行されることを意味する。

ステップS474、S475及びS476は、逆順に行うこともできるし、並行して実行することもできることに留意しなければならない。

後続するステップS477において、信念伝播デコーダ422は、データ



に対してシャッフリング演算InvShuffの逆を適用して、データL’1:n(out)を得る。その後、データL’1:n(out)は、ステップS479において後の呼び出しプロセスを終了するときに更新される。

後続するステップS478において、信念伝播デコーダ422は、データ



に対してシャッフリング演算Shuffを適用して、データL’1:n(in)を得る。その後、データL’1:n(in)は、ステップS479において後の呼び出しプロセスを終了するときに更新される。

ステップS477及びS478は、逆順に行うこともできるし、並行して実行することもできることに留意しなければならない。

後続するステップS479において、信念伝播デコーダ422は、ステップS471において実行を開始される呼び出しに、出力信念



及び



を返し、これにより、検討対象の再帰について図4Dのアルゴリズムが終了する。

polar符号手法の主な強みは、その漸近的最適性にある。漸近状態の結果、情報ビットを転送するための完全チャネル(「1」に等しい相互情報量、すなわち「0」に等しい誤りレート)、及び凍結ビットを転送するためのヌルチャネル(「0」に等しい相互情報量、すなわち「1」に等しい誤りレート)が得られる。上記の導入部の説明から、有限長において、チャネル分極は完全等価チャネル及びヌル等価チャネルに完全には収束せず、それにより、情報ビットについて非ヌルの誤りレート及び非ユニタリの相互情報量を有する不完全の等価グローバルチャネルがもたらされることを見て取ることができる。さらに、したがって、凍結ビットは、非ヌルの相互情報量を有するチャネル上で転送され、これには、容量が分極器POL−N220によって保存されるので、情報レートにおける損失が伴う。

概要

バイナリ離散入力無記憶チャネルを介してpolar符号ベースデコーダへの有用なデータの転送を実行するのに、polar符号エンコーダが用いられる。分割統治構造は、サイズN=2Lの分極ブロックが後置される、有用なデータビット及び凍結ビットのセットを入力として有するマルチプレクサからなり、サイズNの分極ブロックは、前置カーネルのセットと、前置カーネルのセットに後置されるシャッフラと、サイズNの分極ブロックと同様の構造を有するが、半分のサイズを有する、サイズN/2の2つの相補的分極部分ブロックとを備える。分割統治構造の各再帰においてシャッフラと、相補的分極部分ブロックの一方及び/又は他方との間に動的に構成可能なインターリーバが存在する。動的に構成可能なインターリーバの構成は、バイナリ離散入力無記憶チャネルにおいて検出された変化に従って、動的に変更される。

目的

したがって、閉形式において既知であるか又は実験及び集計から既知である、所与の信号対雑音比ρについてのAWGN BDMCの相互情報量の値を提供する

効果

実績

技術文献被引用数
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牽制数
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請求項1

バイナリ離散入力無記憶チャネルを介してpolar符号ベースデコーダへの有用なデータの転送を実行するpolar符号ベースエンコーダの分割統治構造を構成する方法であって、前記方法は、前記polar符号ベースエンコーダによって実行され、前記分割統治構造は、サイズN=2Lの分極ブロックが後置されるマルチプレクサからなり、前記マルチプレクサは、有用なデータビット及び凍結ビットのセットを入力として有することで入力データx1:N(in)を形成し、サイズNの前記分極ブロックは、前置カーネルのセットと、前記前置カーネルのセットに後置されるシャッフラと、サイズNの前記分極ブロックと同様の構造を有するが、半分のサイズを有するサイズN/2の2つの相補的分極部分ブロックとを備え、前記シャッフラは、その奇数番目エントリを前記相補的分極部分ブロックのうちの一方に分配するとともに、その偶数番目のエントリを前記相補的分極部分ブロックのうちの他方に分配し、それにより、前記分割統治構造は、Lに等しい深度を有して再帰的であるようになっており、前記方法は、前記分割統治構造の各再帰において前記シャッフラと、前記相補的分極部分ブロックの一方及び/又は他方との間に動的に構成可能なインターリーバが存在することを特徴とするとともに、前記方法は、前記バイナリ離散入力無記憶チャネルにおける変化を検出することと、前記バイナリ離散入力無記憶チャネルにおいて前記検出された変化に従って、サイズNの前記分極部分ブロックの出力において前記バイナリ離散入力無記憶チャネルのチャネル遷移確率特徴付ける、確率関数p1:N(out)を得ることと、前記動的に構成可能なインターリーバのインターリービング構成のセットについて、前記得られた確率関数p1:N(out)から、サイズNの前記分極ブロックの入力における等価バイナリ離散入力無記憶チャネルのチャネル遷移確率を特徴付ける、確率関数p1:N(in)を計算することと、前記凍結ビットの対応する位置を求めるとともに対応する性能指数値を求めることであって、前記性能指数は、前記バイナリ離散入力無記憶チャネルを介したpolar符号ベースデコーダへの前記転送の性能を表す推定値であることと、前記求められた対応する性能指数値の観点において、前記バイナリ離散入力無記憶チャネルを介した前記polar符号ベースデコーダへの前記転送の最高性能を示す前記動的に構成可能なインターリーバの前記インターリービング構成を選択するととともに適用することと、を含むことを特徴とする、方法。

請求項2

前記性能指数は、相互情報量ベースであり、以下のように規定され、ここで、I(xj(in);y|x1:j−1(in))は、サイズNの前記分極ブロックの第jの入力xj(in)と、前記入力の前記値x1:j−1(in)が既知であるか又は正しく復号されていることを仮定した観測値ベクトルyとの間の前記相互情報量であり、Fは、「1」に設定された対応するエントリにおける前記凍結ビットの前記位置を示すN長ベクトルであることを特徴とする、請求項1に記載の方法。

請求項3

前記性能指数は、情報語の復号に成功したものに関連し、以下のように規定され、ここで、Pe(xj(in)|x1:j−1(in);y)は、サイズNの前記分極ブロックの第jの入力xj(in)の復号成功確率を表しており、したがって、1−Pe(xj(in)|x1:j−1(in);y)は、サイズNの前記分極ブロックの前記第jの入力xj(in)の前記ビット誤り確率を表しており、Fは、「1」に設定された対応するエントリにおける前記凍結ビットの前記位置を示すN長ベクトルであることを特徴とする、請求項1に記載の方法。

請求項4

前記動的に構成可能なインターリーバの前記インターリービング構成のセットは、全ての可能なインターリービング構成の入出力連スイッチを考慮することによる遺伝的手法を用いて規定されることを特徴とする、請求項1〜3のいずれか1項に記載の方法。

請求項5

前記動的に構成可能なインターリーバの前記インターリービング構成のセットは、前記動的に構成可能なインターリーバが可能な全てのインターリービング構成を収集することを特徴とする、請求項1〜3のいずれか1項に記載の方法。

請求項6

前記動的に構成可能なインターリーバの前記インターリービング構成のセットは、インターリービング構成の所定のコードブックからなることを特徴とする、請求項1〜3のいずれか1項に記載の方法。

請求項7

前記動的に構成可能なインターリーバの前記インターリービング構成のセットは、前記動的に構成可能なインターリーバの所定の数量のランダム構成からなることを特徴とする、請求項1〜3のいずれか1項に記載の方法。

請求項8

前記バイナリ離散入力無記憶チャネルは、前記確率関数p1:N(out)を得るためにモニタリングされるパラメータとして消去率に依拠することによってモデル化されたバイナリ消去チャネルであることを特徴とする、請求項1〜7のいずれか1項に記載の方法。

請求項9

前記バイナリ離散入力無記憶チャネルは、加法白色ガウス雑音チャネルであり、前記加法的白色ガウス雑音チャネルを介して、バイナリ位相シフトキーイング変調が用いられるとともに、前記確率関数p1:N(out)を得るためにモニタリングされるパラメータとして信号対雑音比に依拠することによってモデル化されることを特徴とする、請求項1〜7のいずれか1項に記載の方法。

請求項10

バイナリ離散入力無記憶チャネルを介してpolar符号ベースエンコーダからpolar符号ベースデコーダへの有用なデータの転送を実行する方法であって、前記polar符号ベースエンコーダは、サイズN=2Lの分極ブロックが後置される、有用なデータビット及び凍結ビットのセットを入力として有するマルチプレクサからなる分割統治構造を含み、前記polar符号ベースエンコーダは、請求項1〜9のいずれか1項に記載の方法を実行し、前記polar符号ベースデコーダは、前記バイナリ離散入力無記憶チャネルにおける変化を検出することと、前記バイナリ離散入力無記憶チャネルにおいて前記検出された変化に従って、前記polar符号ベースエンコーダによって動的に規定されるインターリービング構成を得ることと、前記得られたインターリービング構成に従って、信念伝播デコーダを構成することと、を実行し、このように構成される前記信念伝播デコーダは、前記polar符号ベースデコーダにおいて実現され、polar符号ベースエンコーダからの有用なデータの前記転送中に前記バイナリ離散入力無記憶チャネルを介して前記polar符号ベースデコーダによって観測値を復号することを特徴とする、方法。

請求項11

前記polar符号ベースデコーダは、前記確率関数p1:n(out)の観点において、適用されるべき前記インターリービング構成を動的に求めるときに、前記polar符号ベースエンコーダ(110)の前記挙動シミュレートすることによって、前記インターリービング構成を得ることを特徴とする、請求項10に記載の方法。

請求項12

プログラムコード命令プログラマブルデバイスによって実行されると、請求項1〜9のいずれか1項に記載の方法を実施するために、前記プログラマブルデバイスにロードすることができる前記プログラムコード命令を含むことを特徴とする、コンピュータプログラム

請求項13

プログラムコード命令がプログラマブルデバイスによって実行されると、請求項1〜9のいずれか1項に記載の方法を実施するために、前記プログラマブルデバイスにロードすることができる前記プログラムコード命令を含むコンピュータプログラムを記憶することを特徴とする、非一時的情報記憶媒体

請求項14

バイナリ離散入力無記憶チャネルを介してpolar符号ベースデコーダへの有用なデータの転送を実行するように意図されたpolar符号ベースエンコーダであって、前記polar符号ベースエンコーダは、サイズN=2Lの分極ブロックが後置される、有用なデータビット及び凍結ビットのセットを入力として有するマルチプレクサからなる分割統治構造を含み、サイズNの前記分極ブロックは、前置カーネルのセットと、前記前置カーネルのセットに後置されるシャッフラと、サイズNの前記分極ブロックと同様の構造を有するが、半分のサイズを有するサイズN/2の2つの相補的分極部分ブロックとを備え、前記シャッフラは、その奇数番目のエントリを前記相補的分極部分ブロックのうちの一方に分配するとともに、その偶数番目のエントリを前記相補的分極部分ブロックのうちの他方に分配し、それにより、前記分割統治構造は、Lに等しい深度を有して再帰的であるようになっており、前記分割統治構造の各再帰において前記シャッフラと、前記相補的分極部分ブロックの一方及び/又は他方との間に動的に構成可能なインターリーバが存在することを特徴とするとともに、前記polar符号ベースエンコーダは、前記バイナリ離散入力無記憶チャネルにおける変化を検出する手段と、前記バイナリ離散入力無記憶チャネルにおいて前記検出された変化に従って、サイズNの前記分極部分ブロックの出力において前記バイナリ離散入力無記憶チャネルのチャネル遷移確率を特徴付ける、確率関数p1:N(out)を得る手段と、前記動的に構成可能なインターリーバのインターリービング構成のセットについて、前記得られた確率関数p1:N(out)から、サイズNの前記分極ブロックの入力における等価バイナリ離散入力無記憶チャネルのチャネル遷移確率を特徴付ける、確率関数p1:N(in)を計算する手段と、前記凍結ビットの対応する位置を求めるとともに対応する性能指数値を求める手段であって、前記性能指数は、前記バイナリ離散入力無記憶チャネルを介したpolar符号ベースデコーダへの前記転送の性能を表す推定値である、手段と、前記求められた対応する性能指数値の観点において、前記バイナリ離散入力無記憶チャネルを介した前記polar符号ベースデコーダへの前記転送の最高性能を示す前記動的に構成可能なインターリーバの前記インターリービング構成を選択するととともに適用する手段と、を更に備えることを特徴とする、polar符号ベースエンコーダ。

請求項15

polar符号ベースエンコーダとpolar符号ベースデコーダとを備えるシステムであって、前記polar符号ベースエンコーダは、バイナリ離散入力無記憶チャネルを介して前記polar符号ベースデコーダへの有用なデータの転送を実行するように意図されており、前記polar符号ベースエンコーダは、サイズN=2Lの分極ブロックが後置される、有用なデータビット及び凍結ビットのセットを入力として有するマルチプレクサからなる分割統治構造を含み、前記polar符号ベースエンコーダは、請求項14に記載されたものであり、前記polar符号ベースデコーダは、前記バイナリ離散入力無記憶チャネルにおける変化を検出する手段と、前記バイナリ離散入力無記憶チャネルにおいて前記検出された変化に従って、前記polar符号ベースエンコーダによって動的に規定されるインターリービング構成を得る手段と、前記得られたインターリービング構成に従って、信念伝播デコーダを構成する手段と、を備え、このように構成される前記信念伝播デコーダは、前記polar符号ベースデコーダにおいて実現され、polar符号ベースエンコーダからの有用なデータの前記転送中に前記バイナリ離散入力無記憶チャネルを介して前記polar符号ベースデコーダによって観測値を復号することを特徴とする、システム。

技術分野

0001

本発明は、包括的には、データエンコーダの分割統治(Divide-and-Conquer)構造を動的に最適化することに関し、ここで、当該データエンコーダは、polar符号符号化方式に依拠している。本発明は、包括的には、対応する復号挙動を動的に規定することに関する。

背景技術

0002

polar符号は、代数的構成に依拠するのではなく、情報理論的な考慮から構築された線形ブロック誤り訂正符号である。polar符号は、カーネルの多分岐再帰から構築された分割統治(D&C)構造に基づいており、これにより、物理的チャネル仮想アウターチャネルに変換される。再帰の数量が多くなると、仮想チャネルは、高信頼度又は低信頼度のうちのいずれかを有する傾向がある。換言すれば、仮想チャネルは、分極化する(polarize)。その場合、情報ビットとも称される有用なデータビットは、最も信頼度の高い仮想チャネルに割り当てられ、凍結ビット(frozen bits)は、残りの仮想チャネルに割り当てられる。

0003

polar符号の符号化及び復号複雑度は、N.log(N)のオーダーにあり、ここで、Nは、検討対象のpolar符号のサイズである。しかしながら、polar符号の性能は、Nが小さい場合、例えばN=512の場合、ターボ符号又はLDPC(低密度パリティチェック)符号等の他のコーディング技術と比較すると、かなり不良である。その上、polar符号が用いられることを意図される所与のBDMC(バイナリ離散入力無記憶チャネル)について当該polar符号が最適化される。

0004

以下において、本発明者らは、図1に概略的に表すように、エンコーダ110とデコーダ120とからなるシステムを考慮する。エンコーダ110は、サイズN=2Lのpolar符号に従って符号語を生成し、ここで、Lは、polar符号のD&C構造の深度である。換言すれば、Nは、「2」のべき乗である。生成された符号語は、BDMC130を介したデコーダ120への転送の対象となる。そのような転送は、有線送信とすることもできるし、無線送信とすることもできるし、非一時的情報記憶媒体上の中間記憶装置とすることもでき、ここで、エンコーダ110は、非一時的情報記憶媒体上にデータを記憶し、デコーダは、非一時的情報記憶媒体からデータを索出する。

0005

ベクトルxの第iのエントリをxiとし、ベクトルxから抽出されるエントリxi、xi+1、...、xkからなるサイズ(k−i+1)のベクトルをxi:kとする。さらに、ベクトルxから抽出されるエントリ



からなるベクトルをxi:j:kとし、ここで、



は、uの床関数を表す。

0006

このようにして、本明細書において、レートR<1のpolar符号ベースエンコーダが検討され、このpolar符号ベースエンコーダは、情報ビットと凍結ビットとからなるサイズNのベクトルbを、サイズNの符号語xに変換する。ベクトルbのN個のエントリのうちにN.R個の情報ビットが存在することに留意しなければならない。その場合、ベクトルbのN個のエントリのうちにN.(1−R)個の凍結ビットが存在し、ベクトルb内の当該凍結ビットの位置及び値は、設計により既知であることに更に留意しなければならない。大半の場合、ビットは、値「0」に設定され、これらのビットのベクトルb内の位置は、ベクトルb内の第iの位置におけるビットが凍結ビットを保持する場合F(i)=1であるとともに、ベクトルb内の第iの位置におけるビットが情報ビットを保持する場合F(i)=0であるようなベクトルFによって表される。

0007

したがって、図2Aに示すように、polar符号を適用するために、N.R個の情報ビットからなる第1のベクトルb’が、マルチプレクサMUX210によって、ベクトルFによって規定される凍結ビット位置に従ってN.(1−R)個の数量の凍結ビットを挿入することによって、長さNのベクトルbに変換される。その後、ベクトルbは、ベクトルbを長さNの符号語xに符号化するように、サイズNの分極器(分極ブロックとも称される)POL−N220によって処理され、これにより、Rに等しいコーディングレートがもたらされる。分極器POL−N220は、エンコーダ110の符号化部分を表している。

0008

polar符号の主要な側面は、ベクトルbから符号語xへの変換は、検討対象のBDMCの実効符号レートR及び実効特性がどのようなものであれ静的であるということにあり、これは、polar符号のD&C構造は、一定を保つことを意味する。したがって、レート適合化及び性能最適化は、ベクトルb内の凍結ビットの位置を適切に選ぶことによって実行される。

0009

図2Bにおいて概略的に表されているモジュール形式アーキテクチャに示すように、サイズNの分極器POL−N220は、一対のサイズN/2の相補的分極器、すなわち、サイズN/2の上側分極器UPOL−N/2 271及びサイズN/2の下側分極器LPOL−N/2 272から構築される。上側分極器UPOL−N/2 271及び下側分極器LPOL−N/2 272は、同じ構造を有するとともに、分極器POL−N220と同様に、しかし半分のサイズで構築される。これは、サイズN/2の各分極器は、2つの他のサイズN/4の分極器から構築され、図2Cに示すように一対の「2」に等しいサイズの分極器を達成する限り、以下も再帰的に同様に構築されることを意味する。このように、分割統治構造は、Lに等しい深度で再帰的であり、したがって、L個の部分分極ステージを規定する。

0010

ベクトルbが、図2Aに示すサイズNの分極器POL−N220に入力される場合を検討する。ベクトルbは、並行した複数のカーネルのセット250によって処理される。各カーネルは、それ自体、図2Cに示す「2」に等しいサイズの分極器である。ベクトルbのビットは、ペアによってグループ分けされ、各ペアは、専用カーネルに入力される。並行した複数のカーネルのセット250によって出力されたN個のビットは、その後、シャッフラ260に入力され、このシャッフラは、その奇数番目のエントリを上側分極器UPOL−N/2 271に分配するとともに、その偶数番目のエントリを下側分極器LPOL−N/2 272に分配する。そのため、シャッフラ260は、以下のように規定することができるシャッフリング演算Shuffを実行する。



ここで、シャッフリング演算Shuffは、より厳密には以下のようなものである。



ここで、x(1)は、シャッフラ260に入力されるベクトルを表しており、x(2)は、シャッフラ260によって出力される対応するベクトルを表している。

0011

シャッフリング演算を元に戻す(reverting)ことを可能にする演算をInvShuffとし、これは、以下のように規定される。

0012

既述したように、図2Cは、サイズ「2」の分極器200を概略的に表している。2つのビットx1(in)及びx2(in)が分極器に入力される。2つのビットx1(out)及びx2(out)が分極器から出力される。分極器は、x1(out)及びx2(out)が以下、



のように規定されるように分極化演算を実行し、ここで、



は、XOR関数を表している。

0013

ビットx1(out)とチャネル観測値ベクトルyとの間の相互情報量をI(x1(out);y)とする。同様に、ビットx2(out)とチャネル観測値ベクトルyとの間の相互情報量をI(x2(out);y)とする。同様に、ビットx1(in)とチャネル観測値ベクトルyとの間の相互情報量をI(x1(in);y)とする。同様に、ビットx2(in)と、ビットx1(in)を知得した上でのチャネル観測値ベクトルyとの間の相互情報量をI(x2(in);y|x1(in))とする。分極化演算の結果として、以下の関係が存在する。



これは、容量保存が分極化演算によって保証されることを意味する。

0014

前述の再帰を実行するために分極器POL−N220によって実施される一例示のアルゴリズムが、図3に概略的に示されている。

0015

テップS301において、分極器POL−N220は、データx1:n(in)(ただし、nは2≦n≦Nであるような「2」のべき乗である)について再帰的計算を実行してx1:n(out)を得るという呼び出しを実行する。最初の再帰において、この呼び出しは、データx1:N(in)について再帰的計算を行ってx1:N(out)を得ることに関する。

0016

後続するステップS302において、分極器POL−N220は、nが「2」に等しいか否かをチェックする。nが「2」に等しい場合、ステップS303が実行される。そうではない場合、ステップS304が実行される。

0017

ステップS303において、分極器POL−N220は、以下のように検討されるカーネルの2つの出力値を得るために、以下の演算を実行する。

0018

その後、ステップS308が実行される。

0019

ステップS304において、分極器POL−N220は、以下のように検討される並行した複数のカーネルの出力値を得るために、以下の演算を実行する(n>2)。



ここで、x’1:n(out)は、分極器POL−N220の検討対象の部分分極ステージのサイズnについて用いられる並行した複数のカーネルのn個の出力に対応し、したがってこれは、x’1:2:n(out)が上記並行した複数のカーネルのn個の出力のうちの奇数番目の出力に対応し、x’2:2:n(out)が上記並行した複数のカーネルのn個の出力のうちの偶数番目の出力に対応することを意味する。

0020

後続するステップS305において、分極器POL−N220は、上記並行した複数のカーネルの出力x’1:n(out)に対してシャッフリング演算Shuffを適用して、当該シャッフリング演算Shuffの出力x’’1:n(out)を得る。

0021

後続するステップS306において、分極器POL−N220は、データx’’1:n/2(out)について再帰的計算を行って、分極器POL−N220の出力x1:n/2(out)を得るという呼び出しを行う。これは、したがって図3のアルゴリズムがデータx’’1:n/2(out)に対してn/2の分極化サイズを用いて再帰的に実行されることを意味する。

0022

後続するステップS307において、分極器POL−N220は、データx’’n/2+1:n(out)について再帰的計算を行って、分極器POL−N220の出力xn/2+1:n(out)を得るという呼び出しを行う。これは、したがって図3のアルゴリズムがデータx’’n/2+1:n(out)に対してn/2の分極化サイズを用いて再帰的に実行されることを意味する。その後、ステップS308が実行される。

0023

ステップS306及びS307は、逆順に行うこともできるし、並行して実行することもできることに留意しなければならない。

0024

ステップS308において、分極器POL−N220は、ステップS301において実行を開始される呼び出しに、出力値x1:n(out)を返し、これにより、検討対象の再帰について図3のアルゴリズムが終了する。

0025

polar符号のD&C構造に従って凍結ビットのそれぞれの位置を適切に選択することは、良好な復号性能を達成するのに重要である。実際に、分極器POL−N220は、同じ性質及び均等な特性の並行した実効BDMCのセットを非均等な性質及び特性の並行した仮想BDMCの等価セットに変換する。換言すれば、実効BDMCのモデル内に分極器POL−N220を含めることによって、前述のベクトルbが転送されることが考慮される等価チャネルを規定することができる。

0026

一般に、BDMCの相互情報量I(x’;y’)(ただし、入力x’、出力y’(すなわち、観測値)、及びチャネル遷移確率特徴付け確率関数P(y’|x’))は、以下のように規定される。



ここで、EL,[]は、対数尤度比LLR:Log Likelihood Ratio)と呼ばれる確率変数L’にわたる数学期待値を表しており、L’は、以下のように規定される。



ここで、P(y’|x’)及びP(y’|1−x’)の双方は、入力ビット及び出力チャネル観測値に依存する。

0027

このように、BDMCの相互情報量は、遷移確率P(y’|x’)に依存し、この遷移確率は、上記BDMCの少なくとも1つのパラメータの確率関数pである。これは、以下で、BDMCのバイナリ消失(binary erasure)チャネル及び加法白色ガウス雑音チャネルの例を用いて説明される。同じように、BDMCの相互情報量は、LLR値確率分布によって特徴付けられ、これは、確率関数pから計算することができる。換言すれば、確率関数pは、x’が入力であるとともにL’が観測値LLRであるBDMCに関連付けられる。

0028

観測値ベクトルy及びビットx1(in)、x2(in)、x1(out)、x2(out)にそれぞれ関連付けられたLLR値をL1(in)、L2(in)、L1(out)、L2(out)とする。したがって、2つの以下の方程式が成り立つ。

0029

したがって、polar符号のD&C構造の任意の部分分極ステージにおいて、各カーネルは、入力x1(in)及びx2(in)、並びに出力x1(out)及びx2(out)を有する。初期観測値ベクトルに従って、LLR値は、上記の関係を用いて計算及び伝播することができる。したがって、任意のカーネルの各入力又は出力は、等価BDMCに対応する所与のLLR確変数と関連付けられ、ただし、関連付けられた確率関数は、上記等価チャネルのチャネル遷移確率である。

0030

p1(in)が、x1(in)をx’とするとともにLLR L1(in)をL’とする等価BDMCと関連付けられた確率関数pであり、p2(in)が、x2(in)をx’とするとともにL2(in)をL’とする等価BDMCと関連付けられた確率関数pであり、p1(out)が、x1(out)をx’とするとともにL1(out)をL’とする等価BDMCと関連付けられた確率関数pであり、p2(out)が、x2(out)をx’とするとともにL2(out)をL’とする等価BDMCと関連付けられた確率関数pであることを検討すると、確率関数p1(in)及びp2(in)は、例えば可能である場合には解析的に、又は可能でない場合にはモンテカルロシミュレーションを用いることによって、確率関数p1(out)及びp2(out)から得ることができる。したがって、確率関数p1(in)及びp2(in)は、以下のように表現することができる。

0031

換言すれば、関数F1及びF2は、使用時の実効BDMCに依存する。

0032

第1の例によれば、BDMCは、パラメータとして消去率に依拠することによってモデル化されたバイナリ消去チャネルBEC:Binary Erasure Channel)である。任意のチャネル観測値yiは、確率(1−εi)でxiに等しく、確率εiで消去される(これは、観測値が利用可能でないことを意味する)。したがって、BECの確率関数は、消去率パラメータによって規定される条件付き確率質量関数である。チャネルは、遷移確率関数piが尤度関数であるとともにBECチャネルのパラメータεiの関数であり、



であるようになっていることによって特徴付けられる。

0033

したがって、BECの相互情報量は、遷移確率関数P(yi|xi)に依存し、消去率εiの関数に還元することができる。

0034

したがって、これは、カーネルレベルにおいて、



であることを意味し、これは、



であることを暗示している。

0035

したがって、x1(in)を考慮すると、等価チャネルは、1−(1−ε1)(1−ε2)に等しい消去率パラメータを有するBECである。加えて、x2(in)を考慮すると、等価チャネルは、ε1ε2に等しい消去率パラメータを有するBECである。換言すれば、これらの状況下で、



であり、ここで、関数F1’(p1(out),p2(out))及びF2’(p1(out),p2(out))は、確率p1(out)及びp2(out)から等価チャネルの消去率を得ることを目的とし、これらの関数は、遷移確率関数p1(in)及びp2(in)を得ることを可能にする。既述したように、確率関数pi(out)は、遷移確率p(y|xi(out))であり、1からBECチャネルの消去率εiを減算したものに等しい。したがって、最終的に、関数F1及びF2について、以下の関係が規定される。

0036

第2の例によれば、BDMCは、加法的白色ガウス雑音(AWGN)チャネルであり、このチャネルを介して、バイナリ位相シフトキーイング(BPSK:Binary Phase Shift Keying)変調が用いられるとともに、パラメータとして信号対雑音比(SNR)ρに依拠することによってモデル化される。

0037

BPSK変調は、「0」に等しいビットを「+1」に等しいシンボルに変換するとともに、「1」に等しいビットを「−1」に等しいシンボルに変換する。したがって、ビット値がxiである場合、シンボル値は、(2xi−1)である。チャネルは、遷移確率関数piが尤度関数であるとともにBPSK入力を有するAWGNチャネルのパラメータρiの関数であり、



であるようになっていることによって特徴付けられる。

0038

結果として、カーネルレベルにおいて、



であり、ここで、L1(out)及びL2(out)は、それゆえガウス確率変数であり、ρ1(out)及びρ2(out)は、それぞれ観測値y1及びy2を与えるBDMCのSNRパラメータである。

0039

AWGN BDMCの相互情報量は、遷移確率関数に依拠しており、信号対雑音比のみの関数に還元することができる。

0040

BPSK入力を有するAWGN BDMCの相互情報量は、SNRパラメータ値ρごとに1つの値を有し、この値は、当該BDMC上で送信することができる、データレート上の「0」と「1」との間の上限を特徴付ける。データレートは、「1」によって範囲が定められ、この「1」は、情報が符号化されない場合、すなわちコーディングレートが「1」に等しい場合のBPSK変調のスペクトラル効率であることが理解される。実際には、相互情報量は、いずれの誤り訂正符号のコーディングレートが所与のSNR ρにおける送信について選ばれるべきであるかについての指標を与える。

0041

したがって、閉形式において既知であるか又は実験及び集計から既知である、所与の信号対雑音比ρについてのAWGN BDMCの相互情報量の値を提供する関数として



を規定することができ、したがって、以下が適用される。

0042

さらに、L2(in)=L1(out)+L2(out)もガウス分布であり、これには、入力x2(in)を有する等価BDMCが、以下、



のように規定されるパラメータρ2(in)に依拠する場合、ガウス分布であることを伴う。

0043

したがって、入力x2(in)に関連付けられたガウス等価BDMCの相互情報量は、以下のように表すことができる。

0044

分極化演算の容量保存特性に起因して、



であり、これは、



であることを意味することに留意することができる。

0045

L1(in)はガウス等価BDMCをもたらさず、ガウス近似は好ましくは、計算の簡潔性という考慮のために用いられるので、したがって、x1(in)についての等価BDMCは、以下、



のように規定されるパラメータρ1(in)を用いて得ることができ、ここで、



は、



逆関数であり、これは、関数集計を通じて得ることができることに更に留意することができる。

0046

したがって、x1(in)を考慮すると、等価チャネルは、上記で規定したρ1(in)に等しいSNRパラメータを有するAWGNチャネルである。加えて、x2(in)を考慮すると、等価チャネルは、上記で規定したρ2(in)に等しいSNRパラメータを有するAWGNチャネルである。換言すれば、これらの状況下で、



である。

0047

したがって、関数F1’(p1(out),p2(out))及びF2’(p1(out),p2(out))は、等価BDMCのSNRを得ることを目的とし、これらの関数は、遷移確率p1(in)及びp2(in)を得ることを可能にする。

0048

したがって、最後に、関数F1及びF2について以下の関係が適用される。

0049

上述したように、確率関数は、等価BDMCの相互情報量を計算することを可能にする。分極器POL−N220のD&C構造は、各カーネルの2つの入力間又は2つの出力間の確率変数の独立性を保証することを可能にし、したがって、確率関数計算は、分極器POL−N220の全D&C構造中を伝播することができ、それゆえ、転送を実行するのに用いられるとともに分極器POL−N220の出力において考慮される実効BDMCの確率関数p1:N(out)の関数として、分極器POL−N220の入力において等価BDMCについての確率関数p1:N(in)を計算することが可能になる。

0050

以前の記載から、図2Dに概略的に示される確率関数伝播のアルゴリズムを導くことができ、したがって、凍結ビット位置を判断するのに用いることができる。

0051

ステップS291において、分極器POL−N220は、確率関数p1:n(out)(ただし、nは2≦n≦Nであるような「2」のべき乗である)について再帰的計算を実行して確率関数p1:n(in)を得るという呼び出しを実行する。最初の再帰において、この呼び出しは、確率関数p1:N(out)について再帰的計算を行って確率関数p1:N(in)を得ることに関する。

0052

後続するステップS292において、分極器POL−N220は、nが「2」に等しいか否かをチェックする。nが「2」に等しい場合、ステップS293が実行される。そうではない場合、ステップS294が実行される。

0053

ステップS293において、分極器POL−N220は、以下のように検討される確率関数p1(in)及びp2(in)を得るために、以下の演算を実行する。

0054

その後、ステップS298が実行される。

0055

ステップS294において、分極器POL−N220は、確率関数p1:n/2(out)についての再帰的計算を呼び出して中間確率関数p’1:n/2を得る。これは、その場合、図2Dのアルゴリズムがデータp1:n/2(out)に対してn/2の分極化サイズを用いて再帰的に実行されることを意味する。

0056

後続するステップS295において、分極器POL−N220は、確率関数pn/2+1:n(out)についての再帰的計算を呼び出して中間確率関数p’n/2+1:nを得る。これは、その場合、図2Dのアルゴリズムがデータpn/2+1:n(out)に対してn/2の分極化サイズを用いて再帰的に実行されることを意味する。

0057

ステップS294及びS295は、逆順に行うこともできるし、並行して実行することもできることに留意しなければならない。

0058

後続するステップS296において、分極器POL−N220は、中間確率関数p’1:nに対してシャッフリング演算InvShuffの逆を適用して、検討対象の並行した複数のカーネルの出力に対する中間確率関数を得る。

0059

後続するステップS297において、分極器POL−N220は、以下のもの、すなわち、



を計算して、検討対象の並行した複数のカーネルの入力に対する確率関数を得る。その後、ステップS298が実行される。

0060

ステップS298において、分極器POL−N220は、ステップS291において実行を開始される呼び出しに、出力値p1:n(in)を返し、これにより、検討対象の再帰について図2Dのアルゴリズムが終了する。

0061

最後に、分極器POL−N220について、確率関数p1:N(out)のセットから確率関数p1:N(in)のセットが計算される。その場合、ベクトルb内の凍結ビットの位置の定義は、計算された相互情報量若しくはビット誤りレートに基づいて得ることができるか、又は、確率関数p1:N(in)から得ることができる。確率関数p1:N(in)のセットにより、相互情報量{I(xi(in);y|xi:n−1(in)}iのセットを直接計算することが可能になる。その場合、最も低いものから順にN.(1−R)個の値に関連付けられたインデックスが凍結ビットに割り当てられ、すなわち、値「1」がベクトルF内で対応して設定される。代替的に、その場合、ベクトルb内の凍結ビットの位置の定義は、誤り確率に基づいて得ることができる。確率関数p1:N(in)のセットにより、各入力ビットxi(in)についての判断のビット誤り確率を計算することが可能になる。その場合、最も高いものから順にN.(1−R)個の値に関連付けられたインデックスが凍結ビットに割り当てられ、すなわち、値「1」がベクトルF内で対応して設定される。

0062

したがって、図4Aに概略的に表されるモジュール式アーキテクチャに示すように、デコーダ120によって得られた観測値yからベクトルbの推定値b*を索出することが可能であるように、当該デコーダ120は、LLR計算モジュール421、信念伝播デコーダ422及び判断器423を含み、これらはともに、デコーダ120の復号部分420を形成する。デコーダ120は、エンコーダ110によって用いられる凍結ビットの位置の知識から、ベクトルbの推定値b*をベクトルb’の推定値b’*に変換するデマルチプレクサ410を更に含む。LLR計算モジュール421は、LLR形式における観測値、すなわちベクトルLxを出力し、この出力値は、その後、polar符号の入力における事前確率のベクトルであり、凍結ビットの値及び位置の事前知識により初期化される、同様にLLR形式におけるLbとともに信念伝播デコーダ422によって用いられて、同様にLLR形式における推定値



を出力する。このように、推定値



は、デコーダ120の入力Lb及びLxの観点におけるベクトルbのビットの微調整された推定値であり、これらの推定値は、その後、判断器423によって用いられて、ベクトルbの推定値b*を求める。信念伝播デコーダ422は、MIMO(多入力多出力)送信の文脈におけるチャネル推定の微調整及び/又はQAM(直交振幅変調シンボル復調等のために、デコーダ120の他の確率論的検出ブロックを用いて反復するために、デコーダの入力Lb及びLxの観点における観測値Lxの微調整された推定値である推定値



を更に出力することができる。

0063

デコーダ120の挙動は、図4Bにおけるアルゴリズムによって概略的に示されている。

0064

ステップS451において、デコーダ120は、まずベクトルLbをヌルベクトルとして初期化し、その後、デコーダ120は、このベクトルLbを、以下のように、エンコーダ110によって用いられる凍結ビットの位置の知識に従って変更する。



ここで、+∞は、第jのビットのLLR Lb(j)は、確率1を有するこのビットについての値として「0」を与える。凍結ビットが「0」の代わりに「1」の値を用いて初期化されると、LLRの値は、−∞となるべきであることに留意しなければならない。+∞は、サイズnの任意の分極器(ただし、nは、0<n≦N/2であるような「2」のべき乗である)の入力において存在することができるLLR値の範囲外であるように十分に高い値によって数値的に表される。これは、ベクトルb内の凍結ビットの位置に対応する任意のインデックス値について、当該インデックス値におけるベクトルLbの値は、無限又はこのベクトルを代表するデフォルト値に設定され、それ以外は「0」に設定されることを意味する。

0065

後続するステップS452において、デコーダ120は、内部変数L’1:N(in)及びL’1:N(out)を、ヌル値を用いて初期化する。当該内部変数は、信念伝播の再帰に沿って伝播されることを意図されている。

0066

後続するステップS453において、デコーダ120は、分極器POL−N220の既知のD&CとLLR形式における観測値Lxとに従って、内部変数L’1:N(in)及びL’1:N(out)を用いて信念伝播を計算する。換言すれば、デコーダ120は、ベクトルLbをL1:N(in)として、及びベクトルLxをL1:N(out)として内部に入力することによって、図4Dに概略的に示すアルゴリズムを用いる。信念伝播の出力は、ベクトル



及び



であり、ここで、ベクトル



は、その後、ベクトルbの推定値b*を求めるのに判断器423によって用いられる。

0067

後続するステップS454において、デコーダ120は、信念伝播デコーダ422によって出力された推定値



に従ってベクトルbの推定値b*の各ビットについて判断を行う。この判断は、以下のように行われる。

0068

は、「0」に等しいべきではない。そのような状況が生じた場合、デコーダ120は、対応するビット



を、「0」又は「1」のいずれかに任意に設定する。

0069

したがって、デコーダ120は、ベクトルb内の凍結ビットの位置を知得しているので、デコーダは、そこから情報ビットを抽出してベクトルb’の推定値b’*を形成することが可能であり、これにより、polar符号手法を用いた、エンコーダ110からデコーダ120への当該情報ビットの転送が終了する。

0070

ステップS453において明らかであるように、信念伝播デコーダ422の挙動は、図4Cに概略的に示すファクターグラフを適用することによって、図4Dにおけるアルゴリズムによって概略的に示されている。

0071

信念伝播は、分極器POL−N220の各カーネル内で、左から右に、及び右からの左に確率(信念)を伝播する。図4Cに概略的に表されているカーネルを参照して、カーネルの左側からの入力信念(LLRの形式における)L1:2(in)及びカーネルの右側からの入力信念L1:2(out)を有するとともに、カーネルの左側からの出力信念(LLRの形式における)



及びカーネルの右側からの出力信念



を有するカーネルを検討する。それゆえ、入力信念を出力信念にリンクする更新関数B1(in)、B2(in)、B1(out)及びB2(out)が、以下のように規定される。

0072

ステップS471において、信念伝播デコーダ422は、入力信念L1:n(in)及びL1:n(out)(ただし、nは2≦n≦Nであるような「2」のべき乗である)について再帰的計算を実行して出力信念



及び



を得るという呼び出しを実行する。最初の再帰において、この呼び出しは、入力信念L1:N(in)及びL1:N(out)について再帰的計算を行って出力信念



及び



を得ることに関する。

0073

ステップS472において、信念伝播デコーダ422は、nが「2」に等しいか否かをチェックする。nが「2」に等しい場合、ステップS473が実行される。そうではない場合、ステップS474が実行される。

0074

ステップS473において、信念伝播デコーダ422は、以下のように検討される出力信念



及び



を得るために、以下の演算を実行する。

0075

その後、ステップS479が実行される。

0076

ステップS474において、信念伝播デコーダ422は、信念L2i−1:2i(in)及びL’2i−1:2i(out)、∀0<i<n/2、について再帰的計算を行って、信念



及び



を得るという呼び出しを行う。これは、したがって図4Dのアルゴリズムがデータの各対



及び



、∀0<i<n/2、に対して「2」の分極化サイズを用いて再帰的に実行されることを意味する。

0077

後続するステップS475において、信念伝播デコーダ422は、信念L’1:n/2(in)及びL1:n/2(out)について再帰的計算を行って、信念



及び



を得るという呼び出しを行う。これは、したがって図4DのアルゴリズムがデータL’1:n/2(in)及びL’1:n/2(out)に対してn/2の分極化サイズを用いて再帰的に実行されることを意味する。

0078

後続するステップS476において、信念伝播デコーダ422は、信念L’n/2+1:n(in)及びLn/2+1:n(out)について再帰的計算を行って、信念



及び



を得るという呼び出しを行う。これは、したがって図4DのアルゴリズムがデータL’n/2+1:n(in)及びL’n/2+1:n(out)に対してn/2の分極化サイズを用いて再帰的に実行されることを意味する。

0079

ステップS474、S475及びS476は、逆順に行うこともできるし、並行して実行することもできることに留意しなければならない。

0080

後続するステップS477において、信念伝播デコーダ422は、データ



に対してシャッフリング演算InvShuffの逆を適用して、データL’1:n(out)を得る。その後、データL’1:n(out)は、ステップS479において後の呼び出しプロセスを終了するときに更新される。

0081

後続するステップS478において、信念伝播デコーダ422は、データ



に対してシャッフリング演算Shuffを適用して、データL’1:n(in)を得る。その後、データL’1:n(in)は、ステップS479において後の呼び出しプロセスを終了するときに更新される。

0082

ステップS477及びS478は、逆順に行うこともできるし、並行して実行することもできることに留意しなければならない。

0083

後続するステップS479において、信念伝播デコーダ422は、ステップS471において実行を開始される呼び出しに、出力信念



及び



を返し、これにより、検討対象の再帰について図4Dのアルゴリズムが終了する。

0084

polar符号手法の主な強みは、その漸近的最適性にある。漸近状態の結果、情報ビットを転送するための完全チャネル(「1」に等しい相互情報量、すなわち「0」に等しい誤りレート)、及び凍結ビットを転送するためのヌルチャネル(「0」に等しい相互情報量、すなわち「1」に等しい誤りレート)が得られる。上記の導入部の説明から、有限長において、チャネル分極は完全等価チャネル及びヌル等価チャネルに完全には収束せず、それにより、情報ビットについて非ヌルの誤りレート及び非ユニタリの相互情報量を有する不完全の等価グローバルチャネルがもたらされることを見て取ることができる。さらに、したがって、凍結ビットは、非ヌルの相互情報量を有するチャネル上で転送され、これには、容量が分極器POL−N220によって保存されるので、情報レートにおける損失が伴う。

発明が解決しようとする課題

0085

有限長のpolar符号について、誤りの確率を改善、好ましくは最小化すること、及び/又は、情報レートを改善、好ましくは最大化することが望ましい。

0086

polar符号の低複雑度の利益を保つことを可能にする解決策を提供することが更に望ましい。単純かつ費用効果的な解決策を提供することが更に望ましい。

課題を解決するための手段

0087

そのために、本発明は、バイナリ離散入力無記憶チャネルを介してpolar符号ベースデコーダへの有用なデータの転送を実行するpolar符号ベースエンコーダの分割統治構造を構成する方法であって、方法は、polar符号ベースエンコーダによって実行され、分割統治構造は、サイズN=2Lの分極ブロックが後置されるマルチプレクサからなり、マルチプレクサは、有用なデータビット及び凍結ビットのセットを入力として有することで入力データx1:N(in)を形成し、サイズNの分極ブロックは、前置カーネルのセットと、前置カーネルのセットに後置されるシャッフラと、サイズNの分極ブロックと同様の構造を有するが、半分のサイズを有するサイズN/2の2つの相補的分極部分ブロックとを備え、シャッフラは、その奇数番目のエントリを相補的分極部分ブロックのうちの一方に分配するとともに、その偶数番目のエントリを相補的分極部分ブロックのうちの他方に分配し、それにより、分割統治構造は、Lに等しい深度を有して再帰的であるようになっている、方法に関する。分割統治構造の各再帰においてシャッフラと、相補的分極部分ブロックの一方及び/又は他方との間に動的に構成可能なインターリーバが存在し、方法は、バイナリ離散入力無記憶チャネルにおける変化を検出することと、バイナリ離散入力無記憶チャネルにおいて検出された変化に従って、サイズNの分極部分ブロックの出力においてバイナリ離散入力無記憶チャネルのチャネル遷移確率を特徴付ける、確率関数p1:N(out)を得ることと、動的に構成可能なインターリーバのインターリービング構成のセットについて、得られた確率関数p1:N(out)から、サイズNの分極ブロックの入力における等価バイナリ離散入力無記憶チャネルのチャネル遷移確率を特徴付ける、確率関数p1:N(in)を計算することと、凍結ビットの対応する位置を求めるとともに対応する性能指数値を求めることであって、性能指数は、バイナリ離散入力無記憶チャネルを介したpolar符号ベースデコーダへの転送の性能を表す推定値であることと、求められた対応する性能指数値の観点において、バイナリ離散入力無記憶チャネルを介したpolar符号ベースデコーダへの転送の最高性能を示す動的に構成可能なインターリーバのインターリービング構成を選択するととともに適用することとを含む。

0088

したがって、BDMCにわたって用いられる有限長のpolar符号の性能改善が達成される。その上、polar符号の低複雑度の利益が保たれる。

0089

特定の実施形態では、性能指数は、相互情報量ベースであり、以下のように規定され、



ここで、I(xj(in);y|x1:j−1(in))は、サイズNの分極ブロックの第jの入力xj(in)と、入力の値x1:j−1(in)が既知であるか又は正しく復号されていることを仮定した観測値ベクトルyとの間の相互情報量であり、Fは、「1」に設定された対応するエントリにおける凍結ビットの位置を示すN長ベクトルである。

0090

したがって、polar符号の改善は、そのような相互情報量に依拠することによって費用効果的に達成することができる。

0091

特定の実施形態では、性能指数は、情報語の復号に成功したものに関連し、以下のように規定され、



ここで、Pe(xj(in)|x1:j−1(in);y)は、サイズNの分極ブロックの第jの入力xj(in)の復号成功確率を表しており、したがって、1−Pe(xj(in)|x1:j−1(in);y)は、サイズNの分極ブロックのこのjの入力xj(in)のビット誤り確率を表しており、Fは、「1」に設定された対応するエントリにおける凍結ビットの位置を示すN長ベクトルである。

0092

したがって、polar符号の改善は、そのようなビット誤り確率に依拠することによって費用効果的に達成することができる。

0093

特定の実施形態では、動的に構成可能なインターリーバのインターリービング構成のセットは、全ての可能なインターリービング構成の入出力連スイッチを考慮することによる遺伝的手法を用いて規定される。

0094

したがって、BDMC上で起こる変化に適合した最適化されたインターリービング構成に到達するように、インターリービング構成テストが費用効果的に実行される。

0095

特定の実施形態では、動的に構成可能なインターリーバのインターリービング構成のセットは、動的に構成可能なインターリーバが可能な全てのインターリービング構成を収集する。

0096

したがって、インターリービング構成テストは、網羅的に実行される。

0097

特定の実施形態では、動的に構成可能なインターリーバのインターリービング構成のセットは、インターリービング構成の所定のコードブックからなる。

0098

したがって、インターリービング構成テストは、費用効果的に実行される。

0099

特定の実施形態では、動的に構成可能なインターリーバのインターリービング構成のセットは、動的に構成可能なインターリーバの所定の数量のランダム構成からなる。

0100

したがって、インターリービング構成テストは、費用効果的に実行される。

0101

特定の実施形態において、バイナリ離散入力無記憶チャネルは、確率関数p1:N(out)を得るためにモニタリングされるパラメータとして消去率に依拠することによってモデル化されたバイナリ消去チャネルである。

0102

したがって、バイナリ消失チャネルを介した送信が改善される。

0103

特定の実施形態では、バイナリ離散入力無記憶チャネルは、加法的白色ガウス雑音チャネルであり、加法的白色ガウス雑音チャネルを介して、バイナリ位相シフトキーイング変調が用いられるとともに、確率関数p1:N(out)を得るためにモニタリングされるパラメータとして信号対雑音比に依拠することによってモデル化される。

0104

したがって、バイナリ位相シフトキーイング変調が用いられる加法的白色ガウス雑音チャネルを介した送信が改善される。

0105

本発明は、バイナリ離散入力無記憶チャネルを介してpolar符号ベースエンコーダからpolar符号ベースデコーダへの有用なデータの転送を実行する方法であって、polar符号ベースエンコーダは、サイズN=2Lの分極ブロックが後置される、有用なデータビット及び凍結ビットのセットを入力として有するマルチプレクサからなる分割統治構造を含み、polar符号ベースエンコーダは、請求項1〜9のいずれか1項に記載の方法を実行し、polar符号ベースデコーダは、バイナリ離散入力無記憶チャネルにおける変化を検出することと、バイナリ離散入力無記憶チャネルにおいて検出された変化に従って、polar符号ベースエンコーダによって動的に規定されるインターリービング構成を得ることと、得られたインターリービング構成に従って、信念伝播デコーダを構成することとを実行する、方法に更に関する。方法は、更に、このように構成される信念伝播デコーダが、polar符号ベースデコーダにおいて実現され、polar符号ベースエンコーダからの有用なデータの転送中にバイナリ離散入力無記憶チャネルを介してpolar符号ベースデコーダによって観測値を復号するようになっている。

0106

特定の実施形態では、polar符号ベースデコーダは、確率関数p1:n(out)の観点において、適用されるべきインターリービング構成を動的に求めるときに、polar符号ベースエンコーダ110の挙動をシミュレートすることによって、インターリービング構成を得る。

0107

したがって、polar符号ベースエンコーダからpolar符号ベースデコーダへのpolar符号構造情報転送を回避することができる。

0108

本発明は、バイナリ離散入力無記憶チャネルを介してpolar符号ベースデコーダへの有用なデータの転送を実行するように意図されたpolar符号ベースエンコーダであって、polar符号ベースエンコーダは、サイズN=2Lの分極ブロックが後置される、有用なデータビット及び凍結ビットのセットを入力として有するマルチプレクサからなる分割統治構造を含み、サイズNの分極ブロックは、前置カーネルのセットと、前置カーネルのセットに後置されるシャッフラと、サイズNの分極ブロックと同様の構造を有するが、半分のサイズを有するサイズN/2の2つの相補的分極部分ブロックとを備え、シャッフラは、その奇数番目のエントリを相補的分極部分ブロックのうちの一方に分配するとともに、その偶数番目のエントリを相補的分極部分ブロックのうちの他方に分配し、それにより、分割統治構造は、Lに等しい深度を有して再帰的であるようになっている、polar符号ベースエンコーダに更に関する。polar符号ベースエンコーダは、更に、分割統治構造の各再帰においてシャッフラと、相補的分極部分ブロックの一方及び/又は他方との間に動的に構成可能なインターリーバが存在するようになっているとともに、polar符号ベースエンコーダは、バイナリ離散入力無記憶チャネルにおける変化を検出する手段と、バイナリ離散入力無記憶チャネルにおいて検出された変化に従って、サイズNの分極部分ブロックの出力においてバイナリ離散入力無記憶チャネルのチャネル遷移確率を特徴付ける、確率関数p1:N(out)を得る手段と、動的に構成可能なインターリーバのインターリービング構成のセットについて、得られた確率関数p1:N(out)から、サイズNの分極ブロックの入力における等価バイナリ離散入力無記憶チャネルのチャネル遷移確率を特徴付ける、確率関数p1:N(in)を計算する手段と、凍結ビットの対応する位置を求めるとともに対応する性能指数値を求める手段であって、性能指数は、バイナリ離散入力無記憶チャネルを介したpolar符号ベースデコーダへの転送の性能を表す推定値である、手段と、求められた対応する性能指数値の観点において、バイナリ離散入力無記憶チャネルを介したpolar符号ベースデコーダへの転送の最高性能を示す動的に構成可能なインターリーバのインターリービング構成を選択するととともに適用する手段とを更に備える。

0109

本発明は、polar符号ベースエンコーダとpolar符号ベースデコーダとを備えるシステムであって、polar符号ベースエンコーダは、バイナリ離散入力無記憶チャネルを介してpolar符号ベースデコーダへの有用なデータの転送を実行するように意図されており、polar符号ベースエンコーダは、サイズN=2Lの分極ブロックが後置される、有用なデータビット及び凍結ビットのセットを入力として有するマルチプレクサからなる分割統治構造を含み、polar符号ベースエンコーダは、上記で規定したものであり、polar符号ベースデコーダは、バイナリ離散入力無記憶チャネルにおける変化を検出する手段と、バイナリ離散入力無記憶チャネルにおいて検出された変化に従って、polar符号ベースエンコーダによって動的に規定されるインターリービング構成を得る手段と、得られたインターリービング構成に従って、信念伝播デコーダを構成する手段とを備える、システムに更に関する。システムは、更に、このように構成される信念伝播デコーダが、polar符号ベースデコーダにおいて実現され、polar符号ベースエンコーダからの有用なデータの転送中にバイナリ離散入力無記憶チャネルを介してこのpolar符号ベースデコーダによって観測値を復号するようになっている。

0110

また、本発明は、少なくとも1つの実施形態では、通信ネットワークからダウンロードし、及び/又は、コンピュータによって読み出すことができる非一時的情報記憶媒体上に記憶し、プロセッサ又は処理電子回路部によって実行することができるコンピュータプログラムに関する。このコンピュータプログラムは、プロセッサ又は処理電子回路部によって実行されると、その種々の実施形態のうちのいずれか1つにおいて前述の方法を実施する命令を含む。

0111

また、本発明は、コンピュータによって非一時的情報記憶媒体から読み出されてプロセッサ又は処理電子回路部によって実行されると、その種々の実施形態のうちのいずれか1つにおいて前述の方法を実施する、プロセッサによって実行することができる命令のセットを含むコンピュータプログラムを記憶する非一時的情報記憶媒体に関する。

0112

本発明の特徴は、一例示の実施形態の以下の説明を読むことによってより明らかになり、この説明は、添付図面に関して作成されたものである。

図面の簡単な説明

0113

polar符号エンコーダ及び対応するpolar符号デコーダを備えるシステムを概略的に表す図である。
従来技術によるエンコーダの符号化部分を概略的に表す図である。
従来技術による符号化部分のモジュール式アーキテクチャを概略的に表す図である。
従来技術による符号化部分に用いられるカーネル構造を概略的に表す図である。
従来技術による凍結ビット位置を判断するのに用いられる確率関数伝播のアルゴリズムを概略的に表す図である。
図2Bに示すモジュール式アーキテクチャに従って符号化を実行する再帰アルゴリズムを概略的に表す図である。
従来技術による復号部分のモジュール式アーキテクチャを概略的に表す図である。
従来技術による復号アルゴリズムを概略的に表す図である。
図2Cに概略的に示すカーネル構造に適用されるファクターグラフを概略的に表す図である。
従来技術による信念伝播アルゴリズムを概略的に表す図である。
本発明による符号化部分のモジュール式アーキテクチャの第1の実施形態を概略的に表す図である。
本発明による符号化部分のモジュール式アーキテクチャの第2の実施形態を概略的に表す図である。
本発明による符号化部分のモジュール式アーキテクチャの第3の実施形態を概略的に表す図である。
本発明による復号部分のモジュール式アーキテクチャを概略的に表す図である。
本発明による符号化部分を構成するアルゴリズムを概略的に表す図である。
本発明による、遺伝的手法において、符号化部分の適切な構成を求めるアルゴリズムを概略的に表す図である。
本発明による、凍結ビット位置を判断するのに用いられる確率関数伝播のアルゴリズムを概略的に表す図である。
polar符号エンコーダ及び/又はpolar符号デコーダを実装するのに用いることができるハードウェアアーキテクチャを概略的に表す図である。
本発明による復号アルゴリズムを概略的に表す図である。
polar符号デコーダを実装するのに用いることができるハードウェアアーキテクチャを概略的に表す図である。
本発明による信念伝播アルゴリズムを概略的に表す図である。

実施例

0114

以下の説明は、polar符号ベースエンコーダを備える送信機と、対応するpolar符号ベースデコーダを備える受信機との間の無線通信に適用される。以下で詳述される原理は、光通信又は有線通信等の他の種類の通信にも適用することができる。その上、本明細書において詳述される原理は、元データの符号化の文脈、メモリへの符号化されたデータの記憶の文脈、そして、元データの更なる復号及び索出のための記憶されたデータの後の読み出しの文脈にも適用することができる。

0115

本明細書に記載のシステムは、図1に示したものと同じ文脈に依拠している。一方で、エンコーダ110及びデコーダ120は、以下で詳述されるように構成される。

0116

図5Aは、本発明による、分極器POL−N220のモジュール式アーキテクチャの第1の実施形態を概略的に表している。

0117

図2Bにおけるように、分極器POL−N220は、前置カーネル250、シャッフラ260、サイズN/2の上側分極器UPOL−N/2 271及びサイズN/2の下側分極器LPOL−N/2 272並びに混合器280を備える。図2Bにおける構成とは対照的に、図5Aに示す第1の実施形態は、シャッフラ260とサイズN/2の下側分極器LPOL−N/2 272との間に挿入されたインターリーバ500を更に備える。上側分極器UPOL−N/2 271及び下側分極器LPOL−N/2 272は、同じ構造を有するとともに、分極器POL−N220と同様に、しかし半分のサイズで構築される。これは、サイズN/2の各分極器は、2つの他のサイズN/4の分極器から構築され、図2Cに示すように「2」に等しいサイズの一対の分極器を達成する限り、以下も同様に構築されることを意味する。したがって、第1の実施形態では、そのようなインターリーバ500は、各シャッフラと各下側分極器との間に配置される。各インターリーバ500は、当該シャッフラの出力に関係するn/2(ただし、nは、2<n≦N/2であるような「2」のべき乗である)のうちのいずれの出力が、当該下側分極器のいずれの入力に接続されるのかを動的に規定することが可能であるように、動的に構成することができる。以下で詳述するように、各インターリーバ500は、分極器POL−N220の他の任意のインターリーバ500とは独立して構成することができる。

0118

分極器POL−N220は、各インターリーバ500が接続されるコンフィギュレータ512を更に備える。コンフィギュレータ512は、各インターリーバ500を構成する役割を担う。したがって、コンフィギュレータ512は、当該シャッフラの出力に関係するn/2(ただし、nは、2<n≦N/2であるような「2」のべき乗である)のうちのいずれの出力が、当該下側分極器のいずれの入力に接続されるのかを動的に規定する。この態様は、図7及び図8に関して以下で詳述される。

0119

分極器POL−N220は、分極器POL−N220のインターリーバ500によって適用されることになる新たな構成を規定するために、コンフィギュレータ512をアクティベートするようにコンフィギュレータ512に接続された検出器511を更に備える。この態様は、図7に関して以下で詳述される。

0120

図5Bは、本発明による、分極器POL−N220のモジュール式アーキテクチャの第2の実施形態を概略的に表している。

0121

図2Bにおけるように、分極器POL−N220は、前置カーネル250、シャッフラ260、サイズN/2の上側分極器UPOL−N/2 271及びサイズN/2の下側分極器LPOL−N/2 272並びに混合器280を備える。図2Bにおける構成とは対照的に、図5Bに示す第2の実施形態は、インターリーバ500を更に備える。図5Bにおいて、インターリーバ500は、シャッフラ260とサイズN/2の上側分極器UPOL−N/2 271との間に挿入される。上側分極器UPOL−N/2 271及び下側分極器LPOL−N/2 272は、同じ構造を有するとともに、分極器POL−N220と同様に、しかし半分のサイズで構築される。これは、サイズN/2の各分極器は、2つの他のサイズN/4の分極器から構築され、図2Cに示すように「2」に等しいサイズの一対の分極器を達成する限り、以下も同様に構築されることを意味する。したがって、第2の実施形態では、そのようなインターリーバは、各シャッフラと各上側分極器との間に配置される。各インターリーバは、当該シャッフラの出力に関係するn/2(ただし、nは、2<n≦N/2であるような「2」のべき乗である)のうちのいずれの出力が、当該上側分極器のいずれの入力に接続されるのかを動的に規定することが可能であるように、動的に構成することができる。以下で詳述するように、各インターリーバは、分極器POL−N220の他の任意のインターリーバとは独立して構成することができる。

0122

分極器POL−N220は、各インターリーバ500が接続されるコンフィギュレータ512を更に備える。コンフィギュレータ512は、各インターリーバ500を構成する役割を担う。したがって、コンフィギュレータ512は、当該シャッフラの出力に関係するn/2(ただし、nは、2<n≦N/2であるような「2」のべき乗である)のうちのいずれの出力が、当該上側分極器のいずれの入力に接続されるのかを動的に規定する。この態様は、図7及び図8に関して以下で詳述される。

0123

分極器POL−N220は、分極器POL−N220のインターリーバ500によって適用されることになる新たな構成を規定するために、コンフィギュレータ512をアクティベートするようにコンフィギュレータ512に接続された検出器511を更に備える。この態様は、図7に関して以下で詳述される。

0124

図5Cは、本発明による、分極器POL−N220のモジュール式アーキテクチャの第3の実施形態を概略的に表している。

0125

図2Bにおけるように、分極器POL−N220は、前置カーネル250、シャッフラ260、サイズN/2の上側分極器UPOL−N/2 271及びサイズN/2の下側分極器LPOL−N/2 272並びに混合器280を備える。図2Bにおける構成とは対照的に、図5Bに示す第3の実施形態は、2つのインターリーバ501及び502を更に備える。図5Cにおいて、インターリーバ501は、シャッフラ260とサイズN/2の上側分極器UPOL−N/2 271との間に挿入され、インターリーバ502は、シャッフラ260とサイズN/2の下側分極器LPOL−N/2 272との間に挿入される。上側分極器UPOL−N/2 271及び下側分極器LPOL−N/2 272は、同じ構造を有するとともに、分極器POL−N220と同様に、しかし半分のサイズで構築される。これは、サイズN/2の各分極器は、2つの他のサイズN/4の分極器から構築され、図2Cに示すように「2」に等しいサイズの一対の分極器を達成する限り、以下も同様に構築されることを意味する。したがって、第3の実施形態では、そのような一方のインターリーバ501は、各シャッフラと各上側分極器との間に配置され、もう一方のそのようなインターリーバ502は、各シャッフラと各下側分極器との間に配置される。各インターリーバ501及び502は、当該シャッフラの出力に関係するn/2(ただし、nは、2<n≦N/2であるような「2」のべき乗である)のうちのいずれの出力が、当該上側分極器のいずれの入力に接続されるのかを動的に規定することが可能であるように、かつ、当該シャッフラの出力に関係するn’/2(ただし、n’は、2<n’≦N/2であるような「2」のべき乗である)のうちのいずれの出力が、当該下側分極器のいずれの入力に接続されるのかを動的に規定することが可能であるように、動的に構成することができる。以下で詳述するように、各インターリーバ501及び502は、分極器POL−N220の他の任意のインターリーバ501及び502とは独立して構成することができる。

0126

分極器POL−N220の内部構造におけるインターリーバ501及び502の導入は、上側分極器UPOL−N/2 271へ入力される確率変数と、下側分極器LPOL−N/2 272へ入力される確率変数との間の独立性を維持することに留意しなければならない。

0127

分極器POL−N220は、各インターリーバ501及び502が接続されるコンフィギュレータ512を更に備える。コンフィギュレータ512は、各インターリーバ501及び502を構成する役割を担う。したがって、コンフィギュレータ512は、当該シャッフラの出力に関係するn/2(ただし、nは、2<n≦N/2であるような「2」のべき乗である)のうちのいずれの出力が、当該下側分極器のいずれの入力に接続されるのかを動的に規定し、コンフィギュレータ512は、当該シャッフラの出力に関係するn’/2(ただし、n’は、2<n’≦N/2であるような「2」のべき乗である)のうちのいずれの出力が、当該上側分極器のいずれの入力に接続されるのかを動的に規定する。この態様は、図7及び図8に関して以下で詳述される。

0128

分極器POL−N220は、分極器POL−N220のインターリーバ501及び502によって適用されることになる新たな構成を規定するために、コンフィギュレータ512をアクティベートするようにコンフィギュレータ512に接続された検出器511を更に備える。この態様は、図7に関して以下で詳述される。

0129

既述したように、分極器POL−N220のサイズは、N=2Lであり、それぞれN/2に等しいサイズを有する2つの部分分極ブロックを含んでおり、当該部分分極ブロックの各1つは、それぞれN/4に等しいサイズを有する2つの部分分極ブロックを含んでおり、以下も同様である。最後に、分極器POL−N220は、L−1個の部分分極器ステージを備え、これは、2(2L−1−1)個の部分分極ブロックを意味し、このブロック内で、2i個の部分分極ブロックは、2L−iに等しいサイズを有する。

0130

φuが0<u<2L−1であるようなインデックスuによって識別されるインターリーバの構成を表すことを例示的に検討するとともに、下側部分分極ブロックごとに1つのインターリーバが存在することを更に検討する。実際に、polar符号の結果に関して、各部分分極ステージの各部分分極ブロックについてインターリーバを挿入することは、部分分極ステージごとに1つのインターリーバのみを挿入することと等価であるが、これは、polar符号の設計に関して複雑度が高くなるだけであることを実証することができる。各インターリーバは、透過的であるものとして構成することができ、これは、当該インターリーバをディアクティベートすることと等価である。インデックスuは、分極器POL−N220内の検討対象のインターリーバの位置を表すものである。したがって、分極器POL−N220は、L−1個の部分分極器ステージを備え、これは、2(2L−1−1)個の部分分極ブロック及び(2L−1−1)個のインターリーバを意味する。さらに、バイナリワード表現ub(1)、...、ub(L−1)に分解することができる整数であるインデックスuは、D&C構造を通って当該インターリーバに到達する経路を表している。インデックスuにより得られるこの経路表現は、以下のように、インデックスuのビットごとに、上側分岐(上側部分分極ブロックに位置する)又は下側分岐(上側部分分極ブロックに位置する)のうちのいずれが選択されるのかを示す。
−ub(i)=1は、当該インターリーバがD&C構造の第iの再帰の下側分岐上に位置することを示し、
−ub(i)=0は、当該インターリーバがD&C構造の第iの再帰の上側分岐上に位置することを示す。

0131

インデックスuによって識別されたインターリーバが第iの部分分極ステージおいて(当該第iの部分分極ステージのシャッフラと下側部分分極ブロックとの間に強制的に)存在する場合、これは、入力ub(i)=1、及びしたがって、入力ub(j>i)=0を意味する。

0132

換言すれば、所与のインターリービング構成φuについて、インデックスuのバイナリ表現ub(1)、...、ub(L−1)を得ることができ、したがって、ub(j>i)=0であるような最後の非ヌル入力iを見つけることによって、この入力が参照されるインターリーバが、分極器POL−N220の再帰構成における第iの再帰深度に配置されることを判断することができる。この値は、



によって与えられる。したがって、第iの再帰深度における分極器POL−N220のサイズは2L−i+1であるので、そして、インターリーバは、このサイズの半分のサイズであるので、φuのサイズは、2L−iである。したがって、φuのサイズは、



に等しい。

0133

図6は、本発明による復号部分のモジュール式アーキテクチャを概略的に表している。

0134

図4Bにおけるように、デコーダ120は、LLRコンピューティングモジュール421、信念伝播デコーダ422及び判断器423を含み、これらはともに、デコーダ120の復号部分420を形成する。デコーダ120は、エンコーダ110によって用いられる凍結ビットの位置の知識から、ベクトルbの推定値b*をベクトルb’の推定値b’*に変換するデマルチプレクサ410を更に含む。LLR計算モジュール421は、(したがってLLR形式において)観測値Lxを出力し、これらの観測値は、その後、(同様にLLR形式における)事前確率Lbとともに信念伝播デコーダ422によって用いられて、推定値



が出力される。推定値



は、その後、判断器423によって用いられて、ベクトルbの推定値b*が求められる。

0135

デコーダ120は、コンフィギュレータ602及び検出器601を更に含む。検出器601は、BDMCにおける変化がエンコーダ110のD&C構造における変化を暗示しているはずであることを検出する役割を担う。検出器601は、BDMCの関連パラメータをモニタリングすることによってそのような変化を検出するか、又は、検出器601は、そのような変化が生じたことをエンコーダ110から通知を受ける。コンフィギュレータ602は、信念伝播デコーダ422がエンコーダ110の更新D&C構造を考慮に入れるように信念伝播デコーダ422を構成する役割を担う。

0136

図7は、本発明による分極器POL−N220を構成するアルゴリズムを概略的に表している。

0137

ステップS701において、検出器511は、分極器POL−N220の新たな構成が決定され適用されなければならないことを検出する。分極器POL−N220の新たな構成の必要性は、BDMCの検討対象のパラメータ、例えば、消去率又はSNRの所定の閾値を超える変化に続いて検出され、ここで、上記BDMCの検討対象のパラメータは、モニタリングされている。

0138

後続するステップS702において、コンフィギュレータ512は、使用時の実効BDMCの更新された確率関数p1:N(out)、又はこれを代表するパラメータ若しくはこの数値的近似値を得る。確率関数p1:N(out)が、BECの消去率又はBPSK入力を有するAWGNチャネルのSNR等のモニタリングされるチャネルパラメータに依存して閉形式表現から得られる場合、当該パラメータは、例えば、パイロットシーケンスの受信に従って経時的に推定及び追跡することができる。述べておくと、この場合、このパラメータは、p1:N(out)を完全に特徴付けるので、このパラメータのみを記憶して次のステップにおいて用いることができる。したがって、これは、p1:N(out)のパラメータ化表現及びチャネルパラメータ知識、又はp1:N(out)の直接表現を有することと等価である一方、上記チャネルパラメータを記憶及び使用するのがより容易である。

0139

確率関数p1:N(out)が数値的に推定される場合、送信機によって送信されたパイロットシーケンスにより、尤度ヒストグラムを経時的に構築するとともに、受信機において事前に知得することができる。

0140

後続するステップS703において、コンフィギュレータ512は、インターリービング構成、すなわち、チェックすべきインターリーバ500の又はインターリーバ501及び502のそれぞれの構成のセットを決定する。コンフィギュレータ512は、インターリーバ500の又はインターリーバ501及び502の種々の構成をチェックすることが期待される。

0141

特定の実施形態では、コンフィギュレータ512は、インターリーバ500の又はインターリーバ501及び502の全ての可能な構成を、図7のアルゴリズムの範囲でチェックする。

0142

別の特定の実施形態では、コンフィギュレータ512は、インターリービング構成の所定のコードブックにおいて規定されたインターリーバ500の又はインターリーバ501及び502の全ての構成を、図7のアルゴリズムの範囲でチェックする。

0143

更に別の特定の実施形態では、コンフィギュレータ512は、全てのインターリーバが透過的であるように構成された構成を含む、インターリーバ500の又はインターリーバ501及び502の所定の数量のランダム構成を、図7のアルゴリズムの範囲でチェックする。

0144

更に別の特定の実施形態では、コンフィギュレータ512は、全ての可能なインターリービング構成の入出力関連スイッチを考慮することによる遺伝的手法を用いて、インターリーバ500の又はインターリーバ501及び502の構成を、図7のアルゴリズムの範囲でチェックする。この態様は、図8に関する例によって以下で詳述される。

0145

後続するステップS704において、コンフィギュレータ512は、ステップS703において決定されたインターリービング構成に従って構成された分極器POL−N220のD&C構造を考慮に入れることによって、ステップS702において得られた、更新された確率関数p1:N(out)、又はこれを代表するパラメータ若しくはこの数値的近似値に対応する等価BDMCの、更新された確率関数p1:N(in)、又はこれを代表するパラメータ若しくはこの数値的近似値を得る。図2Dに関して記載したアルゴリズムと比較して、ステップS296は、当該シャッフラによって実行されるシャッフリング演算(すなわち、図2Dにおけるアルゴリズムの検討対象の再帰が対応する第iの部分分極ステージのシャッフラによって実行されるシャッフリング演算)を考慮に入れるだけでなく、上記第iの部分分極ステージに存在する各インターリーバの構成も考慮に入れるように変更されている。この態様は、図9におけるアルゴリズムに概略的に示されており、ここで、ステップS296’が、図2DのアルゴリズムのステップS296の代わりに相応して置かれる。

0146

後続するステップS705において、コンフィギュレータ512は、ステップS704において得られた、更新された確率関数p1:N(in)、又はこれを代表するパラメータ若しくはこの数値的近似値に対して信頼度がより低い仮想BDMCを凍結ビットに帰属させることによって、当該凍結ビットの対応する位置を得る。

0147

後続するステップS706において、コンフィギュレータ512は、エンコーダ110からデコーダ120へのデータ転送の性能を表す推定値である所定の性能指数の値を計算する。

0148

ステップS706の第1の実施形態では、性能指数は、相互情報量ベースであり、以下のように規定され、



ここで、I(xj(in);y|x1:j−1(in))は、サイズNの分極ブロックの第jの入力と、入力の値x1:j−1(in)が既知であるか又は正しく復号されていることを仮定した観測値ベクトルyとの間の相互情報量である。したがって、図7のアルゴリズムによって実行される最適化の目的は、相互情報量を最大化することである。述べておくと、凍結ビットは、好ましくは、相互情報量I(xj(in);y|x1:j−1(in))の昇順に従って選択される。

0149

ステップS706の第2の実施形態によれば、性能指数は、情報語の復号に成功したものに関連し、以下のように規定される。



ここで、Pe(xj(in)|x1:j−1(in);y)は、分極器POL−N220の第jの入力の復号成功確率を表しており、したがって、1−Pe(xj(in)|x1:j−1(in);y)は、分極器POL−N220の上記第jの入力のビット誤り確率を表している。したがって、図7のアルゴリズムによって実行される最適化の目的は、相互情報量を最大化することである。述べておくと、凍結ビットは、好ましくは、ビット復号成功確率1−Pe(xj(in)|x1:j−1(in);y)の昇順に従って選択される。

0150

後続するステップS707において、コンフィギュレータ512は、チェックすべき少なくとも1つの他のインターリービング構成が存在するか否かを判断する。チェックすべき少なくとも1つの他のインターリービング構成が存在する場合、ステップS703が繰り返される。存在しない場合、ステップS708が実行される。

0151

ステップS708において、コンフィギュレータ512は、最良の性能指数値、すなわち、エンコーダ110からデコーダ120へのデータ転送の最良の性能を示す値を共同で提供する凍結ビットのインターリービング構成及び位置を保持する。コンフィギュレータ512は、維持されたインターリービング構成を適用し、すなわち、維持されたインターリービング構成に従ってインターリーバ500又はインターリーバ501及び502を構成する。

0152

特定の実施形態において、エンコーダ110は、凍結ビットの維持されたインターリービング構成及び対応する位置をデコーダ120に通知する。一変形の実施形態において、デコーダ120のコンフィギュレータ602は、エンコーダ110のコンフィギュレータ512と同じ手法を用いるシミュレーションによって凍結ビットの維持されたインターリービング構成及び対応する位置を判断する。デコーダ120の検出器601は、BDMCの検討対象のパラメータをモニタリングし、当該BDMCにおける変化を検出器自身で検出することができる。別の手法は、エンコーダ110が、BDMCにおける変化をデコーダ120に通知し、デコーダ120に、更新された確率関数p1:N(out)を表す情報を供給することである。

0153

図8は、遺伝的手法において、分極器POL−N220の適切な構成を求めるアルゴリズムを概略的に表している。単純性を考慮して、図8は、遺伝的手法を用いることによって、インターリービング構成



をいかに最適化するかを説明している。主な原理は、種々のインターリービング構成をテストすることであり、したがって、インデックスu=1(uは、上記で説明したように規定される)によって識別されるインターリーバにおける入出力関連性を変更することによって、分極器POL−N220の種々の構成をテストすることである。等価BDMCの確率関数p1:N(in)を再計算することと、凍結ビットを最適化することと、性能指数の対応する値を再計算することとによってテストされるインターリービング構成ごとに性能評価が実行される。インターリービング構成



における全ての可能な入出力関連スイッチがテストされ、性能指数に従って最良の推定性能を示す分極器POL−N220の構成が維持されて適用される。この演算は、複数回繰り返され、準最適な解へと収束する。しかしながら、これは、限られた数のテストにおいてインターリービング構成の良好なバージョンを得ることを可能にし、これが、重要な利点である。

0154

ステップS802において、分極器POL−N220は、インターリービング構成



を以下のように初期化する。



これは、インターリービング構成



初期化後に透過的であることを意味する。

0155

ステップS803において、分極器POL−N220は、ローカル変数Psbestsavを「0」に初期化する。

0156

ステップS804において、分極器POL−N220は、



コンテンツを有するローカル変数



と、ローカル変数Psbestsavのコンテンツを有するローカル変数Psbestとを初期化する。その上、分極器POL−N220は、第1のインデックスi1を「1」に設定する。

0157

ステップS805において、分極器POL−N220は、第2のインデックスi2を、第1のインデックスi1の値で初期化する。

0158

ステップS806において、分極器POL−N220は、



のコンテンツを有するローカル変数



を初期化する。

0159

ステップS807において、分極器POL−N220は、



及び



の入力を交換し、これは、出力



に接続されたインターリービング構成



の入力は、出力



に接続されたインターリービング構成



の入力と反転されることを意味する。このように、i1=i2である反復を除いて、新たなインターリービング構成が得られる。i1=i2である場合を検討するこの手法は、ありとあらゆるインターリーバが透過的である(これにより、従来技術のD&C構造がもたらされる)ものとして設定される構成をテストすることを可能にする。

0160

ステップS808において、分極器POL−N220は、ステップS807において得られたインターリービング構成



にしたがって、復号成功確率Pe(xj(in)|x1:j−1(in);y)、∀0<j≦Nを計算する。換言すれば、分極器POL−N220は、確率関数p1:N(out)に従って、関数F1及びF2に従って、及び、ステップS807において得られたインターリービング構成



に従って、復号成功確率Pe(xj(in)|x1:j−1(in);y)を計算する。これは、ステップS808の最後の実行中に用いられたインターリービング構成



と比較して、ステップS807において得られたインターリービング構成



によってもたらされた変化によって反転された入力についての少なくとも復号成功確率Pe(xj(in)|x1:j−1(in);y)が再計算されなければならないことを意味する。

0161

ステップS809において、分極器POL−N220は、1−Pe(xj(in)|x1:j−1(in);y)、∀0<j≦Nによって表されるビット復号成功確率を降順ソートするソート演算を実行する。その後、分極器POL−N220は、ソート演算の結果をベクトルP’sに記憶し、これは、P’s(1)がステップS808において計算された最高ビット復号成功確率1−Pe(xi(in)|x1:i−1(in);y)を記憶するとともに、P’s(N)がステップS808において計算された最低ビット復号成功確率1−Pe(xi(in)|x1:i−1(in);y)を記憶する。

0162

ステップS810において、分極器POL−N220は、以下のように規定される総乗値Psを計算し、



これは、ベクトルP’sの最初から順にN.R個のエントリのみが総乗値Psを計算するために維持され、この総乗値は、インターリービング構成



を用いて得られる上位N.R個の仮想BDMCについての大域情報語復号成功確率を表しており、すなわち、換言すれば、使用時の性能指数が単語復号成功レートに対応する。

0163

ステップS811において、分極器POL−N220は、総乗値Psがローカル変数Psbestよりも大きいか否かをチェックする。総乗値Psがローカル変数Psbestよりも大きい場合、ステップS812が実行される。そうではない場合、ステップS813が実行される。

0164

ステップS812において、分極器POL−N220は、ローカル変数



内に、ローカル変数



のコンテンツを記憶する。さらに、分極器POL−N220は、ローカル変数Psbest内に、総乗値Psを記憶する。その後、ステップS813が実行される。

0165

ステップS813において、分極器POL−N220は、第2のインデックスi2がN/2に等しいか否かをチェックする。第2のインデックスi2がN/2に等しい場合、ステップS815が実行される。そうではない場合、ステップS814が実行される。

0166

ステップS814において、分極器POL−N220は、1単位だけ第2のインデックスi2を増分する。その後、ステップS806が繰り返される。

0167

ステップS815において、分極器POL−N220は、第1のインデックスi1がN/2に等しいか否かをチェックする。第1のインデックスi1がN/2に等しい場合、ステップS817が実行される。そうではない場合、ステップS816が実行される。

0168

ステップS816において、分極器POL−N220は、1単位だけ第2のインデックスi1を増分する。その後、ステップS805が繰り返される。

0169

ステップS817において、分極器POL−N220は、変数Psbest内に記憶された値がローカル変数Psbestsav内に記憶された値よりも大きいか否かをチェックし、すなわち、分極器POL−N220は、ローカル変数Psbest内に記憶された値に至る構成が、以前に検討されたインターリービング構成



と比較して、検討対象の性能指数に関してデータ転送改善を示すか否かをチェックする。変数Psbest内に記憶された値がローカル変数Psbestsav内に記憶された値よりも大きい場合、ステップS818が実行される。そうではない場合、ステップS819が実行され、このステップにおいて図8のアルゴリズムが終了し、これは、適用すべきインターリービング構成



発見されたことを意味する。

0170

ステップS818において、分極器POL−N220は、インターリービング構成



を、インターリービング構成



として記憶する。さらに、分極器POL−N220は、ローカル変数Psbest内に記憶された値を、ローカル変数Psbestsav内に記憶する。その後、ステップS804が繰り返される。

0171

図8のアルゴリズムの範囲において、例示的に用いられた性能指数は、単語復号成功レートであり、凍結ビット最適化は、確率関数p1:N(in)に関して下位N.R個のビット復号成功確率を示すビット位置を選択することによって行われる。図8の範囲において別の性能指数を用いることが可能であり、上記で説明された原理は、例えば相互情報量を最大化することを試みる場合にも同一のままである。

0172

図10は、エンコーダ110のアーキテクチャの一実施形態を概略的に表している。図示のアーキテクチャによれば、エンコーダ110は、通信バス1006によって相互接続される以下の構成要素、すなわち、プロセッサ、マイクロプロセッサマイクロコントローラー又はCPU(中央処理装置)1000;RAM(ランダムアクセスメモリ)1001;ROM(リードオンリメモリ)1002;SD(セキュアデジタルカードリーダー1003、又はHDDハードディスクドライブ)等の記憶手段上に記憶された情報を読み出すように適合された他の任意のデバイス;polar符号が用いられるBDMCを介してデコーダ120に向かう通信インターフェース1004を備える。

0173

CPU1000は、ROM1002から、又は、HDD若しくはSDカード等の外部メモリからRAM1001にロードされた命令を実行することが可能である。エンコーダ110に電源投入された後、CPU1000は、RAM1001から命令を読み出すとともに、1つのコンピュータプログラムを形成するこれらの命令を実行することが可能である。

0174

エンコーダ110によって実行されるありとあらゆるステップは、PC(パーソナルコンピュータ)、DSP(デジタル信号プロセッサ)若しくはマイクロコントローラー等のプログラマブルコンピューティング機械によって命令若しくはプログラムのセットの実行によってソフトウェアにおいて実施することもできるし、又は別様に、機械、若しくはFPGA(フィールドプログラマブルゲートアレイ)若しくはASIC特定用途集積回路)等の専用コンポーネントによってハードウェアにおいて実施することもできる。同様に、図5A図5B及び図5Cにおいて提示されるモジュール式アーキテクチャの実施形態は、ソフトウェア形式においてもハードウェア形式においても実施することができる。一般に、エンコーダ110は、本明細書に記載するような、エンコーダ110によって実行される関連ステップを実施するように構成された電子回路部を処理することを含む。

0175

本発明によるデコーダ120の挙動は、図11におけるアルゴリズムによって概略的に示されている。

0176

ステップS1101において、デコーダ120は、BDMCにおける変化がエンコーダ110のD&C構造における変化を暗示していることを検出する。デコーダ120は、(エンコーダ110が行うのと同様に)BDMCの関連パラメータをモニタリングすることによって、デコーダが自身でそのような変化を検出するか、又は、シグナリングチャネルを用いることによって、そのような変化が生じたことを、エンコーダ110から通知を受けるかのいずれかである。

0177

ステップS1102において、デコーダ120は、まずベクトルLbをヌルベクトルとして初期化し、その後、デコーダ120は、このベクトルLbを、以下のように、エンコーダ110によって用いられる凍結ビットの位置の知識に従って変更する。



ここで、+∞は、サイズnの任意の分極器(ただし、nは、0<n≦N/2であるような「2」のべき乗である)の入力において存在することができるLLR値の範囲外であるように十分に高い値によって数値的に表される。これは、ベクトルb内の凍結ビットの位置に対応する任意のインデックス値について、当該インデックス値におけるベクトルLbの値は、無限又はこのベクトルを代表するデフォルト値に設定され、それ以外は「0」に設定されることを意味する。

0178

デコーダ120は、確率関数p1:n(out)の観点においてエンコーダ110によって計算されるであろうものをシミュレートすることによって、凍結ビットの位置を判断することが可能になるか、又は、凍結ビットの選択された位置を、シグナリングチャネルを用いることによって、エンコーダ110から通知を受ける。

0179

同様に、デコーダ120は、確率関数p1:n(out)の観点においてエンコーダ110によって計算されるであろうものをシミュレートすることによって、エンコーダ110によって用いられるインターリービング構成を判断することが可能になるか、又は、選択されたインターリービング構成を、シグナリングチャネルを用いることによって、エンコーダ110から通知を受ける。

0180

後続するステップS1103において、デコーダ120は、内部変数L’1:N(in)及びL’1:N(out)を、ヌル値を用いて初期化する。当該内部変数は、信念伝播の再帰に沿って伝播されることを意図されている。

0181

後続するステップS1104において、デコーダ120は、内部変数L’1:N(in)及びL’1:N(out)を用いて、インターリービング構成を含む、分極器POL−N220の既知のD&C構造と、LLR形式における観測値Lxとに従って、信念伝播を計算する。換言すれば、デコーダ120は、内部に、L1:N(in)としてベクトルLbを、及びL1:N(out)としてベクトルLxを入力することによって、図13に概略的に示すアルゴリズムを用いる。図4Dに関して説明されたアルゴリズムと比較して、ステップS477は、当該シャッフラによって実行されるシャッフリング演算(すなわち、図13におけるアルゴリズムの検討対象の再帰が対応する第iの部分分極ステージのシャッフラによって実行されるシャッフリング演算)を考慮に入れるだけでなく、上記第iの部分分極ステージに存在する各インターリーバの構成も考慮に入れるように変更されている。この態様は、図13におけるアルゴリズムに概略的に示されており、ここで、ステップS477’が、図4DのアルゴリズムのステップS477の代わりに相応して置かれる。その上、図4Dに関して説明されたアルゴリズムと比較して、ステップS478は、また、当該シャッフラによって実行されるシャッフリング演算(すなわち、図13におけるアルゴリズムの検討対象の再帰が対応する第iの部分分極ステージのシャッフラによって実行されるシャッフリング演算)を考慮に入れるだけでなく、上記第iの部分分極ステージに存在する各インターリーバの構成も考慮に入れるように変更されている。この態様は、図13におけるアルゴリズムに概略的に示されており、ここで、ステップS478’が、図4DのアルゴリズムのステップS478の代わりに相応して置かれる。

0182

信念伝播の出力は、ベクトル



及び



であり、ここで、ベクトル



は、その後、ベクトルbの推定値b*を求めるのに判断器423によって用いられる。

0183

後続するステップS1105において、デコーダ120は、BDMC上で行われる観測値の利用可能性のために待機し、当該観測値は、LLRコンピューティングモジュール421によって、LLR形式、すなわちベクトルLxにおいて利用可能になる。

0184

後続するステップS1106において、デコーダ120は、polarコーディングを用いてエンコーダ110によって転送される、情報語に対応するベクトルLx、すなわちベクトルbを取得しており、デコーダ120は、信念伝播デコーダ422によって出力される推定値



に従って、ベクトルbの推定値b*の各ビットについて判断を行う。この判断は、以下のように行われる。






、∀0<j≦N、は、「0」に等しいべきではない。そのような状況が生じた場合、デコーダ120は、対応するビット



を、「0」又は「1」のいずれかに任意に設定する。

0185

したがって、デコーダ120は、ベクトルb内の凍結ビットの位置を知得しているので、デコーダは、そこから情報ビットを抽出してベクトルb’の推定値b’*を形成することが可能であり、これにより、polar符号手法を用いた、エンコーダ110からデコーダ120への当該情報ビットの転送が終了する。

0186

後続するステップS1107において、デコーダ120は、使用時の実効BDMCにおける変化が存在するか否かをチェックする。既述したように、検出器601は、前述の確率関数p1:n(out)における変化を検出するようにBDMCの関連パラメータをモニタリングすることができる。一変形形態において、検出器601は、エンコーダ110から、内部に含められるインターリーバの再構成に起因した、前述の確率関数p1:n(out)、したがってエンコーダ110によって用いられるD&C構造において変化が生じたという通知を受けることができる。使用時の実効BDMCにおける変化が存在した場合、ステップS1101が繰り返される。そうではない場合、ステップS1105が、polarコーディングを用いてエンコーダ110によって転送される新たな情報語を復号するために繰り返される。

0187

図12は、デコーダ120のアーキテクチャの一実施形態を概略的に表している。図示のアーキテクチャによれば、デコーダ120は、通信バス1006によって相互接続される以下の構成要素、すなわち、プロセッサ、マイクロプロセッサ、マイクロコントローラー又はCPU1200;RAM1201;ROM1202;SDカードリーダー1203、又はHDD等の記憶手段上に記憶された情報を読み出すように適合された他の任意のデバイス;polar符号が用いられるBDMCを介してデコーダ120から通信を受信する通信インターフェース1204を備える。

0188

CPU1200は、ROM1202から、又は、HDD若しくはSDカード等の外部メモリからRAM1201にロードされた命令を実行することが可能である。デコーダ120に電源が投入された後、CPU1200は、RAM1201から命令を読み出すとともに、1つのコンピュータプログラムを形成するこれらの命令を実行することが可能である。

0189

デコーダ120によって実行されるありとあらゆるステップは、PC、DSP若しくはマイクロコントローラー等のプログラマブルコンピューティング機械によって命令若しくはプログラムのセットの実行によってソフトウェアにおいて実施することもできるし、又は別様に、機械、若しくはFPGA若しくはASIC等の専用コンポーネントによってハードウェアにおいて実施することもできる。同様に、図6において提示されるモジュール式アーキテクチャの実施形態は、ソフトウェア形式においてもハードウェア形式においても実施することができる。一般に、デコーダ120は、本明細書に記載するような、デコーダ120によって実行される関連ステップを実施するように構成された電子回路部を処理することを含む。

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