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技術 三次元半導体デバイス及び製造方法

出願人 東京エレクトロン株式会社
発明者 スミス,ジェフリーデヴィリアーズ,アントン,ジェイ.モハンティ,ニハールカル,スバディープタピリー,カンダバラ
出願日 2017年8月8日 (2年8ヶ月経過) 出願番号 2019-506728
公開日 2019年9月5日 (7ヶ月経過) 公開番号 2019-525484
状態 不明
技術分野
  • -
主要キーワード 拡張面積 共通方向 周期的プロセス 垂直セル 横方向ワイヤ 内部クロス 中間ワイヤ ライン接点
関連する未来課題
重要な関連分野

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図面 (15)

課題・解決手段

基板及び基板上に形成される電界効果トランジスタゲート領域を含む半導体デバイス。ゲート領域は、基板の作業面と平行に延在する長手方向軸を有する垂直方向に積層されるナノワイヤを含む。垂直方向に積層されるナノワイヤの所定のスタックは垂直方向に整列される少なくとも2つのナノワイヤを含み、p型ナノワイヤ及びn型ナノワイヤは垂直方向で互いから空間的に分離される。半導体デバイスは、更に、各ナノワイヤをゲート領域より上の位置へ電気的に接続するゲート領域内部に形成される段差接続構造を含む。第1のゲート電極は段差付プロフィルを有し、第1レベルのナノワイヤへ接続する。

概要

背景

半導体デバイスの(特に、顕微鏡スケールでの)製造において、薄膜形成堆積エッチングマスク生成、パターン形成、材料エッチング及び除去、並びにドーピング処理等の様々な製作プロセスが行われている。これらのプロセスは、基板上に所望の半導体デバイス素子を形成するよう繰り返し行われる。歴史的に、微細加工により、トランジスタ能動デバイス平面の上に形成される配線メタライゼーションと共に1平面内に作成されており、従って、二次元(2D)回路又は2D製作特徴付けられている。倍率変更の取り組みにより、2D回路内の単位面積当たりトランジスタ数は大幅に増加したにも関わらず、倍率変更の取り組みは、倍率変更が1桁のナノメートル半導体デバイス製造ノード突入するように、より大きな課題にぶつかっている。半導体デバイス製造業者は、トランジスタ同士が互いの上に積層される三次元(3D)半導体回路に対する要望表明してきた。

概要

基板及び基板上に形成される電界効果トランジスタゲート領域を含む半導体デバイス。ゲート領域は、基板の作業面と平行に延在する長手方向軸を有する垂直方向に積層されるナノワイヤを含む。垂直方向に積層されるナノワイヤの所定のスタックは垂直方向に整列される少なくとも2つのナノワイヤを含み、p型ナノワイヤ及びn型ナノワイヤは垂直方向で互いから空間的に分離される。半導体デバイスは、更に、各ナノワイヤをゲート領域より上の位置へ電気的に接続するゲート領域内部に形成される段差接続構造を含む。第1のゲート電極は段差付プロフィルを有し、第1レベルのナノワイヤへ接続する。

目的

従って、本開示の1つの目的は3D半導体回路の製造を容易にすることにある

効果

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請求項1

半導体デバイスであって、基板と、前記基板上に形成される電界効果トランジスタゲート領域であって、前記ゲート領域は前記基板の作業面と平行に延在する長手方向軸を有する垂直方向に積層されるナノワイヤを含み、垂直方向に積層されるナノワイヤの所定のスタックは垂直方向に整列される少なくとも2つのナノワイヤを含み、p型ナノワイヤ及びn型ナノワイヤは垂直方向で互いから空間的に分離される、ゲート領域と、各ナノワイヤを前記ゲート領域より上の位置へ電気的に接続する前記ゲート領域内部に形成される段差接続構造であって、第1のゲート電極は段差付プロフィルを有し、第1レベルのナノワイヤへ接続する、段差付接続構造を備える、半導体デバイス。

請求項2

前記半導体デバイスは垂直方向に整列される前記少なくとも2つのナノワイヤの間に位置決めされるバリア層を含み、前記バリア層は、第2の材料上に堆積されることなく、第1の材料上に選択的に堆積された、請求項1に記載の半導体デバイス。

請求項3

前記バリア層は、下部ナノワイヤを覆い、前記下部ナノワイヤと前記下部ナノワイヤの上で垂直方向に整列される上部ナノワイヤとの間に延在する一時的表面上に、前記バリア層が前記上部ナノワイヤ上に堆積されることなく、初期に選択的に堆積された、請求項2に記載の半導体デバイス。

請求項4

前記ゲート領域の上の各ゲート電極のための電気的接点は互いと隣接する、請求項1に記載の半導体デバイス。

請求項5

前記段差付接続構造は、前記第1のゲート電極の水平セグメントの上に位置決めされ、第2レベルのナノワイヤへ接続される第2のゲート電極を含む、請求項1に記載の半導体デバイス。

請求項6

前記段差付接続構造は第2レベルのナノワイヤへ接続する第2のゲート電極を含み、前記第2レベルのナノワイヤは前記第1レベルのナノワイヤの上に位置決めされ、前記第2のゲート電極は前記第1のゲート電極の水平面の上に位置決めされ、前記第1のゲート電極及び前記第2のゲート電極は1つ以上の誘電体膜によって分離される、請求項1に記載の半導体デバイス。

請求項7

各ナノワイヤは互いから空間的及び電気的に分離される、請求項1に記載の半導体デバイス。

請求項8

前記第1のゲート電極は水平方向に延在する部材及び垂直方向に延在する部材を有し、前記接続構造は前記水平方向に延在する部材の上に位置決めされ、前記垂直方向に延在する部材に隣接する第2のゲート電極を含み、前記第1のゲート電極が前記第2のゲート電極から電気的に分離される、請求項1に記載の半導体デバイス。

請求項9

前記p型ナノワイヤはn−チャネル金属酸化物半導体NMOS)電界効果トランジスタであり、前記n型ナノワイヤはp−チャネル金属酸化物半導体(PMOS)電界効果トランジスタである、請求項1に記載の半導体デバイス。

請求項10

前記n型ナノワイヤは第1のナノワイヤレベルに位置決めされ、p型ナノワイヤは前記第1のナノワイヤレベルより上の第2のナノワイヤレベルに位置決めされる、請求項9に記載の半導体デバイス。

請求項11

少なくとも1つのナノワイヤレベルは同じ半導体チャネル型の2つの垂直方向に積層されるナノワイヤを含む、請求項1に記載の半導体デバイス。

請求項12

前記半導体デバイスはSRAMデバイスである、請求項1に記載の半導体デバイス。

請求項13

前記半導体デバイスはプログラマブル論理デバイスである、請求項1に記載の半導体デバイス。

請求項14

前記半導体デバイスはランダム論理デバイスである、請求項1に記載の半導体デバイス。

請求項15

前記半導体デバイスはランダム論理セルの上に位置決めされるSRAMセルを有する組み合わせデバイスである、請求項1に記載の半導体デバイス。

請求項16

半導体デバイスを形成する方法であって、電界効果トランジスタデバイスのゲート領域を通って延在するナノワイヤを形成することと、前記ゲート領域内部の2つの垂直方向に分離されるナノワイヤの間に水平バリア層を形成することであって、前記ゲート領域は第1レベルのナノワイヤを覆う一時的充填材料を有し、前記一時的充填材料は前記第1レベルのナノワイヤと第2レベルのナノワイヤとの間に延在する水平面を有し、前記第2レベルのナノワイヤは前記第1レベルのナノワイヤより上に位置決めされ、前記第1レベルのナノワイヤと垂直方向に整列され、前記水平バリアは、前記第2レベルのナノワイヤ上にバリア材料を堆積させることなく、前記一時的表面上にバリア材料を選択的に堆積させることによって形成される、ことと、前記水平バリアへ延在する垂直電極バリアを形成することと、前記ゲート領域内部に第1のゲート電極及び第2のゲート電極を形成することであって、各ゲート電極はナノワイヤを前記ゲート領域より上の接点位置へ電気的に接続し、前記第1のゲート電極は段差付プロフィルを有し、前記第1及び第2のゲート電極は少なくとも前記水平バリア及び前記垂直電極バリアによって互いから分離される、ことと、を含む、方法。

請求項17

前記ナノワイヤを形成することは、n型ナノワイヤを対応するp型ナノワイヤより垂直方向で上に形成することを含む、請求項16に記載の方法。

請求項18

前記ナノワイヤを形成することは、p型ナノワイヤを対応するn型ナノワイヤより垂直方向で上に形成することを含む、請求項16に記載の方法。

請求項19

ナノワイヤを形成することは、第1の材料及び第2の材料の交互の層を有するフィンを形成することと、前記第2の材料がナノワイヤとして残るように、前記第1の材料を選択的に除去することと、を含む、請求項16に記載の方法。

請求項20

半導体デバイスを形成する方法であって、長手方向軸が水平に配向され、ナノワイヤが互いから離間され、垂直方向に整列されて、少なくとも2つのナノワイヤを含むナノワイヤの垂直スタックを有するゲート領域を形成することと、前記ゲート領域において一時的充填材料を堆積させるプロセスシーケンスを実行することと、垂直方向に積層されるナノワイヤ同士の間の位置に対して前記一時的充填材料に凹部を形成することと、覆われていないナノワイヤ上に堆積させることなく、前記一時的充填材料上に選択的に堆積させることによって水平バリア材料を形成することと、垂直バリアを形成することと、ナノワイヤを選択的に金属化することと、前記水平バリア及び垂直バリアによって画成される空間内に金属堆積させることによって第1及び第2のゲート電極を形成することと、を含む、方法。

技術分野

0001

関連出願の相互参照
この出願は、2016年8月8日出願の米国仮特許出願第62/372,106号明細書に基づき、その優先権の利益を主張するものであって、その内容の全てを引用して本明細書に組み込む。

0002

本発明は、半導体デバイス及び集積回路等の半導体デバイスを製造する方法に関し、また、集積回路用トランジスタ及びトランジスタ構成部品を製造することに関する。

背景技術

0003

半導体デバイスの(特に、顕微鏡スケールでの)製造において、薄膜形成堆積エッチングマスク生成、パターン形成、材料エッチング及び除去、並びにドーピング処理等の様々な製作プロセスが行われている。これらのプロセスは、基板上に所望の半導体デバイス素子を形成するよう繰り返し行われる。歴史的に、微細加工により、トランジスタは能動デバイス平面の上に形成される配線メタライゼーションと共に1平面内に作成されており、従って、二次元(2D)回路又は2D製作特徴付けられている。倍率変更の取り組みにより、2D回路内の単位面積当たりトランジスタ数は大幅に増加したにも関わらず、倍率変更の取り組みは、倍率変更が1桁のナノメートル半導体デバイス製造ノード突入するように、より大きな課題にぶつかっている。半導体デバイス製造業者は、トランジスタ同士が互いの上に積層される三次元(3D)半導体回路に対する要望表明してきた。

0004

従って、本開示の1つの目的は3D半導体回路の製造を容易にすることにある。

0005

開示のこの及び他の目的は、基板及び基板上に形成される電界効果トランジスタゲート領域を含む三次元(3−D)集積回路(IC)又は半導体デバイスによって提供されてもよい。ゲート領域は、基板の作業面と平行に延在する長手方向軸を有する垂直方向に積層されるナノワイヤを含む。垂直方向に積層されるナノワイヤの所定のスタックは垂直方向に整列される少なくとも2つのナノワイヤを含み、p型ナノワイヤ及びn型ナノワイヤは垂直方向で互いから空間的に分離される。半導体デバイスは、更に、各ナノワイヤをゲート領域より上の位置へ電気的に接続するゲート領域内部に形成される段差接続構造を含んでいる。第1のゲート電極は段差付プロフィルを有し、第1レベルのナノワイヤへ接続する。

0006

別の態様において、半導体デバイスを形成する方法は、電界効果トランジスタデバイスのゲート領域を通って延在するナノワイヤを形成することと、ゲート領域内部の2つの垂直方向に分離されるナノワイヤの間に水平バリア層を形成することであって、ゲート領域は第1レベルのナノワイヤを覆う一時的充填材料を有し、一時的充填材料は第1レベルのナノワイヤと第2レベルのナノワイヤとの間に延在する水平面を有し、第2レベルのナノワイヤは第1レベルのナノワイヤより上に位置決めされ、第1レベルのナノワイヤと垂直方向に整列され、水平バリアは、第2レベルのナノワイヤ上にバリア材料を堆積させることなく、一時的表面上にバリア材料を選択的に堆積させることによって形成されることを含む。水平バリアへ延在する垂直電極バリアが形成され、第1のゲート電極及び第2のゲート電極がゲート領域内部に形成され、各ゲート電極はナノワイヤをゲート領域より上の接点位置へ電気的に接続する。第1のゲート電極は段差付プロフィルを有し、第1及び第2のゲート電極は少なくとも水平バリア及び垂直電極バリアによって互いから分離される。

0007

更に別の態様は、長手方向軸が水平に配向され、ナノワイヤが互いから離間され、垂直方向に整列されて、少なくとも2つのナノワイヤを含むナノワイヤの垂直スタックを有するゲート領域を形成することを含む半導体デバイスを形成する方法を含んでいる。ゲート領域において一時的充填材料を堆積させることと、垂直方向に積層されるナノワイヤ同士の間の位置に対して一時的充填材料に凹部を形成することと、覆われていないナノワイヤ上に堆積させることなく、一時的充填材料上に選択的に堆積させることによって水平バリア材料を形成することとを含むプロセスシーケンスが実行される。シーケンスは、更に、垂直バリアを形成することと、ナノワイヤを選択的に金属化することと、水平バリア及び垂直バリアによって画成される空間内に金属堆積させることによって第1及び第2のゲート電極を形成することと、を含む。

0008

無論、本明細書中に説明するような異なるステップの検討の順序は明確にするために示されている。一般に、これらのステップは任意の適切な順序で実行されてもよい。加えて、本明細書中の異なる特徴、技術、構成、等のそれぞれはこの開示の異なる場所において検討される可能性があるが、それぞれの概念は互いとは無関係に又は互いと組み合わされて実行されてもよいことを意図している。従って、本発明は多くの異なる方法で具現化され、見ることができる。

0009

この要約欄は、本開示又は請求する発明の全ての実施形態及び/又は増加的な新規性のある態様を特定するものではないことに留意されたい。むしろ、この要約は、異なる実施形態及び従来の技術に勝る新規性の対応点予備的な検討を提供するだけである。発明及び実施形態の追加の詳細及び/又は可能性のある観点のために、読者は以下で更に検討するような本開示の詳細な説明欄及び対応する図面に向けられる。

図面の簡単な説明

0010

開示の実施形態による積層相補型FETデバイスの断面の略図である。
開示の実施形態による電極構造を作成するための製造プロセスのフロー図である。
開示の実施形態による積層相補型FETデバイス例の断面斜視図である。
開示の実施形態による3D SRAMを形成するための開始構造例の断面斜視図である。
開示の実施形態による3D SRAMを形成するための中間構造例である。
開示の実施形態による3D SRAMを形成するための中間構造例である。
開示の実施形態による3D SRAMを形成するための中間構造例である。
開示の実施形態による3D SRAMを形成するための中間構造例である。
開示の実施形態による3D SRAMを形成するための中間構造例である。
開示の実施形態による3D SRAMを形成するための中間構造例である。
開示の実施形態による3D SRAMを形成するための中間構造例である。
開示の実施形態による3D SRAMを形成するための中間構造例である。
開示の実施形態による3D SRAMを形成するための中間構造例である。
相補型FETデバイスの断面の略図である。

実施例

0011

本明細書中の技術は、回路デバイスが基板の平面に対して垂直方向に編成される3D集積回路の製造に関する。開示する実施形態によれば、垂直方向に編成された集積回路は、垂直方向に編成されたデバイスが同じ平面領域占有するよう積層されるか、又は部分的に重なることができるように、それぞれのデバイスと略同じ平面に形成される電極を有することができる。これは、集積回路のための面積倍率変更能力を向上させる。本明細書中に開示する技術は、3D集積回路への能動回路デバイス(トランジスタ等)、受動回路デバイス(抵抗器コンデンサ誘導器、等)、又はかかるデバイスの組み合わせの積層に適用する。トランジスタは、例えば、フィン構成、ナノワイヤ構成、及び/又はマルチチャネル構成を用いる電界効果トランジスタ(FET)デバイスであってもよい。

0012

この開示の態様は、ナノワイヤ又はナノシートをFET(電界効果トランジスタ)に組み込むゲートオールアラウンド加工処理を用いるデバイス製造に関連する。ゲートオールアラウンド(GAA)は、金属ゲートシリコン又はシリコン/ゲルマニウムワイヤ物理的に巻装されるFETデバイスを識別する。GAAは、ゲートがシリコン又はシリコン/ゲルマニウムフィンに巻装されるフィンFETのトライゲートプロセスの更なる拡張である。フィンFETに対して、ゲートはフィンの4つの側面のうちの3つに巻装する一方で、GAA FETデバイスに対して、ゲートは(例えば、分離した側面又は円形壁部を有していようとなかろうと)チャネルの全てに巻装する。GAA FETデバイスの1つの種類はナノワイヤFETである。GAAナノワイヤFETは望ましくない「短チャネル」効果を緩和してFETデバイスの連続した面積倍率変更を可能にした。

0013

相補型FETデバイスはアナログ及びデジタル回路の両方にとって重要である。例えば、CMOSデバイスは静的ランダムアクセスメモリ(SRAM)回路及び論理ゲート回路に不可欠である。ナノワイヤCMOSデバイスに対して、NMOS及びPMOSゲート電極は、通常、論理セルの両側において絶縁され、ここでNFET及びPFETナノワイヤはそれぞれ対応するゲート電極を通る。図5は、一般的なナノワイヤCMOSデバイスのゲート領域構造の断面である。見られる通り、構造500は、基板501上で互いに対して並列関係に設けられるPMOSゲート領域510及びNMOSゲート領域520を有する基板501を含んでいる。基板501は、ナノワイヤ503及び505が解放される初期多層フィン構造から残る材料のバルクフィン507を含んでいる。図5の例示の実施形態において、各ゲート領域はそれぞれ、例えば、n型及びp型デバイスそれぞれのための電流チャネル領域(すなわち、マルチチャネル領域)を提供することができる多数のナノワイヤ(図示の例においては4つ)を含んでいる。

0014

ゲート領域は、セル構造を隣接するセル構造から分離することができるアイソレーション構造509によって境界がなされる。ゲートを物理的に切断することによって又は次いで誘電体充填されるアイソレーショントレンチをゲートに移すことによる等によってNMOS及びPMOSゲート電極を物理的に分けるのが望ましい。ゲート領域に対して、PMOSゲート電極セクション510及びNMOSゲート電極セクション520は、ゲートアイソレーション構造530によって互いから物理的及び電気的に分離されている。

0015

見られる通り、アイソレーション構造509及びゲートアイソレーション構造530は共に、それぞれがそれぞれのゲート電極セクションを含む2つのゲート「チャンバ」を画成する。フィン構造からのナノワイヤの解放後、ナノワイヤがゲート領域内部で懸架されるように、ワイヤはゲート構造によって対向する端部に支持される。懸架されるワイヤは、ナノワイヤの周囲にゲート誘電体及びゲート金属を含むよう加工処理される。従って、図5において見られる通り、PMOS電極セクション510は、PMOSナノワイヤ503上に続けて形成されるhigh−K材料511の層、PMOS金属513の層、及び仕事関数金属515の層によって取り囲まれるSiナノワイヤ503を含んでいる。同様に、NMOS電極セクション520はその上のhigh K材料511及び仕事関数金属515を有するSiナノワイヤ505を含んでいる。金属充填部517はPMOS及びNMOSゲートセクションのそれぞれの内部に設けられる。

0016

図5等の相補型FETデバイスのためのゲート構造を作成する例示のパターン形成プロセスは、ALD堆積を用いて酸化ハフニウム(HfO)等のhigh−K材料511をナノワイヤの全ての上及びゲート境界に堆積することを含む。図5において、ゲート境界は基板501、並びにアイソレーション構造509及び530によって形成される。次いで、NMOSワイヤアレイは、NMOS電極セクション520をSiO等の材料で充填し、PMOS電極面積510のみを開口し、その後にPMOSナノワイヤ周囲のPMOS金属513の堆積が続くことによって閉鎖される。この後に、NMOS電極側520上のゲート内閉鎖材料の除去が続き、次いで、全てのナノワイヤ上の仕事関数金属515堆積が続く。最後に、ゲート金属517が、金属ゲートの残りを充填するために用いられる。

0017

CMOSデバイスのゲート電極間の物理的な「カット」すなわちバリア530の追加が望ましいが、それは図5で見られるようなCMOSナノワイヤデバイスの平面積を増加させる。更に、バリア530は図5で見られるようなゲートのカット部分によって形成される内部チャンバに巻装されているゲート金属材料の副作用を有する。従って、ナノワイヤに巻装する金属が、ナノワイヤ作成から残ったバルクフィン507への潜在的な接触が存在するゲートの底部に堆積されているゲートチャンバ金属に接触しないことを確実にするために、追加の間隙が必要とされてもよい。これはまた、CMOS回路の平面積を増加させる。PMOSナノワイヤ周囲のPMOS仕事関数金属がゲート側壁に接触している領域は、図5において525として示されている。

0018

ゲートオールアラウンド又はナノワイヤFETの恩恵のうちの1つは、論理デバイスの大幅な面積倍率変更を提供するために、NFET及びPFETデバイス(及びワイヤ)が互いの上に積層することができるという点で相補型デバイスを形成するために用いることができるという点である。上で述べた通り、従来の回路デバイスは、全てのNFETワイヤがデバイスの一端に位置決めされ、全てのPFETワイヤがデバイスの反対側の端部に位置決めされるように設計されている。3D相補型FETデバイスにおいて、NFET及びPFETワイヤは互いの上に直接積層されてもよい。例えば、図5NFETデバイス(垂直及び水平アレイに多数のNFETナノワイヤを有する)はPFETデバイスの上に積層されて積層CMOSデバイスを形成することができる。同様に、単一のナノワイヤからなるNFETは単一のナノワイヤPFETデバイスの上に垂直に積層されてもよい。この積層は、各ナノワイヤが回路デバイスの特定の端子への直接アクセス有する回路を可能にする。例えば、3−D SRAMは、SRAM(静的ランダムアクセスメモリ)デバイス内のビットライン接点へのアクセスを提供することができる上部ナノワイヤ、VSS負電源電圧)に対して独立して接触することができる下部NFETワイヤ、VDD正電源電圧)に対して独立して接触することができる底部PFETワイヤ、等を含んでいてもよい。

0019

デバイスの特定の端子に独立して接触する各ワイヤの能力は大幅な面積倍率変更の恩恵を提供する。ナノワイヤ等のFETデバイスが互いの上に(NFETワイヤ及びPFETワイヤを混合して)相補的に積層される場合、それぞれは、電極間容量性帯電を防ぐためにゲート領域内及びS/D誘電体膜によって分離される(ソースドレイン)バー内に個々の電極を必要としてもよい。各ナノワイヤがNMOS又はPMOSゲート電極のどちらか一方を貫通する必要があってもよいゲート領域にも、同じことが当てはまる。相補型FET構造による1つの課題は、MOL(ラインの中央)の複雑性が相互に接続し、BEOL(ラインの後端メタライゼーション層がS/Dバー及び/又はゲート領域内の個々の電極への接続を可能にすることを必要とされることと共にある。互いの上に相補的に積層されるPFET及びNFETワイヤだけが存在する簡単なSRAMにとって、ラインの中央(MOL)及びラインの後端(BEOL)の金属はかなり集まっている。

0020

例えば、第1のバイアレベル(V−1)及び第1の金属層(M0)は、SRAMインバータクロスカップリングを画成し、M1までのワードライン(WL)接続のためのペデスタルを提供し、且つ、M2までのSRAMのVDD、VSS、ビットライン(BL)、及びBLB接点を提供するために用いられてもよい。この実施例において、M0におけるパターン密度はかなり複雑であり、それぞれ、M1及びM2までのWL及びVDD/VSS接点のためのクロスカップリング局所相互接続及びペデスタルの組み合わせに嵌合するために、SRAMセルの大きさ(フットプリント又は水平面積)を増大させることを必要とする。

0021

BEOL金属から個々のゲート電極に達するまで接続する場合、接触は必要な電極への接点をパターン成形することによって行われてもよく、誘電体によって設定される厚さの内部スペーサを巻装することは電極間の容量性帯電を防ぐ必要がある。例えば、積層される横方向ナノワイヤの数が増加するにつれて、接点の数は必要なゲート電極まで低下する。2層ワイヤ構成に対して、下部電極まで達する接点を作成するかかるプロセスを行うことはMOL及びBEOLにおいて更に密集させることにより可能である。3層以上のワイヤプロセスに対しては、補償するよう更なる密集及び/又はデバイスの面積倍率変更の増加を防ぐために、別の解決法が望ましい。

0022

本明細書中の技術は、これらの電極が相補的な積層として積層するN−MOS及びP−MOSワイヤに関連する大幅な面積倍率変更の恩恵を可能にするよう自己整合能力を組み込むBEOLメタライゼーション層へ個々に接触することができるように、ゲート領域電極を構築することを含む。技術は「階段状」又は段差付ゲート電極を部分的に重ねることを含む。再現可能なプロセスがゲート電極内の増加する「段階状」プログレッション又は構成を形成するよう行われてもよく、ここで各段階はMOL及びBEOL金属まで延在する自己整合接点を生じる。プロセスは、段差付電極の電極バリアを形成すること、及び電極チャネルを金属で同時に充填することを含むことができる。

0023

このデバイス構成及び方法は、各ナノワイヤデバイスが回路内の任意の端子に対する個々の接続を有することを可能にし、従って、MOL及びBEOL配線の複雑さの大半を、ゲート領域を介して又はその内部でワイヤ分離が行われるより単純なレイアウトにまで移動させている。

0024

階段状構造は、制御ゲートがFETアレイ内部に形成され、階段状電極構造が各制御ゲートに接触するためにアレイの外側に確立される3DNANDデバイスのために用いられてきた。3DNANDの場合は、階段状構造が隣接アレイの外側にあることを必要とし、且つ、有効面積チップ上で階段状に嵌合することを必要とする。しかし、本明細書中の技術により、段差付配線は、3D論理アレイの物理的な一部であるゲート領域(及び/又はソース−ドレイン領域)と部分的に重なり、その内部に形成される。この編成により、従来のデバイスと比較してこの開示のデバイス内に階段状を構築することに関連する面積倍率変更損失は僅かであるか、全くない。

0025

従って、技術は、多数の電極が段差付にされ、ゲート内部で互いに対して積層されて積層ナノワイヤフローにおける個々のワイヤへの接触を可能にしながら、論理デバイス又はFETデバイス内部のゲート領域内に多数の電極を形成することを含む。この構成は、デバイスの両側において物理的に分離されるNFET及びPFETワイヤを有する従来の編成とは対照的に、NFETワイヤがPFETワイヤの上に積層される(垂直方向に積層される)ことを可能にする。NFET及びPFETワイヤを積層することにより、所定のデバイスの大幅な面積倍率変更が可能となる。この構造は、NFETワイヤがPFETワイヤの上に折り重ねられているものと見なすことができる。

0026

本明細書中の技術の利点は、相補型FETデバイスにおいて互いの上部でのNFET及びPFETワイヤの積層を可能にすることにより実現される大幅な面積倍率変更を含んでいる。水平方向に分離されるゲートを有する代わりに、本明細書中の単一のゲート領域は、それぞれの型が面積倍率変更を実現するよう垂直方向に整合されながら、n型及びp型の両方の半導体を含んでいる。

0027

様々に異なる型及び構成のFETデバイスが存在する。本明細書中で実施形態を説明する便宜上、説明は、上からNFET−NFET−PFETワイヤが所定のデバイスを面積倍率変更するために用いられる相補型FETデバイスに主に焦点を当てる。本明細書中の技術は、プログラマブル論理集積回路及び反復構造を有する他のデバイスを含む任意の3D論理デバイスに容易に適用可能である。本明細書中の図は、積層される相補型FET構造内に存在する個々のワイヤ同士の間の局所相互接続を可能にしてもよい階段状又は段差付ゲート電極を形成するための方法を生成するための例示のプロセスフロー及び技術を示すよう製造される3D SRAMの斜視図を含む。

0028

本明細書中に開示する技術は、垂直方向に積層されるFETデバイスを収容することができる多数のレベルを有する単一ゲート構造を組み込むことによって3DFET論理設計を可能にするデバイス及び方法を含む。例えば、本明細書中に開示する技術は、巻装される任意のゲート金属を有することなくPMOSゲート電極、NMOSゲート電極、及び非金属化ナノワイヤでさえも収容することができる多数のレベルを有する単一ゲート構造を組み込むことによって3Dの相補型FET論理設計を可能にするデバイス及び方法を含む。

0029

相補型3DFETデバイスの1つの利点は、仮に幾つかの種類のアイソレーションがNMOS及びPMOSゲート電極間に必要とされたとしても、互いの上部にNFET及びPFETワイヤを積層することにより、大幅な面積の恩恵を論理セル設計において実現することができるという点である。NMOS及びPMOSゲート電極を分離するための1つのアプローチは、(a)共通ゲートを形成し、共通ゲート電極を可能にするよう論理セル設計を変更すること、又は(b)NMOS及びPMOSゲート電極機能を可能にする多数のゲートを直列に形成することのどちらか一方であるが、後者のアプローチの適用は全てのゲートを通りながらNFET及びPFETワイヤのアイソレーションを必要とする。

0030

本明細書中の実施形態はオプション(b)を可能にするが、ゲートを互いと直列に通す必要はない。代わりに、本明細書中の技術は単一ナノワイヤに関連する高さレベルに対応するPMOS及びNMOSセクションの両方からなるゲートを含んでおり、すなわち、上部で分離されたゲート電極は最上部のナノワイヤに対応することができ、中間で分離されたゲート電極が中間のナノワイヤに対応することができる、等である。

0031

本明細書中の技術は、垂直配向で位置決めされるNMOS及びPMOSゲート電極を有する共通ゲート構造を含んでおり、NFET及びPFETワイヤが相補的に論理設計において対応するゲートを貫通することを可能にしている(すなわち、ここでNFET及びPFETは単一のSi/SiGeフィンから形成される同じ横方向ワイヤアレイによって共有される)。実施形態は、「階段状」又は段差付にされ、並びに、部分的に重なり、それによって物理的なゲート電極領域及びゲートへの電気的なアクセスを提供するようセルの上部まで延在する延長部を提供するゲート電極を含む。

0032

図1は、発明の態様に従う垂直方向に積層されるデバイスのゲート領域構造の断面である。見られる通り、構造100は、基板101上で互いに対して垂直関係に設けられるPMOS電極セクション110及びNMOS電極セクション120を有する基板101を含んでいる。基板101は、ナノワイヤ103及び105が解放される初期多層フィン構造から残る材料のバルクフィン107を含んでいる。従って、図1の例示の実施形態において、ゲート領域内部の積層デバイスは、例えば、各FETデバイスのための電流チャネル領域を提供することができる単一のナノワイヤデバイスである。しかし、電極構造及び本明細書中に説明する技術はマルチチャネルFETデバイス等の任意の積層デバイスに適用することができる。

0033

ゲート領域は、積層デバイス構造を別の積層デバイス構造等の隣接する構造から分離することができるスタックアイソレーション構造109によって境界がなされる。ゲート領域はPMOSゲート電極セクション110(下部電極)及びNMOSゲート電極セクション120(上部電極)を含む。下部電極セクションはゲートアイソレーション構造130によって上部電極セクションから物理的及び電気的に分離される。図1の実施例において、ゲートアイソレーション構造130は水平アイソレーション部分130a及び垂直アイソレーション部分130bを含んでいる。水平部分130aは下部電極を上部電極から分離し、垂直部分130bは上部電極を下部電極の延長部分140から分離する。延長部分140は電極領域の表面から下部電極へのアクセスを可能にしている。

0034

見られる通り、スタックアイソレーション構造109及びゲートアイソレーション構造130は共に、それぞれがそれぞれのゲート電極セクションを含む2つのゲートチャンバを画成する。フィン構造からのナノワイヤの解除後、ワイヤはゲート領域をソース−ドレイン(S/D)領域から分離するゲートスペーサ(断面において図示せず)等のゲート構造によって対向する端部に支持されるナノ構造を懸架している。懸架されるワイヤは、ナノワイヤの周囲にゲート誘電体及びゲート金属を含むよう加工処理される。従って、図1において見られる通り、PMOS電極セクション110は、PMOSナノワイヤ103上に続けて形成されるhigh−K材料111の層、PMOS金属113の層、及び仕事関数金属115の層によって取り囲まれるSiナノワイヤ103を含んでいる。同様に、NMOS電極セクション120はその上のhigh K材料111及び仕事関数金属115を有するSiナノワイヤ105を含んでいる。金属充填部117はPMOS及びNMOSゲートセクションのそれぞれの内部に設けられる。図1において見られる通り、下部電極セクション110及びゲート延長部140は「段差」形状を形成し、NMOS電極セクション120は下部電極の段差の水平部分上に置かれるプラグ形状である。

0035

本明細書中の技術は多数の型のFETデバイスのために用いることができる。本明細書中の技術はプログラマブル論理及びSRAMに対する特定の利点を見出す。本明細書中の構造及びプロセスを説明する便宜上、残りの説明はSRAMセルの文脈において技術を説明することに主に焦点を当てる。

0036

上で述べた通り、3D SRAM構成において互いの上にNFET及びPFETワイヤを積層することを有する1つの課題は、ゲートの各部をその対応するワードライン又はSRAMのために用いられるクロスカップル等の他の種類の局所的相互接続に接続する方法に関係している。この課題は、例えば、底部ゲート電極のための金属延長部(PMOSゲート延長部140等の)が底部ゲート電極へのin−situ接点として機能を果たす段差付延長部を介してラインの中央(MOL)金属モジュールに接続される段差付電極構成によって本明細書中で克服される。

0037

個々のゲート電極の段差付重複設計は、上部ゲート電極に対して左右両側のin−situ延長部の位置を交互にすることによって、又は、共通方向内部でゲート電極のそれぞれの増加するレベルに対する接点延長部であって、この接点延長部を作成することが一連の「階段の1段」として現れる実際の階段状パターンを介するかのどちらか一方によって、個々の接点が作成されてもよい2つを超える積層ワイヤのために構築されてもよい。

0038

図1のもののようなデバイスの組み合わされたゲートを金属化することは様々な方法により行われてもよい。図2は、発明の態様に従うゲート構造を形成するためのプロセスのフロー図である。ステップ201において、誘電体の水平バリアが垂直方向に積層されるデバイス間に形成される。一実施形態において、共通ゲートが開口され、これは置換ゲートのポリシリコンが共通ゲート内側の面積から除去されたことを意味する。ナノワイヤが形成された後(フィン内部のSiGeの除去又はその逆にシリコンが放出されてSiGeワイヤを形成する場合のどちらか一方により)、SiO等の幾つかの材料がゲート内部に充填され、ゲート電極分離が望まれるレベルに至るまで凹部が作成される。この凹部は、東京エレクトロン株式会社によって製造されるCETRASエッチツールを用いることによる等の等方性エッチプロセスにより行われてもよい。かかる気相エッチングは、周期的プロセスであり、エッチ速度及び凹部深さを正確に制御することが可能であるという利点を有する。ゲート内の他の場所に(特に、シリコン又はSiGeナノワイヤに沿わずに)堆積させることなく凹型充填材料の上部の上に別の誘電体材料を堆積させることができる選択的堆積プロセスを実行することができる。選択的に堆積された材料は(図1のナノワイヤデバイス103及び105等の積層デバイスの間に(例えば、バリア130aとなる)水平誘電体バリアを形成する。

0039

水平バリアが形成されると、誘電体の垂直バリアは、ステップ203において水平バリアに至るまで(すなわち、垂直スタック内の全てのデバイス未満と比べて)形成されてもよい。上の実施例に続いて、水平バリアの選択的堆積後、ゲート領域は水平バリアの上で同じ充填材料により充填されてもよく、トレンチが形成され、水平方向の誘電体の上部に至るまでエッチングするために用いられてもよい。このトレンチは、垂直誘電体バリア(バリア130b等)を設けるようSiN等の選択誘電体で充填されてもよい。

0040

ステップ205において、水平バリアの一部が垂直スタック内の下部デバイスに対するアクセスを得るよう除去される。一実施形態において、「カット領域」がパターン成形され、次いで、ゲート電極間に水平分離を形成する選択的に堆積された材料の上部へ移動されてもよい。ゲート電極間の水平誘電体アイソレーションは、次いで、打ち抜き開口されてもよい。「カット領域」の大きさは、下部ゲート電極に至るまで延在するin−situ接点延長部(140等)の大きさ及び形状を本質的に画成することができる。SiO充填部は、次いで、ステップ207におけるゲート構造の形成を可能にするよう全てのゲートにわたって除去されてもよい。

0041

ゲート誘電体を形成することにおいて、HfO等のhigh−k材料がALD膜形成により両ゲート電極にわたって堆積されてもよい。積層デバイスのゲート金属が(図1の実施例とのように)異なる場合、ゲート領域は再度充填されてもよく、ゲートのPMOS領域が開口され、SiO充填部がPMOSセクションからのみ除去されてもよい。NFET側において、堆積された金属が充填されたSiO充填材料の上にまさしく堆積するゲート金属材料でPFETワイヤを巻装するPMOSゲート電極金属堆積が次いで行われてもよい。

0042

PMOSゲート電極はSiOで充填されてもよく、次いで、PMOS金属だけがPMOSゲート電極内部に存在するように、NMOSSiO充填材料の表面上に堆積されたゲート金属を一掃するために、平坦化ステップ又はCMPによる凹部が用いられてもよい。SiOはゲート領域全体において再度開口され、WFMがALD堆積によりゲート内に堆積され、次いで、最終的なゲート金属充填部のCVD又はPVD堆積が続いてもよい。

0043

従って、NMOSゲート電極を閉鎖し、PMOSゲート電極内部のみに堆積し、その後、WFM堆積前にNMOSゲート電極内の充填材料を除去することにより、PMOSメタライゼーションが行われてもよい。代替方法は、PMOS金属をNMOS及びPMOSゲート電極の両方に堆積させ、次いで、PMOSゲート電極内を充填し、充填材料を除去する前にNMOSゲート電極からPMOSゲート金属をエッチングすることである。

0044

幾つかの実施形態において、前のPMOSメタライゼーションプロセスが好ましいように欠陥の可能性を低減するよう又は信頼性を向上させるよう、ゲートチャネルが形成されたらいずれかのゲート金属材料もエッチングしないことが有益である。この方法を行う余地が不十分な実施形態に対して、成長した誘電体膜オーバートップによって充填され、「保護される」場合のNMOSゲート電極の場合に「階調反転」プロセスが用いられてもよい。PMOS金属のいずれかの堆積もブロックの垂直面に沿って行われ、後続原子層エッチング(ALE)は閉鎖材料の垂直面から堆積されたPMOSゲート金属を選択的に除去するよう行われてもよい。このオプションは、チャネルが形成された後にゲート電極から材料を直接除去することによって、エッチング損傷への懸念をもたらすことなく、材料を除去することができる手段を提供する。

0045

本明細書中の実施形態の1つのオプションはNMOS又はPMOSゲート電極のどちらか一方の内部で非金属化ワイヤを可能にすることであり、このプロセスの機能はゲート構造内部にin−situクロスカップルを組み込むことである。SRAM設計の場合に対して用いられるようなクロスカップルは、S/Dバーにおいて帯電し、それを制御ゲートへの入力へ移送することによって機能する。これは通常、局所的相互接続層を介して行われ、3DSRAMデバイスの場合の密集につながる。しかし、本明細書中の技術は、局所的相互接続金属層を経由されるクロスカップルに対する必要性を排除する。代わりに、クロスカップルは直接マルチチャンバ型ゲートを経由されてもよく、ここでS/Dバーから来るワイヤはそれらに行われるhigh−K堆積を有する必要はない。従って、マルチチャンバ型ゲートの実施形態は、両方とも同じ構造(ゲート、ゲート領域、セル)内に位置する制御ゲート及びパスゲートを組み込んでいる。

0046

図3は、開示の例示的な実施形態による非金属化ワイヤを有するゲート電極を採用する半導体構造の断面斜視図である。構造300は、バルクフィン301及びシャロートレンチアイソレーション(STI)領域303を含むことができる基板上に設けられる多数のSRAMセルを含んでいる。図3において、4つのSRAMセル部分C1、C2、C3、及びC4がこれらのセル部分のゲート領域を通る断面によって示されている。セル部分は、また、構造300に沿って長手方向に形成される(例えばC1’、C2’、C3’、及びC4’)。断面ゲート領域(及び他のゲート領域)の直後のソース−ドレイン(S/D)バー350は、それぞれのゲート領域のためのドープ型S/D接点及びS/D電極構造を提供する。S/D電極及びドープ型延長領域を形成するための技術は、例えば、2016年7月19日出願の米国仮特許出願第62/363,973号明細書及び米国仮特許出願第 号明細書並びに2016年8月10日出願の米国仮特許出願第62/373,164号明細書において開示されている。これらの出願のそれぞれの内容全てを引用して本明細書中に組み込む。

0047

図3において見られる通り、アイソレーション構造305はセル部分を分離し、セル部分のゲート領域を画成する。各ゲート領域はゲート領域内部で並列に設けられる2つのナノワイヤスタック315及び317を含んでいる。各ナノワイヤスタック315、317は互いに対して垂直関係に設けられる3つのナノワイヤを含んでおり、ここで「B」は底部ワイヤを示し、「M」は中間ワイヤを示し、「T」は上部ナノワイヤを示している。図3において、ナノワイヤスタック315はPMOSナノワイヤ315B並びにNMOSナノワイヤ315M及び315Tを含み、ナノワイヤスタック317は同様にPMOSナノワイヤ317B並びにNMOSナノワイヤ317M及び317Tを含んでいる。従って、各ゲート領域は合計6つのナノワイヤを含んでいる。ナノワイヤ315B、315M、及び315Tはそれらにゲート層を含んでいない一方で、スタック317のナノワイヤのそれぞれはその上に形成されるhigh K層321及び金属層323を含んでいる。ゲート金属充填部319は全てのナノワイヤを取り囲む。

0048

ゲートアイソレーション構造は、ゲート領域内部のナノワイヤのうちの1つ以上を取り巻く分離ゲート電極に各ゲート領域を物理的及び電気的に分離する。セル部分C1において見られる通り、アイソレーション構造311はゲート領域の一部にわたって水平方向に延在し、アイソレーション構造313はゲート領域の一部に沿って垂直方向に延在する。共に、水平及び垂直アイソレーション構造311及び313はゲート領域のナノワイヤ317Tをゲート領域内の他のナノワイヤから分離する。High K層321及び金属層323も、以下で説明する製造プロセスによりアイソレーション構造305、311、及び313上に設けられる。

0049

図3において見られる通り、断面に沿って隣接するゲート領域は鏡像構成を有し、この鏡像トポロジーは構造300に沿って横方向に繰り返される。従って、見られる通り、セル部分C1及びC3は同じ構成を有し、セル部分C2及びC4は同じ構成を有する。長手方向に延在するセル部分も鏡像構成を提供する。すなわち、セル部分C1’、C2’、C3’、及びC4’はそれぞれC1、C2、C3、及びC4の鏡像である構成を有する。図3の実施形態において、セル部分C1−C1’、C2−C2’等の各対は完全なSRAMデバイスを構成する。従って、各SRAMセルは合計12のナノワイヤを含み、6つのナノワイヤがSRAMのためのFETデバイスを提供する一方で、残りの6つのナノワイヤは上で示したようにSRAMのインバータのクロスカップリングを提供する。

0050

図3の実施例において、各ゲート電極領域は、スタック315のナノワイヤの全て並びにスタック317のナノワイヤ317B及び317Mを含み、6つのトランジスタSRAMのための制御ゲート機能を実行する第1のゲート電極と、SRAMのパスゲート機能を実行するナノワイヤ317Tを含む第2の電極との2つのゲート電極に分割される。この実施形態において、1つの利点は、ワードライン接点のみが上部分離ゲートに作成され、Vdd及びVssへ接続する金属化ワイヤと同じゲート内部にある非金属化ワイヤを用いてクロスカップリングが行われるために、何の接点も局所的相互接続に対して制御ゲートのためのクロスカップルを作成する必要はない。

0051

従って、本明細書中の実施形態は半導体デバイスを含む。かかるデバイスは基板及び基板上に形成される電界効果トランジスタのゲート領域を含むことができる。ゲート領域は、基板の作業面と平行に延在する長手方向軸を有する垂直方向に積層されるナノワイヤを含む。垂直方向に積層されるナノワイヤの所定のスタックは垂直方向に整列される少なくとも2つのナノワイヤを含み、p型ナノワイヤ及びn型ナノワイヤは垂直方向で互いから空間的に分離される。段差付配線構造は各ナノワイヤをゲート領域より上の位置へ電気的に接続するゲート領域内部に形成される。少なくとも第1の電極は段差付プロフィルを有し、第1レベルのナノワイヤへ接続する。

0052

本明細書中の技術は多数の実施形態を有し、メモリ及び論理用途の両方のためのFETデバイスのために用いることができる。実施形態は、分離されたPMOS及びNMOSゲート電極部分を持つゲートを有することを可能にし、また、分離された制御及びパスゲート構成部品を有するゲートも可能にする。かかる半導体デバイスを製造するための1つの例示的な方法をここで説明する。この例示的な方法は、3D SRAMアーキテクチャ内のパス及び制御ゲートからなる単一ゲートを作成することを含み、ここでゲートはパターン成形集積化を用いて互いから分離されている。

0053

図4A〜4Jは、図3のデバイスを形成するプロセス中の様々な構造の断面斜視図である。ナノワイヤは垂直スタックと共に作成することができる。1つの開始点は、シリコンナノワイヤとなるSi/SiGeフィンを作成することである。図4Aは、図3のSRAM構造を形成するための開始構造を示している。見られる通り、構造400Aはその上にフィン401を有する基板を含む。各フィン401はSi材料405及びSiGe407の交互の層を含む。図4Aの実施形態において、フィン401はバルクフィン材料としてのSiにより開始し、従って、バルクフィン部分409はフィン構造の底部においてSTIアイソレーション403によって分離される。交互のSi/SiGe材料の多層フィンはポリシリコン置換ゲート413内部に形成され、ポリシリコン413の背後のゲートスペーサによって制限される。ゲートスペーサは図4Aの断面において図示しないが、ゲートスペーサ材料415は図示のように構造400aの上に設けられてもよい。

0054

上で示したように、例示の実施形態は、4つのSRAMセルが互いと隣接する3DSRAMアレイを含んでいる。上記の断面は、物理的ゲート構造内部で何が起こっているのかを示すために南北方向軸に沿っている。この実施例における各3D SRAMセルは、S/Dバー領域内のBL又はBLB(ビットライン又はビットラインバー)へ接続される上部NFETワイヤ、S/Dバー内のVssへ接続される中間NFETワイヤ、及びS/Dバー内のVddへ接続される下部PFETワイヤを有している。各SRAMは2セットのナノワイヤからなり、ここで1つのワイヤはBLへ接続される一方で、他方はアレイ内のBLBへ接続される。

0055

SRAMセル間の物理的アイソレーション(バリア)が画成されてもよい。図4Bは、セルアイソレーションを有する構造の断面斜視図である。見られる通り、構造400bは、セルアイソレーション構造417によって互いから分離された4つのセル部分C1、C2、C3、及びC4に構造400bを分割するセルアイソレーション構造417を含む。各SRAMセルは、ナノワイヤに加工処理する前に多層フィンであってもよい2セットの横方向ナノワイヤを含むことができることに留意されたい。アイソレーション幅は、密集した3DSRAMアレイ内部の隣接するゲート同士の間で十分な静電容量を提供するよう設定されてもよい。セルを分割し、セルバリアを形成するためのトレンチを画成するよう、パターン成形されるエッチングマスクが基板上に形成されてもよい。

0056

このセルアイソレーショントレンチは、隣接するS/Dバー構造からゲートを分離するゲートスペーサ415(図4Bにおいて図示せず)において用いられるように、置換ゲート413に移送され、誘電体で充填されてもよい。図4Bに示すように、垂直セルバリア417が形成されている(アイソレーショントレンチは充填されている)。SRAMセルの上部でのアイソレーショントレンチ材料の任意の堆積は、図4Bに示すような置換ゲートにおいてポリシリコン413を明らかにするか曝露するよう、ゼルの表面に戻って凹部エッチングされるか、化学機械研磨(CMP)を介して平坦化さえされてもよい。

0057

この点におけるS/Dバー領域450はSiO等の誘電体で充填されてもよく、このSiOに凹部を作成し、次いで、ゲート領域内に電極を形成する間、S/Dバー領域450が保護されるように、多段ゲートの形成に用いられる他の材料に対する選択性エッチング抵抗性)を有する材料419で覆いを被せることが有益である。この保護はS/Dバー450におけるSiOの選択的凹部を介して行われてもよく、その後、キャッピング材料419の堆積が続き、次いで、ゲートアイソレーショントレンチ内部の誘電体充填材料上又は図4Bに示すように置換ゲート413内のポリシリコン上で停止するよう凹部を作成するかCMPのどちらか一方を行う。

0058

セルアイソレーション構造417が形成された後、ポリシリコン置換ゲート材料413は、ドライプラズマエッチング、気相エッチング除去、又はウェット除去のいずれかにより除去されてもよい。これは、ポリシリコン置換ゲート除去中にエッチングされることからフィン材料を保護するようフィンの上に存在する保護ライナ(図示せず)と共にSi/SiGeフィン401を曝露させる。フィンの上の保護ライナは、ポリシリコンが置換ゲートから除去されると、プラズマエッチング又は原子層エッチング(ALE)によって除去されてもよい。これは結果として、ゲートスペーサ415間に延在し、更なる処理のために曝露されるSi/SiGeフィン401を生じる。

0059

シリコンナノワイヤプロセスのため、本明細書中で説明するように、フィン401のSiGe材料407は、シリコンワイヤを解除するためにシリコン405から選択的に除去される。代替として、シリコンを除去する間にSiGeワイヤを保存するよう、反対のことが行われてもよい。この解除プロセスは、シリコンと20%SiGeとの間に100:1を超える選択性を有することができ、逆の場合も同様である気相エッチングにより行われてもよい。シリコンワイヤが解除されると、ナノワイヤは、ワイヤを丸くするよう東京エレクトロン製SPAプラズマ処理を介して成形されてもよく、デバイスを通る最適なデバイス電流を生成する手段を提供する。図4Cは、フィン401から解除されるSiナノワイヤ315T、315M、及び315B、並びに317T、317M、及び317Bを示している。図4Cにおいて、ゲートスペーサ材料415を明らかにするようポリシリコンが除去される。見られる通り、ナノワイヤ315及びセルアイソレーショントレンチ305は、断面ゲート領域内の明らかとなったゲートスペーサ316から突出している。バルクフィン409及びSTI403によって形成される部も、ゲート領域が開口しているため、突出構造として示されている。

0060

ゲート領域は、次いで、ゲートメタライゼーションプロセスに備えるよう、SiO等の一時的な充填材料で充填されてもよい。図4Dは、一時的充填材料430を有するゲート領域断面を示している。充填材料430は突出するシリコンナノワイヤ315、317の間を充填することができ、また、シリコンワイヤ及びゲートスペーサ材料415(図示せず)に対する良好な選択性を有するのが好ましく、ゲートスペーサ又はアイソレーショントレンチ305上のCMPストップとの良好な平坦化能力を任意選択的に有している。
一時的充填材料430は、次いで、所望の点まで、等方的に凹部が作成される。検討する3D SRAM設計例に対して、制御及びパスゲート間のアイソレーションが共通ゲート領域内部で必要とされる。凹部は、SiO(SiOが一時的ゲート充填材料として用いられた場合)及びシリコンワイヤ並びにゲートスペーサ材料の間に100:1を超える選択性を有する東京エレクトロンCERTASプロセスを介して行われてもよい。かかる気相エッチングは本質的に周期性であるため、エッチングは横方向ナノワイヤの間の正確な距離で停止することができる。

0061

別の誘電体膜はパス及び制御ゲート間の底部アイソレーションであってもよい水平バリア431を形成するよう主要な一時的ゲート充填材料の上に選択的に堆積される。代替として、主要な一時的充填材料は、選択的堆積が表面上で選択的に誘電体を成長させること(Co/Alの上で成長するAlO等)を含むように、金属であってもよい。図4Eは、一次充填部の上面が上部ナノワイヤ層(315T、317T)と中間ナノワイヤ層(315T、317T)との間の略中間に位置決めされながら、セルにわたる上部ナノワイヤ層を曝露/明らかにするまで、一時的充填部430が凹部を形成されることを示している。従って、ナノワイヤ315T及び317Tはゲートスペーサ415から突出している一方で、ナノワイヤ315M、315B、317M及び317Bは充填部430内部に埋め込まれている。

0062

ゲート領域の開口部分(水平バリア431より上の部分)は、次いで、ゲート全体を充填するために前で用いられた同じ一時的充填材料(SiO等)で充填されてもよい。図4Fは、水平バリアより上に添加される一時的充填材料を示している。

0063

別のパターン成形エッチングマスクが垂直電極バリアのための空間を作成するようトレンチを画成する基板上に形成されてもよい。このパターンは共通ゲート構造内部のパス及び制御ゲート間の垂直側アイソレーションを提供する。このマスクのこの第2のトレンチパターンは、パス及び制御ゲート間、すなわち、水平バリア431に垂直アイソレーションを提供するよう形成された誘電体431上の端点と共にゲート内の一時的充填材料430を介して移送される。充填材料430は、次いで、ゲート領域の上部に提供されてもよく、更なる処理のためのマスキングを提供するよう構造400f全体にわたって形成されてもよい。図4Gは、エッチングマスクが除去され、ゲート領域の上部が充填部430で充填されて、形成された垂直電極バリア433を示している(マスクとして用いられる充填部430は構造400gの上で透明に示されている)。垂直電極バリア433の幅は、制御及びパスゲート間のアイソレーション特性の両方を提供するよう、また、制御又はパスゲートのどちらか一方のために金属加工処理を行うために、ゲートアイソレーショントレンチ433の両側が開口される必要がある次のステップのための十分なエッジ配置エラー(EPE)許容範囲を提供するよう設定されてもよい。

0064

別のパターン成形エッチングマスクがパスゲート領域を閉鎖し、制御ゲート領域を開口するよう充填マスク材料430の上に形成されてもよい。この閉鎖及び後続の処理は、SRAMのVss及びVddに接触するナノワイヤへの内部クロスカップルにおいて用いられるスタック315のナノワイヤ同士を接合するために用いられてもよい。制御ゲート開口部を曝露する基板上のパターン成形されるエッチングマスクにより、制御ゲート領域内の一時的充填材料はエッチングされる。

0065

一時的充填材料は垂直電極バリア433と水平バリア431との間のエッチング選択性を有するよう選択される。非制限的な例によって、垂直電極バリア433は窒化ケイ素であってもよく、水平バリア431は酸化アルミニウムであってもよく、そして、一時的充填部430は酸化ケイ素であってもよい。SRAMセル同士の間のアイソレーションも窒化ケイ素であってもよい。一時的充填部を除去することは、上部及び下部ゲート電極間に存在するアイソレーションを開口させて(水平バリア431を開口させて)制御ゲートが全てのナノワイヤ315を取り巻くことを可能にし、ゲート金属内にin−situ接点延長部を生成する。図4Hは、制御ゲートにおいて除去された一時的充填部、並びに、水平アイソレーション311を形成するよう制御ゲート部分内部で開口された水平バリア431を示している。材料430のパターン成形マスクも示している。

0066

上部及び下部ゲート電極間の水平バリア431(誘電体バリア)を開口すると、全てのゲート領域内の一時的充填材料430を除去することができる。処理のこの点において、各セル領域は互いから効果的に分離され、各セルは互いから物理的及び電気的に分離される2つの電極チャネル又は空間を含む。検討する例示の実施形態において、制御及びパスゲートはアイソレーション構造311及び313によって互いから効果的に分離され、ここで個々のゲートメタライゼーションを行うことができる。NMOS及びPMOSの分離のみが存在するより単純なゲート構造にとって、金属化するための幾つかのオプションがある。1つのオプションは、NMOSゲート電極を閉鎖し、PMOSゲート電極内部のみに堆積し、その後、WFM堆積前にNMOSゲート電極内の充填材料を除去することを含む。代替として、PMOS金属はNMOS及びPMOSゲート電極の両方に堆積され、次いで、PMOSゲート電極内を充填し、充填材料を除去する前にNMOSゲート電極からPMOSゲート金属をエッチングする。

0067

本明細書中の非制限的な例示の実施形態に対して、Vss及びVddへ接続するNFET及びPFETワイヤ(317B及び317M)はそれぞれ、共通NMOSゲートを共有するが、しかし、内部クロスカップルを完成する非金属化ワイヤ315T、315M、及び315Bはこれら特定のワイヤの上又は周囲に堆積されるいずれかのhigh−K材料も有するべきではない。その上、ワードラインに接触する分離パスゲート317TはNMOSゲートとして金属化される。

0068

一度堆積されたゲート金属をエッチングすることは常に望まれない可能性があるが、クロスカップルがゲートの開口領域において行われるため(制御ゲート内の金属化されるワイヤが誘電体バリアの下にあることを意味する、ゲート金属の堆積後のエッチングは本明細書中で許容できる。この例示のプロセスは、不要な金属をクロスカップルに関連するワイヤからエッチング除去することによって行われてもよい。代替として、このプロセスは、誘電体バリアの下のワイヤをクロスカップルワイヤからの金属除去によるいずれかの損傷からも保護するよう階調反転保護プロセスを介して行われてもよい。

0069

全てのゲート領域が開口(制御及びパス領域の両方が開口)した状態で、HfO等のhigh−k材料のALD堆積がゲート全体に対して行われてもよく、その後、high−k層321及びゲート金属層323がゲート領域内の6つのナノワイヤのそれぞれの上に形成されるように、ゲート金属の堆積が続く。ゲート層が堆積しながら、ゲート領域は、次いで、ゲートチャネルを損傷することなく後のステップにおいて東京エレクトロンのCERTASによって容易に、そして、選択的に除去することができるSiO等の一時的充填材料430で再度充填されてもよい。

0070

充填が完了され、ゲート構造の上部へ戻って凹部が作成されるか又は研磨されると、制御ゲート領域内部にチャネルを開口し、パスゲート部分を閉鎖したままで維持する別の開口パターンが行われてもよい。図4Iは、制御ゲート領域開口部分471及びパスゲート領域閉鎖部分473を有するマスク470を含む構造400iを示している。上で示したように、閉鎖マスク470開口の着床部分は、十分なエッジ配置許容範囲を設計に提供する大きさにされてもよいより厚い誘電体アイソレーション(垂直電極バリア)313上で生じる。SRAM構造の鏡像特性は2つの隣接セルにわたって行われる閉鎖及び/又は開口を可能にし、それは開口マスクが誘電体で充填されるより厚いアイソレーショントレンチ上に常に着床することを可能にする。

0071

制御ゲート部分が開口されると、制御ゲート部分内部のSiO又は一時的充填材料430は除去される。これは2ステップの除去プロセスによって行われる。第1のステップにおいて、制御ゲート領域は、充填部430が制御ゲート領域の全幅から上部ナノワイヤ315Tに至るまで除去され、ナノワイヤ315M及び315Bの傍からゲート領域の底部に至るまで除去されるように、非等方的にエッチングされてもよい。第2のステップの等方性の追従するエッチングは、次いで、クロスカップルに関係するナノワイヤ同士の間から(すなわち、中間及び下部ナノワイヤ315M及び315Bの間の垂直空間において)いずれかの残りの充填材料も効果的に除去するよう行われる。この2つのステップのプロセスは、また、等方性エッチ構成部品が(クロスカップルのためだけに用いられるナノワイヤ間の領域を開口するためにまさしく十分な)数ナノメートルをエッチングすることのみを必要とする可能性がある際に、Vss及びVddへ接続する金属化ワイヤ317M及び317Bが充填材料430によって引き続き保護されることも確実にする。図4Jは、充填部430が第1のステップの非等方性エッチングによって除去される構造を示している。

0072

この特定の実施例において、開口パターンによって開口され、一時的充填材料を除去されたゲート金属323はプラズマ又は原子層エッチングのどちらか一方によってエッチング除去される。エッチングは、チャネルが破壊されないように、金属化GAAワイヤから十分離れた場所で行われてもよい。制御ゲートのための金属拡張面積内により多くの余地を提供する代替プロセスが行われてもよい。非金属化ワイヤは閉鎖されたままであり、小さいアイソレーショントレンチが制御ゲート内部に開口され、充填部除去の等方性部分は金属化されるワイヤを一掃する。このオプションは、南北方向でより大きいサイズにされ、意図する非金属化ワイヤを大きいセルのエッジに対して押し上げるSRAMセルの恩恵を受ける。本明細書中の主要な実施例は面積倍率変更のための手段として相補型FETを提供する。従って、全てのワイヤは初期に金属化され、次いで、クロスカップル内のワイヤに対する不要なメタライゼーションがゲートメタライゼーションを排除するために分離される。

0073

クロスカップルのhigh−k材料321を除去するだけで(WFMを残して)十分である可能性があることに留意されたい。従って、別のオプションはWFMを堆積させる前にクロスカップルワイヤからhigh−k堆積321を除去することを含み、その結果、チャネル材料は、それらがクロスカップルワイヤの上及び周囲に堆積される可能性があるため、阻害されない。図4Jは、high−k層321及び金属323(例えばWFM)をクロスカップルナノワイヤ315から除去した結果を示している。

0074

セルの上の閉鎖パターン470は次いで除去されてもよく、ゲート内部からのSiO充填部全体及び他の一時的充填材料は、チャネルを損傷することなく、選択的に除去されてもよい。これはパスゲート領域内の金属323を曝露する。この点において、ゲートは、次いで、S/Dバー加工処理が実行される場合にゲート領域を保護するために誘電体キャップのための余地を提供するために凹部が形成されてもよいライナ及びゲート金属充填部319(W又はAl又はCo又はCo/CoA合金又はRu)で充填されてもよい。結果は図3に示している。この実施例において、ここでの局所的相互接続が非金属化ワイヤとVdd及びVssへ接続する金属化ワイヤとの間のゲート内部で行われる際に、クロスカップルは任意の局所的相互接続層までの任意の接点を必要としない。この特定実施例のセルのために必要とされるメタライゼーションまでの唯一の接点はパスゲートへ接続するワードライン接点である。

0075

図3の構造は基板上に形成される電界効果トランジスタのゲート領域を含むことに留意されたい。ゲート領域は、基板の作業面と平行に延在する長手方向軸を有する垂直方向に積層されるナノワイヤを含む。垂直方向に積層されるナノワイヤの所定のスタックは垂直方向に整列される少なくとも2つのナノワイヤを含み、p型ナノワイヤ及びn型ナノワイヤは垂直方向で互いから空間的に分離される。デバイスは、また、各ナノワイヤをゲート領域より上の位置へ電気的に接続するゲート領域内部に形成される段差付配線構造も含んでいる。第1の電極は段差付プロフィルを有し、第1レベルのナノワイヤへ接続する。制御ゲートはゲートの垂直方向上方の接点に接続する段差又は「L」字形プロフィルを持つ電極を有し、次いで、パスゲート電極は段差付電極の曲がり部内部に嵌合することに留意されたい。従って、配線構造は互いの上部に積層される電極を有する段差付電極を含む。従って、相補型FETデバイスは垂直方向に積層されるナノワイヤを有し、面積倍率変更の利点を提供することができる。

0076

従って、本明細書中の技術は、互いの上部にS/Dバー及びゲートを介して異なる型のナノワイヤを相補的に積層することによって3DFETデバイスを可能にしている。相補型FETデバイスの面積倍率変更の利点は、積層NMOS及びPMOS構成部品をそれぞれの特定のワイヤへ個々に接続することを可能にすることによって、また、これら個々のゲート電極部分をワードラインへ個々に同様に接続する方法によって部分的に達成される。NMOS及びPMOS電極の本明細書中の構成は直列に構成される必要はないが、セル又は同様にデバイスの東西方向における更なる面積倍率変更利益につながる共通ゲート構造内部で任意に構成されてもよいことに留意されたい。

0077

本明細書中の技術は従って、MOL及びBEOLメタライゼーション層を形成し、密集を収容する十分な余地が存在するラインの前端(FEOL)におけるS/D領域/バー内部へ移送するために用いられてもよい。階段状に互いの上に電極スタックを有することは、それらが互いの上にデバイスの積層を可能にするようにかかるデバイスの大幅な面積倍率変更利益を実現するために、NFET及びPFETワイヤが互いの上に積層される真の3D論理デバイス及び相補型FET3D論理を可能にする構成を提供する。

0078

従って、周期的プロセスが三次元デバイス製造のために実行することができる。従来のセルにおいて、P−MOS及びN−MOS領域はチップの異なった側面にある多くの基板空間を占有している。本明細書中の技術により、ナノワイヤは互いの上に本質的に折り重ねられる。大型チップを作成する代わりに、セルは上方に成長されてより背の高いチップを作成する。従って、本明細書中の技術は大幅な面積倍率変更を提供する。

0079

チップを上方に成長させることにより、メタライゼーションの課題が存在する。本明細書中の技術により、全ての初期金属接点はS/D領域内に形成され、垂直方向に経由される。従来の幾つかのNANDチップは階段接点構成を使用しているが、これは本質的に、しかし多くのステップが形成されるための水平方向に延在する単一の階段であり、従ってチップサイズを増加させる。しかし、本明細書中の技術により、テトリスパズルに略匹敵する階段セグメント又は段差付セグメントが互いの上に形成され、その結果、初期金属経路設定は、セルのソース−ドレイン領域内に形成され、それによって水平空間の節約を実現している。

0080

本明細書中の技術は2つのレベルのナノワイヤを有するデバイスにとって有用である可能性があるが、本明細書中の技術は、接続される3つ以上のレベル/層のナノワイヤが存在する場合により大幅に有益となる。幾つかの堆積、完全な等方性凹部エッチング、及び選択的堆積を実行することによって、段差付配線構成を形成することができる。本明細書中の技術は2つ又は3つ以上のチャネルを積層するために用いられてもよいことに留意されたい。本明細書中の製造技術は3つを超えるチャネルを作成するために繰り返される。

0081

幾つかの実施形態において、隣接するセル同士は接続を共有することができる。例えば、電源及びドレイン接点を共有してもよく、次いで、各セルへの個々のビットは依然として独立した金属ラインである。かかる技術は、それ程多くの金属ラインを必要としないため、更なる倍率変更の利益を提供する。SRAM等の幾つかの種類のデバイスにとって、接続を共有することは極めて有益である。接点を共有することが可能であることによって、セルサイズは、別々の(非共有)接点のために必要なセルサイズに対して半分にすることができる。互いの上に領域を折り重ねることによって、チップサイズを50%削減することができ、次いで、接点を共有することによって、別に略50%削減することができる。従って、本明細書中の技術は、同じデバイス密度を持ちながら75%までチップサイズを削減することができる。例示の利点を用いて、本明細書中の技術により、4個のDRAMセルによって必要とされる面積内に9個のSRAMセルを適合させることができる。例えば、S/Dバー内部で行われるVdd及びVssの共有により、メタライゼーション層への接続を介する共有とは対照的に、S/Dバーを介してセル同士の間で共有が行われるため、BEOLにおける全体の金属トラックは必要とされない。

0082

また、ゲート構成に適用される本明細書中の技術はゲート内部で選択的堆積プロセスを提供することにも留意されたい。結果は、隣接する又は個々のビットラインへのライン接点を形成することができる。

0083

以下の特許請求の範囲において、任意の従属項制限は任意の独立項に従属することができる。

0084

上記説明において、処理システムの特定の寸法形状並びに本明細書中で用いられる様々な構成部品及びプロセスの説明等の特定の詳細を説明してきた。しかし、本明細書中の技術は、これら特定の詳細から逸脱し、かかる詳細が説明のためであり、制限するものではない他の実施形態において実施されてもよいことは、言うまでもない。本明細書中に開示する実施形態は添付図面を参照して説明してきた。同様に、説明のため、特定の数字、材料、及び構成は完全な理解を提供するために述べてきた。それにもかかわらず、実施形態はかかる特定の詳細を持たずに実施されてもよい。略同じ機能構造を有する構成部品は同様の参照符号によって示され、従って、いずれかの冗長な説明は省略する可能性がある。

0085

様々な実施形態の理解を補助するために、様々な技術を多数の個別操作として説明した。説明の順序は、これらの操作が必要不可欠な順序に依存することを含意するように解釈すべきではない。実際、これらの操作は記載した順序で実行される必要はない。説明した操作は説明した実施形態とは異なる順序で実行されてもよい。追加の実施形態においては、様々な追加操作が実行され得、及び/又は、説明した操作が省略され得る。

0086

本明細書中で用いるような「基板」又は「ターゲット基板」は、発明に従い、総称して処理対象と称される。基板は、デバイスの任意の材料部分又は構造を含んでいてもよく、例えば、半導体ウェハレチクル、或いは、薄膜等のベース基板構造上の又はそれを覆う層等のベース基板構造であってもよい。従って、基板はいずれか特定のベース構造、下位層又は上位層、パターン成形或いは非パターン成形に限定されず、むしろ、任意のかかる層又はベース構造、及び層及び/又はベース構造の任意の組み合わせを含むよう考えられる。説明は特定の種類の基板に言及してもよいが、これは例示する目的のためだけである。

0087

当業者は、上で説明した技術の操作に対して行われる一方で、引き続き発明の同じ目的を達成する多くの変形例が存在することができることを理解するであろう。かかる変形例は、この開示の適用範囲に含まれることを意図している。従って、発明の実施形態の前記説明は限定することを意図していない。むしろ、発明の実施形態に対するいずれかの制限は以下の特許請求の範囲において示されている。

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