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技術 判定帰還型等化器

出願人 ザイリンクスインコーポレイテッド
発明者 チャン,クン−ユンリム,シオクウェイタン,キーヒアン
出願日 2017年3月23日 (2年7ヶ月経過) 出願番号 2018-551090
公開日 2019年5月23日 (5ヶ月経過) 公開番号 2019-513333
状態 未査定
技術分野 有線伝送方式及び無線の等化,エコーの低減
主要キーワード はり受け 機能態様 プログラム可能アレイ論理 ルーティングチャネル 重み付け補正 データ記憶要素 マルチギガビットトランシーバ 単位間隔
関連する未来課題
重要な関連分野

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図面 (16)

課題・解決手段

装置は、第1のクロック(図3、ADC出力クロック)に基づいて生成される並列信号(図4、214)を受け取るように構成される判定帰還型等化器(図2、206、図4、206)を含む。判定帰還型等化器は、第1のクロックの第1のクロックサイクル(図3、306)期間に並列信号によって提供される並列符号(図3、ADC[0:N−1])の第1の組のうちの第1の符号(図3、ADC[0])を受け取るように構成される第1の等化ブロック(図4、DFE[0])を含む。第1の等化ブロックによって、第1の符号に判定帰還型等化が実施され、第2の等化ブロックに第1の判定(図4、422、D[0])を提供する。第2の等化ブロック(図4、DFE[1])は、並列符号の第1の組のうちの第2の符号(図3、ADC[1])を受け取り、第1の等化ブロックから受け取った第1の判定を使用して第2の符号に判定帰還型等化を実施して、第1のクロックサイクル期間に第2の判定(図4、422、D[1])を提供するように構成される。

概要

背景

より大きいデータスループットについての要求を満たすためにデータ速度が増加すると、通信チャネルを通って送信される信号は、符号間干渉ISI)などの通信チャネルの周波数依存性信号損失、ならびにクロストークエコー信号分散、および歪などの他のノイズによって、破損しやすい場合が増える。判定帰還型等化器DFE)は、受信信号からの、以前に判定した符号に基づいた帰還ループを使用することによって、ISIおよび他のノイズを除去するために使用することができる。しかし、従来型のDFEは、通信チャネルのボーレートである、単一の符号期間(「単位間隔」またはUIとも呼ばれる)における符号についてのISI除去を実施することに限定される。このタイミング制約は、DFEの動作を制限する可能性がある。

したがって、より大きいスループットについての高まる要求を満たすのを容易にする、判定帰還型等化器を実装する改善した方法を提供することが望ましく有用となる。

概要

装置は、第1のクロック(、ADC出力クロック)に基づいて生成される並列信号(、214)を受け取るように構成される判定帰還型等化器(、206、、206)を含む。判定帰還型等化器は、第1のクロックの第1のクロックサイクル(、306)期間に並列信号によって提供される並列符号(、ADC[0:N−1])の第1の組のうちの第1の符号(、ADC[0])を受け取るように構成される第1の等化ブロック(、DFE[0])を含む。第1の等化ブロックによって、第1の符号に判定帰還型等化が実施され、第2の等化ブロックに第1の判定(、422、D[0])を提供する。第2の等化ブロック(、DFE[1])は、並列符号の第1の組のうちの第2の符号(、ADC[1])を受け取り、第1の等化ブロックから受け取った第1の判定を使用して第2の符号に判定帰還型等化を実施して、第1のクロックサイクル期間に第2の判定(、422、D[1])を提供するように構成される。

目的

したがって、より大きいスループットについての高まる要求を満たすのを容易にする、判定帰還型等化器を実装する改善した方法を提供する

効果

実績

技術文献被引用数
0件
牽制数
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請求項1

第1のクロックに基づいて生成される並列信号を受け取るように構成される判定帰還型等化器を備える装置であって、前記判定帰還型等化器が、前記第1のクロックの第1のクロックサイクル期間に前記並列信号によって提供される並列符号の第1の組のうちの第1の符号を受け取り、前記第1の符号に判定帰還型等化を実施して、第2の等化ブロックに第1の判定を提供するように構成される第1の等化ブロックと、並列符号の前記第1の組のうちの第2の符号を受け取り、前記第1の等化ブロックから受け取った前記第1の判定を使用して前記第2の符号に判定帰還型等化を実施して、前記第1のクロックサイクル期間に第2の判定を提供するように構成される前記第2の等化ブロックとを含む、装置。

請求項2

前記判定帰還型等化器が、並列符号の前記第1の組のうちの第3の符号を受け取り、前記第3の符号に判定帰還型等化を実施して、前記第1のクロックサイクル期間に記憶要素に第3の判定を提供するように構成される第3の等化ブロックと、前記第3の等化ブロックに結合され、前記第3の等化ブロックから受け取った前記第3の判定を前記第1の等化ブロックに提供するように構成される第1の記憶要素とを含む、請求項1に記載の装置。

請求項3

前記第1の等化ブロックが、前記クロックの第2のクロックサイクル期間に前記並列信号によって提供される並列符号の第2の組のうちの第4の符号を受け取り、前記記憶要素から受け取った前記第3の判定を使用して前記第4の符号に判定帰還型等化を実施して、前記第2のクロックサイクル期間に前記第1の記憶要素から受け取った前記第3の判定を使用して決定された第4の判定を提供するように構成される、請求項2に記載の装置。

請求項4

前記第1の記憶要素がフリップフロップである、請求項2または3に記載の装置。

請求項5

前記第1、第2、および第3の等化ブロックの各々が、以前に検出した符号に基づいた判定を受け取るように構成される選択線入力と、前記選択線入力を使用して投機的経路からの出力を選択するための複数の前記投機的経路に結合される選択要素とを含む、請求項2に記載の装置。

請求項6

前記選択要素がマルチプレクサである、請求項5に記載の装置。

請求項7

前記第1の等化ブロックにより提供される前記第1の判定と、前記第2の等化ブロックにより提供される前記第2の判定との間の遅延が、前記第2の等化ブロックの前記マルチプレクサによって引き起こされる、請求項6に記載の装置。

請求項8

前記第1の記憶要素が、前記フリップフロップをトリガする前記クロックの次のクロックエッジの前の、前記フリップフロップの少なくともセットアップ時間に、前記第3の等化ブロックから前記第3の判定を受け取るように構成され、前記第1の等化ブロックが、前記次のクロックエッジ後の、前記フリップフロップの少なくともクロック−Q時間に前記第4の符号を受け取るように構成される、請求項7に記載の装置。

請求項9

前記並列信号によって提供される符号がPAM−4符号である、請求項1に記載の装置。

請求項10

前記並列信号が、符号速度を有する入力信号を使用して、アナログ−デジタル変換器ADC)によって提供され、前記符号速度が、前記第1のクロックのクロック速度のN倍であり、Nが、前記並列信号によって提供される並列符号の数である、請求項1に記載の装置。

請求項11

方法であって、第1のクロックに基づいて生成される並列信号を提供することと、第1の等化ブロックによって、前記第1のクロックの第1のクロックサイクル期間に、前記並列信号によって提供される並列符号の第1の組のうちの第1の符号を受け取ることと、前記第1の等化ブロックによって、前記第1の符号に判定帰還型等化を実施して、第2の等化ブロックに第1の判定を提供することと、前記第2の等化ブロックによって、並列符号の前記第1の組のうちの第2の符号を受け取ることと、前記第2の等化ブロックによって、前記第1の等化ブロックから受け取った前記第1の判定を使用して前記第2の符号に判定帰還型等化を実施して、前記第1のクロックサイクル期間に第2の判定を提供することとを含む、方法。

請求項12

第3の等化ブロックによって、並列符号の前記第1の組のうちの第3の符号を受け取ることと、前記第3の等化ブロックによって、前記第3の符号に判定帰還型等化を実施して、前記第1のクロックサイクル期間に記憶要素に第3の判定を提供することと、前記第1の記憶要素によって、前記第3の等化ブロックから受け取った前記第3の判定を前記第1の等化ブロックに提供することとをさらに含む、請求項11に記載の方法。

請求項13

前記第1の等化ブロックによって、前記クロックの第2のクロックサイクル期間に、前記並列信号によって提供される並列符号の第2の組のうちの第4の符号を受け取ることと、前記第1の等化ブロックによって、前記記憶要素から受け取った前記第3の判定を使用して前記第4の符号に判定帰還型等化を実施して、前記第2のクロックサイクル期間に前記第1の記憶要素から受け取った前記第3の判定を使用して決定された第4の判定を提供することとをさらに含む、請求項12に記載の方法。

請求項14

前記第1の記憶要素がフリップフロップである、請求項12に記載の方法。

請求項15

前記第2の等化ブロックの選択要素によって、前記第2の等化ブロックにより受け取った前記第1の判定を使用して複数の投機的経路からの出力を選択することをさらに含む、請求項12に記載の方法。

請求項16

前記選択要素がマルチプレクサである、請求項15に記載の方法。

技術分野

0001

本開示の例は、一般的に、集積回路(「IC」)に関し、詳細には、判定帰還型等化器を含むICに関する実施形態に関する。

背景技術

0002

より大きいデータスループットについての要求を満たすためにデータ速度が増加すると、通信チャネルを通って送信される信号は、符号間干渉ISI)などの通信チャネルの周波数依存性信号損失、ならびにクロストークエコー信号分散、および歪などの他のノイズによって、破損しやすい場合が増える。判定帰還型等化器(DFE)は、受信信号からの、以前に判定した符号に基づいた帰還ループを使用することによって、ISIおよび他のノイズを除去するために使用することができる。しかし、従来型のDFEは、通信チャネルのボーレートである、単一の符号期間(「単位間隔」またはUIとも呼ばれる)における符号についてのISI除去を実施することに限定される。このタイミング制約は、DFEの動作を制限する可能性がある。

0003

したがって、より大きいスループットについての高まる要求を満たすのを容易にする、判定帰還型等化器を実装する改善した方法を提供することが望ましく有用となる。

0004

本開示に従ういくつかの実施形態では、装置は、第1のクロックに基づいて生成される並列信号を受け取るように構成される判定帰還型等化器を含む。判定帰還型等化器は、第1のクロックの第1のクロックサイクル期間に並列信号によって提供される並列符号の第1の組のうちの第1の符号を受け取り、第1の符号に判定帰還型等化を実施して、第2の等化ブロックに第1の判定を提供するように構成される、第1の等化ブロックを含む。第2の等化ブロックは、並列符号の第1の組のうちの第2の符号を受け取り、第1の等化ブロックから受け取った第1の判定を使用して第2の符号に判定帰還型等化を実施して、第1のクロックサイクル期間に第2の判定を提供するように構成される。

0005

いくつかの実施形態では、判定帰還型等化器は、並列符号の第1の組のうちの第3の符号を受け取り、第3の符号に判定帰還型等化を実施して、第1のクロックサイクル期間に記憶要素に第3の判定を提供するように構成される、第3の等化ブロックを含む。判定帰還型等化器は、第3の等化ブロックに結合され、第3の等化ブロックから受け取った第3の判定を第1の等化ブロックに提供するように構成される、第1の記憶要素をさらに含む。

0006

いくつかの実施形態では、第1の等化ブロックは、クロックの第2のクロックサイクル期間に並列信号によって提供される並列符号の第2の組のうちの第4の符号を受け取り、記憶要素から受け取った第3の判定を使用して第4の符号に判定帰還型等化を実施して、第2のクロックサイクル期間に第1の記憶要素から受け取った第3の判定を使用して決定された第4の判定を提供するように構成される。

0007

いくつかの実施形態では、第1の記憶要素はフリップフロップである。

0008

いくつかの実施形態では、第1、第2、および第3の等化ブロックの各々は、以前に検出した符号に基づいた判定を受け取るように構成される選択線入力、ならびに選択線入力を使用して投機的経路からの出力を選択するための複数の投機的経路に結合される選択要素を含む。

0009

いくつかの実施形態では、選択要素はマルチプレクサである。

0010

いくつかの実施形態では、第1の等化ブロックにより提供される第1の判定と、第2の等化ブロックにより提供される第2の判定との間の遅延は、第2の等化ブロックのマルチプレクサによって引き起こされる。

0011

いくつかの実施形態では、第1の記憶要素は、フリップフロップをトリガするクロックの次のクロックエッジの前の、フリップフロップの少なくともセットアップ時間に、第3の等化ブロックからの第3の判定を受け取るように構成され、第1の等化ブロックは、次のクロックエッジ後の、フリップフロップの少なくともクロック−Q時間に第4の符号を受け取るように構成される。

0012

いくつかの実施形態では、並列信号によって提供される符号は、PAM−4符号である。

0013

いくつかの実施形態では、並列信号は、符号速度を有する入力信号を使用して、アナログ−デジタル変換器ADC)によって提供される。符号速度は、第1のクロックのクロック速度のN倍であり、Nは、並列信号によって提供される並列符号の数である。

0014

本開示に従ういくつかの実施形態では、方法は、第1のクロックに基づいて生成される並列信号を提供することと、第1の等化ブロックによって、第1のクロックの第1のクロックサイクル期間に、並列信号によって提供される並列符号の第1の組のうちの第1の符号を受け取ることと、第1の等化ブロックによって、第1の符号に判定帰還型等化を実施して、第2の等化ブロックに第1の判定を提供することと、
第2の等化ブロックによって、並列符号の第1の組のうちの第2の符号を受け取ることと、第2の等化ブロックによって、第1の等化ブロックから受け取った第1の判定を使用して第2の符号に判定帰還型等化を実施して、第1のクロックサイクル期間に第2の判定を提供することとを含む。

0015

いくつかの実施形態では、方法は、第3の等化ブロックによって、並列符号の第1の組のうちの第3の符号を受け取ることと、第3の等化ブロックによって、第3の符号に判定帰還型等化を実施して、第1のクロックサイクル期間に記憶要素に第3の判定を提供することと、第1の記憶要素によって、第3の等化ブロックから受け取った第3の判定を第1の等化ブロックに提供することとを含む。

0016

いくつかの実施形態では、方法は、第1の等化ブロックによって、クロックの第2のクロックサイクル期間に、並列信号によって提供される並列符号の第2の組のうちの第4の符号を受け取ることと、第1の等化ブロックによって、記憶要素から受け取った第3の判定を使用して第4の符号に判定帰還型等化を実施して、第2のクロックサイクル期間に第1の記憶要素から受け取った第3の判定を使用して決定された第4の判定を提供することとを含む。

0017

いくつかの実施形態では、方法は、第2の等化ブロックの選択要素によって、第2の等化ブロックにより受け取った第1の判定を使用して複数の投機的経路からの出力を選択することを含む。

0018

いくつかの実施形態では、方法は、第1の記憶要素によって、フリップフロップをトリガするクロックの次のクロックエッジの前の、フリップフロップの少なくともセットアップ時間に、第3の等化ブロックからの第3の判定を受け取ることと、第1の等化ブロックによって、次のクロックエッジ後の、フリップフロップの少なくともクロック−Q時間に第4の符号を受け取ることとを含む。

0019

いくつかの実施形態では、方法は、符号速度を有するアナログ入力信号をアナログ−デジタル変換器(ADC)に提供することと、第1のクロックに基づいてADCを使用して、アナログ入力信号を並列信号に変換することとを含み、符号速度は、第1のクロックのクロック速度のN倍であり、Nは、並列信号によって提供される並列符号の数である。

0020

他の態様および特徴は、以下の詳細な説明および添付図面を読むことから明らかとなろう。

図面の簡単な説明

0021

本開示のいくつかの実施形態に従うICについての例示的なアーキテクチャを図示するブロック図である。
本開示のいくつかの実施形態に従う判定帰還型等化器を使用するICについての例示的なアーキテクチャを図示するブロック図である。
本開示のいくつかの実施形態に従う並列符号を含む例示的な並列データ入力のタイミング図である。
例示的な判定帰還型等化器のブロック図である。
本開示のいくつかの実施形態に従う例示的な判定帰還型等化器の信号のクロック図である。
本開示のいくつかの実施形態に従う判定帰還型等化器の例示的なDFEブロックのブロック図である。
本開示のいくつかの実施形態に従う判定帰還型等化器の例示的なDFEブロックのブロック図である。
本開示のいくつかの実施形態に従う判定帰還型等化器の例示的なDFEブロックのブロック図である。
例示的な判定帰還型等化器のブロック図である。
本開示のいくつかの実施形態に従う例示的な判定帰還型等化器の信号のタイミング図である。
本開示のいくつかの実施形態に従う判定帰還型等化器の例示的なDFEブロックのブロック図である。
本開示のいくつかの実施形態に従う判定帰還型等化器の例示的なDFEブロックのブロック図である。
本開示のいくつかの実施形態に従う判定帰還型等化器の例示的なDFEブロックのブロック図である。
本開示のいくつかの実施形態に従う判定帰還型等化器の例示的なDFEブロックのブロック図である。
本開示のいくつかの実施形態に従う判定帰還型等化器の例示的なDFEブロックのブロック図である。

実施例

0022

様々な実施形態が、以降で、例示的な実施形態が示される図を参照して記載される。しかし、特許請求される発明は、異なる形式で具体化することができ、本明細書に記載される実施形態に限定されると解釈するべきではない。同様の参照番号は、全体を通して、同様の要素を指す。したがって、同様の要素は、各図の記載に関連して詳細に記載されないことになる。図面は、実施形態の記載を容易にすることのみを意図していることにも留意されたい。図面は、特許請求される発明の網羅的な記載であること、または特許請求される発明の範囲について制限することを意図していない。加えて、説明される実施形態は、すべての態様または利点が示される必要はない。特定の実施形態に関連して記載される態様または利点は、その実施形態に必ずしも限定されず、そのように説明されない場合またはそのように明示的に記載されない場合でさえ、任意の他の実施形態で実施することができる。特徴、機能、および利点は、様々な実施形態で独立に達成することができ、または、さらに他の実施形態で組み合わせることができる。

0023

いくつかの図面に例証的に描かれる例示的な実施形態を記載する前に、さらなる理解のため、一般的な緒言を示す。一般的に、DFEは、現在検出した符号の等化に対して、以前に検出した符号からのフィードバック適合させることができる。展開DFEは、受け取った符号履歴に基づいて、以前に検出したビットに基づいてマルチプレクサによって選択された正しい結果を用いて、すべての可能性のあるISI近似事前計算することにより、部分的または完全に帰還ループをなくすまたは「展開する」ことができる。符号が1UI中に一度に到達するとき、各符号について、以前に検出した符号を記憶してUIクロックと整合し、マルチプレクサを使用して選択することを含む機能が、UI内で完了する必要があり、これは、符号速度が増加すると困難である。

0024

下でさらに詳細に記載されるように、アナログ−デジタル変換器(ADC)は、入力信号を特定の符号速度でデジタル化し、複数の並列符号を含む出力信号を提供することができる。DFEは、並列符号に等化を実施するように構成される。複数の並列符号に判定帰還型等化を処理することによって、DFEのタイミング要件緩和される。

0025

上の一般的な理解を念頭に置き、判定帰還型等化器を提供するための様々な実施形態が下で記載される。

0026

上記の実施形態のうちの1つまたは複数を、特定のタイプのICを使用して例示しているので、そのようなICの詳細な説明を下で提供する。しかし、他のタイプのICが、本明細書に記載される実施形態のうちの1つまたは複数から恩恵を被ることができることを理解されたい。

0027

プログラマブル論理デバイス(「PLD」)は、指定された論理機能を実施するようにプログラムできる、よく知られたタイプの集積回路である。1つのタイプのPLD、フィールドプログラム可能ゲートアレイ(「FPGA」)は、典型的には、プログラム可能なタイルの配列を含む。これらのプログラム可能なタイルは、たとえば、入出力ブロック(「IOB」)、設定可能論理ブロック(「CLB」)、専用ランダムアクセスメモリブロック(「BRAM」)、乗算器デジタル信号処理ブロック(「DSP」)、プロセッサクロックマネージャー遅延ロックループ(「DLL」)、判定帰還型等化器(「DFE」)を含む等化器などを含むことができる。本明細書で使用する、「含む(include)」および「含んでいる(including)」は、限定することなく含むことを意味する。

0028

各プログラム可能なタイルは、典型的には、プログラム可能な相互接続とプログラム可能な論理の両方を含む。プログラム可能な相互接続は、典型的には、プログラム可能な相互接続点(「PIP」)によって相互接続される様々な長さの多くの相互接続線を含む。プログラム可能な論理は、たとえば、関数発生器レジスタ論理演算などを含むことができるプログラム可能な要素を使用するユーザ設計の論理を実装する。

0029

プログラム可能な相互接続およびプログラム可能な論理は、典型的には、どのようにプログラム可能な要素が構成されるのかを規定する、設定データストリーム内部設定メモリセルにロードすることによって、プログラムされる。設定データは、メモリから(たとえば、外部PROMから)読み取ること、または外部デバイスによってFPGAに書き込むことができる。個々のメモリセルの集合的な状態が、こうして、FPGAの機能を決定する。

0030

別のタイプのPLDは、結合プログラム可能論理デバイス、またはCPLDである。CPLDは、相互接続スイッチマトリクスによって、互いおよび入出力(「I/O」)リソースに接続される2つ以上の「機能ブロック」を含む。CPLDの各機能ブロックは、プログラム可能論理アレイ(「PLA」)およびプログラム可能アレイ論理(「PAL」)デバイスで使用されるものと同様の2レベルのAND/OR構造を含む。CPLDでは、設定データは、典型的には、不揮発性メモリ中にオンチップで記憶される。いくつかのCPLDでは、設定データは、不揮発性メモリ中にオンチップで記憶され、次いで、初期設定プログラミングシーケンスの部分として揮発性メモリダウンロードされる。

0031

一般的に、これらのプログラム可能論理デバイス(「PLD」)の各々では、デバイスの機能性は、その目的でデバイスに提供される設定データによって制御される。設定データは、揮発性メモリ(たとえば、FPGAおよびいくつかのCPLDで一般的なような、スタティックメモリセル)、不揮発性メモリ(たとえば、いくつかのCPLDでのような、FLASHメモリ)、または任意の他のタイプのメモリセルに記憶することができる。

0032

他のPLDは、デバイス上の様々な要素をプログラム可能に相互接続する、金属層などの処理層を適用することによってプログラムされる。これらのPLDは、マスクプログラム可能デバイスとして知られている。PLDは、たとえば、ヒューズまたはアンチヒューズ技術を使用する他の方法で実装することもできる。「PLD」および「プログラム可能論理デバイス」という用語は、限定しないが、これらの例示的なデバイスを含むと共に、単に部分的にプログラム可能なデバイスを包含する。たとえば、1つのタイプのPLDは、ハードコーディングされたトランジスタ論理と、ハードコーディングされたトランジスタ論理をプログラム可能に相互接続するプログラム可能なスイッチ構成を含む。

0033

上述のように、高度なFPGAは、アレイ中に、いくつかの異なるタイプのプログラム可能論理ブロックを含むことができる。たとえば、図1は、例示的なFPGAアーキテクチャ100を図示する。FPGAアーキテクチャ100は、マルチギガビットトランシーバ(「MGT」)101、設定可能論理ブロック(「CLB」)102、ランダムアクセスメモリブロック(「BRAM」)103、入出力ブロック(「IOB」)104、設定およびクロック制御論理(「CONFIG/CLOCK」)105、デジタル信号処理ブロック(「DSP」)106、専用入出力ブロック(「I/O」)107(たとえば、設定ポートおよびクロックポート)、ならびにデジタルクロックマネージャー、アナログ−デジタル変換器、システム監視論理などといった他のプログラム可能論理108を含む多数の異なるプログラム可能なタイルを含む。いくつかのFPGAは、専用プロセッサブロック(「PROC」)110も含む。

0034

いくつかのFPGAでは、図1の上部に含まれる例によって示されるように、各プログラム可能なタイルが、同じタイル内のプログラム可能論理要素入出力端子120への接続を有する、少なくとも1つのプログラム可能相互接続要素(「INT」)111を含むことができる。各プログラム可能相互接続要素111は、同じタイルまたは他のタイルの中の、隣接するプログラム可能相互接続要素の相互接続セグメント122への接続を含むこともできる。各プログラム可能相互接続要素111は、論理ブロック(図示せず)間の汎用ルーティングリソースの相互接続セグメント124への接続を含むこともできる。汎用ルーティングリソースは、相互接続セグメント(たとえば、相互接続セグメント124)のトラックを備える論理ブロック(図示せず)間のルーティングチャネル、および相互接続セグメントを接続するためのスイッチブロック(図示せず)を含むことができる。汎用ルーティングリソースの相互接続セグメント(たとえば、相互接続セグメント124)は、1つまたは複数の論理ブロックに及ぶことができる。汎用ルーティングリソースと共に採用したプログラム可能相互接続要素111は、図示したFPGAについてのプログラム可能相互接続構造(「プログラム可能相互接続」)を実装する。

0035

例示的な実装形態では、CLB102は、ユーザ論理ラス単一のプログラム可能相互接続要素(「INT」)111を実装するようにプログラムすることができる設定可能論理要素(「CLE」)112を含むことができる。BRAM103は、1つまたは複数のプログラム可能相互接続要素に加えてBRAM論理要素(「BRL」)113を含むことができる。典型的には、タイルに含まれる相互接続要素の数は、タイルの高さに依存する。画像の例では、BRAMタイルは、5つのCLBと同じ高さを有するが、他の数(たとえば、4)も使用することができる。DSPタイル106は、適切な数のプログラム可能相互接続要素に加えて、DSP論理要素(「DSPL」)114を含むことができる。IOB104は、たとえば、プログラム可能相互接続要素111の1つのインスタンスに加えて、入出力論理要素(「IOL」)の2つのインスタンスを含むことができる。当業者には明らかなように、たとえば、I/O論理要素115に接続される実際のI/Oパッドは、典型的には、入出力論理要素115の区域に限定されない。

0036

図1の例では、(たとえば、図1に示される領域105、107、および108で形成される)ダイの中心近くの区域(水平に描かれる)を、設定、クロック、および他の制御論理のために使用することができる。この水平区域から延びるカラム109(垂直に描かれる)または他のカラムを使用して、FPGAの幅にわたって、クロックおよび設定信号分配することができる。

0037

図1に図示されるアーキテクチャを利用するいくつかのFPGAは、FPGAの大部分をなす通常のカラム形式の構造を乱す追加論理ブロックを含む。追加論理ブロックは、プログラム可能ブロックおよび/または専用ロジックであってよい。たとえば、PROC110は、CLBおよびBRAMのいくつかのカラムに及ぶ。PROC110は、単一のマイクロプロセッサから、マイクロプロセッサ、メモリコントローラ周辺機器などの完全なプログラム可能処理システムにわたる様々な構成要素を含むことができる。

0038

一態様では、PROC110は、専用回路として、たとえば、ICのプログラム可能回路を実装するダイの部分として製造される、配線接続されたプロセッサとして実装される。PROC110は、複雑さが、たとえば、プログラムコードを実行することができる単一のコアといった個々のプロセッサから、1つまたは複数のコア、モジュールコプロセッサインターフェースなどを有する全プロセッサシステムにわたる様々な異なるプロセッサタイプおよび/またはシステムのいずれかを表すことができる。

0039

別の態様では、PROC110はアーキテクチャ100から省略され、記載した他の様々なプログラム可能ブロックのうちの1つまたは複数で置き換えることができる。さらに、そのようなブロックを利用して「ソフトプロセッサ」を形成することができ、そこでは、プログラム可能回路の様々なブロックを使用して、PROC110の場合のようにプログラムコードを実行できるプロセッサを形成することができる。

0040

「プログラム可能回路」という語句は、たとえば、本明細書に記載した様々なプログラム可能または設定可能回路ブロックもしくはタイルといった、IC内のプログラム可能回路要素のこと、ならびにICにロードされる設定データに従って様々な回路ブロック、タイル、および/または要素を選択的に結合する相互接続回路のことを呼ぶことができる。たとえば、CLB103およびBRAM103などといったPROC110の外にある図1に示される部分は、ICのプログラム可能回路と考えることができる。

0041

いくつかの実施形態では、プログラム可能回路の機能性および接続性は、ICに設定データがロードされるまで確立されない。設定データの組を使用して、FPGAなどのICのプログラム可能回路をプログラムすることができる。設定データは、いくつかの場合には、「設定ビットストリーム」と呼ばれる。一般的に、プログラム可能回路は、ICへ設定ビットストリームを最初にロードしないと、動作可能または機能可能でない。設定ビットストリームは、プログラム可能回路内に、特定の回路設計を効果的に実装またはインスタンス化する。回路設計は、たとえば、プログラム可能回路ブロックの機能態様、および様々なプログラム可能回路ブロック間物理的な接続性を指定する。

0042

いくつかの実施形態では、「配線接続された」または「固められた」、すなわち、プログラム可能でない回路は、ICの部分として製作される。プログラム可能回路と異なり、配線接続された回路または回路ブロックは、ICの製作後に設定ビットストリームのロードを通して実装されない。配線接続された回路は、一般的に、たとえば、最初にたとえばPROC110といったICへ設定ビットストリームをロードすることなく機能可能である、専用回路ブロックおよび相互接続を有すると考えられる。

0043

いくつかの事例では、配線接続された回路は、レジスタ設定またはIC内の1つもしくは複数のメモリ要素に記憶された値に従って、設定または選択することができる、1つまたは複数の動作モードを有することができる。動作モードは、たとえば、ICへの設定ビットストリームのロードを通して設定することができる。この能力にもかかわらず、配線接続された回路はプログラム可能回路とは考えられない。というのは、配線接続された回路は、ICの部分として製造されると動作可能であって特定の機能を有するためである。

0044

図1は、たとえば、プログラム可能構成といったプログラム可能回路を含むICを実装するために使用することができる例示的なアーキテクチャを図示することを意図している。たとえば、図1の上部に含まれる、一行中の論理ブロックの数、行の相対的な幅、行の数および順番、行に含まれる論理ブロックのタイプ、論理ブロックの相対的なサイズ、ならびに相互接続/論理実装は純粋に例示である。たとえば、実際のICでは、ユーザ論理の効果的な実装を容易にするため、典型的には、どこでCLBが現れてもCLBの1つより多い隣接行が含まれるが、隣接CLB行の数は、ICの全体サイズで変わる。さらに、図1のFPGAは、本明細書に記載した相互接続回路の例を採用することができる、プログラム可能ICの一例を図示する。本明細書に記載した相互接続回路は、結合プログラム可能論理デバイス(CPLD)などの他のタイプのプログラム可能IC、または論理要素を選択的に結合するためのプログラム可能相互接続構造を有する任意のタイプのプログラム可能ICで使用することができる。

0045

判定帰還型等化を実装できるICは図1に描かれる例示的なICに限定されず、他の設定を有するIC、または他のタイプのICが判定帰還型等化を実装することもできることに留意されたい。

0046

ここで図2を参照すると、ADC−FFE−DFEデータ経路を含む通信システム200の例が図示される。通信システム200は、アナログ−デジタル変換器(ADC)202、フィードフォワード等化器(FFE)204、および判定帰還型等化器(DFE)206を含む。

0047

様々な信号変調および復調技法を通信システム200が採用できることを留意されたい。本明細書に記載される様々な信号は、パルス振幅変調(たとえば、PAM−4)などの様々なデータ符号化方式に基づく、単一ビットまたは多ビットデータ符号を採用することができる。さらに、信号振幅は、非ゼロ復帰NRZ)信号法のためなど、−1から1として本明細書で表される場合があるが、任意の信号符号化方式を採用することができる。

0048

いくつかの実施形態では、ADC202は、アナログ信号210を受け取ることができ、入力アナログ信号210のデジタル変換を可能にする。ADC202は、受け取った入力アナログ信号210のデータ符号のタイミングに基づく受け取ったクロック信号に基づいた、クロックおよびデータ復旧CDR)回路のタイミングおよび制御に基づいて、入力アナログ信号210をサンプリングおよびデジタル化することができる。いくつかの実施形態では、ADC202は並列化ブロック203を含み、並列化ブロック203は、ADC出力クロックに基づいて、デジタル化した符号を並列形式へと変換または並列化することができる。たとえば、並列化ブロック203の直並列変換器は、直列で受け取ったデジタル化符号を変換し、ADC出力クロックの各クロックサイクル中にN個の符号を出力することができ、ここで、Nは正の整数(たとえば、N=32)である。いくつかの実施形態では、ADC202は、各変換器が入力信号210からN番目に受け取った符号ごとにデジタル化することができるように配置されるN個のアナログ−デジタル変換器を含むことができ、このことによって、ADC出力クロックの各クロックサイクル中に、N個の並列符号を提供することができる。ADC202の出力212がN個の並列信号を含むことができ、ここで、N個の並列信号の各々が、特定のクロックサイクル期間に、N個の並列符号ADC[0:N−1]のうちの1つを提供することができる。

0049

いくつかの実施形態では、ADC202から並列で符号を提供することによって、通信システム200が受け取る入力信号210の符号速度(ボーレートおよび/または変調速度とも呼ばれる)を1/Nに減らして、FFE204およびDFE206によるデジタル化符号のデジタル処理を容易にすることができる。言い換えると、出力212についてのADC出力クロックサイクルは、入力信号210のUIのN倍とすることができる。たとえば、入力信号210が毎秒32ギガ符号(32ギガボー)の符号速度で、31.25ピコセカンド(ps)のUIを有する場合、ADC出力クロックのクロックサイクルは、N*UIである(たとえば、32*31.25ps、ここでN=32)。

0050

いくつかの実施形態では、任意選択のFFE204が、その入力で並列データADC[0:N−1]を受け取り、係数タップとも呼ばれる)C0、…、CL−1を使用して並列データADC[0:N−1]中のN個の符号にフィードフォワード等化を実施する。ここで、Lは、FFEタップの数である。FFE204は、DFE206の入力に出力214を提供することができる。出力214は、N個の並列符号を含むことができ、これをF[0:N−1]と示すことができ、これは、並列データF[0]、F[1]、…、F[N−1]を含む。いくつかの実施形態では、並列データF[0:N−1]の中のi番目の符号が、ADC[0:N−1]のi番目の符号に対応する。

0051

いくつかの実施形態では、DFE206はF[0:N−1]を受け取り、F[0:N−1]は、DFE206の入力で並列符号F[0]、F[1]、…、F[N−1]を含み、係数h1、h2、…、hkを使用して並列データF[0:N−1]中のN個の符号に判定帰還型等化を実施する。ここで、kはDFEタップの数である。DFE206は出力216を提供することができ、出力216は、D[0:N−1]と示すことができる。

0052

いくつかの実施形態では、通信システム200は、適応ブロック208を含むこともできる。適応ブロック208は、FFE204およびDFE206についての係数を調整するように構成することができる。いくつかの例では、適応ブロック208は、最小2乗平均(LMS)または他の好適な適応アルゴリズムを使用して、FFE204についての係数C0、…、CL−1、および/またはDFE206についての係数h1、h2、…、hkを自動的に調整することができる。いくつかの例では、適応ブロック208は、FFE204およびDFE206についての係数を手動で調整するために使用することができる。

0053

ここで図3を参照すると、ADC202の出力212のタイミング図が図示される。図2を参照して上で議論したように、ADC出力クロック(遅いクロックサイクルとも呼ばれる)についてのクロックサイクル時間302(遅いクロックサイクル時間とも呼ばれる)は、N*UIと計算することができ、ここで、UIは、入力信号210の受け取った符号の単位間隔である。一例では、遅いクロックサイクル時間は、32*31.25psに等しく、これは1000psである。ここで、信号210の符号速度は32ギガボーであり、UIは31.25psであり、Nは32である。図3の例に図示されるように、各ADCクロックサイクルで、出力212がN個の並列符号を含む。たとえば、ADCクロックサイクル304で、並列データ212は、符号ADC[0]’、ADC[1]’、…、ADC[N−1]’を含むN個の並列符号を含む。ADCクロックサイクル306で、並列データ212は、符号ADC[0]’、ADC[1]、…、ADC[N−1]を含むN個の並列符号を含む。ADCクロックサイクル308で、並列データ212は、符号ADC[0]’’、ADC[1]’’、…、ADC[N−1]’’を含むN個の並列符号を含む。

0054

ここで、図4を参照すると、DFE206の例が図示されており、ここで、DFE206は、1タップDFEであり、DFEタップ数kは1である。DFE206は、N個のDFEブロックを含むことができ、i番目のDFEブロックをDFE[i]と呼ぶことができ、ここで、iは整数であり、0<=i<=N−1である。図4に図示されるように、N個のDFEブロックの各々は、FFE並列出力214の対応する符号を受け取る入力418、以前に検出したデータを受け取る選択線入力420を含むことができ、検出したデータ出力422を提供する。たとえば、i番目のDFEブロックDFE[i]は、その入力418でFFE並列出力214のF[i]を受け取り、その出力422をDFE出力216のD[i]として提供することができる。

0055

図4に図示されるように、いくつかの実施形態では、0<=i<=N−2である各DFE[i]について、DFE[i]は、その出力422 D[i]を、DFE[i+1]の選択線入力420に送信することができる。いくつかの例では、DFE[i+1]の1つまたは複数の選択要素(たとえば、1つまたは複数のマルチプレクサ)は、受け取った検出データD[i]を使用して、DFE[i+1]の検出したデータ出力422を選択すること(たとえば、複数の投機的経路から出力422を選択すること)ができる。選択要素が出力422(たとえば、D[i+1])と選択線入力420(たとえば、D[i])との間に遅延を生じる場合があり、これは、選択遅延と呼ばれる場合がある。いくつかの例では、マルチプレクサにより生じた選択遅延は、mux遅延と呼ばれる場合がある。たとえば、mux遅延は、約28psであってよい。図4に図示されるように、いくつかの例では、0<=i<=N−2である各DFE[i]について、DFE[i]の出力422は、データD[i]を保持するためにデータ記憶要素(たとえば、フリップフロップ)を使用することなく、DFE[i+1]の検出データ入力420に直接送信することができる。

0056

いくつかの実施形態では、DFEブロックの出力422を別のDFEブロックに送信して、次のクロックサイクルの符号の等化を実施することができる。したがって、DFEブロックの出力422を保持するために、データ記憶要素を使用することができる。たとえば、図4に図示される例では、最後のDFEブロックDFE[N−1]において、データ記憶要素424(FF424とも呼ばれる)が結合され、DFE[N−1]の出力422からD[N−1]を受け取る。いくつかの実施形態では、データ記憶要素424はフリップフロップ(FF)である。フリップフロップ424の出力426を、ここで、DFE[0]の選択線入力420に送信することができる。いくつかの実施形態では、DFE[0]は、受け取った検出データD[N−1]を使用して、次のクロックサイクル中の受け取った符号についてのDFE[0]の、検出したデータ出力422を判定することができる。そのため、データ記憶要素424を使用して、検出したデータD[N−1]を記憶し、検出したデータD[N−1]を次のクロックサイクルと整合させることができる。

0057

図4の例に図示されるように、並列にN個の符号を含む入力を提供することによって、DFE206のタイミング要件を緩和することができる。たとえば、1UI中に一度に到達する符号を処理することと比較して、いくつかの例では、DFE206は、以前に検出した符号を速いUIクロックと(たとえば、UIのクロックサイクル時間と)整合させるため、各符号についてデータ記憶要素を使用しない場合がある。その代わり、並列に受け取ったN個の符号すべてについて、単一のデータ記憶要素を使用して、最後のDFEブロックDFE[N−1]の出力を記憶し、遅いクロックと(たとえば、N*UIのクロックサイクル時間と)整合させる。

0058

ここで図5を参照すると、図4のDFE206のタイミング図の例が図示される。いくつかの実施形態では、DFE206がより高い周波数で動作することを可能にするために、次のクロックサイクルから入力データF[0]を等化するためDFE[0]がデータ判定を行うときに、以前に検出したデータ(たとえば、FF出力426)が、DFE[0]の選択線入力420で安定状態となっている必要がある。したがって、DFE206のタイミング要件は、次式のように与えることができる。
(N+k−1)*選択遅延+FF遅延<=N*UI
上式で、Nは、複数の並列符号の中の符号の数であり、kは、DFEタップ数であり、選択遅延は、DFEブロックにおいてデータ判定を行うことにより(たとえば、マルチプレクサを使用して複数の投機的経路から選択することにより)生じる遅延であり、FF遅延(記憶遅延とも呼ばれる)は、DFE[N−1]のデータ記憶要素(たとえば、FF424)により生じる遅延である。図4のDFE206の例では、DFEタップ数kは1であり、DFE206のタイミング要件は、次式のように与えることができる。
N*選択遅延+FF遅延<=N*UI

0059

図5の例に図示されるように、D[i]とD[i+1]との間に選択遅延502があり、ここで、iは整数であり、0<=i<=N−2である。データ入力214とD[i+1]との間の合計選択遅延504は、N*選択遅延である。

0060

いくつかの実施形態では、データ記憶要素424が必要とする遅延のうちの一部のためにウィンドウを残すため、DFEへのデータ入力212は、クロック512(遅いクロック512とも呼ばれる)のクロック立上りエッジ510後にデータ遅延508(たとえば、約50ps)で到達する。たとえば、FF424は、FFセットアップ時間506A(たとえば、約13ps)およびFFクロック−q遅延(Clk2q)506B(たとえば、約21ps)を含むFF遅延506を必要とする場合がある。FFセットアップ時間506Aは、D[N−1]がクロック立上りエッジ510の前にFF424に送信された時間の最短時間であってよい。FF Clk2q 506Bは、FF424の出力426がクロック立上りエッジ510の後に安定となるのにかかる時間であってよい。いくつかの実施形態では、クロック立上りエッジ510とデータ入力212との間のデータ遅延508を使用してFF Clk2q 506Bを完了することができるので、データ遅延508は、FF Clk2q 506Bよりも長い。いくつかの実施形態では、FFE202とDFE204の両方が、同じ遅いクロック512を使用してクロック制御される。いくつかの例では、遅いクロック512は、ADC出力クロックと同じクロック周期(たとえば、N*UI)を有する。

0061

ここで、図6図7、および図8を参照すると、DFE206のDFEブロックの詳細の例が図示される。いくつかの実施形態では、投機ループ非展開としても知られている)を使用して、DFE206のタイミング要件を緩和することができる。図示された例では、符号は、4レベルパルス振幅変調(PAM−4)符号であり、その各々は、4つの異なる値のうちの1つを有することができる。以前の符号により生じたISIを補正するために、以前のPAM−4符号が(−3、−1、+1、および+3の正規化した信号レベルを有する)4つの異なる値のうちの1つを有することができるため、ここで、各DFEブロックは、それぞれ、+3h1、+h1、−h1、および−3h1のタップの重み付けを有する4つの投機的経路604を有する。各投機的経路604について、それぞれのタップの重み付けが(たとえば、加算器606を使用することによって)入力データ418に適用され、加算器606の出力がレジスタ602に提供される。レジスタ602の出力は、4:1マルチプレクサ604の入力に送信される。一度(たとえば、判定線入力420に基づいて)以前の符号が決定されると、4:1マルチプレクサ(MUX)604を使用して正しいタップの重み付け補正に対応する出力422が選択される。

0062

様々な実施形態では、本開示の範囲内を維持したまま、他の変調方式(たとえば、非ゼロ復帰(NRZ)/PAM−2)を使用する信号を使用することができる。たとえば、PAM−2信号について、各DFEブロックが(それぞれ、+h1および−h1のオフセットを有する)2つの投機的経路を有することができる。2:1マルチプレクサ(MUX)を使用して、正しい補正を選択することができる。

0063

DFE[i]の一例の図が図6に図示され、ここで、i=0である。DFE[0]は、入力418においてF[0]を受け取り、選択線入力420においてFF出力426を受け取る。選択線入力420は、D[N−1]を含むことができ、これは、受け取ったF[0]の最後のクロックサイクルのF[N−1]と関連する。選択線入力420を使用して、受け取ったF[0]に関連する出力D[0]を決定することができる。出力D[0]は、DFE[1]の選択線入力420に送信される。

0064

DFE[i]の一例の図が図7に図示され、ここで、1<=i<=N−2である。DFE[i]は、入力418においてF[i]を受け取り、選択線入力420においてDFE[i−1]から(たとえば、受け取ったF[i]と同じクロックサイクルのF[i−1]に関連する)検出したデータD[i−1]を受け取る。選択線入力420は、受け取ったF[i]に関連する出力D[i]を決定するために、DFE[i]が使用することができる。出力D[i]は、DFE[i+1]の選択線入力420に送信される。

0065

DFE[i]の一例の図が図8に図示され、ここで、i=N−1である。DFE[N−1]は、入力418においてF[N−1]を受け取り、DFE[N−2]から(たとえば、受け取ったF[N−1]と同じクロックサイクルのF[N−2]に関連する)検出したデータD[N−2]を受け取る。選択線入力420は、受け取ったF[N−1]に関連する出力D[N−1]を決定するために、DFE[N−1]が使用することができる。出力422はFF424に送信され、FF424の出力426は、DFE[0]の選択線入力420に送信される。DFE[0]は、受け取ったDFE[N−1]を使用して、次のクロックサイクルの出力D[0]を決定することができる。

0066

様々な実施形態で、様々なDFEタップ数kを使用することができる。図9図10図11図12図13、および図14を参照すると、2タップDFE206の例が図示される。図9の例に図示されるように、1つより多いDFEタップが使用されるとき、DFE206の1つより多いDFEブロックについて、データ記憶要素を使用して、次のクロックサイクルのために、出力422を記憶して、遅いクロック512と整合させることができる。

0067

図9を参照すると、DFEタップ数kが2であるDFE206の例が図示される。DFE206は、N個のDFEブロックを含むことができ、i番目のDFEブロックをDFE[i]と呼ぶことができ、ここで、iは整数であり、0<=i<=N−1である。N個のDFEブロックの各々(たとえば、DFE[i])は、FFE並列出力214の対応する符号(たとえば、F[i])を受け取る入力418、第1の以前に検出したデータ(たとえば、D[i−2])を受け取る選択線入力902、第2の以前に検出したデータ(たとえば、D[i−1])を受け取る選択線入力420を含み、DFE出力216のデータを含む出力422(たとえば、D[i])を提供することができる。

0068

図9の例では、いくつかのDFEブロックが、最後のクロックサイクルの、第1の以前に検出したデータおよび/または第2の以前に検出したデータを受け取ることができ、データ記憶要素を使用して、これらの以前に検出したデータを記憶して整合させることができる。たとえば、DFE[0]は、その選択線入力902において、DFE[N−2]に結合されるFF424から、第1の以前に検出したデータ(たとえば、最後のクロックサイクルのD[N−2]に関連するFF出力904)を受け取る。DFE[0]は、その選択線入力420において、DFE[N−1]に結合されるFF424から、第2の以前に検出したデータ(たとえば、最後のクロックサイクルのD[N−1]に関連するFF出力426)も受け取る。さらなる例として、DFE[1]は、その選択線入力902において、DFE[N−1]に結合されるFF424から、第1の以前に検出したデータ(たとえば、最後のクロックサイクルのD[N−1]に関連するFF出力426)を受け取る。DFE[1]は、やはり、その選択線入力420において、第2の以前に検出したデータD[0]を、DFE[0]の出力422に結合されるデータ記憶要素を何ら使用することなく直接DFE[0]から受け取る。

0069

図9の例では、いくつかの他のDFEブロックが、第1の以前に検出したデータおよび第2の以前に検出したデータを、出力422に結合されるデータ記憶要素を何ら使用することなく、直接他のDFEブロックの出力422から受け取る。たとえば、2<=i<=N−1であるDFE[i]の各々は、その選択線入力902においてDFE[i−2]からD[i−2]を受け取り、DFE[i−1]からその選択線入力420においてD[i−1]を受け取ることができる。

0070

いくつかの実施形態では、選択線入力902において受け取った、第1の以前に検出したデータに基づいて、DFEブロックの各々が、(たとえば、第1のマルチプレクサを使用することによって)第1の選択を実施して、複数の投機的経路から選択された中間結果を提供することができる。選択線入力902と中間結果との間の第1の選択遅延は、第1の判定によって(たとえば、第1のマルチプレクサのmux遅延によって)生じる可能性がある。選択線入力420において受け取った、第2の以前に検出したデータに基づいて、DFE[i]が、(たとえば、第2のマルチプレクサを使用することによって)第2の選択を実施して、中間結果から選択された出力422を提供することができる。(たとえば、中間結果と出力422との間または選択線入力420と出力422との間の)第2の選択遅延は、第2の判定によって(たとえば、第2のマルチプレクサのmux遅延によって)生じる可能性がある。

0071

ここで図10を参照すると、図9のDFE206のタイミング図の一例が図示される。図5を参照して上で議論したように、DFE206のタイミング要件は、次式のように与えられる。
(N+k−1)*選択遅延+FF遅延<=N*UI

0072

図9のDFE206の例では、DFEタップ数kは2であり、DFE206のタイミング要件は、次式のように与えられる。
(N+1)*選択遅延+FF遅延<=N*UI

0073

図10の例に図示されるように、データ入力と、第1の選択遅延1002および第2の選択遅延1004を含むD[0]との間に遅延がある。たとえば、第1の選択遅延1002は、DFE[0]の第1のマルチプレクサが、第1の以前に検出したデータを使用して第1の選択を行うことによって生じる可能性がある。さらなる例として、第2の選択遅延1004は、DFE[0]の第2のマルチプレクサが、第2の以前に検出したデータを使用して第2の選択を行うことによって生じる可能性がある。DFE[i]の第2の選択遅延1004は、DFE[i+1]についての第1の選択遅延1002と重複する可能性があることに留意されたい。そのため、入力418とD[N−1]との間の合計遅延は、次式のように計算することができる。
(N+1)*選択遅延

0074

いくつかの実施形態では、図9のDFE206が2つのデータ記憶要素(たとえば、FF424)を含むが、2つのデータ記憶要素は、記憶したデータを同じ遅いクロックに整合させるために使用されるので、2つのデータ記憶要素によって生じるFF遅延506は重複する。したがって、図9のDFE206の中のデータ記憶要素の追加は、DFE206のタイミング要件に影響を及ぼさない。

0075

ここで、図11図12図13図14、および図15を参照すると、DFE206のDFEブロック、特に、それぞれ、DFE[0]、DFE[1]、DFE[i]、DFE[N−2]、およびDFE[N−1]の詳細の例が図示される。入力符号F[i]は、図6図7、および図8を参照して上で議論したPAM−4符号とほぼ同様のPAM−4符号である。2つの以前に検出したPAM−4符号の各々が(−3、−1、+1、および+3の正規化した信号レベルを有する)4つの異なる値のうちの1つを有することができるために、各DFEブロックは、ここで、16の投機的経路を有する。16の投機的経路は、それぞれ、+3h2+3h1、+3h2+h1、+3h2−h1、+3h2−3h1、+h2+3h1、+h2+h1、+h2−h1、+h2−3h1、−3h2+3h1、−3h2+h1、−3h2−h1、−3h2−3h1、−3h2+3h1、−3h2+h1、−3h2−h1、および−3h2−3h1のタップの重み付けを有する。各投機的経路について、1つまたは複数の加算器606を使用して、入力データF[i]に、それぞれのタップの重み付けが適用される。それぞれのタップの重み付けを適用した後、出力がレジスタ602に提供されて、一時的なデータ判定を生成する。レジスタ602の16の出力が、16:4マルチプレクサ1102の入力に送信される。選択線入力902から第1の以前に検出したデータを受け取る際に、16:4マルチプレクサ1102が選択線入力902を使用して中間結果を選択する。一例では、第1の以前に検出したデータが+3の正規化した信号レベルを有し、16:4マルチプレクサ1102は、それぞれ、+3h2+3h1、+3h2+h1、+3h2−h1、および+3h2−3h1のタップの重み付けを有する4つの一時的なデータ判定を含む中間結果1102を提供する。中間結果1102は、4:1マルチプレクサ604の入力に提供され、ここで、出力422は、選択線入力420において受け取った第2の以前に検出したデータを使用して選択される。一例では、第2の以前に検出したデータが−1の正規化した信号レベルを有し、4:1マルチプレクサ604は、出力422に提供するため+3h2−h1のタップの重み付けが選択された一時的なデータ判定を選択する。

0076

様々な実施形態で、本開示の範囲内を維持したまま、他の変調方式(たとえば、非ゼロ復帰(NRZ)/PAM−2)を使用する信号を使用することができる。たとえば、いくつかの実施形態では、入力符号がPAM−2符号であり、各DFEブロックが(それぞれ、+h2+h1、+h2−h1、−h1+h1、および−h2−h1のタップの重み付けを有する)4つの投機的経路を有することができる。2つの2:1マルチプレクサを使用して出力422を選択することができる。

0077

DFE[0]の一例の図が図11に図示される。DFE[0]は、その選択線入力420において(最後のクロックサイクルのD[N−1]に関連する)FF出力426を受け取り、選択線入力420を、4:1マルチプレクサ604の入力に送信する。DFE[0]は、その選択線入力902において(最後のクロックサイクルのD[N−2]に関連する)FF出力904をやはり受け取り、選択線入力902を、その16:4マルチプレクサ1102の入力に送信する。DFE[0]は、その出力422から、DFE[1]の選択線入力420およびDFE[2]の選択線入力902にD[0]を送信することができる。

0078

DFE[1]の一例の図が図12に図示される。DFE[1]は、その選択線入力420においてDFE[0]からD[0]を受け取り、選択線入力420を、4:1マルチプレクサ604の入力に送信する。DFE[0]は、その選択線入力902において(最後のクロックサイクルのD[N−1]に関連する)FF出力426をやはり受け取り、選択線入力902を、その16:4マルチプレクサ1102の入力に送信する。DFE[1]は、その出力422から、DFE[2]の選択線入力420およびDFE[3]の選択線入力902にD[1]を送信することができる。

0079

DFE[i]の一例の図が図13に図示され、ここで、iは整数であり、2<=i<=N−3である。DFE[i]は、その選択線入力420においてDFE[i−1]からD[i−1]を受け取り、選択線入力420を、4:1マルチプレクサ604の入力に送信する。DFE[i]は、その選択線入力902においてDFE[i−2]からD[i−2]をやはり受け取り、選択線入力902を、その16:4マルチプレクサ1102の入力に送信する。DFE[i]は、その出力422から、DFE[i+1]の選択線入力420およびDFE[i+2]の選択線入力902にD[i]を送信することができる。

0080

DFE[N−2]の一例の図が図14に図示される。DFE[N−2]は、その選択線入力420においてDFE[N−3]からD[N−3]を受け取り、選択線入力420を、4:1マルチプレクサ604の入力に送信する。DFE[N−2]は、やはり、その選択線入力902においてD[N−4]を受け取り、選択線入力902を、その16:4マルチプレクサ1102の入力に送信する。DFE[N−2]は、その出力422から、DFE[N−1]の選択線入力420にD[N−2]を送信することができる。DFE[N−2]は、やはり、その出力422からFF424の入力にD[N−2]を送信することができ、FF424は、次のクロックサイクルの間DFE[0]の選択線入力902に出力904を提供する。

0081

DFE[N−1]の一例の図が図15に図示される。DFE[N−1]は、その選択線入力420においてDFE[N−2]からD[N−2]を受け取り、選択線入力420を、4:1マルチプレクサ604の入力に送信する。DFE[N−1]は、やはり、その選択線入力902においてD[N−3]を受け取り、選択線入力902を、その16:4マルチプレクサ1102の入力に送信する。DFE[N−1]は、その出力422からFF424の入力にD[N−1]を送信することができ、FF424は、その出力426を、次のクロックサイクルの間DFE[0]の選択線入力420およびDFE[0]の選択線入力902に送信することができる。

0082

図2図15を参照して上で議論した様々な設定(たとえば、N、k)は例にすぎず、以下の請求項に具体的に記載されるものを越えて制限する意図はないことに留意されたい。他の設定を使用できることは、当業者には理解されよう。たとえば、DFEタップ数kは、本開示の範囲内のままでありながら、1および2以外の数とすることができる。

0083

一例では、装置を提供することができる。そのような装置は、第1のクロックに基づいて生成される並列信号を受け取るように構成される判定帰還型等化器を含むことができ、判定帰還型等化器が、第1のクロックの第1のクロックサイクル期間に並列信号によって提供される並列符号の第1の組のうちの第1の符号を受け取り、第1の符号に判定帰還型等化を実施して、第2の等化ブロックに第1の判定を提供するように構成される第1の等化ブロックと、並列符号の第1の組のうちの第2の符号を受け取り、第1の等化ブロックから受け取った第1の判定を使用して第2の符号に判定帰還型等化を実施して、第1のクロックサイクル期間に第2の判定を提供するように構成される第2の等化ブロックとを含む。

0084

いくつかのそのような装置では、判定帰還型等化器は、並列符号の第1の組のうちの第3の符号を受け取り、第3の符号に判定帰還型等化を実施して、第1のクロックサイクル期間に記憶要素に第3の判定を提供するように構成される第3の等化ブロックと、第3の等化ブロックに結合され、第3の等化ブロックから受け取った第3の判定を第1の等化ブロックに提供するように構成される第1の記憶要素とを含む。

0085

いくつかのそのような装置では、第1の等化ブロックは、クロックの第2のクロックサイクル期間に並列信号によって提供される並列符号の第2の組のうちの第4の符号を受け取り、記憶要素から受け取った第3の判定を使用して第4の符号に判定帰還型等化を実施して、第2のクロックサイクル期間に第1の記憶要素から受け取った第3の判定を使用して決定された第4の判定を提供するように構成することができる。

0086

いくつかのそのような装置では、第1の記憶要素はフリップフロップであってよい。

0087

いくつかのそのような装置では、第1、第2、および第3の等化ブロックの各々は、以前に検出した符号に基づいた判定を受け取るように構成される選択線入力、ならびに選択線入力を使用して投機的経路からの出力を選択するための複数の投機的経路に結合される選択要素を含むことができる。

0088

いくつかのそのような装置では、選択要素はマルチプレクサであってよい。

0089

いくつかのそのような装置では、第1の等化ブロックにより提供される第1の判定と、第2の等化ブロックにより提供される第2の判定との間の遅延は、第2の等化ブロックのマルチプレクサによって引き起こされる可能性がある。

0090

いくつかのそのような装置では、第1の記憶要素は、フリップフロップをトリガするクロックの次のクロックエッジの前の、フリップフロップの少なくともセットアップ時間に、第3の等化ブロックからの第3の判定を受け取るように構成することができ、第1の等化ブロックは、次のクロックエッジ後の、フリップフロップの少なくともクロック−Q時間に第4の符号を受け取るように構成することができる。

0091

いくつかのそのような装置では、並列信号によって提供される符号は、PAM−4符号であってよい。

0092

いくつかのそのような装置では、並列信号は、符号速度を有する入力信号を使用して、アナログ−デジタル変換器(ADC)によって提供することができ、符号速度は、第1のクロックのクロック速度のN倍であってよく、Nは、並列信号によって提供される並列符号の数であってよい。

0093

別の例では、方法を提供することができる。そのような方法は、第1のクロックに基づいて生成される並列信号を提供することと、第1の等化ブロックによって、第1のクロックの第1のクロックサイクル期間に、並列信号によって提供される並列符号の第1の組のうちの第1の符号を受け取ることと、第1の等化ブロックによって、第1の符号に判定帰還型等化を実施して、第2の等化ブロックに第1の判定を提供することと、第2の等化ブロックによって、並列符号の第1の組のうちの第2の符号を受け取ることと、第2の等化ブロックによって、第1の等化ブロックから受け取った第1の判定を使用して第2の符号に判定帰還型等化を実施して、第1のクロックサイクル期間に第2の判定を提供することとを含むことができる。

0094

いくつかのそのような方法は、第3の等化ブロックによって、並列符号の第1の組のうちの第3の符号を受け取ることと、第3の等化ブロックによって、第3の符号に判定帰還型等化を実施して、第1のクロックサイクル期間に記憶要素に第3の判定を提供することと、第1の記憶要素によって、第3の等化ブロックから受け取った第3の判定を第1の等化ブロックに提供することとをさらに含むことができる。

0095

いくつかのそのような方法は、第1の等化ブロックによって、クロックの第2のクロックサイクル期間に、並列信号によって提供される並列符号の第2の組のうちの第4の符号を受け取ることと、第1の等化ブロックによって、記憶要素から受け取った第3の判定を使用して第4の符号に判定帰還型等化を実施して、第2のクロックサイクル期間に第1の記憶要素から受け取った第3の判定を使用して決定された第4の判定を提供することとをさらに含むことができる。

0096

いくつかのそのような方法では、第1の記憶要素はフリップフロップであってよい。

0097

いくつかのそのような方法は、第2の等化ブロックの選択要素によって、第2の等化ブロックにより受け取った第1の判定を使用して複数の投機的経路からの出力を選択することをさらに含むことができる。

0098

いくつかのそのような方法では、選択要素はマルチプレクサであってよい。

0099

いくつかのそのような方法では、第1の等化ブロックにより提供される第1の判定と、第2の等化ブロックにより提供される第2の判定との間の遅延は、第2の等化ブロックのマルチプレクサによって引き起こされる可能性がある。

0100

いくつかのそのような方法は、第1の記憶要素によって、フリップフロップをトリガするクロックの次のクロックエッジの前の、フリップフロップの少なくともセットアップ時間に、第3の等化ブロックからの第3の判定を受け取ることと、第1の等化ブロックによって、次のクロックエッジ後の、フリップフロップの少なくともクロック−Q時間に第4の符号を受け取ることとをさらに含むことができる。

0101

いくつかのそのような方法では、並列信号によって提供される符号は、PAM−4符号であってよい。

0102

いくつかのそのような方法は、符号速度を有するアナログ入力信号をアナログ−デジタル変換器(ADC)に提供することと、第1のクロックに基づいてADCを使用して、アナログ入力信号を並列信号に変換することとをさらに含むことができ、符号速度は、第1のクロックのクロック速度のN倍であってよく、Nは、並列信号によって提供される並列符号の数であってよい。

0103

本開示の様々な適用物には、様々な利点が存在しうる。すべての実施形態について、特定の利点は必要ではなく、異なる実施形態が異なる利点を与えることができる。いくつかの実施形態における利点のうちの1つは、DFEのデータ入力に並列符号を提供することによって、DFEのタイミング要件が緩和されることである。たとえば、1UI中に一度に到達する符号を処理するために、1UI中に符号についての判定帰還型等化を完了するための要件(たとえば、k*選択遅延+FF遅延<1UI)が除去される。並列に到達したN個の符号を処理することによって、DFEは、1つまたは複数の以前に検出したデータを遅いクロックと(たとえば、N*UIのクロックサイクル時間と)整合し、このことによって、1UI中に一度に到達するN個の符号を処理することと比較して、(N−1)*FFの遅延の節減を行う。いくつかの実施形態における他の利点は、並列に到達したN個の符号を処理することによって、マルチタップDFEにおいて、DFEブロックの選択遅延が部分的に重複し、このことによって、1UI中に一度に到達するN個の符号を処理することと比較して、(N−1)*(k−1)*選択遅延の節減を行うことができる。

0104

特定の実施形態を示して記載してきたが、特許請求される発明を好ましい実施形態に限定することは意図していないことが理解され、特許請求される発明の精神および範囲から逸脱することなく、様々な変形形態および変更形態を行うことができることが、当業者には明らかであろう。したがって、本明細書および図面は、限定的な意味ではなく、むしろ例示的な意味と考えるべきである。特許請求される発明は、代替形態、変更形態、および等価物を網羅することが意図される。

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