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技術 ダイナミック・ランダム・アクセス・メモリ(DRAM)及びセルフリフレッシュ方法

出願人 シンセンシンメムテクノロジーコーポレイション
発明者 リュウボー
出願日 2016年11月30日 (2年8ヶ月経過) 出願番号 2018-541400
公開日 2019年3月28日 (4ヶ月経過) 公開番号 2019-508808
状態 未査定
技術分野 メモリシステム DRAM
主要キーワード 書込操作 ユーザコントローラ リフレッシュ操作 ホットコード サブアレイ単位 操作期間 衝突状況 発生器回路
関連する未来課題
重要な関連分野

この項目の情報は公開日時点(2019年3月28日)のものです。
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図面 (6)

課題・解決手段

本発明は、コードビットを含むとともにセルフリフレッシュ操作を有するダイナミックランダムアクセスメモリDRAM)を開示した。例示する一実施例において、少なくとも1つのコードビットをNビットのユーザデータに加えて新なコードデータを形成する。ユーザデータが複数のユーザデータサブアレイに記憶され、コードビットがコードビットサブアレイに記憶される。各サブアレイが、ユーザに指定された各行アドレス及び列アドレスに対して少なくとも1つのビットを記憶する。リフレッシュ操作又はユーザ操作において、各サブアレイに対して個別にコントロールする。リフレッシュ操作は、複数のサブアレイにおける少なくとも1つのサブアレイだけで実行される。ユーザ操作は、複数のサブアレイのその他のサブアレイで実行される。誤り検出訂正回路は、コードビットを利用して、リフレッシュを実行するサブアレイのアドレス情報に基づいて誤りを検出し、ビットの誤りを訂正する。ユーザ読取操作とインナリフレッシュとを同時に進行する。

概要

背景

ダイナミックランダムアクセスメモリDRAM)は、データを小さなキャパシタに記憶するものである。小さなキャパシタにおいて電荷は様々な異なる漏洩ルートで漏洩するため、メモリのセルキャパシタに対して周期的にリフレッシュを実行することが必要である。このため、該メモリは静的なものではない。セルフリフレッシュ操作期間内に、ユーザ操作は、DRAMにアクセスできず、リフレッシュ操作が完了するまで待つ必要がある。よって、リフレッシュ期間は、メモリ及びシステムの性能に影響を及ぼしている。DRAMの高密度化、その最小加工寸法(feature size)のコンパクト化に伴い、リフレッシュの操作時間がより長くなる恐れがある。リフレッシュによる損失を抑えるため、従来の解決方法では、比較器によってユーザアドレスリフレッシュアドレス衝突状況チェックしている。ユーザ操作とリフレッシュ操作とが異なるバンク又は異なる行アドレスで行われる場合、両方を同時に進行することができる。一方、両方が完全一致するアドレスで行われ、且つアドレス衝突が発生した場合、リフレッシュ操作を中止する、又はユーザ読取操作を待機する必要がある。このような場合、メモリへのユーザ読取性能が低下し、アドレス範囲内において、ユーザ読取速度を一定に確保することができなくなる。

このため、アクセスアドレス衝突がなく且つユーザに感知されないリフレッシュを実行するダイナミック・ランダム・アクセス・メモリが必要になる。

概要

本発明は、コードビットを含むとともにセルフリフレッシュ操作を有するダイナミック・ランダム・アクセス・メモリ(DRAM)を開示した。例示する一実施例において、少なくとも1つのコードビットをNビットのユーザデータに加えて新なコードデータを形成する。ユーザデータが複数のユーザデータサブアレイに記憶され、コードビットがコードビットサブアレイに記憶される。各サブアレイが、ユーザに指定された各行アドレス及び列アドレスに対して少なくとも1つのビットを記憶する。リフレッシュ操作又はユーザ操作において、各サブアレイに対して個別にコントロールする。リフレッシュ操作は、複数のサブアレイにおける少なくとも1つのサブアレイだけで実行される。ユーザ操作は、複数のサブアレイのその他のサブアレイで実行される。誤り検出訂正回路は、コードビットを利用して、リフレッシュを実行するサブアレイのアドレス情報に基づいて誤りを検出し、ビットの誤りを訂正する。ユーザ読取操作とインナリフレッシュとを同時に進行する。

目的

本発明のもう1つの局面において、読取操作の1つの実施例では、リフレッシュを実行しているサブアレイに少なくとも1ビットのユーザデータが記憶され、該サブアレイがアクセス不可となり、未知のビットをインナデータバスに提供する

効果

実績

技術文献被引用数
0件
牽制数
0件

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請求項1

セルフリフレッシュ機能を有するとともに、付加コードビットを含み、a)複数のサブアレイを備えるバンクと、b)コードビット発生器回路と、c)読み出されたデータに対する誤り検出訂正回路と、d)セルフリフレッシュコントローラと、e)ユーザコントローラとを有することを特徴とするダイナミックランダムアクセスメモリDRAM)。

請求項2

前記複数のサブアレイは、複数のユーザデータサブアレイと少なくとも1つのコードビットサブアレイとにより構成されることを特徴とする請求項1に記載のダイナミック・ランダム・アクセス・メモリ。

請求項3

前記コードビット発生器回路は、少なくとも1つのコードビットを生成し、前記コードビットをNビットのユーザデータに加えることにより、新たなコードデータを形成することを特徴とする請求項1に記載のダイナミック・ランダム・アクセス・メモリ。

請求項4

前記誤り検出訂正回路は、サブアレイ選択信号に基づいてコードデータにおける誤りビット検出訂正することを特徴とする請求項1に記載のダイナミック・ランダム・アクセス・メモリ。

請求項5

コードビット発生器回路を利用してコードビットを生成し、該コードビットをNビットのユーザデータに加えて新たなコードデータを形成するaステップと、インナバスを介して前記コードデータを複数のサブアレイに分配し、一つのユーザアドレスにつき、サブアレイのそれぞれに少なくとも1つのビットを記憶し、セルフリフレッシュ操作又はユーザ読取/書込操作において、各サブアレイに対して個別にコントロールするbステップと、を含む、ダイナミック・ランダム・アクセス・メモリにデータを記憶する方法。

請求項6

前記Nビットのユーザデータは、複数のサブアレイに分配されることを特徴とする請求項5に記載のダイナミック・ランダム・アクセス・メモリにデータを記憶する方法。

請求項7

前記コードデータは、Nビットのユーザデータと付加コードビットを含むことを特徴とする請求項5に記載のダイナミック・ランダム・アクセス・メモリにデータを記憶する方法。

請求項8

リフレッシュ操作に用いられる少なくとも1つのサブアレイを選択するとともに、読取操作に用いられる複数のサブアレイを選択するステップを含むことを特徴とするダイナミック・ランダム・アクセス・メモリに対して読取及びリフレッシュを同時に実行する方法。

請求項9

全ての選択されたサブアレイが1つのユーザアドレスにつき少なくとも1つのコードビットデータを提供し、そのうち、各サブアレイが1つのユーザアドレスにつき少なくとも1ビットを提供することを特徴とする請求項8に記載のダイナミック・ランダム・アクセス・メモリに対して読取及びリフレッシュを同時に実行する方法。

請求項10

コードデータを、誤り検出訂正回路によって、コードデータの誤りビットの位置を表すリフレッシュを実行するサブアレイのアドレス情報に基づいて訂正することができることを特徴とする請求項8に記載のダイナミック・ランダム・アクセス・メモリに対して読取及びリフレッシュを同時に実行する方法。

技術分野

0001

本発明は、主に半導体メモリの技術分野に属す。より具体的には、本発明は、メモリアレイ構成及びダイナミックランダムアクセスメモリDRAM)のリフレッシュ方法に関する。

背景技術

0002

ダイナミック・ランダム・アクセス・メモリ(DRAM)は、データを小さなキャパシタに記憶するものである。小さなキャパシタにおいて電荷は様々な異なる漏洩ルートで漏洩するため、メモリのセルキャパシタに対して周期的にリフレッシュを実行することが必要である。このため、該メモリは静的なものではない。セルフリフレッシュ操作期間内に、ユーザ操作は、DRAMにアクセスできず、リフレッシュ操作が完了するまで待つ必要がある。よって、リフレッシュ期間は、メモリ及びシステムの性能に影響を及ぼしている。DRAMの高密度化、その最小加工寸法(feature size)のコンパクト化に伴い、リフレッシュの操作時間がより長くなる恐れがある。リフレッシュによる損失を抑えるため、従来の解決方法では、比較器によってユーザアドレスリフレッシュアドレス衝突状況チェックしている。ユーザ操作とリフレッシュ操作とが異なるバンク又は異なる行アドレスで行われる場合、両方を同時に進行することができる。一方、両方が完全一致するアドレスで行われ、且つアドレス衝突が発生した場合、リフレッシュ操作を中止する、又はユーザ読取操作を待機する必要がある。このような場合、メモリへのユーザ読取性能が低下し、アドレス範囲内において、ユーザ読取速度を一定に確保することができなくなる。

0003

このため、アクセスアドレス衝突がなく且つユーザに感知されないリフレッシュを実行するダイナミック・ランダム・アクセス・メモリが必要になる。

0004

本発明は、Nビットのユーザデータを複数のサブアレイ分配することにより、ダイナミック・ランダム・アクセス・メモリのバンクにデータを記憶する方法を記載した。特定のユーザ行アドレス及び列アドレスに対して、各サブアレイに少なくとも1つのビットデータが記憶される。

0005

該方法は、コードビット発生器回路により生成された少なくとも1つのコードビットをNビットのユーザデータに加えて、新たなコードデータを形成するステップを有する。該新たなコードデータは、内部バンクバスを介して複数のユーザサブアレイ及び少なくとも1つのコードビットサブアレイに分配される。前記ユーザデータを記憶する複数のサブアレイがユーザサブアレイであり、前記コードビットを記憶するサブアレイがコードビットサブアレイである。ユーザ読取/書込操作又はセルフリフレッシュ操作は、サブアレイ単位で行われるので、少なくとも1つのサブアレイがセルフリフレッシュ操作を実行しているとき、その他のサブアレイが読取/書込操作を同時に実行している。

0006

本発明の局面において、複数のサブアレイでは、ユーザが読取操作を実行している期間において、いつでもユーザサブアレイからNビットのデータを読み取ることができ、残りのリフレッシュを実行しているサブアレイは、アクセス不可となっている。

0007

本発明のもう1つの局面において、読取操作の1つの実施例では、リフレッシュを実行しているサブアレイに少なくとも1ビットのユーザデータが記憶され、該サブアレイがアクセス不可となり、未知のビットをインナデータバスに提供する可能性がある。その他のビットはその他のサブアレイから読み取ることができる。本発明のメモリは、さらに誤り検出訂正回路を有している。リフレッシュを実行するサブアレイがアクセス不可となっている場合、該誤り検出訂正回路が誤りビットを生成することができる。該誤りビットは、リフレッシュを実行するサブアレイからのものであり、且つこの特定のビットが変換されるので、読み出されたデータが正確なものになる。

0008

本発明のその他の局面において、誤りが発生しなかった場合、読み出されたデータが正確なものであると判断される。

0009

もう1つの実施例において、該コードビットサブアレイがセルフリフレッシュ操作を実行し、Nビットデータがユーザデータサブアレイから読み出される。このため、このNビットデータは正確なユーザデータである。

0010

本発明のその他の局面において、サブアレイが読取操作を実行しているとき、セルフリフレッシュ操作は、読取操作が完了するまで待つ必要がある。この場合、ユーザ読取操作のタイミングに影響を及ぼさない。

0011

本発明の局面において、ユーザ書込操作により、バンクのN個のユーザサブアレイにNビットのユーザデータが提供されるとともに、コードビット発生器回路がコードビットを生成し、コードビットサブアレイに書き込むようになる。

0012

本発明のその他の局面において、ユーザ書込操作時間には、I/Oパッドによる遅延時間と、アドレス解析と、ユーザのI/Oからバンクの内部のサブアレイまでのバス転送とが含まれている。このため、ユーザ書込操作の周期が内部サブアレイリフレッシュ又は書込操作の時間より長い。

0013

リフレッシュ操作を実行しているサブアレイに対して、サブアレイ書込操作は、リフレッシュ操作が完了するまで遅延される。

0014

本発明において、DRAMに用いられる、セルフリフレッシュ上の衝突がなくユーザに感知されない方法を記載した。ユーザ操作とリフレッシュ操作とは、1つのサブアレイと1つのビットを個別にコントロールすることができる。付加コードビットを利用することにより、1つのサブアレイ又は1つのビットが読取不可となる場合であっても、メモリがすぐにデータを読み取ることができる。

0015

以下の詳細な記載をよりよく理解するために、上記のように本発明の特徴及び技術的利点を広範且つ概略に説明する。以下、本発明のより多くの特徴及び利点を説明する。当業者は、本発明を、その他の構成に変更又は設計し且つ本発明と同様の目的を実現するための基礎とすることができると理解すべきである。当業者は、これらの均等、類似の構成が、本願の特許請求の範囲において記載された本発明の示唆から逸脱していないと理解すべきである。本発明の新しい特徴、構成、操作方式及び更なる目標、利点について、図面及び以下の記載により、よりよく理解できる。なお、各図面は、説明するためのものに過ぎず、本発明を限定するものではないのは無論である。

0016

以下の詳細説明及び図面により、本発明の本質及び利点をより良く理解できる。

図面の簡単な説明

0017

本発明の一実施例によるDRAM及びサブアレイ構成のブロック図である。
本発明のデータを複数のサブアレイに分配し且つ各サブアレイに複数のビットのうちの1つのビットを記憶させるデータ記憶方法のブロック図である。
8ビットのユーザデータに対して偶数パリティビットを用いた幾つかの例を示す表である。
付加コードビットを使用するときのDRAM読取操作の機能ブロック図である。
ユーザ読取操作とセルフリフレッシュ操作とが同時に進行することを例示するタイミングチャートである。

実施例

0018

以下、詳細な記載及び図面は、本願の構想を実現できる構成だけを示すものではなく、各種構成を説明するためのものである。

0019

本願において、複数の実施例を記載及び説明した。一局面では、本発明において、メモリ(特にDRAM)に用いられ且つメモリの性能を向上させるユーザデータ記憶方法を記載した。

0020

そして、データへのアクセス時間を縮減させ且つ性能を向上させるために、ユーザ読取操作とインナセルフリフレッシュとを同時に進行することができる。

0021

図1は、本発明の一実施例によるダイナミック・ランダム・アクセス・メモリ(DRAM)のブロック図を示している。この例において、メモリは、バンク101と、ユーザコントローラ102と、セルフリフレッシュコントローラ103と、デコーダ104と、コードビット発生器105と、誤り検出訂正回路106とを有する。バンク101には、MUX110と、サブアレイ120と、インナバス130とを有する。

0022

ユーザコントローラ102は、ユーザコマンド信号を受信してサブアレイのコントロール信号を生成し、複数のサブアレイに読取又は書込操作を実行させるように構成されている。

0023

セルフリフレッシュコントローラ103は、チップ内セルフリフレッシュ信号を受信してサブアレイコントロール信号を生成し、少なくとも1つの特定のサブアレイにリフレッシュ操作を実行させるように構成されている。

0024

MUX110Aは、コントローラ102、103からのコントロール信号を受信するとともに、デコーダ104からの選択信号sel[0]も受信するように構成されている。MUX110Aによる出力は、サブアレイ120Aをコントロールする。例示する一実施例において、sel[0]=0の場合、ユーザコントロール信号は、MUX110Aを介してサブアレイ120Aをコントロールし、サブアレイ120Aにユーザの読取又は書込操作を実行させる。sel[0]=1の場合、セルフリフレッシュコントロール信号は、MUX110Aを介してサブアレイ120Aをコントロールし、サブアレイ120Aにセルフリフレッシュ操作を実行させる。

0025

バンク101には、N+1個のサブアレイがある。各サブアレイは、それぞれに対応するMUX回路を有し、対応するコントロール信号が入力されるように構成されている。セルフリフレッシュコントローラ103は、サブアレイを選択してリフレッシュ操作を実行するために、リフレッシュアドレスを生成する。

0026

デコーダ104は、リフレッシュコントローラ103からのサブアレイのリフレッシュアドレスを受信し、サブアレイ選択信号sel[N:0]を生成するように構成されている。これらの選択信号は、ワンホットコード(one hot code)信号であり、少なくとも1つのサブアレイをリフレッシュ操作を実行するためのものとするとともに、その他のサブアレイをユーザ読取/書込操作を行うためのものとするように設けられている。例えば、sel[8:0]=「000000001」の場合、9つのサブアレイにおいて、サブアレイ#0だけがリフレッシュ操作を実行するためのものとして選択され、その他の8つのサブアレイがユーザ操作を行うためのものとして選択される。

0027

従来のバンク設計において、Nビットのユーザデータが1つのサブアレイに書き込まれ、その他のサブアレイはアイドル状態(idle)にある。

0028

本発明の実施例の一局面において、1つのユーザアドレスにつき、サブアレイのそれぞれに少なくとも1ビットが記憶される。NビットのユーザデータがN個のサブアレイに分配され、サブアレイごとに1ビットが記憶される。各サブアレイは、複数のワード線と複数のビット線とにより構成されている。サブアレイは、特定の行アドレス及び列アドレスを利用することによりアクセスすることができる。

0029

本発明の実施例のもう1つの局面において、バンク101におけるN+1個のサブアレイのうち、特定のサブアレイはコードビットを記憶するためのものであり、その以外のサブアレイはユーザデータだけを記憶するユーザサブアレイである。

0030

本発明の一実施例において、120Dは、コードビット発生器105からのコードビットを記憶するコードビットサブアレイである。

0031

コードビット発生器105は、ユーザ書込操作により入力されたNビットのデータを有するとともに、付加的な(もう1つの)1つのコードビットを生成するように構成されている。該コードビットは、コードビットサブアレイ120Dに記憶される。

0032

元のNビットのユーザデータと新たなコードビットとにより新たなコードデータが生成され、該新たなコードデータを、サブアレイごとに1ビットだけ記憶するように、インナバス130を介してN+1個のサブアレイにフィードする。バス130は、バンク101におけるN+1ビットのバスである。バス130は、N+1個のサブアレイとの間でコードビット及び元のN個のビットのユーザデータを送受信するためのものである。

0033

バス130は、さらに誤り検出訂正回路106と接続している。回路106は、バンク101におけるN+1個のサブアレイから入力されたN+1ビットを有するとともに、ユーザが読み取るNビットのデータを生成するように構成されている。回路106は、リフレッシュを実行するサブアレイからのビットを識別するためのリフレッシュアドレス情報をさらに有する。該サブアレイにおいてリフレッシュ操作が実行されているとき、リフレッシュを実行しているビットが不正確である可能性がある。回路106は、該読み出されたN+1ビットのデータに誤りがあるか否かをチェックする。

0034

誤りが検出された場合、リフレッシュを実行しているビットが不正確であると判断され、該ビットを変換する。誤りが検出されなかった場合、リフレッシュを実行している該ビットが正確であると判断され、不変に維持される。

0035

セルフリフレッシュ操作とユーザ読取操作とが同時に進行することを例示する実施例において、ユーザによる読取又は書込操作或いはインナセルフリフレッシュ操作は、サブアレイ単位で行われるので、少なくとも1つのサブアレイがリフレッシュ操作を実行しているとき、ユーザコントローラのコントロールによりその他のサブアレイが読取又は書込操作を実行している。

0036

本発明の一局面において、ユーザは、ユーザ読取操作期間において、N個のサブアレイからNビットのデータを読み取ることができる。これらのN個のサブアレイは、MUX110からのコントロール信号に基づいてユーザの読取操作を実行する。リフレッシュ操作を実行している残りのサブアレイは、読取不可となっている。リフレッシュを実行しているサブアレイが読取不可となっているが、インナバス130は、依然としてリフレッシュを実行しているサブアレイと接続し、回路106に1ビットを提供している。その他のサブアレイからその他のN個のビットが読み取られる。

0037

本発明の一実施例において、回路106は、N+1ビットの入力に基づいて誤りを検出するとともに、リフレッシュを実行するサブアレイのアドレスを受信する。この誤りのビットは、リフレッシュを実行するサブアレイからのものであり、当該特定されたビットが変換される。

0038

本発明のその他の局面において、回路106が誤りを検出しなかった場合、全てのビットが正確であると判断される。

0039

もう1つの実施例において、コードビットサブアレイ120Dがリフレッシュ操作を実行しているとともに、ユーザが複数のユーザサブアレイからNビットのデータを読み取るようになる。該Nビットのデータがユーザデータである。このため、リフレッシュを実行するビットを変換する必要がない。

0040

本発明のその他の局面において、サブアレイが読取操作を実行しているとき、セルフリフレッシュ操作は、読取操作が完了するまで待つ必要がある。この場合、ユーザ読取操作のタイミングに影響を及ぼさない。

0041

本発明の局面において、ユーザ書込操作の時間には、I/Oパッドによる遅延と、アドレス解析と、I/Oから内部サブアレイまでのバス転送(bus routing)とが含まれている。ユーザ書込操作の周期は内部サブアレイのリフレッシュ又は書込操作の周期より長い。

0042

本発明の局面において、ユーザ書込操作により、Nビットのユーザデータがバンクのユーザサブアレイに提供され、コードビット発生器回路がコードビットを生成し、コードビットサブアレイに書き込むようになる。リフレッシュ操作を実行しているサブアレイに対して、書込操作は、リフレッシュ操作が完了するまで遅延される。

0043

図2は、複数のサブアレイ及びバンクの内部における接続状況の詳細なブロック図を示している。各サブアレイは、複数のワード線と複数のビット線により構成されている。従来の設計において、1つのユーザアドレスにつき、1つのサブアレイはN個のビットデータを読み取る。これに対して、本発明において、1つのユーザアドレスにつき、複数のサブアレイはN個のビットデータを読み取るようになっている。バンクにおいて、各サブアレイは、同一の行及び列を共用している。

0044

図3の表は、偶数パリティ(even parity)によるコードビットの例を示している。該表には、8ビットの偶数パリティの3つの例が示されている。パリティビットと8ビットのデータとにより新たな9ビットのデータを形成する。例示した偶数パリティにおいて、新たな9ビットのデータにおいて「1」で表されるビットの数が偶数となる。該図では、例1に「1」で表されるビットが6つ存在し、例2に「1」で表されるビットが4つ存在し、例3に「1」で表されるビットが2つ存在している。これらは、いずれも偶数パリティの規定を満たしている。そのうちの1つのビットに対してリフレッシュ操作を実行する場合、読み出されたビットが不正確になる可能性があり、誤りが発生する場合がある。該実施例におけるパリティビットは、コードビットの一例にすぎず、各ユーザアドレスの誤りビット識別によって誤りビットを特定できるその他の各種機能的に同等なコードビットであってもよい。コードビットの機能は、本発明の特許請求の範囲により限定される特徴に該当する。

0045

図4は、ユーザ読取操作を実行するときのDRAMの機能を示している。ブロック401において、DRAMがユーザからの読取操作コマンドを受信する。そして、図1におけるユーザコントローラ102により、ユーザコントロール信号を生成するとともに、N個のサブアレイの読取操作を実行する。図2におけるユーザが入力した行アドレス及び列アドレスに基づいて、Nビットのデータが読み取られる。

0046

同時に、1つのサブアレイがリフレッシュ操作を実行し、出力されたビットが不正確になる可能性がある。ブロック402において、コードデータの誤りがあるか否かをチェックする。誤りが検出されなかった場合、ブロック403に示すように、ユーザサブアレイは、Nビットのデータを直接出力する。誤りが検出された場合、リフレッシュを実行しているサブアレイから読み出されたビットが不正確であると表示され、ブロック404に示すように、それを変換し、その他のNビットのデータが不変に維持される。変換後、新たなコードデータは正確なものになる。該Nビットのデータは、図1におけるユーザサブアレイと指定されたN個のユーザサブアレイからのものである。

0047

図5は、読取操作とリフレッシュ操作とが同時に進行するタイミングチャートを示している。t1のときに、ユーザ読取操作とインナセルフリフレッシュ操作とが同時に開始される。読取操作がN個のサブアレイで実行されると同時に、リフレッシュ操作が残りのサブアレイで実行される。上記の誤り検出訂正方法により、該Nビットのユーザデータを読み出すことができる。

0048

もう1つの場合において、セルフリフレッシュ操作を実行したあとにユーザコマンドを受信する。t2のときに、1つのサブアレイがセルフリフレッシュ操作を実行し、その他のN個のサブアレイがアイドル状態にある。t3のときに、ユーザは、読取操作のコマンドを入力する。従来の設計において、リフレッシュ操作を停止するか、又は読取操作を待つか、又は他の内部回路を追加してリフレッシュアドレスと読取アドレスとの衝突をチェックするかをしている。これに対して、本発明においては、読取操作は、ユーザが読取コマンドを入力したあとすぐに実行され、N個のサブアレイが読取操作を実行し始める。

0049

上記の誤り検出訂正の方法によれば、1つのサブアレイがリフレッシュ操作を実行している場合であっても、依然としてNビットのユーザデータを読み出すことができる。

0050

本願に記載された発明思想を、その他の数のサブアレイ構成からなるメモリ回路に適用しても良いことは無論である。

0051

上記のような本発明に対する説明により、当業者は、本発明を実行又は使用することができる。当業者にとって、本発明に対する各種の変更が容易に想到されるものであるとともに、本願で限定された一般原理をその他の各種の変形に適用することができる。これらも本発明の主旨又は範囲から逸脱していない。このため、本発明は、本願に記載された実施例及び設計に限定されるものではなく、本発明に開示された原理及び新しい特徴で表される最大範囲に該当する。

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