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技術 セルの信頼性を向上させるための垂直集積型3次元フラッシュメモリおよびその製造方法

出願人 コリアアドバンストインスティテュートオブサイエンスアンドテクノロジー
発明者 チェ・ヤンギュパク・ジュンヨン
出願日 2018年10月16日 (2年4ヶ月経過) 出願番号 2018-194851
公開日 2019年12月26日 (1年1ヶ月経過) 公開番号 2019-220670
状態 特許登録済
技術分野 半導体メモリ 不揮発性半導体メモリ
主要キーワード 速度水準 データ保存量 集積層 スマート機器 熱シミュレーション 高誘電率絶縁層 電気的絶縁特性 歪曲現象
関連する未来課題
重要な関連分野

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図面 (20)

課題

セル信頼性を向上させるための垂直集積型3次元フラッシュメモリおよびその製造方法を提供する。

解決手段

本発明の一実施形態に係る垂直集積型3次元フラッシュメモリは、基板上に第1絶縁層と第2絶縁層を順に積層して複数の絶縁層を形成する段階、前記基板の一部領域が露出するように前記複数の絶縁層の一部領域をエッチングする段階、前記エッチングされた前記複数の絶縁層の側面上部と前記基板の上部にチャネル層を形成する段階、前記チャネル層の上部に第1マカロニ層を形成する段階、および側面と下部面が前記第1マカロニ層に覆われるように前記第1マカロニ層の上部に第2マカロニ層を形成する段階を含む。

概要

背景

写真映像音声のようにデジタルデータの容量が幾何級数的に増加している中、これに付随して不揮発性(non−volatile)記憶媒体需要急増している。フラッシュメモリとは、現時点において常用化および量産化されている代表的な不揮発性メモリであり、ハードディスクに代わって急速に普及されている。

フラッシュメモリは、不揮発性メモリの動作のために、ゲート絶縁層の間に浮遊ゲート(floating gate)またはONO(Oxide−Nitride−Oxide)構造をなす窒化物のような電荷保存層を備えている。また、ゲートソースドレイン印加する電圧によって発生するFowler−Nordheim Tunneling現象またはホットキャリア注入(Hot−Carrier Injection)現象によって電荷保存層に注入される電子を保存するという原理に基づいて不揮発性メモリの動作を実行する。

スマート機器の普及によってデータ保存量に対する要求が増加しているが、これにより、面積が等しいフラッシュメモリチップ(chip)内に保存するメモリ集積度を増加させる動き活発になった。集積度を向上させるためには、チップ内に出来るだけ多くのセル(cell)を集積しなければならない。1つのセルは、1ビット、2ビット(MLC)、3ビット(TLC)などのデータを保存することができ、最近では4ビット(QLC)技術までもが開発されつつある。

今までは、2次元(2D)平面での微細な工程によってフラッシュメモリセル製作することでチップの集積度を向上させてきたが、セル面積(またはゲートの長さ)の小型化が進むにつれ、セルトランジスタ(cell transistor)の短チャネル効果(short−channel effect)の深化、相異するワードライン(word line)間の電気干渉現象(cell disturbance)の深化、過度最小線幅工程による製造費用の増加、技術的限界などの問題が生じるようになった。このような問題により、フラッシュメモリの集積度向上と駆動信頼性の改善は限界を迎えるようになったが、これを解決しようと、垂直集積型3次元構造のフラッシュメモリ(3D V−NAND)セル製造技術が新たに登場するようになった。

本発明は、垂直集積型3次元構造のフラッシュメモリにおいて、フラッシュメモリの駆動中に発生する熱を効果的に基板に放出することができる方案を提案する。

概要

セルの信頼性を向上させるための垂直集積型3次元フラッシュメモリおよびその製造方法を提供する。本発明の一実施形態に係る垂直集積型3次元フラッシュメモリは、基板上に第1絶縁層と第2絶縁層を順に積層して複数の絶縁層を形成する段階、前記基板の一部領域が露出するように前記複数の絶縁層の一部領域をエッチングする段階、前記エッチングされた前記複数の絶縁層の側面上部と前記基板の上部にチャネル層を形成する段階、前記チャネル層の上部に第1マカロニ層を形成する段階、および側面と下部面が前記第1マカロニ層に覆われるように前記第1マカロニ層の上部に第2マカロニ層を形成する段階を含む。

目的

本発明の実施形態は、熱伝導率の高いマカロニ層を利用することで垂直集積型3次元フラッシュメモリのセルの信頼性を向上させることができる、3次元フラッシュメモリおよびその製造方法を提供する

効果

実績

技術文献被引用数
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牽制数
0件

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請求項1

基板上に第1絶縁層と第2絶縁層を順に積層して複数の絶縁層を形成する段階、前記基板の一部領域が露出するように前記複数の絶縁層の一部領域をエッチングする段階、前記エッチングされた前記複数の絶縁層の側面上部と前記基板上部にチャネル層を形成する段階、前記チャネル層の上部に第1マカロニ層を形成する段階、および側面と下部面が前記第1マカロニ層に覆われるように前記第1マカロニ層の上部に第2マカロニ層を形成する段階を含む、3次元フラッシュメモリの製造方法。

請求項2

前記第2マカロニ層の全領域を覆うように前記第1マカロニ層を追加で形成する段階をさらに含むことを特徴とする、請求項1に記載の3次元フラッシュメモリの製造方法。

請求項3

前記第1マカロニ層の全領域を覆うように前記チャネル層を追加で形成する段階をさらに含むことを特徴とする、請求項2に記載の3次元フラッシュメモリの製造方法。

請求項4

前記第2マカロニ層を形成する段階はタングステン(W)、窒化チタン(TiN)、窒化タンタル(TaN)、アルミニウム(Al)、銅(Cu)を含む金属と、炭素ナノチューブ(CNT:carbonnanotube)、グラフェン(Graphene)、C60、ダイヤモンドを含む炭素系材料のうちの少なくとも1つを利用して前記第2マカロニ層を形成することを特徴とする、請求項1に記載の3次元フラッシュメモリの製造方法。

請求項5

前記第2マカロニ層を形成する段階は、予め設定された値以上の熱伝導率を有する材料を利用して前記第2マカロニ層を形成することを特徴とする、請求項1に記載の3次元フラッシュメモリの製造方法。

請求項6

前記チャネル層を形成する段階は、前記エッチングされた前記複数の絶縁層の側面上部に犠牲絶縁層電荷保存層、およびトンネル絶縁層を順に形成し、前記形成されたトンネル絶縁層の側面上部と前記基板の上部にチャネル層を形成することを特徴とする、請求項1に記載の3次元フラッシュメモリの製造方法。

請求項7

前記第1マカロニ層は、前記第2マカロニ層よりも電気的絶縁特性が高く、前記第2マカロニ層よりも熱伝導率が低いことを特徴とする、請求項1に記載の3次元フラッシュメモリの製造方法。

請求項8

チャネル層の上部に第1マカロニ層を形成する段階、および側面が前記第1マカロニ層に覆われて下部面が基板と直接連結するように第2マカロニ層を形成する段階を含み、前記第2マカロニ層は、前記第1マカロニ層よりも熱伝導率が高い、3次元フラッシュメモリの製造方法。

請求項9

前記基板上に第1絶縁層と第2絶縁層を順に積層して複数の絶縁層を形成する段階、前記基板の一部領域が露出するように前記複数の絶縁層の一部領域をエッチングする段階、および前記エッチングされた前記複数の絶縁層の側面上部と前記基板の上部に前記チャネル層を形成する段階をさらに含むことを特徴とする、請求項8に記載の3次元フラッシュメモリの製造方法。

請求項10

前記チャネル層を形成する段階は、前記エッチングされた前記複数の絶縁層の側面上部に犠牲絶縁層、電荷保存層、およびトンネル絶縁層を順に形成し、前記形成されたトンネル絶縁層の側面上部と前記基板の上部にチャネル層を形成することを特徴とする、請求項9に記載の3次元フラッシュメモリの製造方法。

請求項11

前記第2マカロニ層の上部領域を覆うように前記第1マカロニ層を追加で形成する段階をさらに含むことを特徴とする、請求項8に記載の3次元フラッシュメモリの製造方法。

請求項12

前記第2マカロニ層を形成する段階は、タングステン(W)、窒化チタン(TiN)、窒化タンタル(TaN)、アルミニウム(Al)、銅(Cu)を含む金属と、炭素ナノチューブ(CNT:carbonnanotube)、グラフェン(Graphene)、C60、ダイヤモンドを含む炭素系材料のうちの少なくとも1つを利用して前記第2マカロニ層を形成することを特徴とする、請求項8に記載の3次元フラッシュメモリの製造方法。

請求項13

基板上に3次元で形成されるチャネル層、前記チャネル層の上部に形成される第1マカロニ層、および側面と下部面が前記第1マカロニ層に覆われるように前記第1マカロニ層の上部に形成される第2マカロニ層を含む、3次元フラッシュメモリ。

請求項14

前記第2マカロニ層は、前記第1マカロニ層よりも熱伝導率が高いことを特徴とする、請求項13に記載の3次元フラッシュメモリ。

請求項15

前記第1マカロニ層は、前記第2マカロニ層の全領域を覆うように形成されることを特徴とする、請求項13に記載の3次元フラッシュメモリ。

請求項16

前記チャネル層は、前記第1マカロニ層の全領域を覆うように形成されることを特徴とする、請求項13に記載の3次元フラッシュメモリ。

請求項17

前記第2マカロニ層は、タングステン(W)、窒化チタン(TiN)、窒化タンタル(TaN)、アルミニウム(Al)、銅(Cu)を含む金属と、炭素ナノチューブ(CNT:carbonnanotube)、グラフェン(Graphene)、C60、ダイヤモンドを含む炭素系材料のうちの少なくとも1つを利用して形成されることを特徴とする、請求項13に記載の3次元フラッシュメモリ。

請求項18

チャネル層の上部に第1マカロニ層を形成する段階、前記第1マカロニ層の上部に第2マカロニ層を形成する段階、および前記第2マカロニ層の全領域を覆うように前記第1マカロニ層を追加で形成する段階を含む、3次元フラッシュメモリの製造方法。

請求項19

基板上に3次元で形成されるチャネル層、前記チャネル層の上部に形成される第1マカロニ層、および側面と上部面が前記第1マカロニ層に覆われて下部面が基板と直接連結するように、前記第1マカロニ層の内部に形成される第2マカロニ層を含む、3次元フラッシュメモリ。

技術分野

0001

本発明は、垂直集積型3次元フラッシュメモリに関し、より詳細には、熱伝導率の高いマカロニ層を利用することで垂直集積型3次元フラッシュメモリのセル信頼性を向上させることができる、3次元フラッシュメモリおよびその製造方法に関する。

背景技術

0002

写真映像音声のようにデジタルデータの容量が幾何級数的に増加している中、これに付随して不揮発性(non−volatile)記憶媒体需要急増している。フラッシュメモリとは、現時点において常用化および量産化されている代表的な不揮発性メモリであり、ハードディスクに代わって急速に普及されている。

0003

フラッシュメモリは、不揮発性メモリの動作のために、ゲート絶縁層の間に浮遊ゲート(floating gate)またはONO(Oxide−Nitride−Oxide)構造をなす窒化物のような電荷保存層を備えている。また、ゲートソースドレイン印加する電圧によって発生するFowler−Nordheim Tunneling現象またはホットキャリア注入(Hot−Carrier Injection)現象によって電荷保存層に注入される電子を保存するという原理に基づいて不揮発性メモリの動作を実行する。

0004

スマート機器の普及によってデータ保存量に対する要求が増加しているが、これにより、面積が等しいフラッシュメモリチップ(chip)内に保存するメモリ集積度を増加させる動き活発になった。集積度を向上させるためには、チップ内に出来るだけ多くのセル(cell)を集積しなければならない。1つのセルは、1ビット、2ビット(MLC)、3ビット(TLC)などのデータを保存することができ、最近では4ビット(QLC)技術までもが開発されつつある。

0005

今までは、2次元(2D)平面での微細な工程によってフラッシュメモリセル製作することでチップの集積度を向上させてきたが、セル面積(またはゲートの長さ)の小型化が進むにつれ、セルトランジスタ(cell transistor)の短チャネル効果(short−channel effect)の深化、相異するワードライン(word line)間の電気干渉現象(cell disturbance)の深化、過度最小線幅工程による製造費用の増加、技術的限界などの問題が生じるようになった。このような問題により、フラッシュメモリの集積度向上と駆動信頼性の改善は限界を迎えるようになったが、これを解決しようと、垂直集積型3次元構造のフラッシュメモリ(3D V−NAND)セル製造技術が新たに登場するようになった。

0006

本発明は、垂直集積型3次元構造のフラッシュメモリにおいて、フラッシュメモリの駆動中に発生する熱を効果的に基板に放出することができる方案を提案する。

発明が解決しようとする課題

0007

本発明の実施形態は、熱伝導率の高いマカロニ層を利用することで垂直集積型3次元フラッシュメモリのセルの信頼性を向上させることができる、3次元フラッシュメモリおよびその製造方法を提供する。

0008

具体的に、本発明の実施形態は、マカロニ層の内部に熱伝導率の高い材料を挿入して垂直集積型3次元フラッシュメモリのセルで発生する発熱現象に対する放熱機能を向上させることにより、3次元フラッシュメモリのセルの信頼性を向上させることができる、3次元フラッシュメモリおよびその製造方法を提供する。

課題を解決するための手段

0009

本発明の一実施形態に係る3次元フラッシュメモリの製造方法は、基板上に第1絶縁層と第2絶縁層を順に積層して複数の絶縁層を形成する段階、前記基板の一部領域が露出するように前記複数の絶縁層の一部領域をエッチングする段階、前記エッチングされた前記複数の絶縁層の側面上部と前記基板の上部にチャネル層を形成する段階、前記チャネル層の上部に第1マカロニ層を形成する段階、および側面と下部面が前記第1マカロニ層に覆われるように前記第1マカロニ層の上部に第2マカロニ層を形成する段階を含む。

0010

また、本発明の一実施形態に係る3次元フラッシュメモリの製造方法は、前記第2マカロニ層の全領域を覆うように前記第1マカロニ層を追加で形成する段階をさらに含んでよい。

0011

さらに、本発明の一実施形態に係る3次元フラッシュメモリの製造方法は、前記第1マカロニ層の全領域を覆うように前記チャネル層を追加で形成する段階をさらに含んでよい。

0012

前記第2マカロニ層を形成する段階は、タングステン(W)、窒化チタン(TiN)、窒化タンタル(TaN)、アルミニウム(Al)、銅(Cu)を含む金属と、炭素ナノチューブ(CNT:carbon nano tube)、グラフェン(Graphene)、C60、ダイヤモンドを含む炭素系材料のうちの少なくとも1つを利用して前記第2マカロニ層を形成してよい。

0013

前記第2マカロニ層を形成する段階は、予め設定された値以上の熱伝導率を有する材料を利用して前記第2マカロニ層を形成してよい。

0014

前記チャネル層を形成する段階は、前記エッチングされた前記複数の絶縁層の側面上部に犠牲絶縁層、電荷保存層、およびトンネル絶縁層を順に形成し、前記形成されたトンネル絶縁層の側面上部と前記基板の上部にチャネル層を形成してよい。

0015

前記第1マカロニ層は、前記第2マカロニ層よりも電気的絶縁特性が高く、前記第2マカロニ層よりも熱伝導率が低くてよい。

0016

本発明の他の実施形態に係る3次元フラッシュメモリの製造方法は、チャネル層上部に第1マカロニ層を形成する段階、および側面が前記第1マカロニ層に覆われて下部面が基板と直接連結するように第2マカロニ層を形成する段階を含み、前記第2マカロニ層は、前記第1マカロニ層よりも熱伝導率が高いことを特徴とする。

0017

また、本発明の他の実施形態に係る3次元フラッシュメモリの製造方法は、前記基板上に第1絶縁層と第2絶縁層を順に積層して複数の絶縁層を形成する段階、前記基板の一部領域が露出するように前記複数の絶縁層の一部領域をエッチングする段階、および前記エッチングされた前記複数の絶縁層の側面上部と前記基板の上部に前記チャネル層を形成する段階をさらに含んでよい。

0018

前記チャネル層を形成する段階は、前記エッチングされた前記複数の絶縁層の側面上部に犠牲絶縁層、電荷保存層、およびトンネル絶縁層を順に形成し、前記形成されたトンネル絶縁層の側面上部と前記基板の上部にチャネル層を形成してよい。

0019

さらに、本発明の他の実施形態に係る3次元フラッシュメモリの製造方法は、前記第2マカロニ層の上部領域を覆うように前記第1マカロニ層を追加で形成する段階をさらに含んでよい。

0020

前記第2マカロニ層を形成する段階は、タングステン(W)、窒化チタン(TiN)、窒化タンタル(TaN)、アルミニウム(Al)、銅(Cu)を含む金属と、炭素ナノチューブ(CNT:carbon nano tube)、グラフェン(Graphene)、C60、ダイヤモンドを含む炭素系材料のうちの少なくとも1つを利用して前記第2マカロニ層を形成してよい。

0021

本発明の一実施形態に係る3次元フラッシュメモリは、基板上に3次元で形成されるチャネル層、前記チャネル層上部に形成される第1マカロニ層、および側面と下部面が前記第1マカロニ層に覆われるように前記第1マカロニ層の上部に形成される第2マカロニ層を含む。

0022

前記第2マカロニ層は、前記第1マカロニ層よりも熱伝導率が高くてよい。

0023

前記第1マカロニ層は、前記第2マカロニ層の全領域を覆うように形成されてよく、前記チャネル層は、前記第1マカロニ層の全領域を覆うように形成されてよい。

0024

前記第2マカロニ層は、タングステン(W)、窒化チタン(TiN)、窒化タンタル(TaN)、アルミニウム(Al)、銅(Cu)を含む金属と、炭素ナノチューブ(CNT:carbon nano tube)、グラフェン(Graphene)、C60、ダイヤモンドを含む炭素系材料のうちの少なくとも1つを利用して形成されてよい。

0025

本発明のさらに他の実施形態に係る3次元フラッシュメモリの製造方法は、チャネル層上部に第1マカロニ層を形成する段階、前記第1マカロニ層上部に第2マカロニ層を形成する段階、および前記第2マカロニ層の全領域を覆うように前記第1マカロニ層を追加形成する段階を含む。

0026

本発明の他の実施形態に係る3次元フラッシュメモリは、基板上に3次元で形成されるチャネル層、前記チャネル層の上部に形成される第1マカロニ層、および側面と上部面が前記第1マカロニ層に覆われて下部面が基板と直接連結するように前記第1マカロニ層の内部に形成される第2マカロニ層を含む。

発明の効果

0027

本発明の実施形態によると、マカロニ層内部に高い熱伝導率の材料を挿入して垂直集積型3次元フラッシュメモリのセルで発生する発熱現象に対する放熱機能を向上させることにより、3次元フラッシュメモリのセル信頼性を向上させることができる。

0028

すなわち、本発明の実施形態によると、垂直集積型3次元フラッシュメモリの駆動中に発生する熱が効率的に基板に放熱されることができるため、セルデータの信頼性(retention)、セルの寿命および耐久性(endurance)が改善され、集積度が高くなるにつれて深化するセル間のスレッショルド電圧歪曲現象を減らし、データの歪曲現象も減らすことができる。

0029

したがって、本発明に係る技術は、高集積された3次元フラッシュメモリへの適用に適合する。

図面の簡単な説明

0030

本発明の一実施形態における、垂直集積型3次元フラッシュメモリの断面図である。
図1に示された垂直集積型3次元フラッシュメモリを製造する過程を説明するための例示図である。
図1に示された垂直集積型3次元フラッシュメモリを製造する過程を説明するための例示図である。
図1に示された垂直集積型3次元フラッシュメモリを製造する過程を説明するための例示図である。
図1に示された垂直集積型3次元フラッシュメモリを製造する過程を説明するための例示図である。
図1に示された垂直集積型3次元フラッシュメモリを製造する過程を説明するための例示図である。
図1に示された垂直集積型3次元フラッシュメモリを製造する過程を説明するための例示図である。
図1に示された垂直集積型3次元フラッシュメモリを製造する過程を説明するための例示図である。
図1に示された垂直集積型3次元フラッシュメモリを製造する過程を説明するための例示図である。
図1に示された垂直集積型3次元フラッシュメモリを製造する過程を説明するための例示図である。
既存の垂直集積型3次元フラッシュメモリと図1の構造の断面図と平面図である。
既存の垂直集積型3次元フラッシュメモリと図1の構造で発生する放熱経路に対する熱シミュレーションの結果を示した例示図である。
既存の垂直集積型3次元フラッシュメモリと図1の構造で抽出された温度分布を示した例示図である。
本発明の他の実施形態における、垂直集積型3次元フラッシュメモリの断面図である。
図6に示された垂直集積型3次元フラッシュメモリを製造する過程を説明するための例示図である。
図6に示された垂直集積型3次元フラッシュメモリを製造する過程を説明するための例示図である。
図6に示された垂直集積型3次元フラッシュメモリを製造する過程を説明するための例示図である。
図6に示された垂直集積型3次元フラッシュメモリを製造する過程を説明するための例示図である。
図6に示された垂直集積型3次元フラッシュメモリを製造する過程を説明するための例示図である。
図6に示された垂直集積型3次元フラッシュメモリを製造する過程を説明するための例示図である。
図6に示された垂直集積型3次元フラッシュメモリを製造する過程を説明するための例示図である。
図6に示された垂直集積型3次元フラッシュメモリを製造する過程を説明するための例示図である。
図6に示された垂直集積型3次元フラッシュメモリを製造する過程を説明するための例示図である。
既存の垂直集積型3次元フラッシュメモリと図6の構造の断面図と平面図である。
既存の垂直集積型3次元フラッシュメモリと図6の構造で発生する放熱経路に対する熱シミュレーションの結果を示した例示図である。
既存の垂直集積型3次元フラッシュメモリと図6の構造で抽出された温度分布を示した例示である。

実施例

0031

本発明の利点および特徴、またはこれらを達成する方法は、添付の図面と共に詳細に説明されている実施形態を参照すれば明確になるであろう。しかし、本発明は、以下で開示される実施形態に限定されてはならず、互いに異なる多様な形態によって実現可能である。ただし、本実施形態は、本発明の開示が完全となるようにし、本発明が属する技術分野において通常の知識を有する者に発明の範疇を完全に知らせるために提供されるものに過ぎず、本発明は特許請求の範囲によってのみ定義される。

0032

本明細書で用いられる用語は、実施形態を説明するためのものに過ぎず、本発明を制限するためのものではない。本明細書に記載される単数型は、特別な言及がない限り複数型も含む。明細書で用いられる「含む(comprises)」および/または「含む(comprising)」は、言及される構成要素、段階、動作、および/または素子が1つ以上の他の構成要素、段階、動作、および/または素子の存在または追加を排除しない。

0033

他の定義がない限り、本明細書で用いられるすべての用語(技術的および科学的用語を含む)は、本発明が属する技術分野において通常の知識を有する者によって共通的に理解されることができるという意味で使用されるものである。さらに、一般的な辞書に定義されている用語は、明白に特別に定義されていない限り、理想的または過度に解釈されてはならない。

0034

以下、添付の図面を参照しながら、本発明の好ましい実施形態について詳細に説明する。図面上の等しい構成要素については等しい参照符号を使用し、等しい構成要素に関する重複する説明は省略する。

0035

3D V−NANDフラッシュメモリセルが製造されることにより、セルの面積は2次元平面で製造されていた既存のセルに比べて大きくなり、これによってワードライン間に発生する電気的干渉現象が減少した。これにより、2次元平面で製造されていたセルがplanar構造を備えるようになった反面、3D V−NANDフラッシュメモリセルはgate−all−around(GAA)構造を採択していることから、短チャネル効果も効果的に減少させることができるようになった。何よりも、垂直集積型3次元構造を採択することにより、等しい面積のチップ内に集積されるメモリの容量を大幅に向上させることができるようになった。

0036

しかし、既存の2次元平面で製造されていたplanar構造のフラッシュメモリセルとは異なり、3D V−NANDフラッシュメモリセルの製造は、垂直構造という固有の特性により、高いアスペクト比(aspect ratio)を有するdeep holeのエッチング工程(etching)とチャネル蒸着工程(deposition)が必ず必要となった。

0037

これにより、既存の2次元平面で製造されていたplanar構造のフラッシュメモリセルのチャネル材料単結晶シリコン(single−crystalline silicon)であることとは異なり、3D V−NANDフラッシュメモリセルのチャネル材料は、多結晶シリコン(poly−crystalline silicon)によって製作される。

0038

しかし、既存にチャネルとして使用されてきた単結晶シリコンの熱伝導率(thermal conductivity)(130W/mK)が発熱現象を無視できるほどに十分に高いものであることとは異なり、多結晶シリコンは低い熱伝導率(31W/mK)を有することを特徴としている。さらに、2次元フラッシュメモリセルが備えるplanar構造では、基板がヒートシンク(heat sink)の役割を十分に行うため、3D V−NANDフラッシュメモリセルの構造であるGAAに比べて放熱効率が遥かに優れている。

0039

このような憂慮は、3D V−NANDフラッシュメモリセルに適用されるマカロニ(macaroni)絶縁層によってさらに深化される。マカロニ層とは、多結晶シリコンだけが有する固有のグレイン(grain)によって引き起こるスレッショルド電圧(VTH)の散布を最小化するための技術であり、2007年に東(Toshiba)によって初めて開発された。チャネルの製作を非晶質(amorphous)シリコンの蒸着およびアニーリング(annealing)技術によって多結晶シリコンを形成するという3D V−NANDフラッシュメモリセルの製造技術の特性上、アニーリング過程において多結晶シリコンのグレインのランダム(random)散布は避けることができない。しかし、このような技術により、スレッショルド電圧の散布が効率的に改善された。現在、フラッシュメモリ製造社の殆どは、このような技術を量産に適用している。

0040

しかし、このようなマカロニ層は、熱伝導率(1W/mK)の低い代表的な材料である。したがって、このような材料の使用を増加することは、チャネルで発生する熱の放出を妨げ、熱をチャネルに留めるようにするため、メモリの性能低下を引き起こす恐れがある。

0041

セルが集積される層数の増加に比例して増加する多結晶シリコンとマカロニ層の体積は、熱容量(thermal capacitance)の増加を引き起こす。また、これは、メモリ駆動中に発生する熱を冷却させるために多くの時間を必要とするようになることを意味し、要求される冷却時間の増加は、フラッシュメモリのprogram/erase(P/E)性能を阻害させる要因として作用するようにもなる。特に、集積されたフラッシュメモリセルの中間層として形成されたセルの放熱効率が最も劣悪であると思われる。

0042

結論的に、3D V−NANDフラッシュメモリセルのチャネルで発生する熱の放熱効率は、既存の2次元フラッシュメモリセルに比べて優れておらず、このような現象は、キャリア移動度(carrier mobility)の減少およびsensing marginの減少、高温によるセルデータの信頼性(例えば、retention特性)の低下、BTI(bias temperature instability)のようなメカニズムによるセルデータの耐久性(例えば、endurance cycling特性)の低下、スレッショルド電圧の散布歪曲などのような問題を引き起こすという致命的な原因として作用することもある。

0043

現在量産中である3D V−NANDフラッシュメモリセルの集積層数は64層に留まっているが、今後に積層される層数が増加することにより、上述したような憂慮はさらに深まるものと予想される。特に、エッチング工程と静止摩擦(stiction)現象により、3D V−NANDフラッシュメモリセルの集積可能な層数は、技術的な限界に到達するようになる蓋然性が大きい。したがって、最終的に、3D V−NANDフラッシュメモリセルは、現在使用中である、multi−level cells(MLC:00,01,10,11)とtriple−level cells(TLC:000,001,010,011,100,101,110,111)のスレッショルド電圧の分布を越え、単位セルあたり4ビットあるいは5ビットデータの保存が可能なquad−level cells(QLC)またはpentad−level cells(PLC)として適用するようになるであろう。セルに保存可能なビット数がQLCのように増加する場合、1つの状態あたりのスレッショルド電圧の分布は1V〜数百mV水準と数倍が減少するようになり、これによって状態を区分するスレッショルド電圧間のmarginが少なくなる。したがって、発熱現象によるフラッシュメモリの性能と信頼性の低下に対する懸念から逃れるのは困難であると予想される。

0044

本発明は、このような垂直集積型3次元構造のフラッシュメモリにおいて、フラッシュメモリの駆動中に発生する熱を効果的に基板に放熱することにより、フラッシュメモリのセルの信頼性を向上させることができる、フラッシュメモリおよびこの製造方法を提供することをその要旨とする。

0045

ここで、本発明は、互いに異なる材料を使用する2つのマカロニ層を利用することで、フラッシュメモリの駆動中に発生する熱を効果的に基板に放熱する。具体的に、熱伝導率の高い材料によって形成されるマカロニ層を他のマカロニ層で覆うように形成することにより、フラッシュメモリの駆動中に発生する熱を効果的に基板に放熱する。

0046

マカロニ層は、多孔性(porous)の絶縁材料によって液体状態で塗布された後、硬化して製作される。このとき、マカロニ層は、硬化する温度に応じて多孔性の割合が決まるが、多孔性の割合が高いほど熱伝導率は低い。しかし、マカロニ層として広く用いられているPSZ(porous partially stabilized zirconia)のような場合は、シリコン酸化膜(SiO2)と類似の熱伝導率(1 W/mK)を有しているため、フラッシュメモリの駆動過程中に発生する熱を外部に放出することは容易でない。

0047

したがって、本発明は、第1マカロニ層の内部に形成される第2マカロニ層を熱伝導率の高い炭素系列素材と金属のうちの少なくとも1つを利用して形成することにより、フラッシュメモリで発生する熱をヒートシンクである基板に効果的に放出する。

0048

このような本発明について、図1図5を参照しながら詳しく説明する。

0049

図1は、本発明の一実施形態における、垂直集積型3次元フラッシュメモリの断面図である。

0050

図1を参照すると、本発明に係る垂直集積型3次元フラッシュメモリは、基板100、複数の絶縁層101、電荷保存層107、トンネル絶縁層106、チャネル層103、第1マカロニ層104、第2マカロニ層105、高誘電率絶縁層108、ゲート電極109、層間絶縁層110、およびビットライン配線120を含む。

0051

基板100は、シリコン基板であって、pタイプのシリコン基板とnタイプのシリコン基板のうちのいずれか1つの基板であってよい。

0052

ここで、基板100は、素子の特性に応じてドーピング濃度が異なるように形成してよい。

0053

さらに、基板100には、基板がpタイプの場合には高濃度のnタイプドーピングであるn+で、基板がnタイプの場合には高濃度のpタイプドーピングであるp+でドーピングされた共通ソースライン(common source line:CSL)が形成されてよい。

0054

本発明の図面では、説明の便宜のために、共通ソースラインについては省略する。

0055

複数の絶縁層101は、垂直集積型3次元フラッシュメモリのセルを製作するために、基板の上部に順に積層された後、基板の一部領域が露出するようにエッチングすることによって形成されてよい。

0056

図1に示された複数の絶縁層101は、第1絶縁層と第2絶縁層(図示せず)が順に積層されて形成され、ゲート電極を蒸着するための空間を確保するためのエッチング過程を経ることで第2絶縁層が除去された状態を示しているが、これについては図2で詳しく説明する。

0057

ここで、複数の絶縁層101は、フラッシュメモリセルの集積のための層数と比例してその蒸着回数が決められて形成されてよい。例えば、64層のセルが製作されるためには、第1絶縁層101と第2絶縁層(図示せず)がそれぞれ最小で64回以上の蒸着を繰り返してよい。

0058

電荷保存層107とトンネル絶縁層106は、エッチングされた複数の絶縁層の側面上部に順に蒸着される。

0059

ここで、電荷保存層107は、シリコン窒化膜(Si3N4)または類似系列の材料を利用して形成されてよいが、浮遊ゲートのような伝導性材料を利用して形成されてもよい。

0060

ここで、トンネル絶縁層106の厚さは、フラッシュメモリの信頼性(retention)特性に応じて異なってよく、トンネル絶縁層106は、単一層ではないoxide−nitride−oxideのようにbandgap engineering(BEONO)技術が適用されて形成されてよい。本発明では、説明を容易にするために、単一層を図示した。

0061

チャネル層103は、トンネル絶縁層106の側面上部と露出する基板の上部に3次元形状で形成される。

0062

ここで、チャネル層103は、予め設定されたチャネル領域アモルファスシリコンが蒸着された後にアニーリング過程によって形成されてもよいし、多結晶シリコンが直接蒸着されて形成されてもよい。

0063

このようなチャネル層103は、第1マカロニ層104の上部領域にシリコンが追加で蒸着されることにより、第1マカロニ層104を覆うように形成されてよい。例えば、チャネル層103は、第1マカロニ層104の全領域を覆うように形成されてよい。

0064

第1マカロニ層104は、第2マカロニ層105とチャネル層103の電気的接触(contact)または第2マカロニ層105のチャネル層103への拡散(diffusion)を防ぐための層であって、第2マカロニ層105を覆うように形成され、その材料と厚さは相異してよい。このような第1マカロニ層104は、チャネル層103の側面上部、あるいは、状況によってはチャネル層103の上部に形成されてよい。例えば、第1マカロニ層104は、第2マカロニ層105の側面と下部面を覆うように形成されてもよいし、第2マカロニ層105の全領域を覆うように形成されてもよい。

0065

ここで、第1マカロニ層104は、意図しない寄生容量(capacitance)を減らすために、誘電率の低い材料によって形成されてよい。例えば、第1マカロニ層は、PSZのような絶縁物質によって形成されてよい。

0066

第1マカロニ層104の電気的絶縁特性は、第2マカロニ層105の電気的絶縁特性よりも高くてよく、第1マカロニ層104の熱伝導率は、第2マカロニ層105の熱伝導率よりも低くてよい。

0067

このような第1マカロニ層104は、電気的伝導性をもつ材料が第2マカロニ層105として使用される場合、フラッシュメモリのビットライン配線と電気的にショート(short)することを防ぐことができる。

0068

第2マカロニ層105は、第1マカロニ層104の内部に形成され、熱伝導率の高い材料または物質を利用して形成される。このような第2マカロニ層105は、第1マカロニ層104の側面上部、あるいは、状況によっては第1マカロニ層104の上部に形成されてよい。ここで、第2マカロニ層105は、全領域が第1マカロニ層104によって覆われるように第1マカロニ層104の内部に形成されてよく、柱形状で形成されてよい。このような第2マカロニ層105は、第1マカロニ層104の内部に電圧の印加のないフローティング(floating)状態で形成されてよい。

0069

例えば、第2マカロニ層105は、タングステン(W)、窒化チタン(TiN)、窒化タンタル(TaN)、アルミニウム(Al)、銅(Cu)を含む金属と、炭素ナノチューブ(CNT:carbon nano tube)、グラフェン(Graphene)、C60、ダイヤモンドを含む炭素系材料のうちの少なくとも1つを利用して形成されてよい。

0070

ここで、第2マカロニ層105は、予め設定された値以上の熱伝導率を有する材料、例えば、2W/mK以上の熱伝導率を有する材料を利用して形成されてよい。

0071

また、第2マカロニ層105は、予め設定された値以下の誘電率特性をもつ材料を利用して形成されてよい。例えば、第2マカロニ層105は、3.9以下の誘電率特性をもつ材料を利用して形成されてよい。

0072

また、第2マカロニ層105は、予め設定された値以下の誘電率特性と予め設定された値以上の熱伝導率特性の両方を併せ持った材料を利用して形成されてもよい。

0073

さらに、第2マカロニ層105は、高い熱伝導率(2W/mK以上)と一定値以上の高い電気的絶縁特性の両方を併せ持った材料を利用して形成されてよい。

0074

また、第2マカロニ層105は、引張(strained)技術によってチャネルキャリアの移動度を向上させると同時に、優れた熱伝導率(2W/mK以上)を有することのできるSixGe1−xのような材料を利用して形成されてよい。

0075

また、第2マカロニ層105は、ドーピングされていないアモルファスシリコン、ドーピングされていない多結晶シリコン、nタイプにドーピングされたアモルファスシリコン、pタイプにドーピングされたアモルファスシリコン、nタイプにドーピングされた多結晶シリコン、pタイプにドーピングされた多結晶シリコンのうちの少なくとも1つを利用して形成されてよい。

0076

上述したように、第2マカロニ層105は、熱伝導率が高いほど放熱効率を増大させる役割を行うものであって、上述したような材料を利用して形成することができるが、これに限定されてはならず、高いアスペクト比の構造に加え、蒸着が容易ながらも高い熱伝導率を有する絶縁層などの材料によって形成されてもよい。さらに、蒸着工程ではなく、液状材料の絶縁層塗布および高温による硬化からなる工程も適用することができる。

0077

高誘電率絶縁層108は、ゲート電極109が蒸着されるための空間を確保するためにエッチングされた複数の絶縁層の側面と電荷保存層の側面に形成される。

0078

ここで、高誘電率絶縁層108は、アルミニウム酸化膜(Al2O3)やハフニウム酸化膜(HfO2)のように誘電率が一定の値、例えば、3.9以上になる材料を利用して形成されてよい。

0079

ゲート電極109は、高誘電率絶縁層108上に形成される。

0080

ここで、ゲート電極109は、ゲート電極の接着力(adhesion)改善のために窒化チタン(TiN)のような金属層が蒸着された後、その金属層上に形成されてよい。

0081

層間絶縁層110は、フラッシュメモリセルのノードを分離するための絶縁層である。

0082

ビットライン配線120は、金属蒸着工程を利用してチャネル層103の上部に形成される。

0083

このように、本発明の一実施形態に係る垂直集積型3次元フラッシュメモリは、第1マカロニ層によって覆われて形成された第2マカロニ層を熱伝導率の高い材料を利用して形成することにより、フラッシュメモリの駆動中に発生する熱をヒートシンクである基板に効果的に放出することができるようになる。

0084

このような垂直集積型3次元フラッシュメモリを製造する過程について、図2を参照しながら説明する。

0085

図2は、図1に示された垂直集積型3次元フラッシュメモリを製造する過程を説明するための例示図である。

0086

図2a図2bに示すように、基板100上に第1絶縁層101と第2絶縁層102を順に積層して複数の絶縁層を形成する。

0087

ここで、第1絶縁層101と第2絶縁層102は、フラッシュメモリセルの集積のための層数と比例してその蒸着回数が決められて形成されてよい。例えば、64層のセルが製作されるためには、第1絶縁層101と第2絶縁層102がそれぞれ最小で64回以上の蒸着を繰り返すことによって複数の絶縁層を形成してよい。

0088

本発明では、説明を容易にするために、図2aに示したそれぞれの絶縁層を図2bのように最小化して示し、図2b図2aをX方向から見た形状である。以後では、追加の説明がなくても、X方向から見た形状を示す。

0089

その次は、図2cに示すように、基板100の一部領域が露出するように複数の絶縁層101、102をエッチングする。

0090

ここで、エッチングする方法は、ウエットエッチングドライエッチングなどのような多様なエッチング方法が適用されてよく、例えば、フォトレジスト(PR)を利用したパターニングによるエッチングによって基板の一部領域が露出するように複数の絶縁層をエッチングしてよい。図2cによってエッチングされた形態は円形であってもよいが、多角形、例えば、四角形三角形五角形八角形などのような形態にエッチングされてもよい。

0091

その次は、図2dに示すように、エッチングされた複数の絶縁層の側面上部さらにはシリコン基板の上部に犠牲絶縁層111、電荷保存層107、トンネル絶縁層106、チャネル層103、第1マカロニ層104、および第2マカロニ層105を順に形成する。

0092

もちろん、犠牲絶縁層111、電荷保存層107、トンネル絶縁層106、チャネル層103、第1マカロニ層104、および第2マカロニ層105を形成する過程も、蒸着過程とエッチング過程を繰り返すことによって形成されよい。

0093

その次は、図2eに示すように、犠牲絶縁層111、電荷保存層107、トンネル絶縁層106、チャネル層103、第1マカロニ層104、および第2マカロニ層105をエッチングした後(図示せず)、第1マカロニ層104が追加で蒸着されて第2マカロニ層105の全領域を覆うように形成し、その上部にシリコンなどを追加で蒸着することにより、チャネル層103が第1マカロニ層104の全領域を覆うように形成する。

0094

ここで、電荷保存層107は、シリコン窒化膜(Si3N4)または類似系列の材料または浮遊ゲートのような伝導性材料を利用して形成されてよく、トンネル絶縁層106の厚さは、フラッシュメモリの信頼性(retention)特性に応じて異なってよく、トンネル絶縁層は、単一層ではなくoxide−nitride−oxideのようにbandgap engineering(BEONO)技術が適用されて形成されてよい。

0095

チャネル層103は、予め設定されたチャネル領域にアモルファスシリコンを蒸着した後にアニーリング過程によって形成されるか、多結晶シリコンが直接蒸着されて形成されてよく、第1マカロニ層104は、意図しない寄生容量(capacitance)を減らすために誘電率の低い材料によって形成されてよい。ここで、第1マカロニ層104の電気的絶縁特性は、第2マカロニ層105の電気的絶縁特性よりも高くてよく、第1マカロニ層104の熱伝導率は、第2マカロニ層105の熱伝導率よりも低くてよい。このような第1マカロニ層104は、電気的伝導性をもつ材料が第2マカロニ層105として使用される場合、フラッシュメモリのビットライン配線120と電気的にショート(short)することを防ぐことができる。

0096

第2マカロニ層105は、タングステン(W)、窒化チタン(TiN)、窒化タンタル(TaN)、アルミニウム(Al)、銅(Cu)を含む金属と、炭素ナノチューブ(CNT:carbon nano tube)、グラフェン(Graphene)、C60、ダイヤモンドを含む炭素系材料のうちの少なくとも1つを利用して形成されてよい。

0097

ここで、第2マカロニ層105は、予め設定された値以上の熱伝導率を有する材料、例えば、2W/mK以上の熱伝導率を有する材料を利用して形成されてもよく、予め設定された値以下の誘電率特性をもつ材料を利用して形成されてもよく、予め設定された値以下の誘電率特性と予め設定された値以上の熱伝導率特性の両方を併せ持った材料を利用して形成されてもよく、高い熱伝導率(2W/mK以上)と一定値以上の高い電気的絶縁特性の両方を併せ持った材料を利用して形成されてもよい。

0098

また、第2マカロニ層105は、引張(strained)技術によってチャネルキャリアの移動度を向上させると同時に、優れた熱伝導率(2W/mK以上)を有することのできるSixGe1−xのような材料を利用して形成されてもよく、ドーピングされていないアモルファスシリコン、ドーピングされていない多結晶シリコン、nタイプにドーピングされたアモルファスシリコン、pタイプにドーピングされたアモルファスシリコン、nタイプにドーピングされた多結晶シリコン、pタイプにドーピングされた多結晶シリコンのうちの少なくとも1つを利用して形成されてもよい。

0099

その次は、図2fに示すように、ゲート電極109が蒸着されるための空間を確保するためのエッチング過程がなされる。この過程では、選択的(selective)エッチングによって第2絶縁層102をエッチングして犠牲絶縁層111を除去する。

0100

その次は、図2gに示すように、エッチングされた空間に高誘電率絶縁層108を蒸着し、その上部に金属ゲート電極109を蒸着する。

0101

ここで、高誘電率絶縁層108は、アルミニウム酸化膜(Al2O3)やハフニウム酸化膜(HfO2)のように誘電率が一定の値、例えば、3.9以上となる材料を利用して形成してよい。このような過程により、1つのフラッシュメモリセルのゲート絶縁層は、トンネル絶縁層106、電荷保存層107、高誘電率絶縁層108のような最小で3つの層によって構成されてよい。

0102

さらに、金属ゲート電極109を蒸着する前に、ゲート電極の接着力(adhesion)改善のために窒化チタン(TiN)のような金属層が追加で蒸着されてもよい。

0103

その次は、図2hに示すように、ノードを分離させるためのエッチング工程を行い、その次は、図2iに示すように層間絶縁層110を蒸着し、エッチング過程、例えば、層間絶縁層110のエッチングおよび追加の金属蒸着工程によってビットライン配線120を形成することにより、フラッシュメモリアレイ130を形成する。

0104

図3は、既存の垂直集積型3次元フラッシュメモリと図1の構造の断面図と平面図であって、図3aは、既存の製造工程によって製作されたフラッシュメモリアレイであり、図3bは、図2の製造方法によって製造されたフラッシュメモリアレイ130であり、図3cと図3dは、図3aと図3bを上から見た平面図である。

0105

図3に示すように、本発明によって製造されたフラッシュメモリアレイ130は、第1マカロニ層104と第2マカロニ層105の両方を含んでおり、第2マカロニ層105はチャネル層103と電気的に開放(open)状態であることから、金属のような高い熱伝導率を有しながらも高い電気的伝導性が存在する材料を第2マカロニ層105として使用することが可能である。

0106

図4は、既存の垂直集積型3次元フラッシュメモリと図1の構造で発生する放熱経路に対する熱シミュレーション結果を示した例示図であり、図4bは、図3に示された第2マカロニ層105の全領域が第1マカロニ層104によって覆われた構造が適用された状態で実行された結果を示している。

0107

このとき、第2マカロニ層は、タングステン金属によって形成されてよい。

0108

図4aから分かるように、既存のマカロニ層の使用によって製作された垂直集積型3次元フラッシュメモリセルの場合は、駆動中に発生する温度が約35度近くまであり、フラッシュメモリアレイ130の中間層に位置するセルに熱が集中していることが分かる。

0109

この反面、図4bから分かるように、本発明によって製造された垂直集積型3次元フラッシュメモリセルでは、その温度が図4bに比べて低いことが分かる。これは、第2マカロニ層として挿入されたタングステン層が熱を効果的に基板に放出させるブリッジ(bridge)の役割を行うためである。このような事実は、図4cと図4dの平面図を参照することによって再確認することができる。

0110

図5は、既存の垂直集積型3次元フラッシュメモリと図1の構造で抽出された温度分布を示した例示図であり、図4で抽出されたデータを示している。

0111

図5に示すように、本発明によって製造されたフラッシュメモリセルは、フラッシュメモリアレイ130の放熱効率がスムーズであるため、既存の垂直集積型3次元フラッシュメモリとは違って中間層に位置するフラッシュメモリセルに熱が集中せず、下の層に位置するほど温度が減少する傾向を示した。

0112

図6は、本発明の他の実施形態における、垂直集積型3次元フラッシュメモリの断面図であり、第2マカロニ層605が基板600に直接連結する構造を示した断面図である。

0113

図6を参照すると、本発明に係る垂直集積型3次元フラッシュメモリは、基板600、複数の絶縁層601、電荷保存層607、トンネル絶縁層606、チャネル層603、第1マカロニ層604、第2マカロニ層605、高誘電率絶縁層608、ゲート電極609、層間絶縁層610、およびビットライン配線620を含む。

0114

基板600は、シリコン基板であって、pタイプのシリコン基板とnタイプのシリコン基板のうちのいずれか1つの基板であってよい。

0115

ここで、基板600は、素子の特性に応じてドーピング濃度が異なるように形成されてよい。

0116

さらに、基板600には、基板がpタイプの場合には高濃度のnタイプドーピングであるn+で、または基板がnタイプの場合には高濃度のpタイプドーピングであるp+でドーピングされた共通ソースライン(common source line:CSL)が形成されてよい。

0117

本発明の図面では、説明の便宜のために、共通ソースラインについての説明は省略する。

0118

複数の絶縁層601は、垂直集積型3次元フラッシュメモリのセルを製作するために、基板の上部に順に積層された後、基板の一部領域が露出するようにエッチングすることによって形成されてよい。

0119

図6に示された複数の絶縁層601は、第1絶縁層と第2絶縁層(図示せず)が順に積層されて形成され、ゲート電極を蒸着するための空間を確保するためのエッチング過程によって第2絶縁層が除去された状態を示したものであるが、これについては図7で詳しく説明する。

0120

ここで、複数の絶縁層601は、フラッシュメモリセルの集積のための層数と比例してその蒸着回数が決められて形成されてよい。例えば、64層のセルが製作されるためには、第1絶縁層601と第2絶縁層(図示せず)がそれぞれ最小で64回以上の蒸着を繰り返してよい。

0121

電荷保存層607とトンネル絶縁層606は、エッチングされた複数の絶縁層の側面上部に順に蒸着される。

0122

ここで、電荷保存層607は、シリコン窒化膜(Si3N4)または類似系列の材料を利用して形成されてよく、または浮遊ゲートのような伝導性材料を利用して形成されてもよい。

0123

ここで、トンネル絶縁層606の厚さは、フラッシュメモリの信頼性(retention)特性に応じて異なってよく、トンネル絶縁層106は、単一層ではないoxide−nitride−oxideのようにbandgap engineering(BEONO)技術が適用されて形成されてよい。本発明では、説明を容易にするために、単一層を図示した。

0124

チャネル層603は、トンネル絶縁層606の側面上部と露出した基板の上部の一部分に3次元形状で形成される。

0125

ここで、チャネル層603は、予め設定されたチャネル領域にアモルファスシリコンを蒸着した後にアニーリング過程によって形成されるか、多結晶シリコンが直接蒸着されて形成されてよい。

0126

このようなチャネル層603は、第1マカロニ層604の上部領域にシリコンが追加で蒸着されることにより、第1マカロニ層604を覆うように形成されてよい。例えば、チャネル層603は、第1マカロニ層604の側面領域と上部領域を覆うように形成されてよい。

0127

第1マカロニ層604は、第2マカロニ層605とチャネル層603の電気的接触(contact)または第2マカロニ層605のチャネル層603への拡散(diffusion)を防ぐための層であり、第2マカロニ層605を覆うように形成され、その材料と厚さは相異してよい。このような第1マカロニ層604は、チャネル層603の側面上部または露出した基板600上部の一部に形成されてよい。例えば、第1マカロニ層604は、第2マカロニ層605の側面と上部面を覆うように形成されてよい。

0128

ここで、第1マカロニ層604は、意図しない寄生容量(capacitance)を減らすために、誘電率の低い材料によって形成されてよい。例えば、第1マカロニ層604は、PSZのような絶縁物質によって形成されてよい。

0129

第1マカロニ層604の電気的絶縁特性は、第2マカロニ層605の電気的絶縁特性よりも高くてよく、第1マカロニ層604の熱伝導率は、第2マカロニ層605の熱伝導率よりも低くてよい。

0130

このような第1マカロニ層604は、電気的伝導性をもつ材料が第2マカロニ層605として使用される場合、フラッシュメモリのビットライン配線と電気的にショート(short)することを防ぐことができる。

0131

第2マカロニ層605は、第1マカロニ層604の内部に形成され、露出した基板600の上部に形成され、熱伝導率の高い材料または物質を利用して形成される。ここで、第2マカロニ層605は、側面領域と上部領域が第1マカロニ層604によって覆われるように第1マカロニ層604の内部に形成されてよく、下部領域は基板600によって覆われるように柱形状に形成されてよい。すなわち、第2マカロニ層605は、第1マカロニ層604と基板600によって全領域が覆われるように形成される構造であり、第2マカロニ層605が基板に直接連結する構造である。ここで、第2マカロニ層605は、接地してもよいし、0Vの電圧が印加されてもよい。

0132

第2マカロニ層605は、タングステン(W)、窒化チタン(TiN)、窒化タンタル(TaN)、アルミニウム(Al)、銅(Cu)を含む金属と、炭素ナノチューブ(CNT:carbon nano tube)、グラフェン(Graphene)、C60、ダイヤモンドを含む炭素系材料のうちの少なくとも1つを利用して形成されてよい。

0133

ここで、第2マカロニ層605は、予め設定された値以上の熱伝導率を有する材料、例えば、2W/mK以上の熱伝導率を有する材料を利用して形成されてよい。

0134

また、第2マカロニ層605は、予め設定された値以下の誘電率特性をもつ材料を利用して形成されてよい。例えば、第2マカロニ層605は、3.9以下の誘電率特性をもつ材料を利用して形成されてよい。

0135

また、第2マカロニ層605は、予め設定された値以下の誘電率特性と予め設定された値以上の熱伝導率特性の両方を併せ持った材料を利用して形成されてもよい。

0136

さらに、第2マカロニ層605は、高い熱伝導率(2W/mK以上)と一定値以上の高い電気的絶縁特性の両方を併せ持った材料を利用して形成されてよい。

0137

また、2マカロニ層605は、引張(strained)技術によってチャネルキャリアの移動度を向上させると同時に、優れた熱伝導率(2W/mK以上)を有することのできるSixGe1−xのような材料を利用して形成されてよい。

0138

また、第2マカロニ層605は、ドーピングされていないアモルファスシリコン、ドーピングされていない多結晶シリコン、nタイプにドーピングされたアモルファスシリコン、pタイプにドーピングされたアモルファスシリコン、nタイプにドーピングされた多結晶シリコン、pタイプにドーピングされた多結晶シリコンのうちの少なくとも1つを利用して形成されてよい。

0139

上述したように、第2マカロニ層605は、熱伝導率が高いほど放熱効率を増大させる役割を行うものであり、上述したような材料を利用して形成されてよいが、これに限定されてはならず、高いアスペクト比の構造に加え、蒸着が容易でありながらも高い熱伝導率を有する絶縁層などの材料によって形成されてもよい。これにより、蒸着工程ではなく、液状材料の絶縁層塗布および高温による硬化からなる工程も適用することができる。

0140

高誘電率絶縁層608は、ゲート電極109が蒸着されるための空間を確保するためにエッチングされた複数の絶縁層の側面と電荷保存層の側面に形成される。

0141

ここで、高誘電率絶縁層108は、アルミニウム酸化膜(Al2O3)やハフニウム酸化膜(HfO2)のように誘電率が一定の値、例えば、3.9以上となる材料を利用して形成されてよい。

0142

ゲート電極609は、高誘電率絶縁層108上に形成される。

0143

ここで、ゲート電極609は、ゲート電極の接着力(adhesion)改善のために窒化チタン(TiN)のような金属層を蒸着した後、その金属層上に形成されてよい。

0144

層間絶縁層610は、フラッシュメモリセルのノードを分離するための絶縁層である。

0145

ビットライン配線620は、金属蒸着工程を利用してチャネル層603の上部に形成される。

0146

このように、本発明の他の実施形態に係る垂直集積型3次元フラッシュメモリは、第1マカロニ層と基板によって覆われて形成された第2マカロニ層を熱伝導率の高い材料によって形成することにより、フラッシュメモリの駆動中に発生する熱をヒートシンクである基板に効果的に放出することができるようになる。

0147

このような垂直集積型3次元フラッシュメモリを製造する過程については、図7を参照しながら説明する。

0148

図7は、図1に示す垂直集積型3次元フラッシュメモリを製造する過程を説明するための例示図である。

0149

図7a図7bに示すように、基板600上に第1絶縁層601と第2絶縁層602を順に積層して複数の絶縁層を形成する。

0150

ここで、第1絶縁層601と第2絶縁層602は、フラッシュメモリセルの集積のための層数と比例してその蒸着回数が決められて形成されてよい。例えば、64層のセルが製作されるためには、第1絶縁層601と第2絶縁層602がそれぞれ最小で64回以上の蒸着を繰り返すことによって複数の絶縁層を形成してよい。

0151

本発明では、説明を容易にするために、図7aに示されるそれぞれの絶縁層を図7bのように最小化して示し、図7b図7aをX方向から見た形状である。以下では、追加の説明がなくても、X方向から見た形状を示す。

0152

その次は、図7cに示すように、基板600の一部領域が露出するように複数の絶縁層601、602をエッチングする。

0153

ここで、エッチングする方法は、ウエットエッチングやドライエッチングなどのような多様なエッチング方法が適用されてよく、例えば、フォトレジスト(PR)を利用したパターニングによるエッチングによって基板の一部領域が露出するように複数の絶縁層をエッチングしてよい。図2cによってエッチングされた形態は円形であってもよいが、多角形、例えば、四角形、三角形、五角形、八角形などのような形態にエッチングされてもよい。

0154

その次は、図7dに示すように、エッチングされた複数の絶縁層の側面上部さらにはシリコン基板の上部に犠牲絶縁層611、電荷保存層607、トンネル絶縁層606、チャネル層603、第1マカロニ層604、および第2マカロニ層605を順に形成する。

0155

もちろん、犠牲絶縁層611、電荷保存層607、トンネル絶縁層606、チャネル層603、第1マカロニ層604、および第2マカロニ層605を形成する過程も、蒸着過程とエッチング過程を繰り返すことによって形成されてよい。

0156

その次は、図7eに示すように、犠牲絶縁層611、電荷保存層607、トンネル絶縁層606、チャネル層603、第1マカロニ層604、および第2マカロニ層605をエッチングした後(図示せず)、第1マカロニ層604を追加で蒸着して基板600と共に第2マカロニ層605の全領域を覆うように形成し、その上部にシリコンなどを追加で蒸着することにより、チャネル層603が基板600と共に第1マカロニ層604の全領域を覆うように形成する。

0157

ここで、電荷保存層607は、シリコン窒化膜(Si3N4)または類似系列の材料または浮遊ゲートのような伝導性材料を利用して形成されてよく、トンネル絶縁層606の厚さは、フラッシュメモリの信頼性(retention)特性に応じて異なってよく、トンネル絶縁層は、単一層ではないoxide−nitride−oxideのようにbandgap engineering(BEONO)技術が適用されて形成されてよい。

0158

チャネル層603は、予め設定されたチャネル領域にアモルファスシリコンを蒸着した後にアニーリング過程によって形成されるか、多結晶シリコンが直接蒸着されて形成されてよく、第1マカロニ層604は、意図しない寄生容量(capacitance)を減らすために誘電率の低い材料によって形成されてよい。ここで、第1マカロニ層604の電気的絶縁特性は、第2マカロニ層605の電気的絶縁特性よりも高くてよく、第1マカロニ層604の熱伝導率は、第2マカロニ層605の熱伝導率よりも低くてよい。このような第1マカロニ層604は、電気的伝導性をもつ材料が第2マカロニ層605として使用される場合、フラッシュメモリのビットライン配線620と電気的にショート(short)することを防ぐことができる。

0159

第2マカロニ層605は、タングステン(W)、窒化チタン(TiN)、窒化タンタル(TaN)、アルミニウム(Al)、銅(Cu)を含む金属と、炭素ナノチューブ(CNT:carbon nano tube)、グラフェン(Graphene)、C60、ダイヤモンドを含む炭素系材料のうちの少なくとも1つを利用して形成されてよい。

0160

ここで、第2マカロニ層605は、予め設定された値以上の熱伝導率を有する材料、例えば、2W/mK以上の熱伝導率を有する材料を利用して形成されてもよく、予め設定された値以下の誘電率特性を有する材料を利用して形成されてもよく、予め設定された値以下の誘電率特性と予め設定された値以上の熱伝導率特性の両方を併せ持った材料を利用して形成されてもよく、高い熱伝導率(2W/mK以上)と一定値以上の高い電気的絶縁特性の両方を併せ持った材料を利用して形成されてもよい。

0161

また、第2マカロニ層605は、引張(strained)技術によってチャネルキャリアの移動度を向上させると同時に、優れた熱伝導率(2W/mK以上)を有することのできるSixGe1−xのような材料を利用して形成されてもよく、ドーピングされていないアモルファスシリコン、ドーピングされていない多結晶シリコン、nタイプにドーピングされたアモルファスシリコン、pタイプにドーピングされたアモルファスシリコン、nタイプにドーピングされた多結晶シリコン、pタイプにドーピングされた多結晶シリコンのうちの少なくとも1つを利用して形成されてもよい。

0162

その次は、図7fに示すように、ゲート電極609が蒸着されるための空間を確保するためのエッチング過程がなされる。この過程では、選択的(selective)エッチングによって第2絶縁層602をエッチングして犠牲絶縁層611を除去する。

0163

その次は、図7gに示すように、エッチングされた空間に高誘電率絶縁層608を蒸着し、その上部に金属ゲート電極609を蒸着する。

0164

ここで、高誘電率絶縁層608は、アルミニウム酸化膜(Al2O3)やハフニウム酸化膜(HfO2)のように誘電率が一定の値、例えば、3.9以上となる材料を利用して形成してよい。このような過程により、1つのフラッシュメモリセルのゲート絶縁層は、トンネル絶縁層606、電荷保存層607、高誘電率絶縁層608のような最小で3つの層によって構成されてよい。

0165

さらに、金属ゲート電極609を蒸着する前に、ゲート電極の接着力(adhesion)改善のために窒化チタン(TiN)のような金属層が追加で蒸着されてもよい。

0166

その次は、図7hに示すように、ノードを分離させるためのエッチング工程を行った後、図7iに示すように層間絶縁層610を蒸着し、エッチング過程、例えば、層間絶縁層610のエッチングおよび追加の金属蒸着工程によってビットライン配線620を形成することにより、フラッシュメモリアレイ630を形成する。

0167

図8は、既存の垂直集積型3次元フラッシュメモリと図6の構造の断面図と平面図であって、図8aは、既存の製造工程によって製作されたフラッシュメモリアレイであり、図8bは、図7の製造方法によって製造されたフラッシュメモリアレイ630であり、図8cと図8dは、図8aと図8bを上から見た平面図である。

0168

図8に示すように、本発明によって製造されたフラッシュメモリアレイ630は、第1マカロニ層604と第2マカロニ層605の両方を含んでおり、第2マカロニ層605は、チャネル層603と電気的に開放(open)状態であることから、金属のような高い熱伝導率を有しながらも高い電気的伝導性が存在する材料を第2マカロニ層605として使用することが可能である。

0169

図9は、既存の垂直集積型3次元フラッシュメモリと図6の構造で発生する放熱経路に対する熱シミュレーション結果を示した例示図であり、図9bは、図8に示した第2マカロニ層605の全領域が第1マカロニ層604と基板600によって覆われた構造が適用された状態で実行された結果を示している。

0170

このとき、第2マカロニ層は、タングステン金属によって形成されてよい。

0171

図9aから分かるように、既存のマカロニ層の使用によって製作された垂直集積型3次元フラッシュメモリセルの場合は、駆動中に発生する温度が約35度近くまであり、フラッシュメモリアレイ630の中間層に位置するセルに熱が集中していることが分かる。

0172

この反面、図9bから分かるように、本発明によって製造された垂直集積型3次元フラッシュメモリセルでは、その温度が図9aに比べて低いことが分かる。これは、第2マカロニ層として挿入されたタングステン層が熱を効果的に基板に放出させるブリッジ(bridge)の役割を行うためである。このような事実は、図9cと図9dの平面図を参照することによって再確認することができる。

0173

図10は、既存の垂直集積型3次元フラッシュメモリと図6の構造で抽出された温度分布を示した例示図であり、図9で抽出されたデータを示している。

0174

図10に示すように、本発明によって製造されたフラッシュメモリセル(with plugged metal)は、フラッシュメモリアレイ630の放熱効率がスムーズであるため、既存の垂直集積型3次元フラッシュメモリ(w/o plugged metal)とは違って熱が中間階に位置するフラッシュメモリセルに集中せず、下の階に位置するほど温度が減少する傾向を示した。

0175

図6図10で説明した本発明の他の実施形態に係る構造は、図2d図7dから分かるように、基板から分離させる別途の過程が必要ないため製造工程が簡単であり、第2マカロニ層が基板と直接連結しているため、駆動中に発生する熱を効率的に放出させることができる。また、フローティングボディ効果(floating body effect)という現象を抑制することにより、セルの信頼性を改善させることができる。ここで、第2マカロニ層は、接地してもよいし、0Vの電圧が印加されてもよい。

0176

さらに、本発明の他の実施形態に係る構造には、次のような長所がある。

0177

本発明の他の実施形態に係る構造は、第2マカロニ層がシリコン基板と電気的に連結することにより、半導体素子逆バイアス(back biasing)する効果を期待することができ、これによってフラッシュメモリの技術的限界として作用しているセルeraseの速度を大幅に改善することができる。すなわち、第2マカロニ層に(+)電圧を印加することにより、セルに保存された電子をチャネルに再び取り出し、データを削除することができる。現時点においてフラッシュメモリセルのerase動作に必要な速度は数十ms水準であり、セルのプログラム動作のためには数十usの速度水準であることから、最小で100倍以上の速度差があり、このような速度差により、フラッシュメモリの速度は、事実上eraseの速度に基づいて決められている状態である。したがって、本発明でeraseの速度を改善すれば、フラッシュメモリ全体の速度改善に大きく寄与することができる。

0178

本発明の構造によってeraseの速度が速くなれば、相対的にプログラムのための速度に余裕ができ、プログラム動作をさらに長く実行することができるようになる。このような方式は、セルのスレッショルド電圧分布の減少を可能にするため、次世代の高集積フラッシュメモリ(TLC、QLC)などへの使用に適する。

0179

現在はeraseの速度が極めて長く、フラッシュメモリにセルがerase過程で電気的なストレスを多く受けているが、このような長時間に渡るストレスは、フラッシュメモリの耐久性(endurance)を低下させる。しかし、本発明の他の実施形態に係る構造は、eraseの速度を減らすことができるため、フラッシュメモリの耐久性も改善可能である。

0180

さらに、本発明の他の実施形態に係る構造は、セルの温度を全体的に低めることはもちろん、図10bから分かるように、セル間の温度差全般的に減らすことができる。これもまたフラッシュメモリセルのスレッショルド電圧分布を減らすようになるため、最終的には信頼性の改善を可能にする。

0181

以上のように、実施形態を、限定された実施形態と図面に基づいて説明したが、当業者であれば、上述した記載から多様な修正および変形が可能であろう。例えば、説明された技術が、説明された方法とは異なる順序で実行されたり、かつ/あるいは、説明されたシステム、構造、装置、回路などの構成要素が、説明された方法とは異なる形態で結合されたりまたは組み合わされたり、他の構成要素または均等物によって対置されたり置換されたとしても、適切な結果を達成することができる。

0182

したがって、異なる実施形態であっても、特許請求の範囲と均等なものであれば、添付される特許請求の範囲に属する。

0183

100:シリコン基板
101:第1絶縁層
102:第2絶縁層
103:チャネル層
104:第1マカロニ層
105:第2マカロニ層
106:トンネル絶縁層
107:電荷保存層
108:高誘電率絶縁層
109:ゲート電極(word line)
110:層間絶縁層(inter layer dielectric)
111:犠牲絶縁層(sacrificial layer)
120:ビットライン(bit line)配線
130:フラッシュメモリアレイ(array)

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