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技術 窒化珪素パッシベーション膜の成膜方法及び半導体デバイスの製造方法

出願人 住友電気工業株式会社
発明者 住吉和英
出願日 2018年5月24日 (2年7ヶ月経過) 出願番号 2018-099897
公開日 2019年11月28日 (1年0ヶ月経過) 公開番号 2019-204901
状態 未査定
技術分野 接合型電界効果トランジスタ CVD 絶縁膜の形成
主要キーワード リーク検査 SiNパッシベーション膜 主構成材料 黒色点 リーク試験 ドレイン間隔 原子層ステップ 微小ピット
関連する未来課題
重要な関連分野

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図面 (14)

課題

減圧CVD法を用いて窒化物半導体上にSiN膜成膜する際に、窒化物半導体の表面の結晶状態荒れを低減する。

解決手段

このSiN膜の成膜方法は、窒化物半導体を反応炉内に導入する導入工程と、反応炉内の雰囲気窒素(N2)雰囲気に置換する第1の置換工程と、反応炉内の圧力を第1の圧力に設定し、反応炉内の温度を700℃以上の第1の温度に昇温する昇温工程と、反応炉内の雰囲気をアンモニア(NH3)雰囲気へ置換する第2の置換工程と、反応炉内にジクロロシラン(SiH2Cl2)を供給してSiN膜を成膜する成膜工程と、を含む。昇温工程において反応炉内の温度が次の数式を満たす温度T(単位K):103・A/T+B=exp(P/C)(但し、Pは第1の圧力(単位Pa)、A,B,Cは定数)に到達した時間から、成膜工程においてSiN膜の成膜を開始するまでの時間を60分以内とする。

概要

背景

特許文献1,2には、窒化物半導体を用いた高移動度トランジスタHEMT)に関する技術が開示されている。特許文献1に記載されたHEMTは、SiC基板上に、化合物半導体層と、化合物半導体層を覆う窒化珪素(SiN)からなる保護膜とを備える。保護膜には開口が形成されており、その開口を埋め込み化合物半導体層と接するゲート電極が形成されている。保護膜は、プラズマCVD(Chemical Vapor Deposition)にて形成される。

特許文献2に記載されたHEMTは、基板上に形成された積層部を備える。積層部を構成する各層は、III族窒化物材料を含む。積層部の上層は、SiNを含むパッシベーション膜によって覆われている。この特許文献2には、Si3N4からなるパッシベーション膜を、減圧CVD法を用いて550℃より高い温度(好ましくは700℃より高い温度)で成膜するとの記載がある。

概要

減圧CVD法を用いて窒化物半導体上にSiN膜を成膜する際に、窒化物半導体の表面の結晶状態荒れを低減する。このSiN膜の成膜方法は、窒化物半導体を反応炉内に導入する導入工程と、反応炉内の雰囲気窒素(N2)雰囲気に置換する第1の置換工程と、反応炉内の圧力を第1の圧力に設定し、反応炉内の温度を700℃以上の第1の温度に昇温する昇温工程と、反応炉内の雰囲気をアンモニア(NH3)雰囲気へ置換する第2の置換工程と、反応炉内にジクロロシラン(SiH2Cl2)を供給してSiN膜を成膜する成膜工程と、を含む。昇温工程において反応炉内の温度が次の数式を満たす温度T(単位K):103・A/T+B=exp(P/C)(但し、Pは第1の圧力(単位Pa)、A,B,Cは定数)に到達した時間から、成膜工程においてSiN膜の成膜を開始するまでの時間を60分以内とする。

目的

本発明は、このような問題点に鑑みてなされたものであり、減圧CVD法を用いて窒化物半導体上に窒化珪素パッシベーション膜を成膜する際に、窒化物半導体の表面の結晶状態の荒れを低減できる成膜方法及び半導体デバイスの製造方法を提供する

効果

実績

技術文献被引用数
0件
牽制数
0件

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請求項1

窒化物半導体に接する窒化珪素パッシベーション膜成膜する方法であって、前記窒化物半導体を反応炉内に導入する導入工程と、前記反応炉内の雰囲気窒素(N2)雰囲気に置換する第1の置換工程と、前記反応炉内の圧力を第1の圧力に設定し、前記反応炉内の温度を700℃以上の第1の温度に昇温する昇温工程と、前記反応炉内の雰囲気をアンモニア(NH3)雰囲気へ置換する第2の置換工程と、前記反応炉内にジクロロシラン(SiH2Cl2)を供給して前記窒化珪素パッシベーション膜を成膜する成膜工程と、を含み、前記昇温工程において前記反応炉内の温度が次の数式を満たす温度T(単位K):103・A/T+B=exp(P/C)(但し、Pは前記第1の圧力(単位Pa)、A,B,Cは定数)に到達した時間から、前記成膜工程において前記窒化珪素パッシベーション膜の成膜を開始するまでの時間を60分以内とする、窒化珪素パッシベーション膜の成膜方法

請求項2

前記導入工程において、炉内温度を500℃以下とした状態で前記反応炉内に前記窒化物半導体を導入する、請求項1に記載の窒化珪素パッシベーション膜の成膜方法。

請求項3

前記昇温工程は、前記反応炉内の圧力を前記第1の圧力とした後、前記温度Tより低い温度にて前記反応炉リーク検査を行う工程を含む、請求項1または2に記載の窒化珪素パッシベーション膜の成膜方法。

請求項4

前記昇温工程及び前記第2の置換工程において、前記反応炉内に前記窒化物半導体を導入したときの温度と前記第1の温度との差の10%に相当する温度だけ前記第1の温度より低い温度に前記反応炉内の温度が到達した段階で、アンモニア雰囲気への置換を開始する、請求項1〜3のいずれか1項に記載の窒化珪素パッシベーション膜の成膜方法。

請求項5

窒化物半導体を主構成材料とする半導体デバイスの製造方法であって、複数の窒化物半導体層を含む積層構造基板上に成長する工程と、請求項1〜4のいずれか1項に記載の方法を用いて、前記積層構造に接する窒化珪素パッシベーション膜を成膜する工程と、前記窒化珪素パッシベーション膜に開口を形成し、該開口を介して前記積層構造に接触する電極を形成する工程と、を含む、半導体デバイスの製造方法。

技術分野

0001

本発明は、窒化珪素パッシベーション膜成膜方法及び半導体デバイスの製造方法に関する。

背景技術

0002

特許文献1,2には、窒化物半導体を用いた高移動度トランジスタHEMT)に関する技術が開示されている。特許文献1に記載されたHEMTは、SiC基板上に、化合物半導体層と、化合物半導体層を覆う窒化珪素(SiN)からなる保護膜とを備える。保護膜には開口が形成されており、その開口を埋め込み化合物半導体層と接するゲート電極が形成されている。保護膜は、プラズマCVD(Chemical Vapor Deposition)にて形成される。

0003

特許文献2に記載されたHEMTは、基板上に形成された積層部を備える。積層部を構成する各層は、III族窒化物材料を含む。積層部の上層は、SiNを含むパッシベーション膜によって覆われている。この特許文献2には、Si3N4からなるパッシベーション膜を、減圧CVD法を用いて550℃より高い温度(好ましくは700℃より高い温度)で成膜するとの記載がある。

0004

特開2013−077621号公報
特開2013−123047号公報

先行技術

0005

Kevin J. Chen et al., "GaN-on-Si Power Technology: Devices andApplications"IEEE Transactions On Electron Devices, Vol. 64, No. 3, p.779, March 2017

発明が解決しようとする課題

0006

近年、例えばGaN系半導体などの窒化物半導体を用いた半導体デバイスが開発されている。窒化物半導体を用いた半導体デバイスでは、半導体の最表面を保護(パッシベーション)するために、同じ窒化物である窒化珪素(SiN)膜が用いられることが多い。窒化物半導体上にSiN膜を成膜する場合には、比較的低温で成膜する為に、プラズマを用いた成膜方法(プラズマCVD、電子サイクロトロン共鳴(Electron Cyclotron Resonance;ECRスパッタ等)が用いられる。従って、窒化物半導体の表面には、プラズマによるダメージが形成される。

0007

一方、シリコン半導体上に窒化珪素膜を成膜する場合には、減圧(Low Pressure;LPCVD法を用いる。減圧CVD法は、成膜圧力下げ原料ガスの反応速度を制御し、成膜温度を高くすることにより、良質の膜を形成する方法である。シリコン半導体は高温環境下で安定であるため、このような減圧CVD法による成膜が適している。本発明者は、窒化物半導体上の窒化珪素膜にも減圧CVD法を用いることができれば、プラズマによるダメージを窒化物半導体の表面に与えることなく、窒化珪素膜を好適に形成することができると考えた。

0008

しかしながら、減圧CVD法により窒化物半導体エピタキシャル成長層上に窒化珪素膜を成膜すると、高温且つ低圧の環境下、エピタキシャル成長層内の窒素原子が抜けてしまい、窒化物半導体の表面の結晶状態荒れるという問題がある。更に、減圧CVD法により窒化珪素膜を成膜する際には、珪素(Si)の原料ガスとして、面内均一性を高めるためモノシラン(SiH4)ではなくジクロロシラン(SiH2Cl2)を用いることが多い。ジクロロシランには、窒化物半導体に対してエッチングガスとして作用する塩素が含まれている。従って、塩素のエッチング作用により、窒化物半導体の表面の結晶状態が更に荒れてしまう。表面の結晶状態が荒れると、半導体デバイスの動作特性劣化してしまう。

0009

本発明は、このような問題点に鑑みてなされたものであり、減圧CVD法を用いて窒化物半導体上に窒化珪素パッシベーション膜を成膜する際に、窒化物半導体の表面の結晶状態の荒れを低減できる成膜方法及び半導体デバイスの製造方法を提供することを目的とする。

課題を解決するための手段

0010

上述した課題を解決するために、一実施形態に係る窒化珪素パッシベーション膜の成膜方法は、窒化物半導体に接する窒化珪素パッシベーション膜を成膜する方法であって、窒化物半導体を反応炉内に導入する導入工程と、反応炉内の雰囲気窒素(N2)雰囲気に置換する第1の置換工程と、反応炉内の圧力を第1の圧力に設定し、反応炉内の温度を800℃以上の第1の温度に昇温する昇温工程と、反応炉内の雰囲気をアンモニア(NH3)雰囲気へ置換する第2の置換工程と、反応炉内にジクロロシラン(SiH2Cl2)を供給して窒化珪素パッシベーション膜を成膜する成膜工程と、を含む。昇温工程において反応炉内の温度が次の数式を満たす温度T(単位K):
103・A/T+B=exp(P/C)
(但し、Pは前記第1の圧力(単位Pa)、A,B,Cは定数)に到達した時間から、成膜工程において窒化珪素パッシベーション膜の成膜を開始するまでの時間を60分以内とする。

発明の効果

0011

本発明による窒化珪素パッシベーション膜の成膜方法及び半導体デバイスの製造方法によれば、減圧CVD法を用いて窒化物半導体上に窒化珪素パッシベーション膜を成膜する際に、窒化物半導体の表面の結晶状態の荒れを低減できる。

図面の簡単な説明

0012

図1は、第1実施形態に係る成膜方法によって形成されるSiNパッシベーション膜を示す側面図である。
図2は、第1実施形態によるSiNパッシベーション膜3の成膜方法を示すフローチャートである。
図3は、SiNパッシベーション膜3を成長する際の反応炉内の温度および供給ガスの手順を示す図である。
図4は、窒素の平衡蒸気圧と温度との関係を示すグラフである。
図5は、横軸を圧力とし、縦軸を温度としたときの、図4の直線L1に相当する曲線L2を示すグラフである。
図6は、成膜前窒素抜け時間と、窒化物半導体層5の表面粗さを表すRMS値との関係を示すグラフである。
図7は、AFMにより得られた窒化物半導体層5の表面画像である。
図8は、AFMにより得られた窒化物半導体層5の表面画像である。
図9は、AFMにより得られた窒化物半導体層5の表面画像である。
図10は、ウェハ導入時の炉内温度と、窒化物半導体層5の表面粗さを表すRMS値との関係を示すグラフである。
図11は、第2実施形態による製造方法の各工程を示す図である。
図12は、第2実施形態による製造方法の各工程を示す図である。
図13は、第2実施形態による製造方法の各工程を示す図である。

実施例

0013

本発明の実施形態に係る窒化珪素(SiN)パッシベーション膜の成膜方法及び半導体デバイスの製造方法の具体例を、以下に図面を参照しつつ説明する。なお、本発明はこれらの例示に限定されるものではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味及び範囲内でのすべての変更が含まれることが意図される。以下の説明では、図面の説明において同一の要素には同一の符号を付し、重複する説明を省略する。

0014

(第1実施形態)
図1は、本発明の第1実施形態に係る成膜方法によって形成されるSiNパッシベーション膜を示す側面図である。このSiNパッシベーション膜3は、窒化物半導体層5の表面と接しており、窒化物半導体層5の表面上に減圧CVD法によって成膜されたものである。窒化物半導体層5は、例えば炭化シリコン(SiC)などの基板7上に成長した層であって、例えばGaN層である。窒化物半導体層5及び基板7は、エピタキシャルウェハ9を構成する。

0015

図2は、本実施形態によるSiNパッシベーション膜3の成膜方法を示すフローチャートである。まず、MOCVD(Metal Organic Chemical Vapor Deposition)法を用いて、窒化物半導体層5を基板7上に成長し、エピタキシャルウェハ9を作製する(工程S1)。次に、減圧CVD法を用いて、SiNパッシベーション膜3を窒化物半導体層5上に成長する(工程S2)。この工程S2の詳細について、図2及び図3を参照しながら説明する。図3は、SiNパッシベーション膜3を成長する際の反応炉内の温度(以下、炉内温度という)および供給ガスの手順を示す図である。

0016

まず、炉内温度を500℃以下に設定する(工程S21)。このときの炉内温度は、400℃以下でもよく、或いは300℃以下でもよい。また、このときの炉内温度は、室温(25℃)以上としてもよい。一実施例では、炉内温度は500℃である。炉内温度が500℃以下の温度で安定した後、窒化物半導体層5を含むエピタキシャルウェハ9を大気雰囲気にて減圧CVD装置の反応炉内に導入する(工程S22:導入工程)。次に、反応炉内の真空引きと窒素(N2)の導入とを繰り返し行うことにより(サイクルパージ)、反応炉内の雰囲気を窒素(N2)雰囲気に置換する(工程S23:第1の置換工程)。

0017

上記のサイクルパージが終了した後、反応炉内の圧力(以下、炉内圧力という)を、10Pa以上の第1の圧力に変更する(工程S24)。この第1の圧力は、100Pa以下でもよい。一実施例では、第1の圧力は20Paである。その後、炉内圧力を第1の圧力に維持しつつ、炉内温度を700℃以上の第1の温度に変更する(工程S25:昇温工程)。この第1の温度は、800℃以下が好ましい。一実施例では、第1の温度は800℃である。また、昇温速度(レート)は早いほど好ましい。一例では、500℃から800℃まで30分で昇温するが、その期間を10分以下とする。

0018

続いて、炉内を減圧するとともに、反応炉内の雰囲気を窒素からアンモニア(NH3)に置換する(工程S26:第2の置換工程)。まず、反応炉内を真空引きしてその圧力を第1の圧力よりも低い第2の圧力にする。第2の圧力は、10Pa以下、あるいは2Pa以下でよい。また、第2の圧力は、1Pa以上でもよい。次いで、反応炉内にアンモニアを導入する。一例では、炉内圧力が2Paとなるまで真空引きした後、アンモニアを導入する。上記の真空引き及びアンモニアの導入を数回繰り返す。反応炉内を窒素雰囲気からアンモニア雰囲気に置換する際の反応炉内の真空引きにおいて、窒化物半導体層5の表面を減圧雰囲気(例えば10Pa以下)に晒す時間の合計は、20分以下が望ましい。一例では、この時間を10分以下に設定する。

0019

最後の真空引きの後、反応炉内にジクロロシラン(SiH2Cl2)及びアンモニアを同時に供給して、SiNパッシベーション膜3を成膜する(工程S27:成膜工程)。この工程S27では、アンモニア流量及びジクロロシラン流量を互いに略等しくしてもよい。アンモニア流量及びジクロロシラン流量は、例えば共に100sccmである。1sccmは、1atm、0℃における1cm3/分を表す。

0020

SiNパッシベーション膜3の成膜が完了した後、ジクロロシランの供給を遮断して反応炉内の雰囲気をアンモニア雰囲気とする。次いで、炉内温度を第1の温度より低い温度に降温する。そして、反応炉内を窒素雰囲気に置換するため、窒素ガスによるサイクルパージを行い、ジクロロシランが分解して生成された塩素ガス検出限界まで希釈する(工程S28)。その後、反応炉からエピタキシャルウェハ9を取り出す(工程S29)。以上の工程により、窒化物半導体層5上にSiNパッシベーション膜3が成膜される。なお、この例では成膜後、反応炉内を降温させた後に窒素雰囲気への置換を行っているが、成膜後、炉内温度を成膜温度(第1の温度)に維持した状態で、反応炉内を窒素雰囲気に置換してもよい。この場合、反応炉内を窒素雰囲気に維持した状態で、炉内温度を初期温度(例えば500℃)まで低下させる。

0021

ここで、昇温工程S25及び第2の置換工程S26では、窒化物半導体層5の表面からの窒素抜けが生じる。窒化物半導体層5の表面からの窒素抜けは、窒化物半導体層5の表面の結晶状態が荒れる要因となる。窒素抜けを低減するために、本実施形態では下記のタイミングでSiNパッシベーション膜3の成膜を開始する。図4は、窒素の平衡蒸気圧と温度との関係を示すグラフである。横軸には、絶対温度逆数と、絶対温度を摂氏温度に変換した値とが併せて示されている。図中の直線L1は窒素の平衡蒸気圧を表しており、直線L1よりも左側(図のハッチング部分)において窒化物半導体層5からの窒素抜けが顕著に生じる。なお、図5は、横軸を圧力(単位:Pa)とし、縦軸を摂氏温度(単位:℃)としたときの、図4の直線L1に相当する曲線L2を示すグラフである。

0022

下記の数式(1)は、図4に示された直線L1を表す。Tは温度(単位:K)、Pは第1の圧力(単位:Pa)である。また、A,B,Cは定数であり、A=−10.1であり、B=12.5であり、C=0.434である。
103・A/T+B=exp(P/C) ・・・(1)
上の数式(1)を変形すると、次の数式(2)となる。

0023

昇温工程S25においては、炉内温度が上記の関係を満たす温度Tを超えたときから、窒化物半導体層5からの窒素抜けが始まる。従って、窒素抜けを低減するためには、炉内温度が上記の温度Tを超えてからSiNパッシベーション膜3の成膜を開始するまでの時間を短くすることが極めて重要である。

0024

図6は、炉内温度が上記の温度Tを超えてからSiNパッシベーション膜3の成膜を開始するまでの時間(以下、成膜前窒素抜け時間と称する)と、窒化物半導体層5の表面粗さを表すRMS(Root Mean Square)値との関係を示すグラフである。窒化物半導体層5の表面のRMS値は、窒化物半導体層5上に成膜されたSiNパッシベーション膜3をフッ酸(HF)により除去した後、窒化物半導体層5の表面を原子間力顕微鏡(AFM)により測定して得られた数値である(以降のグラフも同様)。なお、この関係を取得するに際して、反応炉内にエピタキシャルウェハ9を導入する際の温度を500℃とし、その後の工程は上記説明のとおりとした。図6を参照すると、成膜前窒素抜け時間が短くなるに従って、窒化物半導体層5の表面のRMS値が次第に減少している。そして、時間が90分以下になると、RMS値が0.41nm以下にまで減少し、60分以下になると、RMS値が0.34nm以下にまで減少している。更に、時間が30分以下になると、RMS値が0.30nm以下にまで減少している。従って、本実施形態では、炉内温度が上記の温度Tを超えてから60分以内(もしくは30分以内)に、SiNパッシベーション膜3の成膜を開始する。なお、この時間には、炉内温度が上記の関係を満たす温度Tを超えてから第1の温度に達するまでの時間、及び第2の置換工程S26に要する時間が含まれる。

0025

ここで、図7図9は、AFMにより得られた窒化物半導体層5の表面画像(撮像範囲1μm×1μm)である。図7は窒化物半導体層5の表面が殆ど荒れていない状態(表面荒さのRMS値が0.35nm未満)を示し、図8は窒化物半導体層5の表面がやや荒れている状態(表面荒さが0.35以上0.50未満)を示し、図9は窒化物半導体層5の表面が荒れている状態(表面荒さが0.50以上)を示す。図7は、窒化物半導体層5の成長後、SiNパッシベーション膜3を成膜する前の状態であり、原子層ステップを明瞭に視認でき、十数個転移と呼ばれる欠陥見える(黒色点で表されている)。そして、RMS値が0.35nmを超えると、図8に示されるように、窒素抜けとみられる微小ピット観測され始める。更に、RMS値が0.50nmを超えると、図9に示されるように、窒化物半導体層5の表面の原子層ステップを観測できなくなる程度に表面荒れが生じる。この荒れは、図8の表面に生じている色の濃い点が原因であり、AFMのラインスキャンによって観測すると、幅5〜20nm程度、深さ0.5〜2nm程度の微小なピットが見える。図9の表面ではこの微小ピットが増え、且つ大きくなり互いに重なることによって、更に荒れたと考えられる。上述したように、成膜前窒素抜け時間を60分以下にすると、RMS値が0.34nm以下にまで低下する。従って、図7に示されるような殆ど荒れていない窒化物半導体層5の表面を得ることができる。

0026

また、本実施形態の工程S21では、エピタキシャルウェハ9導入時の炉内温度を500℃以下といった低い温度に設定している。図10は、ウェハ導入時の炉内温度と、窒化物半導体層5の表面粗さを表すRMS値との関係を示すグラフである。なお、この関係を取得するに際して、上記の関係を満たす温度Tを超えてから第1の温度に達するまでの時間を10分とし、第2の置換工程S26に要する時間を5分とした。また、昇温時の炉内圧力を20Paとした。図7を参照すると、ウェハ導入時の炉内温度が低くなるに従って、窒化物半導体層5の表面のRMS値が次第に低下していることがわかる。そして、炉内温度が500℃以下になると、RMS値が0.30nmにまで低下している。更に、炉内温度が400℃以下になると、RMS値が0.29nmにまで低下している。従って、工程S21において炉内温度を500℃以下(若しくは400℃以下)とすることにより、図7に示されるような殆ど荒れていない窒化物半導体層5の表面を得ることができる。

0027

また、本実施形態のように、置換工程S26において、炉内圧力を10Pa以下に真空引きする工程と、反応炉内にアンモニアガスを導入する工程とを繰り返してもよい。一般的には、窒素からアンモニア雰囲気に切り替える際には、窒素雰囲気にて1Pa以下まで真空引きを行い、アンモニアガスを導入して第2の圧力(例えば1Pa〜10Pa)に圧力を制御する。しかし、高温である第1の温度において炉内圧力を1Pa以下の低圧にすることは、窒化物半導体層5の表面の結晶状態の荒れを促進させてしまう。上記のように、炉内圧力を1Pa以上10Pa以下にする工程と、この圧力下でアンモニアガスを導入する工程とを繰り返すことによって、炉内圧力を1Pa以下といった低圧にすることなく第2の圧力に制御することができる。従って、窒化物半導体層5の表面の結晶状態の荒れを抑制することができる。

0028

また、本実施形態の昇温工程S25において、反応炉のリーク検査を併せて行ってもよい。リーク検査は、反応炉を真空引きした後、反応炉につながる配管を全て閉じ、反応炉を封止した状態で、炉内圧力の変化を確認する作業である。リーク試験は、一般的に昇温工程S25の後に実施することが多い。理由は、成膜直前であり、成膜温度でもある700℃以上の第1の温度で実施する方が、リーク試験の確度が高いためである。しかしながら、本実施形態では、工程S24ののち、昇温工程S25の昇温開始前に行うか、或いは、昇温工程S25の昇温開始後、前述した数式(2)を満たす温度Tよりも低い温度にて行う。これにより、リーク検査によって成膜前窒素抜け時間が長引くことを回避できるので、窒化物半導体層5の表面の結晶状態の荒れを更に抑制することができる。

0029

また、本実施形態の昇温工程S25及び第2の置換工程S26において、反応炉内にエピタキシャルウェハ9を導入したときの温度と第1の温度との差の10%に相当する温度だけ第1の温度よりも低い温度に炉内温度が到達した段階で、アンモニア雰囲気への置換を開始してもよい。このように、炉内温度が第1の温度に到達するのを待たずにアンモニア雰囲気への置換を開始することによって、成膜前窒素抜け時間を短縮して窒化物半導体層5からの窒素抜けを更に低減することができる。

0030

(第2実施形態)
次に、第2実施形態として、上記第1実施形態によるSiNパッシベーション膜3の成膜方法を含む、窒化物半導体を主構成材料とする半導体デバイスの製造方法を説明する。図11図13は、本実施形態による製造方法の各工程を示す図である。本実施形態は、半導体デバイスとしてGaN−HEMTを例示する。

0031

まず、図11の(a)に示すように、基板10上に、MOCVD法を用いて、複数の窒化物半導体層を含む積層構造20を成長する。基板10は、例えば(0001)主面を有するSiC基板であり、積層構造20の積層方向は例えば[0001]方向である。積層構造20は、基板10側から順に形成される核形成層12、電子走行層14、電子供給層16、およびキャップ層18を含む。核形成層12は、例えば厚さ数十nmのAlN層である。電子走行層14は、例えば厚さが1000nmのアンドープGaN層である。電子供給層16は、例えば厚さ20nmのn型AlGaN層である。キャップ層18は、例えば厚さ5nmのn型GaN層である。

0032

次に、図11の(b)に示すように、積層構造20の上面に接するSiNパッシベーション膜(SiN膜)26を、減圧CVD法を用いて成膜する。このとき、第1実施形態によるSiNパッシベーション膜3の成膜方法を適用する。成膜温度は、例えば800℃である。また、原料ガスとして、アンモニアガス及びジクロロシラン(SiH2Cl2)を用いる。SiN膜26の厚さを、例えば100nmとする。

0033

続いて、図11の(c)に示すように、SiN膜26上に、フォトレジスト50を塗布する。フォトリソグラフィにより、フォトレジスト50に開口50aを形成する。フォトレジスト50をマスクとしてフッ素(F)原子を含む反応性ガスを用いた反応性イオンエッチングRIE)によりSiN膜26及びキャップ層18に開口を形成する。その後、フォトレジスト50を除去する。

0034

続いて、図12の(a)に示すように、SiN膜26上に、別のフォトレジスト51を塗布する。フォトリソグラフィにより、フォトレジスト51の開口51aをSiN膜26の開口上に形成する。フォトレジスト51に形成する開口51aは、先のフォトレジスト50に形成する開口50aよりも広い。開口51a内では、SiNパッシベーション膜26に形成した開口内にキャップ層18が露出する。塩素(Cl)を含む反応性ガスを用いたRIEにより、露出しているキャップ層18を除去する。この時、SiN膜26の開口の周囲でレジストの開口51aにより露出したSiN膜26の表面が、塩素プラズマに晒される。

0035

次いで、SiN膜26の開口を介して電子供給層16に接触するソース電極22およびドレイン電極24を、蒸着法を用いて形成する。ソース電極22およびドレイン電極24は、共にTi膜およびAl膜を有する。Ti膜の膜厚は例えば30nm、Al膜の膜厚は例えば300nmである。Ti膜はTa膜でもよい。フォトレジスト51上には金属23が堆積する。その後、フォトレジスト51を除去することにより、フォトレジスト51上の金属23を除去する。これにより、電子供給層16に接するソース電極22およびドレイン電極24が形成される。例えば500℃の熱処理によってTi膜(若しくはTa膜)とAl膜とを合金化アロイ)することにより、電子供給層16に接触するソース電極22およびドレイン電極24を形成する。アロイ温度が550℃以上であれば、コンタクト抵抗低抵抗化に更に寄与する。

0036

続いて、図12の(b)に示すように、積層構造20上に、更に別のフォトレジスト52を塗布する。フォトリソグラフィにより、フォトレジスト52に開口52aを形成する。フォトレジスト52をマスクとしてRIEによりSiN膜26に開口を形成する。その後、フォトレジスト52を除去する。

0037

続いて、積層構造20上に、フォトレジストを塗布する。ゲート電極パターンとなる開口をフォトリソグラフィによりフォトレジストに形成する。蒸着法を用い、図13の(a)に示すように、キャップ層18に接触するゲート電極28を形成する。ゲート電極28は、積層構造20側からNi膜およびAu膜を有する。Ni膜の膜厚は例えば50nm、Au膜の膜厚は例えば400nmである。蒸着法としては、EB蒸着法、スパッタ蒸着法抵抗加熱蒸着法など種々の方法を用いることができる。フォトレジスト上に堆積した金属は、フォトレジストとともに除去される。

0038

続いて、図13の(b)に示すように、SiN膜26上に例えばPECVD法により絶縁膜30を形成し、この絶縁膜30によりゲート電極28を覆う。絶縁膜30は、例えば膜厚が500nmのSiN膜である。バッファードフッ酸を用いたエッチングにより絶縁膜30に開口30aを形成し、ソース電極22およびドレイン電極24を露出させる。以上の工程を経て、HEMT1Aが作製される。

0039

以上に説明した半導体デバイスの製造方法によれば、第1実施形態に記載の方法を用いてSiN膜26を減圧CVD法により成膜することによって、窒化物半導体(キャップ層18)の表面の結晶状態の荒れを低減できる。表1は、条件1〜3におけるキャップ層18表面のRMSと、ソースオープンとし、ゲートドレイン間に0〜50Vの逆方向電圧を与えた時のリーク電流値とを示す。条件1としてウェハ導入時の炉内温度を400℃、成膜前窒素抜け時間を15分とし、条件2としてウェハ導入時の炉内温度を400℃、成膜前窒素抜け時間を90分とし、条件3としてウェハ導入時の炉内温度を600℃、成膜前窒素抜け時間を90分とした。また、ソース・ドレイン間隔Lsdを7.2μmとし、ソース・ゲート間隔Lsgを1.4μmとし、ゲート・ドレイン間隔Lgdを5.2μmとし、ゲート長Lgを0.6μmとし、ゲート幅Wgを500μmとした。




表1に示されるように、条件1では、条件2及び条件3と比較して、キャップ層18の表面荒れ(RMS値)が少なくなる。そして、キャップ層18の表面荒れが少ないほど、ゲートリーク電流が小さくなり、HEMT1Aの動作特性及び長期信頼性が向上する。

0040

本発明によるSiNパッシベーション膜の成膜方法及び半導体デバイスの製造方法は、上述した実施形態に限られるものではなく、他に様々な変形が可能である。例えば、上述した各実施形態を、必要な目的及び効果に応じて互いに組み合わせてもよい。また、第2実施形態では半導体デバイスの例としてHEMTを示したが、本発明による半導体デバイスの製造方法はHEMT以外にも様々な窒化物半導体デバイスに適用できる。

0041

3…SiNパッシベーション膜、5…窒化物半導体層、7…基板、9…エピタキシャルウェハ、10…基板、12…核形成層、14…電子走行層、16…電子供給層、18…キャップ層、20…積層構造、22…ソース電極、23…金属、24…ドレイン電極、26…SiNパッシベーション膜、28…ゲート電極、30…絶縁膜、50,51,52…フォトレジスト。

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