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技術 情報処理装置

出願人 キヤノン株式会社
発明者 有馬真
出願日 2018年4月11日 (2年8ヶ月経過) 出願番号 2018-076125
公開日 2019年10月24日 (1年2ヶ月経過) 公開番号 2019-185429
状態 未査定
技術分野 計算機・クロック デバッグ/監視 計算機・初期化
主要キーワード 受信完了割込み CPU間 ウォッチドッグ信号 マスター制御 WDパルス 専用ライン 合流ポイント 複合機能型
関連する未来課題
重要な関連分野

この項目の情報は公開日時点(2019年10月24日)のものです。
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図面 (9)

課題

マスター制御部から各スレーブ制御部に対してリセットラインを接続する構成の場合、リセットラインへのノイズ混入により、リセット信号誤動作するリスクがあり、またコストアップしてしまうという課題もあった。

解決手段

マスター制御部と、マスター制御部との間でシリアル通信を行なうスレーブ制御部と、スレーブ制御部にリセットをかけるウォッチドッグタイマを備えた通信ステムにおいて、ウォッチドッグタイマがウォッチドッグ信号を正常に受信できなかった場合、スレーブ制御部にリセット信号を送信する。 これにより、マスターCPUとスレーブCPUとの間でリセット信号を用いることなく、マスターCPUとスレーブCPU間の通信、及び、スレーブCPUコア動作確認を行うことができる。

概要

背景

現在、オフィスコンビニエンスストア等には、コピープリンタファックスなどの複数の機能を持った複合機能型複写機が設置され、広く利用されている。このような複写機などの情報処理装置においては、機器稼働させるために必要なモータファンなどの複数の電気部品筐体内部に分散して配置されている。そのため複写機全体の制御を担うマスターとなる制御基板から、機器内部の電気部品の全てに接続すると、配線が膨大になってしまう。そこで、一般的には、マスターとなる制御基板と、マスターとなる制御基板と協働して、複写機の一部を制御する複数のスレーブとなる制御基板とから構成される、分散型の制御システムとして構成されている。
また、近年、このような分散型の制御システムでは、マスターとなる制御基板とスレーブとなる制御基板との間の通信方式として、シリアル通信が利用されている。シリアル通信を利用することで、信号数の削減が可能となり、その結果、配線削減によるコストダウンが見込めるからである。しかし、このような分散型システムでは、スレーブとなる制御基板に異常があった場合の保護が必須となる。

このために、例えば、特許文献1では、分散型の制御システムにおける保護のために、マスター制御部が通信線を介して所定の往信コードをスレーブ制御部に送信し、それを受信したスレーブ制御部が所定時間以内に返信コードを送るように構成されている。これにより、返信コードの受信の可否により、スレーブ制御部との通信線に断線などの不具合がないかを識別し、異常動作を防ぐようにしている。

概要

マスター制御部から各スレーブ制御部に対してリセットラインを接続する構成の場合、リセットラインへのノイズ混入により、リセット信号誤動作するリスクがあり、またコストアップしてしまうという課題もあった。マスター制御部と、マスター制御部との間でシリアル通信を行なうスレーブ制御部と、スレーブ制御部にリセットをかけるウォッチドッグタイマを備えた通信システムにおいて、ウォッチドッグタイマがウォッチドッグ信号を正常に受信できなかった場合、スレーブ制御部にリセット信号を送信する。 これにより、マスターCPUとスレーブCPUとの間でリセット信号を用いることなく、マスターCPUとスレーブCPU間の通信、及び、スレーブCPUコア動作確認を行うことができる。

目的

本発明は、マスター制御部とスレーブ制御部との間で専用のリセットラインを用いることなく、スレーブ制御部のリセットを実行できるようにすることを目的とする

効果

実績

技術文献被引用数
0件
牽制数
0件

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請求項1

マスター制御部と、前記マスター制御部と通信を行うスレーブ制御部と、前記スレーブ制御部からのウォッチドッグ信号を入力するとともに、所定時間内に前記ウォッチドッグ信号の入力がない場合に前記スレーブ制御部をリセットするウォッチドッグ手段とを有し、前記マスター制御部は前記スレーブ制御に対してウォッチドッグ信号の出力の指示を送信し、前記スレーブ制御部は前記マスター制御部から前記ウォッチドッグ信号の出力の指示を受信した場合、確認応答を前記マスター制御部に送信し、前記マスター制御部は前記確認応答の有無に基づき、前記スレーブ制御部との通信の異常を検知し、前記スレーブ制御部は前記マスター制御部からのウォッチドッグ信号の出力の指示に応じて前記ウォッチドッグ信号を前記ウォッチドッグ手段に出力することを特徴とする情報処理装置

請求項2

前記マスター制御部は、前記スレーブ制御に対してウォッチドッグ信号の出力の指示を送信した後、前記所定時間内に前記スレーブ制御に対してウォッチドッグ信号の出力の指示を送信することを特徴とする請求項1記載の情報処理装置。

請求項3

マスターCPUコアと、マスター通信制御部と、を有するマスター制御部と、スレーブCPUコアと、前記マスター通信制御部と通信を行うスレーブ通信制御部と、通信システム監視を行うウォッチドッグ手段と、を有するスレーブ制御部と、を有する通信システムの情報処理装置であって、前記マスターCPUコアは、前記スレーブCPUコアに対して、一定間隔ごとにウォッチドッグ信号を出力する指示を送信し、前記スレーブCPUコアは、前記ウォッチドッグ信号を出力する指示を受信すると、前記ウォッチドッグ手段に対してウォッチドッグ信号を送信するとともに、前記ウォッチドッグ手段は、前記一定間隔より長い一定時間内に、前記スレーブCPUコアから、前記ウォッチドッグ信号が送信されてこない場合は、前記スレーブCPUコアをリセットすることを特徴とする情報処理装置。

請求項4

前記スレーブCPUコアは、第1のスレーブCPUコアと第2のスレーブCPUコアを含み、前記マスターCPUコアは、前記第1のスレーブCPUコアに対して、前記一定間隔ごとに、前記ウォッチドッグ信号を出力する第1の指示を送信し、前記第1のスレーブCPUコアは、前記第1の指示を受信すると、前記第2のスレーブCPUコアに対して、前記ウォッチドッグ信号を出力する第2の指示を送信し、前記第2のスレーブCPUコアは、前記第2の指示を受信すると、前記ウォッチドッグ手段に対して、ウォッチドッグ信号を送信するとともに、前記ウォッチドッグ手段は、前記一定間隔より長い一定時間内に、前記第2のスレーブCPUコアから、前記ウォッチドッグ信号が送信されてこない場合は、前記第1のスレーブCPUコア及び前記第2のスレーブCPUコアをリセットすることを特徴とする請求項3に記載の情報処理装置。

請求項5

前記スレーブCPUコアは、前記マスターCPUコアが送信した前記ウォッチドッグ信号を出力する指示を受信すると、前記マスターCPUコアに対して確認の応答をすることを特徴とする請求項3または4に記載の情報処理装置。

請求項6

前記スレーブ制御部が、複数あることを特徴とする請求項3から5のいずれか1項に記載の情報処理装置。

請求項7

前記通信システムが、画像形成装置の内部の通信システムであることを特徴とする請求項3から6のいずれか1項に記載の情報処理装置。

技術分野

0001

本発明は、マスター制御部およびスレーブ制御部を有する情報処理装置に関する。

背景技術

0002

現在、オフィスコンビニエンスストア等には、コピープリンタファックスなどの複数の機能を持った複合機能型複写機が設置され、広く利用されている。このような複写機などの情報処理装置においては、機器稼働させるために必要なモータファンなどの複数の電気部品筐体内部に分散して配置されている。そのため複写機全体の制御を担うマスターとなる制御基板から、機器内部の電気部品の全てに接続すると、配線が膨大になってしまう。そこで、一般的には、マスターとなる制御基板と、マスターとなる制御基板と協働して、複写機の一部を制御する複数のスレーブとなる制御基板とから構成される、分散型の制御システムとして構成されている。
また、近年、このような分散型の制御システムでは、マスターとなる制御基板とスレーブとなる制御基板との間の通信方式として、シリアル通信が利用されている。シリアル通信を利用することで、信号数の削減が可能となり、その結果、配線削減によるコストダウンが見込めるからである。しかし、このような分散型システムでは、スレーブとなる制御基板に異常があった場合の保護が必須となる。

0003

このために、例えば、特許文献1では、分散型の制御システムにおける保護のために、マスター制御部が通信線を介して所定の往信コードをスレーブ制御部に送信し、それを受信したスレーブ制御部が所定時間以内に返信コードを送るように構成されている。これにより、返信コードの受信の可否により、スレーブ制御部との通信線に断線などの不具合がないかを識別し、異常動作を防ぐようにしている。

先行技術

0004

特開平1−177645号公報

発明が解決しようとする課題

0005

ここで、特許文献1のような制御システムでは、マスター制御部とスレーブ制御部の間に、スレーブ制御部にリセットをかけるための専用線リセットライン)が必要となる。
しかしながら、特にマスター制御部とスレーブ制御部とが遠く離れて配置されている装置の場合、リセットラインをマスター制御部とスレーブ制御部の間で這い回す途中で、リセット信号ノイズ等が混入し、スレーブ制御部が誤動作を起こす恐れがある。

0006

そこで、本発明は、マスター制御部とスレーブ制御部との間で専用のリセットラインを用いることなく、スレーブ制御部のリセットを実行できるようにすることを目的とする。

課題を解決するための手段

0007

本発明は、マスター制御部と、前記マスター制御部と通信を行うスレーブ制御部と、前記スレーブ制御部からのウォッチドッグ信号を入力するとともに、所定時間内に前記ウォッチドッグ信号の入力がない場合に前記スレーブ制御部をリセットするウォッチドッグ手段とを有し、前記マスター制御部は前記スレーブ制御に対してウォッチドッグ信号の出力の指示を送信し、前記スレーブ制御部は前記マスター制御部から前記ウォッチドッグ信号の出力の指示を受信した場合、確認応答を前記マスター制御部に送信し、前記マスター制御部は前記確認応答の有無に基づき、前記スレーブ制御部との通信の異常を検知し、前記スレーブ制御部は前記マスター制御部からのウォッチドッグ信号の出力の指示に応じて前記ウォッチドッグ信号を前記ウォッチドッグ手段に出力することを特徴とする。

発明の効果

0008

本発明は、マスター制御部とスレーブ制御部との間で専用のリセットラインを用いることなく、スレーブ制御部のリセットを実行することができる。

図面の簡単な説明

0009

画像形成装置の断面図の概略である。
制御基板のブロック図である。
第1の実施形態の制御ブロック図である。
マスターCPUとスレーブCPU間制御フローである。
通信異常が発生した場合の制御フローである。
通信異常が発生した場合の制御フローである。
第2の実施形態の制御ブロック図である。
マスターCPUとスレーブCPU間の制御フローである。

実施例

0010

図1は、本発明の第1の実施形態である、情報処理装置の一例としての画像形成装置の概略断面図である。
図1を用いて、本実施形態の画像形成装置の構成と、その画像形成動作について説明する。

0011

原稿自動送り装置201の原稿載置部203に置かれた原稿は、給紙ローラー204によって分離、給紙され、搬送ガイド206を経由して、読取装置202に搬送される。さらに、搬送ベルト208によって一定速度で搬送され、排紙ローラー205によって機外に排出される。
この間、読取装置202の読取位置で照明系209により照明された原稿の画像は、反射ミラー210、211、212からなる光学系を介して、画像読取部213で画像信号に変換される。画像読取部213は、レンズ光電変換素子であるCCD、CCDの駆動回路等からなる。
原稿の読み取りには、流し読みモードと固定モードとがある。流し読みモードは、読取位置を固定させ、一定速度で搬送されている原稿を読み取る。固定モードは、読取装置202の原稿ガラス台214上に載置されている原稿を、照明系209およびミラー210、211、212を一定速度で移動させることにより読取位置を移動させて読み取る。

0012

画像信号は半導体レーザー(不図示)などによって光信号変調される。変調されたレーザー光は、ポリゴンミラーによる光走査装置311、ミラー312、313を経由して、帯電器310によって表面を一様に帯電された感光ドラム309上に露光され、静電潜像を形成する。静電潜像は現像器314のトナーによって現像される。トナー像は、転写分離器315によって記録紙に転写される。記録紙は紙カセット302、304に収納されている。記録紙は紙カセット302から給紙ローラー303によって給紙され、搬送ローラー306によって搬送され、レジストローラー308によって画像とのタイミングが調整されて、感光ドラム309の転写位置に搬送される。一方、紙カセット304の記録紙は、給紙ローラー305よって給紙され、搬送ローラー307、306によって搬送され、レジストローラー308によって画像とのタイミングが調整されて、感光ドラム309の転写位置に搬送される。トナー像が転写された記録紙は、搬送ベルト317で定着器318に搬送され、記録紙上のトナーが定着される。

0013

片面モードが設定されている場合、定着器318を通った記録紙は、定着排紙ローラー319および排紙ローラー324によって機外に排紙される。
両面モードが設定されている場合は、記録紙は定着排紙ローラー319から搬送ローラー320を経由して、反転ローラー321によって反転パス325へ搬送される。さらに、記録紙の後端両面パス326との合流ポイントを通過した直後に反転ローラー321の回転を反転することで、記録紙は反転し、両面パス326へと搬送される。両面パスに搬送された記録紙は、ローラー322、323によって搬送され、再び搬送ローラー306を経由して、レジストローラー308で裏面画像とのタイミングが調整された後、転写、定着され機外に排出される。

0014

図2は、マスター制御基板スレーブ制御基板のブロック図である。
本実施形態における画像形成装置は、マスターとなる制御基板である中央制御基板104と、スレーブとなる制御基板である画像形成ユニット制御基板120、定着搬送ユニット制御基板121、紙搬送ユニット制御基板122から構成されている。
ここで、紙搬送ユニット制御基板122は、図1の紙カセット302(304)からレジストローラー303までの紙搬送を担っている。定着搬送ユニット121は、レジストローラー303から、転写と定着を経由しての排紙と、両面搬送時の紙搬送を担っている。画像形成ユニット制御基板120は、その他の部分の制御を担っている。

0015

次に、中央制御基板104上のマスター制御部100と、画像形成ユニット制御基板120上のスレーブ制御部101との間の通信システムを説明する。なお、定着搬送ユニット制御基板121と紙搬送ユニット制御基板122における通信システムも、画像形成ユニット制御基板120と同様のため、以下では説明は省略する。

0016

図3は、マスター制御部とスレーブ制御部の制御ブロック図である。
マスター制御部100は、機器全体の制御を担うマスターCPU107を有する。マスターCPU107は、制御部であるマスターCPUコア109とスレーブCPU108との通信を行うマスター通信制御部111を有する。
スレーブ制御部101は、スレーブCPU108を有する。スレーブCPU108は、制御部であるスレーブCPUコア113と、マスターCPU107との通信を行うスレーブ通信制御部112と、外部への信号の入出力を制御するスレーブI/Oポート制御部114とを有する。
スレーブ制御部101は、さらに、スレーブCPU108にリセットをかけるウォッチドッグタイマ105を有する。ウォッチドッグタイマ105は、スレーブCPU108からのウォッチドッグ信号が、予め定められた時間、途切れた場合に、スレーブCPU108にリセットをかける監視機能を有している。

0017

図4は、マスターCPU107とスレーブCPU108との間の制御フローである。
マスターCPUコア109は、スレーブ通信制御部112に向けてウォッチドッグ信号としてのWD(WatchDog)パルス出力指示を送信するように、マスター通信制御部111に指示を行う(S101)。ここで、WDパルスの出力指示は、予めマスターCPUコア109とスレーブCPUコア113との間で定義されているものである。
WDパルスの出力指示を送信する指示を受けたマスター通信制御部111は、マスターCPU107とスレーブCPU108との間の通信線を介して、スレーブ通信制御部112にWDパルスの出力指示を送信する(S102a)。

0018

マスター通信制御部111とスレーブ通信制御部112との間の通信では、受信側がデータを誤りなく受信したか否かを識別するために、パリティチェック等の仕組みが含まれている。受信側の制御部が正常にデータを受け取ったときは、ACK(ACKnowledgement、確認応答)を送信側に送信する(S102b)。送信側はACKを受信することにより送信が正常に完了したことを確認することができる。
これにより、マスターCPU107は、ACK(確認応答)の有無に基づき、スレーブCPU108との間の通信の異常を検知することができる。

0019

WDパルスの出力指示の送信が正常に完了すると、マスター通信制御部111はマスターCPUコア109に対して送信完了割込みを出力する(S103)。
マスターCPUコア109は、送信完了割込みを受信することで、スレーブCPU108への通信及びスレーブCPU108に異常が発生していないと判断する。

0020

WDパルスの出力指示を受信したスレーブ通信制御部112は、スレーブCPUコア113に対し受信完了割込みを出力し(S104)、受信したWDパルスの出力指示を含む受信データを一時的に保持する。
この時の受信完了割込みは、WDパルスの出力指示の受信を示すものではなく、スレーブ通信制御部112が通信を受信したことを示すものである。

0021

受信完了割込みを受信したCPUコア113は、スレーブ通信制御部112に保持されている受信データを確認し、そこに示されているWDパルスの出力指示を取得する(S105)。
WDパルスの出力指示を取得したスレーブCPUコア113は、スレーブI/Oポート制御部114に対し、WDパルスの出力指示を出す(S106)。WDパルスは、定常Lowレベル出力されている信号に、一定期間(例えば、2ms)のHiレベル出力を行うものである。

0022

WDパルスの出力指示を受けたスレーブI/Oポート制御部114は、スレーブCPU108の外部出力ピンを介して、ウォッチドッグタイマ105に対しWDパルスを出力する(S107)。
WDパルスが入力されたウォッチドッグタイマ105は、前回のWDパルス受信から一定間隔(例えば、100ms)以内に次のWDパルスを受信した場合には、何も行わない。
マスターCPUコア109は、一定間隔以内にWDパルスを発信し続ける必要があるので、所定時間(例えば、50ms)以下の一定間隔ごとに、スレーブ通信制御部に向けてWDパルスの出力指示を送信する指示を繰り返し行う(S101)。

0023

次に、図5図6を用いて、制御に何らかの異常がある場合を説明する。
図5は、マスターCPU107とスレーブCPU108との間の通信に異常が発生した場合の制御を説明するための図である。

0024

S101からS102aは、図4の制御と同様なので、説明を省略する。
マスターCPU107とスレーブCPUとの間の通信に異常が発生した場合、受信側の制御部は正常にデータを受信することができないのでACKの送信を行わない(通信線が断線等している場合は、受信側の制御部にデータそのものが送信されない)。
マスター通信制御部111は、ACKを受信できないので、送信完了割込みの出力もしない。送信完了割込みを受信できなかったマスターCPUコア109は、スレーブCPU108への通信が正常にできなかったと認識する。

0025

一方、スレーブ通信制御部112は、通信内容を正常に受信できない(もしくは通信自体を認識できなかった)ため、スレーブCPUコア113に受信完了割込みを出力することはない。その結果、ウォッチドッグタイマ105にWDパルスが出力されない。
ウォッチドッグタイマ105は、所定時間内にWDパルスの入力がなかった場合、スレーブCPU108に対しリセット信号を出力する。リセット信号を受信することにより、CPU108内のスレーブ通信制御部112、スレーブCPUコア113、スレーブI/Oポート制御部114を含むすべての内部回路は、リセットがかけられ、動作を停止する(S108)。
停止したスレーブCPU108は、マスターCPU107との間の通信の異常が回復したのちに動作を再開する。

0026

図6は、スレーブCPUコア113に動作異常が発生した場合の制御を示す図である。
S101からS104は、図5の制御と同様なので、説明を省略する。

0027

スレーブ通信制御部112は受信完了割込みをスレーブCPUコア113に対し出力する(S104)。しかし、スレーブCPUコア113が動作異常を起こしている状態なので、スレーブCPUコア113はスレーブI/Oポート制御部114に対しWDパルスの出力指示を出すことができない。
一定時間内にWDパルスを受信しなかったウォッチドッグタイマ105は、スレーブCPU108に対しリセット信号を出力する。リセット信号を受信することで、CPU108内のスレーブ通信制御部112、スレーブCPUコア113、スレーブI/Oポート制御部114を含むすべての内部回路は、リセットがかけられ、動作を停止する(S108)。
一方、マスターCPUコア109は、この時点ではスレーブCPU108の異常を認識できていないので、一定間隔後に再びWDパルスの出力指示を行う(S101)。しかし、スレーブCPU108が動作停止しているため、WDパルスの送信に対しACKが返信されてこない。これにより、マスターCPUコア109はスレーブCPU108の異常を認識することができる。

0028

上述の制御により、マスター制御部100とスレーブ制御部101との間で専用ラインを必要とするリセット信号を用いることなく、マスターCPU107とスレーブCPU108との間の通信やスレーブCPUコア113の正常動作を保証することができる。また、これらに何らかに異常があった場合でも、マスターCPU107が異常検出をして、スレーブ制御部101を停止状態にすることができるため、異常動作時の保護が可能となる。

0029

次に、第2の実施形態について説明する。
画像形成装置の構成や制御基板のブロック構成は、第1の実施形態と同様のため、説明を省略する。

0030

図7は、第2の実施形態における制御ブロック図を示す。
マスター制御部100は機器全体の制御を担うマスターCPU107を有する。マスターCPU107は、制御部であるマスターCPUコア109、スレーブCPU208との通信を行うマスター通信制御部111を有する。

0031

スレーブ制御部101はスレーブCPU208を有する。スレーブCPU208は、制御部である第一のスレーブCPUコア213、第2のスレーブCPUコア214、マスターCPU107との通信を行うスレーブ通信制御部212、外部への信号の入出力を制御するスレーブI/Oポート制御部215を有する。
スレーブ制御部101には、スレーブCPU208にリセットをかけることができるウォッチドッグタイマ105が設けられている。ウォッチドッグタイマ105は、スレーブCPU208からのウォッチドッグ信号が、予め定められた時間、途切れた場合に、スレーブCPU208にリセットをかける監視機能を有する。

0032

図8は、第2の実施形態におけるマスターCPU107とスレーブCPU208との間の制御フローである。
S201からS205は、第1の実施形態のS101からS105と同様のため、説明を省略する。

0033

WDパルスの出力指示を取得した第1のスレーブCPUコア213は、第2のスレーブCPUコア214に対して、WDパルスの第1の出力指示する(S206)。WDパルスの第1の出力指示は、第1のスレーブCPUコア213と第2のスレーブCPUコア214との間で予め定義されている信号である。
WDパルスの第1の出力指示を受信した第2のスレーブCPUコア214は、スレーブI/Oポート制御部215に対し、WDパルスの第2の出力指示を出す(S207)。

0034

WDパルスの第2の出力指示を受けたスレーブI/Oポート制御部215は、スレーブCPU208の外部出力ピンを介して、ウォッチドッグタイマ105に対しWDパルスを出力する(S208)。
WDパルスを受けたウォッチドッグタイマ105は、前回のWDパルス受信から一定時間(例えば、100ms)内に次のWDパルスを受信した場合には、何も行わない。

0035

マスターCPUコア109は、一定間隔ごとにWDパルスを発信し続ける必要があるので、所定時間(例えば、50ms)以下の間隔で、スレーブ通信制御部に向けてWDパルスの出力指示を送信する指示を繰り返し行う(S201)。
制御に異常がある場合の動作は、第1の実施形態と同様のため、説明を省略する。

0036

上述の制御により、マスター制御部100とスレーブ制御部101との間で専用ラインを必要とするリセット信号を用いることなく、マスターCPU107とスレーブCPU208との間の通信やスレーブCPUコア213、214の正常動作を保証できる。また、これらに何らかに異常があった場合でも、マスターCPU107が異常認識をして、スレーブ制御部101を停止状態にすることができるため、安全な異常動作時の保護が可能となる。

0037

第2の実施形態では、1つのスレーブCPU208の中に複数のスレーブCPUコア213、214が含まれる形であったが、スレーブ制御部101に複数のCPUが実装され、各CPUにCPUコアがある形でも同様の制御が可能である。

0038

(その他の実施形態)
本発明は、上述の実施形態の1以上の機能を実現するプログラムを、ネットワーク又は記憶媒体を介してシステム又は装置に供給し、そのシステム又は装置のコンピュータにおける1つ以上のプロセッサーがプログラムを読出し実行する処理でも実現可能である。また、1以上の機能を実現する回路(例えば、ASIC)によっても実現可能である。
また、本発明は、複数の機器から構成されるシステムに適用しても、1つの機器からなる装置に適用してもよい。
本発明は上述の実施形態に限定されるものではなく、本発明の趣旨に基づき種々の変形(各実施形態の有機的な組合せを含む)が可能であり、それらを本発明の範囲から除外するものではない。すなわち、上述の実施形態やその変形例を組み合わせた構成もすべて本発明に含まれるものである。

0039

100・・・マスター制御部
101・・・スレーブ制御部
105・・・ウォッチドッグタイマ
107・・・マスターCPU
108・・・スレーブCPU
109・・・マスターCPUコア
111・・・マスター通信制御部
112・・・スレーブ通信制御部
113・・・スレーブCPUコア

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