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技術 半導体記憶装置

出願人 東芝メモリ株式会社
発明者 井野恒洋東悠介沼田敏典上牟田雄一
出願日 2018年3月23日 (2年3ヶ月経過) 出願番号 2018-055401
公開日 2019年10月3日 (9ヶ月経過) 公開番号 2019-169574
状態 未査定
技術分野 半導体メモリ
主要キーワード 境界部材 X線回折法 バラツキ幅 自由電子レーザー 分極ドメイン 分極ベクトル 収束電子線 コア絶縁層
関連する未来課題
重要な関連分野

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図面 (16)

課題

多値化を実現する半導体記憶装置を提供する。

解決手段

実施形態の半導体記憶装置は、半導体層と、第1の部分と、半導体層の表面に沿う方向において第1の部分と離間して設けられた第2の部分と、第1の部分と第2の部分との間に設けられたスペーサと、を有するゲート電極と、半導体層とゲート電極との間に設けられ、強誘電体フェリ誘電体又は反強誘電体を含む第1の領域と、強誘電体、フェリ誘電体又は反強誘電体を含む第2の領域と、第1の領域と第2の領域との間に設けられた境界領域と、を有する第1の絶縁層と、を備え、第1の領域は第1の部分と半導体層との間に位置し、第2の領域は第2の部分と半導体層との間に位置し、境界領域はスペーサと半導体層との間に位置し、境界領域はスペーサと異なる化学組成を有する。

概要

背景

強誘電体メモリ不揮発性メモリとして注目されている。特に、MFS(Metal Ferroelectrics Semiconductor)構造の1トランジスタ型メモリセルは、例えば、NAND型フラッシュメモリへの適用が期待される。

NAND型フラッシュメモリは、メモリ容量を増加させるためにメモリセルの多値化が進められている。MFS構造のメモリセルにも多値化の実現が望まれる。

概要

多値化を実現する半導体記憶装置を提供する。実施形態の半導体記憶装置は、半導体層と、第1の部分と、半導体層の表面に沿う方向において第1の部分と離間して設けられた第2の部分と、第1の部分と第2の部分との間に設けられたスペーサと、を有するゲート電極と、半導体層とゲート電極との間に設けられ、強誘電体フェリ誘電体又は反強誘電体を含む第1の領域と、強誘電体、フェリ誘電体又は反強誘電体を含む第2の領域と、第1の領域と第2の領域との間に設けられた境界領域と、を有する第1の絶縁層と、を備え、第1の領域は第1の部分と半導体層との間に位置し、第2の領域は第2の部分と半導体層との間に位置し、境界領域はスペーサと半導体層との間に位置し、境界領域はスペーサと異なる化学組成を有する。

目的

本発明が解決しようとする課題は、多値化を実現する半導体記憶装置を提供する

効果

実績

技術文献被引用数
0件
牽制数
0件

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請求項1

半導体層と、第1の部分と、前記半導体層の表面に沿う方向において前記第1の部分と離間して設けられた第2の部分と、前記第1の部分と前記第2の部分との間に設けられたスペーサと、を有するゲート電極と、前記半導体層と前記ゲート電極との間に設けられた第1の絶縁層であって、強誘電体フェリ誘電体又は反強誘電体を含む第1の領域と、強誘電体、フェリ誘電体又は反強誘電体を含む第2の領域と、前記第1の領域と前記第2の領域との間に設けられた境界領域と、を有する前記第1の絶縁層と、を備え、前記第1の領域は前記第1の部分と前記半導体層との間に位置し、前記第2の領域は前記第2の部分と前記半導体層との間に位置し、前記境界領域は前記スペーサと前記半導体層との間に位置し、前記境界領域は前記スペーサと異なる化学組成を有する半導体記憶装置

請求項2

前記第1の部分と前記第2の部分は電気的に接続される請求項1記載の半導体記憶装置。

請求項3

前記境界領域は常誘電体である請求項1又は請求項2記載の半導体記憶装置。

請求項4

前記境界領域の主成分の金属元素は、前記第1の領域及び前記第2の領域の主成分の金属元素と同一である請求項1ないし請求項3いずれか一項記載の半導体記憶装置。

請求項5

前記境界領域は前記第1の領域及び前記第2の領域と同一の化学組成である請求項4記載の半導体記憶装置。

請求項6

前記半導体層と前記第1の絶縁層との間に設けられ、前記第1の絶縁層と化学組成の異なる第2の絶縁層を備える請求項1ないし請求項5いずれか一項記載の半導体記憶装置。

請求項7

前記第1の絶縁層は、酸化ハフニウムを含む請求項1ないし請求項6いずれか一項記載の半導体記憶装置。

請求項8

層間絶縁層導電層とが第1の方向に交互に積層された積層体と、前記積層体の中に設けられ、前記第1の方向に延びる半導体層と、前記導電層と前記半導体層との間に設けられ、強誘電体、フェリ誘電体又は反強誘電体を含む第1の絶縁層と、前記第1の絶縁層と前記半導体層との間に設けられ、前記第1の絶縁層と異なる化学組成の第2の絶縁層と、前記第2の絶縁層と前記半導体層との間に設けられ、強誘電体、フェリ誘電体又は反強誘電体を含む第3の絶縁層と、を備える半導体記憶装置。

請求項9

前記第3の絶縁層と前記半導体層との間に設けられ、前記第3の絶縁層と化学組成の異なる第4の絶縁層を備える請求項8記載の半導体記憶装置。

請求項10

前記半導体層は多結晶シリコンである請求項8又は請求項9記載の半導体記憶装置。

請求項11

前記第1の絶縁層及び前記第3の絶縁層は、酸化ハフニウムを含む請求項8ないし請求項10いずれか一項記載の半導体記憶装置。

請求項12

層間絶縁層と導電層とが第1の方向に交互に積層された積層体と、前記積層体の中に設けられ、前記第1の方向に延びる半導体層と、前記導電層と前記半導体層との間に設けられ、強誘電体、フェリ誘電体又は反強誘電体を含む第1の絶縁層と、を備え、前記導電層は、第1の導電膜と、前記第1の導電膜と電気的に接続された第2の導電膜と、前記第1の方向において前記第1の導電膜と前記第2の導電膜との間に設けられたスペーサ膜を有する半導体記憶装置。

請求項13

前記第1の絶縁層と前記半導体層との間に設けられ、前記第1の絶縁層と化学組成の異なる第2の絶縁層を備える請求項12記載の半導体記憶装置。

請求項14

前記第1の絶縁層は、前記第1の導電膜と前記半導体層との間に位置し強誘電体、フェリ誘電体又は反強誘電体を含む第1の領域と、前記第2の導電膜と前記半導体層との間に位置し強誘電体、フェリ誘電体又は反強誘電体を含む第2の領域と、前記第1の領域と前記第2の領域との間に位置し、前記スペーサ膜と異なる化学組成の境界領域を有する請求項12又は請求項13記載の半導体記憶装置。

請求項15

前記境界領域は常誘電体である請求項14記載の半導体記憶装置。

請求項16

前記境界領域の主成分の金属元素は、前記第1の領域及び前記第2の領域の主成分の金属元素と同一である請求項14又は請求項15記載の半導体記憶装置。

請求項17

前記境界領域は、前記第1の領域及び前記第2の領域と同一の化学組成である請求項16記載の半導体記憶装置。

請求項18

前記半導体層は多結晶シリコンである請求項12ないし請求項17いずれか一項記載の半導体記憶装置。

請求項19

前記第1の絶縁層は、酸化ハフニウムを含む請求項12ないし請求項18いずれか一項記載の半導体記憶装置。

技術分野

0001

本発明の実施形態は、半導体記憶装置に関する。

背景技術

0002

強誘電体メモリ不揮発性メモリとして注目されている。特に、MFS(Metal Ferroelectrics Semiconductor)構造の1トランジスタ型メモリセルは、例えば、NAND型フラッシュメモリへの適用が期待される。

0003

NAND型フラッシュメモリは、メモリ容量を増加させるためにメモリセルの多値化が進められている。MFS構造のメモリセルにも多値化の実現が望まれる。

先行技術

0004

特開2011−9549号公報

発明が解決しようとする課題

0005

本発明が解決しようとする課題は、多値化を実現する半導体記憶装置を提供することにある。

課題を解決するための手段

0006

実施形態の半導体記憶装置は、半導体層と、第1の部分と、前記半導体層の表面に沿う方向において前記第1の部分と離間して設けられた第2の部分と、前記第1の部分と前記第2の部分との間に設けられたスペーサと、を有するゲート電極と、前記半導体層と前記ゲート電極との間に設けられた第1の絶縁層であって、強誘電体フェリ誘電体又は反強誘電体を含む第1の領域と、強誘電体、フェリ誘電体又は反強誘電体を含む第2の領域と、前記第1の領域と前記第2の領域との間に設けられた境界領域と、を有する前記第1の絶縁層と、を備え、前記第1の領域は前記第1の部分と前記第1の半導体層との間に位置し、前記第2の領域は前記第2の部分と前記半導体層との間に位置し、前記境界領域は前記スペーサと前記半導体層との間に位置し、前記境界領域は前記スペーサと異なる化学組成を有する。

図面の簡単な説明

0007

第1の実施形態の半導体記憶装置の模式断面図。
比較例の半導体記憶装置の模式断面図。
第1の実施形態の半導体記憶装置の作用及び効果の説明図。
第2の実施形態の半導体記憶装置の模式断面図。
第3の実施形態の半導体記憶装置の模式断面図。
第4の実施形態の半導体記憶装置のメモリセルアレイ回路図。
第4の実施形態の半導体記憶装置のメモリストリングの一部の模式断面図。
第5の実施形態の半導体記憶装置のメモリストリングの一部の模式断面図。
第5の実施形態の半導体記憶装置の製造方法の一例を示す模式断面図。
第5の実施形態の半導体記憶装置の製造方法の一例を示す模式断面図。
第5の実施形態の半導体記憶装置の製造方法の一例を示す模式断面図。
第5の実施形態の半導体記憶装置の製造方法の一例を示す模式断面図。
第6の実施形態の半導体記憶装置のメモリストリングMSの一部の模式断面図。
第7の実施形態の半導体記憶装置の模式断面図。
第8の実施形態の半導体記憶装置の模式断面図。

実施例

0008

以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一又は類似の部材などには同一の符号を付し、一度説明した部材などについては適宜その説明を省略する。

0009

また、本明細書中、便宜上「上」、又は、「下」という用語を用いる場合がある。「上」、又は、「下」とはあくまで図面内での相対的位置関係を示す用語であり、重力に対する位置関係を規定する用語ではない。

0010

本明細書中の半導体装置を構成する部材の化学組成の定性分析及び定量分析は、例えば、二次イオン質量分析法(Secondary Ion Mass Spectroscopy:SIMS)、エネルギー分散型X線分光法(Energy Dispersive X−ray Spectroscopy:EDX)により行うことが可能である。また、半導体装置を構成する部材の厚さ、部材間の距離等の測定には、例えば、透過型電子顕微鏡(Transmission Electron Microscope:TEM)を用いることが可能である。また、半導体記憶装置を構成する部材の結晶系の同定には、例えば、上記TEMの他、収束電子線回折法(convergent−beam electron diffraction : CBED)、放射光やSACLA(SPring−8 Angstrom Compact Free Electron Laser)などの自由電子レーザーを使ったX線回折法や、フーリエ変換赤外分光法(Fourier transform infrared Spectroscopy: FT−IR)、X線光電分光分析(X−ray Photoelectron Spectroscopy:XPS)を用いることが可能である。

0011

(第1の実施形態)
第1の実施形態の半導体記憶装置は、半導体層と、ゲート電極と、半導体層とゲート電極との間に設けられ、強誘電体、フェリ誘電体又は反強誘電体を含む第1の領域と、強誘電体、フェリ誘電体又は反強誘電体を含む第2の領域と、第1の領域と第2の領域との間の少なくとも一部に設けられ、第1の領域及び第2の領域のいずれとも異なる化学組成又は結晶構造の少なくともいずれかを有する境界領域と、を有する第1の絶縁層と、を備える。そして、第2の領域は、第1の領域とゲート電極との間に設けられ、第1の領域と第2の領域とは境界領域で分断される。

0012

図1は、第1の実施形態の半導体記憶装置の模式断面図である。第1の実施形態の半導体記憶装置は、MFS構造のメモリセルである。

0013

第1の実施形態のメモリセルは、半導体層10、ソース領域11、ドレイン領域13、チャネル領域15、ゲート電極20、ゲート絶縁層30(第1の絶縁層)を備える。ゲート絶縁層30は、第1の強誘電体領域31(第1の領域)、第2の強誘電体領域32(第2の領域)、第3の強誘電体領域33、第1の境界絶縁層41(境界領域)、第2の境界絶縁層42を有する。

0014

半導体層10は、例えば、単結晶シリコンである。

0015

ソース領域11は、半導体層10の中に設けられる。ソース領域11は、n型の不純物領域である。ドレイン領域13は、半導体層10の中に設けられる。ドレイン領域13は、n型の不純物領域である。チャネル領域15は、半導体層10の中に設けられる。チャネル領域15は、p型の不純物領域である。

0016

ゲート電極20は、金属又は半導体である。ゲート電極20は、例えば、n型不純物又はp型不純物を含む多結晶シリコンである。

0017

ゲート絶縁層30は、第1の強誘電体領域31、第2の強誘電体領域32、第3の強誘電体領域33、第1の境界絶縁層41、第2の境界絶縁層42を有する。

0018

第1の強誘電体領域31、第2の強誘電体領域32、第3の強誘電体領域33は、強誘電体、フェリ誘電体又は反強誘電体を含む。第1の強誘電体領域31、第2の強誘電体領域32、第3の強誘電体領域33は、例えば、酸化ハフニウムチタン酸ジルコン酸鉛PZT)、タンタル酸ビスマスストロンチウム(SBT)、チタン酸バリウム(BTO)、又は、ポリフッ化ビニリデンPVDF)を含む。

0019

第1の強誘電体領域31、第2の強誘電体領域32、第3の強誘電体領域33は、例えば、同一の抗電界を有することができる。ここで各層の抗電界とは、各層に実質加わっている電界に対して分極反転する電界の絶対値を意味する(以下、同様)。また、第1の強誘電体領域31、第2の強誘電体領域32、第3の強誘電体領域33は、例えば、同一の結晶方位を有してもよい。

0020

第1の強誘電体領域31は、第1の領域の一例である。また、第2の強誘電体領域32は第2の領域の一例である。

0021

第1の境界絶縁層41及び第2の境界絶縁層42は、例えば、第1の強誘電体領域31、第2の強誘電体領域32、及び、第3の強誘電体領域33と異なる化学組成である。第1の境界絶縁層41及び第2の境界絶縁層42は、例えば、常誘電体である。第1の境界絶縁層41及び第2の境界絶縁層42は、例えば、窒化シリコン窒化アルミニウム酸化アルミニウム、又は、酸化シリコンを50%以上含む材料である。

0022

第1の境界絶縁層41及び第2の境界絶縁層42の膜厚は、例えば、0.1nm以上2.5nm以下である。

0023

第1の境界絶縁層41は境界領域の一例である。

0024

第2の強誘電体領域32は、第1の強誘電体領域31とゲート電極20との間に設けられる。第1の強誘電体領域31と第2の強誘電体領域32は、第1の境界絶縁層41によって上下に分断されている。同様に、第2の強誘電体領域32と第3の強誘電体領域33は、第2の境界絶縁層42によって上下に分断されている。

0025

第1の実施形態のメモリセルでは、ゲート絶縁層30に含まれる強誘電体の分極反転状態を、ゲート電極20と半導体層10に間に印加する電圧によって制御する。ゲート絶縁層30の分極反転状態により、メモリセルのトランジスタ閾値電圧が変化する。メモリセルのトランジスタの閾値電圧が変化することで、メモリセルのトランジスタのオン電流が変化する。例えば、閾値電圧が高くオン電流が低い状態をデータ“0”、閾値電圧が低くオン電流が高い状態をデータ“1”と定義すると、メモリセルは“0”と“1”の1ビットデータを記憶することが可能となる。

0026

例えば、図1に示すメモリセルのトランジスタを直列接続することで、NANDフラッシュメモリNANDストリングを形成することが可能となる。

0027

なお、図1のメモリセルのトランジスタを製造する際には、半導体層10の上に、第1の強誘電体領域31形成用の膜、第1の境界絶縁層41、第2の強誘電体領域32形成用の膜、第2の境界絶縁層42を堆積する。そして、ゲート電極20の形成後に、結晶化アニールを、例えば、600度以上1000度以下の温度で行うことで製造できる。結晶化アニールにより、強誘電体の結晶が形成される。

0028

次に、第1の実施形態の半導体記憶装置の作用及び効果について説明する。

0029

強誘電体メモリが不揮発性メモリとして注目されている。図1に示すような、MFS構造の1トランジスタ型のメモリセルは、例えば、NAND型フラッシュメモリへの適用が期待される。NAND型フラッシュメモリは、メモリ容量を増加させるためにメモリセルの多値化が進められている。MFS構造のメモリセルにも多値化の実現が望まれる。

0030

強誘電体メモリに多値を書き込む場合、強誘電体膜中のドメインウォールの位置を制御する必要がある。ドメインウォールは、分極方向が異なっている分極ドメイン隔てる境界である。強誘電体膜に印加する外部電界によって、分極ベクトルが所定の向きを向く分極ドメインの割合が変化する。強誘電体膜に印加する外部電界によって、ドメインウォールの位置が変化することで、分極ベクトルが所定の向きを向く分極ドメインの割合が変化する。所定の向きを向く分極ドメインの割合を制御することで、メモリセルに多値を記憶させることが可能となる。

0031

強誘電体メモリの微細化に伴い、強誘電体膜のサイズは小さくなる。このため、ドメインウォールを所望の位置で停止させるような制御が困難となる。

0032

図2は、比較例の半導体記憶装置の模式断面図である。比較例のメモリセルは、ゲート絶縁層30が、第1の境界絶縁層41及び第2の境界絶縁層42で分断されていない点で、第1の実施形態と異なっている。ゲート絶縁層30は、強誘電体を含む。

0033

図3は、第1の実施形態の半導体記憶装置の作用及び効果の説明図である。図3(a)は、比較例のメモリセルの分極−電圧特性(P−V特性)を示す。図3(b)は、第1の実施形態のメモリセルの分極−電圧特性(P−V特性)を示す。

0034

図3に示すように、第1の実施形態のメモリセルのP−V特性は、ステップ状に変化することが分かる。このため、書き込み電圧バラツキ幅に対する書き込み分極のバラツキ幅が、比較例に比べ小さくなる。したがって、比較例よりも安定した多値の書き込み制御が可能となる。

0035

第1の実施形態のメモリセルのP−V特性がステップ状に変化するのは、ゲート絶縁層30が、第1の強誘電体領域31、第2の強誘電体領域32、及び、第3の強誘電体領域33の3つの領域に分断されているからであると考えられる。各領域の境界には、第1の境界絶縁層41及び第2の境界絶縁層42が存在するため、ドメインウォールの移動が停止すると考えられる。この停止により、別の強誘電体領域にあらたに生成した分極反転核を起点にドメインウォールが再度移動を開始することがP−V特性のステップ状の変化に現れると考えられる。

0036

第1の実施形態のメモリセルによれば、強誘電体領域が分断されることにより、ステップ上のP−V特性が得られるため、所望の多値に対応する分極値を精度良く書き込むことが可能となる。したがって、例えばゲート長が25nm以下であるような微細な強誘電体メモリの多値化が実現できる。

0037

第1の実施形態のメモリセルの場合は、強誘電体領域が3個に分断されているため、4値を各値のレベルを精度よく制御しながら記憶することが可能である。

0038

第1の境界絶縁層41及び第2の境界絶縁層42の膜厚は、0.1nm以上2.5nm以下であることが好ましい。上記範囲を下回ると、ドメインウォールの移動を停止させる効果が得られないおそれがある。上記範囲を上回ると、メモリセルの微細化の妨げになる。また、結晶化アニールの際の強誘電性発現阻害するおそれがある。

0039

第1の強誘電体領域31、第2の強誘電体領域32、及び、第3の強誘電体領域33に含まれる強誘電体は、半導体プロセスとの整合性等の観点から、酸化ハフニウムであることが好ましい。酸化ハフニウムは、シリコン(Si)、ジルコニウム(Zr)、アルミニウム(Al)、イットリウム(Y)、ストロンチウム(Sr)、ランタン(La)、サマリウム(Sm)、ガドリニウム(Gd)、テルビウム(Tb)、ジスプジム(Dy)、ホルミウム(Ho)、エルビウム(Er)、イッテルビウム(Yb)、ルテチウム(Lu)、及び、バリウム(Ba)からなる群から選ばれる少なくとも一つの元素を含むことが好ましい。上記元素を含むことにより、酸化ハフニウムに強誘電性が発現しやすくなる。

0040

第1の強誘電体領域31、第2の強誘電体領域32、及び、第3の強誘電体領域33に含まれる強誘電体は、例えば、斜方晶(Orthorhombic)を主とする酸化ハフニウムである。より具体的には、酸化ハフニウムは、第三斜方晶(orthorhombic III、空間群Pbc21 、空間群番号29番)を主とする酸化ハフニウムである。酸化ハフニウムに酸化ジルコニウムが任意の量、混入していても良いが、結晶構造は上記第三斜方晶が主でなくてはならない。

0041

以上、第1の実施形態によれば、強誘電体メモリの多値化が実現できる。

0042

(第2の実施形態)
第2の実施形態の半導体記憶装置は、半導体層と、第1の部分と、半導体層の表面に沿う方向において第1の部分と離間して設けられた第2の部分と、第1の部分と第2の部分との間に設けられたスペーサと、を有するゲート電極と、半導体層とゲート電極との間に設けられた第1の絶縁層であって、強誘電体、フェリ誘電体又は反強誘電体を含む第1の領域と、強誘電体、フェリ誘電体又は反強誘電体を含む第2の領域と、第1の領域と第2の領域との間に設けられた境界領域と、を有する第1の絶縁層と、を備え、第1の領域は前1の部分と半導体層との間に位置し、第2の領域は第2の部分と半導体層との間に位置し、境界領域は前記スペーサと前記半導体層との間に位置し、境界領域はスペーサと異なる化学組成を有する。ゲート電極が、第1の部分と、半導体層の表面に沿う方向において第1の部分と離間して設けられた第2の部分と、第1の部分と第2の部分との間に設けられたスペーサと、を有する点で、第1の実施形態と異なっている。以下、第1の実施形態と重複する内容については、一部記述を省略する。

0043

図4は、第2の実施形態の半導体記憶装置の模式断面図である。第2の実施形態の半導体記憶装置は、MFS構造のメモリセルである。

0044

第2の実施形態のメモリセルは、半導体層10、ソース領域11、ドレイン領域13、チャネル領域15、ゲート電極20、ゲート絶縁層30(第1の絶縁層)、界面絶縁層40(第2の絶縁層)を備える。ゲート電極20は、第1のゲート領域21(第1の部分)、第2のゲート領域22(第2の部分)、第3のゲート領域23、第1のスペーサ51(スペーサ)、第2のスペーサ52を有する。ゲート絶縁層30は、第1の強誘電体領域31(第1の領域)、第2の強誘電体領域32(第2の領域)、第3の強誘電体領域33、第1の常誘電体領域43(境界領域)、第2の常誘電体領域45を有する。

0045

ゲート電極20は、金属又は半導体である。ゲート電極20は、例えば、n型不純物又はp型不純物を含む多結晶シリコンである。

0046

ゲート電極20は、半導体層10の側の第1の端部(図4中のE1)及び第2の端部(図4中のE2)を有する。

0047

ゲート電極20は、第1のゲート領域21、第2のゲート領域22、第3のゲート領域23、第1のスペーサ51、第2のスペーサ52を有する。第1のスペーサ51は、第1のゲート領域21と第2のゲート領域22との間、第2のスペーサ52は、第2のゲート領域22と、第3のゲート領域23との間に設けられる。

0048

第1のゲート領域21、第2のゲート領域22、及び、第3のゲート領域23は、半導体層10の表面に沿う方向において離間している。

0049

第1のゲート領域21は第1の端部E1の側にあり、第1のゲート領域21に対して第2のゲート領域22は第2の端部E2の側にある。

0050

第1のスペーサ51及び第2のスペーサ52は、例えば、絶縁体である。第1のスペーサ51及び第2のスペーサ52は、例えば、酸化物酸窒化物などである。第1のスペーサ51及び第2のスペーサ52は、例えば、酸化ルテニウムルテニウム酸ストロンチウム酸化レニウム酸化チタン酸窒化チタン酸化タンタル酸化セリウム酸化プラセオジム酸化ネオジム酸化ユーロピウム酸化ツリウム酸化スカンジウム酸化モリブデン酸化ニオブ、窒化シリコン、酸窒化シリコン、窒化アルミニウム、酸化アルミニウム、酸窒化アルミニウム、又は、酸化シリコンを50%以上含む材料である。

0051

第1のゲート領域21、第2のゲート領域22、第3のゲート領域23は、電気的に接続されている。第1のゲート領域21、第2のゲート領域22、第3のゲート領域23は、例えば、図示しないコンタクト電極により、共通電位となっている。第1のゲート領域21、第2のゲート領域22、第3のゲート領域23は、例えば、第1のスペーサ51及び第2のスペーサ—52を介してトンネル電流リーク電流ホッピング電流などが流れることにより、第1のスペーサ51および第2のスペーサ—52による電圧降下および動作遅延が無視できる程度となっている。

0052

第1のゲート領域21は、第1の部分の一例である。第2のゲート領域22は、第2の部分の一例である。第1のスペーサ51は、スペーサの一例である。

0053

ゲート絶縁層30は、第1の強誘電体領域31(第1の領域)、第2の強誘電体領域32(第2の領域)、第3の強誘電体領域33、第1の常誘電体領域43、第2の常誘電体領域45を有する。

0054

第1の強誘電体領域31は、第1のゲート領域21と半導体層10との間に位置する。第2の強誘電体領域32は、第2のゲート領域22と半導体層10との間に位置する。第3の強誘電体領域33は、第3のゲート領域23と半導体層10との間に位置する。

0055

第1の強誘電体領域31、第2の強誘電体領域32、第3の強誘電体領域33は、強誘電体、フェリ誘電体又は反強誘電体を含む。第1の強誘電体領域31、第2の強誘電体領域32、第3の強誘電体領域33は、例えば、酸化ハフニウム、チタン酸ジルコン酸鉛(PZT)、タンタル酸ビスマスストロンチウム(SBT)、チタン酸バリウム(BTO)、又はポリフッ化ビニリデン(PVDF)を含む。

0056

第1の強誘電体領域31、第2の強誘電体領域32、第3の強誘電体領域33は、例えば、同一の抗電界を有することができる。また、第1の強誘電体領域31、第2の強誘電体領域32、第3の強誘電体領域33は、例えば、同一の結晶方位を有してもよい。

0057

第1の強誘電体領域31は、第1の領域の一例である。また、第2の強誘電体領域32は第2の領域の一例である。

0058

第1の常誘電体領域43は、第1のスペーサ51と半導体層10との間に位置する。第2の強誘電体領域32は、第2のスペーサ52と半導体層10との間に位置する。

0059

第1の常誘電体領域43及び第2の常誘電体領域45は、第1のスペーサ51及び第2のスペーサ52と異なる化学組成を有する。第1の常誘電体領域43及び第2の常誘電体領域45は、例えば、常誘電体である。

0060

第1の常誘電体領域43及び第2の常誘電体領域45の主成分の金属元素は、第1の強誘電体領域31、第2の強誘電体領域32、及び、第3の強誘電体領域33の主成分の金属元素と同一である。主成分の金属元素とは、その材料中に占める割合が最も高い金属元素を意味する。第1の常誘電体領域43、第2の常誘電体領域45は、例えば、第1の強誘電体領域31、第2の強誘電体領域32、及び、第3の強誘電体領域33と同一の化学組成の常誘電体である。第1の常誘電体領域43、第2の常誘電体領域45は、例えば、第1の強誘電体領域31、第2の強誘電体領域32、及び、第3の強誘電体領域33と結晶構造は異なる。

0061

第1の常誘電体領域43、第2の常誘電体領域45の膜厚は、例えば、0.1nm以上2.5nm以下である。

0062

第1の常誘電体領域43は、境界領域の一例である。

0063

ゲート電極20に第1のスペーサ51、第2のスペーサ52が設けられることにより、結晶化アニールの際に、ゲート絶縁層30の、第1のスペーサ51、第2のスペーサ52に接する部分、すなわち、第1の常誘電体領域43、第2の常誘電体領域45に相当する部分が、強誘電体とならずに常誘電体となる。

0064

第1の強誘電体領域31は、第1の常誘電体領域43に対しゲート電極20の第1の端部(図4中のE1)の側に設けられ、第2の強誘電体領域32は第1の常誘電体領域43に対しゲート電極20の第1の端部(図4中のE2)の側に設けられる。

0065

第1の強誘電体領域31と第2の強誘電体領域32は、第1の常誘電体領域43によって、左右に分断される。第2の強誘電体領域32と第3の強誘電体領域33は、第2の常誘電体領域45によって、左右に分断される。

0066

界面絶縁層40は、半導体層10とゲート絶縁層30との間に設けられる。界面絶縁層40は、例えば、窒化シリコン、窒化アルミニウム、酸化アルミニウム、又は、酸化シリコンを50%以上含有する材料である。

0067

界面絶縁層40は、結晶化アニールの際に、第1の常誘電体領域43及び第2の常誘電体領域45が強誘電性を発現することを抑制する。界面絶縁層40は、第2の絶縁層の一例である。

0068

第2の実施形態のメモリセルによれば、強誘電体領域が分断されることにより、所望の多値に対応する分極値を精度良く書き込むことが可能となる。したがって、強誘電体メモリの多値化が実現できる。

0069

第2の実施形態のメモリセルの場合は、強誘電体領域が3個に分断されているため、4値を記憶することが可能である。

0070

以上、第2の実施形態によれば、強誘電体メモリの多値化が実現できる。

0071

(第3の実施形態)
第3の実施形態の半導体記憶装置は、ゲート電極内境界部材が設けられる点で、第1の実施形態と異なっている。以下、第1又は第2の実施形態と重複する内容については、一部記述を省略する。

0072

図5は、第3の実施形態の半導体記憶装置の模式断面図である。第3の実施形態の半導体記憶装置は、MFS構造のメモリセルである。

0073

第3の実施形態のメモリセルは、半導体層10、ソース領域11、ドレイン領域13、チャネル領域15、ゲート電極20、ゲート絶縁層30(第1の絶縁層)、界面絶縁層40(第2の絶縁層)を備える。ゲート絶縁層30は、第1の強誘電体領域31(第1の領域)、第2の強誘電体領域32(第2の領域)、境界部材47を有する。

0074

境界部材47は、例えば、金属、半導体、又は、絶縁体である。境界部材47は、第1の強誘電体領域31と第2の強誘電体領域32の間に設けられる。境界部材47は、境界領域の一例である。

0075

界面絶縁層40は、半導体層10とゲート絶縁層30との間に設けられる。界面絶縁層40は、例えば、窒化シリコン、窒化アルミニウム、酸化アルミニウム、又は、酸化シリコンを50%以上含有する材料である。

0076

界面絶縁層40は、特に境界部材47が金属の場合、半導体層10とのショートを抑制する。界面絶縁層40は、第2の絶縁層の一例である。

0077

第3の実施形態のメモリセルでは、第1の強誘電体領域31と第2の強誘電体領域32とは完全には分断されていない。しかし、境界部材47を特異点として備えることで、境界部材47近傍でドメインウォールの移動の遅延が生じる。したがって、所望の多値に対応する分極値を精度良く書き込むことが可能となる。よって、強誘電体メモリの多値化が実現できる。

0078

第3の実施形態のメモリセルの場合は、強誘電体領域が2個に分離されるため、3値を記憶することが可能である。

0079

以上、第3の実施形態によれば、強誘電体メモリの多値化が実現できる。

0080

(第4の実施形態)
第4の実施形態の半導体記憶装置は、層間絶縁層導電層とが第1の方向に交互に積層された積層体と、積層体の中に設けられ、第1の方向に延びる半導体層と、導電層と半導体層との間に設けられ、強誘電体、フェリ誘電体又は反強誘電体を含む第1の絶縁層と、第1の絶縁層と半導体層との間に設けられ、第1の絶縁層と異なる化学組成の第2の絶縁層と、2の絶縁層と半導体層との間に設けられ、強誘電体、フェリ誘電体又は反強誘電体を含む第3の絶縁層と、を備える。第4の実施形態の半導体記憶装置は、第1の実施形態のメモリセルと同様の構造を、3次元NANDフラッシュメモリに適用する点で、第1の実施形態と異なる。以下、第1の実施形態と重複する内容については、一部記述を省略する。

0081

図6は、第4の実施形態の半導体記憶装置のメモリセルアレイ100の回路図である。図7は、第4の実施形態の半導体記憶装置のメモリストリングMSの一部の模式断面図である。図7は、図6のメモリセルアレイ100の中の、例えば点線で囲まれる一個のメモリストリングMSの中の複数のメモリセルトランジスタMTの断面を示す。

0082

第4の実施形態の3次元NANDフラッシュメモリのメモリセルアレイ100は、図6に示すように複数のワード線WL、共通ソース線CSL、ソース選択ゲート線SGS、複数のドレイン選択ゲート線GD、複数のビット線BL、複数のメモリストリングMSを備える。

0083

図6に示すように、メモリストリングMSは、共通ソース線CSLとビット線BLとの間に直列接続されたソース選択トランジスタSST、複数のメモリセルトランジスタMT、及び、ドレイン選択トランジスタSDTで構成される。ビット線BLとドレイン選択ゲート線SGDにより1本のメモリストリングMSが選択され、ワード線WLにより1個のメモリセルトランジスタMTが選択可能となる。

0084

メモリセルアレイ100は、図7に示すように、複数のワード線WL(導電層)、半導体層10、複数の層間絶縁層12、コア絶縁層16、第1の強誘電体領域31(第1の領域)、第2の強誘電体領域32(第2の領域)、第3の強誘電体領域33、界面絶縁層40(第4の絶縁層)、第1の境界絶縁層41(第2の絶縁層)、第2の境界絶縁層42、第1の強誘電体層61(第1の絶縁層)、第2の強誘電体層62(第3の絶縁層)、第3の強誘電体層63、を備える。複数のワード線WLと複数の層間絶縁層12が積層体50を構成する。

0085

ワード線WL及び層間絶縁層12は、図示しない半導体基板上に設けられる。

0086

ワード線WLと層間絶縁層12は、半導体基板の上に、z方向(第1の方向)に交互に積層される。複数のワード線WLと複数の層間絶縁層12が積層体50を構成する。

0087

ワード線WLは、板状の導電体である。ワード線WLは、例えば、金属又は半導体である。ワード線WLは、例えば、タングステン(W)である。ワード線WLは、メモリセルトランジスタMTの制御電極として機能する。ワード線WLは、ゲート電極層である。

0088

層間絶縁層12は、ワード線WLとワード線WLを分離する。層間絶縁層12は、例えば、酸化シリコンである。

0089

ワード線WLは導電層の一例である。

0090

コア絶縁層16は、積層体50の中に設けられる。コア絶縁層16は、z方向に延びる。コア絶縁層16は、積層体50を貫通して設けられる。コア絶縁層16は、半導体層10に囲まれる。コア絶縁層16は、例えば、酸化シリコンである。コア絶縁層16は、絶縁部材の一例である。

0091

半導体層10は、積層体50の中に設けられる。半導体層10は、z方向に延びる。半導体層10は、積層体50を貫通して設けられる。半導体層10は、コア絶縁層16の周囲に設けられる。半導体層10は、例えば、円筒形状である。

0092

半導体層10は、例えば、多結晶シリコンや、多結晶シリコンゲルマニウムや、多結晶酸化インジウムガリウム亜鉛や、多結晶酸化亜鉛スズである。半導体層10は、メモリセルトランジスタMTのチャネルとして機能する。

0093

第1の強誘電体層61は、ワード線WLと半導体層10との間に設けられる。第2の強誘電体層62は、第1の強誘電体層61と半導体層10との間に設けられる。第3の強誘電体層63は、第2の強誘電体層62と半導体層10との間に設けられる。

0094

第1の強誘電体層61、第2の強誘電体層62、第3の強誘電体層63は、強誘電体、フェリ誘電体又は反強誘電体を含む。第1の強誘電体層61、第2の強誘電体層62、第3の強誘電体層63は、例えば、酸化ハフニウム、チタン酸ジルコン酸鉛(PZT)、タンタル酸ビスマスストロンチウム(SBT)、チタン酸バリウム(BTO)、又はポリフッ化ビニリデン(PVDF)をふくむ。

0095

第1の強誘電体層61は、第1の絶縁層の一例である。第2の強誘電体層62は、第3の絶縁層の一例である。

0096

第1の強誘電体領域31、第2の強誘電体領域32、第3の強誘電体領域33は、それぞれ、第1の強誘電体層61、第2の強誘電体層62、第3の強誘電体層63の一部である。第1の強誘電体領域31、第2の強誘電体領域32、第3の強誘電体領域33は、ワード線WLと半導体層10との間の領域に設けられる。

0097

第1の強誘電体領域31、第2の強誘電体領域32、第3の強誘電体領域33は、強誘電体、フェリ誘電体又は反強誘電体を含む。第1の強誘電体領域31、第2の強誘電体領域32、第3の強誘電体領域33は、例えば、酸化ハフニウム、チタン酸ジルコン酸鉛(PZT)、タンタル酸ビスマスストロンチウム(SBT)、チタン酸バリウム(BTO)、又はポリフッ化ビニリデン(PVDF)を含む。

0098

第1の強誘電体領域31、第2の強誘電体領域32、第3の強誘電体領域33は、例えば、同一の抗電界を有することができる。また、第1の強誘電体領域31、第2の強誘電体領域32、第3の強誘電体領域33は、例えば、同一の結晶方位を有してもよい。

0099

第1の強誘電体領域31は、第1の領域の一例である。第2の強誘電体領域32は、第2の領域の一例である。

0100

第1の境界絶縁層41は、第1の強誘電体層61と第2の強誘電体層62との間に設けられる。第2の境界絶縁層42は、第2の強誘電体層62と第3の強誘電体層63との間に設けられる。

0101

第1の境界絶縁層41及び第2の境界絶縁層42は、例えば、第1の強誘電体領域31、第2の強誘電体領域32、及び、第3の強誘電体領域33と異なる化学組成である。第1の境界絶縁層41及び第2の境界絶縁層42は、例えば、常誘電体である。第1の境界絶縁層41及び第2の境界絶縁層42は、例えば、窒化シリコン、窒化アルミニウム、酸化アルミニウム、又は、酸化シリコンである。

0102

第1の境界絶縁層41及び第2の境界絶縁層42の膜厚は、例えば、0.1nm以上2.5nm以下である。

0103

第1の境界絶縁層41は、第2の絶縁層の一例である。

0104

界面絶縁層40は、半導体層10とゲート絶縁層30との間に設けられる。界面絶縁層40は、例えば、窒化シリコン、窒化アルミニウム、酸化アルミニウム、又は、酸化シリコンを50%以上含有する材料である。

0105

界面絶縁層40は、結晶化アニールの際に、層間絶縁層12と半導体層10との間の第3の強誘電体層63の一部が強誘電性を発現することを抑制する。界面絶縁層40は、第4の絶縁層の一例である。

0106

次に、第4の実施形態の半導体記憶装置の製造方法の一例について説明する。

0107

最初に、半導体基板の上に、層間絶縁層12とワード線WLとを交互に堆積する。層間絶縁層12とワード線WLとは、例えば、CVD法(Chemical Vapor Deposition法)により形成する。層間絶縁層12は、例えば、酸化シリコンである。ワード線WLは、例えば、導電性不純物を含む多結晶シリコンである。

0108

次に、層間絶縁層12とワード線WLを貫通する開口部を形成する。開口部は、例えば、リソグラフィ法及びRIE法(Reactive Ion Etching法)を用いて形成される。

0109

次に、開口部の中に、第1の強誘電体層61、第1の境界絶縁層41、第2の強誘電体層62、第2の境界絶縁層42、第3の強誘電体層63を積層する。第1の強誘電体層61、第1の境界絶縁層41、第2の強誘電体層62、第2の境界絶縁層42、第3の強誘電体層63の形成は、例えば、CVD法により行う。第1の強誘電体層61、第2の強誘電体層62、第3の強誘電体層63は、例えば、アモルファスの酸化ハフニウムである。第1の境界絶縁層41、及び、第2の境界絶縁層42は、例えば、窒化シリコンである。

0110

次に、開口部の中に界面絶縁層40、半導体層10を形成する。さらに、開口部の中を、コア絶縁層16で埋め込む。コア絶縁層16の埋め込みは、例えば、CVD法により行う。コア絶縁層16は、例えば、酸化シリコンである。

0111

次に、結晶化アニールを行う。結晶化アニールにより、第1の強誘電体層61、第2の強誘電体層62、第3の強誘電体層63を結晶化させて、第1の強誘電体領域31、第2の強誘電体領域32、第3の強誘電体領域33を形成する。結晶化アニールは、例えば、600度以上1000度以下の温度で行う。

0112

結晶化アニールの際に、第1の強誘電体層61、第2の強誘電体層62、第3の強誘電体層63のワード線WLと半導体層10に挟まれた領域が、強誘電体となる。この領域が、第1の強誘電体領域31、第2の強誘電体領域32、及び、第3の強誘電体領域33となる。

0113

第1の強誘電体領域31、第2の強誘電体領域32、第3の強誘電体領域33は、それぞれ、第1の境界絶縁層41、及び、第2の境界絶縁層42で分断される。これにより、分断された強誘電体領域が形成される。

0114

以上の製造方法により、図7に示す第4の実施形態の半導体記憶装置が製造される。

0115

第1の強誘電体領域31と第2の強誘電体領域32は、第1の境界絶縁層41によって左右に分断されている。同様に、第2の強誘電体領域32と第3の強誘電体領域33は、第2の境界絶縁層42によって左右に分断されている。

0116

第1の強誘電体領域31、第2の強誘電体領域32、第3の強誘電体領域33、界面絶縁層40、第1の境界絶縁層41、第2の境界絶縁層42がメモリセルトランジスタMTのゲート絶縁層として機能する。ゲート絶縁層の分極反転状態により、メモリセルトランジスタMTが多値のデータを記憶する。

0117

各メモリセルトランジスタMTのゲート絶縁層は、分断された3個の強誘電体領域を備える。したがって、4値を記憶することが可能である。

0118

以上、第4の実施形態によれば、第1の実施形態同様、強誘電体メモリの多値化が実現できる。また、3次元構造となることで、更にメモリ容量を増加させることが可能となる。

0119

(第5の実施形態)
第5の実施形態の半導体記憶装置は、層間絶縁層と導電層とが第1の方向に交互に積層された積層体と、積層体の中に設けられ、第1の方向に延びる半導体層と、導電層と半導体層との間に設けられ、強誘電体、フェリ誘電体又は反強誘電体を含む第1の絶縁層と、を備え、導電層は、第1の導電膜と、第1の導電膜と電気的に接続された第2の導電膜と、第1の導電膜と第2の導電膜との間に設けられたスペーサ膜を有する。第5の実施形態の半導体記憶装置は、第2の実施形態のメモリセルと同様の構造を、3次元NANDフラッシュメモリに適用する点で、第2の実施形態と異なる。以下、第2の実施形態と重複する内容については、一部記述を省略する。また、3次元NANDフラッシュメモリの構造で第4の実施形態と重複する内容については、一部記述を省略する。

0120

図8は、第5の実施形態の半導体記憶装置のメモリストリングMSの一部の模式断面図である。図8は、メモリストリングMSの中の複数のメモリセルトランジスタMTの断面を示す。

0121

第5の実施形態の半導体記憶装置は、図8に示すように、複数のワード線WL(導電層)、半導体層10、複数の層間絶縁層12、コア絶縁層16、第1の強誘電体領域31(第1の領域)、第2の強誘電体領域32(第2の領域)、第3の強誘電体領域33、第1の常誘電体領域43(境界領域)、第2の常誘電体領域45、界面絶縁層40(第2の絶縁層)、強誘電体層60(第1の絶縁層)、を備える。複数のワード線WLと複数の層間絶縁層12が積層体50を構成する。

0122

ワード線WL及び層間絶縁層12は、図示しない半導体基板上に設けられる。

0123

ワード線WLと層間絶縁層12は、半導体基板の上に、z方向(第1の方向)に交互に積層される。複数のワード線WLと複数の層間絶縁層12が積層体50を構成する。

0124

ワード線WLは、板状の導電体である。ワード線WLは、例えば、金属又は半導体である。ワード線WLは、例えば、タングステン(W)である。ワード線WLは、メモリセルトランジスタMTの制御電極として機能する。ワード線WLは、ゲート電極層である。

0125

ワード線WLは、第1の導電膜81、第2の導電膜82、第3の導電膜83、第1のスペーサ膜91(スペーサ膜)、第2のスペーサ膜92を有する。第1のスペーサ膜91は、スペーサ膜の一例である。

0126

第1の導電膜81、第2の導電膜82、第3の導電膜83は、互いに電気的に接続される。

0127

第1のスペーサ膜91、第2のスペーサ膜92は、例えば、絶縁体である。第1のスペーサ膜91、第2のスペーサ膜92は、例えば、酸化物や酸窒化物などである。第1のスペーサ膜91、第2のスペーサ膜92は、例えば、酸化ルテニウム、ルテニウム酸ストロンチウム、酸化レニウム、酸化チタン、酸窒化チタン、酸化タンタル、酸化セリウム、酸化プラセオジム、酸化ネオジム、酸化ユーロピウム、酸化ツリウム、酸化スカンジウム、酸化モリブデン、酸化ニオブ、窒化シリコン、酸窒化シリコン、窒化アルミニウム、酸化アルミニウム、酸窒化アルミニウム、又は、酸化シリコンを50%以上含む材料である。

0128

層間絶縁層12は、ワード線WLとワード線WLを分離する。層間絶縁層12は、例えば、酸化シリコンである。

0129

ワード線WLは導電層の一例である。

0130

コア絶縁層16は、積層体50の中に設けられる。コア絶縁層16は、z方向に延びる。コア絶縁層16は、積層体50を貫通して設けられる。コア絶縁層16は、半導体層10に囲まれる。コア絶縁層16は、例えば、酸化シリコンである。コア絶縁層16は、絶縁部材の一例である。

0131

半導体層10は、積層体50の中に設けられる。半導体層10は、z方向に延びる。半導体層10は、積層体50を貫通して設けられる。半導体層10は、コア絶縁層16の周囲に設けられる。半導体層10は、例えば、円筒形状である。

0132

半導体層10は、例えば、多結晶シリコンである。半導体層10は、メモリセルトランジスタMTのチャネルとして機能する。

0133

強誘電体層60は、ワード線WLと半導体層10との間に設けられる。

0134

強誘電体層60は、強誘電体、フェリ誘電体又は反強誘電体を含む。強誘電体層60は、例えば、酸化ハフニウム、チタン酸ジルコン酸鉛(PZT)、タンタル酸ビスマスストロンチウム(SBT)、チタン酸バリウム(BTO)、又はポリフッ化ビニリデン(PVDF)を含む。

0135

第1の強誘電体領域31、第2の強誘電体領域32、第3の強誘電体領域33は、強誘電体層60の一部である。第1の強誘電体領域31、第2の強誘電体領域32、第3の強誘電体領域33は、ワード線WLと半導体層10との間の領域に設けられる。

0136

第1の強誘電体領域31は、第1の導電膜81と半導体層10との間に設けられる。第2の強誘電体領域32は、第2の導電膜82と半導体層10との間に設けられる。第3の強誘電体領域33は、第3の導電膜83と半導体層10との間に設けられる。

0137

第1の強誘電体領域31、第2の強誘電体領域32、第3の強誘電体領域33は、強誘電体、フェリ誘電体又は反強誘電体を含む。第1の強誘電体領域31、第2の強誘電体領域32、第3の強誘電体領域33は、例えば、酸化ハフニウム、チタン酸ジルコン酸鉛(PZT)、タンタル酸ビスマスストロンチウム(SBT)、チタン酸バリウム(BTO)、又はポリフッ化ビニリデン(PVDF)を含む。

0138

第1の強誘電体領域31、第2の強誘電体領域32、第3の強誘電体領域33は、例えば、同一の抗電界を有することができる。また、第1の強誘電体領域31、第2の強誘電体領域32、第3の強誘電体領域33は、例えば、同一の結晶方位を有してもよい。

0139

第1の強誘電体領域31は、第1の領域の一例である。第2の強誘電体領域32は、第2の領域の一例である。

0140

第1の常誘電体領域43は、第1の強誘電体領域31と第2の強誘電体領域32との間に設けられる。第2の常誘電体領域45は、第2の強誘電体領域32、第3の強誘電体領域33との間に設けられる。

0141

第1の常誘電体領域43は、第1のスペーサ膜91と半導体層10との間に設けられる。第2の常誘電体領域45は、第2のスペーサ膜92と半導体層10との間に設けられる。

0142

第1の常誘電体領域43及び第2の常誘電体領域45は、例えば、第1のスペーサ膜91及び第2のスペーサ膜92と異なる化学組成を有する。第1の常誘電体領域43及び第2の常誘電体領域45は、例えば、常誘電体である。

0143

第1の常誘電体領域43及び第2の常誘電体領域45の主成分の金属元素は、例えば、第1の強誘電体領域31、第2の強誘電体領域32、及び、第3の強誘電体領域33の主成分の金属元素と同一である。主成分の金属元素とは、その材料中に占める割合が最も高い金属元素を意味する。第1の常誘電体領域43、第2の常誘電体領域45は、例えば、第1の強誘電体領域31、第2の強誘電体領域32、及び、第3の強誘電体領域33と同一の化学組成の常誘電体である。第1の常誘電体領域43、第2の常誘電体領域45は、例えば、第1の強誘電体領域31、第2の強誘電体領域32、及び、第3の強誘電体領域33と結晶構造は異なる。

0144

第1の常誘電体領域43は、境界領域の一例である。

0145

界面絶縁層40は、半導体層10と強誘電体層60との間に設けられる。界面絶縁層40は、例えば、窒化シリコン、窒化アルミニウム、酸化アルミニウム、又は、酸化シリコンである。

0146

界面絶縁層40は、結晶化アニールの際に、強誘電体層60に強誘電性が発現することを抑制する。界面絶縁層40は、第2の絶縁層の一例である。

0147

次に、第5の実施形態の半導体記憶装置の製造方法の一例について説明する。

0148

図9図10図11図12は、第5の実施形態の半導体記憶装置の製造方法の一例を示す模式断面図である。

0149

最初に、図示しない半導体基板の上に、層間絶縁層12とワード線WLとを交互に堆積する(図9)。各ワード線WLは、第1の導電膜81、第1のスペーサ膜91、第2の導電膜82、第2のスペーサ膜92、及び、第3の導電膜83をこの順に積層することにより形成する。層間絶縁層12とワード線WLとは、例えば、CVD法(Chemical Vapor Deposition法)により形成する。層間絶縁層12は、例えば、酸化シリコンである。第1の導電膜81、第2の導電膜82、及び、第3の導電膜83は、例えば、導電性不純物を含む多結晶シリコンである。第1のスペーサ膜91及び第2のスペーサ膜92は、例えば、窒化シリコンである。

0150

次に、層間絶縁層12とワード線WLを貫通する開口部55を形成する(図10)。開口部55は、例えば、リソグラフィ法及びRIE法(Reactive Ion Etching法)を用いて形成される。

0151

次に、開口部55の中に酸化物層59を形成する(図11)。酸化物層59の形成は、例えば、CVD法により行う。酸化物層59は、例えば、アモルファスの酸化ハフニウムである。

0152

次に、開口部55の中に界面絶縁層40、半導体層10を形成する。さらに、開口部55の中を、コア絶縁層16で埋め込む(図12)。コア絶縁層16の埋め込みは、例えば、CVD法により行う。コア絶縁層16は、例えば、酸化シリコンである。

0153

次に、結晶化アニールを行う。結晶化アニールにより、酸化物層59を結晶化させて、第1の強誘電体領域31、第2の強誘電体領域32、第3の強誘電体領域33、第1の常誘電体領域43、及び、第2の常誘電体領域45を形成する。結晶化アニールを、例えば、600度以上1000度以下の温度で行う。

0154

結晶化アニールの際に、強誘電体層60の第1のスペーサ膜91及び第2のスペーサ膜92に接する部分は、強誘電体とならず常誘電体となる。したがって、この領域に第1の常誘電体領域43及び第2の常誘電体領域45が形成される。これにより、分断された強誘電体領域が形成される。

0155

以上の製造方法により、図8に示す第5の実施形態の半導体記憶装置が製造される。

0156

第1の強誘電体領域31と第2の強誘電体領域32は、第1の常誘電体領域43によって上下に分断されている。同様に、第2の強誘電体領域32と第3の強誘電体領域33は、第2の常誘電体領域45によって上下に分断されている。

0157

各メモリセルトランジスタMTのゲート絶縁層は、分断された3個の強誘電体領域を備える。したがって、4値を記憶することが可能である。

0158

第1の強誘電体領域31、第2の強誘電体領域32、第3の強誘電体領域33、界面絶縁層40がメモリセルトランジスタMTのゲート絶縁層として機能する。ゲート絶縁層の分極反転状態により、メモリセルトランジスタMTが多値のデータを記憶する。

0159

以上、第5の実施形態によれば、第2の実施形態同様、強誘電体メモリの多値化が実現できる。また、3次元構造となることで、更にメモリ容量を増加させることが可能となる。

0160

(第6の実施形態)
第6の実施形態の半導体記憶装置は、第4の実施形態と第5の実施形態とを組み合わせた形態である。以下、第4の実施形態と第5の実施形態と重複する内容については、一部記述を省略する。

0161

図13は、第6の実施形態の半導体記憶装置のメモリストリングMSの一部の模式断面図である。図13は、メモリストリングMSの中の複数のメモリセルトランジスタMTの断面を示す。

0162

第6の実施形態の半導体記憶装置は、図13に示すように、複数のワード線WL(導電層)、半導体層10、複数の層間絶縁層12、コア絶縁層16、第1の強誘電体領域31、第2の強誘電体領域32、第3の強誘電体領域33、第4の強誘電体領域34、第5の強誘電体領域35、第6の強誘電体領域36、第7の強誘電体領域37、第8の強誘電体領域38、第9の強誘電体領域39、界面絶縁層40(第4の絶縁層)、第1の境界絶縁層41(第2の絶縁層)、第2の境界絶縁層42、第1の強誘電体層61(第1の絶縁層)、第2の強誘電体層62(第3の絶縁層)、第3の強誘電体層63、第1の常誘電体領域43、第2の常誘電体領域45、を備える。複数のワード線WLと複数の層間絶縁層12が積層体50を構成する。ワード線WLは、第1の導電膜81、第2の導電膜82、第3の導電膜83、第1のスペーサ膜91、第2のスペーサ膜92を有する。

0163

以下、第6の実施形態の半導体記憶装置の製造方法の一例について説明する。

0164

最初に、半導体基板の上に、層間絶縁層12とワード線WLとを交互に堆積する。各ワード線WLは、第1の導電膜81、第1のスペーサ膜91、第2の導電膜82、第2のスペーサ膜92、及び、第3の導電膜83をこの順に積層することにより形成する。層間絶縁層12とワード線WLとは、例えば、CVD法により形成する。層間絶縁層12は、例えば、酸化シリコンである。第1の導電膜81、第2の導電膜82、及び、第3の導電膜83は、例えば、導電性不純物を含む多結晶シリコンである。第1のスペーサ膜91及び第2のスペーサ膜92は、例えば、窒化シリコンである。

0165

次に、層間絶縁層12とワード線WLを貫通する開口部を形成する。開口部55は、例えば、リソグラフィ法及びRIE法を用いて形成される。

0166

次に、開口部の中に、第1の強誘電体層61、第1の境界絶縁層41、第2の強誘電体層62、第2の境界絶縁層42、第3の強誘電体層63を積層する。第1の強誘電体層61、第1の境界絶縁層41、第2の強誘電体層62、第2の境界絶縁層42、第3の強誘電体層63の形成は、例えば、CVD法により行う。第1の強誘電体層61、第2の強誘電体層62、第3の強誘電体層63は、例えば、アモルファスの酸化ハフニウムである。第1の境界絶縁層41、及び、第2の境界絶縁層42は、例えば、窒化シリコンである。

0167

次に、開口部の中に界面絶縁層40、半導体層10を形成する。さらに、開口部の中を、コア絶縁層16で埋め込む。コア絶縁層16の埋め込みは、例えば、CVD法により行う。コア絶縁層16は、例えば、酸化シリコンである。

0168

次に、結晶化アニールを行う。結晶化アニールにより、第1の強誘電体層61、第2の強誘電体層62、第3の強誘電体層63を結晶化させる。結晶化アニールは、例えば、600度以上1000度以下の温度で行う。

0169

結晶化アニールの際に、第1の強誘電体層61、第2の強誘電体層62、第3の強誘電体層63のワード線WLと半導体層10に挟まれた領域が、強誘電体となる。また、第1の強誘電体層61、第2の強誘電体層62、第3の強誘電体層63の第1のスペーサ膜91及び第2のスペーサ膜92に接する部分は、強誘電体とならず常誘電体となる。したがって、この領域に第1の常誘電体領域43及び第2の常誘電体領域45が形成される。これにより、分断された強誘電体領域が形成される。

0170

以上の製造方法により、図13に示す第6の実施形態の半導体記憶装置が製造される。

0171

第6の実施形態の半導体記憶装置によれば、1つのメモリセルトランジスタが9個の分断した強誘電体領域を備える。よって、10値を記憶することが可能である。

0172

以上、第6の実施形態によれば、強誘電体メモリの多値化が実現できる。また、3次元構造となること、分断された強誘電体領域の数が増えることで、更にメモリ容量を増加させることが可能となる。

0173

(第7の実施形態)
第7の実施形態の半導体記憶装置は、第1の方向に垂直な面における第1の強誘電体領域、第2の強誘電体領域、第3の強誘電体領域の形状が、多角形に特定される点で第4の実施形態と異なっている。以下、第4の実施形態と重複する内容については、一部記述を省略する。

0174

図14は、第7の実施形態の半導体記憶装置の模式断面図である。第4の実施形態の図7のz方向(第1の方向)に垂直な面、すなわちxy平面の断面図の相当する断面図である。図14は、ワード線WLを通る断面図である。

0175

第1の強誘電体領域31、第2の強誘電体領域32、第3の強誘電体領域33の外形四角形である。第1の強誘電体領域31、第2の強誘電体領域32、第3の強誘電体領域33の外形が四角形であることで、四角形の角が特異点となり、図14中点線で示す境界が、分極グレインの安定な境界となる。したがって、1つのメモリセルトランジスタMTが12個の安定した強誘電体領域を備える。よって、13値を記憶することが可能となる。

0176

なお、第1の強誘電体領域31、第2の強誘電体領域32、第3の強誘電体領域33の外形は、多角形であれば、四角形に限られるものではない。例えば、五角形六角形八角形などであっても構わない。また多角形の角は必ずしも鋭い必要はなく、メモリホール自体の半径より小さな半径になっていればよい。さらに多角形の辺は必ずしも直線である必要は無く、曲線となっていても構わない。多角形の辺は円とならない程度に膨れていても良いし、逆に窪んでいても良い。

0177

以上、第7の実施形態によれば、強誘電体メモリの多値化が実現できる。また、3次元構造となること、1つのメモリセルトランジスタMTの安定した強誘電体領域の数が増えることで、更にメモリ容量を増加させることが可能となる。

0178

(第8の実施形態)
第8の実施形態の半導体記憶装置は、半導体層10が4分割されている点で、第4の実施形態と異なっている。以下、第4の実施形態と重複する内容については、一部記述を省略する。

0179

図15は、第8の実施形態の半導体記憶装置の模式断面図である。第4の実施形態の図7のz方向(第1の方向)に垂直な面、すなわちxy平面の断面図に相当する断面図である。図15は、ワード線WLを通る断面図である。

0180

1本のコア絶縁層16の周りの半導体層10が、領域10a、10b、10c、10dに4分割されている。1本のコア絶縁層16の周りに分割された4本のメモリストリングMSが形成されることになる。

0181

以上、第8の実施形態によれば、強誘電体メモリの多値化が実現できる。また、3次元構造となること、メモリストリングMSが分割されることで、更にメモリ容量を増加させることが可能となる。

0182

以上、第1ないし第8の実施形態においては、主に強誘電体を適用する場合を例に説明したが、強誘電体にかえてフェリ誘電体又は反強誘電体を適用しても同様又は類似の作用及び効果を得ることが可能である。

0183

また、第1ないし第8の実施形態において、分断された各強誘電体領域について、例えば、各層の抗電界をほぼ同一としてもよいが、この際、自発分極量角型比、膜厚、体積、形状、組成、結晶構造、結晶構造比率、結晶配向粒径、界面構成、界面面積などを調整することにより各層の抗電界をほぼ同一とすることができる。例えば円筒型のメモリホールの内壁に本願強誘電体領域を形成する場合は、各層の抗電界がほぼ同一となるように自発分極量、角型比、膜厚、体積、形状、組成、結晶構造、結晶構造比率、結晶配向、粒径、界面構成、界面面積などを調整することがより容易となる。

0184

以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

0185

10半導体層
12層間絶縁層
20ゲート電極
21 第1のゲート領域(第1の部分)
22 第2のゲート領域(第2の部分)
30ゲート絶縁層(第1の絶縁層)
31 第1の強誘電体領域(第1の領域)
32 第2の強誘電体領域(第2の領域)
40 界面絶縁層(第2の絶縁層、第4の絶縁層)
41 第1の境界絶縁層(第2の絶縁層)
43 第1の常誘電体領域(境界領域)
50積層体
51 第1のスペーサ(スペーサ)
60強誘電体層(第1の絶縁層)
61 第1の強誘電体層(第1の絶縁層)
62 第2の強誘電体層(第3の絶縁層)
81 第1の導電膜
82 第2の導電膜
91 第1のスペーサ膜(スペーサ膜)
E1 第1の端部
E2 第2の端部
WLワード線(導電層)

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