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技術 メモリ装置

出願人 株式会社東芝
発明者 杉山英行下村尚治池上一隆
出願日 2018年3月15日 (2年0ヶ月経過) 出願番号 2018-048216
公開日 2019年9月19日 (6ヶ月経過) 公開番号 2019-160373
状態 特許登録済
技術分野 静的磁気メモリ MRAM・スピンメモリ技術 ホール/MR素子 静的メモリのアクセス制御
主要キーワード 参照抵抗 参照抵抗値 中間抵抗値 非磁性導電体 ランタンアルミネート スピン軌道相互作用 各抵抗素子 Ni合金層
関連する未来課題
重要な関連分野

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図面 (13)

課題

精度の高い読み出しが可能なメモリ装置を提供する。

解決手段

第1及び第2端子を備える記憶素子10をそれぞれ有する複数のメモリセルと、第3端子及び第4端子を有する参照抵抗20と、メモリセルを選択する選択回路と、選択回路によって選択されたメモリセルの記憶素子の第1端子に電気的に接続される第1電流源30aと、参照抵抗の第3端子に電気的に接続される第2電流源30bと、第1及び第2入力端子を有し、第1入力端子は複数のメモリセルのうち選択されたメモリセルの記憶素子の第2端子に電気的に接続され、第2入力端子は参照抵抗の第4端子に電気的に接続され、記憶素子の抵抗値と参照抵抗の抵抗値の大小を判定する判定回路40と、を備える。参照抵抗は、記憶素子が高抵抗状態である場合の第1抵抗値の平均値と記憶素子が低抵抗状態である場合の第2抵抗値の平均値との中間値よりも小さく、第2抵抗値の平均値よりも大きい。

概要

背景

既存のメモリとしては、揮発性であるSRAM(Static Random Access Memory)およびDRAM(Dynamic Random Access Memory)などのワーキングメモリ、および不揮発性であるNANDフラッシュメモリ、HDD(Hard Disk Drive)などのストレージ分類される。

これらの揮発性メモリは、高速で動作するが、リーク電流により待機時の消費電力が大きいという課題がある。この課題を解決するために、さまざまな不揮発性メモリが検討されている。MRAM(Magnetic Random Access Memory)は記憶素子として、磁気抵抗効果素子(Magnetoresistance device)を用いたメモリで、不揮発性で高速動作が可能であるため既存のワーキングメモリに代わるメモリとして期待されている。

磁気抵抗効果素子は、強磁性トンネル接合MTJ(Magnetic Tunnel Junction))素子が広く用いられている。MTJ素子は、低抵抗状態高抵抗状態の2つの状態を有し、それぞれの状態によりMTJ素子の抵抗が低抵抗状態もしくは高抵抗状態になる。メモリの読出しでは、低抵抗状態のMTJ素子の抵抗値と高抵抗状態のMTJ素子の抵抗値の中間の抵抗値を持つ参照抵抗と、MTJ素子の抵抗を比較することにより、MTJ素子の抵抗状態を判定する。

参照抵抗は、複数の低抵抗状態のMTJ素子の抵抗の平均値と、複数の高抵抗状態のMTJ素子の抵抗の平均値、との中間の抵抗値としている。低抵抗状態のMTJ素子の抵抗値は参照抵抗より小さいという条件が必要になり、高抵抗状態のMTJ素子の抵抗値は参照抵抗より大きいという条件が必要になる。ほとんどのMTJ素子は、先の2つの条件を満たしているが、大容量のメモリ装置では、MTJ素子の抵抗値のバラツキにより、先の条件が満たされなくなる懸念がある。

概要

精度の高い読み出しが可能なメモリ装置を提供する。第1及び第2端子を備える記憶素子10をそれぞれ有する複数のメモリセルと、第3端子及び第4端子を有する参照抵抗20と、メモリセルを選択する選択回路と、選択回路によって選択されたメモリセルの記憶素子の第1端子に電気的に接続される第1電流源30aと、参照抵抗の第3端子に電気的に接続される第2電流源30bと、第1及び第2入力端子を有し、第1入力端子は複数のメモリセルのうち選択されたメモリセルの記憶素子の第2端子に電気的に接続され、第2入力端子は参照抵抗の第4端子に電気的に接続され、記憶素子の抵抗値と参照抵抗の抵抗値の大小を判定する判定回路40と、を備える。参照抵抗は、記憶素子が高抵抗状態である場合の第1抵抗値の平均値と記憶素子が低抵抗状態である場合の第2抵抗値の平均値との中間値よりも小さく、第2抵抗値の平均値よりも大きい。

目的

WO2004/095464号公報






本実施形態は、精度の高い読み出しが可能なメモリ装置を提供する

効果

実績

技術文献被引用数
0件
牽制数
0件

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請求項1

高抵抗状態および低抵抗状態の一方から他方に遷移可能で第1端子および第2端子を備える記憶素子をそれぞれ有する複数のメモリセルと、第3端子および第4端子を有する参照抵抗と、前記複数のメモリセルのうちの1つのメモリセルを選択する選択回路と、前記選択回路によって選択されたメモリセルの記憶素子の前記第1端子に電気的に接続される第1電流源と、前記参照抵抗の前記第3端子に電気的に接続される第2電流源と、第1入力端子および第2入力端子を有し、前記第1入力端子は前記複数のメモリセルのうち選択されたメモリセルの前記記憶素子の前記第2端子に電気的に接続され、前記第2入力端子は前記参照抵抗の前記第4端子に電気的に接続され、前記記憶素子の抵抗値と前記参照抵抗の抵抗値の大小を判定する判定回路と、を備え、前記参照抵抗の前記抵抗値は、前記記憶素子が高抵抗状態である場合の第1抵抗値の平均値と前記記憶素子が低抵抗状態である場合の第2抵抗値の平均値との中間値よりも小さく、前記第2抵抗値の平均値よりも大きいメモリ装置

請求項2

複数のメモリセルであって、各メモリセルは、第1端子および第2端子を有する導電層と、高抵抗状態および低抵抗状態の一方から他方に遷移可能である記憶素子とを有し、前記記憶素子は前記第1端子と前記第2端子との間の前記導電層の領域に対応して配置され、前記記憶素子は、第1磁性層と、前記領域と前記第1磁性層との間に配置される第2磁性層と、前記第1磁性層と前記第2磁性層との間に配置される非磁性層と、前記第1磁性層に電気的に接続される第3端子と、を備え、前記記憶素子への情報の書き込みは、前記第1端子と前記第2端子との間に電流を流すことにより行う、複数のメモリセルと、第4端子および第5端子を有する参照抵抗と、前記複数のメモリセルのうちの1つのメモリセルを選択する選択回路と、前記選択回路によって選択されたメモリセルの前記記憶素子から情報を読み出す際に前記第1端子および前記第3端子の一方に電気的に接続される第1電流源と、前記参照抵抗の前記第4端子に電気的に接続される第2電流源と、第1入力端子および第2入力端子を有し、前記第1入力端子は前記複数のメモリセルのうち選択されたメモリセルの前記第1端子および前記第3端子の他方に電気的に接続され、前記第2入力端子は前記参照抵抗の前記第5端子に電気的に接続され、前記記憶素子の抵抗値と前記参照抵抗の抵抗値の大小を判定する判定回路と、を備え、前記参照抵抗の前記抵抗値は、前記記憶素子が高抵抗状態である場合の第1抵抗値の平均値と前記記憶素子が低抵抗状態である場合の第2抵抗値の平均値との中間値よりも小さく、前記第2抵抗値の平均値よりも大きいメモリ装置。

請求項3

高抵抗状態および低抵抗状態の一方から他方に遷移可能で第1端子および第2端子を備える記憶素子をそれぞれ有する複数のメモリセルと、第3端子および第4端子を有する参照抵抗と、前記複数のメモリセルのうちの1つのメモリセルを選択する選択回路と、前記選択回路によって選択されたメモリセルの記憶素子の前記第1端子に電気的に接続される第1電流源と、前記参照抵抗の前記第3端子に電気的に接続される第2電流源と、第1入力端子および第2入力端子を有し、前記第1入力端子は前記複数のメモリセルのうち選択されたメモリセルの前記記憶素子の前記第2端子に電気的に接続され、前記第2入力端子は前記参照抵抗の前記第4端子に電気的に接続され、前記記憶素子の抵抗値と前記参照抵抗の抵抗値の大小を判定する判定回路と、を備え、前記複数のメモリセルの前記記憶素子が高抵抗状態である場合の第1抵抗値の平均値を<Rap>とし、前記複数のメモリセルの前記記憶素子が低抵抗状態である場合の第2抵抗値の平均値を<Rp>とし、前記第1抵抗値の平均値と前記第2抵抗値の平均値との比(=<Rap>/<Rp>)をmとし、前記第2抵抗値の標準偏差をσpとしたとき、前記参照抵抗は、と表される値Rref1に実質的に等しい抵抗値を有するメモリ装置。

請求項4

前記参照抵抗の抵抗値は、前記抵抗値Rref1の5%小さい値から前記抵抗値Rref1の5%大きい値までの範囲にある請求項3記載のメモリ装置。

請求項5

高抵抗状態および低抵抗状態の一方から他方に遷移可能で第1端子および第2端子を備える記憶素子をそれぞれ有する複数のメモリセルと、第3端子および第4端子を有する参照抵抗と、前記複数のメモリセルのうちの1つのメモリセルを選択する選択回路と、前記選択回路によって選択されたメモリセルの記憶素子の前記第1端子に電気的に接続される第1電流源と、前記参照抵抗の前記第3端子に電気的に接続される第2電流源と、第1入力端子および第2入力端子を有し、前記第1入力端子は前記複数のメモリセルのうち選択されたメモリセルの前記記憶素子の前記第2端子に電気的に接続され、前記第2入力端子は前記参照抵抗の前記第4端子に電気的に接続され、前記記憶素子の抵抗値と前記参照抵抗の抵抗値の大小を判定する判定回路と、を備え、前記複数のメモリセルの前記記憶素子が高抵抗状態である場合の第1抵抗値の平均値を<Rap>とし、前記複数のメモリセルの前記記憶素子が低抵抗状態である場合の第2抵抗値の平均値を<Rp>とし、前記第1抵抗値の平均値と前記第2抵抗値の平均値との比(=<Rap>/<Rp>)をmとしたとき、前記参照抵抗は、と表される値Rref2に実質的に等しい抵抗値を有するメモリ装置。

請求項6

前記参照抵抗の抵抗値は、前記抵抗値Rref2の5%小さい値から前記抵抗値Rref2の5%大きい値までの範囲にある請求項5記載のメモリ装置。

請求項7

前記参照抵抗は、直列に接続される第1抵抗素子および第2抵抗素子を有する第1回路と、直列に接続される第3抵抗素および第4抵抗素子を有する第2回路と、を備え、前記第1回路および前記第2回路は並列に接続され、前記第1抵抗素子および前記第2抵抗素子はそれぞれ、前記第1抵抗値の前記平均値に実質的に等しい抵抗値を有し、前記第3抵抗素子および前記第4抵抗素子はそれぞれ、前記第2抵抗値の平均値に実質的に等しい抵抗値を有する請求項1乃至6のいずれかに記載のメモリ装置。

請求項8

前記参照抵抗は、第1抵抗回路および第2抵抗回路が直列に接続される第1直列回路と、第3抵抗回路および第4抵抗回路が直列に接続される第2直列回路と、を備え、前記第1直列回路と前記第2直列回路が並列に接続され、前記第1および第2抵抗回路はそれぞれ、直列に接続される第1抵抗素子および第2抵抗素子を有する第1回路と、直列に接続される第3抵抗素および第4抵抗素子を有する第2回路と、を備え、前記第1回路および前記第2回路は並列に接続され、前記第1乃至第4抵抗素子はそれぞれ、前記第1抵抗値の前記平均値に実質的に等しい抵抗値を有し、前記第3および第4抵抗回路はそれぞれ、直列に接続される第5抵抗素子および第6抵抗素子を有する第3回路と、直列に接続される第7抵抗素および第8抵抗素子を有する第4回路と、を備え、前記第3回路および前記第4回路は並列に接続され、前記第5乃至第8抵抗素子はそれぞれ、前記第2抵抗値の前記平均値に実質的に等しい抵抗値を有する請求項1乃至6のいずれかに記載のメモリ装置。

請求項9

前記判定回路は、センスアンプである請求項1乃至8のいずれかに記載のメモリ装置。

請求項10

前記判定回路は、比較器である請求項1乃至8のいずれかに記載のメモリ装置。

請求項11

高抵抗状態および低抵抗状態の一方から他方に遷移可能で第1端子および第2端子を備え前記第2端子が第1電圧源に電気的に接続される記憶素子をそれぞれ有する複数のメモリセルと、前記複数のメモリセルのうちの1つのメモリセルを選択する選択回路と、第1入力端子および第2入力端子を有し、前記選択回路によって選択されたメモリセルの記憶素子の抵抗状態を判定する判定回路と、ソース端子およびドレイン端子の一方が前記選択回路によって選択されたメモリセルの記憶素子の前記第1端子に電気的に接続され、他方が前記第1入力端子に電気的に接続される第1nチャネルトランジスタと、ソース端子が第2電圧源に電気的に接続されゲート端子がドレイン端子に電気的に接続される第1pチャネルトランジスタと、前記第1pチャネルトランジスタの前記ドレイン端子と前記第1電圧源との間に配置される電流源と、ソース端子が前記第2電圧源に電気的に接続されゲート端子が前記第1pチャネルトランジスタの前記ゲート端子に電気的に接続されドレイン端子が前記第1nチャネルトランジスタのゲート端子に電気的に接続される第2pチャネルトランジスタと、ドレイン端子およびゲート端子が前記第2pチャネルトランジスタの前記ドレイン端子に電気的に接続される第2nチャネルトランジスタと、前記第2nチャネルトランジスタのソース端子と前記第1電圧源との間に配置される第1抵抗素子と、ソース端子が前記第2電圧源に電気的に接続されゲート端子がドレイン端子に電気的に接続される第3pチャネルトランジスタと、ドレイン端子が前記第3pチャネルトランジスタの前記ドレイン端子に電気的に接続されゲート端子が前記第2nチャネルトランジスタの前記ゲート端子に電気的に接続される第3nチャネルトランジスタと、前記第3nチャネルトランジスタのソース端子と前記第1電圧源との間に電気的に接続される第2抵抗素子と、ソース端子が前記第2電圧源に電気的に接続されゲート端子が前記第3pチャネルトランジスタの前記ゲート端子に電気的に接続される第4pチャネルトランジスタと、ドレイン端子およびゲート端子が前記第4pチャネルトランジスタのドレイン端子に電気的に接続される第4nチャネルトランジスタと、前記第4nチャネルトランジスタのソース端子と前記第1電圧源との間に配置される第3抵抗素子と、ドレイン端子が前記第2入力端子に電気的に接続されゲート端子が前記第4nチャネルトランジスタの前記ゲート端子に電気的に接続される第5nチャネルトランジスタと、前記第5nチャネルトランジスタのソース端子と前記第1電圧源との間に配置される第4抵抗素子と、を備えたメモリ装置。

請求項12

前記第1抵抗素子の抵抗値が前記記憶素子の高抵抗状態の第1抵抗値の平均値<Rap>に実質的に等しく、前記第3抵抗素子および前記第4抵抗素子のそれぞれの抵抗値が前記記憶素子の低抵抗状態の第2抵抗値の平均値<Rp>に実質的に等しく、前記第1抵抗値の平均値と前記第2抵抗値の平均値との比(=<Rap>/<Rp>)をmとしたとき、前記第2抵抗素子は、と表される値Rref2に実質的に等しい抵抗値を有する請求項11記載のメモリ装置。

請求項13

前記第3抵抗素子および前記第4抵抗素子のそれぞれの抵抗値が前記記憶素子の高抵抗状態の第1抵抗値の平均値<Rap>に実質的に等しく、前記第1抵抗素子の抵抗値が前記記憶素子の低抵抗状態の第2抵抗値の平均値<Rp>に実質的に等しく、前記第1抵抗値の平均値と前記第2抵抗値の平均値との比(=<Rap>/<Rp>)をmとしたとき、前記第2抵抗素子は、と表される値Rref2に実質的に等しい抵抗値を有する請求項11記載のメモリ装置。

請求項14

前記第2抵抗素子の前記抵抗値は、前記値Rref2の5%小さい値から前記値Rref2の5%大きい値までの範囲にある請求項12または13記載のメモリ装置。

請求項15

高抵抗状態および低抵抗状態の一方から他方に遷移可能で第1端子および第2端子を備える記憶素子をそれぞれ有する複数のメモリセルと、第3端子および第4端子を有する参照抵抗と、前記複数のメモリセルのうちの1つのメモリセルを選択する選択回路と、前記選択回路によって選択されたメモリセルの記憶素子の前記第1端子に電気的に接続される第1電流源と、前記参照抵抗の前記第3端子に電気的に接続される第2電流源と、第1入力端子および第2入力端子を有し、前記第1入力端子は前記複数のメモリセルのうち選択されたメモリセルの前記記憶素子の前記第2端子に電気的に接続され、前記第2入力端子は前記参照抵抗の前記第4端子に電気的に接続され、前記記憶素子の抵抗値と前記参照抵抗の抵抗値の大小を判定する判定回路と、を備え、前記参照抵抗は、直列に接続される第1抵抗素子および第2抵抗素子を有する第1回路と、直列に接続される第3抵抗素子および第4抵抗素子を有する第2回路と、を備え、前記第1回路および前記第2回路は並列に接続され、前記第1抵抗素子および前記第2抵抗素子はそれぞれ、前記記憶素子が高抵抗状態である場合の第1抵抗値の平均値に実質的に等しい抵抗値を有し、前記第3抵抗素子および前記第4抵抗素子はそれぞれ、前記記憶素子が低抵抗状態である場合の第2抵抗値の平均値に実質的に等しい抵抗値を有するメモリ装置。

技術分野

0001

本発明の実施形態は、メモリ装置に関する。

背景技術

0002

既存のメモリとしては、揮発性であるSRAM(Static Random Access Memory)およびDRAM(Dynamic Random Access Memory)などのワーキングメモリ、および不揮発性であるNANDフラッシュメモリ、HDD(Hard Disk Drive)などのストレージ分類される。

0003

これらの揮発性メモリは、高速で動作するが、リーク電流により待機時の消費電力が大きいという課題がある。この課題を解決するために、さまざまな不揮発性メモリが検討されている。MRAM(Magnetic Random Access Memory)は記憶素子として、磁気抵抗効果素子(Magnetoresistance device)を用いたメモリで、不揮発性で高速動作が可能であるため既存のワーキングメモリに代わるメモリとして期待されている。

0004

磁気抵抗効果素子は、強磁性トンネル接合MTJ(Magnetic Tunnel Junction))素子が広く用いられている。MTJ素子は、低抵抗状態高抵抗状態の2つの状態を有し、それぞれの状態によりMTJ素子の抵抗が低抵抗状態もしくは高抵抗状態になる。メモリの読出しでは、低抵抗状態のMTJ素子の抵抗値と高抵抗状態のMTJ素子の抵抗値の中間の抵抗値を持つ参照抵抗と、MTJ素子の抵抗を比較することにより、MTJ素子の抵抗状態を判定する。

0005

参照抵抗は、複数の低抵抗状態のMTJ素子の抵抗の平均値と、複数の高抵抗状態のMTJ素子の抵抗の平均値、との中間の抵抗値としている。低抵抗状態のMTJ素子の抵抗値は参照抵抗より小さいという条件が必要になり、高抵抗状態のMTJ素子の抵抗値は参照抵抗より大きいという条件が必要になる。ほとんどのMTJ素子は、先の2つの条件を満たしているが、大容量のメモリ装置では、MTJ素子の抵抗値のバラツキにより、先の条件が満たされなくなる懸念がある。

先行技術

0006

WO2004/095464号公報

発明が解決しようとする課題

0007

本実施形態は、精度の高い読み出しが可能なメモリ装置を提供する。

課題を解決するための手段

0008

本実施形態によるメモリ装置は、高抵抗状態および低抵抗状態の一方から他方に遷移可能で第1端子および第2端子を備える記憶素子をそれぞれ有する複数のメモリセルと、第3端子および第4端子を有する参照抵抗と、前記複数のメモリセルのうちの1つのメモリセルを選択する選択回路と、前記選択回路によって選択されたメモリセルの記憶素子の前記第1端子に電気的に接続される第1電流源と、前記参照抵抗の前記第3端子に電気的に接続される第2電流源と、第1入力端子および第2入力端子を有し、前記第1入力端子は前記複数のメモリセルのうち選択されたメモリセルの前記記憶素子の前記第2端子に電気的に接続され、前記第2入力端子は前記参照抵抗の前記第4端子に電気的に接続され、前記記憶素子の抵抗値と前記参照抵抗の抵抗値の大小を判定する判定回路と、を備え、前記参照抵抗の前記抵抗値は、前記記憶素子が高抵抗状態である場合の第1抵抗値の平均値と前記記憶素子が低抵抗状態である場合の第2抵抗値の平均値との中間値よりも小さく、前記第2抵抗値の平均値よりも大きい。

図面の簡単な説明

0009

第1実施形態によるメモリ装置を示すブロック図。
第1実施形態のメモリ装置の読み出し回路に用いられる参照抵抗を説明する図。
第1実施形態のメモリ装置の読み出し回路の一例を示す回路図。
第1実施例のメモリ装置におけるメモリセルに含まれる記憶素子を示す断面図。
第2実施例のメモリ装置における読み出し回路の一例を示す回路図。
第2実施形態のメモリ装置の読み出し回路に用いられる参照抵抗を示す回路図。
抵抗値Rref2と、抵抗値Rref1との関係を示す図。
第3実施形態のメモリ装置の読み出し回路に用いられる参照抵抗を示す回路図。
第4実施形態のメモリ装置の読み出し回路に用いられる参照抵抗を示すブロック図。
第4実施形態の参照抵抗を構成する抵抗回路を示す図。
第4実施形態の参照抵抗を構成する抵抗回路を示す図。
第5実施形態によるメモリ装置の読み出し回路を示す回路図。

0010

本実施形態によるメモリ装置は、高抵抗状態および低抵抗状態の一方から他方に遷移可能で第1端子および第2端子を備える記憶素子をそれぞれ有する複数のメモリセルと、第3端子および第4端子を有する参照抵抗と、前記複数のメモリセルのうちの1つのメモリセルを選択する選択回路と、前記選択回路によって選択されたメモリセルの記憶素子の前記第1端子に電気的に接続される第1電流源と、前記参照抵抗の前記第3端子に電気的に接続される第2電流源と、第1入力端子および第2入力端子を有し、前記第1入力端子は前記複数のメモリセルのうち選択されたメモリセルの前記記憶素子の前記第2端子に電気的に接続され、前記第2入力端子は前記参照抵抗の前記第4端子に電気的に接続され、前記記憶素子の抵抗値と前記参照抵抗の抵抗値の大小を判定する判定回路と、を備え、前記参照抵抗の前記抵抗値は、前記記憶素子が高抵抗状態である場合の第1抵抗値の平均値と前記記憶素子が低抵抗状態である場合の第2抵抗値の平均値との中間値よりも小さく、前記第2抵抗値の平均値よりも大きい。

0011

以下に、本発明の実施形態を、図面を参照して詳細に説明する。ただし、図面は模式的なものであり、各部分の大きさ、各電圧の高さおよび各時間の長さ、部分間の大きさの比率、電圧間の比率、時間の間隔などは現実のものとは異なる。また、図面の相互間においても、同じ部分を指す場合であっても、互いの寸法や比率が異なって示されている部分もある。

0012

(第1実施形態)
第1実施形態によるメモリ装置について図1乃至図3を参照して説明する。この第1実施形態のメモリ装置は、アレイ状に配置された複数のメモリセルを有するセルアレイ100と、読み出し回路200と、選択回路300と、を備えている。各メモリセルは記憶素子を有している。この記憶素子は、低抵抗状態と高抵抗状態の2つの状態のいずれかをとり、書き込み電流を記憶素子に流すことにより、上記2つの状態のうちの一方の状態から他方の状態に遷移可能である。

0013

第1実施形態および後述する各実施形態において、記憶素子は、以下の条件を満たすものとする。
a)セルアレイ100に配置されたメモリセル内の記憶素子は、高抵抗状態にあるときの抵抗値Rapと低抵抗状態にあるときの抵抗値Rpとの比m(=Rap/Rp)のバラツキは小さい。
b)高抵抗値Rapは、低抵抗値Rpと相関があり、
Rap = mRp ・・・ (1)
と表される。
c)セルアレイ100内の記憶素子の高抵抗値Rapと低抵抗値Rpとはそれぞれ正規分布を有し、低抵抗値Rpの正規分布の標準偏差σpとすると、高抵抗値Rapの正規分布の標準偏差はmσpとなる。

0014

本明細書では、平均値a、標準偏差bの正規分布をGbaと表記する。したがって、低抵抗値Rpが平均値<Rp>、標準偏差σpの正規分布Gσp<Rp>を有する場合に、高抵抗値Rapは平均値m<Rap>、標準偏差mσpの正規分布Gmσpm<Rp>を有する。

0015

上記の条件の下で、読み出し回路200は、セルアレイ100のうちから選択されたメモリセル内の記憶素子の抵抗値を読み出す。この読み出しにおいては、記憶素子の抵抗値が参照抵抗値と比較することにより、選択された記憶素子が高抵抗状態であるか低抵抗状態であるかを判定する。

0016

しかし、低抵抗値Rpの標準偏差σpと高抵抗値の標準偏差mσpは等しくないので、参照抵抗値として、低抵抗値の平均値<Rp>と高抵抗値の平均値<Rap>の中間値を参照抵抗値とすると、大容量メモリ装置では、歩留まりが低くなる。

0017

そこで、本実施形態においては、低抵抗値Rpの正規分布Gσ<Rp>と高抵抗値Rapの正規分布Gmσm<Rp>が等しくなる抵抗値を参照抵抗値Rref1とする。すなわち、
Gσ<Rp> = Gmσm<Rp> ・・・ (2)
となる抵抗値を参照抵抗値Rref1とする。これにより、大容量のメモリ装置においても、高い歩留まりを得ることができる。

0018

上記式(2)の両辺に対して自然対数をとると、参照抵抗値Rref1についての2次方程式となる。この2次方程式を解くと、



となる。

0019

上記式(3)において、標準偏差σpと低抵抗値の平均値<Rp>との比をそれぞれ5%、10%、15%、20%とした場合の式(3)から求めた抵抗値Rref1と抵抗比mとの関係を図2に示す。図2において、横軸は抵抗比mを表し、縦軸は抵抗値Rref1と中間抵抗値Rmid(=(<Rp>+<Rap>)/2)との比(=Rref1/Rmid)を表す。図2から分かるように、mが1.5以上では、抵抗値Rref1は中間抵抗値Rmidよりも小さくなっている。例えば、mが2.0では、抵抗値Rref1は中間抵抗値Rmidの80%弱の値となる。すなわち、本実施形態においては、抵抗値Rref1は、中間抵抗値Rmidよりも小さい値となる。

0020

次に、第1実施形態のメモリ装置の読み出し回路200の一例を図3に示す。この読み出し回路200は、参照抵抗20と、抵抗22a、22bと、定電流源30a、30bと、センスアンプ(判定回路)40と、を備えている。選択回路300によってセルアレイ100から選択されたメモリセルの記憶素子10は、抵抗22aと直列に接続され、参照抵抗20は、抵抗22bと、直列に接続される。記憶素子10は、第1端子が定電流源30aに電気的に接続され、第2端子が抵抗22aの一方の端子23aに電気的に接続され、抵抗22aの他方の端子が接地される。参照抵抗20は、第1端子が定電流源30bに電気的に接続され、第2端子が抵抗22bの一方の端子23bに電気的に接続され、抵抗22bの他方の端子が接地される。ここで、AとBが電気的に接続されるとは、AとBが直接に接続されてもよいし、AとBとの間に導電体を介して間接的に接続されてもよいことを意味する。センスアンプ40は、端子23aと端子23bとの電位を比較し、記憶素子20が低抵抗状態であるか、高抵抗状態であるかを判断し、その結果を出力OUTとして外部に送る。

0021

定電流源30aは定電流値Imtjを流し、定電流源30bは定電流値Irefを流す。本実施形態では、定電流値Imtjと定電流値Irefは実質的に等しい。抵抗22aの抵抗値と抵抗22bの抵抗値は、実質的に等しい。

0022

センスアンプ40は、2つの入力端子を有し、2つの入力端子の電圧の差に依存して、センスアンプ40の出力OUTは高電圧低電圧のどちらかを出力する。図3に示す読み出し回路200により、記憶素子の抵抗状態を判定できる。

0023

なお、本実施形態においては、参照抵抗の抵抗値は、式(3)を用いて求められるが、式(3)中の低抵抗値の平均値<Rp>は、図3に示すセンスアンプ40を用いて読み出される全ての記憶素子、すなわち、センスアンプ40に電気的に接続される全ての記憶素子の低抵抗値の平均値<Rp>が用いられる。なお、記憶素子は同一のプロセスで形成されるため、記憶素子の抵抗値に殆どバラツキは生じない。このため、平均値を求める場合、全ての記憶素子の低抵抗値を求めなくても、複数個(例えば、10個程度)の記憶素子の抵抗値を求め、この複数個の抵抗値の平均値を平均値<Rp>としてもよい。

0024

また、抵抗比mは、図3に示すセンスアンプ40を用いて読み出される全ての記憶素子の高抵抗値の平均値<Rap>と低抵抗値の平均値<Rp>との比が用いられる。また、読み出し回路200内に複数の参照抵抗値がある場合も、各参照抵抗に電気的に接続するセンスアンプに電気的に接続される全ての記憶素子の低抵抗値の平均値<Rp>を用いることができる。

0025

上述のように構成された第1実施形態によれば、参照抵抗の抵抗値として式(3)で表される値Rref1に実質的に等しい値を用いたことにより、全ての記憶素子の低抵抗状態の抵抗値が参照抵抗の抵抗値より小さくなり、更に全ての記憶素子の高抵抗状態の抵抗値が参照抵抗の抵抗値より大きくなるために、読出しにおいて、すべての記憶素子の抵抗状態を正常に読み出すことができる。ここで、「参照抵抗の抵抗値が式(3)で表される値Rref1に実質的に等しい値である」とは、参照抵抗の抵抗値が、本実施形態の効果すなわち精度の高い読み出しが可能となる範囲の値であることを意味する。

0026

以上説明したことにより、本実施形態では、大容量メモリ装置において記憶素子の抵抗値にバラツキがあっても、正常な読出しが可能となる。

0027

本実施形態において、参照抵抗および記憶素子を含む大容量メモリを複数回作製し、参照抵抗の抵抗値を、抵抗値Rref1の平均値−5%から+5%の範囲内で作製することにより、大容量のメモリ装置を実現することができる。

0028

以上説明したように、第1実施形態によれば、精度の高い読み出しが可能なメモリ装置を提供することができる。

0029

(第1実施例)
次に、第1実施形態のメモリ装置の第1実施例について説明する。この第1実施例のメモリ装置は、第1実施形態のメモリ装置において、記憶素子として図4に示す記憶素子10Aを用いた構成を有している。この記憶素子10Aは、端子11a乃至11cと、導電層12と、MTJ素子13と、を備えている。MTJ素子13は、導電層12上に配置され磁化の方向が可変磁性層記憶層とも云う)14と、記憶層14上に配置された絶縁層トンネルバリア層)16と、絶縁層16上に配置され磁化の方向が固定された磁性層(参照層とも云う)18と、を備えている。端子11a、11bは導電層12に電気的に接続し、端子11cは、磁性層18に電気的に接続する。MTJ素子13は、端子11aと端子11bとの間の導電層12の領域に配置される。

0030

この記憶素子10Aは、磁性層14と磁性層18の磁化方向が互いに反平行(逆方向)であるときに記憶素子10Aの抵抗は高抵抗状態となり、磁性層14と磁性層18の磁化方向が互いに平行であるときに記憶素子10Aの抵抗は低抵抗状態となる。

0031

この記憶素子10Aにおける書き込みは、端子11aと端子11bとの間に書き込み電流を流すことにより行う。この場合、スピン軌道相互作用により、磁性層14の磁化にスピントルクが作用し、磁性層14の磁化方向が反転する。この磁性層14の磁化方向の反転は、端子11aと端子11bとの間に流す書き込み電流の向きによって異なる。

0032

また、読み出しは、端子11aおよび端子11bのうち一方と、端子11cとの間に読出し電流を流すことにより、行う。すなわち、図3に示す読み出し回路200の端子23aに電気的に接続される端子は例えば端子11cであり、電流源30aに電気的に接続される端子は、例えば端子11aおよび端子11bのうち一方である。なお、読み出し回路200の端子23aに電気的に接続される端子は例えば端子11aおよび端子11bのうちの一方であり、電流源30aに電気的に接続される端子は、端子11cであってもよい。

0033

この記憶素子10Aは、第1実施形態で説明した条件a)〜c)を満たす。MTJ素子13は、磁性層14、18として、CoFeBを用い、非磁性層16としてMgOを用いる。

0034

また、本実施例では、参照抵抗として、第1実施形態で説明した抵抗を持つ抵抗材料、例えばAs(ヒ素)をドープした多結晶Si(シリコン)が用いられる。

0035

このように構成された第1実施例のメモリ装置は、第1実施形態のメモリ装置と同様に、精度の高い読み出しが可能になる。

0036

(第2実施例)
第2実施例によるメモリ装置は、図3に示す第1実施形態または第1実施例の読み出し回路200を図5に示す読み出し回路200Aに置き換えた構成を有している。この読み出し回路200Aは、図3に示す読み出し回路200において、抵抗22a、22bをそれぞれキャパシタ24a、24bに置き換えた構成を有している。

0037

キャパシタ24aおよびキャパシタ24bは実質的に同じキャパシタンス値を有する。このように構成することにより、読み出し前に記憶素子10と参照抵抗20を同電位にしておき、記憶素子10と参照抵抗20に同時に同じ電流印加し、一定時間後にセンスアンプ40の出力を読み出すことで、記憶素子10の抵抗状態を判定する。

0038

なお、キャパシタ24aおよびキャパシタ24bは、配線グランド線の間、もしくは配線と電圧線の間のキャパシタンス成分により形成されるコンデンサであってもよい。

0039

以上説明したように、第1及び第2実施例によれば、精度の高い読み出しが可能なメモリ装置を提供することができる。

0040

なお、第1実施形態およびその実施例のメモリ装置において、記憶素子の抵抗状態を判定するために支障がない限り、図3または図5に記載されていないトランジスタを読み出し回路が含んでいても構わない。

0041

また、本実施形態およびその実施例においては、センスアンプ40の他に抵抗22a、22bを含むか、またはキャパシタ24a、24bを含んでいたが、これらの素子を含むセンスアンプを用いてもよい。

0042

また、第1実施例および第2実施例においては、記憶素子として、MTJ素子13を用いたが、強磁性体非磁性導電体/強磁性体の積層構造を持つ巨大磁気抵抗効果GMR)素子を用いても構わない。

0043

MTJ素子13の磁性層14、18として、Ni、FeおよびCoのいずれかの元素を含む金属単体層、または上記元素を含む合金層、例えばNi−Fe、Co−Fe、Co−Ni、Co−Fe−Ni合金層が挙げられる。

0044

また、磁性層14、18に用いられる層として、(Co,Fe,Ni)−(Si,B)、(Co,Fe,Ni)−(Si,B)−(P,Al,Mo,Nb,Mn)系またはCo−(Zr,Hf,Nb,Ta,Ti)系などのアモルファス材料の層が挙げられる。

0045

また、磁性層14、18に用いられる層として、X2YZで表される組成を有するホイスラー合金層であって、XはCo、YはV、Cr、Mn、およびFeのいずれかの元素もしくは複数の元素を含み、ZはAl,Si,Ga、およびGeのいずれかの元素もしくは複数の元素を含むホイスラー合金層が挙げられる。

0046

なお、磁性層14、18は、上述した層を積層した積層構造を有していてもよい。

0047

また、磁性層14、18に用いられる層として、FePt、CoPt、CoCrPt、もしくは(Co,Fe、Ni)−(Pt,Ir、Pd、Rh)−(Cr、Hf,Zr、Ti、Al、Ta、Nb)のいずれかを含む合金層、もしくは(Co,Fe)/(Pt,Ir,Pd)のいずれかの積層膜による垂直磁化材料層で構成してもよい。

0048

また、磁性層14、18に用いられる層には、Ag(銀)、Cu(銅)、Au(金)、Al(アルミニウム)、Ru(ルテニウム)、Os(オスミウム)、Re(レニウム)、Ta(タンタル)、B(ボロン)、C(炭素)、O(酸素)、N(窒素)、Pd(パラジウム)、Pt(白金)、Zr(ジルコニウム)、Ir(イリジウム)、W(タングステン)、Mo(モリブデン)、Nb(ニオブ)などの非磁性元素を添加して、磁気特性を調節するばかりでなく、結晶性機械的特性化学的特性などの各種物性を調節することができる。

0049

なお、非磁性層16に用いられる層として、Al2O3(酸化アルミニウム)、SiO2(酸化シリコン)、MgO(酸化マグネシウム)、AlN(窒化アルミニウム)、SiN(窒化シリコン)、Bi2O3(酸化ビスマス)、MgF2(フッ化マグネシウム)、CaF2(フッ化カルシウム)、SrTiO3(チタン酸ストロンチウム)、LaAlO3(ランタンアルミネート)、Al−N−O(酸化窒化アルミニウム)、HfO(酸化ハフニウム)のいずれかの絶縁体もしくは複数の絶縁体を組み合わせた層を用いることができる。

0050

また、非磁性層16に用いられる層として、銅、銀、金、バナジウムクロム、およびルテニウムの少なくとも1つの元素を含む層、またはそれらの元素の複合物を含む層、もしくは電流狭窄のための絶縁体を含んだ上記元素の層を用いてもよい。

0051

本実施形態およびその実施例では、記憶素子の抵抗値と参照抵抗の抵抗値を判定するためにセンスアンプを用いたが、比較器を用いてもよい。

0052

また、記憶素子の抵抗値と参照抵抗の抵抗値を判定するために、記憶素子の抵抗値と参照抵抗の抵抗値の大きさを判定するための回路をセンスアンプの代わりに用いてもよい。

0053

本実施形態では、参照抵抗として、AsをドープしたSiを用いたが、適度な抵抗率を持つ金属材料合金材料金属元素を含む化合物材料、もしくはそれらの複合材料を用いてもよい。

0054

また参照抵抗として、B、Al、Ga、In、Tl、P、As、Sb、Bi、S、Se、Te、Poのいずれかの不純物をドープしたSi半導体材料を用いても構わない。

0055

また参照抵抗として、不純物をドープしたC、Si、Ge、SiGe、GaAs、AlGaAs、InP、InSbのいずれかの半導体材料を用いてもよい。

0056

また参照抵抗として、C材料、Cを含む合金材料、Cを含む化合物材料を用いてもよい。

0057

また参照抵抗として、不純物をドープした半導体材料を用いても構わない。

0058

また参照抵抗として、半導体材料を含む化合物材料を用いてもよい。

0059

本実施形態では、定電流源30aおよび定電流源30bを用いたが、これら定電流源の代わりに定電圧源を用いてもてもよい。また、定電流源の代わりに定電力源を用いてもよい。

0060

(第2実施形態)
第2実施形態によるメモリ装置について図6乃至図7を参照して説明する。本実施形態のメモリ装置は、第1実施形態またはそれらの変形例のいずれかのメモリ装置において、参照抵抗20を図6に示す参照抵抗20Aに置き換えた構成を有している。

0061

この参照抵抗20Aは、4個の抵抗素子20A1〜20A4と、2つの端子20Ab1,20Ab2とを有し、これらの抵抗素子はそれぞれメモリセルの記憶素子と同じ構成を有している。抵抗素子20A1と抵抗素子20A2が直列に接続された第1直列回路を構成し、抵抗素子20A3と抵抗素子20A4が直列に接続された第2直列回路を構成する。第1直列回路と第2直列回路は並列に接続され、第1直列回路の一方の端子と第2直列回路の一方の端子が参照抵抗20Aの端子20Ab1に接続され、第1直列回路の他方の端子と第2直列回路の他方の端子が参照抵抗20Aの端子20Ab2に接続される。なお、参照抵抗20Aの端子20Ab1および端子20Ab2の一方が図3に示す電流源30bに電気的に接続され、他方が図3に示す端子23bに電気的に接続される。

0062

抵抗素子20A1と抵抗素子20A2はそれぞれ低抵抗状態であって抵抗値Rpを有し、抵抗素子20A3と抵抗素子20A4はそれぞれ高抵抗状態であって抵抗値Rapを有する。

0063

本実施形態の参照抵抗20Aの抵抗値(参照抵抗値)は、端子20Ab1と端子20Ab2との間の抵抗値である。

0064

図3に示すセンスアンプに接続される全てのメモリセルの記憶素子が低抵抗状態であるときの抵抗の平均値を<Rp>、高抵抗状態の抵抗の平均値を<Rap>、平均値<Rp>と平均値<Rap>の中間値をRmidとし、抵抗比mを、m=<Rap>/<Rp>とする。このとき、本実施形態の参照抵抗20Aの抵抗値Rrefは、以下の式(4)で表される値Rref2となるように設定する。

0065

図6に示す参照抵抗20Aの抵抗値の平均値Rrefは、実質的に抵抗値Rref2になる。この抵抗値Rref2は、式(3)において、低抵抗状態の標準偏差σpをゼロに漸近させた値に等しくなる。

0066

抵抗値Rref2と、抵抗値Rref1との関係を図7に示す。図7において、横軸は抵抗比mを表し、縦軸は抵抗値Rref1または抵抗値Rref2と中間抵抗値Rmid(=(<Rp>+<Rap>)/2)との比(=Rref1/Rmid)または比(=Rref2/Rmid)を表す。図7において、漸近解と表示された線がRref2/Rmidを表し、他の線は比(=σp/<Rp>)が5%、10%、15%。20%である場合に対応した比(=Rref1/Rmid)を表す。図7からわかるように、記憶素子の低抵抗状態の抵抗値Rpの標準偏差σpが小さい場合、抵抗値Rref2は抵抗値Rref1に非常に近い値となる。例えば、比σp/<Rp>が10%の場合、抵抗値Rref1は抵抗値Rref2に対して約1%だけ大きくなる。抵抗値Rref2は抵抗値Rref1に非常に近い値のため、大容量メモリにおいても正常な読出しが可能になる。

0067

セルアレイのメモリセルの記憶素子と参照抵抗20Aを構成している素子が同じ構造であり、さらに同じ作製プロセスで作製するために、参照抵抗20Aの抵抗値の平均値Rrefを、容易に実質的にRref2の値とすることができる。そのため、本実施形態のようにメモリセルの記憶素子と同じ構造の素子を用いて参照抵抗20Aを構成することが、より望ましい。

0068

セルアレイのメモリセルの記憶素子と参照抵抗20Aを構成している抵抗素子が同じ構造であり、さらに同じ作製プロセスで作製するために、作製プロセスにより抵抗値の平均値<Rp>および抵抗比mが変動しても、参照抵抗20Aの抵抗値の平均値Rrefは実質的に抵抗値Rref2の値になる。そのため、本実施形態のようにメモリセルの記憶素子と同じ構造の素子を用いて参照抵抗20Aを形成することが、より望ましい。

0069

記憶素子としてMTJ素子を含む場合の抵抗は、電圧に依存し、低電圧で抵抗が高くなる。図7に示す参照抵抗20Aを構成する一つの抵抗素子(MTJ素子)に印加される電圧は、メモリセルのMTJ素子に印加される電圧の略半分になる。そのため、図7に示す参照抵抗20Aの抵抗値の平均値Rrefは、抵抗値Rref2より高い値となり、抵抗値Rref1により近づくため、より望ましい。

0070

参照抵抗20Aの抵抗値の平均値Rrefを実質的に抵抗値Rref2とすることで、大容量メモリ内の、殆ど全ての記憶素子の低抵抗状態の抵抗値が参照抵抗の抵抗値より小さくなり、さらに殆ど全ての記憶素子の高抵抗状態の抵抗値が参照抵抗の抵抗値より大きくなる。このため、読出しにおいて殆ど全ての記憶素子の抵抗状態を正常に読み出すことができる。

0071

本実施形態では、大容量メモリにおいて記憶素子の抵抗値のバラツキがあっても、正常な読出しが可能となる。

0072

本実施形態の参照抵抗および記憶素子を含む大容量メモリを複数回作製し、参照抵抗20Aの抵抗値の平均値Rrefを抵抗値Rref2の−5%から+5%の範囲内で作製することにより、大容量のメモリ装置を実現できる。

0073

以上説明したように、第2実施形態によれば、精度の高い読み出しが可能なメモリ装置を提供することができる。

0074

(第3実施形態)
第3実施形態によるメモリ装置について図8を参照して説明する。本実施形態のメモリ装置は、第1実施形態またはそれらの変形例のいずれかのメモリ装置において、参照抵抗20を図8に示す参照抵抗20Bに置き換えた構成を有している。

0075

この参照抵抗20Bは、4個の抵抗素子20B1〜20B4と、2つの端子20Bb1,20Bb2とを有し、これらの抵抗素子はそれぞれメモリセルの記憶素子と同じ構成を有している。抵抗素子20B1と抵抗素子20B2が直列に接続された第1直列回路を構成し、抵抗素子20B3と抵抗素子20B4が直列に接続された第2直列回路を構成する。第1直列回路と第2直列回路は並列に接続され、第1直列回路の一方の端子と第2直列回路の一方の端子が参照抵抗20Bの端子20Bb1に接続され、第1直列回路の他方の端子と第2直列回路の他方の端子が参照抵抗20Bの端子20Bb2に接続される。なお、参照抵抗20Bの端子20Bb1および端子20Bb2の一方が図3に示す電流源30bに電気的に接続され、他方が図3に示す端子23bに電気的に接続される。本実施形態において、抵抗素子20B1〜20B4のそれぞれの抵抗値は、実質的に抵抗値Rref2に設定される。

0076

本実施形態の参照抵抗の抵抗値は、図8に示す端子20Bb1と端子20Bb2との間の抵抗値となる。

0077

図3に示すセンスアンプに接続される全てのメモリセルの記憶素子が低抵抗状態であるときの抵抗の平均値を<Rp>、高抵抗状態の抵抗の平均値を<Rap>、平均値<Rp>と平均値<Rap>の中間値をRmidとし、抵抗比mを、m=<Rap>/<Rp>とする。このとき、本実施形態の参照抵抗20Bの抵抗値Rref2は、以下の式(5)で表される値となるように設定する。

0078

図8に示す参照抵抗20Bの抵抗値の平均値Rrefは、実質的に抵抗値Rref2になる。

0079

本実施形態では、参照抵抗の抵抗値の平均値Rrefが実質的に抵抗値Rref2となることから、第2実施形態と同様に、大容量メモリ内の読出しにおいて、殆ど全ての記憶素子の抵抗状態を正常に読み出すことができる。

0080

本実施形態において、各抵抗素子20Bi(i=1,・・・,4)は抵抗値が実質的に抵抗値Rref2に設定されるので、各抵抗素子20Bi(i=1,・・・,4)を図6に示す参照抵抗20Aから構成し、各抵抗素子20Biは4個の抵抗素子から構成されるようにしてもよい。この場合、参照抵抗20Bは、16個の抵抗素子から構成される。このため、参照抵抗の抵抗値のバラツキがより小さくなり、本実施形態のような参照抵抗を用いることが、より望ましい。

0081

セルアレイのメモリセルの記憶素子と参照抵抗20Bを構成している素子が同じ構造であり、さらに同じ作製プロセスで作製するために、参照抵抗の抵抗値の平均値Rrefを、容易に実質的にRref2の値とすることができる。そのため、本実施形態のようにメモリセルの記憶素子と同じ構造の抵抗素子を用いて参照抵抗20Bを構成することが、より望ましい。

0082

セルアレイのメモリセルの記憶素子と参照抵抗20Bを構成している素子が同じ構造であり、さらに同じ作製プロセスで作製するために、作製プロセスにより抵抗値の平均値<Rp>および抵抗比mが変動しても、参照抵抗20Bの抵抗値の平均値Rrefは実質的に抵抗値Rref2の値になる。そのため、本実施形態のようにメモリセルの記憶素子と同じ構造の抵抗素子を用いて参照抵抗20Bを構成することが、より望ましい。

0083

記憶素子としてMTJ素子を含む場合の抵抗は、電圧に依存し、低電圧で抵抗が高くなる。図7に示す参照抵抗20Bを構成する一つの抵抗素子(MTJ素子)に印加される電圧は、メモリセルのMTJ素子に印加される電圧の略1/4になる。そのため、図7に示す参照抵抗20Bの抵抗値の平均値Rrefは、抵抗値Rref2より高い値となり、抵抗値Rref1により近づくため、より望ましい。

0084

参照抵抗20Bの抵抗値の平均値Rrefを実質的に抵抗値Rref2とすることで、大容量メモリ内の、殆ど全ての記憶素子の低抵抗状態の抵抗値が参照抵抗より小さくなり、さらに殆ど全ての記憶素子の高抵抗状態の抵抗値が参照抵抗より大きくなるために、読出しにおいて殆ど全ての記憶素子の抵抗状態を正常に読み出すことができる。

0085

本実施形態では、大容量メモリにおいて記憶素子の抵抗値のバラツキがあっても、正常な読出しが可能となる。

0086

本実施形態の参照抵抗および記憶素子を含む大容量メモリを複数回作製し、参照抵抗の抵抗値の平均値Rrefを抵抗値Rref2の−5%から+5%の範囲内で作製することにより、大容量のメモリ装置を実現できる。

0087

また、本実施形態では、一つの参照抵抗に16個の抵抗素子を用いたが、図6に示す抵抗素子を4のn乗(n≧3)個組み合わせて抵抗値の平均値が抵抗値Rref2となる参照抵抗を形成してもよい。

0088

以上説明したように、第3実施形態によれば、精度の高い読み出しが可能なメモリ装置を提供することができる。

0089

(第4実施形態)
第4実施形態によるメモリ装置について図9を参照して説明する。本実施形態のメモリ装置は、第1実施形態またはそれらの変形例のいずれかのメモリ装置において、参照抵抗20を図9に示す参照抵抗20Cに置き換えた構成を有している。

0090

この参照抵抗20Cは、4個の抵抗回路20C1〜20C4と、2つの端子20Cb1,20Cb2とを有している。抵抗回路20C1と抵抗回路20C2が直列に接続された第1直列回路を構成し、抵抗回路20C3と抵抗回路20C4が直列に接続された第2直列回路を構成する。第1直列回路と第2直列回路は並列に接続され、第1直列回路の一方の端子と第2直列回路の一方の端子が参照抵抗20Cの端子20Cb1に接続され、第1直列回路の他方の端子と第2直列回路の他方の端子が参照抵抗20Cの端子20Cb2に接続される。なお、参照抵抗20Cの端子20Cb1および端子20Cb2の一方が図3に示す電流源30bに電気的に接続され、他方が図3に示す端子23bに電気的に接続される。

0091

本実施形態において、抵抗回路20C1および抵抗回路20C2はそれぞれ、図10に示す構成を有している。すなわち、抵抗回路20C1または抵抗回路20C2はそれぞれ、4個の抵抗素子501〜504と、2つの端子50b1,50b2とを有している。抵抗素子501と抵抗素子502が直列に接続された第1直列回路を構成し、抵抗素子503と抵抗素子504が直列に接続された第2直列回路を構成する。第1直列回路と第2直列回路は並列に接続され、第1直列回路の一方の端子と第2直列回路の一方の端子が端子50b1に接続され、第1直列回路の他方の端子と第2直列回路の他方の端子が端子50b2に接続される。そして、4つの抵抗素子501〜504のそれぞれの抵抗値は、図3に示す読み出し回路200のセンスアンプ40に電気的に接続されるメモリセルの記憶素子が低抵抗状態にあるときの抵抗値の平均値<Rp>に設定される。なお、抵抗素子501〜504はそれぞれ、メモリセルの記憶素子と同じ構成を有する。

0092

また、抵抗回路20C3および抵抗回路20C4はそれぞれ、図11に示す構成を有している。すなわち、抵抗回路20C3または抵抗回路20C4はそれぞれ、4個の抵抗素子601〜604と、2つの端子60b1,60b2とを有している。抵抗素子601と抵抗素子602が直列に接続された第1直列回路を構成し、抵抗素子603と抵抗素子604が直列に接続された第2直列回路を構成する。第1直列回路と第2直列回路は並列に接続され、第1直列回路の一方の端子と第2直列回路の一方の端子が端子60b1に接続され、第1直列回路の他方の端子と第2直列回路の他方の端子が端子60b2に接続される。そして、4つの抵抗素子601〜604のそれぞれの抵抗値は、図3に示す読み出し回路200のセンスアンプ40に電気的に接続されるメモリセルの記憶素子が高抵抗状態にあるときの抵抗値の平均値<Rap>に設定される。なお、抵抗素子601〜604はそれぞれ、メモリセルの記憶素子と同じ構成を有する。

0093

このように構成された本実施形態においては、図9に示す参照抵抗20Cの抵抗値は、以下の式(6)で表される値となる。

0094

図9に示す参照抵抗20Cの抵抗値の平均値Rrefは、実質的に抵抗値Rref2になる。

0095

本実施形態では、参照抵抗の抵抗値の平均値Rrefが実質的に抵抗値Rref2となることから、第2実施形態と同様に、大容量メモリ内の読出しにおいて、殆ど全ての記憶素子の抵抗状態を正常に読み出すことができる。

0096

本実施形態においては、参照抵抗20Cは、16個の抵抗素子から構成される。このため、参照抵抗の抵抗値のバラツキがより小さくなり、本実施形態のような参照抵抗を用いることが、より望ましい。

0097

セルアレイのメモリセルの記憶素子と参照抵抗20Cを構成している素子が同じ構造であり、さらに同じ作製プロセスで作製するために、参照抵抗20Cの抵抗値の平均値Rrefを、容易に実質的にRref2の値とすることができる。そのため、本実施形態のようにメモリセルの記憶素子と同じ構造の抵抗素子を用いて参照抵抗20Cを構成することが、より望ましい。

0098

セルアレイのメモリセルの記憶素子と参照抵抗20Cを構成している素子が同じ構造であり、さらに同じ作製プロセスで作製するために、作製プロセスにより抵抗値の平均値<Rp>および抵抗比mが変動しても、参照抵抗20Cの抵抗値の平均値Rrefは実質的に抵抗値Rref2の値になる。そのため、本実施形態のようにメモリセルの記憶素子と同じ構造の抵抗素子を用いて参照抵抗20Cを構成することが、より望ましい。

0099

記憶素子としてMTJ素子を含む場合の抵抗は、電圧に依存し、低電圧で抵抗が高くなる。図97に示す参照抵抗20Cを構成する一つの抵抗素子(MTJ素子)に印加される電圧は、メモリセルのMTJ素子に印加される電圧の略1/4になる。そのため、図7に示す参照抵抗20Cの抵抗値の平均値Rrefは、抵抗値Rref2より高い値となり、抵抗値Rref1により近づくため、より望ましい。

0100

参照抵抗20Cの抵抗値の平均値Rrefを実質的に抵抗値Rref2とすることで、大容量メモリ内の、殆ど全ての記憶素子の低抵抗状態の抵抗値が参照抵抗より小さくなり、さらに殆ど全ての記憶素子の高抵抗状態の抵抗値が参照抵抗20Cの抵抗値の平均値Rrefより大きくなるために、読出しにおいて殆ど全ての記憶素子の抵抗状態を正常に読み出すことができる。

0101

本実施形態では、大容量メモリにおいて記憶素子の抵抗値のバラツキがあっても、正常な読出しが可能となる。

0102

本実施形態の参照抵抗および記憶素子を含む大容量メモリを複数回作製し、参照抵抗の抵抗値の平均値Rrefを抵抗値Rref2の−5%から+5%の範囲内で作製することにより、大容量のメモリ装置を実現できる。

0103

また、本実施形態では、8個の低抵抗状態の抵抗素子と8個の高抵抗状態の抵抗素子を用いて一つの参照抵抗を形成したが、複数の低抵抗状態の抵抗素子と、低抵抗状態の抵抗素子と同じ数の高抵抗状態の抵抗素子を組み合わせて、抵抗値の平均値がRref2となる参照抵抗を構成してもよい。

0104

以上説明したように、第4実施形態によれば、精度の高い読み出しが可能なメモリ装置を提供することができる。

0105

(第5実施形態)
第5実施形態によるメモリ装置について図12を参照して説明する。この第5実施形態のメモリ装置は、第1実施形態のメモリ装置において、読み出し回路200を図12に示す読み出し回路200Bに置き換えた構成を有している。

0106

この読み出し回路200Bは、抵抗22a、22bと、nチャネルトランジスタTnm(以下、トランジスタTnmとも云う)と、センスアンプ40と、回路210,220,230と、を備えている。

0107

図1に示すセルアレイ100から選択されたメモリセルのMTJ素子10は選択回路300によって第1端子が接地され、第2端子が定電流源となるトランジスタTnmのソース端子およびドレイン端子のうちの一方に電気的に接続される。トランジスタTnmのソース端子およびドレイン端子のうちの他方が端子23aを介してセンスアンプ40の一方の入力端子に接続される。また、端子23aは、抵抗22aは、一方の端子が電圧源Vddに接続され、他方の端子が端子23aに接続される。抵抗22bは、一方の端子が電圧源Vddに接続され、他方の端子が端子23bを介してセンスアンプ40の他方の入力端子に接続される。抵抗22aの抵抗値と抵抗22bの抵抗値は実質的に等しくなるように設定される。

0108

回路210は、pチャネルトランジスタ(以下、トランジスタとも云う)Tp0,Tp1と、nチャネルトランジスタ(以下、トランジスタと云う)Tn1と、抵抗R1_apと、定電流源212とを備えている。トランジスタTp0およびトランジスタTp1は、それぞれのソース端子が電圧源Vddに接続され、ゲートが共通に接続される。トランジスタTp0のドレイン端子は、トランジスタTp0のゲートおよびトランジスタTp1のゲートに接続されるとともに、電流源212に接続される。トランジスタTp1は、ドレイン端子がトランジスタTn1のドレイン端子に接続され、トランジスタTn1は、ソース端子が抵抗R1_apを介して接地される。この回路210は、トランジスタTp1のドレイン端子から、トランジスタTnmのゲート端子に印加される電圧Vclmpを発生する。

0109

回路220は、pチャネルトランジスタTp2と、nチャネルトランジスタTn2と、参照抵抗20と、を備えている。参照抵抗20は、第1実施形態、第1乃至第4実施形態のいずれかの参照抵抗が用いられる。トランジスタTp2は、ソース端子が電圧源Vddに接続され、ドレイン端子が自身のゲート端子に接続されるとともにnチャネルトランジスタTn2のドレイン端子に接続される。トランジスタTn2は、ゲート端子が回路210のトランジスタTn1のゲートに接続され、ソース端子が参照抵抗20を介して接地される。この回路220は、トランジスタTn2のゲートの電圧がVclmpであるときに、参照抵抗20に流れる電流Irefを発生させる。

0110

回路230は、pチャネルトランジスタTp3と、nチャネルトランジスタTn3,Tn4と、抵抗R3_p,R4_pと、を備えている。トランジスタTp3は、ソース端子が電圧源Vddに接続され、ゲート端子が回路220のトランジスタTp2のゲート端子に接続され、ドレイン端子がトランジスタTn3のドレイン端子に接続される。トランジスタTn3は、ゲート端子が自身のドレイン端子に接続されるとともにトランジスタTn4のゲート端子に接続され、ソース端子が抵抗R3_pを介して接地される。トランジスタTn4は、ソース端子が抵抗R4_pを介して接地され、ドレイン端子が端子23bに接続される。この回路230は、回路220で発生させた電流Irefと実質的に同じ電流を、端子23bに流し、電圧Vrefを作成する。なお、電圧Vrefは、記憶素子10の抵抗値が仮にRrefである場合に、センスアンプ40の2つの入力端子のうちの一方の端子(端子23aに接続された端子)に印加される電圧と実質的に同じ電圧である。また、Irefは、記憶素子10の抵抗値が仮にRrefである場合に、記憶素子10に流れる電流と実質的に同じ電流である。

0111

次に、読み出し回路200Bの動作について説明する。

0112

このように構成された読み出し回路200Bにおいて、仮に記憶素子10の抵抗値が参照抵抗20の抵抗値Rrefである場合に、記憶素子10に流れる電流をIref2とする。また、仮に記憶素子10の抵抗値が参照抵抗20の抵抗値Rrefである場合に、センスアンプ40の一方の端子(端子23aに接続された端子)に印加される電圧をVref2とする。

0113

回路210から発生された電圧Vclmpは、記憶素子10に直列に接続されたトランジスタTnmのゲート端子に印加される。この電圧Vclmpは、電源電圧Vddから基準電圧GNDとの間で、読み出し回路200Bが安定動作するような電圧に調整される。

0114

回路220は、電圧VclmpをトランジスタTn2のゲート端子に受け、電流Iref2に実質的に等しい電流を参照抵抗20に流す。

0115

回路230は、電流Iref2に実質的に等しい電流を抵抗R4_pに流し、端子23bに接続されたセンスアンプ40の入力端子に電圧Vrefを印加する。

0116

上述のことから、端子23bに接続されたセンスアンプ40の入力端子に電圧Vrefが印加され、端子23aに接続されたセンスアンプ40の入力端子には、記憶素子10の抵抗値に依存した電圧が印加される。

0117

以上説明したことにより、大容量メモリ装置において、正常な読み出しを実現することができる。

0118

なお、上記説明は動作原理を述べたものであり、参照抵抗20に流れる電流がIref2に実質的に等しくなくてもよい。この場合においても、本実施形態においては、電圧Vref2に実質的に等しい電圧が、端子23bに接続されたセンスアンプ40の入力端子に印加される。

0119

本実施形態のメモリ装置においては、図1に示すセルアレイ100のうち図12に示すセンスアンプ40に電気的に接続されたメモリセルの記憶素子の低抵抗状態における抵抗値の平均値を<Rp>とし、高抵抗状態の抵抗の平均値を<Rap>とする。抵抗比の平均値mをm=<Rap>/<Rp>とする。すると、本実施形形態における参照抵抗20の抵抗値は、下記の式(7)で表される。

0120

なお参照抵抗20に、第1乃至第5実施形態の参照抵抗のいずれかを用いても構わない。

0121

なお、本実施形態において、抵抗R1_apの抵抗値は、記憶素子10の高抵抗状態の抵抗値Rapに実質的に等しく、抵抗R3_pの抵抗値は、記憶素子10の低抵抗状態の抵抗値Rpに実質的に等しい。抵抗R4_pの抵抗値は、記憶素子10の低抵抗状態の抵抗値Rpに実質的に等しい。

0122

また、本実施形態において、抵抗R1_apの抵抗値を記憶素子10の低抵抗状態の抵抗値Rpに実質的に等しく、抵抗R3_pの抵抗値を記憶素子10の高抵抗状態の抵抗値Rapに実質的に等しく、抵抗R4_pの抵抗値を記憶素子10の高抵抗状態の抵抗値のRapに実質的に等しくして読み出し回路200Bを構成しても構わない。

0123

参照抵抗20の抵抗値の平均値Rrefを実質的に抵抗値Rref2とすることで、大容量メモリ内の、殆ど全ての記憶素子の低抵抗状態の抵抗値が参照抵抗の抵抗値より小さくなり、さらに殆ど全ての記憶素子の高抵抗状態の抵抗値が参照抵抗の抵抗値より大きくなる。このため、読出しにおいて殆ど全ての記憶素子の抵抗状態を正常に読み出すことができる。

0124

本実施形態では、大容量メモリにおいて記憶素子の抵抗値のバラツキがあっても、正常な読出しが可能となる。

0125

本実施形態の参照抵抗および記憶素子を含む大容量メモリを複数回作製し、参照抵抗20の抵抗値の平均値Rrefを抵抗値Rref2の−5%から+5%の範囲内で作製することにより、大容量のメモリ装置を実現できる。

0126

以上説明したように、第5実施形態によれば、精度の高い読み出しが可能なメモリ装置を提供することができる。

実施例

0127

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。

0128

10,10A・・・記憶素子、11a,11b,11c・・・端子、12・・・導電層、13・・・MTJ素子、14・・・磁性層、16・・・非磁性層、18・・・磁性層、20,20A、20B、20C・・・参照抵抗、20A1〜20A4・・・抵抗素子、20Ab1〜20Ab2・・・端子、20B1〜20B4・・・抵抗素子、20Bb1〜20Bb2・・・端子、20C1〜20C4・・・抵抗回路、20Cb1〜20Cb2・・・端子、22a、22b・・・抵抗素子、23a,23b・・・端子、24a,24b・・・キャパシタ、30a,30b・・・定電流源、40・・・センスアンプ、501〜504・・・抵抗素子、50b1,50b2・・・端子、601〜604・・・抵抗素子、60b1,60b2・・・端子、100・・・セルアレイ、200、200A,200B・・・読み出し回路、212・・・電流源、210,220,230・・・回路

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