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技術 半導体装置、および半導体装置の作製方法

出願人 株式会社半導体エネルギー研究所
発明者 遠藤佑太須澤英臣
出願日 2018年3月2日 (2年2ヶ月経過) 出願番号 2018-037121
公開日 2019年9月12日 (7ヶ月経過) 公開番号 2019-153655
状態 未査定
技術分野 半導体の電極 薄膜トランジスタ 半導体メモリ 不揮発性半導体メモリ
主要キーワード 設計支援ソフトウェア 隠れ線 冷暖房器具 黒鉛基板 GPUコア 入力用インターフェース 列セレクタ 導電体基板
関連する未来課題
重要な関連分野

この項目の情報は公開日時点(2019年9月12日)のものです。
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図面 (20)

課題

高集積化が可能な半導体装置を提供する。

解決手段

第1乃至第4のトランジスタと第1および第2の容量素子を有する半導体装置であり第1乃至第4のトランジスタはゲート電極を有し、第1および第2のトランジスタは、第1の容量素子と第2の容量素子の間に配置され、第1の容量素子および第2の容量素子は、第3のトランジスタと第4のトランジスタの間に配置され、第1のトランジスタのソース領域またはドレイン領域の一方は、第1の容量素子の一方の電極と接し、第2のトランジスタのソース領域またはドレイン領域の一方は、第2の容量素子の一方の電極と接し、第1のトランジスタのソース領域またはドレイン領域の他方は、第2のトランジスタのソース領域またはドレイン領域の他方と共有し、第1および第2のトランジスタのチャネル長は、それぞれのゲート電極の短辺に平行な方向の長さよりも長い半導体装置。

概要

背景

半導体薄膜を用いてトランジスタを構成する技術が注目されている。該トランジスタは集積回路(IC)や画像表示装置(単に表示装置とも表記する)等の電子デバイスに広く応用されている。トランジスタに適用可能な半導体薄膜としてシリコン系半導体材料が広く知られているが、その他の材料として酸化物半導体が注目されている。

例えば、酸化物半導体として、酸化亜鉛、又はIn−Ga−Zn系酸化物活性層とするトランジスタを用いて、表示装置を作製する技術が開示されている(特許文献1及び特許文献2参照)。

さらに近年、酸化物半導体を有するトランジスタを用いて、記憶装置の集積回路を作製する技術が公開されている(特許文献3参照)。また、記憶装置だけでなく、演算装置等も、酸化物半導体を有するトランジスタによって作製されてきている。

概要

高集積化が可能な半導体装置を提供する。第1乃至第4のトランジスタと第1および第2の容量素子を有する半導体装置であり第1乃至第4のトランジスタはゲート電極を有し、第1および第2のトランジスタは、第1の容量素子と第2の容量素子の間に配置され、第1の容量素子および第2の容量素子は、第3のトランジスタと第4のトランジスタの間に配置され、第1のトランジスタのソース領域またはドレイン領域の一方は、第1の容量素子の一方の電極と接し、第2のトランジスタのソース領域またはドレイン領域の一方は、第2の容量素子の一方の電極と接し、第1のトランジスタのソース領域またはドレイン領域の他方は、第2のトランジスタのソース領域またはドレイン領域の他方と共有し、第1および第2のトランジスタのチャネル長は、それぞれのゲート電極の短辺に平行な方向の長さよりも長い半導体装置。

目的

本発明の一態様は、微細化または高集積化が可能な半導体装置を提供する

効果

実績

技術文献被引用数
0件
牽制数
0件

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請求項1

第1の絶縁体と、前記第1の絶縁体上に島状に配置される第2乃至第6の絶縁体と、前記第1乃至第6の絶縁体上の酸化物と、前記酸化物上の第7の絶縁体と、前記第2の絶縁体と、前記第3の絶縁体の間に位置し、且つ前記第7の絶縁体と接する第1の導電体と、前記第3の絶縁体と、前記第4の絶縁体の間に位置し、且つ前記第7の絶縁体と接する第2の導電体と、前記第4の絶縁体と、前記第5の絶縁体の間に位置し、且つ前記第7の絶縁体と接する第3の導電体、前記第5の絶縁体と、前記第6の絶縁体の間に位置し、且つ前記第7の絶縁体と接する第4の導電体と、前記第7の絶縁体上、および前記第1乃至第4の導電体上の第8の絶縁体と、前記第8の絶縁体上の第9の絶縁体と、を有し、前記第7の絶縁体および前記第8の絶縁体には、前記酸化物に達する第1の開口が設けられ、前記第7の絶縁体、前記第8の絶縁体、および前記第9の絶縁体には、前記酸化物に達する第2の開口および第3の開口が設けられ、前記第1の開口は、前記前記第4の絶縁体と重畳し、前記第2の開口は、前記前記第3の絶縁体と重畳し、前記第3の開口は、前記前記第5の絶縁体と重畳し、前記第1の開口には、第5の導電体が設けられ、前記第2の開口には、第6の導電体が設けられ、前記第3の開口には、第7の導電体が設けられ、前記第5の導電体上には、第8の導電体が設けられ、前記第9の絶縁体、前記第6の導電体、および前記第7の導電体に接して第10の絶縁体が設けられ、前記第2の開口と重畳し、且つ前記第10の絶縁体に接して第9の導電体が設けられ、前記第3の開口と重畳し、且つ前記第10の絶縁体に接して第10の導電体が設けられる、ことを特徴とする半導体装置

請求項2

請求項1において、前記酸化物、前記第7の絶縁体および前記第2の導電体は、第1のトランジスタを構成し、前記酸化物、前記第7の絶縁体および前記第3の導電体は、第2のトランジスタを構成し、前記酸化物、前記第7の絶縁体および前記第1の導電体は、第3のトランジスタを構成し、前記酸化物、前記第7の絶縁体および前記第4の導電体は、第4のトランジスタを構成し、前記第6の導電体、前記第10の絶縁体および前記第9の導電体は、第1の容量素子を構成し、前記第7の導電体、前記第10の絶縁体および前記第10の導電体は、第2の容量素子を構成し、前記第1のトランジスタおよび前記第2のトランジスタは、前記第1の容量素子と前記第2の容量素子の間に配置され、前記第1の容量素子および前記第2の容量素子は、前記第3のトランジスタと前記第4のトランジスタの間に配置され、前記第1のトランジスタのソース領域またはドレイン領域の一方は、前記第1の容量素子の一方の電極と接続され、前記第2のトランジスタのソース領域またはドレイン領域の一方は、前記第2の容量素子の一方の電極と接続され、前記第1のトランジスタのソース領域またはドレイン領域の他方は、前記第2のトランジスタのソース領域またはドレイン領域の他方と共有し、前記第1のトランジスタのソース領域またはドレイン領域の他方、および前記第2のトランジスタのソース領域またはドレイン領域の他方は、前記第8の導電体と接続され、前記第1のトランジスタのチャネル長は、前記第2の導電体の短辺に平行な方向の長さよりも長く、前記第2のトランジスタのチャネル長は、前記第3の導電体の短辺に平行な方向の長さよりも長い、ことを特徴とする半導体装置。

請求項3

請求項1または請求項2において、前記第8の導電体は、前記第8の導電体の長辺方向と、前記第2の導電体の長辺方向および前記第3の導電体の長辺方向と、が概略直交して設けられ、前記酸化物は、前記酸化物の長辺方向と、前記第8の導電体の長辺方向と、のなす角度が、20°以上70°以下で設けられることを特徴とする半導体装置。

請求項4

請求項1乃至請求項3のいずれか一において、前記酸化物は、Inと、元素M(MはAl、Ga、Y、またはSn)と、Znと、を含む、ことを特徴とする半導体装置。

技術分野

0001

本発明の一態様は、半導体装置、ならびに半導体装置の駆動方法に関する。または、本発明の一態様は、半導体ウエハモジュールおよび電子機器に関する。

0002

なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。トランジスタなどの半導体素子をはじめ、半導体回路演算装置記憶装置は、半導体装置の一態様である。表示装置液晶表示装置発光表示装置など)、投影装置照明装置電気光学装置蓄電装置、記憶装置、半導体回路、撮像装置および電子機器などは、半導体装置を有すると言える場合がある。

0003

なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の一態様は、物、方法、または、製造方法に関するものである。または、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物コンポジションオブマター)に関するものである。

背景技術

0004

半導体薄膜を用いてトランジスタを構成する技術が注目されている。該トランジスタは集積回路(IC)や画像表示装置(単に表示装置とも表記する)等の電子デバイスに広く応用されている。トランジスタに適用可能な半導体薄膜としてシリコン系半導体材料が広く知られているが、その他の材料として酸化物半導体が注目されている。

0005

例えば、酸化物半導体として、酸化亜鉛、又はIn−Ga−Zn系酸化物活性層とするトランジスタを用いて、表示装置を作製する技術が開示されている(特許文献1及び特許文献2参照)。

0006

さらに近年、酸化物半導体を有するトランジスタを用いて、記憶装置の集積回路を作製する技術が公開されている(特許文献3参照)。また、記憶装置だけでなく、演算装置等も、酸化物半導体を有するトランジスタによって作製されてきている。

先行技術

0007

特開2007−123861号公報
特開2007−96055号公報
特開2011−119674号公報

発明が解決しようとする課題

0008

電子機器の高性能化、小型化、軽量化に伴い、集積回路は高集積化され、集積回路作製のプロセスルールも、45nm、32nm、22nmと年々小さくなっている。これに伴い、容量素子抵抗素子、酸化物半導体を有するトランジスタ等の半導体素子も、微細な構造において、設計通り良好な電気特性を有するものが求められている。

0009

本発明の一態様は、微細化または高集積化が可能な半導体装置を提供することを課題の一つとする。または、本発明の一態様は、良好な電気特性を有する半導体装置を提供することを課題の一つとする。または、本発明の一態様は、オフ電流の小さい半導体装置を提供することを課題の一とする。または、本発明の一態様は、オン電流の大きいトランジスタを提供することを課題の一とする。または、高集積化が可能な容量素子を提供することを課題の一とする。または、本発明の一態様は、信頼性の高い半導体装置を提供することを課題の一つとする。または、本発明の一態様は、消費電力が低減された半導体装置を提供することを課題の一つとする。または、本発明の一態様は、生産性の高い半導体装置を提供することを課題の一つとする。

0010

または、本発明の一態様は、長期間においてデータの保持が可能な半導体装置を提供することを課題の一つとする。または、本発明の一態様は、情報の書き込み速度が速い半導体装置を提供することを課題の一つとする。または、本発明の一態様は、設計自由度が高い半導体装置を提供することを課題の一つとする。または、本発明の一態様は、消費電力を抑えることができる半導体装置を提供することを課題の一つとする。または、本発明の一態様は、新規な半導体装置を提供することを課題の一つとする。

0011

なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。

課題を解決するための手段

0012

本発明の一態様は、第1の絶縁体と、第1の絶縁体上に島状に配置される第2乃至第6の絶縁体と、第1乃至第6の絶縁体上の酸化物と、酸化物上の第7の絶縁体と、第2の絶縁体と、第3の絶縁体の間に位置し、且つ第7の絶縁体と接する第1の導電体と、第3の絶縁体と、第4の絶縁体の間に位置し、且つ第7の絶縁体と接する第2の導電体と、第4の絶縁体と、第5の絶縁体の間に位置し、且つ第7の絶縁体と接する第3の導電体、第5の絶縁体と、第6の絶縁体の間に位置し、且つ第7の絶縁体と接する第4の導電体と、第7の絶縁体上、および第1乃至第4の導電体上の第8の絶縁体と、第8の絶縁体上の第9の絶縁体と、を有し、第7の絶縁体および第8の絶縁体には、酸化物に達する第1の開口が設けられ、第7の絶縁体、第8の絶縁体、および第9の絶縁体には、酸化物に達する第2の開口および第3の開口が設けられ、第1の開口は、第4の絶縁体と重畳し、第2の開口は、第3の絶縁体と重畳し、第3の開口は、第5の絶縁体と重畳し、第1の開口には、第5の導電体が設けられ、第2の開口には、第6の導電体が設けられ、第3の開口には、第7の導電体が設けられ、第5の導電体上には、第8の導電体が設けられ、第9の絶縁体、第6の導電体、および第7の導電体に接して第10の絶縁体が設けられ、第2の開口と重畳し、且つ第10の絶縁体に接して第9の導電体が設けられ、第3の開口と重畳し、且つ第10の絶縁体に接して第10の導電体が設けられる、半導体装置である。

0013

また、本発明の一態様は、酸化物、第7の絶縁体および第2の導電体は、第1のトランジスタを構成し、酸化物、第7の絶縁体および第3の導電体は、第2のトランジスタを構成し、酸化物、第7の絶縁体および第1の導電体は、第3のトランジスタを構成し、酸化物、第7の絶縁体および第4の導電体は、第4のトランジスタを構成し、第6の導電体、第10の絶縁体および第9の導電体は、第1の容量素子を構成し、第7の導電体、第10の絶縁体および第10の導電体は、第2の容量素子を構成し、第1のトランジスタおよび第2のトランジスタは、第1の容量素子と第2の容量素子の間に配置され、第1の容量素子および第2の容量素子は、第3のトランジスタと第4のトランジスタの間に配置され、第1のトランジスタのソース領域またはドレイン領域の一方は、第1の容量素子の一方の電極と接続され、第2のトランジスタのソース領域またはドレイン領域の一方は、第2の容量素子の一方の電極と接続され、第1のトランジスタのソース領域またはドレイン領域の他方は、第2のトランジスタのソース領域またはドレイン領域の他方と共有し、第1のトランジスタのソース領域またはドレイン領域の他方、および第2のトランジスタのソース領域またはドレイン領域の他方は、第8の導電体と接続され、第1のトランジスタのチャネル長は、第2の導電体の短辺に平行な方向の長さよりも長く、第2のトランジスタのチャネル長は、第3の導電体の短辺に平行な方向の長さよりも長い、半導体装置である。

0014

また、第8の導電体は、第8の導電体の長辺方向と、第2の導電体の長辺方向および第3の導電体の長辺方向と、が概略直交して設けられ、酸化物は、酸化物の長辺方向と、第8の導電体の長辺方向と、のなす角度が、20°以上70°以下で設けられることが好ましい。

0015

また、酸化物は、Inと、元素M(MはAl、Ga、Y、またはSn)と、Znと、を含む、ことが好ましい。

発明の効果

0016

本発明の一態様により、微細化または高集積化が可能な半導体装置を提供できる。または、本発明の一態様により、良好な電気特性を有する半導体装置を提供できる。または、本発明の一態様により、オフ電流の小さい半導体装置を提供できる。または、本発明の一態様により、オン電流の大きいトランジスタを提供できる。または、本発明の一態様により、高集積化が可能な容量素子を提供できる。または、本発明の一態様により、信頼性の高い半導体装置をできる。または、本発明の一態様により、消費電力が低減された半導体装置を提供できる。または、本発明の一態様により、生産性の高い半導体装置を提供できる。

0017

または、長期間においてデータの保持が可能な半導体装置を提供できる。または、情報の書き込み速度が速い半導体装置を提供できる。または、設計自由度が高い半導体装置を提供できる。または、消費電力を抑えることができる半導体装置を提供できる。または、新規な半導体装置を提供できる。

0018

なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。

図面の簡単な説明

0019

本発明の一態様に係る半導体装置の上面図および断面図。
本発明の一態様に係る半導体装置の上面図および断面図。
本発明の一態様に係る半導体装置の上面図および断面図。
本発明の一態様に係る半導体装置の上面図および断面図。
本発明の一態様に係る半導体装置の上面図および断面図。
本発明の一態様に係る半導体装置の断面図。
本発明の一態様に係る半導体装置の作製方法を示す上面図および断面図。
本発明の一態様に係る半導体装置の作製方法を示す上面図および断面図。
本発明の一態様に係る半導体装置の作製方法を示す上面図および断面図。
本発明の一態様に係る半導体装置の作製方法を示す上面図および断面図。
本発明の一態様に係る半導体装置の作製方法を示す上面図および断面図。
本発明の一態様に係る半導体装置の作製方法を示す上面図および断面図。
本発明の一態様に係る半導体装置の作製方法を示す上面図および断面図。
本発明の一態様に係る半導体装置の作製方法を示す上面図および断面図。
本発明の一態様に係る半導体装置の断面図。
本発明の一態様に係る半導体装置の回路図。
本発明の一態様に係る半導体装置の上面図。
本発明の一態様に係る記憶装置の構成を示す断面図。
本発明の一態様に係る記憶装置の構成を示す断面図。
本発明の一態様に係る記憶装置の構成を示す回路図および断面図。
本発明の一態様に係る記憶装置の構成例を示すブロック図。
本発明の一態様に係る記憶装置の構成例を示すブロック図および回路図。
本発明の一態様に係る記憶装置の消費電力を説明する図。
本発明の一態様に係る半導体装置の模式図。
本発明の一態様に係る記憶装置の模式図。
本発明の一態様に係る電子機器を示す図。

実施例

0020

以下、実施の形態について図面を参照しながら説明する。ただし、実施の形態は多くの異なる態様で実施することが可能であり、趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。

0021

また、図面において、大きさ、層の厚さ、または領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。なお、図面は、理想的な例を模式的に示したものであり、図面に示す形状または値などに限定されない。例えば、実際の製造工程において、エッチングなどの処理により層やレジストマスクなどが意図せずに目減りすることがあるが、理解を容易とするために省略して示すことがある。また、図面において、同一部分または同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する場合がある。また、同様の機能を指す場合には、ハッチパターンを同じくし、特に符号を付さない場合がある。

0022

また、特に上面図(「平面図」ともいう。)や斜視図などにおいて、発明の理解を容易とするため、一部の構成要素の記載を省略する場合がある。また、一部の隠れ線などの記載を省略する場合がある。

0023

また、本明細書等において、第1、第2等として付される序数詞は便宜上用いるものであり、工程順または積層順を示すものではない。そのため、例えば、「第1の」を「第2の」または「第3の」などと適宜置き換えて説明することができる。また、本明細書等に記載されている序数詞と、本発明の一態様を特定するために用いられる序数詞は一致しない場合がある。

0024

また、本明細書等において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている。また、構成同士の位置関係は、各構成を描写する方向に応じて適宜変化するものである。したがって、明細書で説明した語句に限定されず、状況に応じて適切に言い換えることができる。

0025

例えば、本明細書等において、XとYとが直接的に接続されている場合と、XとYとが接続されている、と明示的に記載されている場合は、XとYとが電気的に接続されている場合と、XとYとが機能的に接続されている場合とが、本明細書等に開示されているものとする。したがって、所定の接続関係、例えば、図または文章に示された接続関係に限定されず、図または文章に示された接続関係以外のものも、図または文章に記載されているものとする。

0026

ここで、X、Yは、対象物(例えば、装置、素子、回路、配線、電極、端子導電膜、層、など)であるとする。

0027

また、ソースやドレインの機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書等においては、ソースやドレインの用語は、入れ替えて用いることができる場合がある。

0028

なお、本明細書などにおいて、トランジスタの構造によっては、実際にチャネルの形成される領域におけるチャネル幅(以下、「実効的なチャネル幅」ともいう。)と、トランジスタの上面図において示されるチャネル幅(以下、「見かけ上のチャネル幅」ともいう。)と、が異なる場合がある。例えば、ゲート電極半導体の側面を覆う場合、実効的なチャネル幅が、見かけ上のチャネル幅よりも大きくなり、その影響が無視できなくなる場合がある。例えば、微細かつゲート電極が半導体の側面を覆うトランジスタでは、半導体の側面に形成されるチャネル形成領域の割合が大きくなる場合がある。その場合は、見かけ上のチャネル幅よりも、実効的なチャネル幅の方が大きくなる。

0029

また、トランジスタの構造によっては、実際にチャネルの形成される領域におけるチャネル長(以下、「実効的なチャネル長」ともいう。)と、トランジスタの上面図において示されるチャネル長(以下、「見かけ上のチャネル長」ともいう。)と、が異なる場合がある。例えば、ゲート電極が半導体の側面を覆う場合、実効的なチャネル長が、見かけ上のチャネル長よりも大きくなり、その影響が無視できなくなる場合がある。例えば、微細、かつゲート電極が半導体の側面を覆うトランジスタでは、半導体の側面に形成されるチャネル形成領域の割合が大きくなる場合がある。その場合は、見かけ上のチャネル長よりも、実効的なチャネル長の方が大きくなる。

0030

このような場合、実効的なチャネル幅の、実測による見積もりが困難となる場合がある。例えば、設計値から実効的なチャネル幅を見積もるためには、半導体の形状が既知という仮定が必要である。したがって、半導体の形状が正確にわからない場合には、実効的なチャネル幅を正確に測定することは困難である。

0031

また、本明細書では、単にチャネル幅と記載した場合には、見かけ上のチャネル幅を指す場合がある。または、本明細書では、単にチャネル幅と記載した場合には、実効的なチャネル幅を指す場合がある。なお、チャネル長、チャネル幅、実効的なチャネル幅、見かけ上のチャネル幅、などは、断面TEM像などを解析することなどによって、値を決定することができる。

0032

なお、半導体の不純物とは、例えば、半導体を構成する主成分以外をいう。例えば、濃度が0.1原子%未満の元素は不純物と言える。不純物が含まれることにより、例えば、半導体のDOS(Density of States)が高くなることや、結晶性が低下することなどが起こる場合がある。半導体が酸化物半導体である場合、半導体の特性を変化させる不純物としては、例えば、第1族元素、第2族元素、第13族元素、第14族元素、第15族元素、および酸化物半導体の主成分以外の遷移金属などがあり、例えば、水素リチウムナトリウムシリコンホウ素、リン炭素窒素などがある。酸化物半導体の場合、水も不純物として機能する場合がある。また、酸化物半導体の場合、例えば不純物の混入によって酸素欠損を形成する場合がある。また、半導体がシリコンである場合、半導体の特性を変化させる不純物としては、例えば、酸素、水素を除く第1族元素、第2族元素、第13族元素、第15族元素などがある。

0033

なお、本明細書等において、酸化窒化シリコンとは、その組成として、窒素よりも酸素の含有量が多いものである。また、窒化酸化シリコンとは、その組成として、酸素よりも窒素の含有量が多いものである。

0034

また、本明細書等において、「平行」とは、二つの直線が−10度以上10度以下の角度で配置されている状態をいう。したがって、−5度以上5度以下の場合も含まれる。また、「略平行」とは、二つの直線が−30度以上30度以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が80度以上100度以下の角度で配置されている状態をいう。したがって、85度以上95度以下の場合も含まれる。また、「略垂直」とは、二つの直線が60度以上120度以下の角度で配置されている状態をいう。

0035

なお、本明細書において、バリア膜とは、水素などの不純物および酸素の透過を抑制する機能を有する膜のことであり、当該バリア膜に導電性を有する場合は、導電性バリア膜と呼ぶことがある。

0036

本明細書等において、金属酸化物(metal oxide)とは、広い表現での金属の酸化物である。金属酸化物は、酸化物絶縁体酸化物導電体(透明酸化物導電体を含む。)、酸化物半導体(Oxide Semiconductorまたは単にOSともいう。)などに分類される。例えば、トランジスタの半導体層に金属酸化物を用いた場合、当該金属酸化物を酸化物半導体と呼称する場合がある。つまり、OSFETあるいはOSトランジスタと記載する場合においては、酸化物または酸化物半導体を有するトランジスタと換言することができる。

0037

また、本明細書等において、ノーマリーオフとは、ゲート電位印加しない、またはゲートに接地電位を与えたときに、トランジスタに流れるチャネル幅1μmあたりの電流が、室温において1×10−20A以下、85℃において1×10−18A以下、または125℃において1×10−16A以下であることをいう。

0038

(実施の形態1)
本発明の一態様の半導体装置は、チャネル形成領域に酸化物を有する半導体装置である。本実施の形態では、半導体装置の一形態を、図1乃至図14を用いて説明する。

0039

<半導体装置の構成例>
以下では、本発明の一態様に係るトランジスタ200a、トランジスタ200b、トランジスタ140a、トランジスタ140b、容量素子100aおよび容量素子100bを有する半導体装置の一例について説明する。以下では、半導体装置の一形態を、図1乃至図14を用いて説明する。

0040

図1(A)、および図2(A)は、トランジスタ200a、トランジスタ200b、トランジスタ140a、トランジスタ140b、容量素子100aおよび容量素子100bを有する半導体装置の上面図である。また、図1(B)および図2(B)は、図1(A)および図2(A)にA1−A2の一点鎖線で示す部位の断面図である。また、図2(C)は、図1(A)および図2(A)にA3−A4の一点鎖線で示す部位の断面図である。図1(A)および図2(A)の上面図では、図の明瞭化のために一部の要素を省いて図示している。また、図2は、図1の各構成要素に符号を付した図面である。

0041

本発明の一態様の半導体装置は、図1、および図2に示すように、トランジスタ200a、トランジスタ200b、トランジスタ140a、トランジスタ140b、容量素子100aおよび容量素子100bと、層間膜として機能する絶縁体210、絶縁体212、絶縁体280、および絶縁体283と、を有する。また、プラグとして機能する導電体240と、導電体240と電気的に接続し、配線として機能する導電体245と、容量素子100aの下部電極として機能する導電体110_1と、容量素子100bの下部電極として機能する導電体110_2と、導電体110_1上、および導電体110_2上に配置され、容量素子100a、および容量素子100bの誘電体としての機能する絶縁体130と、絶縁体130上に配置され、容量素子100aの上部電極として機能する導電体120_1と、絶縁体130上に配置され、容量素子100bの上部電極として機能する導電体120_2と、を有する。

0042

また、トランジスタ200a、およびトランジスタ200bは、容量素子100aと容量素子100bの間に配置され、容量素子100a、および容量素子100bは、トランジスタ140aとトランジスタ140bの間に配置される。

0043

また、図1(A)および図2(A)に示すように、導電体245の長辺方向に対して、酸化物230の長辺方向の角度が20°以上70°以下、好ましくは30°以上60°以下になるように、導電体245および酸化物230を配置することが好ましい。このように配置することにより、例えば、容量素子100aおよび容量素子100bと、導電体245とが、交錯することなく配置できる。

0044

ここで、トランジスタ200a、およびトランジスタ200bは、図1(A)に示す部位において、A1−A2間の一点鎖線と、A5−A6間の一点鎖線が交わる点を中心とした点対称の構成を有している。

0045

同様に、トランジスタ140a、およびトランジスタ140bは、図1(A)に示す部位において、A1−A2間の一点鎖線と、A5−A6間の一点鎖線が交わる点を中心とした点対称の構成を有している。

0046

同様に、容量素子100a、および容量素子100bは、図1(A)に示す部位において、A1−A2間の一点鎖線と、A5−A6間の一点鎖線が交わる点を中心とした点対称の構成を有している。

0047

また、半導体装置は、トランジスタ200a、トランジスタ200b、トランジスタ140aおよびトランジスタ140bを覆う様に絶縁体280を設けることが好ましい。絶縁体280は、膜中の水または水素などの不純物濃度が低減されていることが好ましい。

0048

絶縁体280に設けられた開口の内壁に接するように導電体240が形成される。当該開口の底部の少なくとも一部には酸化物230が位置しており、導電体240は、酸化物230と接する(図2(B)参照。)。

0049

なお、開口の側壁部に酸化アルミニウムを形成した後に、導電体240を形成してもよい。開口の側壁部に酸化アルミニウムを形成することで、外方からの酸素の透過を抑制し、導電体240の酸化を防止できる。また、導電体240から、水、水素などの不純物が外部に拡散することを防ぐことができる。該酸化アルミニウムの形成は、開口にALD法などを用いて酸化アルミニウムを成膜し、異方性エッチングを行うことで形成できる。

0050

導電体240は、トランジスタ200aのソースまたはドレインの一方と、並びにトランジスタ200bのソースまたはドレインの一方と、配線として機能する導電体245と、を接続するプラグとしての機能を有する。当該構成とすることで、隣接するトランジスタ200aと、トランジスタ200bと、の間隔を小さくできる。従って、トランジスタを高密度に配置することが可能となり半導体装置の高集積化が可能となる。

0051

また、トランジスタ200aのソースまたはドレインの他方と、容量素子100aとを、重畳して設ける。同様に、トランジスタ200bのソースまたはドレインの他方と、容量素子100bとを、重畳して設ける。

0052

また、容量素子100aの下部電極として機能する導電体110_1は、トランジスタ200aのソース領域またはドレイン領域の他方と、接続されている。同様に、容量素子100bの下部電極として機能する導電体110_2は、トランジスタ200bのソース領域またはドレイン領域の他方と、接続されている。

0053

本発明の一態様では、複数の容量素子と、複数のトランジスタと、を上記のように接続することで、微細化または高集積化が可能な半導体装置を提供できる。

0054

[トランジスタ200aおよびトランジスタ200b]
図1、および図2に示すように、トランジスタ200aは、基板(図示せず)の上に配置された絶縁体212と、絶縁体212に埋め込まれるように配置された導電体203_1と、導電体203_1の上および絶縁体212の上に配置された絶縁体214と、絶縁体214上に配置された、絶縁体220_2および絶縁体220_3と、絶縁体214、絶縁体220_2および絶縁体220_3を覆う様に形成された酸化物230と、酸化物230上の絶縁体250と、絶縁体220_2と、絶縁体220_3との間に位置し、かつ絶縁体250と接する導電体260_2と、を有する。

0055

また、図1、および図2に示すように、トランジスタ200bは、基板(図示せず)の上に配置された絶縁体212と、絶縁体212に埋め込まれるように配置された導電体203_2と、導電体203_2の上および絶縁体212の上に配置された絶縁体214と、絶縁体214上に配置された、絶縁体220_3および絶縁体220_4と、絶縁体214、絶縁体220_3および絶縁体220_4を覆う様に形成された酸化物230と、酸化物230上の絶縁体250と、絶縁体220_3と、絶縁体220_4との間に位置し、かつ絶縁体250と接する導電体260_3と、を有する。

0056

なお、トランジスタ200aおよびトランジスタ200bでは、酸化物230を単層とする構成について示しているが、本発明はこれに限られるものではない。例えば、2層、3層または4層以上の積層構造としてもよい。

0057

また、トランジスタ200aおよびトランジスタ200bでは、導電体260_2および導電体260_3を2層の構成で示しているが、本発明はこれに限られるものではない。例えば、導電体260_2、および導電体260_3を、3層以上の積層構造としてもよい。

0058

ここで、上述したように、トランジスタ200a、およびトランジスタ200bは、図1(A)に示す部位において、A1−A2間の一点鎖線と、A5−A6間の一点鎖線が交わる点を中心とした点対称の構成を有している。

0059

つまり、トランジスタ200bは、トランジスタ200aが有する構造と、それぞれ対応する構造を有する。従って、図中では、トランジスタ200a、およびトランジスタ200bにおいて、対応する構成には、基本的に、3桁の同数字を符号として付与する。また、以下では、特にことわりが無い限り、トランジスタ200bについては、トランジスタ200aの説明を参酌できる。

0060

例として、トランジスタ200aの導電体203_1および導電体260_2は、それぞれ、トランジスタ200bの導電体203_2および導電体260_3に対応する。

0061

なお、酸化物230は、トランジスタ200aと、トランジスタ200bとで、共通する構造である。従って、酸化物230は、トランジスタ200aのチャネル形成領域として機能する領域と、トランジスタ200aのソース領域またはドレイン領域の一方として機能する領域と、トランジスタ200bのチャネル形成領域として機能する領域と、トランジスタ200bのソース領域またはドレイン領域の一方として機能する領域と、トランジスタ200aおよびトランジスタ200bのソース領域またはドレイン領域の他方として機能する領域を有する。

0062

上記構成により、ソースおよびドレインの一方と電気的に接続するプラグを共通化できる。特に、トランジスタ200aとトランジスタ200bとが、酸化物230を共有することで、トランジスタ200aの第1のゲートとして機能する導電体260_2と、トランジスタ200bの第1のゲートとして機能する導電体260_3との間を、最小加工寸法としてもよい。導電体260_2と導電体260_3との間の距離を、最小加工寸法とすることで、2個のトランジスタの占有面積縮小できる。

0063

酸化物230として、例えば、In−M−Zn酸化物(元素Mは、アルミニウムガリウムイットリウム、錫、銅、バナジウムベリリウム、ホウ素、チタン、鉄、ニッケルゲルマニウムジルコニウムモリブデンランタンセリウムネオジムハフニウムタンタルタングステン、またはマグネシウムなどから選ばれた一種、または複数種)等の金属酸化物に代表される酸化物半導体を用いるとよい。特に、元素Mとしては、アルミニウム、ガリウム、イットリウム、または錫であると好適である。または、酸化物230として、In−Ga酸化物、In−Zn酸化物を用いてもよい。

0064

チャネル形成領域に酸化物半導体を用いたトランジスタ200a、およびトランジスタ200bは、非導通状態において極めてリーク電流が小さいため、低消費電力の半導体装置を提供できる。また、酸化物半導体は、スパッタリング法などを用いて成膜できるため、高集積型の半導体装置を構成するトランジスタ200a、およびトランジスタ200bに用いることができる。

0065

ここで、図2(B)における、トランジスタ200aのチャネル近傍の領域の拡大図を図6(A)に示す。

0066

図6(A)に示すように、酸化物230は、トランジスタ200aのチャネル形成領域として機能する領域234と、トランジスタ200aのソース領域またはドレイン領域として機能する領域231(領域231a、および領域231b)と、を有する。図6(A)では、領域234近傍を破線で示す。図6(A)では、図の明瞭化のために領域234の位置を酸化物230の中央付近に示しているが、これに限らず、酸化物230と絶縁体250との界面付近、または、酸化物230と絶縁体220_2、絶縁体220_3および絶縁体214との界面付近、または破線で示す範囲の酸化物230全体としてもよい。

0067

ソース領域またはドレイン領域として機能する領域231は、酸素濃度が低く、キャリア密度が高い、低抵抗化した領域である。また、チャネル形成領域として機能する領域234は、ソース領域またはドレイン領域として機能する領域231よりも、酸素濃度が高く、キャリア密度が低い高抵抗領域である。

0068

なお、酸化物230の領域231において、少なくとも酸化物230の表面近傍のみ低抵抗化されていればよい。

0069

なお、酸化物230の各領域は、トランジスタ200aにおいては、導電体260_2をマスクとし、酸化物230へ不純物または金属元素を添加することで、自己整合的に低抵抗化された領域を形成してもよい。また、トランジスタ200bにおいては、導電体260_3をマスクとし、酸化物230へ不純物または金属元素を添加することで、自己整合的に低抵抗化された領域を形成してもよい。そのため、トランジスタ200aおよびトランジスタ200bを有する半導体装置を、複数同時に形成する場合、半導体装置間の電気特性バラつきを小さくできる。

0070

また、図6(A)に示すように、トランジスタ200aのチャネル長は、領域234の長さと概略等しい。領域234の長さは、導電体260_2の両方の側面と、酸化物230と、が絶縁体250を介して、重なる領域の長さに、導電体260_2の短辺の底面と、酸化物230と、が絶縁体250を介して重なる領域の長さを加えた長さと概略等しい。つまり、トランジスタ200aのチャネル長は、導電体260_2の短辺に平行な方向の長さ260Wよりも長くできる。図6(A)に領域234の概略長さを点線で示す。

0071

トランジスタ200aのチャネル長を長さ260Wよりも長くできるので、トランジスタ200aを微細化し、長さ260Wをより微細に作製してもトランジスタ200aのチャネル長を長さ260Wよりも長くできるので、トランジスタのショートチャネル効果を抑制できる。なお、トランジスタ200aのチャネル長は、長さ260Wの1.5倍以上10倍以下とする。

0072

なお、トランジスタ200bの構成および効果についても上述のトランジスタ200aの構成および効果を参酌できる。

0073

以下では、本発明の一態様に係るトランジスタ200a、およびトランジスタ200bの詳細な構成について説明する。なお、以下においてもトランジスタ200bの構成については、トランジスタ200aを参酌できる。

0074

トランジスタ200aの第2のゲート電極として機能する導電体203_1は、酸化物230および導電体260_2と重なるように配置する。

0075

ここで、導電体260_2は、トランジスタ200aの第1のゲート電極として機能する場合がある。また、導電体203_1は、トランジスタ200aの第2のゲート電極として機能する場合がある。

0076

なお、導電体203_1に印加する電位は、接地電位や、導電体260_2に印加する電位と異なる任意の電位としてもよい。例えば、導電体203_1に印加する電位を、導電体260_2に印加する電位と、連動させず、独立して変化させることで、トランジスタ200aのしきい値電圧を制御できる。特に、導電体203_1に負の電位を印加することにより、トランジスタ200aのしきい値電圧を0Vより大きくし、オフ電流を低減することが可能となる。従って、導電体260_2に印加する電圧が0Vのときのドレイン電流を小さくできる。

0077

一方、導電体203_1に印加する電位は、導電体260_2に印加する電位と同電位としてもよい。導電体203_1に印加する電位は、導電体260_2に印加する電位と同電位とする場合、導電体203_1は、酸化物230における領域234よりも、チャネル幅方向の長さが大きくなるように大きく設けてもよい。特に、導電体203_1は、酸化物230の領域234がチャネル幅方向と交わる端部よりも外側の領域においても、延伸していることが好ましい。つまり、酸化物230のチャネル幅方向における側面において、導電体203_1と、導電体260_2とは、絶縁体を介して重畳していることが好ましい。

0078

上記構成を有することで、導電体260_2、および導電体203_1に電位を印加した場合、導電体260_2から生じる電界と、導電体203_1から生じる電界と、がつながることで、閉回路を形成し、酸化物230に形成されるチャネル形成領域を覆うことができる。

0079

つまり、第1のゲート電極としての機能を有する導電体260_2の電界と、第2のゲート電極としての機能を有する導電体203_1の電界によって、領域234のチャネル形成領域を電気的に取り囲むことができる。本明細書において、第1のゲート電極、および第2のゲート電極の電界によって、チャネル形成領域を電気的に取り囲むトランジスタの構造を、surrounded channel(S−channel)構造とよぶ。

0080

絶縁体210は、下層から水または水素などの不純物がトランジスタに混入するのを防ぐバリア絶縁膜として機能できる。絶縁体210は、水または水素などの不純物の透過を抑制する機能を有する絶縁性材料を用いることが好ましい。例えば、絶縁体210として窒化シリコン、酸化アルミニウム、酸化ハフニウム、シリコンおよびハフニウムを含む酸化物(ハフニウムシリケート)、アルミニウムおよびハフニウムを含む酸化物(ハフニウムアルミネート)などを用いることが好ましい。これにより、水素、水などの不純物が絶縁体210より上層に拡散するのを抑制できる。なお、絶縁体210は、水素原子水素分子水分子窒素原子窒素分子酸化窒素分子(N2O、NO、NO2など)、銅原子などの不純物の少なくとも一の透過を抑制する機能を有することが好ましい。また、以下において、不純物の透過を抑制する機能を有する絶縁性材料について記載する場合も同様である。

0081

また、絶縁体210は、酸素(例えば、酸素原子または酸素分子など)の透過を抑制する機能を有する絶縁性材料を用いることが好ましい。これにより、絶縁体214などに含まれる酸素が下方拡散するのを抑制できる。

0082

絶縁体250は、トランジスタ200aの第1のゲート絶縁膜として機能でき、絶縁体214は、トランジスタ200aの第2のゲート絶縁膜として機能できる。なお、トランジスタ200aでは、絶縁体214を単層の構成で示しているが、本発明はこれに限られるものではない。例えば、絶縁体214は、2層以上を積層した構造にしてもよい。

0083

酸化物230は、酸化物半導体として機能する金属酸化物(以下、酸化物半導体ともいう)を用いることが好ましい。金属酸化物としては、エネルギーギャップが2eV以上、好ましくは2.5eV以上のものを用いることが好ましい。このように、エネルギーギャップの広い金属酸化物を用いることで、トランジスタのオフ電流を低減できる。

0084

酸化物半導体を用いたトランジスタは、非導通状態において極めてリーク電流が小さいため、低消費電力の半導体装置が提供できる。また、酸化物半導体は、スパッタリング法などを用いて成膜できるため、高集積型の半導体装置を構成するトランジスタに用いることができる。

0085

酸化物半導体は、少なくともインジウムまたは亜鉛を含むことが好ましい。特にインジウムおよび亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イットリウムまたはスズなどが含まれていることが好ましい。また、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種が含まれていてもよい。

0086

ここでは、酸化物半導体が、インジウム、元素Mおよび亜鉛を有するIn−M−Zn酸化物である場合を考える。なお、元素Mは、アルミニウム、ガリウム、イットリウムまたは錫などとする。そのほかの元素Mに適用可能な元素としては、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウムなどがある。ただし、元素Mとして、前述の元素を複数組み合わせても構わない場合がある。

0087

なお、本明細書等において、窒素を有する金属酸化物も金属酸化物(metal oxide)と総称する場合がある。また、窒素を有する金属酸化物を、金属酸窒化物(metal oxynitride)と呼称してもよい。

0088

ここで、酸化物半導体は、酸化物半導体を構成する元素の他に、アルミニウム、ルテニウム、チタン、タンタル、クロム、タングステン、などの金属元素を添加することで、金属化合物となり、低抵抗化する場合がある。なお、好ましくは、アルミニウム、チタン、タンタル、タングステンなどを用いることが好ましい。酸化物半導体に、金属元素を添加するには、例えば、酸化物半導体上に、当該金属元素を含む金属膜、金属元素を有する窒化膜、または金属元素を有する酸化膜を設けるとよい。また、当該膜を設けることで、当該膜と酸化物半導体との界面、または当該界面近傍に位置する酸化物半導体中の一部の酸素が該膜などに吸収され、酸素欠損を形成し、酸化物半導体の当該界面近傍が低抵抗化する場合がある。

0089

上記界面近傍に形成された酸素欠損の周辺は、歪を有している。また、上記膜をスパッタリング法によって成膜する場合、スパッタリングガス希ガスが含まれると、上記膜の成膜中に、希ガスが酸化物半導体中へ混入する場合がある。酸化物半導体中へ希ガスが混入することで、上記界面近傍、および希ガスの周辺では、歪、または構造の乱れが生じる。なお、上記希ガスとしては、He、Arなどが挙げられる。なお、HeよりもArの方が、原子半径が大きいため好ましい。当該Arが酸化物半導体中に混入することで、好適に歪み、または構造の乱れが生じる。これらの歪、または構造の乱れた領域では、結合した酸素の数が少ない金属原子が増えると考えられる。結合した酸素の数が少ない金属原子が増えることで、上記界面近傍、および希ガスの周辺が低抵抗化する場合がある。

0090

また、酸化物半導体として、結晶性の酸化物半導体を用いる場合、上記の歪、または構造の乱れた領域では、結晶性が崩れ、非晶質のように観察される場合がある。

0091

また、酸化物半導体上に、金属膜、金属元素を有する窒化膜、または金属元素を有する酸化膜を設けた後、窒素を含む雰囲気下で、熱処理を行うとよい。窒素を含む雰囲気下での熱処理により、金属膜から金属元素が酸化物半導体へ拡散し、酸化物半導体に金属元素を添加できる。

0092

また、酸化物半導体に存在する水素は、酸化物半導体の低抵抗化した領域に拡散し、低抵抗化した領域に存在する酸素欠損の中に入った場合、比較的安定な状態となる。また、酸化物半導体に存在する酸素欠損中の水素は、250℃以上の熱処理によって、酸素欠損から抜け出し、酸化物半導体の低抵抗化した領域に拡散し、低抵抗化した領域に存在する酸素欠損の中に入り、比較的安定な状態となることがわかっている。従って、熱処理によって、酸化物半導体の低抵抗化した領域は、より低抵抗化し、低抵抗化していない酸化物半導体は、高純度化(水、水素などの不純物の低減)し、より高抵抗化する傾向がある。

0093

また、酸化物半導体は、水素、または窒素などの不純物元素が存在すると、キャリア密度が増加する。酸化物半導体中の水素は、金属原子と結合する酸素と反応して水になり、酸素欠損を形成する場合がある。当該酸素欠損に水素が入ることで、キャリア密度が増加する。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成することがある。つまり、窒素、または水素を有する酸化物半導体は、低抵抗化される。

0094

従って、酸化物半導体に対し、選択的に金属元素、並びに、水素、および窒素などの不純物元素を添加することで、酸化物半導体に高抵抗領域、および低抵抗領域を設けることができる。つまり、酸化物230を選択的に低抵抗化することで、酸化物230に、キャリア密度が低い半導体として機能する領域と、ソース領域、またはドレイン領域として機能する低抵抗化した領域を設けることができる。

0095

[トランジスタ140aおよびトランジスタ140b]
図1および図2に示すように、トランジスタ140aおよびトランジスタ140bは、上述のトランジスタ200aおよびトランジスタ200bの構成とは、トランジスタ200aの第2のゲート電極として機能する導電体203_1およびトランジスタ200bの第2のゲート電極として機能する導電体203_2を有しないところが異なる。その他の構成については、トランジスタ200aおよびトランジスタ200bと同様の構成である。

0096

図1および図2に示すように、トランジスタ140aおよびトランジスタ140bは、トランジスタ200aおよびトランジスタ200bのA1−A2方向の両端を挟むように隣接して配置されている。即ち、トランジスタ200aのA1方向に隣接するようにトランジスタ140aが配置され、トランジスタ200bのA2方向に隣接するようにトランジスタ140bが配置される。

0097

例えば、トランジスタ200a、トランジスタ200b、容量素子100aおよび容量素子100bで構成されたメモリセルを複数有する半導体装置において、該メモリセルが、図1および図2におけるA1−A2方向およびA5−A6方向へ連続して配置されている場合、A1−A2方向においては、隣接するメモリセルは、共通の酸化物230を有するために、隣接するメモリセル間において、トランジスタが電気的に接続されてしまう。

0098

トランジスタ140aおよびトランジスタ140bを有することで、隣接するメモリセル間を電気的に分離できる。即ち、トランジスタ140aは、A1方向に隣接するメモリセルと、電気的に分離する機能を有し、トランジスタ140bは、A2方向に隣接するメモリセルと、電気的に分離できる機能を有する。このような機能は、トランジスタ140aおよびトランジスタ140bを常にオフ状態とすればよい。トランジスタ140aおよびトランジスタ140bを常にオフ状態にするためには、トランジスタ140aの第1のゲート電極の機能を有する導電体260_1およびトランジスタ140bの第1のゲート電極の機能を有する導電体260_4にトランジスタ140aおよびトランジスタ140bそれぞれがオフ状態となる電位を与えればよい。

0099

また、図4に示すように、トランジスタ140aの第2のゲート電極の機能を有する導電体205_1およびトランジスタ140bの第2のゲート電極の機能を有する導電体205_2を設けてもよい。このような構成とすることで、例えば、導電体205_1および導電体205_2に負の電位を与えることで、トランジスタ140aおよびトランジスタ140bがオフ状態となる導電体260_1へ与える電位および導電体260_4へ与える電位を低く抑えることができる。また、オフ電流を低減することもできる。

0100

または、導電体205_1と導電体260_1と、を接続して同じ電位を与え、導電体205_2と導電体260_4と、を接続して同じ電位を与えてもよい。

0101

[容量素子100aおよび容量素子100b]
図1および図2に示すように、容量素子100aは、トランジスタ200aの上方に重畳して設ける。同様に、容量素子100bは、トランジスタ200bと重畳して設ける。詳しくは、トランジスタ200aのソース領域またはドレイン領域の一方と、容量素子100aの一方の電極と接続され、トランジスタ200bのソース領域またはドレイン領域の一方と、容量素子100bの一方の電極と接続されている。

0102

なお、トランジスタ200aの説明と同様に、容量素子100bは、容量素子100aが有する構造と、それぞれ対応する構造を有する。従って、図中では、容量素子100a、および容量素子100bにおいて、対応する構成には、基本的に、3桁の同数字を符号として付与する。従って、以下では、特にことわりが無い限り容量素子100bについては、容量素子100aの説明を参酌できる。

0103

容量素子100aは、絶縁体283、および絶縁体283に設けられた開口の底面および開口の側面において、下部電極として機能する導電体110_1と、上部電極として機能する導電体120_1とが、誘電体として機能する絶縁体130を挟んで対向する構成である。従って、単位面積当たり静電容量を大きくできる。尚、容量素子100aは、図1および図2に示す構成に限らない。例えば、図6(B)に示すように、導電体110_1は、絶縁体283および絶縁体280に設けられた開口に接するだけではなく、絶縁体283の上面とも接する構成としてもよい。この様な構成とすることで、容量素子100aの静電容量を大きくすることができる。

0104

特に、絶縁体283、および絶縁体283に設けられた開口の深さを深くすることで、投影面積は変わらず、容量素子100aの静電容量を大きくできる。従って、容量素子100aは、シリンダー型底面積よりも、側面積の方が大きい)とすることが好ましい。

0105

また、絶縁体130は、誘電率の大きい絶縁体を用いることが好ましい。例えば、アルミニウム及びハフニウムの一方または双方の酸化物を含む絶縁体を用いることができる。アルミニウム及びハフニウムの一方または双方の酸化物を含む絶縁体として、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物(ハフニウムアルミネート)などを用いることが好ましい。

0106

また、絶縁体130は、積層構造であってもよい、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化ハフニウム、アルミニウム、酸化ジルコニウムおよびハフニウムを含む酸化物(ハフニウムアルミネート)などから、2層以上を選び積層構造としてもよい。例えば、ALD法によって、酸化ハフニウム、酸化アルミニウムおよび酸化ハフニウムを順に成膜し、積層構造とすることが好ましい。酸化ハフニウムおよび酸化アルミニウムの膜厚は、それぞれ、0.5nm以上5nm以下とする。このような積層構造とすることで、容量値が大きく、かつ、リーク電流の小さな容量素子100aとすることができる。または、ALD法によって、酸化ジルコニウム、酸化アルミニウムおよび酸化ジルコニウムを順に成膜し、積層構造としてもよい。酸化ジルコニウムおよび酸化アルミニウムの膜厚は、それぞれ、0.5nm以上5nm以下とする。

0107

<基板>
トランジスタを形成する基板としては、例えば、絶縁体基板半導体基板または導電体基板を用いればよい。絶縁体基板としては、例えば、ガラス基板石英基板サファイア基板、安定化ジルコニア基板イットリア安定化ジルコニア基板など)、樹脂基板などがある。また、半導体基板としては、例えば、シリコン、ゲルマニウムなどの半導体基板、または炭化シリコンシリコンゲルマニウムヒ化ガリウムリン化インジウム、酸化亜鉛、酸化ガリウムからなる化合物半導体基板などがある。さらには、前述の半導体基板内部に絶縁体領域を有する半導体基板、例えばSOI(Silicon On Insulator)基板などがある。導電体基板としては、黒鉛基板金属基板合金基板導電性樹脂基板などがある。または、金属の窒化物を有する基板、金属の酸化物を有する基板などがある。さらには、絶縁体基板に導電体または半導体が設けられた基板、半導体基板に導電体または絶縁体が設けられた基板、導電体基板に半導体または絶縁体が設けられた基板などがある。または、これらの基板に素子が設けられたものを用いてもよい。基板に設けられる素子としては、容量素子、抵抗素子、スイッチ素子発光素子記憶素子などがある。

0108

また、基板として、可とう性基板を用いてもよい。なお、可とう性基板上にトランジスタを設ける方法としては、非可とう性の基板上にトランジスタを作製した後、トランジスタを剥離し、可とう性基板である基板に転置する方法もある。その場合には、非可とう性基板とトランジスタとの間に剥離層を設けるとよい。なお、基板として、繊維を編みこんだシートフィルムまたは箔などを用いてもよい。また、基板が伸縮性を有してもよい。また、基板は、折り曲げや引っ張りをやめた際に、元の形状に戻る性質を有してもよい。または、元の形状に戻らない性質を有してもよい。基板は、例えば、5μm以上700μm以下、好ましくは10μm以上500μm以下、さらに好ましくは15μm以上300μm以下の厚さとなる領域を有する。基板を薄くすると、トランジスタを有する半導体装置を軽量化できる。また、基板を薄くすることで、ガラスなどを用いた場合にも伸縮性を有する場合や、折り曲げや引っ張りをやめた際に、元の形状に戻る性質を有する場合がある。そのため、落下などによって基板上の半導体装置に加わる衝撃などを緩和できる。即ち、夫な半導体装置を提供できる。

0109

可とう性基板である基板としては、例えば、金属、合金樹脂もしくはガラス、またはそれらの繊維などを用いることができる。可とう性基板である基板は、線膨張率が低いほど環境による変形が抑制されて好ましい。可とう性基板である基板としては、例えば、線膨張率が1×10−3/K以下、5×10−5/K以下、または1×10−5/K以下である材質を用いればよい。樹脂としては、例えば、ポリエステルポリオレフィンポリアミドナイロンアラミドなど)、ポリイミドポリカーボネートアクリルなどがある。特に、アラミドは、線膨張率が低いため、可とう性基板である基板として好適である。

0110

<絶縁体>
絶縁体としては、絶縁性を有する酸化物、窒化物、酸化窒化物窒化酸化物、金属酸化物、金属酸化窒化物、金属窒化酸化物などがある。

0111

トランジスタを、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体で囲うことによって、トランジスタの電気特性を安定にできる。例えば、絶縁体210として、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体を用いればよい。

0112

水素などの不純物および酸素の透過を抑制する機能を有する絶縁体としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁体を、単層で、または積層で用いればよい。

0113

また、例えば、絶縁体210としては、酸化アルミニウム、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム酸化イットリウム、酸化ジルコニウム、酸化ランタン酸化ネオジム、酸化ハフニウム、シリコンおよびハフニウムを含む酸化物、アルミニウムおよびハフニウムを含む酸化物または酸化タンタルなどの金属酸化物、窒化酸化シリコンまたは窒化シリコンなどを用いればよい。なお、例えば、絶縁体210は、酸化アルミニウムおよび酸化ハフニウムなどを有することが好ましい。

0114

絶縁体214および絶縁体250は、誘電率の高い絶縁体を有することが好ましい。例えば、絶縁体214および絶縁体250は、酸化ガリウム、酸化ハフニウム、酸化ジルコニウム、アルミニウムおよびハフニウムを有する酸化物、アルミニウムおよびハフニウムを有する酸化窒化物、シリコンおよびハフニウムを有する酸化物、シリコンおよびハフニウムを有する酸化窒化物またはシリコンおよびハフニウムを有する窒化物などを有することが好ましい。

0115

または、絶縁体214および絶縁体250は、酸化シリコンまたは酸化窒化シリコンと、誘電率の高い絶縁体と、の積層構造を有することが好ましい。酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため、誘電率の高い絶縁体と組み合わせることで、熱的に安定かつ誘電率の高い積層構造とできる。

0116

絶縁体212、絶縁体220(絶縁体220_1、絶縁体220_2、絶縁体220_3、絶縁体220_4および絶縁体220_5)、絶縁体280、および絶縁体283は、誘電率の低い絶縁体を有することが好ましい。例えば、絶縁体212、絶縁体220、絶縁体280、および絶縁体283は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコンまたは樹脂などを有することが好ましい。または、絶縁体212、絶縁体220、絶縁体280、および絶縁体283は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコンまたは空孔を有する酸化シリコンと、樹脂と、の積層構造を有することが好ましい。酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため、樹脂と組み合わせることで、熱的に安定かつ誘電率の低い積層構造とできる。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド(ナイロン、アラミドなど)、ポリイミド、ポリカーボネートまたはアクリルなどがある。

0117

<導電体>
導電体203(導電体203_1および導電体203_2)、導電体205(導電体205_1および導電体205_2)、導電体260(導電体260_1、導電体260_2、導電体260_3および導電体260_4)、導電体240、導電体245、導電体110(導電体110_1および導電体110_2)、および導電体120(導電体120_1および導電体120_2)としては、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブマンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウムなどから選ばれた金属元素を1種以上含む材料を用いることができる。また、リン等の不純物元素を含有させた多結晶シリコンに代表される、電気伝導度が高い半導体、ニッケルシリサイドなどのシリサイドを用いてもよい。

0118

また、特に、導電体260として、酸化物230に適用可能な金属酸化物に含まれる金属元素および酸素を含む導電性材料を用いてもよい。また、前述した金属元素および窒素を含む導電性材料を用いてもよい。例えば、窒化チタン窒化タンタルなどの窒素を含む導電性材料を用いてもよい。また、インジウム錫酸化物酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、シリコンを添加したインジウム錫酸化物を用いてもよい。また、窒素を含むインジウムガリウム亜鉛酸化物を用いてもよい。このような材料を用いることで、酸化物230に含まれる水素を捕獲できる場合がある。または、外方の絶縁体などから混入する水素を捕獲できる場合がある。

0119

また、上記の材料で形成される導電層を複数積層して用いてもよい。例えば、前述した金属元素を含む材料と、酸素を含む導電性材料と、を組み合わせた積層構造としてもよい。また、前述した金属元素を含む材料と、窒素を含む導電性材料と、を組み合わせた積層構造としてもよい。また、前述した金属元素を含む材料と、酸素を含む導電性材料と、窒素を含む導電性材料と、を組み合わせた積層構造としてもよい。

0120

なお、トランジスタのチャネル形成領域に酸化物を用いる場合は、ゲート電極として前述した金属元素を含む材料と、酸素を含む導電性材料と、を組み合わせた積層構造を用いることが好ましい。この場合は、酸素を含む導電性材料をチャネル形成領域側に設けるとよい。酸素を含む導電性材料をチャネル形成領域側に設けることで、当該導電性材料から離脱した酸素がチャネル形成領域に供給されやすくなる。

0121

<金属酸化物>
酸化物230として、酸化物半導体として機能する金属酸化物(以下、酸化物半導体ともいう)を用いることが好ましい。以下では、本発明に係る半導体層および酸化物230に適用可能な金属酸化物について説明する。

0122

酸化物半導体は、少なくともインジウムまたは亜鉛を含むことが好ましい。特にインジウムおよび亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イットリウムまたはスズなどが含まれていることが好ましい。また、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種が含まれていてもよい。

0123

ここでは、酸化物半導体が、インジウム、元素Mおよび亜鉛を有するIn−M−Zn酸化物である場合を考える。なお、元素Mは、アルミニウム、ガリウム、イットリウムまたは錫などとする。そのほかの元素Mに適用可能な元素としては、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウムなどがある。ただし、元素Mとして、前述の元素を複数組み合わせても構わない場合がある。

0124

[金属酸化物の構造]
酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、例えば、CAAC−OS(c−axis aligned crystalline oxide semiconductor)、多結晶酸化物半導体、nc−OS(nanocrystalline oxide semiconductor)、擬似非晶質酸化物半導体(a−like OS:amorphous−like oxide semiconductor)および非晶質酸化物半導体などがある。

0125

CAAC−OSは、c軸配向性を有し、かつa−b面方向において複数のナノ結晶が連結し、歪みを有した結晶構造となっている。なお、歪みとは、複数のナノ結晶が連結する領域において、格子配列の揃った領域と、別の格子配列の揃った領域と、の間で格子配列の向きが変化している箇所を指す。

0126

ナノ結晶は、六角形を基本とするが、正六角形状とは限らず、非正六角形状である場合がある。また、歪みにおいて、五角形、および七角形などの格子配列を有する場合がある。なお、CAAC−OSにおいて、歪み近傍においても、明確な結晶粒界グレインバウンダリーともいう)を確認することはできない。即ち、格子配列の歪みによって、結晶粒界の形成が抑制されていることがわかる。これは、CAAC−OSが、a−b面方向において酸素原子の配列が稠密でないことや、金属元素が置換することで原子間の結合距離が変化することなどによって、歪みを許容できるためと考えられる。

0127

また、CAAC−OSは、インジウム、および酸素を有する層(以下、In層)と、元素M、亜鉛、および酸素を有する層(以下、(M,Zn)層)とが積層した、層状の結晶構造(層状構造ともいう)を有する傾向がある。なお、インジウムと元素Mは、互いに置換可能であり、(M,Zn)層の元素Mがインジウムと置換した場合、(In,M,Zn)層と表すこともできる。また、In層のインジウムが元素Mと置換した場合、(In,M)層と表すこともできる。

0128

CAAC−OSは結晶性の高い酸化物半導体である。一方、CAAC−OSは、明確な結晶粒界を確認することはできないため、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。また、酸化物半導体の結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、CAAC−OSは不純物や欠陥(酸素欠損など)の少ない酸化物半導体ともいえる。従って、CAAC−OSを有する酸化物半導体は、物理的性質が安定する。そのため、CAAC−OSを有する酸化物半導体は熱に強く、信頼性が高い。

0129

nc−OSは、微小な領域(例えば、1nm以上10nm以下の領域、特に1nm以上3nm以下の領域)において原子配列周期性を有する。また、nc−OSは、異なるナノ結晶間で結晶方位規則性が見られない。そのため、膜全体で配向性が見られない。したがって、nc−OSは、分析方法によっては、a−like OSや非晶質酸化物半導体と区別が付かない場合がある。

0130

a−like OSは、nc−OSと非晶質酸化物半導体との間の構造を有する酸化物半導体である。a−like OSは、鬆または低密度領域を有する。即ち、a−like OSは、nc−OSおよびCAAC−OSと比べて、結晶性が低い。

0131

酸化物半導体は、多様な構造をとり、それぞれが異なる特性を有する。本発明の一態様の酸化物半導体は、非晶質酸化物半導体、多結晶酸化物半導体、a−like OS、nc−OS、CAAC−OSのうち、二種以上を有していてもよい。

0132

<半導体装置の作製方法>
次に、本発明に係るトランジスタ200a、トランジスタ200b、容量素子100aおよび容量素子100bを有する半導体装置の作製方法を図7乃至図14を用いて説明する。また、図7乃至図14において、各図の(A)は、上面図である。各図の(B)は各図の(A)にA1−A2の一点鎖線で示す部位の断面図である。

0133

まず、基板(図示しない)を準備し、当該基板上に絶縁体210を成膜する。絶縁体210の成膜は、スパッタリング法、化学気相成長CVD:Chemical Vapor Deposition)法、分子線エピタキシー(MBE:Molecular Beam Epitaxy)法、パルスレーザ堆積PLD:Pulsed Laser Deposition)法またはALD法などを用いて行うことができる。

0134

なお、CVD法は、プラズマを利用するプラズマCVD(PECVD:Plasma Enhanced CVD)法、熱を利用する熱CVD(TCVD:Thermal CVD)法、光を利用する光CVD(Photo CVD)法などに分類できる。さらに用いる原料ガスによって金属CVD(MCVD:Metal CVD)法、有機金属CVD(MOCVD:Metal Organic CVD)法に分けることができる。

0135

プラズマCVD法は、比較的低温で高品質の膜が得られる。また、熱CVD法は、プラズマを用いないため、被処理物へのプラズマダメージを小さくすることが可能な成膜方法である。例えば、半導体装置に含まれる配線、電極、素子(トランジスタ、容量素子など)などは、プラズマから電荷を受け取ることでチャージアップする場合がある。このとき、蓄積した電荷によって、半導体装置に含まれる配線、電極、素子などが破壊される場合がある。一方、プラズマを用いない熱CVD法の場合、こういったプラズマダメージが生じないため、半導体装置の歩留まりを高くできる。また、熱CVD法では、成膜中のプラズマダメージが生じないため、欠陥の少ない膜が得られる。

0136

また、ALD法も、被処理物へのダメージを小さくすることが可能な成膜方法である。また、ALD法も、成膜中のプラズマダメージが生じないため、欠陥の少ない膜が得られる。

0137

CVD法およびALD法は、ターゲットなどから放出される粒子堆積する成膜方法とは異なり、被処理物の表面における反応により膜が形成される成膜方法である。したがって、被処理物の形状の影響を受けにくく、良好な段差被覆性を有する成膜方法である。特に、ALD法は、優れた段差被覆性と、優れた厚さの均一性を有するため、アスペクト比の高い開口の表面を被覆する場合などに好適である。ただし、ALD法は、比較的成膜速度が遅いため、成膜速度の速いCVD法などの他の成膜方法と組み合わせて用いることが好ましい場合もある。

0138

CVD法およびALD法は、原料ガスの流量比によって、得られる膜の組成を制御できる。例えば、CVD法およびALD法では、原料ガスの流量比によって、任意の組成の膜を成膜できる。また、例えば、CVD法およびALD法では、成膜しながら原料ガスの流量比を変化させることによって、組成が連続的に変化した膜を成膜できる。原料ガスの流量比を変化させながら成膜する場合、複数の成膜室を用いて成膜する場合と比べて、搬送や圧力調整に掛かる時間の分、成膜に掛かる時間を短くできる。したがって、半導体装置の生産性を高めることができる場合がある。

0139

ALD法では、異なる原料ガス(プリカーサともいう。)を交互に流す方法で組成を制御することもできる。例えば、元素Aと元素Bとを有する酸化物を成膜する場合、元素Aを含むプリカーサを流す第1のステップと、酸素、オゾンまたは水などの酸化性ガスを流す第2のステップと、元素Bを含むプリカーサを流す第3のステップと、酸素、オゾンまたは水などの酸化性ガスを流す第4のステップと、を繰り返し行ってもよい。各ステップにおけるプリカーサ、酸化性ガス等の流量や、時間を調整することで元素Aと元素Bとを有する酸化物の組成を制御することができる。または、第1のステップと第2のステップとをn回(nは自然数)繰り返した後で第3のステップと第4のステップをm回(mは自然数)繰り返すことでも元素Aと元素Bとを有する酸化物の組成を制御することができる。または、成膜温度を調整することでも元素Aと元素Bとを有する酸化物の組成を制御することができる。なお、酸化物に変えて窒化物を成膜したい場合は、酸化性ガスを窒化性ガスに変えればよい。また、酸窒化物を成膜する場合は、酸化性ガスを流すステップと窒化性ガスを流すステップを設ければよい。また、酸化物に変えて金属または半金属を成膜したい場合、酸化性ガスを水素等の還元性ガスに変えればよい。ここでは元素Aを含むプリカーサおよび元素Bを含むプリカーサの二種類のプリカーサを用いた場合の成膜方法を説明したが、三種類以上のプリカーサを用いる場合でも同様の方法を採ることができる。また、第1のステップ乃至第4のステップに加えて、適宜キャリアガス等を流すステップを設けてもよい。または、キャリアガスを複数のステップに跨って流し続けてもよい。

0140

例えば、絶縁体210として、スパッタリング法によって酸化アルミニウムを成膜するとよい。また、絶縁体210は、多層構造としてもよい。例えばスパッタリング法によって酸化アルミニウムを成膜し、該酸化アルミニウム上にALD法によって酸化アルミニウムを成膜する構造としてもよい。または、ALD法によって酸化アルミニウムを成膜し、該酸化アルミニウム上に、スパッタリング法によって酸化アルミニウムを成膜する構造としてもよい。

0141

次に絶縁体210上に、導電体203_1および導電体203_2となる導電膜を成膜する。導電体203_1および導電体203_2となる導電膜の成膜は、スパッタリング法、CVD法、MBE法PLD法またはALD法などを用いて行うことができる。また、導電体203_1および導電体203_2となる導電膜は、多層膜とできる。例えば、導電体203_1および導電体203_2となる導電膜としてタングステンを成膜するとよい。

0142

次に、リソグラフィー法を用いて、導電体203_1および導電体203_2となる導電膜を加工し、導電体203_1および導電体203_2を形成する。

0143

なお、リソグラフィー法では、まず、マスクを介してレジスト露光する。次に、露光された領域を、現像液を用いて除去または残存させてレジストマスクを形成する。次に、当該レジストマスクを介してエッチング処理することで導電体、半導体または絶縁体などを所望の形状に加工できる。例えば、KrFエキシマレーザ光ArFエキシマレーザ光、EUV(Extreme Ultraviolet)光などを用いて、レジストを露光することでレジストマスクを形成すればよい。また、基板と投影レンズとの間に液体(例えば水)を満たして露光する、液浸技術を用いてもよい。また、前述した光に代えて、電子ビームイオンビームを用いてもよい。なお、電子ビームやイオンビームを用いる場合には、マスクは不要となる。なお、レジストマスクの除去には、アッシングなどのドライエッチング処理を行う、ウェットエッチング処理を行う、ドライエッチング処理後にウェットエッチング処理を行う、またはウェットエッチング処理後にドライエッチング処理を行うことができる。

0144

また、レジストマスクの代わりに絶縁体や導電体からなるハードマスクを用いてもよい。ハードマスクを用いる場合、導電体203_1および導電体203_2となる導電膜上にハードマスク材料となる絶縁膜や導電膜を形成し、その上にレジストマスクを形成し、ハードマスク材料をエッチングすることで所望の形状のハードマスクを形成できる。導電体203_1および導電体203_2となる導電膜のエッチングは、レジストマスクを除去してから行ってもよいし、レジストマスクを残したまま行ってもよい。後者の場合、エッチング中にレジストマスクが消失することがある。導電体203_1および導電体203_2となる導電膜のエッチング後にハードマスクをエッチングにより除去してもよい。一方、ハードマスクの材料が後工程に影響が無い、あるいは後工程で利用できる場合、必ずしもハードマスクを除去する必要は無い。

0145

ドライエッチング装置としては、平行平板型電極を有する容量結合型プラズマ(CCP:Capacitively Coupled Plasma)エッチング装置を用いることができる。平行平板型電極を有する容量結合型プラズマエッチング装置は、平行平板型電極の一方の電極に高周波電源を印加する構成でもよい。または平行平板型電極の一方の電極に複数の異なった高周波電源を印加する構成でもよい。または平行平板型電極それぞれに同じ周波数の高周波電源を印加する構成でもよい。または平行平板型電極それぞれに周波数の異なる高周波電源を印加する構成でもよい。または高密度プラズマ源を有するドライエッチング装置を用いることができる。高密度プラズマ源を有するドライエッチング装置は、例えば、誘導結合型プラズマ(ICP:Inductively Coupled Plasma)エッチング装置などを用いることができる。

0146

次に、絶縁体210上、導電体203_1上および導電体203_2上に絶縁体212となる絶縁膜を成膜する。絶縁体212となる絶縁膜の成膜は、スパッタリング法、CVD法、MBE法、PLD法またはALD法などを用いて行うことができる。例えば、絶縁体212となる絶縁膜として、CVD法によって酸化シリコンを成膜するとよい。

0147

ここで、絶縁体212となる絶縁膜の膜厚は、導電体203_1の膜厚および導電体203_2の膜厚以上とすることが好ましい。例えば、導電体203_1の膜厚および導電体203_2の膜厚を1とすると、絶縁体212となる絶縁膜の膜厚は、1以上3以下とする。

0148

次に、絶縁体212となる絶縁膜にCMP(chemical Mechanical Polishing)処理を行うことで、絶縁体212となる絶縁膜の一部を除去し、導電体203_1の表面および導電体203_2の表面を露出させる。これにより、上面が平坦な、導電体203_1および導電体203_2と、絶縁体212を形成できる(図7参照。)。

0149

以下では、上記と異なる導電体203_1および導電体203_2の形成方法について説明する。

0150

絶縁体210上に絶縁体212を成膜する。絶縁体212の成膜は、スパッタリング法、CVD法、MBE法、PLD法またはALD法などを用いて行うことができる。

0151

次に、絶縁体212に絶縁体210に達する開口を形成する。開口とは、例えば、溝やスリットなども含まれる。また、開口が形成された領域を指して開口部とする場合がある。開口の形成はウェットエッチングを用いてもよいが、ドライエッチングを用いるほうが微細加工には好ましい。また、絶縁体210は、絶縁体212をエッチングして溝を形成する際のエッチングストッパ膜として機能する絶縁体を選択することが好ましい。例えば、溝を形成する絶縁体212に酸化シリコン膜を用いた場合は、絶縁体210は窒化シリコン膜酸化アルミニウム膜酸化ハフニウム膜を用いるとよい。

0152

開口の形成後に、導電体203_1および導電体203_2となる導電膜を成膜する。該導電膜は、酸素の透過を抑制する機能を有する導電体を含むことが望ましい。たとえば、窒化タンタル、窒化タングステン、窒化チタンなどを用いることができる。またはタンタル、タングステン、チタン、モリブデン、アルミニウム、銅、モリブデンタングステン合金との積層膜とできる。導電体203_1および導電体203_2となる導電膜の成膜は、スパッタリング法、CVD法、MBE法、PLD法またはALD法などを用いて行うことができる。

0153

例えば、導電体203_1および導電体203_2となる導電膜を、多層構造とする場合、例えば、スパッタリング法によって窒化タンタルまたは、窒化タンタルの上に窒化チタンを積層した膜を成膜するとよい。当該金属窒化物を導電体203_1および導電体203_2となる導電膜の下層に用いることにより、後述する導電体203_1および導電体203_2となる導電膜の上層の導電膜として、銅などの拡散しやすい金属を用いても、当該金属が導電体203_1および導電体203_2から外に拡散するのを防ぐことができる。

0154

次に、導電体203_1および導電体203_2となる導電膜の上層の導電膜を成膜する。該導電膜の成膜は、メッキ法、スパッタリング法、CVD法、MBE法、PLD法またはALD法などを用いて行うことができる。例えば、導電体203_1および導電体203_2となる導電膜の上層の導電膜として、銅などの低抵抗導電性材料を成膜する。

0155

次に、CMP処理を行うことで、導電体203_1および導電体203_2となる導電膜の上層、ならびに導電体203_1および導電体203_2となる導電膜の下層の一部を除去し、絶縁体212を露出する。その結果、開口のみに、導電体203_1および導電体203_2となる導電膜が残存する。これにより、上面が平坦な、導電体203_1および導電体203_2を形成できる。なお、当該CMP処理により、絶縁体212の一部が除去される場合がある。以上が、導電体203_1および導電体203_2の異なる形成方法である。

0156

次に、導電体203_1上および導電体203_2上に絶縁体214を成膜する。絶縁体214の成膜は、スパッタリング法、CVD法、MBE法、PLD法またはALD法などを用いて行うことができる(図7参照。)。

0157

次に、加熱処理を行うと好ましい。加熱処理は、250℃以上650℃以下、好ましくは300℃以上500℃以下、さらに好ましくは320℃以上450℃以下で行えばよい。加熱処理は、窒素または不活性ガス雰囲気、または酸化性ガスを10ppm以上、1%以上もしくは10%以上含む雰囲気で行う。加熱処理は減圧状態で行ってもよい。または、加熱処理は、窒素または不活性ガス雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを10ppm以上、1%以上または10%以上含む雰囲気で加熱処理を行ってもよい。加熱処理によって、絶縁体224に含まれる水素や水などの不純物を除去することなどができる。または、加熱処理において、減圧状態で酸素を含むプラズマ処理を行ってもよい。酸素を含むプラズマ処理は、例えばマイクロ波を用いた高密度プラズマを発生させる電源を有する装置を用いることが好ましい。または、基板側にRF(Radio Frequency)を印加する電源を有してもよい。高密度プラズマを用いることより高密度の酸素ラジカルを生成することができ、基板側にRFを印加することで高密度プラズマによって生成された酸素ラジカルを効率よく絶縁体224内に導くことができる。または、この装置を用いて不活性ガスを含むプラズマ処理を行った後に脱離した酸素を補うために酸素を含むプラズマ処理を行ってもよい。尚、加熱処理は行わなくてもよい場合がある。

0158

次に、絶縁体220(絶縁体220_1、絶縁体220_2、絶縁体220_3、絶縁体220_4および絶縁体220_5)となる絶縁膜を成膜する。絶縁体220となる絶縁膜の成膜は、スパッタリング法、CVD法、MBE法、PLD法またはALD法などを用いて行うことができる。

0159

次に、リソグラフィー法によって、絶縁体220となる絶縁膜を加工し、絶縁体220(絶縁体220_1、絶縁体220_2、絶縁体220_3、絶縁体220_4および絶縁体220_5)を形成する。ここで、絶縁体220は、絶縁体220_2と絶縁体220_3の間が導電体203_1と重なるように配置し、絶縁体220_3と絶縁体220_4の間が、導電体203_2と重なるように配置する(図7参照。)。

0160

次に、絶縁体214および絶縁体220を覆う様に酸化膜230Cを成膜する(図8参照。)。酸化膜230Cの成膜はスパッタリング法、CVD法、MBE法、PLD法またはALD法などを用いて行うことができる。

0161

例えば、酸化膜230Cをスパッタリング法によって成膜する場合は、スパッタリングガスとして酸素、または、酸素と希ガスの混合ガスを用いる。スパッタリングガスに含まれる酸素の割合を高めることで、成膜される酸化膜中の過剰酸素を増やすことができる。また、酸化物230となる酸化膜をスパッタリング法によって成膜する場合は、上記のIn−M−Zn酸化物ターゲットを用いることができる。

0162

特に、酸化膜230Cの成膜時に、スパッタリングガスに含まれる酸素の一部が絶縁体214に供給される場合がある。

0163

なお、酸化膜230Cのスパッタリングガスに含まれる酸素の割合は70%以上、好ましくは80%以上、より好ましくは100%とすればよい。

0164

酸化膜230Cとして、スパッタリング法によって成膜する場合には、例えば、In:Ga:Zn=4:2:4.1[原子数比]のターゲット、In:Ga:Zn=1:1:1[原子数比]のターゲットまたはIn:Ga:Zn=1:1:0.5[原子数比]のターゲットなどを用いて成膜する。

0165

酸化膜230Cはトランジスタのチャネル形成領域となるため、絶縁体214と絶縁体220とで構成される段差部において、被覆性よく成膜されることが好ましい。酸化膜230Cを被覆性よく成膜する方法としては、ALD法、CVD法を用いることが好ましい。スパッタリング法を用いる場合、スパッタ粒子イオン化して成膜するイオン化スパッタを用いることで段差部への被覆性を高くすることができる。または、ターゲット−基板間距離を200mm以上に広くとることや、コリメータ等の部材を用いることで直進性の高いスパッタ粒子を利用する方法もある。または、基板側にバイアスを印加する逆スパッタバイアススパッタを用いてもよい。

0166

本実施の形態では、酸化膜230Cを単層とする構成について示しているが、本発明はこれに限られるものではない。例えば、2層、3層または4層以上の積層構造としてもよい。積層構造とする場合は、スパッタリング法によって成膜する場合には、In、GaおよびZnの原子数比の異なる複数のターゲットを用いて、積層構造としてもよい。または、スパッタリングガスに含まれる酸素の割合を変えて積層構造としてもよい。または、In、GaおよびZnの原子数比およびスパッタリングガスに含まれる酸素の割合を変えて積層構造としてもよい。

0167

次に、加熱処理を行ってもよい。加熱処理は、上述の加熱処理と同様の条件を用いることができる。加熱処理によって酸化物230となる酸化膜中の水素や水などの不純物を除去することなどができる。例えば、窒素雰囲気にて400℃の温度で1時間の処理を行なった後に、連続して酸素雰囲気にて400℃の温度で1時間の処理を行う。

0168

次に、酸化物230となる酸化膜を加工して、酸化物230を形成する(図9参照。)。

0169

ここで、図9(A)に示すように、酸化物230は、酸化物230の長辺方向と、絶縁体220の長辺との、なす角度が、20°以上70°以下、好ましくは30°以上60°以下になるとなるように形成する。また、少なくとも一部が導電体203と重なるように形成する。

0170

なお、当該酸化膜の加工はリソグラフィー法を用いて行えばよい。また、該加工はドライエッチング法ウェットエッチング法を用いることができる。ドライエッチング法による加工は微細加工に適している。

0171

また、エッチングマスクとしては、レジストマスクの代わりに絶縁体や導電体からなるハードマスクを用いてもよい。ハードマスクを用いる場合、酸化膜230C上にハードマスク材料となる絶縁膜や導電膜を形成し、その上にレジストマスクを形成し、ハードマスク材料をエッチングすることで所望の形状のハードマスクを形成できる。酸化物230となる酸化膜のエッチングは、レジストマスクを除去してから行ってもよいし、レジストマスクを残したまま行ってもよい。後者の場合、エッチング中にレジストマスクが消失することがある。酸化膜230Cのエッチング後にハードマスクをエッチングにより除去してもよい。

0172

これまでのドライエッチングなどの処理を行うことによって、エッチングガスなどに起因した不純物が酸化物230などの表面または内部に付着または拡散することがある。不純物としては、例えば、フッ素または塩素などがある。

0173

上記の不純物などを除去するために、洗浄を行う。洗浄方法としては、洗浄液など用いたウェット洗浄、プラズマを用いたプラズマ処理または、熱処理による洗浄などがあり、上記洗浄を適宜組み合わせて行ってもよい。

0174

ウェット洗浄としては、シュウ酸リン酸またはフッ化水素酸などを炭酸水または純水で希釈した水溶液を用いて洗浄処理を行ってもよい。または、純水または炭酸水を用いた超音波洗浄を行ってもよい。

0175

次に、加熱処理を行ってもよい。加熱処理の条件は、上述の加熱処理の条件を用いることができる。

0176

次に、絶縁体214上、絶縁体220上および酸化物230上に、絶縁体250を成膜する(図10参照。)。絶縁体250の成膜は、スパッタリング法、CVD法、MBE法、PLD法またはALD法などを用いて行うことができる。ここで、絶縁体250を積層構造としてもよい。例えば、絶縁体250を、2層構造とする場合、スパッタリング法を用い、酸素を含む雰囲気下で、絶縁体250の2層目の成膜をすることで、絶縁体250の1層目に酸素を添加できる。

0177

ここで、加熱処理を行なってもよい。該加熱処理は、上述の加熱処理条件を用いることができる。該加熱処理によって、絶縁体250中の水分濃度および水素濃度を低減させることができる。

0178

次に、絶縁体250の上に導電膜260Aを成膜する(図11参照。)。導電膜260Aの成膜は、スパッタリング法、CVD法、MBE法、PLD法またはALD法などを用いて行うことができる。導電膜260Aは、2層以上の積層構造としてもよい。本実施の形態では、窒化チタンをCVD法、またはALD法を用いて成膜した後にCVD法によってタングステンを成膜する。

0179

次に、CMP処理を行うことによって、導電膜260Aの一部を除去し、絶縁体250を露出させる。ここで、導電体260(導電体260_1、導電体260_2、導電体260_3および導電体260_4)となる導電体を、絶縁体220上の酸化物230の上面と概略同じ高さになるまでエッチングすることで、導電体260を形成する(図12参照。)。

0180

次に、絶縁体280を成膜する。絶縁体280の成膜は、スパッタリング法、CVD法、MBE法、PLD法またはALD法などを用いて行うことができる。または、スピンコート法ディップ法液滴吐出法インクジェット法など)、印刷法スクリーン印刷オフセット印刷など)、ドクターナイフ法、ロールコーター法またはカーテンコーター法などを用いて行うことができる。本実施の形態では、絶縁体280として、酸化窒化シリコンを用いる。

0181

絶縁体280は、上面が平坦性を有するように形成することが好ましい。例えば、絶縁体280は、成膜した直後に上面が平坦性を有していてもよい。または、例えば、絶縁体280は、成膜後に基板裏面などの基準面と平行になるよう絶縁体などを上面から除去していくことで平坦性を有してもよい。このような処理を、平坦化処理と呼ぶ。平坦化処理としては、CMP処理、ドライエッチング処理などがある。本実施の形態では、平坦化処理として、CMP処理を用いる(図13参照。)。

0182

なお、図では、絶縁体280を単層構造にしているが、2層以上の積層構造としてもよい。例えば、基板の反りを抑制するために、圧縮応力を有する層と、引っ張り応力を有する層を積層することで、内部応力を相殺してもよい。

0183

次に、絶縁体280に、酸化物230の領域231bに達する開口を形成する。当該工程は、開口のアスペクト比が大きいため、例えば、ハードマスクを用いて、異方性エッチングを行うことが好ましい。また、アスペクト比が大きい異方性エッチングには、ドライエッチングを用いることが好ましい。

0184

ここで、イオン注入法、イオン化された原料ガスを質量分離せずに添加するイオンドーピング法、プラズマイマージョンイオンインプランテーション法などを用いて、領域231bへイオン注入を行ってもよい。開口以外は、絶縁体280によってイオンが到達することができない。即ち、自己整合的に開口へイオン注入できる。このイオン注入によって、開口の領域231のキャリア密度をより高くできるので、導電体240と、酸化物230と、のコンタクト抵抗を低減できる場合がある。

0185

次に、導電体240となる導電膜を成膜する。導電体240となる導電膜は、水または水素など不純物の透過を抑制する機能を有する導電体を含む積層構造とすることが望ましい。たとえば、窒化タンタル、窒化チタンなどと、タングステン、モリブデン、銅など、と、の積層とできる。導電体240となる導電膜の成膜は、スパッタリング法、CVD法、MBE法、PLD法またはALD法などを用いて行うことができる。

0186

次に、CMP処理を行うことで、絶縁体280上の、導電体240となる導電膜を除去する。その結果、上記開口のみに、該導電膜を残存することで上面が平坦な導電体240を形成できる(図13参照。)。

0187

また、開口の側壁部に酸化アルミニウムを形成した後に、導電体240を形成してもよい。開口の側壁部に酸化アルミニウムを形成することで、外方からの酸素の透過を抑制し、導電体240の酸化を防止できる。また、導電体240から、水、水素などの不純物が外部に拡散することを防ぐことができる。該酸化アルミニウムの形成は、開口にALD法などを用いて酸化アルミニウムを成膜し、異方性エッチングを行うことで形成できる。

0188

次に、導電体245となる導電膜を成膜する。導電体245となる導電膜の成膜は、スパッタリング法、CVD法、MBE法、PLD法またはALD法などを用いて行うことができる。次に、リソグラフィー法によって、導電体245となる導電膜を加工し、導電体245を形成する。導電体245は、図1(A)に示すA5−A6方向と直交する方向に伸長して形成する(図13参照。)。

0189

次に、絶縁体283を成膜する。絶縁体283の成膜は、絶縁体280と同様の成膜方法を用いることができる。本実施の形態では、絶縁体283として、酸化窒化シリコンを用いる。

0190

絶縁体283は、上面が平坦性を有するように形成することが好ましい。例えば、絶縁体283は、成膜した直後に上面が平坦性を有していてもよい。または、例えば、絶縁体283は、成膜後に基板裏面などの基準面と平行になるよう絶縁体などを上面から除去していくことで平坦性を有してもよい。このような処理を、平坦化処理と呼ぶ。平坦化処理としては、CMP処理、ドライエッチング処理などがある。本実施の形態では、平坦化処理として、CMP処理を用いる(図13参照。)。

0191

次に、絶縁体280、および絶縁体283に、酸化物230の領域231aに達する開口を形成する。当該工程は、開口のアスペクト比が大きいため、例えば、ハードマスクを用いて、異方性エッチングを行うことが好ましい。また、アスペクト比が大きい異方性エッチングには、ドライエッチングを用いることが好ましい。

0192

ここで、イオン注入法、イオン化された原料ガスを質量分離せずに添加するイオンドーピング法、プラズマイマージョンイオンインプランテーション法などを用いて、領域231aへイオン注入を行ってもよい。開口以外は、絶縁体280、および絶縁体283によってイオンが到達することができない。即ち、自己整合的に開口へイオン注入できる。このイオン注入によって、開口の領域231aのキャリア密度をより高くできるので、後に形成する導電体110_1および導電体110_2と、酸化物230と、のコンタクト抵抗を低減できる場合がある。

0193

次に、開口に、導電体110_1および導電体110_2となる導電体を成膜する。当該導電体の成膜は、スパッタリング法、CVD法、MBE法、PLD法またはALD法などを用いて行うことができる。本実施の形態では、ALD法によって、窒化チタンを成膜する。

0194

次に、導電体110_1および導電体110_2となる導電体上に絶縁体を成膜する(図示せず)。当該絶縁体の成膜は、スパッタリング法、CVD法、MBE法、PLD法またはALD法などを用いて行うことができる。

0195

次に、CMP処理を行うことで、絶縁体283上の、導電体110_1および導電体110_2となる導電体と上記の絶縁体を除去する。次に、開口に残存する上記の絶縁体をエッチングすることで、導電体110_1および導電体110_2を形成できる(図14参照。)。

0196

絶縁体283を例えば、酸化窒化シリコンと窒化シリコンとの積層構造とすることで、窒化シリコンが当該CMP処理のストッパー膜として機能し、生産性の向上と生産バラツキの抑制をおこなうことができるので好ましい。

0197

次に、絶縁体283上、導電体110_1上および導電体110_2上に、絶縁体130を成膜する。絶縁体130の成膜は、スパッタリング法、CVD法、MBE法、PLD法またはALD法などを用いて行うことができる(図14参照)。

0198

次に、導電体120_1および導電体120_2となる導電体を成膜する。当該導電体の成膜は、スパッタリング法、CVD法、MBE法、PLD法またはALD法などを用いて行うことができる。

0199

次に、導電体120_1および導電体120_2となる導電体にCMP処理を行い、導電体120_1および導電体120_2となる導電体の表面を平坦化する。この時、導電体120_1および導電体120_2となる導電体上に、絶縁体を成膜した後に、CMP処理を行い、該絶縁体を除去し、さらに導電体120_1および導電体120_2となる導電体の表面を平坦化してもよい。

0200

次に、リソグラフィー法によって、導電体120_1および導電体120_2となる導電体を加工し、導電体120_1および導電体120_2を形成する。

0201

ここで、図3に示すように、導電体120_1および導電体120_2を分離せずに一体となるように導電体120を形成してもよい。

0202

以上により、図1、および図2に示す、トランジスタ200a、トランジスタ200b、トランジスタ140a、トランジスタ140b、容量素子100aおよび容量素子100bを有する半導体装置を作製できる。

0203

<半導体装置の変形例>
図5は、トランジスタ200a、トランジスタ200b、トランジスタ140a、トランジスタ140b、容量素子100aおよび容量素子100bを有する半導体装置の一例を示す。図5(A)は半導体装置の上面を示す。なお、図の明瞭化のため、図5(A)において一部の膜は省略されている。また、図5(B)は、図5(A)に示す一点鎖線A1−A2に対応する断面図である。また、図5(C)は、図8(A)に示す一点鎖線A3−A4に対応する断面図である。

0204

図5に示す半導体装置は、絶縁体220(絶縁体220_1、絶縁体220_2、絶縁体220_3、絶縁体220_4および絶縁体220_5)上に絶縁体217(絶縁体217_1、絶縁体217_2、絶縁体217_3、絶縁体217_4および絶縁体217_5)を配置している。言いかえると、酸化物230のソース領域またはドレイン領域と絶縁体220との間に、絶縁体217が配置されているところが図1、および図2に示す半導体装置と異なる。

0205

絶縁体217は、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体とすることが好ましい。絶縁体217を酸化物230のソース領域またはドレイン領域と絶縁体220との間に配置することで、絶縁体220に含まれている酸素が、酸化物230のソース領域またはドレイン領域に注入されることを抑制することができるので、ソース領域またはドレイン領域の高抵抗化を防ぐことができる。また、該酸素が、導電体240へ吸収されることで、導電体240が酸化されて高抵抗化することを防ぐことができる。

0206

絶縁体217としては、絶縁体210と同様のものを用いることができる。その他の構成、効果については、図1および図2に示す半導体装置を参酌できる。

0207

<半導体装置の応用例>
上記においては、半導体装置の構成例としてトランジスタ200a、トランジスタ200b、トランジスタ140a、トランジスタ140b、容量素子100aおよび容量素子100bを挙げたが、本実施の形態に示す半導体装置はこれに限られるものではない。例えば、図15に示すようにセル600と、セル600と同様の構成を有するセル601がトランジスタ140bを介して接続されている構成としてもよい。なお、本明細書では、トランジスタ200a、トランジスタ200b、容量素子100a、および容量素子100bを有する半導体装置をセルと称する。尚、トランジスタ200a、トランジスタ200b、トランジスタ140a、トランジスタ140b、容量素子100aおよび容量素子100bの構成については、上述のトランジスタ200a、トランジスタ200b、トランジスタ140a、トランジスタ140b、容量素子100aおよび容量素子100bに係る記載を参酌できる。

0208

図15は、トランジスタ200a、トランジスタ200b、容量素子100a、および容量素子100bを有するセル600と、セル600と同様の構成を有するセル601がトランジスタ140bを介して接続されている断面図である。

0209

図15に示すように、セル600と、セル601と、の間にはトランジスタ140bが配置されており、トランジスタ140bを常にオフ状態とすることで、セル600とセル601と、を電気的に分離できる。トランジスタ140bの機能および効果については、上述のトランジスタ140aおよびトランジスタ140bの説明を参酌できる。

0210

上述のように、本実施の形態に示す構成で、トランジスタ200a、トランジスタ200b、容量素子100aおよび容量素子100bを形成することにより、セルの面積を低減し、半導体装置の微細化または高集積化を図ることができる。

0211

セルアレイの構造]
ここで、本実施の形態のセルアレイの一例を図16に示す。例えば、図1に示す半導体装置の構成を一つのセルとして、該セルを行列、またはマトリクス上に配置することで、セルアレイを構成できる。

0212

図16は、図1に示すセルの構成を、マトリクス状に配置した一形態を示す回路図である。図16に示すセルアレイでは、配線WLが列方向に延伸される。

0213

図16に示すように、セルを構成するトランジスタ200aとトランジスタ200bのソースおよびドレインの一方が共通の配線BL(BL01、BL02、BL03およびBL04))と電気的に接続する。セル600を構成する、トランジスタ200aの第1のゲートと、トランジスタ200bの第1のゲートは、それぞれ異なる配線WL(WL01乃至WL06)と電気的に接続する。また、これらの配線WLは、列方向に配置されたセル600が有する、トランジスタ200aの第1のゲートと、トランジスタ200bの第1のゲートと、それぞれ電気的に接続する。また、行方向に配置された隣り合うセル600間に、トランジスタ140aおよびトランジスタ140bが配置される。トランジスタ140aの第1のゲートと、トランジスタ140bの第1のゲートは、それぞれ異なる配線IL(IL01乃至IL04)と電気的に接続する。また、これらの配線ILは、列方向に配置された、トランジスタ140aの第1のゲートと、トランジスタ140bの第1のゲートと、それぞれ電気的に接続する。配線ILには、トランジスタ140aおよびトランジスタ140bがそれぞれ常にオフ状態となる電位を与えることによって、隣り合うセル間を電気的に分離できる。

0214

例えば、図15に示す、BL02、WL03、WL04と接続されたセル600では、図15に示すように、導電体240がBL02と電気的に接続され、導電体260_2がWL03と電気的に接続され、導電体260_3がWL04と電気的に接続される。

0215

また、各セル600が有するトランジスタ200aおよびトランジスタ200bには第2のゲートBGが設けられていてもよい。BGに印加される電位により、トランジスタのしきい値を制御できる。当該BGはトランジスタ400と接続されており、BGに印加される電位は、トランジスタ400によって制御できる。また、セル600が有する、容量素子100aの導電体235_2、および容量素子100bの導電体235_4は、それぞれ、異なる配線PLと電気的に接続する。

0216

また、図16に示す回路図の各配線および各部位のレイアウトを示した模式図を、図17に示す。図17に示すように、酸化物230および配線WLをマトリクス状に配置することで、図16に示す回路図の半導体装置を形成できる。ここで、配線BLは、配線WLおよび酸化物230とは異なる層に設けることが好ましい。また、図17に示すように、配線BLの長辺方向と、酸化物230の長方向とは、平行に配置せず、配線BLの長辺方向に対して、酸化物230の長辺方向の角度が20°以上70°以下、好ましくは30°以上60°以下になるように、配線BLおよび酸化物230を配置することが好ましい。このように配置することにより、例えば、容量素子100aおよび容量素子100bと、配線BLとが、交錯することなく配置できる。

0217

また、当該セルアレイを平面のみでなく積層する構成としてもよい。複数のセルアレイを積層することにより、セルアレイの専有面積を増やすことなく、セルを集積して配置できる。つまり、3Dセルアレイを構成できる。

0218

以上のように、本発明の一態様により、微細化または高集積化が可能な半導体装置を提供できる。または、本発明の一態様により、良好な電気特性を有する半導体装置を提供できる。または、本発明の一態様により、オフ電流の小さい半導体装置を提供できる。または、本発明の一態様により、オン電流の大きいトランジスタを提供できる。または、本発明の一態様により、信頼性の高い半導体装置を提供できる。または、本発明の一態様により、消費電力が低減された半導体装置を提供できる。または、本発明の一態様により、生産性の高い半導体装置を提供できる。

0219

以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。

0220

(実施の形態2)
本実施の形態では、半導体装置の一形態を、図18を用いて説明する。

0221

[記憶装置1]
図18に示す記憶装置は、トランジスタ200a、容量素子100a、トランジスタ200b、容量素子100b、トランジスタ140a、トランジスタ140bおよびトランジスタ300と、を有している。図18は、トランジスタ300のチャネル長方向の断面図である。図19は、図18にW1−W2の一点鎖線で示す部位の断面図である。つまり、トランジスタ300近傍のトランジスタ300のチャネル幅方向の断面図である。

0222

トランジスタ200a、およびトランジスタ200bは、酸化物半導体を有する半導体層にチャネルが形成されるトランジスタである。トランジスタ200a、およびトランジスタ200bは、オフ電流が小さいため、これを記憶装置に用いることにより長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作を必要としない、あるいは、リフレッシュ動作の頻度が極めて少ないため、記憶装置の消費電力を十分に低減できる。

0223

図18に示す記憶装置において、配線3001はトランジスタ300のソースおよびドレインの一方と電気的に接続され、配線3002はトランジスタ300のソースおよびドレインの他方と電気的に接続され、配線3007はトランジスタ300のゲートと電気的に接続されている。また、配線3003はトランジスタ200aのソースおよびドレインの一方、およびトランジスタ200bのソースおよびドレインの一方と電気的に接続され、配線3004aはトランジスタ200aの第1のゲートと電気的に接続され、配線3004bはトランジスタ200bの第1のゲートと電気的に接続され、配線3006aはトランジスタ200aの第2のゲートと電気的に接続され、配線3006bはトランジスタ200bの第2のゲートと電気的に接続されている。また、配線3005aは容量素子100aの電極の一方と電気的に接続され、配線3005bは容量素子100bの電極の一方と電気的に接続されている。

0224

図18に示す半導体装置は、後述するDOSRAMのような酸化物トランジスタを設けた記憶装置に適用できる。トランジスタ200a、およびトランジスタ200bのオフ電流が小さく、ソースおよびドレインの他方(容量素子100a、および容量素子100bの電極の他方ということもできる。)の電位が保持可能という特性を有することで、情報の書き込み、保持、読み出しが可能である。

0225

<記憶装置1の構造>
本発明の一態様の半導体装置は、図18に示すようにトランジスタ300、トランジスタ200a、トランジスタ200b、トランジスタ140a、トランジスタ140b、容量素子100aおよび容量素子100bを有する。トランジスタ200a、トランジスタ200b、トランジスタ140a、トランジスタ140b、容量素子100aおよび容量素子100bはトランジスタ300の上方に設けられ、トランジスタ200a、トランジスタ200b、トランジスタ140aおよびトランジスタ140bは同じ層に設けられる。また、容量素子100aおよび容量素子100bは、トランジスタ200a、トランジスタ200b、トランジスタ140aおよびトランジスタ140bの上方に設けられる。なお、トランジスタ200a、トランジスタ200b、トランジスタ140a、トランジスタ140b、容量素子100aおよび容量素子100bの構成については、先の実施の形態を参酌できる。

0226

トランジスタ300は、基板311上に設けられ、導電体316、絶縁体315、基板311の一部からなる半導体領域313、およびソース領域またはドレイン領域として機能する低抵抗領域314a、および低抵抗領域314bを有する。

0227

トランジスタ300は、図19に示すように、半導体領域313の上面およびチャネル幅方向の側面が絶縁体315を介して導電体316に覆われている。このように、トランジスタ300をFin型とすることにより、実効上のチャネル幅が増大することによりトランジスタ300のオン特性を向上させることができる。また、ゲート電極の電界の寄与を高くできるため、トランジスタ300のオフ特性を向上させることができる。

0228

トランジスタ300は、pチャネル型、あるいはnチャネル型のいずれでもよい。

0229

半導体領域313のチャネルが形成される領域、その近傍の領域、ソース領域、またはドレイン領域となる低抵抗領域314a、および低抵抗領域314bなどにおいて、シリコン系半導体などの半導体を含むことが好ましく、単結晶シリコンを含むことが好ましい。または、Ge(ゲルマニウム)、SiGe(シリコンゲルマニウム)、GaAsガリウムヒ素)、GaAlAs(ガリウムアルミニウムヒ素)などを有する材料で形成してもよい。結晶格子応力を与え、格子間隔を変化させることで有効質量を制御したシリコンを用いた構成としてもよい。またはGaAsとGaAlAs等を用いることで、トランジスタ300をHEMT(High Electron Mobility Transistor)としてもよい。

0230

低抵抗領域314a、および低抵抗領域314bは、半導体領域313に適用される半導体材料に加え、ヒ素、リンなどのn型の導電性を付与する元素、またはホウ素などのp型の導電性を付与する元素を含む。

0231

ゲート電極として機能する導電体316は、ヒ素、リンなどのn型の導電性を付与する元素、もしくはホウ素などのp型の導電性を付与する元素を含むシリコンなどの半導体材料、金属材料合金材料、または金属酸化物材料などの導電性材料を用いることができる。

0232

なお、導電体の材料により、仕事関数が定まるため、導電体の材料を変更することで、しきい値電圧を調整できる。具体的には、導電体に窒化チタンや窒化タンタルなどの材料を用いることが好ましい。さらに導電性と埋め込み性両立するために導電体にタングステンやアルミニウムなどの金属材料を積層として用いることが好ましく、特にタングステンを用いることが耐熱性の点で好ましい。

0233

なお、図18に示すトランジスタ300は一例であり、その構造に限定されず、回路構成や駆動方法に応じて適切なトランジスタを用いればよい。

0234

トランジスタ300を覆って、絶縁体320、絶縁体322、絶縁体324、および絶縁体326が順に積層して設けられている。

0235

絶縁体320、絶縁体322、絶縁体324、および絶縁体326として、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウムなどを用いればよい。

0236

絶縁体322は、その下方に設けられるトランジスタ300などによって生じる段差を平坦化する平坦化膜としての機能を有していてもよい。例えば、絶縁体322の上面は、平坦性を高めるために化学機械研磨(CMP)法等を用いた平坦化処理により平坦化されていてもよい。

0237

また、絶縁体324には、基板311、またはトランジスタ300などから、トランジスタ200a、およびトランジスタ200bが設けられる領域に、水素や不純物が拡散しないようなバリア性を有する膜を用いることが好ましい。

0238

水素に対するバリア性を有する膜の一例として、例えば、CVD法で形成した窒化シリコンを用いることができる。ここで、トランジスタ200a、およびトランジスタ200b等の酸化物半導体を有する半導体素子に、水素が拡散することで、該半導体素子の特性が低下する場合がある。従って、トランジスタ200a、およびトランジスタ200bと、トランジスタ300との間に、水素の拡散を抑制する膜を用いることが好ましい。水素の拡散を抑制する膜とは、具体的には、水素の脱離量が少ない膜とする。

0239

水素の脱離量は、例えば、昇温脱離ガス分析法(TDS)などを用いて分析できる。例えば、絶縁体324の水素の脱離量は、TDS分析において、膜の表面温度が50℃から500℃の範囲において、水素原子に換算した脱離量が、絶縁体324の面積当たりに換算して、10×1015atoms/cm2以下、好ましくは5×1015atoms/cm2以下であればよい。

0240

なお、絶縁体326は、絶縁体324よりも誘電率が低いことが好ましい。例えば、絶縁体326の誘電率は4未満が好ましく、3未満がより好ましい。また例えば、絶縁体326の誘電率は、絶縁体324の誘電率の0.7倍以下が好ましく、0.6倍以下がより好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減できる。

0241

また、絶縁体320、絶縁体322、絶縁体324、および絶縁体326にはトランジスタ300と電気的に接続する導電体328、および導電体330等が埋め込まれている。なお、導電体328、および導電体330はプラグ、または配線として機能する。また、プラグまたは配線として機能する導電体は、複数の構造をまとめて同一の符号を付与する場合がある。また、本明細書等において、配線と、配線と電気的に接続するプラグとが一体物であってもよい。すなわち、導電体の一部が配線として機能する場合、および導電体の一部がプラグとして機能する場合もある。

0242

各プラグ、および配線(導電体328、および導電体330等)の材料としては、金属材料、合金材料、金属窒化物材料、または金属酸化物材料などの導電性材料を、単層または積層して用いることができる。耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましく、タングステンを用いることが好ましい。または、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。低抵抗導電性材料を用いることで配線抵抗を低くできる。

0243

絶縁体326、および導電体330上に、配線層を設けてもよい。例えば、図18において、絶縁体350および絶縁体352が順に積層して設けられている。また、絶縁体350および絶縁体352には、導電体356が形成されている。導電体356は、プラグ、または配線として機能する。なお導電体356は、導電体328、および導電体330と同様の材料を用いて設けることができる。

0244

なお、例えば、絶縁体350は、絶縁体324と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体356は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体350に設けられた開口に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ300とトランジスタ200a、トランジスタ200b、トランジスタ140aおよびトランジスタ140bとは、バリア層により分離することができ、トランジスタ300からトランジスタ200a、トランジスタ200b、トランジスタ140aおよびトランジスタ140bへの水素の拡散を抑制できる。

0245

なお、水素に対するバリア性を有する導電体としては、例えば、窒化タンタル等を用いるとよい。また、窒化タンタルと導電性が高いタングステンを積層することで、配線としての導電性を保持したまま、トランジスタ300からの水素の拡散を抑制できる。この場合、水素に対するバリア性を有する窒化タンタル層が、水素に対するバリア性を有する絶縁体350と接する構造であることが好ましい。

0246

上記において、導電体356を含む配線層、について説明したが、本実施の形態に係る記憶装置はこれに限られるものではない。導電体356を含む配線層と同様の配線層を3層以下にしてもよいし、導電体356を含む配線層と同様の配線層を5層以上にしてもよい。

0247

また、絶縁体354、および導電体356上に、配線層を設けてもよい。例えば、図18において、絶縁体360、絶縁体362、および導電体366を含む配線層、絶縁体372、絶縁体374、および導電体376を含む配線層が順に積層して設けられている。また、絶縁体360、絶縁体362、および導電体366を含む配線層と、絶縁体372、絶縁体374、および導電体376を含む配線層との間に、複数の配線層を有していてもよい。なお、導電体366、および導電体376は、プラグ、または配線として機能する。また、絶縁体360乃至絶縁体374は、上述した絶縁体と同様の材料を用いて設けることができる。

0248

絶縁体374上には絶縁体210、および絶縁体212が、順に積層して設けられている。絶縁体210、および絶縁体212のいずれかは、酸素や水素に対してバリア性のある物質を用いることが好ましい。

0249

絶縁体210には、例えば、基板311、またはトランジスタ300を設ける領域などから、トランジスタ200a、トランジスタ200b、トランジスタ140aおよびトランジスタ140bを設ける領域に、水素や不純物が拡散しないようなバリア性を有する膜を用いることが好ましい。従って、絶縁体324と同様の材料を用いることができる。

0250

水素に対するバリア性を有する膜の一例として、CVD法で形成した窒化シリコンを用いることができる。ここで、トランジスタ200a、トランジスタ200b、トランジスタ140aおよびトランジスタ140b等の酸化物半導体を有する半導体素子に、水素が拡散することで、該半導体素子の特性が低下する場合がある。従って、トランジスタ200a、トランジスタ200b、トランジスタ140aおよびトランジスタ140bと、トランジスタ300との間に、水素の拡散を抑制する膜を用いることが好ましい。水素の拡散を抑制する膜とは、具体的には、水素の脱離量が少ない膜とする。

0251

また、水素に対するバリア性を有する膜として、例えば、絶縁体210には、酸化アルミニウム、酸化ハフニウム、酸化タンタルなどの金属酸化物を用いることが好ましい。

0252

特に、酸化アルミニウムは、酸素、およびトランジスタの電気特性の変動要因となる水素、水分などの不純物、の両方に対して膜を透過させない遮断効果が高い。したがって、酸化アルミニウムは、トランジスタの作製工程中および作製後において、水素、水分などの不純物のトランジスタ200a、トランジスタ200b、トランジスタ140aおよびトランジスタ140bへの混入を防止できる。また、トランジスタ200a、トランジスタ200b、トランジスタ140aおよびトランジスタ140bを構成する酸化物からの酸素の放出を抑制できる。そのため、トランジスタ200a、トランジスタ200b、トランジスタ140aおよびトランジスタ140bに対する保護膜として用いることに適している。

0253

また、例えば、絶縁体212には、絶縁体320と同様の材料を用いることができる。また、比較的誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減できる。例えば、絶縁体212として、酸化シリコン膜や酸化窒化シリコン膜などを用いることができる。

0254

また、絶縁体210、絶縁体212、絶縁体214、および絶縁体216には、導電体218、及びトランジスタ200aやトランジスタ200bを構成する導電体等が埋め込まれている。なお、導電体218は、トランジスタ200a、およびトランジスタ200b、またはトランジスタ300と電気的に接続するプラグ、または配線としての機能を有する。導電体218は、導電体328、および導電体330と同様の材料を用いて設けることができる。

0255

特に、絶縁体210、および絶縁体214と接する領域の導電体218は、酸素、水素、および水に対するバリア性を有する導電体であることが好ましい。当該構成により、トランジスタ300とトランジスタ200a、トランジスタ200b、トランジスタ140aおよびトランジスタ140bとは、酸素、水素、および水に対するバリア性を有する層で、分離することができ、トランジスタ300からトランジスタ200a、トランジスタ200b、トランジスタ140aおよびトランジスタ140bへの水素の拡散を抑制できる。

0256

絶縁体212の上方には、トランジスタ200a、トランジスタ200b、トランジスタ140a、トランジスタ140b、容量素子100aおよび容量素子100bが設けられている。なお、トランジスタ200a、トランジスタ200b、トランジスタ140a、トランジスタ140b、容量素子100aおよび容量素子100bの構造は、先の実施の形態で説明したトランジスタ200a、トランジスタ200b、トランジスタ140a、トランジスタ140b、容量素子100aおよび容量素子100bを用いればよい。また、図18に示すトランジスタ200a、トランジスタ200b、トランジスタ140a、トランジスタ140b、容量素子100aおよび容量素子100bは一例であり、その構造に限定されず、回路構成や駆動方法に応じて適切なトランジスタを用いればよい。

0257

また、導電体248を導電体218と接するように設けることで、トランジスタ300と接続される導電体253をトランジスタ200a、およびトランジスタ200bの上方に取り出すことができる。図18においては、配線3002をトランジスタ200a、およびトランジスタ200bの上方に取り出したが、これに限られることなく、配線3001または配線3007などをトランジスタ200a、およびトランジスタ200bの上方に取り出す構成にしてもよい。

0258

以上が構成例についての説明である。本構成を用いることで、酸化物半導体を有するトランジスタを用いた半導体装置において、電気特性の変動を抑制すると共に、信頼性を向上させることができる。または、オン電流が大きい酸化物半導体を有するトランジスタを提供できる。または、オフ電流が小さい酸化物半導体を有するトランジスタを提供できる。または、消費電力が低減された半導体装置を提供できる。

0259

<記憶装置2>
図20に示す半導体装置は、トランジスタ400と、トランジスタ200a、トランジスタ200b、トランジスタ140a、トランジスタ140b、容量素子100aおよび容量素子100bを有する記憶装置である。以下に、記憶装置としての一形態を、図20を用いて説明する。

0260

本実施の形態に示す半導体装置における、トランジスタ400、トランジスタ200a、トランジスタ200b、容量素子100aおよび容量素子100bの接続関係の一例を示した回路図を図20(A)に示す。また、図20(A)に示す配線1003から配線1010などを対応させた半導体装置の断面図を図20(B)に示す。また、図20(B)にW3−W4の一点鎖線で示す部位の断面図を図20(C)に示す。図20(C)は、トランジスタ400のチャネル形成領域におけるチャネル幅方向の断面図である。

0261

図20に示すように、トランジスタ200aは、ゲートが配線1004aと、ソースおよびドレインの一方が配線1003と、電気的に接続される。また、トランジスタ200aのソース及びドレインの他方が容量素子100aの下部電極と電気的に接続される。容量素子100aの上部電極が配線1005aと電気的に接続される。トランジスタ200bは、ゲートが配線1004bと、ソースおよびドレインの一方が配線1003と、電気的に接続される。また、トランジスタ200bのソース及びドレインの他方が容量素子100bの下部電極と電気的に接続される。容量素子100bの上部電極が配線1005bと電気的に接続される。また、トランジスタ400のドレインが配線1010と電気的に接続される。また、図20(B)に示すように、トランジスタ200aの第2のゲートと、トランジスタ400のソース、第1のゲート、および第2のゲートが、配線1006a、配線1006b、配線1007、配線1008、および配線1009を介して電気的に接続される。

0262

ここで、配線1004aに電位を印加することで、トランジスタ200aのオン状態、オフ状態を制御できる。トランジスタ200aをオン状態として、配線1003に電位を印加することで、トランジスタ200aを介して、容量素子100aに電荷を供給できる。このとき、トランジスタ200aをオフ状態にすることで、容量素子100aに供給された電荷を保持できる。また、配線1005aは、任意の電位を与えることで、容量結合によって、トランジスタ200aと容量素子100aの接続部分の電位を制御できる。例えば、配線1005aに接地電位を与えると、上記電荷を保持しやすくなる。

0263

同様に配線1004bに電位を印加することで、トランジスタ200bのオン状態、オフ状態を制御できる。トランジスタ200bをオン状態として、配線1003に電位を印加することで、トランジスタ200bを介して、容量素子100bに電荷を供給できる。このとき、トランジスタ200bをオフ状態にすることで、容量素子100bに供給された電荷を保持できる。また、配線1005bは、任意の電位を与えることで、容量結合によって、トランジスタ200bと容量素子100bの接続部分の電位を制御できる。例えば、配線1005bに接地電位を与えると、上記電荷を保持しやすくなる。また、配線1010に負の電位を印加することで、トランジスタ400を介して、トランジスタ200aおよびトランジスタ200bのそれぞれの第2のゲートに負の電位を与え、トランジスタ200aおよびトランジスタ200bのしきい値電圧を0Vより大きくし、オフ電流を低減し、第1のゲート電圧が0Vのときのドレイン電流を非常に小さくできる。

0264

トランジスタ400の第1のゲート及び第2のゲートをソースとダイオード接続し、トランジスタ400のソースとトランジスタ200aおよびトランジスタ200bのそれぞれの第2のゲートとを接続する構成にすることで、配線1010によって、トランジスタ200aおよびトランジスタ200bのそれぞれの第2のゲート電圧を制御できる。トランジスタ200aおよびトランジスタ200bのそれぞれの第2のゲートの負電位を保持するとき、トランジスタ400の第1のゲートソース間の電圧、および第2のゲートソース間の電圧は、0Vになる。トランジスタ400の第1のゲート電圧が0Vのときのドレイン電流が非常に小さく、しきい値電圧がトランジスタ200aおよびトランジスタ200bより大きいので、この構成とすることにより、トランジスタ400に電源供給をしなくてもトランジスタ200aおよびトランジスタ200bのそれぞれの第2のゲートの負電位を長時間維持できる。

0265

さらに、トランジスタ200aおよびトランジスタ200bのそれぞれの第2のゲートの負電位を保持することで、トランジスタ200aおよびトランジスタ200bに電源供給をしなくてもトランジスタ200aおよびトランジスタ200bのそれぞれの第1のゲート電圧が0Vのときのドレイン電流を非常に小さくできる。つまり、トランジスタ200a、トランジスタ200bおよびトランジスタ400に電源供給をしなくても、容量素子100aおよび容量素子100bに電荷を長時間保持できる。例えば、このような半導体装置を記憶素子として用いることにより、電源供給無しで長時間の記憶保持を行うことができる。よって、リフレッシュ動作の頻度が少ない、またはリフレッシュ動作を必要としない記憶装置を提供できる。

0266

なお、トランジスタ200a、トランジスタ200b、トランジスタ400、容量素子100aおよび容量素子100bの接続関係は、図20(A)および図20(B)に示すものに限定されない。必要な回路構成に応じて適宜接続関係を変更できる。

0267

<記憶装置2の構造>
図20(B)は、容量素子100a、容量素子100b、トランジスタ200a、トランジスタ200b、トランジスタ140a、トランジスタ140bおよびトランジスタ400を有する記憶装置の断面図である。なお、図20に示す記憶装置において、先の実施の形態、および<記憶装置1の構造>に示した半導体装置、および記憶装置を構成する構造と同機能を有する構造には、同符号を付記する。

0268

本発明の一態様の記憶装置は、図20に示すようにトランジスタ400、トランジスタ200a、トランジスタ200b、トランジスタ140a、トランジスタ140b、容量素子100aおよび容量素子100bを有する。トランジスタ400、トランジスタ200a、トランジスタ200b、トランジスタ140aおよびトランジスタ140bは、同じ層に配置される。容量素子100aおよび容量素子100bは、トランジスタ400、トランジスタ200a、トランジスタ200b、トランジスタ140aおよびトランジスタ140bの上方に配置される。

0269

なお、トランジスタ200a、トランジスタ200b、トランジスタ140a、トランジスタ140b、容量素子100aおよび容量素子100bとしては、先の実施の形態、および図1で説明した半導体装置が有する容量素子及びトランジスタを用いればよい。なお、図20に示す容量素子100a、容量素子100b、トランジスタ200a、トランジスタ200b、トランジスタ140a、トランジスタ140bおよびトランジスタ400は一例であり、その構造に限定されず、回路構成や駆動方法に応じて適切なトランジスタを用いればよい。

0270

トランジスタ400は、トランジスタ200a、トランジスタ200b、トランジスタ140aおよびトランジスタ140bと同じ層に形成されており、並行して作製できるトランジスタである。トランジスタ400は、第1のゲート電極として機能する導電体460と、第2のゲート電極として機能する導電体403と、導電体460の側面と接する絶縁体450と、ソースまたはドレインとして機能する酸化物230と、を有する。

0271

トランジスタ400において、導電体403は、導電体203と、同じ層である。絶縁体450は、絶縁体250と、同じ層である。導電体460は、導電体260_1、導電体260_1、導電体260_1および導電体260_4と、同じ層である。

0272

トランジスタ400の活性層として機能する酸化物230は、酸素欠損が低減され、水素または水などの不純物が低減されている。これにより、トランジスタ400のしきい値電圧を0Vより大きくし、オフ電流を低減し、第2のゲート電圧及び第1のゲート電圧が0Vのときのドレイン電流を非常に小さくできる。

0273

本構造を用いることで、酸化物半導体を有するトランジスタを用いた半導体装置において、電気特性の変動を抑制すると共に、信頼性を向上させることができる。または、酸化物半導体を有するトランジスタを用いた半導体装置において、消費電力を低減できる。または、酸化物半導体を有するトランジスタを用いた半導体装置において、微細化または高集積化を図ることができる。または、微細化または高集積化された半導体装置を生産性良く提供できる。

0274

以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。

0275

(実施の形態3)
本実施の形態では、図21および図22を用いて、本発明の一態様に係る、酸化物を半導体に用いたトランジスタ(以下、OSトランジスタと呼ぶ。)、および容量素子が適用されている記憶装置の一例として、DOSRAMについて説明する。DOSRAM(登録商標)とは、「Dynamic Oxide Semiconductor RAM」の略称であり、1T(トランジスタ)1C(容量)型のメモリセルを有するRAMを指す。なお、以下において、DOSRAMのようにOSトランジスタを用いたメモリ装置を、OSメモリと呼ぶ場合がある。

0276

DOSRAMでは、メモリセルにOSトランジスタが用いられるメモリ装置(以下、「OSメモリ」と呼ぶ。)が適用されている。OSメモリは、少なくとも容量素子と、容量素子の充放電を制御するOSトランジスタを有するメモリである。OSトランジスタが極小オフ電流のトランジスタであるので、OSメモリは優れた保持特性をもち、不揮発性メモリとして機能させることができる。

0277

<<DOSRAM1400>>
図21にDOSRAMの構成例を示す。図21に示すように、DOSRAM1400は、コントローラ1405、行回路1410、列回路1415、メモリセルおよびセンスアンプアレイ1420(以下、「MC−SAアレイ1420」と呼ぶ。)を有する。

0278

行回路1410はデコーダ1411、ワード線ドライバ回路1412、列セレクタ1413、センスアンプドライバ回路1414を有する。列回路1415はグローバルセンスアンプアレイ1416、入出力回路1417を有する。グローバルセンスアンプアレイ1416は複数のグローバルセンスアンプ1447を有する。MC−SAアレイ1420はメモリセルアレイ1422、センスアンプアレイ1423、グローバルビット線GBLL、GBLRを有する。

0279

(MC−SAアレイ1420)
MC−SAアレイ1420は、メモリセルアレイ1422をセンスアンプアレイ1423上に積層した積層構造をもつ。グローバルビット線GBLL、GBLRはメモリセルアレイ1422上に積層されている。DOSRAM1400では、ビット線の構造に、ローカルビット線とグローバルビット線とで階層化された階層ビット線構造が採用されている。

0280

メモリセルアレイ1422は、N個(Nは2以上の整数)のローカルメモリセルアレイ1425<0>−1425<N−1>を有する。図22(A)にローカルメモリセルアレイ1425の構成例を示す。ローカルメモリセルアレイ1425は、複数のメモリセル1445、複数のワード線WL、複数のビット線BLL、BLRを有する。図22(A)の例では、ローカルメモリセルアレイ1425の構造はオープンビット線型であるが、フォールデッドビット線型であってもよい。

0281

図22(B)に共通のビット線BLL(BLR)に接続される、ペア状の一組のメモリセル1445aおよびメモリセル1445bの回路構成例を示す。メモリセル1445aはトランジスタMW1a、容量素子CS1a、端子B1a、B2aを有し、ワード線WLa、ビット線BLL(BLR)に接続される。また、メモリセル1445bはトランジスタMW1b、容量素子CS1b、端子B1b、B2bを有し、ワード線WLb、ビット線BLL(BLR)に接続される。なお、以下において、メモリセル1445aおよびメモリセル1445bのいずれかを特に限定しない場合は、メモリセル1445およびそれに付属する構成にaまたはbの符号を付さない場合がある。

0282

トランジスタMW1aは容量素子CS1aの充放電を制御する機能をもち、トランジスタMW1bは容量素子CS1bの充放電を制御する機能をもつ。トランジスタMW1aのゲートはワード線WLaに電気的に接続され、第1端子はビット線BLL(BLR)に電気的に接続され、第2端子は容量素子CS1aの第1端子に電気的に接続されている。また、トランジスタMW1bのゲートはワード線WLbに電気的に接続され、第1端子はビット線BLL(BLR)に電気的に接続され、第2端子は容量素子CS1bの第1端子に電気的に接続されている。このように、ビット線BLL(BLR)がトランジスタMW1aの第1端子とトランジスタMW1bの第1端子に共通で用いられる。

0283

トランジスタMW1は容量素子CS1の充放電を制御する機能をもつ。容量素子CS1の第2端子は端子B2に電気的に接続されている。端子B2には、定電圧(例えば、低電源電圧)が入力される。

0284

上記実施の形態に示す半導体装置をメモリセル1445a、1445bに用いる場合、トランジスタMW1aとしてトランジスタ200a、トランジスタMW1bとしてトランジスタ200bを用い、容量素子CS1aとして容量素子100aを用い、容量素子CS1bとして容量素子100bを用いることができる。これにより、トランジスタと容量素子一組当たりの上面視における占有面積を低減できるので、本実施の形態に係る記憶装置を高集積化させることができる。よって、本実施の形態に係る記憶装置の単位面積当たりの記憶容量を増加させることができる。

0285

トランジスタMW1はバックゲートを備えており、バックゲートは端子B1に電気的に接続されている。そのため、端子B1の電圧によって、トランジスタMW1の閾値電圧を変更できる。例えば、端子B1の電圧は固定電圧(例えば、負の定電圧)であってもよいし、DOSRAM1400の動作に応じて、端子B1の電圧を変化させてもよい。

0286

トランジスタMW1のバックゲートをトランジスタMW1のゲート、ソース、またはドレインに電気的に接続してもよい。あるいは、トランジスタMW1にバックゲートを設けなくてもよい。

0287

センスアンプアレイ1423は、N個のローカルセンスアンプアレイ1426<0>−1426<N−1>を有する。ローカルセンスアンプアレイ1426は、1のスイッチアレイ1444、複数のセンスアンプ1446を有する。センスアンプ1446には、ビット線対が電気的に接続されている。センスアンプ1446は、ビット線対をプリチャージする機能、ビット線対の電圧差増幅する機能、この電圧差を保持する機能を有する。スイッチアレイ1444は、ビット線対を選択し、選択したビット線対とグローバルビット線対と間を導通状態にする機能を有する。

0288

ここで、ビット線対とは、センスアンプによって、同時に比較される2本のビット線のことをいう。グローバルビット線対とは、グローバルセンスアンプによって、同時に比較される2本のグローバルビット線のことをいう。ビット線対を一対のビット線と呼ぶことができ、グローバルビット線対を一対のグローバルビット線と呼ぶことができる。ここでは、ビット線BLLとビット線BLRが1組のビット線対を成す。グローバルビット線GBLLとグローバルビット線GBLRとが1組のグローバルビット線対をなす。以下、ビット線対(BLL,BLR)、グローバルビット線対(GBLL,GBLR)とも表す。

0289

(コントローラ1405)
コントローラ1405は、DOSRAM1400の動作全般を制御する機能を有する。コントローラ1405は、外部からの入力されるコマンド信号論理演算して、動作モードを決定する機能、決定した動作モードが実行されるように、行回路1410、列回路1415の制御信号を生成する機能、外部から入力されるアドレス信号を保持する機能、内部アドレス信号を生成する機能を有する。

0290

(行回路1410)
行回路1410は、MC−SAアレイ1420を駆動する機能を有する。デコーダ1411はアドレス信号をデコードする機能を有する。ワード線ドライバ回路1412は、アクセス対象行のワード線WLを選択する選択信号を生成する。

0291

列セレクタ1413、センスアンプドライバ回路1414はセンスアンプアレイ1423を駆動するための回路である。列セレクタ1413は、アクセス対象列のビット線を選択するための選択信号を生成する機能をもつ。列セレクタ1413の選択信号によって、各ローカルセンスアンプアレイ1426のスイッチアレイ1444が制御される。センスアンプドライバ回路1414の制御信号によって、複数のローカルセンスアンプアレイ1426は独立して駆動される。

0292

(列回路1415)
列回路1415は、データ信号WDA[31:0]の入力を制御する機能、データ信号RDA[31:0]の出力を制御する機能を有する。データ信号WDA[31:0]は書き込みデータ信号であり、データ信号RDA[31:0]は読み出しデータ信号である。

0293

グローバルセンスアンプ1447はグローバルビット線対(GBLL,GBLR)に電気的に接続されている。グローバルセンスアンプ1447はグローバルビット線対(GBLL,GBLR)間の電圧差を増幅する機能、この電圧差を保持する機能を有する。グローバルビット線対(GBLL,GBLR)へのデータの書き込み、および読み出しは、入出力回路1417によって行われる。

0294

DOSRAM1400の書き込み動作概要を説明する。入出力回路1417によって、データがグローバルビット線対に書き込まれる。グローバルビット線対のデータは、グローバルセンスアンプアレイ1416によって保持される。アドレスが指定するローカルセンスアンプアレイ1426のスイッチアレイ1444によって、グローバルビット線対のデータが、対象列のビット線対に書き込まれる。ローカルセンスアンプアレイ1426は、書き込まれたデータを増幅し、保持する。指定されたローカルメモリセルアレイ1425において、行回路1410によって、対象行のワード線WLが選択され、選択行のメモリセル1445にローカルセンスアンプアレイ1426の保持データが書き込まれる。

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