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図面 (20)

課題

透明ディスプレイの透明領域の面積を増加させる。

解決手段

画素は、それぞれ、透明な第1領域と第1領域と異なる第2領域とを含む。電源供給配線は、複数の画素それぞれの第2領域を通過し、複数の画素の外側において電源配線に接続されている。画素のそれぞれは、第1領域及び第2領域それぞれの少なくとも一部を覆う透明上部電極と、第2領域内に配置されている反射下部電極と、透明上部電極と反射下部電極との間に配置され、与えられた電流により発光する発光膜と、第2領域において反射下部電極よりも下側に配置された透明酸化物チャネル部を含む薄膜トランジスタと、チャネル部よりも低抵抗であり、補助配線と透明上部電極とを相互接続する、上記透明酸化物の透明低抵抗膜と、を含む。透明低抵抗膜は、透明上部電極と第1領域で接続されている。

概要

背景

ディスプレイの裏側の背景を見せつつ画像を表示する透明ディスプレイが提案されている。透明ディスプレイは、例えば、自動車の窓やショウウィンドウ等で利用することができる。透明ディスプレイは、自発光素子、例えば、OLED(Organic Light−Emitting Diode)素子を使用することができる。OLED素子電流駆動型の自発光素子であるため、バックライトが不要となる上に、低消費電力高視野角高コントラスト比が得られるなどのメリットがある。

概要

透明ディスプレイの透明領域の面積を増加させる。画素は、それぞれ、透明な第1領域と第1領域と異なる第2領域とを含む。電源供給配線は、複数の画素それぞれの第2領域を通過し、複数の画素の外側において電源配線に接続されている。画素のそれぞれは、第1領域及び第2領域それぞれの少なくとも一部を覆う透明上部電極と、第2領域内に配置されている反射下部電極と、透明上部電極と反射下部電極との間に配置され、与えられた電流により発光する発光膜と、第2領域において反射下部電極よりも下側に配置された透明酸化物チャネル部を含む薄膜トランジスタと、チャネル部よりも低抵抗であり、補助配線と透明上部電極とを相互接続する、上記透明酸化物の透明低抵抗膜と、を含む。透明低抵抗膜は、透明上部電極と第1領域で接続されている。A

目的

効果

実績

技術文献被引用数
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請求項1

基板と、前記基板上に形成され、透明な第1領域と前記第1領域と異なる第2領域とをそれぞれが含む、複数の画素と、前記複数の画素それぞれの前記第2領域を通過し、前記複数の画素の外側において電源配線に接続されている、電源電位供給配線と、を含み、前記複数の画素のそれぞれは、前記第1領域及び前記第2領域それぞれの少なくとも一部を覆う透明上部電極と、前記第2領域内に配置されている反射下部電極と、前記透明上部電極と前記反射下部電極との間に配置され、与えられた電流により発光する発光膜と、前記第2領域において前記反射下部電極よりも下側に配置され、透明酸化物チャネル部を含む、薄膜トランジスタと、前記チャネル部を含む前記透明酸化物からなる酸化物膜から分離され、前記チャネル部よりも低抵抗であり、前記電源電位供給配線と前記透明上部電極とを相互接続する、前記透明酸化物の透明低抵抗膜と、を含み、前記透明低抵抗膜は、前記透明上部電極と前記第1領域で接続され、前記透明低抵抗膜は、前記電源電位供給配線と前記第2領域で接続されている、表示装置

請求項2

請求項1に記載の表示装置であって、前記透明上部電極は、前記複数の画素を覆い前記複数の画素の外側において前記電源配線に接続されている透明導体膜、の一部であり、前記第1領域及び前記第2領域それぞれの全領域を覆う、表示装置。

請求項3

請求項1に記載の表示装置であって、前記複数の画素のそれぞれは、前記薄膜トランジスタのゲート電極と、前記薄膜トランジスタのソース電極又はドレイン電極である第2電極との間の保持容量を含み、前記保持容量は、前記ゲート電極に前記第2領域で接続され前記第1領域まで延びている第1透明容量電極と、前記チャネル部を含む前記酸化物膜の一部であり、前記第2電極との前記酸化物膜のコンタクト領域から連続して前記第1領域まで延びており、前記チャネル部よりも低抵抗である、第2透明容量電極と、前記第1透明容量電極と前記第2透明容量電極との間の絶縁膜と、を含み、前記第1透明容量電極の少なくとも一部と、前記第2透明容量電極の少なくとも一部とは、前記第1領域において前記絶縁膜を介して対向している、表示装置。

請求項4

請求項3に記載の表示装置であって、前記透明低抵抗膜及び前記第2透明容量電極におけるXPSスペクトルインジウム3d5/2軌道起因ピーク位置が、前記透明酸化物のチャネル部におけるXPSスペクトルのインジウム3d5/2軌道起因のピーク位置よりも低エネルギ側にシフトしている、又は、ガリウム2p3/2軌道起因のピーク位置が、前記透明酸化物のチャネル部におけるXPSスペクトルのガリウム2p3/2軌道起因のピーク位置よりも低エネルギ側にシフトしている、又は、亜鉛2p3/2軌道起因のピーク位置が、前記透明酸化物のチャネル部におけるXPSスペクトルの亜鉛2p3/2軌道起因のピーク位置よりも低エネルギ側にシフトしている、表示装置。

請求項5

請求項3に記載の表示装置であって、前記透明低抵抗膜及び前記第2透明容量電極におけるXPSスペクトルのインジウム3d5/2軌道起因のピーク位置が、444.5eVよりも低エネルギ側に位置している、表示装置。

請求項6

請求項3に記載の表示装置であって、前記透明低抵抗膜及び前記第2透明容量電極におけるインジウム3d5/2軌道起因のXPSスペクトルが、444.0eVよりも低エネルギ側にサブピークを有する、表示装置。

請求項7

請求項1に記載の表示装置であって、前記透明酸化物はIGZOであり、前記透明低抵抗膜は、前記チャネル部よりも酸素欠損が多い、表示装置。

請求項8

請求項1に記載の表示装置であって、前記電源電位供給配線は、前記反射下部電極よりも下側において、前記反射下部電極に覆われている領域を通過する、表示装置。

請求項9

請求項8に記載の表示装置であって、前記電源電位供給配線は、前記薄膜トランジスタのソース電極及びドレイン電極と同一材料で形成されており、前記ソース電極及びドレイン電極と同一の絶縁層上に形成されている、表示装置。

請求項10

請求項1に記載の表示装置であって、前記電源電位供給配線は、前記反射下部電極と同一の金属膜で形成されている、表示装置。

請求項11

請求項1又は請求項3に記載の表示装置であって、前記薄膜トランジスタのゲート電極は、前記チャネル部と前記反射下部電極との間の層に形成されている、表示装置。

請求項12

請求項11に記載の表示装置であって、前記透明低抵抗膜におけるXPS(X−rayphotoelectronspectroscopy)スペクトルのインジウム3d5/2軌道起因のピーク位置が、前記ゲート電極に覆われ前記ゲート電極よりも下側に存在する前記透明酸化物におけるXPSスペクトルのインジウム3d5/2軌道起因のピーク位置よりも低エネルギ側にシフトしている、又は、ガリウム2p3/2軌道起因のピーク位置が、前記ゲート電極に覆われ、前記ゲート電極よりも下側に存在する前記透明酸化物におけるXPSスペクトルのガリウム2p3/2軌道起因のピーク位置よりも低エネルギ側にシフトしている、又は、亜鉛2p3/2軌道起因のピーク位置が、前記ゲート電極に覆われ、前記ゲート電極よりも下側に存在する前記透明酸化物におけるXPSスペクトルの亜鉛2p3/2軌道起因のピーク位置よりも低エネルギ側にシフトしている、表示装置。

請求項13

請求項11に記載の表示装置であって、前記透明低抵抗膜におけるXPSスペクトルのインジウム3d5/2軌道起因のピーク位置が、444.5eVよりも低エネルギ側に位置している、表示装置。

請求項14

請求項11に記載の表示装置であって、前記透明低抵抗膜におけるインジウム3d5/2軌道起因のXPSスペクトルが、444.0eVよりも低エネルギ側にサブピークを有する、表示装置。

請求項15

請求項1に記載の表示装置であって、前記透明低抵抗膜のシート抵抗値は、1MΩ以下である、表示装置。

請求項16

基板と、前記基板上に形成され、それぞれが、光を透過させる第1領域と、前記第1領域と異なる第2領域と、を含む複数の画素と、を含み、前記複数の画素のそれぞれは、前記第1領域及び前記第2領域のそれぞれの少なくとも一部を覆う透明上部電極と、前記第2領域内に配置されている反射下部電極と、前記透明上部電極と前記反射下部電極との間に配置され、与えられた電流により発光する発光膜と、前記第2領域において前記反射下部電極よりも下側に配置され、ゲート電極と、ソース電極と、ドレイン電極と、チャネル部を含む透明酸化物で構成された酸化物膜と、を含む、薄膜トランジスタと、前記ゲート電極に前記第2領域内で接続され、前記第1領域まで延びている第1透明容量電極と、前記酸化物膜の一部であって、前記ソース電極又は前記ドレイン電極である第2電極との前記酸化物膜のコンタクト領域から連続して前記第1領域まで延びており、前記チャネル部よりも低抵抗である、第2透明容量電極と、前記第1透明容量電極と前記第2透明容量電極との間の絶縁膜と、を含み、前記第1透明容量電極の少なくとも一部と前記第2透明容量電極の少なくとも一部とは、前記第1領域において前記絶縁膜を介して対向し、前記ゲート電極と前記第2電極との間の保持容量を構成している、表示装置。

請求項17

請求項16に記載の表示装置であって、前記透明上部電極は、前記複数の画素を覆い前記複数の画素の外側において電源配線に接続されている透明導体膜の一部であって、前記第1領域及び前記第2領域それぞれの全領域を覆う、表示装置。

請求項18

請求項17に記載の表示装置であって、前記透明導体膜は、前記複数の画素の外側において電源配線に接続されており、前記複数の画素のそれぞれは、前記複数の画素それぞれの前記第2領域を通過し、前記複数の画素の外側において電源配線に接続されている、補助配線と、前記第1透明容量電極と同一材料で同一絶縁層上に形成され、前記第1透明容量電極から離間し、前記透明上部電極と前記第1領域において接続し、前記補助配線に前記第2領域で接続している、透明相互接続部と、をさらに含む、表示装置。

請求項19

請求項16に記載の表示装置であって、前記第2透明容量電極のシート抵抗値は、前記チャネル部のON抵抗値以下である、表示装置。

請求項20

請求項16に記載の表示装置であって、前記薄膜トランジスタのゲート電極は、前記チャネル部と前記反射下部電極との間の層に形成されている、表示装置。

技術分野

0001

本開示は、表示装置に関する。

背景技術

0002

ディスプレイの裏側の背景を見せつつ画像を表示する透明ディスプレイが提案されている。透明ディスプレイは、例えば、自動車の窓やショウウィンドウ等で利用することができる。透明ディスプレイは、自発光素子、例えば、OLED(Organic Light−Emitting Diode)素子を使用することができる。OLED素子電流駆動型の自発光素子であるため、バックライトが不要となる上に、低消費電力高視野角高コントラスト比が得られるなどのメリットがある。

先行技術

0003

米国特許出願公開2015/0179974号
米国特許出願公開2016/0013256号

発明が解決しようとする課題

0004

明表示装置は、自発光素子の画素回路配線を含む)のため、その一部が不透明となり得る。したがって、自発光素子を適切に制御しつつ、透明表示装置の透明領域の面積を増加させることができる技術が望まれる。

課題を解決するための手段

0005

本開示の一態様は、基板と、前記基板上に形成され、透明な第1領域と前記第1領域と異なる第2領域とをそれぞれが含む、複数の画素と、前記複数の画素それぞれの前記第2領域を通過し、前記複数の画素の外側において電源配線に接続されている、電源電位供給配線と、を含み、前記複数の画素のそれぞれは、前記第1領域及び前記第2領域それぞれの少なくとも一部を覆う透明上部電極と、前記第2領域内に配置されている反射下部電極と、前記透明上部電極と前記反射下部電極との間に配置され、与えられた電流により発光する発光膜と、前記第2領域において前記反射下部電極よりも下側に配置され、透明酸化物チャネル部を含む、薄膜トランジスタと、前記チャネル部を含む前記透明酸化物からなる酸化物膜から分離され、前記チャネル部よりも低抵抗であり、前記電源電位供給配線と前記透明上部電極とを相互接続する、前記透明酸化物の透明低抵抗膜と、を含み、前記透明低抵抗膜は、前記透明上部電極と前記第1領域で接続され、前記透明低抵抗膜は、前記電源電位供給配線と前記第2領域で接続されている、表示装置である。

発明の効果

0006

本開示の一態様によれば、透明表示装置の透明領域の面積を増加させることができる。

図面の簡単な説明

0007

OLED表示装置の構成例を模式的に示す。
画素回路の構成例を示す。
画素回路の他の構成例を示す。
画素回路の他の構成例を示す。
副画素のカソード電極が含まれる透明導電膜と、カソード電源配線との接続を模式的に示す。
主画素の構成例を模式的に示す平面図である。
副画素の構成例を模式的に示す平面図である。
図5AにおけるVB−VB切断線での断面図である。
副画素の構成要素の作成方法の工程を示す。
副画素の構成要素の作成方法の工程を示す。
副画素の構成要素の作成方法の工程を示す。
副画素の構成要素の作成方法の工程を示す。
副画素の構成要素の作成方法の工程を示す。
副画素の他の構成例を示す平面図である。
図7AにおけるVIIB−VIIB切断線での断面図である。
副画素の構成要素の作成方法の工程を示す。
副画素の構成要素の作成方法の工程を示す。
副画素の構成要素の作成方法の工程を示す。
副画素の構成要素の作成方法の工程を示す。
副画素の構成要素の作成方法の工程を示す。
副画素の他の構成例を示す平面図である。
図9AにおけるIXB−IXB切断線での断面図である。
副画素の他の構成例を示す断面図である。
副画素の他の構成例を示す断面である。
膜厚70nmのIGZO膜に様々な高周波パワーでHeプラズマ処理を施した場合における、低抵抗IGZO膜の光透過率波長依存性を測定した結果である。
図12で示したxIGZO膜を用いて行ったX−ray photoelectron spectroscopy(XPS)分析の結果を示す。
図12で示したIGZO膜を用いて行ったXPS分析の結果を示す。
図12で示したIGZO膜を用いて行ったXPS分析の結果を示す。
図12で示したIGZO膜を用いて行ったXPS分析の結果を示す。
1700Wの高周波パワーでHeプラズマ処理を行った低抵抗IGZO膜のXPS信号である。

実施例

0008

以下、添付図面を参照して本開示の実施形態を説明する。本実施形態は本開示を実現するための一例に過ぎず、本開示の技術的範囲を限定するものではないことに注意すべきである。各図において共通の構成については同一の参照符号が付されている。説明をわかりやすくするため、図示した物の寸法、形状については、誇張して記載している場合もある。

0009

[透明表示装置の全体構成]
図1を参照して、本実施形態に係る、透明表示装置の全体構成を説明する。説明をわかりやすくするため、図示した物の寸法、形状については、誇張して記載している場合もある。以下において、透明表示装置の例として、OLED(Organic Light−Emitting Diode)表示装置を説明するが、本開示の特徴は、量子ドット表示装置等、OLED表示装置と異なる任意の種類の自発光型表示装置に適用することができる。

0010

図1は、OLED表示装置10の構成例を模式的に示す。OLED表示装置10は、OLED表示パネル制御装置とを含む。OLED表示パネルは、発光素子が形成されるTFT(Thin Film Transistor)基板100と、OLED素子を封止する封止基板200と、TFT基板100と封止基板200とを接合する接合部(ガラスフリットシール部)300を含む。TFT基板100と封止基板200との間には、例えば、乾燥空気封入されており、接合部300により封止されている。

0011

TFT基板100の表示領域125の外側のカソード電極形成領域114の周囲に、走査ドライバ131、エミッションドライバ132、保護回路133、及びドライバIC134が配置されている。これらは、FPC(Flexible PrintedCircuit)135を介して外部の機器と接続される。

0012

走査ドライバ131はTFT基板100の走査線を駆動する。エミッションドライバ132は、エミッション制御線を駆動して、各副画素発光期間を制御する。保護回路133は素子を静電気放電から保護する。ドライバIC134は、例えば、異方性導電フィルム(ACF:Anisotropic Conductive Film)を用いて実装される。

0013

ドライバIC134は、表示制御機能を有する。ドライバIC134は、走査ドライバ131及びエミッションドライバ132に電源及びタイミング信号制御信号)を与え、さらに、データ線映像データに対応する信号を与える。

0014

以下において、赤(R)、緑(G)、又は青(B)の三色の副画素からなる画素を、主画素と呼ぶ。副画素及び主画素を、それぞれ、画素と呼ぶことがある。本開示の特徴は、上記3色と異なる色セットの表示装置に適用することができ、白黒表示の表示装置に適用することもできる。

0015

[画素回路]
TFT基板100上には、複数の副画素のアノード電極にそれぞれ供給する電流を制御する複数の画素回路が形成されている。図2Aは、画素回路の構成例を示す。各画素回路は、第1のトランジスタT1と、第2のトランジスタT2と、第3のトランジスタT3と、保持容量C1とを含む。画素回路は、OLED素子E1(発光素子)の発光を制御する。トランジスタは、TFT(Thin Film Transistor)である。以下、第1のトランジスタT1〜第3のトランジスタT3をそれぞれトランジスタT1〜トランジスタT3と略記する。

0016

トランジスタT2は副画素選択用のスイッチである。トランジスタT2はnチャネル型TFTであり、ゲート端子は、走査線106に接続されている。ドレイン端子は、データ線105に接続されている。ソース端子は、トランジスタT1のゲート端子に接続されている。

0017

トランジスタT1はOLED素子(自発光素子)E1の駆動用のトランジスタ(駆動TFT)である。トランジスタT1はnチャネル型TFTであり、そのゲート端子はトランジスタT2のソース端子に接続されている。トランジスタT1のドレイン端子は電源線108(Vdd)に接続されている。ソース端子は、トランジスタT3のドレイン端子に接続されている。トランジスタT1のゲート端子とソース端子との間に保持容量C1が形成されている。

0018

トランジスタT3は、OLED素子E1への駆動電流の供給と停止を制御するスイッチである。トランジスタT3はnチャネル型TFTであり、ゲート端子はエミッション制御線107に接続されている。トランジスタT3のドレイン端子はトランジスタT1のソース端子に接続されている。ソース端子は、OLED素子E1に接続されている。

0019

次に、画素回路の動作を説明する。走査ドライバ131が走査線106に選択パルスを出力し、トランジスタT2をON状態にする。データ線105を介してドライバIC134から供給されたデータ電圧は、保持容量C1に格納される。保持容量C1は、格納された電圧を、1フレーム期間を通じて保持する。保持電圧によって、トランジスタT1のコンダクタンスアナログ的に変化し、トランジスタT1は、発光諧調に対応した順バイアス電流をOLED素子E1に供給する。電流は、OLED素子E1からカソード電源配線110(Vss)に流れる。カソード電源配線110は、カソード電極に所定の電位Vssを与える。

0020

トランジスタT3は、駆動電流の供給経路上に位置する。エミッションドライバ132は、エミッション制御線107に制御信号を出力して、トランジスタT3ON/OFF状態を制御する。トランジスタT3がON状態のとき、駆動電流がOLED素子E1に供給される。トランジスタT3がOFF状態のとき、この供給が停止される。トランジスタT3のON/OFFを制御することにより、1フィールド周期内点灯期間デューティ比)を制御することができる。

0021

図2Bは、画素回路の他の構成例を示す。当該画素回路は、図2AのエミッショントランジスタT3に代えて、リセットトランジスタT4を有する。リセットトランジスタT4は、基準電圧供給線111とOLED素子E1のアノードとの電気的接続を制御する。リセットトランジスタT4のゲートリセット制御線109からリセット制御信号が供給されることによりこの制御が行われる。

0022

リセットトランジスタT4は、様々な目的で使用することができる。リセットトランジスタT4は、例えば、OLED素子E1間のリーク電流によるクロストークを抑制するために、一旦、OLED素子E1のアノード電極を黒信号レベル以下の十分低い電圧にリセットする目的で使用しても良い。

0023

他にも、リセットトランジスタT4は、駆動トランジスタT1の特性を測定する目的で使用してもよい。例えば、駆動トランジスタT1を飽和領域、リセットトランジスタT4を線形領域で動作するようにバイアス条件を選んで、電源線108(Vdd)から基準電圧供給線111(Vref)に流れる電流を測定すれば、駆動トランジスタT1の電圧・電流変換特性を正確に測定することができる。副画素間の駆動トランジスタT1の電圧・電流変換特性の違いを補償するデータ信号外部回路で生成すれば、均一性の高い表示画像を実現できる。

0024

一方、駆動トランジスタT1をオフ状態にしてリセットトランジスタT4をリニア領域で動作させ、OLED素子E1を発光させる電圧を基準電圧供給線111から印加すれば、OLED素子E1の電圧・電流特性を正確に測定することができる。例えば、長時間の使用によってOLED素子E1が劣化した場合にも、その劣化量を補償するデータ信号を外部回路で生成すれば、長寿命化を実現できる。

0025

図2Cの画素回路は、図2Aに示す画素回路から、トランジスタT3及びエミッション制御線を省略した構成を有する。図2A、2B及び2Cの画素回路は例であって、画素回路は他の回路構成を有してよい。図2A、2B及び2Cの画素回路はnチャネル型TFTを使用しているが、画素回路はpチャネル型TFTを使用してもよい。

0026

[カソード電源コンタクト
図3は、副画素のカソード電極が含まれる透明導電膜と、カソード電源配線との接続を模式的に示す。各副画素のカソード電極は、連続した1枚のシート状の透明導電膜の一部であり、その透明導電膜の外形はカソード電極形成領域114の外周に一致する。以下において、当該透明導電膜をカソード電極又はカソード導体膜と呼ぶことがある。

0027

透明導電膜とカソード電源配線(Vss)110とのコンタクト領域181A、181B、181Cが、表示領域125の外側、カソード電極形成領域114の内側に存在する。透明導電膜は、コンタクト領域181A、181B、181Cにおいて、カソード電源配線110に接続されている。透明導電膜とカソード電極形成領域114とは、コンタクト領域で、直接に接触しても、相互接続部により接続されてもよい。

0028

一つの副画素のカソード電極は、透明導電膜の中央の近い位置ほど、コンタクト領域までの距離が大きく、その結果、そのカソード電極とコンタクト領域との間の抵抗(カソード抵抗)が大きくなる。以下に開示する構成例は、透明導電膜とカソード電源配線110とを接続する補助配線を含む。補助配線はカソード電極よりもシート抵抗の小さい金属膜で形成されており、カソード抵抗による表示領域125の中央領域と周縁領域との間の輝度差を低減できる。補助配線は、カソード電極に電源電位を供給する電源供給配線である。

0029

画素構成
図4は、一つの主画素の構成例を模式的に示す平面図である。一つの主画素251は赤、緑、及び青の三つの副画素252R、252G、252Bで構成される。各副画素に一つの画素回路が対応する。なお、各画素の境界は、副画素の組を繰り返し配置した場合における隣り合う副画素の組との関係で規定されるものであり、矩形でもよく、矩形以外の形状でもよい。

0030

副画素252Rの領域は、透明領域521Rとアクティブ領域522R(第2領域)とで構成されている。副画素252Gの領域は、透明領域521Gとアクティブ領域522G(第2領域)とで構成されている。副画素252Bの領域は、透明領域521Bとアクティブ領域52BG(第2領域)とで構成されている。

0031

図4の例において、異なる色の副画素252R、252G、252Bは、同様の透明領域及びアクティブ領域を含むが、異なる色の副画素の間で、これら領域の形状及び面積が異なっていてもよい。以下において、一つの任意の副画素を符号252で示し、その透明領域及びアクティブ領域を、それぞれ、符号521及び522で示す。

0032

透明領域521は、表示パネルの後側から前側に可視光を透過させる。ユーザは、OLED表示装置10の前側において、表示画像を視認する。各副画素252が透明領域521を含むことで、表示領域125の全体が、表示パネルの後側が見える透明領域と視認される。

0033

アクティブ領域522は、副画素252における透明領域521の外側の領域である。OLED発光素子(EL)及び画素回路内の複数のTFTは、アクティブ領域522内に配置されている。

0034

[副画素構成]
以下において、副画素の構造を説明する。画素回路内のTFTは、酸化物半導体TFTである。以下において、酸化物半導体TFTの例として、IGZO(InGaZnO)TFTを説明する。IGZO半導体は透明アモルファス酸化物半導体である。本開示の特徴は、他の透明酸化物半導体、例えば、ZnOやITZO(InSnZnO)等を使用するTFTを含む副画素及びOLED表示装置に適用することができる。

0035

図5Aは、副画素252の構成例を模式的に示す平面図である。図5Aは、副画素252の構成要素の一部を示す。副画素252は、透明領域521及びアクティブ領域522を含む。図5Aの例において、アクティブ領域522の外形は、アノード電極162の外形と略一致している。

0036

アクティブ領域522内に、駆動TFT T1が配置(形成)されている。画素回路の他のトランジスタは図示されていないが、アクティブ領域522内に配置(形成)されている。駆動TFTT1は、ゲート電極157、ドレイン電極159、ソース電極160、及び、ドレイン電極159とソース電極160とに接続されているIGZO膜を含む。図5Aは、IGZO膜における、低抵抗のコンタクト領域552(ドレイン領域)、及び、低抵抗のコンタクト領域553(ソース領域)を示す。

0037

駆動TFT T1のドレイン電極159は、電源線108(Vdd)に接続されている。図5Aの例において、ドレイン電極159と電源線108(Vdd)とは、同一金属膜の一部である。電源線108(Vdd)は、透明領域521を避けて、アクティブ領域522を通過している。

0038

ドレイン電極159とIGZO膜のドレイン領域552とは、コンタクト部168(コンタクト領域)において、相互接続されている。ソース電極160とIGZO膜のソース領域553とは、コンタクト部169(コンタクト領域)において、相互接続されている。

0039

補助配線658が、透明領域521を避けて、アクティブ領域522を通過している。補助配線658は、カソード抵抗による表示品質の低下を抑制するため、カソード電極がその一部であるカソード導体膜と、カソード電源配線とを、相互接続する。補助配線658は金属で形成されており、そのシート抵抗は、カソード導体膜のシート抵抗より小さい。補助配線658は非透明(遮光性)であり、アクティブ領域522を通過することで、透明領域521を増加させ、より高精細な透明OLED装置を実現できる。

0040

補助配線658は、アクティブ領域522内のコンタクト部657において、低抵抗IGZO膜である相互接続部555と接続している。なお低抵抗IGZO膜の低効率は、典型的な金属の抵抗率と比較すると2桁高い値である。相互接続部555は、透明な低抵抗IGZO膜であり、導体と同様の抵抗率を示す。相互接続部555は、アクティブ領域522から透明領域521に延びている。

0041

IGZO及び他の酸化物半導体は、欠陥により電気伝導度が高くなる。例えば、酸素欠損によるドナー欠陥が、IGZOの電気伝導度を高くする。また、ZnOは、格子間Znや酸素空孔によりn型の単極性を示す。

0042

相互接続部555は、透明領域521内のコンタクト領域656において、カソード導体膜と接続している。透明な相互接続部555により、透明領域521を増加させ、より高精細な透明OLED表示装置を実現できる。相互接続部555は、高抵抗IGZO膜であり、TFTのIGZO膜と同時に形成することができ、製造効率を向上することができる。

0043

図5Bは、図5AにおけるVB−VB切断線での断面図である。図5Bの構成要素間のサイズ比は、図示容易のため、図5Aの構成要素間のサイズ比と異なる。図5Bは、副画素のTFT基板100上の一部構成を示す。絶縁基板151上に、アノード電極162(下部d電極)と、カソード電極166(上部電極)と、有機発光膜652とを含む。

0044

副画素は、有機発光膜652からの光を絶縁基板151の反対側に出射するトップエミッション型であり、カソード電極166は、有機発光膜652からの光を封止基板200に向けて透過させる透明電極である。

0045

図5Bにおいて、カソード電極166は、透明導体膜の副画素を覆う部分である。アノード電極162は、副画素毎に分離して形成されている。有機発光膜652からの光の一部は、アノード電極162によって反射され、カソード電極166を透過して、封止基板200を通って表示装置10の表示面に出射する。なお、副画素は、アノード電極が上部電極であり、カソード電極が下部電極である構成を有してもよい。

0046

トランジスタT1は、いわゆるトップゲート構造を有する。絶縁基板151上に、不図示の絶縁膜を介して、トランジスタT1のIGZO膜155及び低抵抗IGZO膜である相互接続部555が形成されている。トランジスタT1のIGZO膜155は、ソース領域553、ドレイン領域552、及び、ソース領域553とドレイン領域552との間のチャネル領域551を含む。ドレイン領域552、ソース領域553は、低抵抗IGZOである。相互接続部555とIGZO膜155とは同一層の要素であり、それらは分離されている。

0047

トランジスタT1のIGZO膜155のチャネル領域551の上に、ゲート絶縁膜156を介して、ゲート電極157が形成されている。ゲート電極157は、チャネル領域551とアノード電極162との間の層に形成されている。ゲート電極157の層上に第1層間絶縁膜158及び第2層間絶縁膜164が形成されている。ドレイン電極159、ソース電極160、及び補助配線658が、第2層間絶縁膜164上に形成されている。

0048

ドレイン電極159は、層間絶縁膜164、158を貫通するコンタクトホールに形成されたコンタクト部168を介して、IGZO膜155の低抵抗ドレイン領域552に接続されている。ソース電極160は、層間絶縁膜164、158を貫通するコンタクトホールに形成されたコンタクト部169を介して、IGZO膜155の低抵抗ドレイン領域552に接続されている。

0049

補助配線658は、層間絶縁膜164、158を貫通するコンタクトホールに形成されたコンタクト部657を介して、低抵抗IGZOの相互接続部555に接続されている。ドレイン電極159、ソース電極160、補助配線658、並びに、コンタクト部168、169及び657は、例えば、高融点金属又はその合金で形成されている。

0050

ドレイン電極159、ソース電極160及び補助配線658上に、絶縁性平坦化膜161が形成される。そして、絶縁性の平坦化膜161上に、アノード電極162が形成されている。アノード電極162は、平坦化膜161のコンタクトホールに形成されたコンタクト部によってソース電極160に接続されている。

0051

アノード電極162の上に、OLED素子を分離する絶縁性の画素定義層(Pixel Defining Layer:PDL)163が形成されている。画素定義層163は、素子分離膜とも呼ぶ。OLED素子は、積層された、アノード電極162、有機発光膜652、及びカソード電極166を含む。画素定義層163の開口が、各副画素それぞれの発光領域を規定する。

0052

カソード電極166とアノード電極162との間に、有機発光膜652が配置されている。アノード電極162と有機発光膜652との間に、正孔供給膜651が積層されている。正孔供給膜651は、例えば、正孔注入層及び正孔輸送層からなる又はそれら層の機能を有する1層以上の層からなる。カソード電極166と有機発光膜652との間に、電子供給膜653が配置されている。電子供給膜653は、電子供給膜653は、例えば、電子注入層及び電子輸送層からなる又はそれら層の機能を有する1層以上の層からなる。

0053

図5Bの例において、一つの副画素の正孔供給膜651及び電子供給膜653は、それぞれ、全副画素を覆う連続するシート状の正孔供給膜及び電子供給膜(層)の一部である。一つのOLED素子は、画素定義層253の開口内において、下部電極であるアノード電極、正孔供給層有機発光層電子供給層、及び上部電極であるカソード電極を含む。

0054

カソード電極166は、積層された、画素定義層163、平坦化膜161、層間絶縁膜164、層間絶縁膜158を貫通するコンタクトホール内のコンタクト領域656において、相互接続部555に接続されている。

0055

図5Bの例において、相互接続部555とカソード電極166との間に、正孔供給膜651、電子供給膜653、及び、キャリア生成膜654が存在している。キャリア生成膜654は、カソード電極166と相互接続部555との間でキャリアを生成してそれらの間の抵抗を低下させる。キャリア生成膜654は、例えば、MoO3、Mg等で形成される。

0056

図5Bの矢印が示すように、アノード電極162からの電流は、正孔供給膜651、有機発光膜652、電子供給膜653を介して、カソード電極166に流れる。電流の一部はカソード電極166から、コンタクト領域656における、電子供給膜653、キャリア生成膜654、正孔供給膜651を介して、相互接続部555に流れる。電流はさらに、相互接続部555から補助配線658を通って、カソード電源配線に流れる。

0057

このように、カソード電極の他に、相互接続部555及び補助配線658を通過する電流のパスを形成することで、カソード抵抗による表示品質の低下を抑えることができる。図5Bに示すように、補助配線658は、光反射性のアノード電極162より下層において、アノード電極162に覆われた領域を通過する。これにより、アクティブ領域522の面積を低減することができる。

0058

図5Bの例と異なり、副画素毎に正孔供給膜651及び電子供給膜653が分離して形成されてもよい。電子供給膜653と正孔供給膜651を、コンタクト領域656に残さないようにパターニング形成する場合には、キャリア生成膜654の成膜スキップすることも可能である。この場合、コンタクト領域656において、カソード電極166と相互接続部555とが電気的に直接接続され、コンタクト抵抗を小さくできる効果がある。

0059

電子供給膜653、キャリア生成膜654、正孔供給膜651は省略されてもよい。補助配線とカソード電極との間の相互接続部は、表示領域125における一部の副画素のみに含まれていてもよく、一部に副画素を、補助配線が通過していなくてもよい。

0060

図5Bは示していないが、TFT基板100と封止基板200とは所定の間隔で固定される。封止基板200は、透明な絶縁基板であって、例えばガラス基板である。TFT基板100と封止基板200との間には空間が保持され、この空間に乾燥した空気等の気体密封される。この密封構造により、水分等が有機EL素子侵入して劣化されるのを防いでいる。なお、封止基板200と異なる封止構造部を使用することもできる。例えば、無機膜有機膜積層構造による薄膜封止(TFE:Thin Film Encapsulation)構造部耐透水性の高い可撓性又は不撓性の封止基板で全面を覆う構造等が使用できる。

0061

[製造方法]
OLED表示装置10の製造における図5Bに示す構成の作成方法の一例を説明する。OLED表示装置10の製造は、まず、絶縁基板151上に、CVD(Chemical Vapor Deposition)等によって例えばシリコン窒化物堆積して、絶縁膜(不図示)を形成する。

0062

次に、図6Aに示すように、公知の酸化物半導体TFT製造技術を用いて、酸化物半導体パターン557を形成する。例えば、マグネトロンスパッタ法によって酸化物半導体(金属酸化物)を堆積し、アニール処理を実行する。さらに、例えばウェットエッチングによって、酸化物半導体層パターニングする。

0063

さらに、図6Aに示すように、酸化物半導体パターン上に、CVD法等によって、例えばシリコン酸化膜を付着及びパターニングして、ゲート絶縁膜156を形成する。更に、スパッタ法等により金属材料を堆積し、パターニングを行って、ゲート電極157を形成する。ゲート電極157は、Mo、W、Nb、Al、Nd、Ti、又はこれらの合金で形成することができる。ゲート電極157と共に、走査線も形成される。

0064

次に、図6Bに示すように、ゲート電極157をマスクとして酸化物半導体層にプラズマ処理を施して、低抵抗IGZO膜を形成する。このように、薄膜トランジスタがトップゲート構造を有することで、ゲート電極157をマスクとして、低抵抗IGZO膜を効率的に形成することができる。プラズマ処理は、例えば、He、Ar又はHを使用することができる。プラズマ処理により、IGZO半導体膜の酸素欠損が増加し、その抵抗が低下する。膜形成時の高抵抗(半導体)IGZOの抵抗(膜厚50nm時のシート抵抗)は、数10M〜1GΩであり、低抵抗IGZOの抵抗は数kΩである。プラズマ処理に代えて、エキシマレーザ照射によって、IGZO膜を低抵抗化してもよい。

0065

図12は、膜厚70nmのIGZO膜に様々な高周波パワーでHeプラズマ処理を施した場合における、低抵抗IGZO膜の光透過率の波長依存性を測定した結果を示す。Heプラズマ処理に用いたプラズマ発生装置のカソード電極の大きさはおおよそ400mm×500mmである。またプラズマ処理時間は90秒である。

0066

線122〜124は、それぞれ、Heプラズマ処理250W、Heプラズマ処理500W、Heプラズマ処理1700Wの測定結果を示す。250W、500W、1700Wいずれの高周波パワーでプラズマ処理したサンプルにおいても、そのシート抵抗は1kΩ程度で、シート抵抗の高周波パワー依存性は見られなかった。図12は、比較のために、Heプラズマ処理を施さない高抵抗IGZO膜の透過率結果121も示している(シート抵抗は100MΩ程度)。

0067

図12に示すように、高周波パワーが250W、500Wでは、Heプラズマ処理無しサンプルと同程度の透過率を維持できており、透明性が高い。このような高い透明性は、透明OLED装置の透明領域の透過率を高く維持できる点で効率が良い。これに対し、高周波パワーが1700Wと高い場合には、400nm付近の透過率が低下しており、このような低抵抗膜を用いると、透明OLED装置の透明領域に色付きの問題が生じてしまう。このように、プラズマ処理でIGZO膜を低抵抗化する際には、透明領域の透過率を高く維持するために適切な高周波パワーを用いる必要がある。

0068

図13A〜13Dは、図12で示した4種類のIGZO膜を用いて行ったX−ray photoelectron spectroscopy(XPS)分析の結果を示す。分析に用いた光電子分光分析装置アルバックファイ5600ciで、X線源は単色化X線AlKαである。IGZO膜の表面をArイオンガンで約0.6nm削るステップ、XPS信号を取得するステップ、約0.6nm削るステップ、からなるイクルを繰り返して行い、深さ方向のXPS信号の変化を測定した(図13Dのみ3nmずつ削った結果を示す)。

0069

図13A〜13Dの各図の横軸結合エネルギ、左縦軸がXPS信号強度、右縦軸が上記のサイクル回数を示す。従って、最も下のデータが削る前の最表面からのXPS信号で、上に向かうにしたがって削った後の最表面からのXPS信号、即ち、元々のIGZO膜の深さ方向のより内部からのXPS信号に相当する。

0070

なお、図13A〜13Dは、約444eV〜445eVの範囲に信号ピークを有することが知られているインジウム3d5/2軌道に起因する信号を示している。サンプル間のチャージアップの違いによるピークシフト補正するために、同時に測定した炭素1s軌道に起因するピークを284.8eVを合わせ、チャージシフトを補正した。

0071

図13Aは、Heプラズマ処理を施していない高抵抗IGZO膜のXPS信号である。最表面から膜の深さ方向に向けて、ピーク位置はおおよそ444.8eVでほぼ変化が無い(ピーク位置を黒破線で示す)。

0072

図13Bは、250Wの高周波パワーでHeプラズマ処理を行った低抵抗IGZO膜のXPS信号である。黒破線で示した最表面(1〜2nm程度の厚さ)のピーク位置は図13Aの場合とほぼ同じで444.8eVである、これに対し、膜の内部では一点鎖線で示したピーク位置がおおよそ444.3eVであり、0.5eV程度低エネルギ側へシフトしている。また、黒四角囲み部137B内に見られるように、最表面直下の薄い層から443eVにピークを有するサブピーク信号が得られる。

0073

図13Cは、500Wの高周波パワーでHeプラズマ処理を行った低抵抗IGZO膜のXPS信号である。黒破線で示した最表面(1〜2nm程度の厚さ)のピーク位置は図13Aの場合とほぼ同じで444.8eVである、これに対し、膜の内部では一点鎖線で示したピーク位置がおおよそ444.3eVであり、0.5eV程度低エネルギ側へシフトしている。

0074

これらの傾向は、図13Bの場合と同様である。また、黒四角囲み部137C内の最表面直下の薄い層に起因する443eVにピークを有するサブピーク信号の強度は、図13Bの場合よりも強くなっている。また、ここでは70nmの低抵抗IGZO膜を全て削った後までXPS信号を取り続けた。従ってこのデータは、70nmの低抵抗IGZO膜全体で0.5eV程度の低エネルギシフトが生じていることを示している。

0075

図13Dは、1700Wの高周波パワーでHeプラズマ処理を行った低抵抗IGZO膜のXPS信号である。黒破線で示した最表面(1〜2nm程度の厚さ)のピーク位置は図13Aの場合とほぼ同じで444.8eVである、これに対し、膜の内部では一点鎖線で示したピーク位置がおおよそ444.3eVであり、0.5eV程度低エネルギ側へシフトしている。これらの傾向は、図13B、13Cの場合と同様である。

0076

また、黒四角囲み部137D内の最表面直下の薄い層に起因する443eVにピークを有するサブピーク信号の強度は、図13Cの場合よりも更に強くなっている。図13B〜13Dに見られるこのサブピークは、かなり低エネルギ側に位置していることから、この最表面直下の薄い層はインジウムリッチ層(酸素欠損密度極端に高く、組成的に純インジウム金属に近い層)である。

0077

図14は、1700Wの高周波パワーでHeプラズマ処理を行った低抵抗IGZO膜のXPS信号であり、ここではIGZO膜厚は140nmである。図13Dの膜厚70nmの場合と同様に、膜の内部で0.5eV程度の低エネルギ側へのシフトが見られる。また黒四角囲み部147のサブピークの強度も図13Dと同様に強い。膜厚方向全体にわたってピーク位置は低エネルギ側へシフトしており、これはHeプラズマ処理の影響が膜厚140nm全体に及んでいることを示している。

0078

一般に金属酸化膜で酸素欠損密度が高くなるにつれて、金属元素電子軌道に起因するXPS信号ピークが低エネルギ側へシフトすることが知られている。従って、図13B〜Dに見られる膜内部の444.3eV付近の信号ピーク(一点鎖線)は、高密度の酸素欠損を有するIGZO膜に起因する。一方で、図13B〜13Dに見られる最表面の444.8eVのピークは、Heプラズマ処理後時間経過による表面の自然酸化膜(Heプラズマ処理によって生成された酸素欠損が自然酸化で補償された膜)に起因する。

0079

このように本実施形態は、Heプラズマ処理に曝された透明低抵抗膜や第2透明容量電極のインジウム3d5/2軌道に起因するXPS信号ピーク位置が、ゲート電極に覆われHeプラズマ処理に曝されない領域の高抵抗IGZO膜のインジウム3d5/2軌道に起因するXPS信号ピーク位置よりも低エネルギ側にシフトしている構造が重要である。また、このような構造は、Heプラズマに限らず、Arや水素など他のガスを用いたプラズマ処理の場合でも同様である。

0080

ここではインジウム3d5/2軌道に起因する信号を示したが、Ga2p3/2軌道やZn2p3/2軌道に起因するXPS信号に関しても、Heプラズマに曝されていないIGZO膜に対してHeプラズマ処理に曝されたIGZO膜で同様な低エネルギ側へのピークシフトが観察された。

0081

プラズマ処理により、TFTのIGZO膜155におけるソース領域553、ドレイン領域552、及び、補助配線658とカソード電極166との間の相互接続部555が形成される。相互接続部555を低抵抗IGZOで形成することで、相互接続部555を効率的に形成できる。

0082

次に、図6Cに示すように、CVD法等によって、例えばシリコン酸化膜等を堆積して層間絶縁膜158、164を形成する。層間絶縁膜158、164に異方性エッチングを行い、コンタクトホールを開口する。ドレイン電極159、ソース電極160とIGZO膜155のドレイン領域552、ソース領域553とを接続するコンタクト部168、169のためのコンタクトホールが形成される。また、補助配線658と相互接続部555とを接続するコンタクト部657のためのコンタクトホールが形成される。

0083

さらに、スパッタ法等によって、例えば、Mo、Al、Ti、又はこれらの合金を堆積し、パターニングを行って、ドレイン電極159、ソース電極160、補助配線658、コンタクト部168、169、657を形成する。この他、データ線や電源線108等も形成される。補助配線658をドレイン電極159、ソース電極160と同時形成することで、製造プロセスを効率化できる。なお、コンタクト部168、169、657を形成した後に、ドレイン電極159、ソース電極160、補助配線658を形成してもよい。

0084

次に、図6Dに示すように、感光性の有機材料を堆積し、平坦化膜161を形成する。TFTのソース電極160とアノード電極162を相互接続するためのコンタクトホールを開口する。コンタクトホールを形成した平坦化膜161上に、アノード電極162を形成する。

0085

アノード電極162は、例えば、ITO、IZO、ZnO、In2O3等の透明膜、Ag、Mg、Al、Pt、Pd、Au、Ni、Nd、Ir、Cr又はこれらの化合物金属の反射膜、及び、上記透明膜の3層を含む。なお、アノード電極162の3層構成は、一例であり2層構成でもよい。アノード電極162は、コンタクト部を介して、ソース電極160と接続される。

0086

次に、スピンコート法等によって、例えば感光性の有機樹脂膜を堆積し、パターニングを行って画素定義層163を形成する。パターニングにより画素定義層163には孔が形成され、各副画素のアノード電極162が形成された孔の底で露出する。画素定義層163により、各副画素の発光領域が分離される。

0087

次に、図6Eに示すように、画素定義層163を形成した絶縁基板151に対して、正孔供給膜651、キャリア生成膜654、有機発光膜652、電子供給膜653を形成する。これらは、例えば、蒸着により成膜され、有機発光膜652及びキャリア生成膜654の形成においては、特定の領域に膜を形成するためにメタルマスクが使用される。有機発光膜652は、RGBの色毎に形成される。発光層の材料は副画素の色毎に異なる。

0088

次に、TFT基板100に対して、カソード電極166のための金属材料を付着して、副画素に共通の透明導電膜を形成する。透明導電膜は、画素定義層163及び電子供給膜653上に付着する。上述のように、各副画素のカソード電極166は、共通の透明導電膜の一部である。

0089

有機発光素子は、アノード電極162、カソード電極166、及びそれらに挟まれている発光膜で構成される。発光膜は、本例において、電子供給膜653、有機発光膜62、及び正孔供給膜651で構成されている。また、カソード電極166は、コンタクト領域656において、電子供給膜653、キャリア生成膜654、及び正孔供給膜651を介して、相互接続部555に接続されている。

0090

透明カソード電極166は、例えば、Li、Ca、LiF/Ca、LiF/Al、Al、又はMgを蒸着して、形成する。カソード電極166の膜厚は、光取り出し効率を向上させ良好な視野角依存性を確保するため最適化される。

0091

[副画素の他の構成]
以下において、副画素の他構成例を説明する。図6Aから図6Eが示す構成は、ドレイン電極159及びソース電極160となる金属膜構成された補助配線658を含む。他の構成例において、補助配線658は、アノード電極162となる金属膜で形成されていてもよい。

0092

上記構成例において、各副画素252のカソード電極166は、透明導体膜の副画素を覆う部分である。カソード電極166は、副画素252のアクティブ領域522及び透明領域521それぞれの全領域を覆う。これと異なり、カソード電極166は、副画素毎に分離して形成されていてもよい。カソード電極166は、下層の補助配線658から、電源電位を供給される。カソード電極166は、アクティブ領域522及び透明領域521それぞれの一部領域のみを覆っていてもよい。

0093

さらに、図7A及び7Bは、副画素252の他の構成例を示す。以下においては、図5A及び5Bに示す構成例との差異を主に説明する。図7Aは、副画素252の構成例を模式的に示す平面図である。図7Bは、図7AにおけるVIIB−VIIB切断線での断面図である。図7A及び7bに示す構成例は、図5A及び5Bに示す構成例に加え、駆動TFTT1の保持容量C1の上部容量電極701及び下部容量電極702を含む。

0094

上部容量電極701は、アクティブ領域522内のコンタクト部711において、ゲート電極157に接続されている。上部容量電極701は、アクティブ領域522から透明領域521まで延びている。上部容量電極701は、透明電極であり、例えば、ITO又はIZOである。

0095

下部容量電極702は、駆動TFT T1のIGZO膜155のソース電極160(第2電極)とのコンタクト領域であるソース領域553から連続して透明領域521まで延びている。下部容量電極702は、低抵抗IGZOで形成されている。

0096

図7Bに示すように、上部容量電極701は、層間絶縁膜158上に形成されている。上部容量電極701と下部容量電極702との間に、層間絶縁膜158が存在している。上部容量電極701と下部容量電極702とは、透明領域521において、積層方向(上下方向)において対向している。上部容量電極701、下部容量電極702及びそれらの間の層間絶縁膜158が、駆動TFTT1の保持容量C1を構成している。

0097

上部容量電極701及び下部容量電極702は、共に透明であり、透明領域521内に存在することができる。透明領域521内に保持容量C1を形成することができ、透明領域521の面積を増加させ、より高精細な透明OLED装置を実現できる。

0098

図2A又は2Cに示す画素回路構成において、低抵抗IGZOで形成されている下部容量電極702のシート抵抗値は、駆動TFTT1のオン抵抗値以下であることが重要である。典型的な駆動TFT T1のオンオフ比は、5桁程度であるため、低抵抗IGZOのシート抵抗値は、高抵抗IGZOよりも5桁以上低いことが重要である。具体的には、低抵抗IGZOのシート抵抗値は、1MΩ以下であることが重要である。

0099

図2Bに示す画素回路構成において、保持容量C1と駆動TFT T1のソース端子との接続ノードの電圧をVrefにセットすることが必要である。低抵抗IGZOで形成されている下部容量電極702のシート抵抗値は、上記接続ノードの電圧を適切にVrefにセットできる程度に小さいことが重要である。その観点から、低抵抗IGZOのシート抵抗値は、高抵抗IGZOよりも6桁以上低いことが重要であり、具体的には、低抵抗IGZOのシート抵抗値は、100kΩ以下であることが重要である。

0100

次に、図7A及び7Bに示す、保持容量C1を含む副画素252の一部構成の作成方法を説明する。主に、図6A〜6Eを参照して説明した方法との相違点を説明する。図8Aに示すように、酸化物半導体パターン557を形成する。さらに、図8Aに示すように、酸化物半導体パターン557上に、ゲート絶縁膜156を形成する。更に、ゲート電極157を形成する。

0101

次に、図8Bに示すように、ゲート電極157をマスクとして酸化物半導体層にプラズマ処理を施して、低抵抗IGZO膜を形成する。プラズマ処理により、TFTのIGZO膜155におけるソース領域553、ドレイン領域552、及び、保持容量C1の下部容量電極702が形成される。下部容量電極702を低抵抗IGZOで形成することで、下部容量電極702を効率的に形成できる。

0102

次に、図8Cに示すように、層間絶縁膜158を形成する。層間絶縁膜158にコンタクトホールを開口する。保持容量C1の上部容量電極701とゲート電極157とを接続するコンタクト部711のためのコンタクトホールが形成される。さらに、スパッタ法等によって、例えば、ITO又はIZOを堆積し、パターニングを行って、上部容量電極701及びコンタクト部711を形成する。なお、コンタクト部711を形成した後に、上部容量電極701を形成してもよい。

0103

次に、図8Dに示すように、上部容量電極701及び層間絶縁膜158上に、層間絶縁膜164を形成する。層間絶縁膜158、164に異方性エッチングを行い、コンタクトホールを開口する。ドレイン電極159とIGZO膜155のドレイン領域552とを接続するコンタクト部168のためのコンタクトホールが形成される。上述のように、他のコンタクト部のためのコンタクトホールも形成される。さらに、ドレイン電極159、ソース電極160、補助配線658、コンタクト部168を形成する。

0104

次に、図8Eに示すように、ドレイン電極159、ソース電極160、補助配線658及び層間絶縁膜164上に、平坦化膜161を形成する。TFTのソース電極160とアノード電極162を相互接続するためのコンタクトホールを開口する。コンタクトホールを形成した平坦化膜161上に、アノード電極162を形成する。アノード電極162は、コンタクト部を介して、ソース電極160と接続される。さらに、画素定義層163を形成する。

0105

図7A及び7Bに示す構成例において、相互接続部555及び補助配線658は、省略してもよい。保持容量C1が、駆動TFTT1のゲート端子と電源側端子(アノード電極と反対側の端子)との間に接続される回路構成においては、下部容量電極は、IGZO膜のアノード電極に接続されるコンタクト領域ではなく、反対側のコンタクト領域から連続して透明領域521まで延びる。

0106

図9A及び9Bは、副画素252の他の構成例を示す。図9Bは、図9AにおけるIVB−IVB切断線での断面図である。以下においては、図7A及び7Bに示す構成例との差異を主に説明する。図9A及び9Bに示す副画素252は、補助配線658とカソード電極166との間の相互接続部555に代えて、相互接続部901を含む。

0107

相互接続部901は、保持容量C1の上部容量電極701と同様に、透明導電膜であり、層間絶縁膜158上に形成されている。相互接続部901の材料は、上部容量電極701と同一である。相互接続部901は、透明領域521内のコンタクト領域911においてカソード電極166と接続し、アクティブ領域522内のコンタクト部912において補助配線658と接続している。

0108

コンタクト部912は、層間絶縁膜164に形成されたコンタクトホール内に形成されている。コンタクト部912は、補助配線658と同一の材料で形成することができる。カソード電極166は、積層された、画素定義層163、平坦化膜161、及び、層間絶縁膜164を貫通するコンタクトホール内のコンタクト領域911において、相互接続部901に接続されている。

0109

相互接続部901は、保持容量C1の上部容量電極701と同一プロセスで(同時に)形成することができる。これにより、相互接続部901を効率的に形成できる。

0110

図10及び図11は、それぞれ、副画素252の他の構成例を示す。図10及び図11それぞれに示す構成例において、駆動TFTT1は、ボトムゲート型である。図10に示す駆動TFT T1は、エッチストップ膜を有する。図10に示す構成例において、ボトムゲート電極952は、透明絶縁基板151上に形成されている。典型的には、ボトムゲート電極952と基板151との間に、絶縁膜、例えばシリコン窒化膜が形成されている。ボトムゲート電極952及び基板151上に、絶縁膜956が形成されている。絶縁膜956は、例えば、酸化シリコン膜である。

0111

絶縁膜956上に、保持容量C1の下部容量電極953が形成されている。下部容量電極953は、アクティブ領域522内の絶縁膜956のコンタクトホールに形成されているコンタクト部において、ゲート電極952に接続されている。下部容量電極953は、透明導電膜であり、アクティブ領域522から透明領域521まで延びている。下部容量電極953は、例えば、ITO又はIZOで形成できる。

0112

下部容量電極953は、不図示の、上部容量電極と、絶縁膜を介して、透明領域521において対向している。具体的には、上部容量電極は、駆動TFTT1のIGZO膜155のソース領域553に連続して、透明領域521まで延びている。上部容量電極と下部容量電極953とは、透明領域521において、絶縁膜956及び957を介して対向する。

0113

絶縁膜956及び下部容量電極953上に、絶縁膜957が形成されている。さらに、絶縁膜95上に、駆動TFTT1のIGZO膜155、及び、カソード電極166と補助配線658との相互接続部954が形成されている。相互接続部954は、IGZO膜155から分離されている。相互接続部954は、低抵抗IGZOで形成されており、図5Aから図6Eを参照して説明したように、駆動TFTT1のIGZO膜155の低抵抗領域と同時に、同一プロセスで形成される。

0114

IGZO膜155、相互接続部954及び絶縁膜957上に、絶縁膜958が形成されている。絶縁膜958は、エッチストップ膜である。絶縁膜958上に、ドレイン電極159、ソース電極160、及び、補助配線658が形成されている。アクティブ領域522内において絶縁膜958に形成されたコンタクトホールにおいて、コンタクト部168、169、657が形成されている。

0115

ドレイン電極159は、コンタクト部168において、IGZO膜155のドレイン領域552に接続されている。ソース電極160は、コンタクト部169において、IGZO膜155のソース領域553に接続されている。

0116

相互接続部954は、コンタクト部657において、補助配線658に接続されている。相互接続部954は、さらに、透明領域において、透明領域521内のコンタクト領域においてカソード電極166と接続している。カソード電極166は、積層された、画素定義層163、平坦化膜161、及び、絶縁膜958を貫通するコンタクトホール内のコンタクト領域において、相互接続部954に接続されている。平坦化膜161及びその上層の構成は、図5Bを参照して説明した構成と同様である。

0117

図11に示す駆動TFT T1は、チャネルエッチ型ボトムゲートTFTである。以下において、図10に示す構成例との相違点を主に説明する。図11に示す構成例において、図10に示す構成例における絶縁膜958が省略されている。ドレイン電極159及びソース電極160は、それぞれ、IGZO膜155のドレイン領域552及びソース領域553に(直接)接触している。また、補助配線658は、相互接続部954に(直接)接触している。

0118

上述のように、補助配線とカソード電極とを相互接続する、低抵抗IGZOで形成された相互接続部は、ボトムゲート構造を有する駆動TFTを含む画素構成にも適用することができる。

0119

以上、本開示の実施形態を説明したが、本開示が上記の実施形態に限定されるものではない。当業者であれば、上記の実施形態の各要素を、本開示の範囲において容易に変更、追加、変換することが可能である。ある実施形態の構成の一部を他の実施形態の構成に置き換えることが可能であり、ある実施形態の構成に他の実施形態の構成を加えることも可能である。

0120

10OLED表示装置、100TFT基板、105データ線、106走査線、107エミッション制御線、108電源線、109基準電圧供給線111カソード電源配線、114カソード電極形成領域、125 表示領域、131走査ドライバ、132 エミッションドライバ、133保護回路、151 透明絶縁基板、155IGZO膜、156ゲート絶縁膜、157ゲート電極、158層間絶縁膜、159ドレイン電極、160ソース電極、161平坦化膜、162アノード電極、163画素定義層、164 層間絶縁膜、166 透明カソード電極、168、169コンタクト部、181A、181B、181Cカソードコンタクト領域、200封止基板、251 主画素、252 副画素、253 画素定義層、300接合部、521 透明領域、522アクティブ領域、551チャネル領域、552ドレイン領域、553ソース領域、555相互接続部、557酸化物半導体パターン、651正孔供給膜、652有機発光膜、653電子供給膜、654キャリア生成膜、656 コンタクト領域、657 コンタクト部、658補助配線、701 上部容量電極、702 下部容量電極、711 コンタクト部、901 相互接続部、911 コンタクト領域、912 コンタクト部、952ボトムゲート電極、953 下部容量電極、954 相互接続部、956、957、958絶縁膜、C1 保持容量、E1OLED素子、134 ドライバIC、T1 駆動TFT

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