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技術 磁気メモリ及びメモリシステム

出願人 株式会社東芝
発明者 高谷聡池上一隆藤田忍杉山英行下村尚治
出願日 2018年9月3日 (1年6ヶ月経過) 出願番号 2018-164816
公開日 2019年9月12日 (6ヶ月経過) 公開番号 2019-153368
状態 未査定
技術分野 静的磁気メモリ MRAM・スピンメモリ技術 静的メモリのアクセス制御 ホール/MR素子
主要キーワード 共通導電層 参照端子 センス値 内部コントローラ 非選択領域 書き込み状況 直流方式 参照抵抗値
関連する未来課題
重要な関連分野

この項目の情報は公開日時点(2019年9月12日)のものです。
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図面 (20)

課題

磁気メモリの特性を向上する。

解決手段

実施形態の磁気メモリは、メモリ領域100内に設けられ、導電層20上に配列されたh個の磁気抵抗効果素子10を含む第1のメモリユニットMSと、iビットの第1のデータDTを受信し、第1のデータDTをjビット(j=h)の第2のデータDTxに変換し、第2のデータDTxを第1のメモリユニットMSに書き込む、第1の回路140,190と、を含み、第2のデータDTxは、m個の第1の値と(j−m)個の第2の値とを含み、mとjとの関係は、j/2−1≦m≦j/2+1、である。

概要

背景

磁気抵抗効果素子メモリ素子に用いたメモリデバイスが、開発及び研究されている。

概要

磁気メモリの特性を向上する。実施形態の磁気メモリは、メモリ領域100内に設けられ、導電層20上に配列されたh個の磁気抵抗効果素子10を含む第1のメモリユニットMSと、iビットの第1のデータDTを受信し、第1のデータDTをjビット(j=h)の第2のデータDTxに変換し、第2のデータDTxを第1のメモリユニットMSに書き込む、第1の回路140,190と、を含み、第2のデータDTxは、m個の第1の値と(j−m)個の第2の値とを含み、mとjとの関係は、j/2−1≦m≦j/2+1、である。

目的

効果

実績

技術文献被引用数
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牽制数
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請求項1

メモリ領域と、前記メモリ領域に設けられ、第1の導電層上に配列されたh個の第1の磁気抵抗効果素子を含む第1のメモリユニットと、iビットの第1のデータを受信し、前記第1のデータをjビット(j=h)の第2のデータに変換し、前記第2のデータを前記第1のメモリユニットに書き込む、第1の回路と、を具備し、前記第2のデータは、m個の第1の値と(j−m)個の第2の値とを含み、mとjとの関係は、j/2−1≦m≦j/2+1である、磁気メモリ

請求項2

前記メモリ領域に設けられ、第2の導電層上に配列されたh個の第2の磁気抵抗効果素子を含む第2のメモリユニットと、アドレスに基づいて、前記第1及び第2のメモリユニットのうち一方を読み出し対象に選択し、前記第1及び第2のメモリユニットのうち他方を用いて、前記読み出し対象からの第3のデータを読み出すための参照値を生成する第2の回路と、をさらに具備する請求項1に記載の磁気メモリ。

請求項3

前記メモリ領域に配置され、前記第1のメモリユニットを含む第1の領域と、前記メモリ領域に配置され、前記第2のメモリユニットを含む第2の領域と、前記第1の領域に配置され、前記第1のメモリユニットに接続された第1のワード線と、前記第2の領域に配置され、前記第2のメモリユニットに接続された第2のワード線と、をさらに具備し、前記第1の領域を示すアドレス値は、前記第2の領域を示すアドレス値と異なり、前記第1のワード線を示すアドレス値は、前記第2のワード線を示すアドレス値と同じである、請求項2に記載の磁気メモリ。

請求項4

前記第2の回路は、h個のセンスアンプユニットと、h個のセレクタと、を含み、前記h個のセンスアンプユニットの各々は、第1の端子及び第2の端子を含み、前記h個のセレクタの各々は、第3の端子及び第4の端子を含み、前記第1の端子は、前記セレクタのうち対応する1つの前記第3の端子に接続され、前記第2の端子は、前記セレクタのうち対応する1つの前記第4の端子に接続され、前記h個のセンスアンプユニットの前記第2の端子は、互いに接続され、前記セレクタは、前記アドレスに基づいて、前記第1及び第2のメモリユニットのうち一方を前記センスアンプユニットの前記第1の端子の各々に接続し、前記第1及び第2のメモリユニットのうち他方を前記センスアンプユニットの前記第2の端子の各々に接続する、請求項3に記載の磁気メモリ。

請求項5

前記第2の回路は、h個のセンスアンプユニットと、h個のセレクタと、カレントミラー回路とを含み、前記h個のセンスアンプユニットの各々は、第1の端子及び第2の端子を含み、前記h個のセレクタの各々は、第3の端子及び第4の端子を含み、前記カレントミラー回路は、第5の端子及び第6の端子を含み、前記第1の端子は、前記セレクタのうち対応する1つの前記第3の端子に接続され、前記第2の端子は、前記第5の端子に接続され、前記第6の端子は、前記第4の端子に接続され、前記セレクタは、前記アドレスに基づいて、前記第1及び第2のメモリユニットのうち一方を前記センスアンプユニットの前記第1の端子の各々に接続し、前記第1及び第2のメモリユニットのうち他方を前記カレントミラー回路に接続する、請求項3に記載の磁気メモリ。

請求項6

前記第2の回路は、前記第1の領域と前記第2の領域との間に、配置されている、請求項3乃至5のいずれか1項に記載の磁気メモリ。

請求項7

前記第2の回路は、jビットの前記第3のデータを、iビットの第4のデータに変換し、前記第4のデータを外部に送信する、請求項2乃至6のいずれか1項に記載の磁気メモリ。

請求項8

前記第1の磁気抵抗効果素子は、磁化の向きが可変な第1の磁性層と、磁化の向きが固定状態の第2の磁性層と、前記第1の磁性層と前記前記第2の磁性層との間の非磁性層と、を含み、前記第1の磁性層は、前記非磁性層と前記第1の導電層との間に、設けられている、請求項1乃至7のいずれか1項に記載の磁気メモリ。

請求項9

請求項1の磁気メモリと、前記第1のデータを前記磁気メモリに送信するデバイスと、を具備するメモリシステム

技術分野

0001

本発明の実施形態は、磁気メモリ及びメモリシステムに関する。

背景技術

0002

磁気抵抗効果素子メモリ素子に用いたメモリデバイスが、開発及び研究されている。

先行技術

0003

特開2006−318538号公報
特開2009−187631号公報

発明が解決しようとする課題

0004

磁気メモリの特性の向上を図る。

課題を解決するための手段

0005

本実施形態の磁気メモリは、メモリ領域と、前記メモリ領域に設けられ、第1の導電層上に配列されたh個の第1の磁気抵抗効果素子を含む第1のメモリユニットと、iビットの第1のデータを受信し、前記第1のデータをjビット(j=h)の第2のデータに変換し、前記第2のデータを前記第1のメモリユニットに書き込む、第1の回路と、を含み、前記第2のデータは、m個の第1の値と(j−m)個の第2の値とを含み、mとjとの関係は、j/2−1≦m≦j/2+1、である。

図面の簡単な説明

0006

第1の実施形態の磁気メモリを含むシステムの構成例を示す図。
第1の実施形態の磁気メモリの構成例を説明するための図。
第1の実施形態の磁気メモリの構成例を説明するための図。
第1の実施形態の磁気メモリを説明するための模式図。
第1の実施形態の磁気メモリを説明するための模式図。
第1の実施形態の磁気メモリを説明するための模式図。
第1の実施形態の磁気メモリを説明するための模式図。
第1の実施形態の磁気メモリを説明するための模式図。
第1の実施形態の磁気メモリを説明するための模式図。
第1の実施形態の磁気メモリを説明するための模式図。
第1の実施形態の磁気メモリを説明するための模式図。
第1の実施形態の磁気メモリを説明するための模式図。
第1の実施形態の磁気メモリを説明するための模式図。
第1の実施形態の磁気メモリの動作例を示すフローチャート
第1の実施形態の磁気メモリの動作例を説明するための模式図。
第1の実施形態の磁気メモリの動作例を説明するための模式図。
第1の実施形態の磁気メモリの動作例を示すフローチャート。
第2の実施形態の磁気メモリの構成例を説明するための図。
第2の実施形態の磁気メモリの構成例を説明するための図。
第2の実施形態の磁気メモリを説明するための模式図。
第3の実施形態の磁気メモリを説明するための模式図。
第4の実施形態の磁気メモリの構成例を説明するための図。
第4の実施形態の磁気メモリを説明するための模式図。
第4の実施形態の磁気メモリを説明するための模式図。
第4の実施形態の磁気メモリを説明するための模式図。
第4の実施形態の磁気メモリを説明するための模式図。
第5の実施形態の磁気メモリを説明するための模式図。
第5の実施形態の磁気メモリを説明するための模式図。
第5の実施形態の磁気メモリを説明するための模式図。
第5の実施形態の磁気メモリを説明するための模式図。
第5の実施形態の磁気メモリを説明するための模式図。
第5の実施形態の磁気メモリを説明するための模式図。

実施例

0007

以下、図面を参照しながら、本実施形態について詳細に説明する。以下の説明において、同一の機能及び構成を有する要素については、同一符号を付す。
また、以下の各実施形態において、末尾に区別化のための数字英字を伴った参照符号(例えば、ワード線WLやビット線BL、各種の電圧及び信号など)を付された構成要素が、相互に区別されなくとも良い場合、末尾の数字/英字が省略された記載(参照符号)が用いられる。

0008

[実施形態]
図1乃至図32を参照して、実施形態の磁気メモリ及びその制御方法について、説明する。

0009

(1) 第1の実施形態
図1乃至図17を参照して、第1の実施形態の磁気メモリ及びその制御方法について、説明する。

0010

(a) 構成
図1乃至図4を参照して、本実施形態の磁気メモリの全体構成について説明する。

0011

図1は、本実施形態の磁気メモリを含むシステムの一例を示すブロック図である。

0012

図1に示されるように、システムは、例えば、本実施形態の磁気メモリ1、コントローラ5及びホストデバイス900を含む。

0013

ホストデバイス900は、コントローラ5を介して、データの書き込み(記憶)、データの読み出し、及びデータの消去などの各種の動作を、磁気メモリ1に要求できる。

0014

本実施形態の磁気メモリ(メモリデバイス)1は、メモリ素子としての磁気抵抗効果素子を含む。
磁気メモリ(スピンメモリともよばれる)1は、コントローラ5に直接的又は間接的に接続されている。例えば、磁気メモリ1は、ストレージクラスメモリ、メインメモリ又はキャッシュメモリである。

0015

コントローラ5は、接続端子コネクタバス又はケーブルを介して、ホストデバイス900に直接的又は間接的に結合されている。

0016

コントローラ5は、磁気メモリ1の動作を制御できる。コントローラ5は、処理回路内蔵メモリ及びECC回路などを含む。

0017

コントローラ5は、ホストデバイス900からの要求に基づいて、コマンドを生成する。コントローラ5は、生成したコマンドを、磁気メモリ1に送信する。
磁気メモリ1は、コントローラ5からのコマンドに対応する動作を実行する。

0018

例えば、コントローラ5は、ホストデバイス900からの要求がデータの書き込みである場合において、書き込みコマンドを磁気メモリに送信する。コントローラ5は、書き込みコマンドと共に、書き込み対象アドレス、磁気メモリに書き込むべきデータ、及び、制御信号を送信する。磁気メモリ1は、書き込みコマンド及び制御信号に基づいて、書き込むべきデータを、選択されたアドレスに書き込む。

0019

例えば、コントローラ5は、ホストデバイス900からの要求がデータの読み出しである場合において、読み出しコマンドを磁気メモリに送信する。コントローラ5は、読み出しコマンドと共に、選択すべきメモリセルのアドレス及び制御信号を送信する。磁気メモリ1は、読み出しコマンド及び制御信号に基づいて、選択されたアドレスから、データを読み出す。磁気メモリ1は、読み出されたデータを、コントローラ5に送信する。コントローラ5は、磁気メモリ1からのデータを受信する。コントローラ5は、磁気メモリ1からのデータを、ホストデバイス900に送信する。

0020

このように、磁気メモリ1は、メモリシステム内において、他のデバイス900,5からの要求/命令及び制御によって、所定の動作を実行する。

0021

例えば、磁気メモリ1及びコントローラ5は、モジュール(例えば、メモリモジュール)800内に設けられている。ホストデバイス900は、メモリモジュール800に電気的に結合されている。ホストデバイス900は、携帯端末スマートフォンゲーム機器プロセッササーバ、及び、パーソナルコンピュータなどから選択される少なくとも1つのデバイスである。

0022

以下において、コントローラ5及びホストデバイス900の少なくとも一方は、外部デバイスとよばれる。

0023

尚、本実施形態の磁気メモリ1は、コントローラ5内又はホストデバイス900内のメモリでもよい。この場合において、磁気メモリ1は、コントローラ5内のCPU(処理回路)、又は、ホストデバイス900内のCPU(又はコントローラ)によって、制御される。本実施形態において、コントローラ5は、ホストデバイス900内に設けられていてもよい。メモリモジュール800は、ホストデバイス900内に設けられてもよい。

0024

図2は、本実施形態の磁気メモリの内部構成を示すブロック図である。

0025

図2に示されるように、本実施形態の磁気メモリ1は、メモリセルアレイ100、ロウ制御回路110、カラム制御回路120、デコード回路130、書き込み回路140、読み出し回路150、I/O回路160、電圧生成回路170、及び、制御回路190などを含む。

0026

メモリセルアレイ(メモリ領域ともよばれる)100は、複数のメモリセルストリング制御単位又は選択単位)MSを含む。本実施形態及び後述する実施形態において、メモリセルストリングは、メモリユニットを構成する。

0027

各メモリセルストリングMSは、複数のメモリ素子(メモリセルともよばれる)10を含む。メモリセルストリングMSにおいて、複数のメモリ素子10は、共通の導電層(以下では、電極又は配線ともよばれる)20に接続されている。メモリセルストリングMSにおいて、複数のメモリ素子10は、例えば、互いに異なるビット線BLに接続されている。本実施形態において、メモリ素子10は、磁気抵抗効果素子である。
メモリセルストリングMSの詳細な構成は、後述される。

0028

ロウ制御回路110は、メモリセルアレイ100の複数のロウを制御する。ロウ制御回路110に、デコード回路130からのアドレスのデコード結果ロウアドレス)が供給される。ロウ制御回路110は、アドレスのデコード結果に基づいたロウ(例えば、少なくとも1つのワード線)を、選択状態に設定する。以下において、選択状態に設定されたロウ(ワード線)は、選択ロウ選択ワード線)とよばれる。選択ロウ以外のロウは、非選択ロウ非選択ワード線)とよばれる。

0029

カラム制御回路120は、メモリセルアレイ100の複数のカラムを制御する。カラム制御回路120に、デコード回路130からのアドレスのデコード結果(カラムアドレス)が供給される。カラム制御回路120は、アドレスのデコード結果に基づいたカラム(例えば、少なくとも1つのビット線BL)を、選択状態に設定する。以下において、選択状態に設定されたカラム(ビット線)は、選択カラム選択ビット線)とよばれる。選択カラム以外のカラムは、非選択カラム非選択ビット線)とよばれる。

0030

デコード回路130は、I/O回路160からのアドレスADRをデコードする。デコード回路130は、アドレスADRのデコード結果を、ロウ制御回路110及びカラム制御回路120に供給する。アドレス(例えば、物理アドレス)ADRは、選択されるカラムアドレス及び選択されるロウアドレスを、含む。

0031

書き込み回路(書き込み制御回路又は書き込みドライバともよばれる)140は、書き込み動作(データの書き込み)のための各種の制御を行う。書き込み回路140は、書き込み動作時において、書き込み電流を、メモリセルストリングMSに供給することによって、メモリ素子10にデータを書き込む。
例えば、書き込み回路140は、電圧源(又は電流源)、ラッチ回路などを有する。

0032

読み出し回路(読み出し制御回路又は読み出しドライバともよばれる)150は、読み出し動作(データの読み出し)のための各種の制御を行う。読み出し回路150は、読み出し動作時において、ビット線BLの電位又は電流値を制御することによって、メモリ素子10内のデータを読み出す。
例えば、読み出し回路150は、電圧源(又は電流源)、ラッチ回路、センスアンプ回路などを有する。

0033

尚、書き込み回路140及び読み出し回路150は、互いに独立な回路に限定されない。例えば、書き込み回路と読み出し回路とは、相互に利用可能な共通な構成要素(例えば、電流源/電圧源)を有し、1つの統合的な回路として磁気メモリ内に設けられてもよい。

0034

I/O回路(入出力回路)160は、磁気メモリ1内における各種の信号の送受信のためのインターフェイス回路である。

0035

I/O回路160は、iビットのデータDTを、送信(出力)/受信(入力)する。

0036

I/O回路160は、書き込み動作時において、外部デバイス(例えば、コントローラ5)からのデータDTを、書き込みデータとして、制御回路190に送信する。I/O回路160は、読み出し動作時において、メモリセルアレイ100から制御回路190へ読み出されたデータを、読み出しデータとして、外部デバイスへ送信する。

0037

I/O回路160は、外部デバイスからのアドレスADRを、デコード回路130に転送する。I/O回路160は、外部デバイスからのコマンドCMDを、制御回路190に転送する。I/O回路160は、制御信号CNTを、制御回路190と外部デバイスとの間で送受信する。

0038

電圧生成回路170は、外部デバイスから提供された電源電圧を用いて、メモリセルアレイ100の各種の動作のための電圧を生成する。

0039

電圧生成回路170は、書き込み動作時において、書き込み動作のために生成された様々な電圧を、書き込み回路140に出力する。電圧生成回路170は、読み出し動作時において、読み出し動作のために生成された様々な電圧を、読み出し回路150に出力する。

0040

制御回路(ステートマシーンシーケンサまたは内部コントローラともよばれる)190は、制御信号CNT及びコマンドCMDに基づいて、磁気メモリ1内の各回路の動作を制御する。

0041

例えば、コマンドCMDは、磁気メモリ1が実行すべき動作を示す信号である。例えば、制御信号CNTは、外部デバイス5,900と磁気メモリ1との間の動作タイミング及び磁気メモリの内部の動作タイミングを制御するための信号である。

0042

本実施形態において、制御回路190は、iビットのデータDTを、jビットのデータDTxに変換可能なように、構成されている。制御回路190は、jビットのデータDTxを、iビットのデータに変換可能なように構成されている。“i”は、0より大きい自然数である。“j”は、“i”より大きい自然数である。

0043

本実施形態の磁気メモリ1の書き込み動作時において、制御回路190は、I/O回路160からのiビットのデータDTを、jビットのデータDTxに変換する。制御回路190は、変換されたデータDTxを書き込み回路140へ送信する。書き込み回路140は、jビットのデータDTxをメモリセルアレイ100内のメモリセルストリングMSに書き込む。

0044

このように、本実施形態において、外部デバイスからのiビットの書き込みデータDTxは、jビットのデータに変換されて、メモリセルアレイ100内に格納(プログラム)される。

0045

本実施形態の磁気メモリ1の読み出し動作時において、読み出し回路150は、選択されたメモリセルストリングMSから、jビットのデータDTxを読み出す。読み出し回路150は、読み出されたデータDTxを制御回路190へ送信する。

0046

制御回路190は、読み出し回路150からのjビットのデータDTxを、iビットのデータDTに変換する。

0047

制御回路190は、変換されたiビットのデータDTを、I/O回路160に送信する。I/O回路160は、制御回路190からのiビットのデータDTを、外部デバイス5,900へ送信する。

0048

このように、本実施形態において、メモリセルアレイ100内のjビットのデータDTxは、iビットの読み出しデータDTに変換されて、磁気メモリ1の外部に読み出される。

0049

例えば、制御回路190は、iビットのデータDTとjビットのデータDTxとの間のデータ変換のための回路191を、有する。回路(以下では、データ変換回路ともよばれる)191は、データの変換(及び逆変換)のためのテーブルを保持する回路、又は、データ変換のための計算(例えば、論理演算)を実行する回路である。

0050

本実施形態の磁気メモリは、例えば、MRAM(又はスピンRAM)である。

0051

<メモリセルストリングの構成例>
図3及び図4を参照して、本実施形態のMRAMのメモリセルストリングの内部構成について説明する。

0052

図3は、本実施形態のMRAMのメモリセルストリングの基本的な構成を説明するための鳥瞰図である。

0053

図3に示されるように、メモリセルストリングMSは、導電層20上に配列された複数(h個)の磁気抵抗効果素子10を含む。複数の磁気抵抗効果素子10は、共通の導電層20に電気的に接続されている。以下では、導電層20は、共通導電層20ともよばれる。

0054

磁気抵抗効果素子10は、2つの磁性層11,12と、非磁性層13とを少なく
とも含む。

0055

2つの磁性層11,12のそれぞれは、磁化を有する。磁性層11の磁化の向きは、可変である。磁性層12の磁化の向きは、不変固定状態)である。
本実施形態において、磁化の向きが可変な磁性層11は、記憶層11とよばれ、磁化の向きが不変な磁性層12は、参照層12とよばれる。尚、磁性層11は、自由層又は磁化自由層などとよばれる場合もある。磁性層12は、固定層ピン層ピンド層、又は磁化不変層などとよばれる場合もある。

0056

本実施形態において、“参照層の磁化の向きが不変である”又は“参照層の磁化の向きが固定状態である(例えば、固定されている)”とは、記憶層の磁化の向きを変えるための電流又は電圧(又は、電流/電圧に起因するスピントルク)がメモリセルストリング(MTJ素子)に供給された場合において、参照層の磁化の向きが、供給された電流又は電圧によってその電流又は電圧の供給の前後で変化しないことを、意味する。

0057

例えば、磁性層11,12は、面内磁気方性(平行磁気異方性)を有している。
磁性層11,12の磁化容易軸方向は、層面に対して平行である。磁性層11,12の磁化容易軸方向は、磁性層11,12の積層方向に対して垂直である。例えば、磁性層11,12の磁化容易軸方向は、複数の磁気抵抗効果素子10の配列方向(導電層20の長手方向)と交差する方向に設定されている。

0058

非磁性層13は、2つの磁性層11,12間に設けられている。非磁性層13は、トンネルバリア層13として機能する。例えば、トンネルバリア層13は、酸化マグネシウムを含む絶縁層である。トンネルバリア層13は、トンネル電流が流れる非常に薄い絶縁膜である。

0059

メモリセルストリングMSのMTJ素子10において、記憶層11が、導電層20上に設けられている。参照層12は、トンネルバリア層13を介して、記憶層11上方に積層されている。本実施形態において、参照層12の磁化の向きは、図3紙面の奥行き側から紙面の手前側へ向かう向きに設定されている。

0060

例えば、2つの磁性層11,12及びトンネルバリア層13によって、磁気トンネル接合が、形成される。本実施形態において、磁気トンネル接合を有する磁気抵抗効果素子10は、MTJ素子10とよばれる。

0061

MTJ素子10の抵抗値抵抗状態)は、記憶層11の磁化の向きと参照層12の磁化の向きとの相対的な関係(磁化配列)に応じて、変わる。例えば、MTJ素子10は、第1の抵抗状態又は第2の抵抗状態を取り得る。

0062

例えば、MTJ素子10は、直方体の構造を有し、長方形状の平面形状を有する。尚、MTJ素子10は、正方形状、円形状又は楕円形状の平面形状を有していてもよい。

0063

メモリセルストリングMSに対する動作の制御のために、複数のトランジスタTR1,TR2,TR3が、メモリセルストリングMSに接続されている。

0064

例えば、トランジスタTR1の電流経路ソースドレイン)は、導電層20の長手方向(延在方向、MTJ素子の配列方向)において、導電層20の一端に接続されている。トランジスタTR2の電流経路は、導電層20の長手方向において、導電層20の他端に接続されている。

0065

複数のトランジスタTR3は、複数のMTJ素子10に1対1で対応するように、設けられている。トランジスタTR3の電流経路の一端は、対応するMTJ素子10の参照層12に接続されている。トランジスタTR3の電流経路の他端は、対応するビット線BLに接続されている。

0066

図4は、本実施形態のMRAMのメモリセルストリングを含むメモリセルアレイの一例を示す等価回路図である。

0067

図4に示されるように、複数のメモリセルストリングMS(MS−1,・・・,MS−k)が、メモリセルアレイ100内に設けられている。複数のメモリセルストリングMSは、Y方向に配列されている。kは、2以上の自然数である。

0068

メモリセルアレイ100は、複数の導電層20を含む。複数の導電層20は、メモリセルストリングMSごとに分離されている。1つのメモリセルストリングMSは、1つの導電層20を含む。

0069

メモリセルアレイ100は、複数のビット線BL(BL−1,BL−2,・・・,BL−j)を含む。ビット線BLは、Y方向に配列された複数のメモリセルストリングMSに共有に接続されている。

0070

各メモリセルストリングMSにおいて、複数のMTJ素子10(10−1,10−2,・・・,10−j)が、導電層20に接続されている。

0071

MTJ素子10の一端は、導電層20に接続されている。MTJ素子10の他端は、トランジスタTR3の電流経路(ソース/ドレイン)を介して、複数のビット線BLのうち対応する1つに接続されている。

0072

メモリセルアレイ100は、複数の配線23,24を含む。

0073

複数の配線23,24は、Y方向に配列された複数のメモリセルストリングMSに共通に接続されている。配線23は、トランジスタTR1の電流経路を介して、導電層20の一端に接続されている。配線24は、トランジスタTR2の電流経路を介して、導電層20の他端に接続されている。

0074

メモリセルアレイ100は、複数のワード線WL(WL−1,・・・,WL−k)を含む。各メモリセルストリングMSのトランジスタTR1,TR2,TR3のゲートは、複数のワード線WLのうち対応する1つに接続されている。

0075

トランジスタTR1,TR2,TR3は、メモリセルストリングMS及びMTJ素子(メモリセル)10を活性化(選択)するための素子として機能する。

0076

ワード線WLの電位の制御によって、トランジスタTR1,TR2,TR3が、オン又はオフされる。これによって、複数のメモリセルストリングMSのうち少なくとも1つ(例えば、1以上のロウ)が、選択状態に設定され、他のメモリセルストリングが、非選択状態に設定される。

0077

ビット線BLの電位の制御によって、所定の極性及び電圧値を有する電圧が、MTJ素子10の参照層12に印加される。

0078

配線23,24の電位(電流のソース/シンク)の制御によって、導電層20に対する電流(又は電圧)の供給の方向が、制御される。例えば、導電層20に流す電流の向きに応じて、2つの配線23,24のうち一方の配線が、高電位側(例えば、正の電位、電流ソース側)に設定され、他方の配線が、低電位側(例えば、グランド電圧電流シンク側)に設定される。

0079

各配線WL,BL,23,24の制御は、実行すべき動作に応じて、ロウ制御回路110、カラム制御回路120、書き込み回路140、及び、読み出し回路150によって、行われる。

0080

尚、メモリセルストリングMSを用いたメモリセルアレイ100の構成は、図4に示される例に限定されない。

0081

(b)原理
図5乃至図10を参照して、本実施形態のMRAMにおけるメモリデバイスとしての動作を実行するための様々な原理について、説明する。

0082

磁気抵抗効果
図5は、本実施形態のMRAMにおける、メモリ素子としての磁気抵抗効果素子(MTJ素子)を説明するための図である。

0083

図5の(a)は、磁気抵抗効果素子が第1の抵抗状態を有する場合における、磁気抵抗効果素子の磁化配列状態を模式的に示す図である。図5の(b)は、磁気抵抗効果素子が第2の抵抗状態を有する場合における、磁気抵抗効果素子の磁化配列状態を模式的に示す図である。

0084

上述のように、磁性層11,12は、面内磁気異方性(平行磁気異方性)を有している。磁性層11,12の磁化方向(磁化容易軸方向)は、磁性層の層面に対して、実質的に平行である。磁性層11,12の磁化方向は、複数の層11,12,13の積層方向に対して、実質的に垂直である。例えば、磁性層11,12の面内磁気異方性は、磁性層の形状磁気異方性などによって生じる。以下において、磁性層の面内磁気異方性を利用したMTJ素子は、面内磁化型MTJ素子(又は平行磁化型MTJ素子)とよばれる。

0085

MTJ素子10の抵抗状態(抵抗値)は、記憶層11の磁化の向きと参照層12の磁化の向きとの相対的な関係(磁化配列)に応じて、変わる。

0086

図5の(a)に示されるように、記憶層11の磁化の向きが、参照層12の磁化の向きと同じである場合、MTJ素子10は、第1の抵抗状態(第1の磁化配列状態)を有する。第1の抵抗状態を有するMTJ素子10は、抵抗値Rpを有する。

0087

図5の(b)に示されるように、記憶層11の磁化の向きが、参照層12の磁化の向きと反対である場合、MTJ素子10は、第2の抵抗状態(第2の磁化配列状態)を有する。第2の抵抗状態を有するMTJ素子10は、抵抗値Rapを有する。抵抗値Rapは、抵抗値Rpより高い。

0088

このように、MTJ素子10は、2つの磁性層11,12の磁化配列に応じて、低抵抗状態及び高抵抗状態のうちいずれか1つの状態を取り得る。

0089

磁気抵抗効果は、このような2つの磁性層11,12の磁化の向きの相対的な関係によって抵抗値が変化する現象である。

0090

例えば、MTJ素子10は、1ビットのデータ(“0”データ及び“1”データ)を保持する。この場合において、MTJ素子10の抵抗状態が、第1の抵抗状態に設定された時、メモリセルMCは、第1のデータ保持状態(例えば、“0”データ保持状態)に設定される。MTJ素子10の抵抗状態が第2の抵抗状態に設定された時、メモリセルMCは、第2のデータ保持状態(例えば、“1”データ保持状態)に設定される。

0091

本実施形態において、MTJ素子10における記憶層11の磁化の向きと参照層12の磁化の向きとが同じである磁化配列状態は、平行状態(又はP状態)とよばれる。MTJ素子10における記憶層11の磁化の向きと参照層12の磁化の向きとが反対である磁化配列状態は、反平行状態(又はAP状態)ともよばれる。

0092

以下のように、本実施形態のMRAMにおいて、MTJ素子10の磁化配列(P/AP状態)を制御するために、スピンホール効果及び電圧効果が、用いられる。

0093

<スピンホール効果>
図6を用いて、本実施形態のMRAMに用いられるスピンホール効果について、説明する。

0094

図6の(a)及び(b)は、スピンホール効果を説明するための模式図である。図6の(a)及び(b)において、MTJ素子10は、導電層20の“ZA”側の面(以下では、導電層20の表面とよばれる)に設けられている。

0095

本実施形態のMRAMにおいて、スピンホール効果(又はSOT:Spin Orbit Torqueともよばれる)が、MTJ素子10の記憶層の磁化反転に用いられる。

0096

例えば、スピンホール効果の発現のために、スピン軌道相互作用を有する材料が、用いられる。

0097

図6の(a)及び(b)において、導電層20は、大きいスピン軌道相互作用を有する材料から形成される。例えば、導電層20は、銅(Cu)、ロジウム(Rh)、パラジウム(Pd)、銀(Ag)、ハフニウム(Hf)、タンタル(Ta)、タングステン(W)、レニウム(Re)、オスミウム(Os)、イリジウム(Ir)、白金(Pt)、金(Au)、ビスマス(Bi)など金属、これらの金属の1以上を含む酸化物、及び、これらの金属の1以上を含む窒化物の中から選択される少なくとも1つの材料から形成された層である。但し、導電層は、大きいスピン軌道相互作用を有する材料であれば、これらの材料に限定されない。
以下において、導電層20は、スピン軌道相互作用層(SO層)ともよばれる。

0098

電流Iwr(Iwr1,Iwr2)が、導電層20に供給される。電流(書き込み電流)Iwrは、アップスピンSP1を有する電荷電子)とダウンスピンSP2を有する電荷とを含む。

0099

電流Iwrが、導電層20内を流れる場合において、電流が流れる向き(スピンの向き)に応じて、アップスピンSP1とダウンスピンSP2とが、互いに反対方向に散乱される。

0100

スピン(“S”と表記される)、スピン流(“Is”と表記される)及び電子の流れ(“Ie”と表記される)の関係は、次の(式A)で示される。尚、電子の流れ“Ie”の向きは、電流Iwrの流れる向きと反対である。“S”は、ベクトルである。
Is∝S×Ie ・・・(式A)
(式A)で示されるように、スピン流“Is”は、スピン“S”と電子の流れ“Ie”との外積に比例する。

0101

これによって、スピン流Isが、スピン軌道相互作用を有する導電層20内に発生する。このようなスピン流Isを発生させる現象が、スピンホール効果である。

0102

電流Iwrが導電層20内を流れることによって、スピン流Isが、導電層20内に発生する。

0103

例えば、図6の(a)に示されるように、電流Iwr1が、図中の導電層20の“XB”側(左側)から“XA”側(右側)に向かって流れる場合において、アップスピンSP1が導電層20の“ZB”側(導電層20の裏面側)に散乱し、ダウンスピンSP2が導電層20の“ZA”側(導電層20の表面側)に散乱する。

0104

例えば、図6の(b)に示されるように、電流Iwr2が、図中の導電層20の“XA”側から“XB”側に向かって流れる場合において、アップスピンSP1が、導電層20の“ZA”側に散乱し、ダウンスピンSP2が、導電層20の“ZB”側に散乱する。

0105

図6の(a)及び(b)に示されるように、導電層20に通電される電流Iwrの極性(電流の流れる向き)の反転によって、導電層20上のMTJ素子10の記憶層11に作用するスピントルクの向きが反転する。

0106

スピンホール効果で発生するスピン流Isに起因するスピン軌道トルク(SOT)が、導電層20上のMTJ素子10に印加される。

0107

スピン軌道トルクとして記憶層11に作用するスピンの向きは、導電層20内を流れる電流Iwrの向きに応じて、変わる。
したがって、導電層20内を流れる電流Iwrの向きの制御によって、記憶層11の磁化の向きが、参照層12の磁化の向きに対して平行の向き又は反平行の向きに、制御され得る。

0108

このように、本実施形態のMRAMにおいて、スピンホール効果によって、MTJ素子10の記憶層11の磁化の向きを、印加されるスピンの向きに応じて、変える(反転させる)ことができる。

0109

スピンホール効果を用いたMRAMは、トンネルバリア層13に直接電流を流さずに、MTJ素子10に対するデータの書き込みを行うことができる。それゆえ、スピンホール効果を用いたMRAMにおいて、トンネルバリア層13の破壊は、抑制できる。

0110

また、スピンホール効果を用いたMRAMにおいて、書き込み動作における電流の経路は、読み出し動作時における電流の経路と異なる。それゆえ、スピンホール効果を用いたMRAMにおいて、リードディスターブは、実質的に発生しない。

0111

図3のような複数のMTJ素子10が1つの導電層20上に配置された構造において、スピンホール効果によって、書き込み動作が、複数のMTJ素子10に一括に実行できる。
これによって、本実施形態のMRAMにおいて、1ビット当たりの書き込みエネルギー(例えば、消費電力)とセルサイズの微細化とを、実現できる。

0112

図3の構成に対して、電流Iwrが導電層20に流される場合、導電層20上の複数のMTJ素子10において、データを書き込む素子(選択素子)とデータを書き込まない素子(非選択素子)とが存在する場合がある。選択素子は、書き込み動作時において、記憶層11の磁化を反転させるべきMTJ素子である。非選択素子は、書き込み動作時において、記憶層11の磁化を反転させないMTJ素子である。

0113

以下のように、本実施形態のMRAMは、電圧効果(VCMA:Voltage controlled magnetic anisotropy)によって、共通の導電層20上の複数のMTJ素子10に対するデータの書き込み/非書き込みを、制御する。

0114

<電圧効果>
図7を参照して、本実施形態のMRAMにおける、磁気抵抗効果素子の電圧効果について、説明する。

0115

電圧効果は、MTJ素子10の記憶層11と参照層12との間に電圧を印加することにより、記憶層11の磁気異方性エネルギー(例えば、垂直磁気方性エネルギー)が変化する現象である。

0116

記憶層11の垂直磁気異方性を変化させることによって、MTJ素子10における平行状態(P状態)と反平行状態(AP状態)との間のエネルギー障壁が、変化する。
これによって、スピンホール効果によるMTJ素子の磁化反転電流(磁化反転しきい値)Icの増加及び低減が、制御可能である。磁化反転電流/磁化反転しきい値は、書き込み対象のMTJ素子の記憶層の磁化の向きを反転させることが可能なスピン軌道トルク(スピン流)を生じさせる電流の電流値である。

0117

例えば、図7(及び図5)に示されるように、MTJ素子10に、面内磁化膜が用いられる。面内磁化膜において、記憶層11及び参照層12の磁化の向きは、磁性層11,12の層面(膜面)に対して平行である。

0118

面内磁化膜を用いたMTJ素子10において、記憶層11の垂直磁気異方性エネルギーを増加させる(垂直安定状態に近づける)ように電圧VCNTがMTJ素子10に印加された場合、記憶層11の磁化反転しきい値Icは、面内磁気異方性エネルギーが相対的に減少する結果として、低減する。

0119

これとは反対に、電圧VCNTの印加によって記憶層11の垂直磁気異方性エネルギーが減少される(面内磁化をより安定化させる)場合、記憶層11の磁化反転しきい値Icは、増加する。

0120

尚、垂直磁化膜がMTJ素子に用いられる場合、垂直磁化膜が用いられたMTJ素子における垂直磁気異方性エネルギーと電圧との関係は、面内磁化膜が用いられたMTJ素子における垂直磁気異方性エネルギーと電圧との関係と逆になる。

0121

電圧の印加による磁化反転しきい値Icの増減は、MTJ素子に印加される電圧(以下、MTJ電圧又は制御電圧ともよばれる)の極性に応じて、決まる。ここで、MTJ電圧は、MTJ素子10の下部の導電層20側の電位を基準とした、導電層20の電位(記憶層側の電位)とMTJ素子10の上部のトランジスタTR3側の電位(参照層側の電位)との電位差である。

0122

例えば、一例としての面内磁化型のMTJ素子において、記憶層にCoFeB層が用いられ、トンネルバリア層にMgO層が用いられる。

0123

図7の(a)に示されるように、面内磁化型のMTJ素子10において、参照層12に負の電圧値VaのMTJ電圧VCNT(以下では、電圧Vaと表記される)が印加された場合(記憶層側の電位が、参照層側の電位より高い場合)に、記憶層11の磁化反転しきい値Icが減少する。

0124

図7の(b)に示されるように、面内磁化型のMTJ素子10において、参照層12に正の電圧値Vd(又は0V)のMTJ電圧VCNT(以下では、電圧Vdと表記される)が印加された場合(参照層側の電位が、記憶層側の電位より高い場合)に、記憶層11の磁化反転しきい値Icが増加する。

0125

このような電圧効果による記憶層11の磁化反転しきい値の変化を利用する場合において、同じ導電層20上に配列された複数のMTJ素子10のうち、書き込み対象のMTJ素子(選択素子)の磁化反転しきい値Icが、図7の(a)の電位状態によって書き込み電流Iwrの電流値以下の値に設定され、非書き込み対象のMTJ素子(非選択素子)10の磁化反転しきい値Icが、図7の(b)の電位状態によって書き込み電流Iwrの電流値よりも大きな値に設定される。

0126

書き込み電流の電流値が、電圧効果による磁化反転しきい値の変動を考慮して設定されることによって、同じ導電層20上に配列された複数のMTJ素子10に対して、選択的にデータを書き込むことができる。

0127

以下のように、本実施形態のMRAMは、メモリセルストリングMS内の複数のMTJ素子10に対するデータの書き込みを、制御できる。

0128

<書き込み動作>
上述の図5乃至図7を用いて説明された現象/原理に基づいて、本実施形態のMRAMは、以下のように、書き込み動作を実行できる。

0129

図8は、本実施形態のMRAMの書き込み動作の基本例を説明するための模式図である。

0130

図8の(a)及び(b)は、MTJ素子に対するデータの書き込みを説明するための模式図である。

0131

本実施形態のMRAMのデータの書き込み動作において、データの書き込み対象のMTJ素子において、MTJ素子10の記憶層11の磁化反転しきい値Icを減少させるように、所定の極性及び電圧値を有するMTJ電圧Vaが、MTJ素子10に印加される。記憶層11の磁化反転しきい値Icが減少された状態で、書き込むべきデータに応じた向きに流れる書き込み電流が、導電層20に供給される。

0132

これらによって、スピンホール効果によるスピンが、導電層20上のMTJ素子10に対して印加され、記憶層の磁化の向きが、反転する。

0133

図8の(a)に示されるように、AP状態に対応するデータ(例えば、“1”データ)がMTJ素子10に書き込まれる場合、MTJ素子10の参照層側の電位が、記憶層側の電位より低くなるように、負の電圧値のMTJ電圧VCNT(選択電圧Va)が、MTJ素子10の参照層12に、印加される。

0134

例えば、書き込み電流Iwr1が導電層20のXB側からXA側に向かって流れるように、書き込み電流Iwr1が、導電層20に供給される。

0135

これによって、導電層20上のMTJ素子に対して、MTJ素子10のAP状態に対応するデータが、書き込まれる。

0136

図8の(b)に示されるように、P状態に対応するデータ(例えば、“0”データ)がMTJ素子10に書き込まれる場合(MTJ素子10が選択状態に設定される場合)、MTJ素子10の参照層側の電位が記憶層側の電位より低くなるように、負の電圧値のMTJ電圧VCNT(選択電圧Va)が、MTJ素子10の参照層12に、印加される。

0137

図8の(c)は、MTJ素子に対するデータの書き込みの禁止(抑制)を説明するための模式図である。

0138

例えば、書き込み電流Iwr2が導電層20のXA側からXB側に向かって流れるように、書き込み電流Iwr2が、導電層20に供給される。

0139

これによって、導電層20上のMTJ素子に対して、MTJ素子10のP状態に対応するデータが、書き込まれる。

0140

上述のように、1つのメモリセルストリングにおいて、共通の導電層20に、複数のMTJ素子10が配列されている。

0141

それゆえ、メモリセルストリング内において、書き込むべきデータ(書き込み電流の供給方向)に応じて、書き込み対象のMTJ素子の他に、非書き込み対象のMTJ素子が存在し得る。

0142

例えば、導電層20上の複数のMTJ素子10のうち、書き込み対象のMTJ素子(選択素子)において、記憶層11の磁化反転しきい値Icが減少するように、選択電圧Vaが、MTJ素子10に印加される。これに対して、導電層20上のMTJ素子のうち、非書き込み対象の素子(非選択素子)10において、記憶層11の磁化反転しきい値Icが増加するように、所定の極性及び電圧値VdのMTJ電圧VCNTが、MTJ素子10に印加される。

0143

図8の(c)に示されるように、MTJ素子10にデータを書き込まない場合(MTJ素子10が非選択状態に設定される場合)、MTJ素子10の参照層側の電位が記憶層側の電位より高くなるように、正の電圧値Vdを有するMTJ電圧VCNT(非選択電圧Vd)が、MTJ素子10の参照層12に、印加される。

0144

これによって、書き込み電流Iwr2(又は、書き込み電流Iwr1)が導電層20内を流れていたとしても、非選択状態のMTJ素子10において、データの書き込み(記憶層11の磁化反転)は、生じない。

0145

このように、スピンホール効果及び電圧効果によって、導電層20上の複数のMTJ素子10のうち、書き込み対象のMTJ素子の磁化配列が、選択的にAP状態からP状態(又は、P状態からAP状態)へ変化され、非書き込み対象のMTJ素子の磁化配列は、AP状態(又は、P状態)に維持される。

0146

本実施形態のMRAMにおいて、“1/0”の配列パターンのデータの書き込みを、共通の導電層20上の複数のMTJ素子に対して、実現できる。

0147

本実施形態において、これらの原理によって書き込み動作を実行するメモリは、Voltage Control Spintronic Memory (VoCSM)またはVoltage Control Magnetic Memoryとよばれる。

0148

上述のように、VoCSMの書き込み動作時において、メモリセルストリングMSに書き込まれるデータのデータコード(“1”及び“0”の配列パターン)に応じて、書き込み及び非書き込みに応じたMTJ電圧Va,Vdが、各MTJ素子10に印加される。

0149

書き込み対象のMTJ素子に対して、負バイアス(電圧Va)が印加され、非書き込み対象のMTJ素子に対して、正バイアス(電圧Vd)が印加される。MTJ素子10は、有限の抵抗値を有する。そのため、電圧Va,Vdの印加時に、電流(以下では、MTJ電流とよばれる)が、MTJ素子10と導電層20との間で流れる。

0150

選択されたメモリセルストリングにおいて、書き込みデータのデータコード(データパターン)に応じて、MTJ素子に対する印加電圧(MTJ電圧)VCNTのバイアス方向(電圧の極性)が異なる。そのため、MTJ電圧の極性(MTJ素子の選択/非選択)に応じて、MTJ電流の向き及びMTJ電流の電流量が、異なる。それゆえ、データコードに応じたMTJ電流の流入及び流出に起因して、導電層内における電流の電流値は、変動する。

0151

このため、MTJ電流に起因する書き込み電流の電流値の変動を考慮して、書き込み電流の電流値が、設定される。書き込みデータが取り得る多くのデータパターンで、理論値より大きな電流値を有する書き込み電流を導電層20に供給することが、望まれる。この結果として、書き込み回路のような、チップ内周辺回路面積が、大規模化及び/又は複雑化する可能性がある。

0152

本実施形態の磁気メモリ(VoCSM又はMRAM)において、データの書き込み時において、iビットのデータが、j(j>i)ビットのデータへ変換される。例えば、“i”と“j”とは、“j≧i+2”の関係を有する。

0153

jビットのデータが、書き込みデータとして、メモリセルアレイ100のメモリセルストリングMSに書き込まれる。メモリセルストリングMSは、j個のMTJ素子(メモリセル)10を有する。これによって、1つのメモリセルストリングMSが、jビットのデータを保持する。

0154

jビットのデータは、データパターンに応じて、m個の“1”とn個の“0”とを含む。“n”は、“j−m”に等しい。m及びnは、1以上の自然数である。

0155

本実施形態のVoCSMにおいて、例えば、mとjとは、以下の式(B)の関係を有する。

0156

j/2−1≦m≦j/2+1 ・・・ (B)
これによって、本実施形態のVoCSMの書き込み動作時において、メモリセルストリング内のMTJ素子における選択素子の個数が、非選択素子の個数とほぼ同じになる。

0157

この結果として、本実施形態のVoCSMは、書き込みデータのデータパターンに依存せずに、導電層20に供給される書き込み電流の電流値を、実質的に均一にできる。

0158

(b)具体例
図9乃至図13を参照して、本実施形態の磁気メモリ(例えば、VoCSM又はMRAM)の具体例について、説明する。

0159

図9は、本実施形態のVoCSM(MRAM)の回路構成(例えば、メモリマクロ)を説明するための模式的なブロック図である。
図9において、VoCSM内の複数の回路のうち、データのビット数の変換に関連する回路が、抽出されて、示されている。

0160

例えば、本実施形態のVoCSM1とコントローラ5との間のデータ転送は、8ビットのデータ幅で、実行される。

0161

例えば、I/Oバス(例えば、8本のデータ線BS1を用いて、8ビットのデータDTが、本実施形態のVoCSM1とコントローラ5との間で、送受信される。

0162

制御回路190は、8ビットのデータDTを、回路191の計算処理又は回路191内の変換テーブル(及び逆変換テーブル)によって、10ビットのデータDTxに変換できる。

0163

制御回路190は、10ビットのデータDTxを、回路191の計算処理又は変換テーブルによって、8ビットのデータDTに変換できる。

0164

制御回路190と書き込み回路140との間のデータ転送、及び、制御回路190と読み出し回路150との間のデータ転送は、10ビットのデータ幅で、実行される。

0165

制御回路190は、内部バス(例えば、10本のデータ線のグループ)BS2を介して、変換された10ビットのデータDTxを書き込み回路140へ送信する。

0166

書き込み回路140は、書き込み動作時において、書き込みデータに応じて、10本のビット線BLの電位を制御する。これによって、書き込みデータのデータパターンに応じて、選択電圧Va及び非選択電圧Vdのいずれか一方が、選択されたメモリセルストリング内のMTJ素子10に印加される。

0167

読み出し回路150は、読み出し動作時において、10本のビット線BLを流れる電流の電流値(又は、ビット線BLの電位の変動量)をセンスする。これによって、メモリセルストリングMSに保持された10ビットのデータDTxが読み出される。

0168

読み出し回路150は、内部バスBS2を介して、メモリセルストリングMSから読み出されたデータDTxを、制御回路190へ送信する。10ビットのデータDTxは、制御回路190によって、8ビットのデータDTに変換される。8ビットのデータDTが、コントローラ5及び/又はホストデバイス900に送信される。

0169

以下において、10ビットのデータDTxから8ビットのデータDTへのデータ変換は、逆データ変換とよばれる場合もある。

0170

尚、内部バスBS2は、書き込み回路140と読み出し回路150とによって、共通化されてもよい。内部バスBS2は、書き込み回路140と読み出し回路150とに対して、互いに独立に設けられてもよい。

0171

データ変換回路191は、制御回路190とは別途の設けられてもよい。例えば、データ変換回路191は、制御回路190の外部において、I/O回路160と書き込み/読み出し回路140,150との間のデータ経路上に、設けられてもよい。

0172

図10は、本実施形態のVoCSMのメモリセルストリングの構成例を説明するための模式図である。

0173

外部からの8ビットのデータが10ビットのデータに変換されて、VoCSM1内に記憶される場合、図10に示されるように、10ビットのデータDTxを保持するために、メモリセルストリングMSは、10個のMTJ素子10−1,10−2,・・・,10−10を含む。10個のMTJ素子10が、X方向に沿って1つの導電層20上に配列されている。

0174

各MTJ素子10−1〜10−10に1対1で対応するように、10個のトランジスタTR3−1,TR3−2,・・・,TR3−10が、メモリセルストリングMSに設けられている。

0175

10本のビット線BL−1,BL−2,・・・,BL−10が、1つのメモリセルストリングMSに接続される。1本のビット線BLが、トランジスタTR3を介して、対応するMTJ素子10に接続される。

0176

図11は、本実施形態のVoCSMにおけるデータ変換を説明するための模式図である。
図11に示されるように、8ビットのデータ空間500におけるデータDTは、そのデータコード(データパターン)501に応じて、10ビットのデータ空間550における対応するデータコード551に変換される。

0177

8ビットのデータ空間500において、256個のデータコード501が存在する。10ビットのデータ空間550において、5個の“1”を含む10ビットのデータコードの個数は252個であり、6個の“1”を含む10ビットのデータコードの個数は、210個である。

0178

例えば、本実施形態において、8ビットのデータコード501のうち134個のデータコードのそれぞれは、10ビットのデータ空間550における5個の“1”を含む10ビットのデータコードのうち対応する1つに変換される。
8ビットのデータコードのうち残りの122個のコードのそれぞれは、10ビットのデータ空間550における6個の“1”を含む10ビットのデータコードのうち対応する1つのコードに変換される。

0179

これによって、8ビットのデータの256個のデータコード501が、10ビットのデータ空間550内にマッピングされる。これによって、各データコード501が、10ビットの256個のデータコードのうち対応する1つに、変換される。

0180

尚、8ビットのデータコード501のうち252個のデータコードのそれぞれが、5個の“1”を含む10ビットのデータコードのうち対応する1つに変換され、8ビットのデータコードのうち残りの4個のコードのそれぞれが、6個の“1”を含む10ビットのデータコードのうち対応する1つのコードに変換されてもよい。

0181

図12は、8ビットのデータを10ビットのデータへ変換するためのマッピング(変換テーブル)の一例を示す図である。

0182

図12に示されるように、10ビットのデータコードにおいて、各データコードは、5又は6個の“1”を含む。

0183

例えば、“00000000”の8ビットのデータコード501aは、“1001110100”の10ビットのデータコード551aに変換される。
“00010001”の8ビットのデータコード501bは、“1000111011”の10ビットのデータコード551bに変換される。
また、“00011110”の8ビットのデータコード501cは、“0111100100”の10ビットのデータコード551cに変換される。

0184

図12データ変換テーブルに示されるように、8ビットのデータが、10ビットのデータ空間にマッピングされる。

0185

尚、10ビットのデータ空間550において、6個の“1”を含む10ビットのデータ
コードの代わりに、4個の“1”を含む10ビットのデータコードが、8ビットのデータコードから10ビットのデータコードへの変換に用いられてもよい。尚、4個の“1”を含む10ビットのデータコードは、10ビットのデータ空間550内に、210個存在する。

0186

データ変換回路191が、変換テーブルによってデータDT,DTxのビット数及びデータコードを変換する場合、データ変換回路191は、図12のようなコード間の対応を示す変換テーブル(及び逆変換テーブル)を有する。

0187

図13は、本実施形態のVoCSMにおける、8ビットのデータから10ビットのデータへのデータ変換時におけるデータコード内の“1”の個数(シンボル数)の分布を示す図である。

0188

図13の各グラフにおいて、グラフの横軸は、データコード内の“1”の個数に対応し、グラフの縦軸は、“1”の各個数のデータコードの数に対応する。

0189

図13に示されるように、8ビットのデータのデータコードに応じて、変換前の8ビットのデータ内の“1”の個数は、0個から8個の間で、分布する。

0190

8ビットのデータが、10ビットのデータに変換されることによって、8ビットから10ビットへの変換後のデータにおける“1”の個数は、5個又は6個の範囲(分布)に集約される。

0191

このように、磁気メモリの外部からのデータに対する“j/2−1≦m≦j/2+1”を満たすように実行されたデータの変換によって、jビットの書き込みデータ内における特定のシンボル(ここでは、“1”)の個数(m個)が、磁気メモリの内部で実質的に均一化される。

0192

以上のように、本実施形態のVoCSM1は、外部からの8ビットのデータDTを、10ビットのデータDTxに変換し、10ビットのデータDTxを、メモリセルアレイ100内に記憶する。本実施形態のVoCSM1は、メモリセルアレイ100内の10ビットのデータDTxを8ビットのデータDTに変換し、8ビットのデータをVoCSM1の外部へ転送する。

0193

尚、コントローラ5が、8ビットのデータから10ビットのデータへの変換、及び、10ビットのデータから8ビットのデータへの変換を実行してもよい。

0194

(c)動作例
図14乃至図17を参照して、本実施形態の磁気メモリ(VoCSM、MRAM)の動作例について、説明する。

0195

<書き込み動作>
図14は、本実施形態のVoCSMの書き込み動作を説明するためのフローチャートである。

0196

図14に示されるように、本実施形態のVoCSMを含むシステムの動作に関して、ホストデバイス900が、本実施形態のVoCSM1に対するiビット(ここでは、8ビット)のデータの書き込みを要求する。ホストデバイス900は、書き込み要求及び書き込みデータを、コントローラ5に送信する。

0197

コントローラ5は、書き込み要求及びデータを受信する。コントローラ5は、書き込み要求に応答して、書き込みコマンドCMD、8ビットのデータDT及び選択アドレスADRを、本実施形態のVoCSM1に送信する。

0198

本実施形態のVoCSM1は、書き込みコマンドCMD、8ビットのデータDT及び選択アドレスADRを受信する(ステップST10)。

0199

本実施形態のVoCSM1において、制御回路190は、コントローラ5からの8ビットの書き込みデータを、回路191による計算処理又は回路191内の変換テーブルによって、jビット(ここでは、10ビット)のデータDTxに変換する(ステップST11)。

0200

ここで、iビットからjビットへのデータの変換において、変換後のjビットのデータにおける“1”のシンボル数(m)が上述の式(B)を満たすように、iビットのデータDTは、jビットのデータDTxに変換される。

0201

本実施形態において、上述の図11乃至図13に示されるように、変換された10ビットのデータDTx内の“1”の個数は、5個又は6個である。この場合において、“1”の個数が5個であれば、10ビットのデータDTx内の“0”の個数は5個であり、“1”の個数が6個であれば、10ビットのデータDTx内の“0”の個数は4個である。

0202

このように、本実施形態のVoCSMにおいて、VoCSM1内に記憶される書き込みデータDTx内の“1”の個数は、“0”の個数にほぼ等しい。

0203

制御回路190は、10ビットに変換された書き込みデータDTxを、書き込み回路140に送信する。

0204

例えば、選択アドレスADRは、デコード回路130に供給される。アドレスADRが、デコード回路130によってデコードされる。デコード回路130は、選択アドレスADRのデコード結果を、ロウ制御回路110及びカラム制御回路120に送信する。

0205

ロウ制御回路110は、選択アドレスADRのデコード結果に対応するワード線WLを、活性化する。カラム制御回路120は、選択アドレスADRのデコード結果に対応する複数のビット線BLを活性化する。

0206

これによって、選択アドレスADRに対応するメモリセルストリング(以下では、選択ストリングとよばれる)MSが、ロウ制御回路110及びカラム制御回路120によって、選択され、活性化される。

0207

変換された10ビットのデータDTxが、制御回路190及び書き込み回路140によって、選択ストリングMSに書き込まれる(ステップST12)。

0208

書き込み回路140は、選択ストリングMSに対するデータの書き込み(プログラム)時において、カラム制御回路120を介して、ビット線BLの電位を制御する。

0209

これによって、MTJ素子10に対するMTJ電圧VCNTの電圧値が、MTJ素子10の選択/非選択に応じて、設定される。

0210

例えば、本実施形態のVoCSM1において、書き込み動作は、2段階のプログラム(プログラムステップ)によって実行される。

0211

例えば、10ビットの書き込みデータDTx内に含まれる各ビットの値(“0”及び“1”)をメモリセルストリングMS内の対応するMTJ素子10に書き込む場合、書き込み動作は、1回目のプログラムと、2回目のプログラムとを含む。

0212

1回目のプログラムにおいて、“0”及び“1”のうち一方のデータの書き込みが、選択ストリングMS内の全てのMTJ素子10に対して、実行される。2回目のプログラムにおいて、“0”及び“1”のうち他方のデータの書き込みが、選択ストリングMS内の選択状態のMTJ素子10に対して、実行される。

0213

図15及び図16は、本実施形態のVoCSMの書き込み動作を説明するための模式図である。

0214

10個の(10ビット)のMTJ素子10が1つの導電層20上に配置された場合において、例えば、1回目のプログラムで、10個の全てのMTJ素子10の磁化配列状態が、AP状態に設定される。

0215

図15に示されるように、導電層20上の全てのMTJ素子10の記憶層11の磁化反転しきい値Icを減少させるように、所定の極性及び電圧値を有するMTJ電圧(選択電圧Va)が、対応するビット線BL及びトランジスタTR3を介して、10個のMTJ素子10に印加される。

0216

記憶層11の磁化反転しきい値Icが減少された状態で、スピンホール効果によるスピンが、導電層20上のMTJ素子10に対して、印加される。

0217

データがMTJ素子に書き込まれる場合、MTJ素子10における参照層側の電位が記憶層側の電位より低くなるように、選択電圧(例えば、負の電圧値)Vaが、MTJ電圧VCNTとして、ビット線BL及びトランジスタTR3を介して、MTJ素子10の参照層12に印加される。

0218

例えば、AP状態に対応するデータ(例えば、“1”データ)がMTJ素子10に書き込まれる場合、書き込み電流(“1”プログラム電流)Iwr1が、導電層20のXB側からXA側に向かって流れるように、書き込み回路140は、書き込み電流Iwr1を、導電層20に供給する。

0219

これによって、導電層20上の全てのMTJ素子10に対して、MTJ素子10のAP状態に対応するデータが、一括に書き込まれる。

0220

1回目のプログラム後の2回目のプログラムにおいて、10ビットの書き込みのデータDTxのデータコードに応じて、1回目のプログラムにおいて書き込まれたデータと異なるデータが、所定のMTJ素子に書き込まれる。

0221

1回目のプログラムにおいてAP状態に対応するデータの書き込みが実行された場合、2回目のプログラムにおいて、P状態に対応するデータ(ここでは“0”データ)が書き込まれるべきMTJ素子が、書き込み対象として設定され、AP状態に対応するデータが書き込まれるべき素子(AP状態を維持すべきMTJ素子)が、非書き込み対象として設定される。

0222

図16に示されるように、導電層20上の複数のMTJ素子10のうち、書き込み対象のMTJ素子(選択素子)において、記憶層11の磁化反転しきい値Icが減少するように、選択電圧Vaが、ビット線BL及びトランジスタTR3を介して、MTJ素子10−1,10−3,10−6,10−9,10−10に印加される。

0223

これに対して、導電層20上のMTJ素子のうち、非書き込み対象のMTJ素子(非選択素子)10において、記憶層11の磁化反転しきい値Icが増加するように、所定の極性及び電圧値を有する非選択電圧Vdが、ビット線BL及びトランジスタTR3を介して、MTJ素子10−2,10−4,10−5,10−7,10−8に印加される。

0224

所定のMTJ電圧が選択及び非選択のMTJ素子に印加された状態で、書き込み回路140は、書き込み電流(“0”プログラム電流)Iwr2を、導電層20内に流す。2回目のプログラムの書き込み電流Iwr2の向きは、第1のプログラムにおける書き込み電流Iwr1の向きと反対である。本例において、書き込み電流Iwr2は、導電層20のXA側からXB側に向かって流れる。

0225

MTJ素子10に対する非選択電圧Vdの印加によって、非選択状態のMTJ素子10(例えば、MTJ素子10−2,10−4,10−5,10−7,10−8)の記憶層11の磁化反転しきい値は、選択状態のMTJ素子10(例えば、MTJ素子10−1,10−3,10−6,10−9,10−10)の記憶層11の磁化反転しきい値より高くなっている。

0226

これよって、書き込み電流Iwr2が導電層20内を流れていたとしても、非選択状態のMTJ素子10において、データの書き込み(記憶層11の磁化反転)は、生じない。

0227

このように、2回目のプログラムにおいて、スピンホール効果及び電圧効果によって、導電層20上の複数のMTJ素子10のうち、書き込み対象のMTJ素子10−1,10−3,10−6,10−9,10−10の磁化配列が選択的にAP状態からP状態へ変化され、非書き込み対象のMTJ素子10−2,10−4,10−5,10−7,10−8の磁化配列は、AP状態に維持される。

0228

本実施形態において、8ビットから10ビットに変換された書き込みデータDTxにおいて、書き込みデータDTxの“1”のシンボル数は、“0”のシンボル数に近い(実質的に等しい)値に設定されている。

0229

本実施形態において、8ビットのデータDT内のデータパターン(“1”及び“0”のシンボル数)に依存せずに、変換された10ビットの書き込みデータ(データパターン)DTx内の“1”のシンボル数及び“0”のシンボル数は、ほぼ同じである。

0230

それゆえ、選択ストリング内の選択素子の個数及び非選択素子の個数は、変換された10ビットの書き込みデータ(データパターン)DTx内の“1”のシンボル数及び“0”のシンボル数と、同じである。

0231

この結果として、本実施形態のVoCSM1において、書き込み電流Iwrの電流値は、8ビットのデータ(外部からのデータ)DTのデータパターンに基づいて設定されること無く、データパターン内の“1”及び“0”のシンボル数が実質的に同じである10ビットのデータ(変換されたデータ)DTxに基づいて、設定できる。

0232

したがって、本実施形態のVoCSMにおいて、ビット数の変換後のデータDTxに基づいた書き込み電流の電流値の設計範囲は、ビット数の変換前のデータDTに基づいた書き込み電流の電流値の設計範囲に比較して、小さくできる。

0233

例えば、2回目のプログラムにおいて、選択素子の個数が非選択素子の個数とほぼ同じであるため、書き込み電流の電流値は、データDTxのデータコードに依存せずに、ほぼ均一な値に設定され得る。

0234

尚、本実施形態のVoCSMの書き込み動作において、1回目のプログラムにおいて、“0”データの書き込みが実行され、2回目のプログラムにおいて、“1”データの書き込みが実行されてもよい。

0235

書き込み電流の供給の後、ビット線BLの電位は初期状態に戻される。ワード線WLの電位が制御され、トランジスタTR1,TR2,TR3は、オフ状態に設定される。これによって、選択ストリングは、非活性化される。

0236

例えば、本実施形態のVoCSMは、制御信号CNTによって、書き込み動作の完了を、コントローラ5に通知する。

0237

以上のように、本実施形態のVoCSM1における書き込み動作が、完了する。

0238

本実施形態のVoCSMにおいて、8ビットのデータを、10ビットのデータに変換して、メモリセルアレイ内のメモリセルストリングに、データを書き込むことができる。

0239

<読み出し動作>
図17を参照して、本実施形態のVoCSMの読み出し動作について説明する。
図17は、本実施形態のVoCSMの読み出し動作を説明するためのフローチャートである。

0240

図17に示されるように、本実施形態のVoCSMを含むシステムの動作に関して、ホストデバイス900が、本実施形態のVoCSM1に対するデータの読み出しを要求する。ホストデバイス900は、読み出し要求を、コントローラ5に送信する。

0241

コントローラ5は、読み出し要求を受信する。コントローラ5は、読み出し要求に応答して、読み出しコマンドCMD及び選択アドレスADRを、本実施形態のVoCSM1に送信する。

0242

本実施形態のVoCSM1は、読み出しコマンドCMD及び選択アドレスADRを受信する(ステップST20)。

0243

例えば、選択アドレスADRは、デコード回路130に供給される。選択アドレスADRが、デコード回路130によってデコードされる。

0244

選択アドレスADRのデコード結果に基づいて、ロウ制御回路110は、ワード線WLを、活性化する。選択アドレスADRのデコード結果に基づいて、カラム制御回路120は、複数のビット線BLを活性化する。

0245

これによって、選択アドレスADRに対応するメモリセルストリングMSが、選択され、活性化される。

0246

選択ストリングMSのjビットのデータ(ここでは、10ビットのデータ)が、制御回路190及び読み出し回路150によって、メモリセルアレイ100から読み出される(ステップST21)。

0247

読み出し回路150は、選択ストリングMSに接続されたビット線BLの電流又は電位をセンス及び増幅する。これによって、読み出し回路150は、選択ストリングMSから10ビットのデータDTxを読み出す。例えば、選択ストリング内の各MTJ素子10のデータの判別は、直流方式参照セル方式及び自己参照方式などの読み出し方式のうち少なくとも1つを用いて、実行される。

0248

読み出し回路150は、センス結果に基づく、10ビットのデータDTxを、制御回路190に送信する。センス結果の取得後、選択ストリングは、非活性化される。

0249

本実施形態のVoCSM1において、制御回路190は、メモリセルアレイ100/読み出し回路150からの10ビットの10ビットのデータDTxを、データ変換回路191による計算処理又は回路191内の変換テーブル(逆変換テーブル)によって、8ビットのデータDTに変換する(ステップST22)。
制御回路190は、変換後の8ビットのデータDTを、I/O回路160を介して、コントローラ5に送信する(ステップST23)。

0250

以上のように、本実施形態のVoCSMのデータの読み出しが、完了する。
本実施形態のVoCSMにおいて、8ビットと10ビットとの間でビット数が変換されたデータを、読み出すことができる。

0251

(d) まとめ
本実施形態の磁気メモリにおいて、磁気メモリの外部から提供されたiビットのデータは、jビットのデータに変換されて、磁気メモリのメモリセルアレイ内に書き込まれる。

0252

本実施形態において、メモリアセルレイに書き込まれるデータ(変換データ)のデータコードに対して、データ中の“0”の個数と“1”の個数が概ね等しくなるように、データのビット数及びデータコードの変換が、実行される。

0253

これによって、本実施形態の磁気メモリにおいて、書き込み動作時に、MTJ素子と導電層との間で流れる電流の電流量が、外部からの書き込みデータのデータパターンによらず、ほぼ一定となる。

0254

この結果として、本実施形態の磁気メモリは、書き込み回路の設計制約緩和される。

0255

また、本実施形態の磁気メモリは、データの変換によって、書き込み電流の消費電流を低減できる。

0256

以上のように、本実施形態の磁気メモリは、メモリの特性を向上できる。

0257

(2) 第2の実施形態
図18乃至図20を参照して、第2の実施形態の磁気メモリ及びその制御方法について、説明する。

0258

本実施形態において、磁気メモリ(例えば、VoCSM)のデータの読み出しのための構成及びその制御方法(読み出し動作)が、説明される。

0259

(a) 構成例
図18は、本実施形態のVoCSMの内部構成を説明するための模式図である。

0260

図18に示されるように、メモリセルアレイ100は、複数のメモリ領域(例えば、バンクマット又はセグメントなどとよばれる)101A,101B,102A,102Bを含む。例えば、メモリセルアレイ100は、4つのメモリ領域101A,101B,102A,102Bを含む。

0261

メモリ領域101A及びメモリ領域102Aは、Y方向に並ぶ。
2つのメモリ領域101A,102A間に、読み出し回路150(及び書き込み回路140)が配置される。読み出し回路150は、少なくとも、センスアンプ回路(及びビット線ドライバ)151A及びドライバ/シンカ回路152A,153Aを含む。

0262

これと同様に、Y方向に並ぶメモリ領域101Bとメモリ領域102Bとの間に、センスアンプ回路151B及びドライバ/シンカ回路152B,153Bが、配置されている。

0263

ドライバ/シンカ回路152,153は、読み出し回路150と書き込み回路140とで共有されてもよい。

0264

メモリ領域101A及びメモリ領域101Bは、X方向に並ぶ。
2つのメモリ領域101A,101B間に、ロウ制御回路110のワード線ドライバ111Aが、配置されている。
これと同様に、X方向に並ぶメモリ領域102Aとメモリ領域102Bとの間に、ワード線ドライバ111Bが、配置されている。

0265

以下において、説明の明確化のために、共通のセンスアンプ回路151(151A,151B)に接続された2つのメモリ領域について、一方のメモリ領域101(101A,101B)内のメモリセルストリングは、メモリセルストリングMSAと表記され、他方のメモリ領域102(102A,102B)内のメモリセルストリングは、メモリセルストリングMSBと表記される。

0266

上述の実施形態のように、本実施形態のVoCSMは、外部からのiビットのデータDTを、jビットのデータDTxに変換する。本実施形態のVoCSMは、jビットのデータを記憶する。jビットの変換データDTx内において、“1”の個数は、“0”個数とほぼ等しい。メモリセルストリングMSA,MSBは、j個(例えば、10個)のMTJ素子10を含む。

0267

本実施形態のVoCSM1からのデータの読み出し時において、センスアンプ回路151を共有する2つのメモリ領域101,102のうち、一方のメモリ領域のメモリセルストリングは、データの読み出し対象として活性化され、他方のメモリ領域のメモリセルストリングは、参照値参照電流又は参照電位)の生成のために活性化される。

0268

以下において、選択アドレスADRに基づいて選択されたメモリセルストリング(読み出し対象のメモリセルストリング)は、選択ストリングとよばれ、参照値を生成するためのメモリセルストリングは、参照ストリングとよばれる。2つのメモリ領域101,102のうち、選択ストリングを含むメモリ領域は、選択領域とよばれ、参照ストリングを含むメモリ領域は、非選択領域(又は参照領域)とよばれる。

0269

選択アドレスADRにおけるロウアドレスは、メモリ領域101,102を示すアドレス値(例えば、ロウアドレスの上位の数ビット)ADaと、ワード線WLを示すアドレス値(例えば、ロウアドレスの下位の数ビット)ADbを含む。
例えば、参照ストリングが接続されたワード線のアドレス値ADb<x>は、選択ストリングが接続されたワード線のアドレス値ADb<x>と同じである。選択ストリングのメモリ領域のアドレス値ADa(例えば、アドレス値ADa<1>)は、参照ストリングのメモリ領域のアドレス値ADa(例えば、アドレス値ADa<2>)と異なる。

0270

図19は、本実施形態のVoCSMにおける読み出し回路の構成例を示す図である。

0271

図19に示されるように、センスアンプ回路151は、複数のセンスアンプユニット51(51−1,51−2,51−3,・・・,51−10)、及び、複数のセレクタスイッチ回路)52(52−1,52−2,52−3,・・・,52−10)を含む。

0272

1つのメモリセルストリングMSに対応するセンスアンプユニット51の個数及びセレクタ52の個数は、メモリセルストリングMS内のMTJ素子10の個数と同じである。例えば、メモリセルストリングMSが、10個のMTJ素子10を含む場合、センスアンプユニット51の個数は、10個であり、セレクタ52の個数は、10個である。
セレクタ52は、センスアンプユニット51と1対1で対応する。

0273

センスアンプユニット51は、第1の入力端子センス端子)ITAと第2の入力端子(参照端子)ITBとを含む。第1の入力端子ITAが、選択ストリングMSのMTJ素子10からの信号(例えば、セル電流又はセル電位)の入力端子となり、第2の入力端子ITBが、参照ストリングMSからの信号(例えば、参照電流又は参照電位)の入力端子となる。

0274

複数のセンスアンプユニット51において、複数の第2の入力端子ITBは、共通に接続されている。読み出し動作時において、共通化された第2の入力端子ITBに接続されたノードに、参照ストリングの複数のMTJ素子10が、並列に接続される。そのノードに接続された複数のMTJ素子10に起因する抵抗値は、ある抵抗値を有する複数のMTJ素子10が並列接続された値(例えば、平均化された値)を取り得る。

0275

例えば、本実施形態において、メモリセルストリング内のデータにおいて、“1”(AP状態のMTJ素子)の個数は、“0”(P状態のMTJ素子)の個数とほぼ等しい。それゆえ、共通化された第2の入力端子ITBのノードの電位は、AP状態のMTJ素子10の抵抗値RapとP状態のMTJ素子10の抵抗値Rpとの間の抵抗値に応じた電位を有する。

0276

第1及び第2の入力端子ITA,ITBは、セレクタ52に接続される。

0277

第1の入力端子ITAは、対応するセレクタ52の第1の出力端子に接続され、第2の入力端子ITBは、対応するセレクタ52の第2の出力端子に接続される。

0278

セレクタ52の第1の入力端子は、第1のメモリ領域101内のメモリセルストリングMSAの対応するビット線BLAに、接続される。セレクタ52の第2の入力端子は、第2のメモリ領域102内のメモリセルストリングMSBの対応するビット線BLBに、接続される。

0279

選択信号SELが、セレクタ52の制御端子に供給される。
セレクタ52は、選択信号SELに基づいて、ビット線BLA,BLBのうち一方を、センスアンプユニット51の第1の入力端子ITAに接続し、ビット線BLA,BLBのうち他方を、センスアンプユニット51の第2の入力端子ITBに接続する。

0280

例えば、選択信号SELの信号レベルは、選択アドレスADRに基づいて、制御回路190によって、制御される。これによって、セレクタ52は、選択領域のメモリセルストリングMSのビット線BLを、第1の入力端子ITAに接続し、参照領域(非選択領域)のメモリセルストリングMSのビット線BLを、第2の入力端子ITBに接続する。

0281

読み出し動作時において、メモリセルストリングMSAにおいて、各ビット線BLAに、読み出し電流IRD1が、流れる。読み出し電流IRD1の電流値は、対応するMTJ素子10の抵抗値(MTJ素子10の磁化配列)に応じた値を有する。メモリセルストリングMSBにおいて、各ビット線BLBに、読み出し電流IRD2が、流れる。読み出し電流IRD2の電流値は、対応するMTJ素子10の抵抗値に応じた値を有する。

0282

読み出し電流IRD(IRD1,IRD2)に応じた信号(電流/電位)が、センスアンプユニット51の入力端子ITA,ITBに供給される。

0283

センスアンプユニット51は、第1の入力端子ITAに供給された信号と第2の入力端子ITBに供給された信号とをセンス及び増幅する。
センスアンプユニット51は、センス結果に基づいて、信号DOUT−1,DOUT−2,DOUT−3,・・・,DOUT−10を出力する。センスアンプユニット51は、2つのセンスされた信号の大小関係に応じて、“1”データに対応した信号又は“0”データに対応した信号を、信号DOUTとして、出力する。

0284

尚、VoCSMに対するデータの書き込み状況に応じて、選択アドレスに基づいて参照ストリングとして活性されるべきメモリセルストリングに、データが書き込まれていない場合がある。この場合において、書き込みコマンドの生成時におけるコントローラ5の管理テーブルの参照によって、任意のメモリセルストリング(例えば、参照値の生成用のメモリセルストリング、又は、選択アドレスのワード線アドレス近似値を有するメモリセルストリング)が、参照ストリングとして、選択及び活性化されてもよい。

0285

また、メモリセルストリングの初期状態(例えば、磁気メモリの出荷時の状態、又は、システムに対する電源投入時の状態)として、“1”の個数及び“0”の個数がほぼ等しいデータ(ダミーデータ)が、メモリセルストリングに書き込まれていてもよい。

0286

(b) 動作例
上述の図17を用いて説明したように、データの読み出し時において、ホストデバイス900からの要求に基づいて、コントローラ5は、読み出しコマンド及び選択アドレスADRを、本実施形態のVoCSMに送信する。

0287

これによって、本実施形態のVoCSMは、読み出し動作を実行する。

0288

本実施形態のVoCSMは、選択アドレスADRに基づいて、選択されるメモリ領域及び選択されるメモリセルストリングを、活性化する。これに伴って、本実施形態のVoCSMは、参照値を生成するための参照ストリングを、活性化する。

0289

本実施形態のVoCSMの読み出し動作時において、メモリ領域101A内のメモリセルストリングMSAが選択された場合、メモリ領域102A内のメモリセルストリングMSBが、参照ストリングに用いられる。
例えば、参照ストリングMSBのワード線WLBのアドレス値ADb<x>は、選択ストリングMSAのワード線WLAのアドレス値ADa<x>と同じである。これによって、2つのメモリ領域101A,102Aにおいて、ロウアドレスに関して選択ストリング
MSAと対称の位置のメモリセルストリングMSBが、参照ストリングとして、選択される。

0290

セレクタ52は、選択信号SELに基づいて、選択ストリングMSAのビット線BLAをセンスアンプユニット51の第1の入力端子ITAに接続し、参照ストリングMSBのビット線BLBをセンスアンプユニット51の第2の入力端子ITBに接続する。

0291

複数のセンスアンプユニット51において、複数の第2の入力端子ITBは、共通に接続されている。それゆえ、複数の第2の入力端子ITBに、データの判別のための参照値(参照信号)が、共通に供給される。参照値は、参照セルストリングの複数のMTJ素子から形成される合成抵抗値(例えば、AP状態のMTJ素子の抵抗値とP状態のMTJ素子の抵抗値との間の抵抗値)に応じた信号(電位)である。

0292

各センスアンプユニット51は、第1の入力端子ITAに供給された信号と、第2の入力端子ITBに供給された信号とを、センス及び増幅する。各センスアンプユニット51は、センスされた2つの信号に基づいて(例えば、2つの信号の大きさの比較結果に基づいて)、選択ストリングMSA内の対応するMTJ素子10の保持データを判別する。

0293

これによって、各センスアンプユニット51は、対応するMTJ素子10の保持データに関連付けられる信号(“0”又は“1”)DOUTを、出力する。

0294

メモリ領域102A内のメモリセルストリングMSBが選択された場合、メモリ領域101A内のメモリセルストリングMSAが、参照ストリングに用いられる。
セレクタ52は、選択信号SELに基づいて、選択ストリングMSBのビット線BLBをセンスアンプユニット51の第1の入力端子ITAに接続し、参照ストリングMSAのビット線BLAをセンスアンプユニット51の第2の入力端子ITBに接続する。
各センスアンプユニット51は、第1の入力端子ITAの信号と第2の入力端子ITBの信号に基づいて、選択ストリングMSB内の対応するMTJ素子10の保持データを判別する。

0295

これによって、各センスアンプユニット51は、対応するMTJ素子10の保持データに関連付けられる信号DOUTを、出力する。

0296

上述のように、読み出し回路150は、選択ストリングから読み出された10ビットのデータDTxを、制御回路190に送信する。制御回路190は、10ビットのデータDTxを8ビットのデータDTに変換する。

0297

8ビットのデータDTが、8ビットのデータ幅のデータバス(例えば、8本のデータ線)を介して、本実施形態のVoCSMからコントローラ5へ送信される。

0298

以上のように、本実施形態のVoCSMのデータの読み出しが、完了する。

0299

(c) まとめ
図20は、本実施形態のVoCSMの読み出し方式の効果を説明するための図である。

0300

図20の(a)は、磁気メモリの一般的な読み出し方式におけるAP状態のMTJ素子の抵抗値の分布、P状態のMTJ素子の抵抗値の分布、及び、参照抵抗値の分布をそれぞれ示している。

0301

図20の(b)は、本実施形態の磁気メモリの読み出し方式における、8ビットのデータが10ビットのデータに変換される場合の、AP状態のMTJ素子の抵抗値の分布、P状態のMTJ素子の抵抗値の分布、及び、参照抵抗値の分布をそれぞれ示している。

0302

図20の(a)及び(b)において、グラフの横軸は抵抗値に対応し、グラフの縦軸は頻度存在確率)に対応する。

0303

図20の(a)に示されるように、磁気メモリの一般的な読み出し方式において、MTJ素子のデータの判別のために、参照抵抗値の分布702が、P状態のMTJ素子の抵抗値Rpの分布700とAP状態のMTJ素子の抵抗値Rapの分布701との間に、設けられている。

0304

MTJ素子の特性ばらつきに起因して、分布700,701は、ある大きさの広がりを有する。

0305

参照抵抗値を形成するための素子(例えば、MTJ素子)は、特性(抵抗値)のばらつきを有するため、分布702は、分布701,702と同様に、ある大きさの広がりを有する。

0306

分布702の広がりが大きい場合、参照抵抗値の分布702が、MTJ素子の抵抗値Rpの分布700、及び/又は、MTJ素子の抵抗値Rapの分布701と重なる場合がある。図20の(a)の例において、参照抵抗値の分布702の裾の部分が、抵抗値Rapの分布と重なっている。
この場合において、磁気メモリにおけるデータの読み出しが、エラーとなる可能性がある。

0307

本実施形態において、参照ストリングとなり得る複数のメモリセルストリングにおいて、メモリセルストリングのAP状態のMTJ素子の個数が、ほぼ一定であるため、参照抵抗値のばらつきが、低減できる。

0308

それゆえ、図20の(b)に示されるように、本実施形態における参照抵抗値の分布712の裾の広がりは、図20の(a)の参照抵抗値の分布702の裾の広がりに比較して、小さくなる。

0309

尚、上述のように、8ビットの書き込みデータは、5個の“1”を含む10ビットのデータコード及び6個の“1”を含む10ビットのデータコードに変換される。そのため、変換されたデータコードを保持するメモリセルストリング(参照ストリング)から得られる参照抵抗値の分布712において、5個の“1”を含むデータコードを記憶する参照ストリング及び6個の“1”を含むデータコードを記憶する参照ストリングに応じて、2つのピークが、生じる。

0310

したがって、本実施形態の磁気メモリの読み出し方式は、参照抵抗値の分布712とP状態のMTJ素子の抵抗値Rpの分布710との間の間隔、及び、参照抵抗値の分布712とAP状態のMTJ素子の抵抗値Rapの分布711との間の間隔を大きくできる。

0311

この結果として、参照抵抗値の分布712の分布が、MTJ素子の抵抗値の分布710,711に重なるのを、抑制できる。

0312

このように、本実施形態において、データの読み出しのための参照値は、メモリセルストリングの複数のMTJ素子の合成抵抗を用いて、生成される。また、同じ参照値が、選択ストリングに接続された複数のセンスアンプユニットに供給される。
そのため、本実施形態の磁気メモリは、参照値のばらつきを、小さくできる。

0313

本実施形態において、参照ストリングと選択ストリングとがセンスアンプ回路を挟んで対称な位置に存在するように、参照ストリングが選択及び活性化される。

0314

それゆえ、本実施形態の磁気メモリは、メモリセルアレイ内における選択ストリングと参照ストリングの物理的な配置の依存性に起因する寄生成分の影響を、抑制できる。

0315

これらの結果として、本実施形態の磁気メモリは、比較的大きな読み出しマージンを確保でき、読み出しエラー率を改善できる。

0316

したがって、本実施形態のVoCSMは、データの読み出しの信頼性を向上できる。

0317

また、本実施形態の磁気メモリは、参照値を生成するための参照セルを、メモリセルと別途に設けずとも良い。それゆえ、本実施形態の磁気メモリは、参照セルの設置に起因した回路面積の増大を、抑制できる。

0318

以上のように、本実施形態の磁気メモリは、メモリの特性を向上できる。

0319

(3) 第3の実施形態
図21を参照して、第3の実施形態の磁気メモリ及びその制御方法について、説明する。

0320

図21は、本実施形態の磁気メモリ(例えば、VoCSM又はMRAM)の読み出し回路の構成を説明するための図である。

0321

図21に示されるように、本実施形態のVoCSMにおいて、読み出し回路150は、カレントミラー回路59を含む。

0322

読み出し動作時において、読み出し回路150内の複数のセンスアンプユニット51において、第2の入力端子(参照端子)ITBは、カレントミラー回路59を介して、セレクタ52の出力端子及び参照ストリングに接続される。

0323

カレントミラー回路59は、トランジスタQ1,Q2,Q3を含む。

0324

p型のトランジスタQ1の電流経路の一端(ソース/ドレインの一方)は、複数のセレクタ52の第2の出力端子に、共通に接続されている。トランジスタQ1の電流経路の一端は、トランジスタQ1のゲートに接続されている。トランジスタQ1の電流経路の他端(ソース/ドレインの他方)は、電圧端子VRDに接続されている。電圧VRDが、電圧端子VRDに印加されている。

0325

p型のトランジスタQ2の電流経路の一端は、n型のトランジスタQ3の電流経路の一端に接続されている。トランジスタQ2の電流経路の他端は、電圧端子VRDに接続されている。
トランジスタQ2のゲートは、トランジスタQ1のゲート及び電流経路の一端に接続されている。

0326

n型のトランジスタQ3の電流経路の一端は、トランジスタQ2の電流経路の一端に接続されているとともに、トランジスタQ3のゲートに接続されている。トランジスタQ3の電流経路の他端は、接地されている。

0327

カレントミラー回路59において、トランジスタQ2は、電流Imrを出力する。電流Imrの電流値は、電流IRD(IRD1,IRD2)の大きさ、及び、2つのトランジスタQ1,Q2のミラー率(ゲートサイズ比率)に応じる。

0328

各センスアンプユニット51において、トランジスタ55(55−1,55−2,55−3,・・・,55−10)の電流経路の一端が、センスアンプユニット51の第2の入力端子に、接続されている、トランジスタ55の電流経路の他端は、接地されている。
複数のトランジスタ55のゲートは、カレントミラー回路59のトランジスタQ3のゲートに、共通に接続されている。

0329

この結果として、トランジスタ55は、トランジスタ55とトランジスタQ3との間のミラー率、及び、カレントミラー回路59の電流Imrに応じた駆動力で、参照電流(ドレイン電流)Izを出力する。

0330

読み出し回路/センスアンプ回路の回路構成に応じて、参照ストリング内のMTJ素子10の参照値と選択ストリング内のMTJ素子のセンス値との間で大きな差が生じたり、複数のセンスアンプユニット間における動作(電流)の干渉が生じたりする可能性がある。

0331

本実施形態において、図21に示されるように、カレントミラー回路59が、参照ストリングのMTJ素子の電流に応じた電流を、各センスアンプユニット51に分配する。

0332

これによって、本実施形態のVoCSMは、参照電流とセンス電流との間の過大な差、及び/又は、センスアンプユニット間における動作の干渉を、抑制できる。

0333

また、本実施形態のVoCSMは、カレントミラー回路のミラー率を調整することによって、センスアンプユニット51に供給される参照電流Izの大きさを、制御できる。

0334

したがって、本実施形態の磁気メモリは、データの読み出しの精度を向上できる。

0335

以上のように、第3の実施形態の磁気メモリは、メモリの動作特性を向上できる。

0336

(4) 第4の実施形態
図22乃至図26を参照して、第4の実施形態の磁気メモリ及びその制御方法について、説明する。

0337

第1の実施形態において、書き込みデータが、8ビットから10ビットに変換された例が、示されている。
本実施形態において、書き込みデータが、8ビットから11ビットに変換される。

0338

図22は、本実施形態の磁気メモリ(例えば、VoCSM)における、メモリセルストリングの構成例を示す模式的断面図である。

0339

図22に示されるように、8ビットのデータが11ビットのデータに変換される場合において、1つのメモリセルストリングMSは、11個のメモリセルMCを含む。

0340

本実施形態において、8ビットのデータDTのデータコードは、6個の“1”を含む11ビットのデータコードに変換される。

0341

図23は、本実施形態のVoCSMにおけるデータ変換を説明するための模式図である。

0342

11ビットで示されるデータ空間において、データ内の“1”の個数が6個のデータコード(データ)は、462個存在する。
これによって、8ビットのデータの256個のデータコードのそれぞれが、11ビットのデータにおける462個のデータコードのうち対応する1つに、変換される。

0343

図24は、8ビットのデータを11ビットのデータへ変換するためのマッピング(変換テーブル)の一例を示す図である。

0344

図24に示されるように、8ビットと11ビットとの間のデータの変換に用いられる11ビットのデータコードの各々は、6個の“1”を含む。

0345

例えば、“00000000”の8ビットのデータコード501aは、“00000111111”の11ビットのデータコード591aに変換される。
“00010001”の8ビットのデータコード501bは、“00011011110”の11ビットのデータコード591bに変換される。
また、“00011110”の8ビットのデータコード501cは、“00100110111”の11ビットのデータコード591cに変換される。

0346

図24のデータ変換テーブルに示されるように、8ビットのデータが、6個の“1”を含む11ビットのデータ空間にマッピングされる。

0347

尚、8ビットのデータから11ビットのデータへの変換に関して、8ビットのデータコードが、データ内の“1”の個数が4個のデータコード(コード数=330個)、データ内の“1”の個数が5個のデータコード(コード数=462個)、及び、データ内の“1”の個数が7個のデータコード(コード数=330個)に、変換されてもよい。

0348

但し、変換されたデータ内の“1”の個数(m)は、上述の式(B)の関係を満たすことが好ましい。

0349

図25は、本実施形態のVoCSMにおけるビット数の変換前及び変換後のデータ内の“1”のシンボル数の分布を示す図である。

0350

図25の各グラフにおいて、グラフの横軸は、データコード内の“1”の個数に対応し、グラフの縦軸は“1”の各個数のデータコードの数に対応する。

0351

図25に示されるように、本実施形態によれば、変換後のデータのビット数を増加させることで、変換されたデータのデータコード内の“1”(及び“0”)の個数を、一定にできる。

0352

図26は、本実施形態のVoCSMの読み出し方式における、8ビットのデータが11ビットのデータに変換される場合の、AP状態のMTJ素子の抵抗値の分布、P状態のMTJ素子の抵抗値の分布、及び、参照抵抗値の分布をそれぞれ示している。

0353

図26において、グラフの横軸は抵抗値に対応し、グラフの縦軸は頻度(存在確率)に対応する。

0354

図26に示されるように、抵抗値Rpの分布720と抵抗値Rapの分布721との間に、参照抵抗値の分布722が設けられている。

0355

本実施形態のように11ビットのデータコード内の“1”(AP状態のMTJ素子)の個数が一定にされることによって、本実施形態における参照抵抗値の分布722の裾の広がりは、図20の(a)及び(b)の例の参照抵抗値の分布の裾の広がりに比較して、さらに小さくなる。

0356

それゆえ、本実施形態の磁気メモリの読み出し方式は、参照抵抗値の分布722と抵抗値Rpの分布720との間の間隔、及び、参照抵抗値の分布722と抵抗値Rapの分布721との間の間隔をさらに大きくできる。

0357

この結果として、本実施形態のVoCSMは、読み出しマージンを向上できる。

0358

したがって、本実施形態のVoCSMは、データの読み出しの信頼性を向上できる。

0359

以上のように、第4の実施形態の磁気メモリは、メモリの特性を向上できる。

0360

(5) 第5の実施形態
図27乃至図32を参照して、第5の実施形態の磁気メモリ及びその制御方法について、説明する。

0361

図27は、本実施形態の磁気メモリ(例えば、VoCSM)を説明するための模式図である。

0362

図27に示されるように、VoCSMの書き込み動作時において、制御電圧VCNTが、MTJ素子10に印加される。制御電圧VCNTの電圧値に応じて、電流が、MTJ素子10と導電層20との間で、流れる可能性がある。

0363

書き込み動作時において、正の電圧値Vd(又は0V)のMTJ電圧VCNTがMTJ素子10に印加された場合、電流Idが、例えば、MTJ素子10から導電層20へ流れる。負の電圧値VaのMTJ電圧VCNTがMTJ素子10に印加された場合、電流Iaが、例えば、導電層20からMTJ素子10へ流れる。

0364

このように、書き込み動作時に、制御電圧VCNT(Va,Vd)が印加されたMTJ素子10と導電層との間で流れる電流(以下では、MTJ電流IMTJとよばれる)Ia,Idに起因して、書き込み電流Iwrの電流値が、導電層20内の各部分において、書き込み電流Iwrの設定値初期値)Ixから変動する可能性がある。

0365

尚、MTJ素子10のMR比(高抵抗状態のMTJ素子の抵抗値と低抵抗状態のMTJ素子の抵抗値との比)及び又はMTJ素子10の抵抗状態(P/AP状態)に応じて、電流値Iaの大きさは、電流値Idの大きさと異なり得る。

0366

例えば、書き込み動作の対象の1つのメモリセルストリングMS内において、書き込むべき変換データに応じて、選択状態のMTJ素子又は非選択状態のMTJ素子が連続して導電層20上に配列されている場合、書き込み電流の初期値(設定値)Ixからの変動量は、連続して配列される選択状態のMTJ素子の個数又は連続して配列される非選択状態のMTJ素子の個数に応じて、大きくなる傾向が有る。

0367

上述の10個のMTJ素子10が導電層20上に配置されているメモリセルストリングの例に関して、書き込むべき変換データに応じて、選択状態(又は非選択状態)のMTJ素子10が導電層20上で連続して配列されている場合、書き込み電流Iwrの電流値は、選択状態(又は非選択状態)が連続する複数のMTJ素子に対応する導電層20の部分において、初期値Ixに対して、3×IMTJから6×IMTJ程度変動する。

0368

一例としては、選択状態のMTJ素子10が導電層20上で連続して配置される場合、連続する複数のMTJ素子10に対応する導電層20の部分における書き込み電流Iwrの電流値は、Ix+3×IMTJからIx+6×IMTJ程度になる。別の一例としては、非選択状態のMTJ素子10が導電層20上で連続して配置される場合、連続する複数のMTJ素子10に対応する導電層20の部分における書き込み電流Iwrの電流値は、Ix−3×IMTJからIx−6×IMTJ程度になる。

0369

MTJ電流IMTJ(Ia,Id)に起因した導電層20内における書き込み電流Iwrの変動量の抑制(書き込み電流Iwrの変動量の最大値の低減)のために、選択状態のMTJ素子、又は、非選択状態のMTJ素子が導電層20上で連続する個数が、所定の個数以下になるように、変換データDzが選択されることが望ましい。これに伴って、変換データ(例えば、10ビットのデータ又は11ビットのデータ)Dz内の“0”又は“1”の連続する個数が、所定の個数以下になることが好ましい。

0370

例えば、書き込みデータが10ビット又は11ビットのデータに変換される場合、同じ導電層20上で選択状態のMTJ素子が連続する個数及び/又は非選択状態のMTJ素子が連続する個数(変換データのデータコード内における連続する“1”の個数及び/又は連続する“0”の個数)は、4個以下(より望ましくは3個以下)であることが好ましい。但し、iビットのデータからjビットのデータに変換される場合において、jビットのデータに関して、選択状態のMTJ素子が連続する個数及び/又は非選択状態のMTJ素子が連続する個数は、j/2−1より小さい値(自然数)であればよい。

0371

図28は、本実施形態のVoCSMを説明するためのグラフである。
図28において、書き込み電流の変動量とデータパターンとの関係のシミュレーション結果が、示されている。図28は、8ビットのデータを10ビットのデータに変換する場合におけるVoCSMの書き込み動作のシミュレーション結果を示している。

0372

図28において、グラフの横軸は、書き込み電流Iwrの変動量の最大値Imaxと電流値Ipとの規格化値(Imax/Ip)に対応し、グラフの縦軸は、規格化値に対応するデータパターンの数に対応する。ここで、“Imax”は絶対値である。“Ip”は、導電層に対する書き込み電流の供給時に、選択状態のP状態のMTJ素子に起因するMTJ電流の電流値を示す。本例では、P状態のMTJ素子の抵抗値に対応した電流値Ipが、書き込み電流の変動量の許容値の検証のための基準に、用いられる。

0373

図28において、MTJ素子のMR比が100%、200%、及び、300%である場合のシミュレーション結果が、示されている。また、一例として、MTJ素子のMR比が0%である場合も、示されている。

0374

MTJ素子10のMR比に応じて、P状態のMTJ素子に流れる電流の電流値は、AP状態のMTJ素子に流れる電流の電流値と異なる可能性がある。これと同様に、MTJ素子10のMR比に応じて、MTJ電流IMTJに関して、電流値Iaの大きさは、電流値Idの大きさと異なる可能性がある。
このため、書き込み電流Iwrの変動量及び書き込み電流Iwrの変動量の最大値は、MTJ素子10のMR比に応じて、変わり得る。

0375

図28に示されるように、値Imax/Ipに応じて、8ビットから10ビットへのデータの変換に用いることが可能なデータコード数が、変化する。

0376

8ビットのデータコード数は、256個である。それゆえ、データ変換に用いられる10ビットのデータのデータコード数は、256以上であればよい。尚、10ビットのデータのデータコード数は、1024個である。

0377

それゆえ、MTJ素子のMR比が0%から300%である場合において、値Imax/Ipが2程度であれば、8ビットのデータから10ビットのデータへの変換を実行できる。

0378

これは、値Imax/Ipに基づいて書き込み電流Iwrの変動量の設計値(許容値)が設定される場合、MTJ素子のMR比に応じて、書き込み電流の変動量の規格化された最大値(換言すると、Imax/Ipと実質的に等価な値)を2以下にできることを、示す。

0379

この場合において、導電層20内における書き込み電流Iwrの変動量の最大値Imaxは、“2×Ip”である。

0380

したがって、図28に示されるように、書き込み電流の変動量の許容値Imax/Ipが2以下となるデータパターンを用いて、8ビットのデータから10ビットのデータへの変換テーブルが、形成され得る。

0381

図29は、本実施形態のVoCSMにおける磁気抵抗効果素子のMR比と書き込み電流の変動量との関係を示すグラフである。

0382

図29において、磁気抵抗効果素子(MTJ素子)のMR比と書き込み電流の変動量の最大値の変化のシミュレーション結果が、示されている。図29は、8ビットのデータを10ビットのデータに変換する場合におけるVoCSMの書き込み動作のシミュレーション結果を示す。

0383

図29において、グラフの横軸は、磁気抵抗効果素子(例えば、MTJ素子)のMR比に対応し、グラフの縦軸は、書き込み電流の変動量の最大値Imaxと電流値Ipとの規格化値(Imax/Ip)に対応する。プロットされた線は、10ビットデータにおいて256個のコードを用いることができる条件を示す。それゆえ、その線より上側の領域の条件において、8ビットのデータから10ビットのデータへ変換することができる。

0384

図29に示されるように、“0/1”が連続する数(選択状態/非選択状態のMTJ素子が連続する個数)が所定の個数の変換データを用いて、データの書き込みが実行されることによって、MTJ素子のMR比が変化したとしても、“Imax/Ip”の値は、2以下にできる。

0385

例えば、MTJ素子10のMR比が大きくなるしたがって、Imax/Ipの値は、2より小さくなる。図29の例において、MTJ素子10のMR比が500%である場合において、Imax/Ipは、1より小さく、且つ、0.5より大きい値(例えば、0.6程度)を有する。

0386

したがって、本実施形態のVoCSMによれば、導電層内における書き込み電流において、電流値の変動量の最大値Imaxは、2×Ip以下にされ得る。

0387

図30及び図31を用いて、本実施形態のVoCSMの動作例について、説明する。

0388

図30及び図31は、本実施形態の磁気メモリの動作例を説明するための模式図である。

0389

図30に示されるように、選択されたメモリセルストリングMS内の全てのMTJ素子10が、負の電圧値VaのMTJ電圧VCNTによって、選択状態に設定される。書き込み電流Iwr1が、導電層20内に供給される。
これによって、選択されたメモリセルストリングMS内の全てのMTJ素子10は、AP状態に設定される。

0390

この後、MTJ素子10の磁化配列状態をAP状態からP状態へ変化させるために、書き込み電流Iwr2が、導電層20の端部XA側(高電位側)から端部XB側(低電位側)に流れるように、導電層20内に供給される。

0391

図31に示されるように、メモリセルストリングMS内の複数のMTJ素子10のうち、P状態に設定すべきMTJ素子が、選択状態に設定される。

0392

この場合において、複数のMTJ素子のうち、非選択電圧Vdが、AP状態に維持するMTJ素子に、印加される。複数のMTJ素子のうち、選択電圧Vaが、磁化状態をAP状態からP状態に変えるMTJ素子に印加される。

0393

例えば、定電流源149が、導電層20の低電位側の端子(ここでは、端部XB)に接続される。定電流源149は、電流Iyをグランド端子に出力する。これによって、導電層20内を流れる書き込み電流Iwrの電流値を、さらに安定化できる。例えば、定電流源149は、書き込み回路140内に、設けられている。

0394

MTJ素子10に流れる電流は、P状態のMTJ素子の抵抗値に対応した電流値Ip、又は、AP状態のMTJ素子の抵抗値に対応した電流値Iapを有する。

0395

選択状態のMTJ素子10に負の電圧値Vaの電圧VCNTが印加されているため、選択状態のMTJ素子に関して、MTJ電流IMTJは、導電層20からMTJ素子10へ流れる。導電層20における選択状態のMTJ素子10に対応する部分において、その部分における書き込み電流Iwrの電柱値は、電流値Ipによって減少する。

0396

このとき、電圧Vaが印加されたMTJ素子10は、磁化反転の状況(タイミング)に応じて、AP状態又はP状態を有している。それゆえ、選択状態のMTJ素子10のMTJ電流IMTJの電流値は、AP状態からP状態への磁化反転のタイミングに応じて、変化する。

0397

非選択状態のMTJ素子10に正の電圧値Vdの電圧VCNTが印加されているため、非選択状態のMTJ素子のMTJ電流IMTJは、MTJ素子10から導電層20へ流れる。非選択状態のMTJ素子は、AP状態に維持すべきMTJ素子である。それゆえ、非選択状態のMTJ素子のMTJ電流IMTJは、電流値Iapを有する。導電層20における非選択状態のMTJ素子10に対応する部分において、その部分における書き込み電流Iwrの電柱値は、電流値Iapによって増加する。

0398

例えば、選択/非選択状態のMTJ素子において、MTJ電流IMTJ(Ia,Id)がほぼ一定の電流値である場合、書き込み電流の変動量の最大値(Imax)が1.5×IMTJ以下にできる10ビットのデータコードの個数は、404個である。

0399

それゆえ、本実施形態において、8ビットのデータを10ビットのデータに変換する変換テーブルにおいて、MTJ素子と導電層との間で流れる電流に起因する書き込み電流の電流値の変動を考慮して、その変動量が小さくなるように、10ビットのデータコードが、書き込むべき8ビットのデータコードに割り付けられ得る。

0400

例えば、定電流源149は、出力電流Iyの安定化のために、選択状態のMTJ素子10に対応する導電層20の部分における電流値を低減させ、非選択状態のMTJ素子10に対応する導電層20の部分における電流値を増加させるように、動作(作用)する。

0401

これによって、本実施形態のVoCSMは、導電層20内における書き込み電流Iwrの電流値の変動量を、さらに抑制できる。

0402

このように、本実施形態のMRAMは、導電層20内における書き込み電流Iwrの変動量の最大値を、1.5×IMTJ以下にできる。

0403

例えば、MTJ素子10のMR比に応じて、P状態のMTJ素子に流れる電流の電流値は、AP状態のMTJ素子に流れる電流の電流値より大きい。それゆえ、導電層20内における書き込み電流Iwrの変動量の最大値Imaxは、1.5×Ipを許容可能であればよい。

0404

図32は、本実施形態の磁気メモリの効果を説明するためのグラフである。

0405

図32において、グラフの横軸は、磁気抵抗効果素子のMR比に対応する。図32において、グラフの縦軸は、書き込み電流の変動量の最大値(規格値)に対応する。書き込み電流の変動量の最大値は、電流値Ipによって規格化された値(Imax/Ip)で示されている。尚、最大値Imaxは、絶対値で示される。

0406

図32において、線A1は、書き込み電流の変動量の許容値を考慮した変換データを用いた場合における、磁気抵抗効果素子のMR比と“Imax/Ip”との関係を示している。

0407

また、線A3は、比較例を示している。線A3は、一般的な磁気メモリ(例えば、一般的なスピンホール効果及び電圧効果を用いた磁気メモリ)の書き込み電流の変動量の最大値を示している。

0408

図32の線A1に示されるように、線A3に示される一般的な磁気メモリに比較して、本実施形態のVoCSMによれば、書き込み電流の変動量の最大値を、低減できる。

0409

例えば、本実施形態のVoCSMは、Imax/Ipで示される書き込み電流Iwrの変動量の値を、0.5から2の範囲(0.5<Imax/Ip≦2)内に収めることができる。

0410

以上のように、第5の実施形態の磁気メモリは、メモリの特性を向上できる。

0411

(6) その他
本実施形態において、メモリ素子としての磁気抵抗効果素子に、面内磁化型のMTJ素子が用いられている。しかし、本実施形態の磁気メモリのメモリ素子に、垂直磁化型のMTJ素子が用いられてもよい。

0412

本実施形態の構成及び動作は、磁気メモリ(例えば、VoCSM及びMRAM)以外のメモリデバイスに適用されてもよい。

0413

例えば、ReRAM、PCRAM、イオンメモリなどのメモリデバイスに、本実施形態の構成及び動作が、適用されてもよい。

0414

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

0415

1:磁気メモリ、100:メモリセルアレイ、140:書き込み回路、150:読み出し回路、10:磁気抵抗効果素子、20:導電層。

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