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図面 (20)

課題

検出性能を向上できるようにしたセンサ付き表示装置を提供する。

解決手段

センサ付き表示装置は、表示領域AAと、表示領域の周辺に位置する周辺領域NAAとを有する基板と、表示領域AAに配置され、行列状に並ぶ複数の検出電極と、複数の検出電極にそれぞれ接続する複数の検出配線TL2と、を備える。基板の平面視による形状は、平面視で曲線状の部位5を含む。複数の検出電極は、第1電極と、第1電極とは平面視による形状が異なる第2電極DE2−1、DE2−2と、を有する。第2電極は、曲線状の部位5と隣り合う位置に配置される。複数の検出配線は、第1電極に接続する第1配線と、第2電極DE2に接続する第2配線TL2と、を有する。第2配線TL2は、表示領域AAから周辺領域NAAを通って第2電極DE2と平面視で重なる位置まで延設される。

概要

背景

近年、いわゆるタッチパネルと呼ばれる、外部近接物体を検出可能なタッチ検出装置が注目されている。タッチパネルは、液晶表示装置等の表示装置上に装着又は一体化されて、タッチ検出機能付き表示装置として用いられている。例えば、特許文献1のタッチスクリーンパネルでは、検出電極マトリクス状に複数設けられている。特許文献1のタッチスクリーンパネルでは、検出電極の静電容量変化に基づいて表示領域のタッチ検出を行う。

概要

検出性能を向上できるようにしたセンサ付き表示装置を提供する。センサ付き表示装置は、表示領域AAと、表示領域の周辺に位置する周辺領域NAAとを有する基板と、表示領域AAに配置され、行列状に並ぶ複数の検出電極と、複数の検出電極にそれぞれ接続する複数の検出配線TL2と、を備える。基板の平面視による形状は、平面視で曲線状の部位5を含む。複数の検出電極は、第1電極と、第1電極とは平面視による形状が異なる第2電極DE2−1、DE2−2と、を有する。第2電極は、曲線状の部位5と隣り合う位置に配置される。複数の検出配線は、第1電極に接続する第1配線と、第2電極DE2に接続する第2配線TL2と、を有する。第2配線TL2は、表示領域AAから周辺領域NAAを通って第2電極DE2と平面視で重なる位置まで延設される。

目的

米国特許出願公開第2016/0202829号明細書






タッチ検出装置において、検出性能の向上が望まれている

効果

実績

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請求項1

表示領域と、前記表示領域の周辺に位置する周辺領域とを有する基板と、前記表示領域に配置され、行列状に並ぶ複数の検出電極と、前記複数の検出電極にそれぞれ接続する複数の検出配線と、を備え、前記基板の平面視による形状は、平面視で曲線状の部位を含み、前記複数の検出電極は、第1電極と、前記第1電極とは平面視による形状が異なる第2電極と、を有し、前記第2電極は前記曲線状の部位と隣り合う位置に配置され、前記複数の検出配線は、前記第1電極に接続する第1配線と、前記第2電極に接続する第2配線と、を有し、前記第2配線は、前記表示領域から前記周辺領域を通って前記第2電極と平面視で重なる位置まで延設される、センサ付き表示装置

請求項2

前記第2配線は、前記表示領域に位置する第1線部と、前記第1線部に接続し、前記周辺領域に位置する第2線部と、前記第2線部に接続し、前記表示領域に位置する第3線部と、を有する請求項1に記載のセンサ付き表示装置。

請求項3

前記基板は、平面視で、前記基板の縁部から前記表示領域側に凹んだ凹部を有し、前記凹部が前記曲線状の部位である、請求項1又は2に記載のセンサ付き表示装置。

請求項4

前記基板は、平面視で角部を有し、前記角部が前記曲線状の部位である、請求項1から3のいずれか1項に記載のセンサ付き表示装置。

請求項5

前記第2配線は、複数本分岐して前記第2電極に接続する、請求項1から4のいずれか1項に記載のセンサ付き表示装置。

請求項6

前記表示領域に配置される複数の画素トランジスタと、前記周辺領域に配置される第1ダミー画素トランジスタと、前記画素トランジスタのゲートと前記第1ダミー画素トランジスタのゲートとを接続するゲート線と、前記画素トランジスタのソースと前記第1ダミー画素トランジスタのソースとを接続する信号線と、複数の画素電極と、をさらに備え、前記画素トランジスタは前記画素電極に接続し、前記第1ダミー画素トランジスタは前記画素電極に接続しない、請求項1から5のいずれか1項に記載のセンサ付き表示装置。

請求項7

前記第1ダミー画素トランジスタのゲート幅は、前記画素トランジスタのゲート幅よりも大きい、請求項6に記載のセンサ付き表示装置。

請求項8

前記周辺領域において、前記第1ダミー画素トランジスタと前記基板の縁部との間に配置される第2ダミー画素トランジスタ、をさらに備え、前記第2ダミー画素トランジスタのゲートは、前記ゲート線に接続し、前記第2ダミー画素トランジスタのソースは、電気的にどことも接続しない、請求項6又は7に記載のセンサ付き表示装置。

請求項9

前記第2電極は、前記第2線部に重畳する、請求項2に記載のセンサ付き表示装置。

請求項10

前記第2電極は、前記第1ダミー画素トランジスタと前記第2ダミー画素トランジスタに梁上する、請求項8に記載のセンサ付き表示装置。

請求項11

基板と、前記基板に配置され、行列状に並ぶ複数の検出電極と、前記複数の検出電極にそれぞれ接続する複数の検出配線と、を備え、前記基板の平面視による形状は、平面視で曲線状の部位を含み、前記複数の検出電極は、第1電極と、前記第1電極とは平面視による形状が異なる第2電極と、を有し、前記第2電極は前記曲線状の部位と隣り合う位置に配置され、前記複数の検出配線は、前記第1電極に接続する第1配線と、前記第2電極に接続する第2配線と、を有し、前記第2配線は、前記第1配線の一方の側に位置する第1線部と、前記第1線部に接続し、前記第1配線の端部と前記基板の縁部との間に位置する第4線部と、前記第1配線又は前記第1配線の延長線を挟んで、前記一方の側の反対側に位置する第5線部と、を有するセンサ付き表示装置。

技術分野

0001

本発明は、センサ付き表示装置に関する。

背景技術

0002

近年、いわゆるタッチパネルと呼ばれる、外部近接物体を検出可能なタッチ検出装置が注目されている。タッチパネルは、液晶表示装置等の表示装置上に装着又は一体化されて、タッチ検出機能付き表示装置として用いられている。例えば、特許文献1のタッチスクリーンパネルでは、検出電極マトリクス状に複数設けられている。特許文献1のタッチスクリーンパネルでは、検出電極の静電容量変化に基づいて表示領域のタッチ検出を行う。

先行技術

0003

米国特許出願公開第2016/0202829号明細書

発明が解決しようとする課題

0004

タッチ検出装置において、検出性能の向上が望まれている。

0005

本発明は、検出性能を向上できるようにしたセンサ付き表示装置を提供することを目的とする。

課題を解決するための手段

0006

一態様に係るセンサ付き表示装置は、表示領域と、前記表示領域の周辺に位置する周辺領域とを有する基板と、前記表示領域に配置され、行列状に並ぶ複数の検出電極と、前記複数の検出電極にそれぞれ接続する複数の検出配線と、を備え、前記基板の平面視による形状は、平面視で曲線状の部位を含み、前記複数の検出電極は、第1電極と、前記第1電極とは平面視による形状が異なる第2電極と、を有し、前記第2電極は前記曲線状の部位と隣り合う位置に配置され、前記複数の検出配線は、前記第1電極に接続する第1配線と、前記第2電極に接続する第2配線と、を有し、前記第2配線は、前記表示領域から前記周辺領域を通って前記第2電極と平面視で重なる位置まで延設される。

0007

別の態様に係るセンサ付き表示装置は、基板と、前記基板に配置され、行列状に並ぶ複数の検出電極と、前記複数の検出電極にそれぞれ接続する複数の検出配線と、を備え、前記基板の平面視による形状は、平面視で曲線状の部位を含み、前記複数の検出電極は、第1電極と、前記第1電極とは平面視による形状が異なる第2電極と、を有し、前記第2電極は前記曲線状の部位と隣り合う位置に配置され、前記複数の検出配線は、前記第1電極に接続する第1配線と、前記第2電極に接続する第2配線と、を有し、前記第2配線は、前記第1配線の一方の側に位置する第1線部と、前記第1線部に接続し、前記第1配線の端部と前記基板の縁部との間に位置する第4線部と、前記第1配線又は前記第1配線の延長線を挟んで、前記一方の反対側に位置する第5線部と、を有する。

図面の簡単な説明

0008

図1は、実施形態1に係るセンサ付き表示装置の構成例を示す平面図である。
図2は、実施形態1に係る表示領域の画素配列を表す回路図である。
図3は、実施形態1に係る第1基板の構成例を示す平面図である。
図4は、図3をIV−IV’線で切断した断面図である。
図5は、実施形態1に係る第2検出電極と第2検出配線との接続の一例を示す平面図である。
図6は、実施形態1に係る第2検出電極と、第2検出配線との接続の一例(別の例)を示す平面図である。
図7は、実施形態1に係るブラックマトリクス層の構成例を示す平面図である。
図8は、実施形態1に係る第3検出電極と第3検出配線との接続の一例を示す平面図である。
図9は、実施形態1に係る第3検出配線の位置関係を示す平面図である。
図10は、実施形態1に係る第1基板の凹部付近に設けられる第1ダミー画素領域及び第2ダミー画素領域の一例を示す平面図である。
図11は、第1基板の角部付近に設けられる第1ダミー画素領域及び第2ダミー画素領域の一例を示す平面図である。
図12は、実施形態1に係る画素トランジスタの構成例を示す平面図である。
図13は、第1ダミー画素トランジスタの構成例を示す平面図である。
図14は、実施形態1に係る第2ダミー画素トランジスタの構成例を示す平面図である。
図15は、図12に示す画素トランジスタをXV−XV’線で切断した断面図である。
図16は、図13に示す第1ダミー画素トランジスタをXVI−XVI’線で切断した断面図である。
図17は、図14に示す第1ダミー画素トランジスタをXVII−XVII’線で切断した断面図である。
図18は、第1実施形態に係る第1ダミー画素トランジスタの接続例を示す平面図である。
図19は、第1実施形態に係る第1ダミー画素トランジスタと第2ダミー画素トランジスタとの接続例を示す平面図である。
図20は、実施形態2に係る検出配線の引き回しの一例を示す平面図である。
図21は、実施形態2の変形例に係る検出配線の引き回しを示す平面図である。
図22は、図21をXXII−XXII’線で切断した断面図である。
図23は、図21をXXIII−XXIII’線で切断した断面図である。
図24は、本実施形態の変形例に係る信号線と副画素の形状を示す平面図である。
図25は、本実施形態の変形例に係る信号線と検出配線の形状を示す平面図である。

実施例

0009

本発明を実施するための形態(実施形態)につき、図面を参照しつつ詳細に説明する。以下の実施形態に記載した内容により本発明が限定されるものではない。また、以下に記載した構成要素には、当業者が容易に想定できるもの、実質的に同一のものが含まれる。さらに、以下に記載した構成要素は適宜組み合わせることが可能である。なお、開示はあくまで一例にすぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号を付して、詳細な説明を適宜省略することがある。

0010

(実施形態1)
図1は、実施形態1に係るセンサ付き表示装置の構成例を示す平面図である。図2は、実施形態1に係る表示領域の画素配列を表す回路図である。なお、以下の説明においては、XYZ直交座標系を設定し、XYZ直交座標系を参照しつつ各部材の位置関係について説明する。第1方向をX軸方向、第1方向と直交する第2方向をY軸方向、X軸方向及びY軸方向のそれぞれに直交する方向(すなわち、X−Y平面に垂直な方向)をZ軸方向とする。本明細書において、平面視とは、X軸とY軸とに平行なX−Y平面の法線方向から見ることを意味する。本明細書において、上側とはY軸の矢印側を意味し、下側とはY軸の矢印の反対側を意味し、右側とはX軸の矢印側を意味し、左側とはX軸の矢印の反対側を意味する。

0011

図1に示すように、実施形態1に係るセンサ付き表示装置100は、第1基板SUB1と、第1基板SUB1と対向する位置に設けられた第2基板SUB2と、を備える。センサ付き表示装置100は、例えば、タッチ検出機能付きの液晶パネルであり、第1基板SUB1と第2基板SUB2との間に液晶層(図示せず)が設けられている。第1基板SUB1は、例えばTFT(Thin Film Transistor)基板である。第2基板SUB2は、対向基板である。

0012

なお、センサ付き表示装置100には、第1基板SUB1、第2基板SUB2の他にも、バックライト等の照明装置や、その他の付帯機器が必要に応じて付設されるが、図1ではそれらの図示を省略している。また、本実施形態において、センサ付き表示装置100はタッチ検出機能付きの液晶パネルに限定されるものではない。例えば、センサ付き表示装置100は、タッチ検出機能付きの有機EL(Electro Luminescence)パネルであってもよい。

0013

第1基板SUB1において第2基板SUB2と対向する領域には、それぞれX軸方向及びY軸方向に延びる複数の配線(例えば、図2に示すゲート線GL、信号線SL、検出配線TL)が設けられている。第1基板SUB1において、ゲート線GLと信号線SLとが交差する部分が表示の最小単位、すなわち、図2に示す副画素SPXに対応している。その副画素が複数個、マトリクス状に配列することによって全体の表示領域AAが形成されている。また、図示しないが、例えば液晶層と第2基板SUB2との間には、ブラックマトリクス層BM(後述の図7参照)を含むカラーフィルタが配置されている。カラーフィルタは、第2基板SUB2において、第1基板SUB1と対向する面に印刷されていてもよい。

0014

図1に示すように、センサ付き表示装置100は、表示領域AAと、表示領域AAの外周に位置する周辺領域NAAとを有する。周辺領域NAAは、例えば、画像を表示しない額縁領域である。周辺領域NAAは、例えばブラックマトリクス層BMで覆われている。後述の図7に示すように、表示領域AAと周辺領域NAAとの境界線BLは、ブラックマトリクス層BMによって画定されている。

0015

第1基板SUB1は、第2基板SUB2の外側へ張出す張出し部1Eを有する。張出し部1Eに、ドライバIC2と外部接続端子3とが設けられている。表示領域AA内に設けられている複数の配線(例えば、図2に示すゲート線GL、信号線SL、検出配線TL)は、ドライバIC2に接続されている。また、ドライバIC2は、外部接続端子3を介して、外部の機器との間で信号を送受する。

0016

なお、本実施形態において、ドライバIC2は、第1基板SUB1に接続する他の配線基板に設けられていてもよい。例えば、第1基板SUB1の張出し部1Eには、フレキシブルプリント回路基板(以下、FPC(Flexible printed circuits))が取り付けられており、FPCにドライバIC2が実装されていてもよい。この場合、張出し部1EとFPCとの接合は、図示しない異方性導電フィルム(ACF(Anisotropic Conductive Film))を介して行われていてもよい。

0017

第1基板SUB1及び第2基板SUB2は、例えばガラス基板である。または、第1基板SUB1及び第2基板SUB2は、ガラス基板に限らず可撓性を有する樹脂基板であってもよい。

0018

図2に示すように、第1基板SUB1には、各副画素SPXのスイッチング素子である画素トランジスタTr、信号線SL、ゲート線GL、検出配線TL、検出配線TLが接続する検出電極DE等が形成されている。信号線SLは、画素電極PEに画素信号を供給するための配線である。ゲート線GLは、各画素トランジスタTrを駆動する駆動信号を供給するための配線である。信号線SL及びゲート線GLは、第1基板SUB1の表面と平行な平面に延出する。

0019

表示領域AAは、マトリクス状に配列された複数の副画素SPXを有している。副画素SPXは、それぞれ画素トランジスタTr及び液晶LCを備えている。画素トランジスタTrは、薄膜トランジスタにより構成されるものであり、この例では、nチャネルのMOS(Metal Oxide Semiconductor)型のTFTで構成されている。画素電極PEと検出電極DEとの間に絶縁膜53(後述の図4参照)が設けられ、これらによって保持容量Csが形成される。

0020

カラーフィルタは、例えば赤(R)、緑(G)、青(B)の3色に着色されたカラーフィルタの色領域が周期的に配列されている。図2に示す各副画素SPXに、R、G、Bの3色の色領域32R、32G、32Bが1組として対応付けられる。そして、3色の色領域32R、32G、32Bに対応する副画素SPXを1組として画素PXが構成される。なお、カラーフィルタは、4色以上の色領域を含んでいてもよい。

0021

各画素PXを構成する副画素SPXに対応して、後述の画素電極PEが設けられている。センサ付き表示装置100が表示動作を行うための画素信号は、図示しないソースドライバから画素電極PEに供給される。ソースドライバは、例えばドライバIC2に内蔵されている。また、表示動作の際に、直流電圧信号である表示用の駆動信号が、検出配線TLを介して検出電極DEに供給される。これにより、検出電極DEは、複数の画素電極PEに対する共通電極として機能する。また、検出電極DEは、タッチ検出における検出電極として機能する。

0022

例えば、センサ付き表示装置100は、表示動作(表示期間)と、自己静電容量方式タッチ検出動作タッチ検出期間)とを時分割に行う。表示動作において、ドライバIC2に含まれる検出電極ドライバ(図示せず)は、全ての検出電極DEに対して、表示用の駆動信号を供給する。また、タッチ検出において、検出電極ドライバは、検出電極DEに対して、同時又は時分割的タッチ検出用の駆動信号を供給する。タッチ検出用の駆動信号は、検出配線TLを介して検出電極DEに供給される。

0023

検出電極DEは、検出電極DEのそれぞれの静電容量変化に応じたセンサ出力信号を、図示しないアナログフロントエンド回路(以下、AFE(Analog Front End))に出力する。AFEは、例えばドライバIC2に内蔵されている。各検出電極DEからのセンサ出力信号に基づいて、表示領域AAのタッチ検出が行われる。このように、検出電極DEは、表示動作の際に共通電極として機能するとともに、自己静電容量方式によるタッチ検出の際に検出電極として機能する。

0024

図3は、実施形態1に係る第1基板の構成例を示す平面図である。図4は、図3をIV−IV’線で切断した断面図である。なお、図3では、図面の複雑化を回避するために、検出電極DEよりも上層側に位置する第2平坦化膜43、検出電極DE、絶縁膜53及び画素電極PEの図示を省略している。また、図3では、図面の複雑化を回避するために、検出配線TLを実線で示しているが、検出配線TLは検出電極DEの下層側に位置する。

0025

図4に示すように、第1基板SUB1は、基材1(後述の図15参照)の上方に設けられた半導体層SCと、半導体層SCを覆う絶縁膜13と、絶縁膜13上に設けられた層間絶縁膜23と、層間絶縁膜23上に設けられた信号線SLと、を備える。絶縁膜13及び層間絶縁膜23には、コンタクトホールCH1が設けられている。コンタクトホールCH1を介して、信号線SLは半導体膜SCに接続している。なお、図示しないが、絶縁膜13と層間絶縁膜23との間には、ゲート線GL(図2参照)が配置されている。

0026

例えば、基材1は、ガラスや可撓性の樹脂基板で構成されている。ゲート線GLは、モリブデンを含む材料で構成されている。絶縁膜13は、ゲート絶縁膜である。絶縁膜13は、シリコン酸化膜及びシリコン窒化膜等の無機絶縁膜で構成されている。一例を挙げると、絶縁膜13は、基材1側からシリコン酸化膜、シリコン窒化膜がこの順で積層された積層構造の膜で構成されている。半導体膜SCは、ポリシリコン膜で構成されている。層間絶縁膜23は、シリコン酸化膜及びシリコン窒化膜等の無機絶縁膜で構成されている。一例を挙げると、層間絶縁膜23は、基材1側からシリコン酸化膜、シリコン窒化膜、シリコン酸化膜がこの順で積層された積層構造の膜で構成されている。信号線SLと、画素トランジスタTrのドレインSLD(後述の図12図15参照)は、チタン及びアルミニウムとで構成されている。一例を挙げると、信号線SLとドレインSLDは、基材1側からチタン、アルミニウム、チタンがこの順で積層された積層構造の膜で構成されている。

0027

また、第1基板SUB1は、層間絶縁膜23上に設けられた第1平坦化膜33と、第1平坦化膜33上に設けられた検出配線TLと、第1平坦化膜33上に設けられて検出配線TLを覆う第2平坦化膜43と、第2平坦化膜43上に設けられた検出電極DEと、検出電極DE上に設けられた絶縁膜53と、絶縁膜53上に設けられた画素電極PEと、を備える。

0028

例えば、第1平坦化膜33及び第2平坦化膜43は、アクリル樹脂等の有機絶縁膜で構成されている。また、第2平坦化膜43については無機絶縁膜で構成されたものであっても良く、無機絶縁膜で構成するものであっても良い。検出電極DE及び画素電極PEは、透光性導電膜であるITO(Indium Tin Oxide)で構成されている。絶縁膜53は、シリコン窒化膜等の無機絶縁膜で構成されている。

0029

図4に示すように、本実施形態において、検出電極DEは、第1基板SUB1の表示領域AAに行列状に複数配置される。例えば、検出電極DEは、X軸方向に複数配列されるとともに、Y軸方向に複数配列される。検出電極DEにはそれぞれ検出配線TLが接続される。

0030

本実施形態では、1個の検出電極DEに対して1本の検出配線TLが、複数の箇所で接続されている。また、1個の検出電極DEに対する1本の検出配線TLのコンタクト数(コンタクトホールCH3の数)は、複数となっている。検出配線TLは、X軸方向に延設された線幅を有している。また、検出配線TLは、X軸方向に間隔を有して複数配列されている。検出電極DEは、それぞれ検出配線TLを介してドライバIC2に接続されている。また、ドライバIC2から引き出された1本の検出配線TLが表示領域AAにおいて複数に分岐された検出配線TLを構成するものであっても良く、この場合1個の検出電極DEに対して複数本の検出配線が複数の箇所で接続されることとなる。図3においては、分かりやすさの為、ドライバIC2から引き出された1本の検出配線TLが表示領域AAにおいて複数本分岐された配線構造であったとしても1本の線で示している。

0031

図3に示すように、Y軸方向に並ぶ検出電極DEの各列において、検出配線TLとの接続は、例えば左側から右側に降順となっている。Y軸方向に並ぶ検出電極DEの各列において、最も上側に位置する検出電極DEには、最も左側に位置する検出配線TLが接続している。また、Y軸方向に並ぶ検出電極DEの各列において、最も下側に位置する検出電極DEには、最も右側に位置する検出配線TLが接続している。Y軸方向に並ぶ検出電極DEの各列において、より下側に位置する検出電極DEほど、より右側に位置する検出配線TLに接続している。

0032

図3に示すように、第1基板SUB1は、平面視で矩形ではなく、異形状となっている。第1基板SUB1の外周は、曲線を含む角部4と、曲線を含む凹部5とを有する。凹部5は、ノッチともいう。例えば、第1基板SUB1の外周は、X軸方向に平行な第1辺6aと、Y軸方向に平行な第2辺6bとを有する。図3において、第1辺6aは第1基板SUB1の上側の縁辺であり、第2辺6bは第1基板SUB1の左右の側の縁辺である。角部4は、X軸方向に平行な第1辺6aと、Y軸方向に平行な第2辺6bとが接続する部分である。角部4は曲線となっている。また、第1基板SUB1の外周は、平面視で、第1辺6aから表示領域AAに向かって凹む凹部5、を有する。凹部5は、X軸方向に平行な第3辺5aと、Y軸方向に平行な第4辺5bと、第3辺5aと第4辺5bとを接続する隅部5cと、を有する。隅部5cは曲線となっている。

0033

第1基板SUB1と貼り合せされる第2基板SUB2(図1参照)も、平面視で矩形ではなく、異形状となっている。例えば、第2基板SUB2の外周は、曲線を含む角部と、曲線を含む凹部とを有する。第2基板SUB2の平面視による形状は、第1基板SUB1から張出し部1E(図1参照)を除いた形状及び大きさと一致する。

0034

検出電極DEは、平面視による形状が矩形である第1検出電極DE1と、第1検出電極DE1とは平面視による形状及び大きさ(面積)の少なくとも一方が異なる第2検出電極DE2と、第1検出電極DE1とは平面視による形状及び大きさ(面積)の少なくとも一方が異なる第3検出電極DE3と、を有する。第2検出電極DE2は、凹部5と隣り合う位置に配置されている。例えば、凹部5の左右の両側に、第2検出電極DE2が配置されている。第3検出電極DE3は、角部4と隣り合う位置に配置されている。

0035

第2検出電極DE2において、凹部5と隣り合う縁辺は、凹部5に平行、又はほぼ平行となっている。例えば、第2検出電極DE2において、凹部5の隅部5cと隣り合う縁辺は、隅部5cに沿って湾曲している。同様に、第3検出電極DE3において、角部4と隣り合う縁辺は、角部4に平行、又はほぼ平行となっている。例えば、第3検出電極DE3において、角部4と隣り合う縁辺は、角部4に沿って湾曲している。

0036

以下の説明では、検出配線TLのうち、第1検出電極DE1に接続する配線を第1検出配線TL1といい、第2検出電極DE2に接続する配線を第2検出配線TL2といい、第3検出電極DE3に接続する配線を第3検出配線TL3という。

0037

図5は、実施形態1に係る第2検出電極と第2検出配線との接続の一例を示す平面図である。図5に示すように、第2検出配線TL2は、表示領域AAを通り、凹部5近傍の周辺領域NAAを通って、第2検出電極DE2−2に接続している。例えば、第2検出配線TL2は、第1線部TL21と、第2線部TL22と、第3線部TL23と、を有する。第1線部TL21は、表示領域AAに位置する。第1線部TL21の一端はドライバIC2(図3参照)に接続し、第1線部TL21の他端は第2線部TL22に接続している。第2線部TL22は、周辺領域NAAに位置する。第3線部TL23は、表示領域AAに位置する。第3線部TL23の一端は第2線部TL22に接続し、第3線部TL23の他端はコンタクトホールCH3を介して第2検出電極DE2−2に接続している。

0038

また、第2検出電極DE2は、表示領域AAから周辺領域NAAに延出している。第2検出電極DE2において凹部5と隣り合う側の端部は、凹部5に沿って湾曲している。また、周辺領域NAAにおいて、第2検出配線TL2の第2線部TL22は、第2検出電極DE2−2のうちの周辺領域NAAに延出している部分と平面視で重なっている。例えば、周辺領域NAAに位置する第2線部TL22は、第2検出電極DE2−2と平面視で重なっている。これにより、第2検出配線TL2は、寄生容量を低減することができる。

0039

また、第2線部TL22の少なくとも一部は、1本の配線で構成されている。これにより、第2検出電極DE2−2において、周辺領域NAAに延出する部分の幅が狭い場合でも、第2検出電極DE2−2と平面視で重なるように第2検出配線TL2を延設することが可能となっている。図5は、1個の第2検出電極DE2に接続する第2検出配線TL2は4本であり、その4本の第2検出配線TL2が周辺領域NAAにおいて1本になる例を示している。

0040

第3線部TL23は、複数本の配線に分岐して第2検出電極DE2−2に接続している。これにより、第2検出配線TL2と第2検出電極DE2−2とのコンタクト数を増やすことが容易となっている。

0041

なお、図5では、第2線部TL22が、X軸方向に平行な配線と、Y軸方向に平行な配線とが交互に直列に接続されてジグザグ状となっているが、これはあくまで一例である。第2線部TL22において、X軸方向に平行な配線の長さと、Y軸方向に平行な配線の長さとをそれぞれ短くすると共に、これらを交互に多数接続することによって、第2線部TL22は曲線状又はほぼ曲線状となる。

0042

また、図5では、第2検出電極DE2−1、DE2−2がY軸方向に並び、第2検出電極DE2−2に接続する検出配線TL2は、第2検出電極DE2−1と平面視で重なる位置を通る場合を例示した。しかしながら、これはあくまで一例である。図6は、実施形態1に係る第2検出電極と、第2検出配線との接続の一例(別の例)を示す平面図である。図6に示すように、本実施形態では、第2検出電極DE2−1、DE2−2は、1つの連続した第2検出電極DE2であってもよい。このような構成であっても、第2検出配線TL2は、表示領域AAから周辺領域NAAを通って第2検出電極DE2に接続する。

0043

図7は、実施形態1に係るブラックマトリクス層の構成例を示す平面図である。本実施形態ではブラックマトリクス層BMの単位面積当たり開口率に差を設けることによって、表示領域AAと周辺領域NAAとの間に境界線BLが形成されている。周辺領域NAAにおけるブラックマトリクス層BMの単位面積当たりの開口率は、0%である。これに対し、表示領域AAにおけるブラックマトリクス層BMの単位面積当たりの開口率は、0%よりも大きい。

0044

例えば、表示領域AAは、画素PXとして、第1画素PX1、第2画素PX2、第3画素PX3、第4画素PX4及び第5画素PX5を有する。第1画素PX1、第2画素PX2、第3画素PX3、第4画素PX4及び第5画素PX5では、ブラックマトリクス層BMの単位面積当たりの開口率がそれぞれ異なる。

0045

第1画素PX1と重なる位置のブラックマトリクス層BMは、3つの第1開口部AP1を有する。第2画素PX2と重なる位置のブラックマトリクス層BMは、3つの第2開口部AP2を有する。第3画素PX3と重なる位置のブラックマトリクス層BMは、3つの第3開口部AP3を有する。第4画素PX4と重なる位置のブラックマトリクス層BMは、3つの第4開口部AP4を有する。第5画素PX5と重なる位置のブラックマトリクス層BMは、3つの第5開口部AP5を有する。

0046

各開口部の面積(つまり、開口率)は、第1開口部AP1、第2開口部AP2、第3開口部AP3、第4開口部AP4、第5開口部AP5の順に小さくなっている。第1開口部AP1の開口面積が最も大きく、第5開口部AP5の開口面積が最も小さい。これにより、第1画素PX1、第2画素PX2、第3画素PX3、第4画素PX4及び第5画素PX5の順に、光の透過率が小さくなっている。

0047

本実施形態では、X軸方向及びY軸方向において、表示領域AAから周辺領域NAAに近づくほど、光の透過率が小さくなるように、第1開口部AP1、第2開口部AP2、第3開口部AP3、第4開口部AP4、第5開口部AP5が配置されている。これにより、ブラックマトリクス層BMは、曲線状の境界線BLを画定している。

0048

図8は、実施形態1に係る第3検出電極と第3検出配線との接続の一例を示す平面図である。図8に示すように、第3検出配線TL3は、表示領域AAを通り、角部4近傍の周辺領域NAAを通って、第3検出電極DE3に接続している。例えば、第3検出配線TL3は、第1線部TL31と、第2線部TL32と、第3線部TL33と、を有する。第1線部TL31は、表示領域AAに位置する。第1線部TL31の一端はドライバIC2(図3参照)に接続し、第1線部TL31の他端は第2線部TL32に接続している。第2線部TL32は、周辺領域NAAに位置する。第3線部TL33は、表示領域AAに位置する。第3線部TL33の一端は第2線部TL32に接続し、第3線部TL33の他端はコンタクトホールCH3を介して第3検出電極DE3に接続している。

0049

また、第3検出電極DE3は、表示領域AAから周辺領域NAAに延出している。周辺領域NAAにおいて、第3検出配線TL3は、第3検出電極DE3のうちの周辺領域NAAに延出している部分と平面視で重なっている。例えば、周辺領域NAAに位置する第2線部TL32は、第3検出電極DE3と平面視で重なっている。これにより、第3検出配線TL3は、寄生容量を低減することができる。

0050

また、第2線部TL32の少なくとも一部は、1本の配線で構成されている。これにより、第3検出電極DE3において、周辺領域NAAに延出する部分の幅が狭い場合でも、第3検出電極DE3と平面視で重なるように第3検出配線TL3を延設することが可能となっている。

0051

また、第3線部TL33は、複数本の配線に分岐して第3検出電極DE3に接続している。これにより、第3検出配線TL3と第3検出電極DE3とのコンタクト数を増やすことが容易となっている。

0052

また、図8では、第2線部TL32が、X軸方向に平行な配線と、Y軸方向に平行な配線とが交互に直列に接続された態様を例示している。このような態様でも、X軸方向に平行な配線の1本当たりの長さと、Y軸方向に平行な配線の1本当たりの長さとをそれぞれ短くすることによって、第2線部TL32は実質的に曲線となる。

0053

なお、図8では、第2線部TL32が、X軸方向に平行な配線と、Y軸方向に平行な配線とが交互に直列に接続されてジグザグ状となっているが、これはあくまで一例である。第2線部TL32において、X軸方向に平行な配線の長さと、Y軸方向に平行な配線の長さとをそれぞれ短くすると共に、これらを交互に多数接続することによって、第2線部TL32は曲線状又はほぼ曲線状となる。

0054

図9は、実施形態1に係る第3検出配線の位置関係を示す平面図である。図9に示すように、第3検出電極DE3は、表示領域AAから周辺領域NAAに延出している。周辺領域NAAにおいて、第3検出配線TL3の第2線部TL32は、第3検出電極DE3のうちの周辺領域NAAに延出している部分と平面視で重なっている。また、周辺領域NAAにおいて、第3検出電極DE3と、第1基板SUB1の縁部6との間には、ゲートドライバ等の周辺回路が配置される周辺回路領域GCAが設けられている。第2線部TL32は、平面視で、表示領域AAと周辺回路領域GCAとに挟まれている。

0055

図10は、第1基板の凹部付近に設けられる第1ダミー画素領域及び第2ダミー画素領域の一例を示す平面図である。図11は、第1基板の角部付近に設けられる第1ダミー画素領域及び第2ダミー画素領域の一例を示す平面図である。検出電極DEの端部は平面視において周辺領域NAAまで延在しており、第1ダミー画素領域DA1における第1ダミー画素トランジスタDTr1(後述の図13図16参照)及び第2ダミー画素領域DA2における第2ダミー画素トランジスタDTr2(後述の図14図17参照)に重なるものであっても良い。また、第2検出配線TL2の第2線部TL22(図5参照)、第3検出配線TL3の第2線部TL23(図8参照)は、第1ダミー画素領域DA1及び第2ダミー画素領域DA2に形成されるものであっても良い。

0056

本実施形態において、第2検出電極DE2と平面視で重なる位置は、第1検出電極DE1と平面視で重なる位置と比べて、表示に寄与する有効画素数が少なく、ゲート線GLの負荷(寄生容量)が小さい。同様に、第3検出電極DE3と平面視で重なる位置は、第1検出電極DE1と平面視で重なる位置と比べて、表示に寄与する有効画素数が少なく、ゲート線GLの負荷(寄生容量)が小さい。このため、第2検出電極DE2及び第3検出電極DE3が並ぶ行と、第2検出電極DE2及び第3検出電極DE3が並ばない行(つまり、第1検出電極DE1のみが並ぶ行)とでは、ゲート線GLの容量差に起因して、表示に輝度差が生じる可能性がある。また、第2検出電極DE2及び第3検出電極DE3が並ぶ行内においても、凹部5の曲線に沿って有効画素数が変化するため、表示に輝度差が生じる可能性がある。

0057

このような可能性を考慮し、輝度差を低減するため、本実施形態では、図10に示すように、凹部5近傍の周辺領域NAAに第1ダミー画素領域DA1が設けられている。第1ダミー領域DA1では、ゲート線GLに負荷調整用の第1ダミー画素トランジスタDTr1が接続されている。また、図11に示すように、角部4近傍の周辺領域NAAにも第1ダミー画素領域DA1が設けられている。角部4近傍の第1ダミー領域DA1でも、ゲート線GLに負荷調整用の第1ダミー画素トランジスタDTr1が接続されている。

0058

また、第1基板SUB1の製造工程や、第1基板SUB1と第2基板SUB2との貼り合せ工程では、第1基板SUB1の角部4や凹部5に、製造装置近接する場合がある。
第1基板SUB1と製造装置との間に大きな電位差があると、角部4や凹部5に静電気放電(以下、ESD(Electro Static Discharge))が生じる可能性がある。この可能性を低減するため、本実施形態では、図10に示すように、凹部5近傍の周辺領域NAAに第2ダミー画素領域DA2が設けられている。第2ダミー画素領域DA2は、第1ダミー画素領域DA1よりも、第1基板SUB1の縁部6側に位置する。第2ダミー領域DA2では、ゲート線GLにESD対策用の第2ダミー画素トランジスタDTr2が接続されている。また、図11に示すように、角部4近傍の周辺領域NAAにも第2ダミー画素領域DA2が設けられている。角部4近傍の第2ダミー領域DA2でも、ゲート線GLにESD対策用の第2ダミー画素トランジスタDTr2が接続されている。

0059

次に、第1ダミー画素トランジスタ及び第2ダミー画素トランジスタの各構成について、画素トランジスタTr(図2参照)の構成と比較しながら説明する。図12は、実施形態1に係る画素トランジスタの構成例を示す平面図である。図13は、実施形態1に係る第1ダミー画素トランジスタの構成例を示す平面図である。図14は、実施形態1に係る第2ダミー画素トランジスタの構成例を示す平面図である。図15は、図12に示す画素トランジスタをXV−XV’線で切断した断面図である。図16は、図13に示す第1ダミー画素トランジスタをXVI−XVI’線で切断した断面図である。図17は、図14に示す第1ダミー画素トランジスタをXVII−XVII’線で切断した断面図である。なお、図12から図14では、図面の複雑化を回避するため、図15から図17各断面図に示される層の一部を省略している。

0060

図12及び図15に示すように、画素トランジスタTrは、例えば、基材1の一方の面1a上に設けられたゲート線GLをゲート電極G11、G12とする。画素トランジスタTrは、例えばトップゲート型である。ゲート線GLは、絶縁膜13上に形成され、層間絶縁膜23で覆われている。絶縁膜13と基材1との間に半導体膜SCが設けられている。層間絶縁膜23上に信号線SLと、ドレインSLDとが設けられている。信号線SLは、絶縁膜13と層間絶縁膜23とに設けられたコンタクトホールCH1を介して半導体膜SCに接続している。また、ドレインSLDは、絶縁膜13と層間絶縁膜23とに設けられたコンタクトホールCH2を介して半導体膜SCに接続している。層間絶縁膜23上に第1平坦化膜33が設けられている。信号線SLと、ドレインSLDは、第1平坦化膜33で覆われている。また、第1平坦化膜33上に検出配線TLと、第2平坦化膜43とが設けられている。検出配線TLは、第2平坦化膜43で覆われている。第2平坦化膜43上に検出電極DEと絶縁膜53とが設けられている。検出電極DEは、第2平坦化膜43に設けられたコンタクトホールCH3を介して検出配線TLに接続されている。また、絶縁膜53上に画素電極PEが設けられている。画素電極PEは、絶縁膜53、第2平坦化膜43及び第1平坦化膜33に設けられたコンタクトホールCH4を介してドレインSLDに接続している。

0061

図13及び図16に示すように、第1ダミー画素トランジスタDTr1は、図12及び図15に示した画素トランジスタTrからドレインSLDと、画素電極PEとを除いた構成を有する。第1ダミー画素トランジスタDTr1も、例えばトップゲート型である。第1ダミー画素トランジスタDTr1は、基材1の一方の面1a上に設けられたゲート線GLをゲート電極G21、G22とする。第1ダミー画素トランジスタDTr1において、半導体膜SCは、信号線SLのみと接続しており、信号線SLの電位に固定されている。

0062

第1ダミー画素トランジスタDTr1の半導体膜SCの幅は、画素トランジスタTrの半導体膜SCの幅よりも太いことが好ましい。例えば、図12に示すように、画素トランジスタTrにおいて、ドレイン側のゲート電極G12の幅をW11とする。幅W11は、画素トランジスタTrにおいて、ドレイン側の半導体膜SCの幅でもある。また、図13に示すように、第1ダミー画素トランジスタDTr1において、ドレイン側のゲート電極G22の幅をW21とする。幅W21は、第1ダミー画素トランジスタDTr1において、ドレイン側の半導体膜SCの幅でもある。本実施形態では、W11<W21であることが好ましい。これにより、第1ダミー画素トランジスタDTr1に接続するゲート線GLの寄生容量を大きくすることができる。

0063

また、図13に示す半導体膜SCの幅はドレイン側の幅だけ太くする構造に限らず、ソース側のゲート電極G21と重なる半導体膜SCを太くする構造でもよい。例えば、ソース側のゲート電極G21と重なる半導体膜SCの幅を、ドレイン側のゲート電極G22の幅W21と同じ太さにしてもよい。さらに、より寄生容量を大きくするために、第1ダミー画素トランジスタDTr1の半導体層SCは、ドレイン側のゲート電極G22とソース側のゲート電極G21の両方の幅を、幅W21のように太くする構造が好ましい。

0064

図14及び図17に示すように、第2ダミー画素トランジスタDTr2は、図13及び図16に示した第1ダミー画素トランジスタDTr1から検出配線TLと、信号線SLとを除いた構成を有する。第2ダミー画素トランジスタDTr2も、例えばトップゲート型である。第2ダミー画素トランジスタDTr2は、基材1の一方の面1a上に設けられたゲート線GLをゲート電極G31、G32とする。第2ダミー画素トランジスタDTr2において、半導体膜SCは、どことも接続しておらず、電気的にフローティング状態にある。

0065

第2ダミー画素トランジスタDTr2のゲート電極G31、G32間の距離は、画素トランジスタTrのゲート電極G11、G12間の距離よりも短いことが好ましい。例えば、図12に示すように、画素トランジスタTrにおいて、ゲート電極G11、G12間の距離をW12とする。図14に示すように、第2ダミー画素トランジスタDTr2において、ゲート電極G31、G32間の距離をW32とする。本実施形態では、W12>W32であることが好ましい。これにより、1本のゲート線GLにより多くの第2ダミー画素トランジスタDTr2を接続することが容易となる。

0066

なお、図12から図14では、画素トランジスタTr、第1ダミー画素トランジスタDTr1及び第2ダミー画素トランジスタDTr2がそれぞれトップゲート型である場合を示しているが、これはあくまで一例である。本実施形態において、画素トランジスタTr、第1ダミー画素トランジスタDTr1及び第2ダミー画素トランジスタDTr2はそれぞれボトムゲート型であってもよい。ボトムゲート型の場合、ゲート線GLは半導体膜SCと基材1との間に位置し、少なくともゲート線GLと半導体膜SCとの間に絶縁膜が介在する。

0067

図18は、第1実施形態に係る第1ダミー画素トランジスタの接続例を示す平面図である。図18に示すように、第1ダミー画素領域DA1(図10図11参照)を通る1本のゲート線GLに、複数の第1ダミー画素トランジスタDTr1が接続される。これにより、第1ダミー画素領域DA1を通るゲート線GLの寄生容量を増やすことができる。第1ダミー画素トランジスタDTrの個数が多いほど、また、上記の幅W21(図13参照)が太いほど、ゲート線GLの寄生容量は増大する。

0068

また、本実施形態では、第1ダミー画素領域DA1を通るゲート線GLは、1本が複数本に分岐していてもよい。例えば、図18に示すように、第1ダミー画素領域DA1を通るゲート線GLから、支線GL1が分岐していてもよい。また、支線GL1にも、1個以上の第1ダミー画素トランジスタDTr1が接続してもよい。これにより、第1ダミー画素領域DA1を通るゲート線GLに、より多くの第1ダミー画素トランジスタDTr1を接続することが可能である。また、第1ダミー画素領域DA1の空き領域に第1ダミー画素トランジスタDTr1を効率よく配置することが可能となる。

0069

例えば、図18において、表示領域AAと第1ダミー領域DA1との境界線BLは、右肩下がりの曲線となっている。このため、図18に示す第1ダミー領域DA1は、右側に進むほど下側に広くなっている。ゲート線GLから分岐した支線GL1は、図18の下側へ延び、そこからさらに右側へ延びている。これにより、第1ダミー領域DA1において、右下側に広がる空き領域に第1ダミー画素トランジスタDTr1を配置することが可能となる。

0070

図19は、第1実施形態に係る第1ダミー画素トランジスタと第2ダミー画素トランジスタとの接続例を示す平面図である。図19に示すように、1本のゲート線GLに複数の第1ダミー画素トランジスタDTr1と複数の第2ダミー画素トランジスタDTr2とが接続している。上述したように、第2ダミー画素トランジスタDTr2の半導体膜SCは、電気的にフローティング状態にある。このため、第2ダミー画素トランジスタDTr2にESDが生じても、第2ダミー画素トランジスタDTr2から、第1ダミー画素トランジスタDTr1や画素トランジスタTrに電流が流れることを防ぐことができる。

0071

以上説明したように、実施形態1に係るセンサ付き表示装置100によれば、表示領域AAと、表示領域AAの周辺に位置する周辺領域NAAとを有する基板(例えば、第1基板SUB1)と、表示領域AAに配置され、行列状に並ぶ複数の検出電極DEと、複数の検出電極DEにそれぞれ接続する複数の検出配線TLと、を備える。第1基板SUB1の平面視による形状は、平面視で曲線状の部位(例えば、凹部5又は角部4)を含む。複数の検出電極DEは、第1電極(例えば、第1検出電極DE1)と、第1検出電極DE1とは平面視による形状が異なる第2電極(例えば、第2検出電極DE2又は第3検出電極DE3)と、を有する。第2電極は曲線状の部位と隣り合う位置に配置される。複数の検出配線TLは、第1検出電極DE1に接続する第1配線(例えば、第1検出配線TL1)と、第2電極に接続する第2配線(例えば、第2検出配線TL2又は第3検出配線TL3)と、を有する。第2検出配線TL2(または、第3検出配線TL3)は、表示領域AAから周辺領域NAAを通って第2検出電極DE2(または、第3検出電極DE3)と平面視で重なる位置まで延設される。

0072

これによれば、第2配線が表示領域から周辺領域に出ることなくそのまま第2電極と平面視で重なる位置まで延設される場合と比べて、第2電極に対する第2配線の引き回しの自由度が向上する。例えば、第2検出電極DE2(または、第3検出電極DE3)に対する第2検出配線TL2(または、第3検出配線TL3)の引き回しの自由度が向上する。これにより、第1検出電極DE1とは形状が異なる、異形状の第2検出電極DE2(又は、第3検出電極DE3)と第2検出配線TL2(または、第3検出配線TL3)とのコンタクト数を増加させることが容易となる。コンタクト数の増加に応じて、第2検出電極DE2(又は、第3検出電極DE3)と第2検出配線TL2(または、第3検出配線TL3)とのコンタクト抵抗を低減することが可能となる。これにより、異形状の第2検出電極DE2(又は、第3検出電極DE3)に対してセンサ時定数(センサの応答性)の向上が可能となる。したがって、検出性能を向上したセンサ付き表示装置100を提供することが可能となる。

0073

また、第2検出配線TL2(または、第3検出配線TL3)は、表示領域AAに位置する第1線部(例えば、第1線部TL21又は第1線部TL31)と、第1線部に接続し、周辺領域NAAに位置する第2線部(例えば、第2線部TL22又は第2線部TL32)と、第2線部に接続し、表示領域AAに位置する第3線部(例えば、第3線部TL23又は第3線部TL33)と、を有する。第2検出電極DE2(又は、第3検出電極DE3)の面積は、周辺領域NAAに延出している部分よりも表示領域AAに位置する部分の方が大きい。このため、第2検出配線TL2(または、第3検出配線TL3)と第2検出電極DE2(又は、第3検出電極DE3)とのコンタクト数を増加させることがさらに容易となる。

0074

また、第1基板SUB1は、平面視で、第1基板SUB1の縁部(例えば、第1辺6a)から表示領域AA側に凹んだ凹部5を有する。凹部5が上記した曲線状の部位である。これによれば、凹部5の周辺において、センサ時定数の向上が可能となる。

0075

また、第1基板SUB1は、平面視で、角部4を有する。角部4が上記した曲線状の部位である。これによれば、角部4の周辺において、センサ時定数の向上が可能となる。

0076

また、第2検出配線TL2(または、第3検出配線TL3)は、複数本に分岐して第2検出電極DE2(または、第3検出電極DE3)に接続する。これにより、第2検出配線TL2(または、第3検出配線TL3)と第2検出電極DE2(または、第3検出電極DE3)とのコンタクト数を増加させることがさらに容易となる。

0077

また、センサ付き表示装置100は、表示領域AAに配置される複数の画素トランジスタTrと、周辺領域NAAに配置される第1ダミー画素トランジスタDTr1と、画素トランジスタTrのゲートと第1ダミー画素トランジスタDTrのゲートとを接続するゲート線GLと、画素トランジスタTrのソースと第1ダミー画素トランジスタのソースとを接続する信号線SLと、複数の画素電極PEと、をさらに備える。画素トランジスタTrは画素電極PEに接続する。第1ダミー画素トランジスタDTrは画素電極PEに接続しない。

0078

これによれば、第2検出電極DE2(または、第3検出電極DE3)と重なる位置を通るゲート線GLの負荷(寄生容量)を高めることができる。第2検出電極DE2(または、第3検出電極DE3)と重なる位置を通るゲート線GLの寄生容量を、第2検出電極DE2(または、第3検出電極DE3)と重なる位置を通らないゲート線GLの寄生容量に近づけることができる。これにより、表示領域AA内の輝度差を低減することができる。

0079

また、第1ダミー画素トランジスタDTrのゲート幅W21は、画素トランジスタTrのゲート幅W11よりも大きい。これによれば、第2検出電極DE2(または、第3検出電極DE3)と重なる位置を通るゲート線GLの寄生容量をさらに高めることができる。

0080

また、センサ付き表示装置100は、周辺領域NAAにおいて、第1ダミー画素トランジスタDTrと第1基板SUB1の縁部6との間に配置される第2ダミー画素トランジスタDTr2、をさらに備える。第2ダミー画素トランジスタDTr2のゲートは、ゲート線GLに接続する。第2ダミー画素トランジスタDTr2のソースは、電気的にどことも接続しない(電気的にフローティング状態である)。これによれば、第2ダミー画素トランジスタDTr2にESDが生じても、第2ダミー画素トランジスタDTr2から、第1ダミー画素トランジスタDTr1や画素トランジスタTrに電流が流れることを防ぐことができる。例えば、製造過程でのESD対策として有効である。

0081

また、第2検出電極DE(または、第3検出電極DE3)は、第2線部TL22(または、第2線部TL32)に重畳する。

0082

また、第2検出電極DE(または、第3検出電極DE3)は、第1ダミー画素トランジスタDTr1と第2ダミー画素トランジスタDTr2に梁上する。

0083

なお、実施形態1では、第2検出配線TL2(又は、第3検出配線TL3)は、表示領域AAにおいて第2検出電極DE2(又は、第3検出電極DE3)に接続することを説明したが、本実施形態はこれに限定されない。本実施形態では、第2検出配線TL2(又は、第3検出配線TL3)は、周辺領域NAAにおいて第2検出電極DE2(又は、第3検出電極DE3)に接続してもよい。

0084

(実施形態2)
実施形態1では、第2検出配線TL2(または、第3検出配線TL3)は、表示領域AAから凹部5近傍(または、角部4近傍)の周辺領域NAAを通って異形状の第2検出電極DE2(または、第3検出電極DE3)に接続することを説明した。これにより、例えば、検出電極DEのY軸方向における並び順と、検出電極DEに接続する検出配線TLのX軸方向における並び順とを一致させることできる、ということを説明した。しかしながら、本実施形態において、第2検出配線TL2(または、第3検出配線TL3)の周辺領域NAAにおける引き回しは、実施形態1に示す態様に限定されない。

0085

図20は、実施形態2に係る検出配線の引き回しの一例を示す平面図である。図20に示すように、第1検出電極DE1に接続する第1検出配線TL1は、第1基板SUB1の下側(例えば、図3に示したドライバIC2側)の端部に、端子部TL1Tを有する。端子部TL1Tは、X軸方向に並んでいる。端子部TL1TのX軸方向における並び順は、第1検出配線TL1の接続先である第1検出電極DE1のY軸方向における並び順と一致している。

0086

第2検出配線TL2は、第1線部TL21と、第1線部TL21に接続する第4線部TL24と、第4線部TL24に接続する第5線部TL25と、を有する。第4線部TL24は、第1基板SUB1の下側の周辺領域NAAにおいて、X軸方向に延設されている。第4線部TL24は、X軸方向に並ぶ複数の端子部TL1Tと、第1基板SUB1の下側の縁部6との間に位置する。第4線部TL24は、信号線SLと平面視で交差している。第4線部TL24と信号線SLとの間は、第1平坦化膜33(図4参照)によって絶縁されている。第5線部TL25は、第1基板SUB1の下側の周辺領域NAAにおいて、Y軸方向に延設されている。第5線部TL25は、平面視で、第1検出配線TL1の延長線を挟んで第1線部TL21の反対側に位置する。第5線部TL25の先端が、第2検出配線TL2の端子部TL2Tとなっている。これにより、検出配線TLの端子部TL1T、TL2TのX軸方向における並びは、検出配線TLの接続先である検出電極DEのY軸方向の並び順と一致している。

0087

以上説明したように、実施形態2に係るセンサ付き表示装置100によれば、第2検出配線TL2は、第1検出配線TL1の一方の側に位置する第1線部TL21と、第1線部TL21に接続し、第1検出配線TL1の端部(例えば、端子部TL1T)と第1基板SUB1の縁部6との間に位置する第4線部TL24と、第1検出配線TL1又は第1検出配線TL1の延長線を挟んで、一方の反対側に位置する第5線部TL25と、を有する。これによれば、第2検出電極DE2のY軸方向における並び順と、第2検出電極DE2に接続する第2検出配線TL2のX軸方向における並び順とを一致させることが容易となる。

0088

なお、図20に示す態様は、第2検出配線TL2だけでなく、第3検出配線TL3にも適用してよい。この場合、図20に示す第2検出配線TL2は第3検出配線TL3に置き換え、第2検出電極DE2は第3検出電極DE3に置き換えればよい。

0089

(変形例)
実施形態2では、第1検出配線TL1及び第2検出配線TL2(または、第3検出配線TL3)が、図20に示す態様よりもさらに第1基板SUB1の下側(つまり、ドライバIC2側)まで引き出されていてもよい。その場合、第1検出配線TL1及び第2検出配線TL2(または、第3検出配線TL3)は、検出配線TLとは異なる他の層に設けられた配線(例えば、信号線SLと同一の層に設けられた配線)を利用して、第1基板SUB1の下側まで引き出されてもよい。また、この場合、信号線SLは、ゲート線GLと同一の層に設けられた配線を利用して、第1基板SUB1の下側まで引き出されてもよい。

0090

図21は、実施形態2の変形例に係る検出配線の引き回しを示す平面図である。図22は、図21をXXII−XXII’線で切断した断面図である。図23は、図21をXXIII−XXIII’線で切断した断面図である。図21から図23に示すように、第1検出配線TL1は、第1平坦化膜33に設けられたコンタクトホールCH11を介して、第1検出配線TL1’に接続している。第2検出配線TL2は、第1平坦化膜33に設けられたコンタクトホールCH12を介して、第2検出配線TL2’に接続している。例えば、第1検出配線TL1’及び第2検出配線TL2’は、信号線SLと同一の層に設けられた配線である。第1検出配線TL1’及び第2検出配線TL2’は信号線SLと同一種類の材料(例えば、チタン及びアルミニウム)で構成されており、信号線SLと同一の厚みを有する。第1検出配線TL1’及び第2検出配線TL2’は、信号線SLと同一の工程で同時に形成される。

0091

また、信号線SLは、層間絶縁膜23に設けられたコンタクトホールCH13を介して、信号線SL’に接続している。例えば、信号線SL’は、ゲート線GLと同一の層に設けられた配線である。信号線SL’はゲート線GLと同一種類の材料(例えば、チタン及びアルミニウム)で構成されており、ゲート線GLと同一の厚みを有する。信号線SL’は、ゲート線GLと同一の工程で同時に形成される。このような構成であれば、第1検出配線TL1及び第2検出配線TL2は、信号線SLと接することなく、第1基板SUB1のさらに下側まで引き出される。

0092

なお、図21から図23に示す態様は、第2検出配線TL2だけでなく、第3検出配線TL3にも適用してよい。この場合、図21から図23において、第2検出配線TL2は第3検出配線TL3に置き換える。

0093

また、上記の実施形態1、2では、例えば図12図18等に示したように、信号線SLがY軸方向に平行な直線状であることを示した。しかしながら、これはあくまで一例である。本実施形態において、信号線SLはY軸方向に平行な直線状に限定されるものではない。例えば、信号線SLは、Y軸方向に向かってジグザグ状に延設されていてもよい。また、信号線SLと平面視で重なる位置に配置される検出配線TLも、Y軸方向に向かってジグザグ状に延設されていてもよい。

0094

図24は、本実施形態の変形例に係る信号線と副画素の形状を示す平面図である。図25は、本実施形態の変形例に係る信号線と検出配線の形状を示す平面図である。図24に示すように、副画素SPXの平面視による形状は、例えば、平行四辺形、又は、平行四辺形に近い形であってもよい。信号線SLは、副画素SPXに沿って延設されている。

0095

信号線SLは、Y軸方向に向かってジグザグ状に延設されている。例えば、信号線SLは、Y軸方向と平面視で斜めに交差する第1直線部SLaと、Y軸方向及び第1直線部SLaの長手方向とそれぞれ斜めに交差する第2直線部SLbと、を有し、第1直線部SLaと第2直線部SLbとが交互に直列に接続された構造を有する。

0096

また、図25に示すように、検出配線TLも、Y軸方向に向かってジグザグ状に延設されている。例えば、検出配線TLは、Y軸方向と平面視で斜めに交差する第1直線部TLaと、Y軸方向及び第1直線部TLaの長手方向と斜めに交差する第2直線部TLbと、を有し、第1直線部TLaと第2直線部TLbとが交互に直列に接続された構造を有する。このような構成であっても、実施形態1、2と同様の効果を奏する。

0097

以上、本発明の好適な実施の形態を説明したが、本発明はこのような実施の形態に限定されるものではない。実施の形態で開示された内容はあくまで一例にすぎず、本発明の趣旨を逸脱しない範囲で種々の変更が可能である。例えば、本実施の形態において検出電極と検出配線は共に第1基板に形成されるものであったが、第2基板に形成されるものであってもよく、第2基板の第1基板と反対側の面に検出電極と検出配線を備えた外付けセンサ機能を持つ基板(外付けタッチパネル)にも用いることができる。本発明の趣旨を逸脱しない範囲で行われた適宜の変更についても、当然に本発明の技術的範囲に属する。

0098

1基材
1E張出し部
2ドライバIC
3外部接続端子
4 角部
5 凹部
6 縁部
13、53絶縁膜
23層間絶縁膜
33 第1平坦化膜
43 第2平坦化膜
100センサ付き表示装置
AA 表示領域
BL境界線
BMブラックマトリクス層
CH1、CH2、CH3、CH4、CH11、CH12、CH13コンタクトホール
DA1 第1ダミー画素領域
DA2 第2ダミー画素領域
DE検出電極
DE1 第1検出電極
DE2、DE2−1、DE2−2 第2検出電極
DE3 第3検出電極
DTr1 第1ダミー画素トランジスタ
DTr2 第2ダミー画素トランジスタ
GLゲート線
GL1支線
NAA周辺領域
SC半導体膜
SL信号線
SLDドレイン
SUB1 第1基板
SUB2 第2基板
TL検出配線
TL1 第1検出配線
TL2 第2検出配線
TL21 第1線部
TL22 第2線部
TL23 第3線部
TL3 第3検出配線
TL31 第1線部
TL32 第2線部
TL33 第3線部
Tr 画素トランジスタ

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