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図面 (20)

課題

面積縮小した半導体装置を提供する。

解決手段

第1トランジスタは、第1導電体と、第1導電体上の第1絶縁体と、第1絶縁体上において第1導電体と重なる位置にある酸化物半導体と、酸化物半導体上の第2絶縁体と、第2絶縁体上の第2導電体と、酸化物半導体と接する第3導電体及び第4導電体と、を有し、酸化物半導体は、上面から見て第3導電体と第4導電体とに挟まれた領域において、第1導電体と重なり、かつ、第2導電体と重ならない領域と、第1導電体と重ならず、かつ、第2導電体と重なる領域と、を有し、第2トランジスタは、pチャネル型であり、第1トランジスタが設けられている層と第2トランジスタが設けられている層とは互いに積層されている半導体装置。

概要

背景

チャネルが形成される領域(チャネル形成領域という)が、半導体シリコン(Si)で
なるトランジスタ(以下、Siトランジスタという)と、酸化物半導体(好ましくはIn
、Ga、及びZnを含む酸化物)をチャネル形成領域に含むトランジスタと、を組み合わ
せて電源遮断後もデータの保持を可能にした半導体装置が注目されている(特許文献1参
照)。Siトランジスタは、様々な電子回路電子部品に広く用いられている。電子回路
は、nチャネル型Siトランジスタとpチャネル型Siトランジスタとを配置、配線して
なるインバータ回路NAND回路フリップフロップといったセル論理セルスタ
ダードセルと呼ぶこともある)を構成単位として有する場合がある(非特許文献1を参照
)。

一方、酸化物半導体(好ましくはIn、Ga、及びZnを含む酸化物)をチャネル形成
領域に含むトランジスタが知られている。酸化物半導体はシリコンよりもバンドギャップ
が大きいため、酸化物半導体をチャネル形成領域に含むトランジスタはオフ電流が極めて
低くなることが知られている。例えば、特許文献1には、そのようなトランジスタをメモ
リセルに用いることで、電源遮断後もデータの保持が可能な半導体装置が記載されている

また、近年では電子機器高性能化、小型化、または軽量化に伴い、微細化されたトラ
ンジスタなどの半導体素子を高密度集積した回路の要求が高まっている。

概要

面積縮小した半導体装置を提供する。第1トランジスタは、第1導電体と、第1導電体上の第1絶縁体と、第1絶縁体上において第1導電体と重なる位置にある酸化物半導体と、酸化物半導体上の第2絶縁体と、第2絶縁体上の第2導電体と、酸化物半導体と接する第3導電体及び第4導電体と、を有し、酸化物半導体は、上面から見て第3導電体と第4導電体とに挟まれた領域において、第1導電体と重なり、かつ、第2導電体と重ならない領域と、第1導電体と重ならず、かつ、第2導電体と重なる領域と、を有し、第2トランジスタは、pチャネル型であり、第1トランジスタが設けられている層と第2トランジスタが設けられている層とは互いに積層されている半導体装置。

目的

本発明の一形態は、以下の少なくとも1つを課題とする

効果

実績

技術文献被引用数
0件
牽制数
0件

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請求項1

第1のゲート電極と、第2のゲート電極と前記第1のゲート電極と前記第2のゲート電極との間のチャネル形成領域を有する酸化物半導体層と、を有し、平面視において第1の領域で、前記第1のゲート電極と前記第2のゲート電極と前記チャネル形成領域は、重なり、平面視において第2の領域で、前記第1のゲート電極と前記チャネル形成領域は重なり、且つ前記第2のゲート電極と前記チャネル形成領域は重ならず、平面視において第3の領域で、前記第2のゲート電極と前記チャネル形成領域は重なり、且つ前記第1のゲート電極と前記チャネル形成領域は重ならない半導体装置

請求項2

第1のゲート電極と、第2のゲート電極と前記第1のゲート電極と前記第2のゲート電極との間のチャネル形成領域を有する酸化物半導体層と、を有し、平面視において第1の領域で、前記チャネル形成領域は前記第1のゲート電極と前記第2のゲート電極と重ならず、平面視において第2の領域で、前記第1のゲート電極と前記チャネル形成領域は重なり、且つ前記第2のゲート電極と前記チャネル形成領域は重ならず、平面視において第3の領域で、前記第2のゲート電極と前記チャネル形成領域は重なり、且つ前記第1のゲート電極と前記チャネル形成領域は重ならない半導体装置。

技術分野

0001

本発明は、物、方法、または、製造方法に関する。または、本発明は、マシン、プロセ
ス、マニュファクチャ、または組成物コンポジションオブマター)に関する。特に
、本発明は、例えば、半導体半導体装置記憶装置プロセッサ表示装置発光装置
照明装置、または蓄電装置に関する。または、半導体、半導体装置、記憶装置、プロセ
ッサ、表示装置、発光装置、照明装置、または蓄電装置の製造方法に関する。または、半
導体装置、記憶装置、プロセッサ、表示装置、発光装置、照明装置、または蓄電装置の駆
動方法に関する。

0002

本明細書において半導体装置とは、半導体特性を利用することで機能しうる装置全般を
指す。半導体素子トランジスタダイオード等)を含む回路、同回路を有する装置等を
含む。例えば、電子回路、電子回路を備えたチップは、半導体装置の一例である。記憶装
置、表示装置、発光装置、照明装置、電気光学装置、および電子機器等は、半導体装置を
有する場合がある。

背景技術

0003

チャネルが形成される領域(チャネル形成領域という)が、半導体シリコン(Si)で
なるトランジスタ(以下、Siトランジスタという)と、酸化物半導体(好ましくはIn
、Ga、及びZnを含む酸化物)をチャネル形成領域に含むトランジスタと、を組み合わ
せて電源遮断後もデータの保持を可能にした半導体装置が注目されている(特許文献1参
照)。Siトランジスタは、様々な電子回路や電子部品に広く用いられている。電子回路
は、nチャネル型Siトランジスタとpチャネル型Siトランジスタとを配置、配線して
なるインバータ回路NAND回路フリップフロップといったセル論理セルスタ
ダードセルと呼ぶこともある)を構成単位として有する場合がある(非特許文献1を参照
)。

0004

一方、酸化物半導体(好ましくはIn、Ga、及びZnを含む酸化物)をチャネル形成
領域に含むトランジスタが知られている。酸化物半導体はシリコンよりもバンドギャップ
が大きいため、酸化物半導体をチャネル形成領域に含むトランジスタはオフ電流が極めて
低くなることが知られている。例えば、特許文献1には、そのようなトランジスタをメモ
リセルに用いることで、電源遮断後もデータの保持が可能な半導体装置が記載されている

0005

また、近年では電子機器の高性能化、小型化、または軽量化に伴い、微細化されたトラ
ンジスタなどの半導体素子を高密度集積した回路の要求が高まっている。

0006

特開2011−187950公報

先行技術

0007

Neil H.E.Weste and David Money Harris,CMOSVLSIDesign: ACircuits and Systems Perspective(4th Edition),Addison Wesley,p.27,2011.

発明が解決しようとする課題

0008

本発明の一形態は、以下の少なくとも1つを課題とする。面積縮小した回路を有する
半導体装置(セル)を提供すること、消費電力を低減することが可能な回路を有する半導
体装置(セル)を提供すること、動作速度を向上することが可能な回路を有する半導体装
置(セル)を提供すること、小型の半導体装置を提供すること、消費電力を低減すること
が可能な半導体装置を提供すること、処理速度を向上することが可能な半導体装置を提供
すること、コストを低減することが可能な半導体装置を提供すること、または、新規な半
導体装置を提供すること。

0009

なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の
一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課
題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、
図面、請求項などの記載から、これら以外の課題を抽出することが可能である。

課題を解決するための手段

0010

(1)本発明の一態様は、第1トランジスタと、第2トランジスタと、を有し、第1トラ
ンジスタは、第1導電体と、第1導電体上の第1絶縁体と、第1絶縁体上の酸化物半導体
と、酸化物半導体上の第2絶縁体と、第2絶縁体上の第2導電体と、第3導電体と、第4
導電体と、を有し、酸化物半導体と、第1導電体とは、互いに重なる領域を有し、第3導
電体は、酸化物半導体と接する領域を有し、第4導電体は、酸化物半導体と接する領域を
有し、酸化物半導体は、上面から見て第3導電体と第4導電体とに挟まれた第1領域を有
し、第1領域は、第1導電体と重なる第2領域を有し、第1領域は、第1導電体と重なら
ない第3領域を有し、第1領域は、第2導電体と重なる第4領域を有し、第1領域は、第
2導電体と重ならない第5領域を有し、第2領域と第5領域とは、互いに重なる第6領域
を有し、第3領域と第4領域とは、互いに重なる第7領域を有し、第2トランジスタは、
pチャネル型であり、第1トランジスタが設けられている層と、第2トランジスタが設け
られている層とは、互いに重なるように設けられている半導体装置である。

0011

(2)本発明の一態様は、第1トランジスタと、第2トランジスタと、第3トランジスタ
と、を有し、第1トランジスタは、第1導電体と、第1導電体上の第1絶縁体と、第1絶
縁体上の酸化物半導体と、酸化物半導体上の第2絶縁体と、第2絶縁体上の第2導電体と
、第3導電体と、第4導電体と、を有し、酸化物半導体と、第1導電体とは、互いに重な
る領域を有し、第3導電体は、酸化物半導体と接する領域を有し、第4導電体は、酸化物
半導体と接する領域を有し、酸化物半導体は、上面から見て第3導電体と第4導電体とに
挟まれた第1領域を有し、第1領域は、第1導電体と重なる第2領域を有し、第1領域は
、第1導電体と重ならない第3領域を有し、第1領域は、第2導電体と重なる第4領域を
有し、第1領域は、第2導電体と重ならない第5領域を有し、第2領域と第5領域とは、
互いに重なる第6領域を有し、第3領域と第4領域とは、互いに重なる第7領域を有し、
第2トランジスタおよび第3トランジスタは、pチャネル型であり、第1トランジスタが
設けられている層と、第2トランジスタおよび第3トランジスタが設けられている層とは
、互いに重なるように設けられ、第2トランジスタのゲートが延在する方向と、第3トラ
ンジスタのゲートが延在する方向と、第1導電体が延在する方向と、第2導電体が延在す
る方向と、は平行であり、第2トランジスタのチャネル形成領域と、第3トランジスタの
チャネル形成領域と、は前記方向に並んで位置し、第1導電体と、第2トランジスタのゲ
ートと、は第1接続部を介して、電気的に接続され、第2導電体と、第3トランジスタの
ゲートと、は第2接続部を介して、電気的に接続され、第1領域と、第2トランジスタの
チャネル形成領域と、第3トランジスタのチャネル形成領域とは、上面から見て、第1接
続部と第2接続部に挟まれて配置され、第3導電体と第4導電体の一方と、第2トラン
スタのソースドレインの一方と、第3トランジスタのソースとドレインの一方と、は電
気的に接続されている半導体装置である。

0012

(3)本発明の一態様は、第2領域と、第4領域とは、互いに重なる領域を有する、(1
)または(2)の態様に係る半導体装置である。

0013

(4)本発明の一態様は、第3領域と、第5領域とは、互いに重なる第8領域を有し、第
8領域は、第6領域より狭く、かつ、第7領域より狭い、(1)または(2)の態様に係
る半導体装置である。

0014

(5)本発明の一態様は、第1トランジスタと、第2トランジスタと、を有し、第1トラ
ンジスタは、第1導電体と、第1導電体上の第1絶縁体と、第1絶縁体上の酸化物半導体
と、酸化物半導体上の第2絶縁体と、第2絶縁体上の第2導電体と、第3導電体と、第4
導電体と、を有し、酸化物半導体と、第1導電体とは、互いに重なる領域を有し、第3導
電体は、酸化物半導体と接する領域を有し、第4導電体は、酸化物半導体と接する領域を
有し、酸化物半導体は、上面から見て第3導電体と第4導電体とに挟まれた第1領域を有
し、第1領域は、第1導電体と重なり、かつ、第2導電体に覆われ、第2トランジスタは
、pチャネル型であり、第1トランジスタが設けられている層と、第2トランジスタが設
けられている層とは、互いに重なるように設けられている半導体装置である。

0015

(6)本発明の一態様は、第1トランジスタと、第2トランジスタと、第3トランジスタ
と、を有し、第1トランジスタは、第1導電体と、第1導電体上の第1絶縁体と、第1絶
縁体上の酸化物半導体と、酸化物半導体上の第2絶縁体と、第2絶縁体上の第2導電体と
、第3導電体と、第4導電体と、を有し、酸化物半導体と、第1導電体とは、互いに重な
る領域を有し、第3導電体は、酸化物半導体と接する領域を有し、第4導電体は、酸化物
半導体と接する領域を有し、酸化物半導体は、上面から見て第3導電体と第4導電体とに
挟まれた第1領域を有し、第1領域は、第1導電体と重なり、かつ、第2導電体に覆われ
、第2トランジスタおよび第3トランジスタは、pチャネル型であり、第1トランジスタ
が設けられている層と、第2トランジスタおよび第3トランジスタが設けられている層と
は、互いに重なるように設けられ、第2トランジスタのゲートが延在する方向と、第3ト
ランジスタのゲートが延在する方向と、第1導電体が延在する方向と、第2導電体が延在
する方向と、は平行であり、第2トランジスタのチャネル形成領域と、第3トランジスタ
のチャネル形成領域と、は、前記方向に並んで位置し、第1導電体と、第2トランジスタ
のゲートと、は第1接続部を介して、電気的に接続され、第2導電体と、第3トランジス
タのゲートと、は第2接続部を介して、電気的に接続され、第1領域と、第2トランジス
タのチャネル形成領域と、第3トランジスタのチャネル形成領域とは、上面から見て、第
1接続部と第2接続部に挟まれて配置され、第3導電体と第4導電体の一方と、第2トラ
ンジスタのソースとドレインの一方と、は電気的に接続され、第2トランジスタのソース
とドレインの他方と、第3トランジスタのソースとドレインの一方と、は電気的に接続さ
れている半導体装置である。

0016

(7)本発明の一態様は、第1トランジスタと、第2トランジスタと、第3トランジスタ
と、を有し、第1トランジスタは、第1導電体と、第1導電体上の第1絶縁体と、第1絶
縁体上の酸化物半導体と、酸化物半導体上の第2絶縁体と、第2絶縁体上の第2導電体と
、第3導電体と、第4導電体と、を有し、酸化物半導体と、第1導電体とは、互いに重な
る領域を有し、第3導電体は、酸化物半導体と接する領域を有し、第4導電体は、酸化物
半導体と接する領域を有し、酸化物半導体は、上面から見て第3導電体と第4導電体とに
挟まれた第1領域を有し、第1領域は、第1導電体と重なり、かつ、第2導電体に覆われ
、第2トランジスタおよび第3トランジスタは、pチャネル型であり、第1トランジスタ
が設けられている層と、第2トランジスタおよび第3トランジスタが設けられている層と
は、互いに重なるように設けられ、第2トランジスタのゲートが延在する方向と、第3ト
ランジスタのゲートが延在する方向と、第1導電体が延在する方向と、第2導電体が延在
する方向とは、それぞれ、第1方向に平行であり、第2トランジスタのチャネル形成領域
と、第3トランジスタのチャネル形成領域と、は、それぞれ、第1方向に垂直に並んで位
置し、第1導電体と、第2トランジスタのゲートと、は第1接続部を介して、電気的に接
続され、第2導電体と、第3トランジスタのゲートと、は第2接続部を介して、電気的に
接続され、第1領域と、第2トランジスタのチャネル形成領域と、第3トランジスタのチ
ネル形成領域とは、上面から見て、第1接続部と第2接続部に挟まれて配置され、第3
導電体と第4導電体の一方と、第2トランジスタのソースとドレインの一方と、は電気的
に接続され、第2トランジスタのソースとドレインの他方と、第3トランジスタのソース
とドレインの一方と、は電気的に接続されている半導体装置である。

0017

(8)本発明の一態様は、第1トランジスタの上面から見たチャネル幅は、第2トランジ
スタの上面から見たチャネル幅より大きく、かつ、第3トランジスタの上面から見たチャ
ネル幅より大きい、(2)または(6)の態様に係る半導体装置である。

0018

(9)本発明の一態様は、第1トランジスタのチャネル長は、第2トランジスタのチャネ
ル長より大きく、かつ、第3トランジスタのチャネル長より大きい、(7)の態様に係る
半導体装置である。

0019

(10)本発明の一態様は、(1)乃至(9)の何れか一の態様に係る半導体装置と、ア
ンテナと、を有するRFIDタグである。

0020

(11)本発明の一態様は、(1)乃至(9)の何れか一の態様に係る半導体装置と、プ
リント配線基板と、を有する電子機器である。

発明の効果

0021

面積を縮小した回路を有する半導体装置(セル)を提供することができる。または、消
電力を低減することが可能な回路を有する半導体装置(セル)を提供することができる
。または、動作速度を向上することが可能な回路を有する半導体装置(セル)を提供する
ことができる。または、小型の半導体装置を提供することができる。または、消費電力を
低減することが可能な半導体装置を提供することができる。または、処理速度を向上する
ことが可能な半導体装置を提供することができる。または、コストを低減することが可能
な半導体装置を提供することができる。または、新規な半導体装置を提供することができ
る。

0022

なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の
一態様は、必ずしも、これらの効果の全てを有する必要はない。なお、これら以外の効果
は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図
面、請求項などの記載から、これら以外の効果を抽出することが可能である。

図面の簡単な説明

0023

本発明の一態様に係る半導体装置(セル)を示す回路図。
本発明の一態様に係る半導体装置(セル)の上面図。
本発明の一態様に係る半導体装置(セル)の断面図。
本発明の一態様に係る半導体装置(セル)の断面図。
本発明の一態様に係る半導体装置(セル)の上面図。
トランジスタを示す上面図。
本発明の一態様に係る半導体装置(セル)の断面図。
本発明の一態様に係る半導体装置(セル)の上面図。
本発明の一態様に係る半導体装置(セル)の断面図。
本発明の一態様に係る半導体装置(セル)の上面図。
本発明の一態様に係る半導体装置(セル)の断面図。
本発明の一態様に係る半導体装置(セル)の断面図。
本発明の一態様に係る半導体装置(セル)の断面図。
トランジスタを示す上面図及び断面図。
トランジスタを示す上面図及び断面図。
本発明の一態様に係る半導体装置(セル)を示す回路図。
本発明の一態様に係る記憶装置を示すブロック図。
メモリセルを示す回路図。
メモリセルを示す回路図。
メモリセルを示す回路図。
メモリセルを示す回路図。
本発明の一態様に係るCPUを示すブロック図。
本発明の一態様に係るRFIDを示すブロック図。
本発明の一態様に係る電子部品を示す図。
本発明の一態様に係る電子機器を示す図。
半導体の積層を示す断面図、およびバンド構造を示す図。
トランジスタを示す上面図及び断面図。

実施例

0024

本発明の実施の形態について、図面を用いて詳細に説明する。ただし、本発明は以下の
説明に限定されず、その形態および詳細を様々に変更し得ることは、当業者であれば容易
に理解される。また、本発明は以下に示す実施の形態の記載内容に限定して解釈されるも
のではない。なお、図面を用いて発明の構成を説明するにあたり、同じものを指す符号は
異なる図面間でも共通して用いる。なお、同様のものを指す際にはハッチパターンを同じ
くし、特に符号を付さない場合がある。

0025

図において、大きさ、膜(層)の厚さ、または領域は、明瞭化のために誇張されている
場合がある。

0026

電圧は、ある電位と、基準の電位(例えば接地電位(GND)またはソース電位)との
電位差のことを示す場合が多い。よって、電圧を電位と言い換えることが可能である。

0027

第1、第2として付される序数詞は便宜的に用いるものであり、工程順または積層順
示すものではない。そのため、例えば、「第1の」を「第2の」又は「第3の」などと適
宜置き換えて説明することができる。また、本明細書等に記載されている序数詞と、本発
明の一態様を特定するために用いられる序数詞は一致しない場合がある。

0028

本明細書において、Aが濃度Bの領域を有する、と記載する場合、例えば、Aのある領
域における深さ方向全体が濃度Bである場合、Aのある領域における深さ方向の平均値
濃度Bである場合、Aのある領域における深さ方向の中央値が濃度Bである場合、Aのあ
る領域における深さ方向の最大値が濃度Bである場合、Aのある領域における深さ方向の
最小値が濃度Bである場合、Aのある領域における深さ方向の収束値が濃度Bである場合
、測定上Aそのものの確からしい値の得られる領域が濃度Bである場合などを含む。

0029

本明細書において、Aが大きさB、長さB、厚さB、幅Bまたは距離Bの領域を有する
、と記載する場合、例えば、Aのある領域における全体が大きさB、長さB、厚さB、幅
Bまたは距離Bである場合、Aのある領域における平均値が大きさB、長さB、厚さB、
幅Bまたは距離Bである場合、Aのある領域における中央値が大きさB、長さB、厚さB
、幅Bまたは距離Bである場合、Aのある領域における最大値が大きさB、長さB、厚さ
B、幅Bまたは距離Bである場合、Aのある領域における最小値が大きさB、長さB、厚
さB、幅Bまたは距離Bである場合、Aのある領域における収束値が大きさB、長さB、
厚さB、幅Bまたは距離Bである場合、測定上Aそのものの確からしい値の得られる領域
が大きさB、長さB、厚さB、幅Bまたは距離Bである場合などを含む。

0030

トランジスタは、ゲート、ソース、およびドレインと呼ばれる3つのノード端子)を
有する。ゲートは、トランジスタの導通状態を制御する制御ノードとして機能するノード
である。ソースまたはドレインとして機能する一対の入出力ノードは、トランジスタのチ
ャネル型及び各ノード(端子)に与えられる電位の高低によって、一方がソースとなり他
方がドレインとなる。一般的に、nチャネル型トランジスタでは、低い電位が与えられる
ノードがソースと呼ばれ、高い電位が与えられるノードがドレインと呼ばれる。逆に、p
チャネル型トランジスタでは、低い電位が与えられるノードがドレインと呼ばれ、高い電
位が与えられるノードがソースと呼ばれる。

0031

本明細書では、回路構成やその動作の理解を容易にするため、トランジスタの2つの入
出力ノードの一方をソースに、他方をドレインに限定して説明する場合がある。もちろん
駆動方法によっては、トランジスタの3つの端子に印加される電位の大小関係が変化し
、ソースとドレインが入れ替わる場合がある。したがって、本発明の一形態において、ト
ランジスタのソースとドレインの区別は、明細書および図面での記載に限定されるもので
はない。

0032

トランジスタのゲートとして機能する導電体をゲート電極、トランジスタのソースとし
て機能する導電体をソース電極、トランジスタのドレインとして機能する導電体をドレイ
電極、トランジスタのソースとして機能する領域をソース領域、トランジスタのドレイ
ンとして機能する領域をドレイン領域、と呼ぶ。本明細書では、ゲート電極をゲート、ド
レイン電極またはドレイン領域をドレイン、ソース電極またはソース領域をソース、と記
す場合がある。

0033

チャネル長とは、例えば、トランジスタの上面図において、半導体(またはトランジス
タがオン状態のときに半導体の中で電流の流れる部分)とゲートとが重なる領域、または
チャネルが形成される領域における、ソースとドレインとの間の距離をいう。なお、一つ
のトランジスタにおいて、チャネル長が全ての領域で同じ値をとるとは限らない。即ち、
一つのトランジスタのチャネル長は、一つの値に定まらない場合がある。そのため、本明
細書では、チャネル長は、チャネルの形成される領域における、いずれか一の値、最大値
、最小値または平均値とする。

0034

チャネル幅とは、例えば、半導体(またはトランジスタがオン状態のときに半導体の中
で電流の流れる部分)とゲートとが重なる領域、またはチャネルが形成される領域におけ
る、ソースとドレインとが向かい合っている部分の長さをいう。なお、一つのトランジス
タにおいて、チャネル幅がすべての領域で同じ値をとるとは限らない。即ち、一つのトラ
ンジスタのチャネル幅は、一つの値に定まらない場合がある。そのため、本明細書では、
チャネル幅は、チャネルの形成される領域における、いずれか一の値、最大値、最小値ま
たは平均値とする。

0035

なお、トランジスタの構造によっては、実際にチャネルの形成される領域におけるチャ
ネル幅(以下、実効的なチャネル幅と呼ぶ。)と、トランジスタの上面図において示され
るチャネル幅(以下、見かけ上のチャネル幅と呼ぶ。)と、が異なる場合がある。例えば
立体的な構造を有するトランジスタでは、実効的なチャネル幅が、トランジスタの上面
図において示される見かけ上のチャネル幅よりも大きくなり、その影響が無視できなくな
る場合がある。例えば、微細かつ立体的な構造を有するトランジスタでは、半導体の上面
に形成されるチャネル領域の割合に対して、半導体の側面に形成されるチャネル領域の割
合が大きくなる場合がある。その場合は、上面図において示される見かけ上のチャネル幅
よりも、実際にチャネルの形成される実効的なチャネル幅の方が大きくなる。

0036

ところで、立体的な構造を有するトランジスタにおいては、実効的なチャネル幅の、実
測による見積もりが困難となる場合がある。例えば、設計値から実効的なチャネル幅を見
積もるためには、半導体の形状が既知という仮定が必要である。従って、半導体の形状が
正確にわからない場合には、実効的なチャネル幅を正確に測定することは困難である。

0037

なお、本明細書において、「平行」とは、二つの直線が−10°以上10°以下の角度
で配置されている状態をいう。従って、−5°以上5°以下の場合も含まれる。また、「
垂直」とは、二つの直線が80°以上100°以下の角度で配置されている状態をいう。
従って、85°以上95°以下の場合も含まれる。

0038

なお、図面における各回路ブロックの配置は、説明のため位置関係を特定するものであ
り、異なる回路ブロックで別々の機能を実現するよう図面で示していても、実際の回路や
領域では、同じ回路ブロック内で別々の機能を実現しうるように設けられている場合もあ
る。また図面における各回路ブロックの機能は、説明のため機能を特定するものであり、
一つの回路ブロックとして示していても、実際の回路や領域では、一つの回路ブロックで
行う処理を複数の回路ブロックで行うよう設けられている場合もある。

0039

(実施の形態1)
本実施の形態では、本発明の一態様に係る半導体装置について図面を参照して説明する

0040

図1は、本発明の一態様に係る半導体装置の回路構成の一例である。

0041

図1(A)乃至図1(D)に示す回路構成を有する半導体装置は、様々な電子回路の構
成要素となりうる。そのような要素は、スタンダードセル、論理セル、或いは単に、セル
と呼ばれる。以下では、当該半導体装置を、半導体装置(セル)と記載する場合や、単に
セルと記載する場合がある。

0042

図1(A)に示すセル500は、トランジスタ490と、トランジスタ491aと、ト
ランジスタ491bと、を有する。信号AおよびBが入力され、信号Zを出力する。電源
電位V1およびV2が供給される。

0043

トランジスタ490は、第1ゲートと、第2ゲートと、ソースと、ドレインと、を有す
る。第1ゲートと第2ゲートは、チャネル形成領域を上下に挟むように配置されている。
チャネル形成領域は、上面から見て第1ゲートと重なるが第2ゲートと重ならない領域A
と、第1ゲートと重ならないが第2ゲートと重なる領域Bと、を有する。本明細書では、
このようなトランジスタ490を、図1(A)の一点鎖線で囲んだ記号で表すこととする

0044

トランジスタ491aのゲートと、トランジスタ490の第1ゲートと、は電気的に接
続され、信号Aが入力される。トランジスタ491bのゲートと、トランジスタ490の
第2ゲートと、は電気的に接続され、信号Bが入力される。トランジスタ491aと49
1bとは並列に接続される。つまり、トランジスタ491aのソースと、トランジスタ4
91bのソースと、は電気的に接続される。トランジスタ491aのドレインと、トラン
ジスタ491bのドレインと、は電気的に接続される。トランジスタ491aおよび49
1bのソースには、電源電位V2が供給される。トランジスタ491aおよび491bの
ドレインと、トランジスタ490のドレインと、は電気的に接続され、信号Zを出力する
。トランジスタ490のソースには、電源電位V1が供給される。なお、図1(A)の点
線で示す接続線は、電源電位V1、V2および信号Zの出力端子に電気的に接続されてい
るが、それらとの間にトランジスタなどの他の素子を設けても良いことを示す。他の図面
でも同様に接続線を点線で図示する場合がある。

0045

トランジスタ490は、第1ゲートの電位、第2ゲートの電位に従って、導通もしくは
非導通となる。第1ゲートとソースとの電位差Vgs1が電圧Vth1より大きくなると
、上面から見て第1ゲートと重なるチャネル形成領域にはチャネルが形成される(または
キャリア誘起される)場合がある。第2ゲートとソースとの電位差Vgs2が電圧V
th2より大きくなると、上面から見て第2ゲートと重なるチャネル形成領域にはチャネ
ルが形成される(または、キャリアが誘起される)場合がある。このように、トランジス
タ490には、Vth1とVth2の少なくとも2つのしきい値電圧が存在する。トラン
ジスタ490は、Vgs1>Vth1、かつ、Vgs2>Vth2となる場合のみ、導通
状態となる。つまり、トランジスタ490は、しきい値電圧がVth1であるトランジス
タと、しきい値電圧がVth2であるトランジスタの2つのトランジスタが直列に接続さ
れた回路と等価な機能を有するとも言える。

0046

トランジスタ490はnチャネル型トランジスタを用いることができる。トランジスタ
491a、491bはpチャネル型トランジスタを用いることができる。電源電位V1は
低電源電位SSであってもよい。電源電位V2は高電源電位DDであってもよい。

0047

特に、pチャネル型トランジスタとnチャネル型トランジスタを用いることで、相補型
金属酸化膜半導体(CMOS:Complementary Metal Oxide
Semiconductor)回路を構成することができる。CMOS回路を構成するこ
とで、電子回路の消費電力を低減することができる。

0048

図1(C)に示すセル502は、図1(A)に示した回路図と一部の構成が異なるのみ
である。具体的には、図1(A)において点線で示されている配線が、図1(C)では実
線で表されている。つまり、図1(C)では、トランジスタ491aおよび491bのソ
ースは、トランジスタを介さずに、電源電位V2が供給される。トランジスタ491aお
よび491bのドレインは、トランジスタを介さずに、信号Zを出力する。トランジスタ
490のソースは、トランジスタを介さずに、電源電位V1が供給される。トランジスタ
490のドレインは、トランジスタを介さずに、信号Zを出力する。図1(C)に示すセ
ル502は、2入力NAND回路である。

0049

図1(A)及び(C)に示す一点鎖線で囲んだ記号は、第1ゲートはチャネル形成領域
の上方に、第2ゲートはチャネル形成領域の下方に、それぞれ形成される場合を表してい
る。トランジスタ490において、第1ゲートがソース側に、第2ゲートがドレイン側に
配置しても良いし、第1ゲートがドレイン側に、第2ゲートがソース側に配置しても良い

0050

図1(A)及び(C)において、トランジスタ490は、後述するように、しきい値電
圧がVth1であるトランジスタと、しきい値電圧がVth2であるトランジスタを直列
接続して構成した場合よりも小さい面積で作製することができる。その結果、セル面積
縮小できる場合がある。

0051

トランジスタ490は、一例として、非導通状態におけるドレイン電流リーク電流
も呼ぶ)が小さいトランジスタを用いることができる。例えば、非導通状態のときのドレ
イン電流は、室温(25℃程度)にて1×10−18A以下、好ましくは1×10−21
A以下、さらに好ましくは1×10−24A以下、または85℃にて1×10−15A以
下、好ましくは1×10−18A以下、さらに好ましくは1×10−21A以下である。
一例として、酸化物半導体(好ましくはIn、Ga、及びZnを含む酸化物)をチャネル
形成領域に含むトランジスタ(以下、酸化物半導体トランジスタとも呼ぶ)を用いること
ができる。その結果、セルのリーク電流を低減することができる。

0052

トランジスタ491a、491bは、一例として、スイッチングスピードの速いpチャ
ネル型トランジスタを用いることができる。例えば、トランジスタのスイッチングに要す
る時間は、10ns未満、好ましくは1ns未満、より好ましくは0.1ns未満である
。一例として、pチャネル型Siトランジスタを用いることができる。トランジスタ49
0は、一例として、スイッチングスピードの速いnチャネル型トランジスタを用いること
ができる。例えば、トランジスタのスイッチングに要する時間は、10ns未満、好まし
くは1ns未満、より好ましくは0.1ns未満である。一例として、酸化物半導体トラ
ンジスタを用いることができる。その結果、セルの遅延時間を低減することができる。

0053

なお、トランジスタのスイッチングスピードが速いとは、トランジスタのスイッチング
に要する時間が短いことを言う。トランジスタのスイッチングに要する時間とは、一つの
トランジスタが負荷のない状態で非導通状態から導通状態となる時間を表す。これは、ゲ
ト電圧が変化した際に、トランジスタのドレイン電流の増分が、ゲート容量に蓄積され
電荷の増分を充電する時間と解釈することができる。或いは、トランジスタのスイッチ
ングに要する時間とは、トランジスタを増幅器として用いる場合に、電流利得が1以上と
なる最大の周波数fT(遮断周波数とも言う)を用いて、1/(2×fT)で表わす場合
がある。

0054

図1(B)に示すセル501は、トランジスタ492と、トランジスタ493aと、ト
ランジスタ493bと、を有する。信号AおよびBが入力され、信号Zを出力する。電源
電位V1およびV2が供給される。

0055

トランジスタ492は、第1ゲートと、第2ゲートと、ソースと、ドレインと、を有す
る。第1ゲートと第2ゲートは、チャネル形成領域を挟んで上下に配置されている。チャ
ネル形成領域は、上面から見て第1ゲートに覆われ、かつ、第2ゲートに覆われる。本明
細書では、このようなトランジスタ492を、図1(B)の一点鎖線で囲んだ記号で表す
こととする。

0056

トランジスタ493aのゲートと、トランジスタ492の第1ゲートと、は電気的に接
続され、信号Aが入力される。トランジスタ493bのゲートと、492の第2ゲートと
、は電気的に接続され、信号Bが入力される。トランジスタ493aとトランジスタ49
3bとは直列に接続される。トランジスタ493bのドレインと、トランジスタ493a
のソースと、は電気的に接続される。トランジスタ493bのソースには、電源電位V2
が供給される。トランジスタ493aのドレインは、信号Zを出力する。トランジスタ4
92のソースには、電源電位V1が供給される。トランジスタ492のドレインは、信号
Zを出力する。なお、図1(B)の点線で示す接続線は、電源電位V1、V2および信号
Zの出力端子に電気的に接続されているが、それらとの間にトランジスタなどの他の素子
を設けても良いことを明示するために用いている。

0057

トランジスタ492の第1ゲートと第2ゲートは、それぞれ、半導体装置(セル)の入
力端子としての機能を有する。従って、トランジスタ492の第1ゲートと第2ゲートに
は、電位が一定の電源ではなく、信号が入力される。例えば、トランジスタ492の第1
ゲートと第2ゲートには、他のセルの出力信号が入力される。例えば、トランジスタ49
2の第1ゲートと第2ゲートは、信号配線と接続される。

0058

トランジスタ492は、第1ゲートの電位、第2ゲートの電位に従って、導通もしくは
非導通となる。第1ゲートとソースとの電位差Vgs1が電圧Vth1より大きくなると
、上面から見て第1ゲートと重なるチャネル形成領域にはチャネルが形成される(または
、キャリアが誘起される)場合がある。第2ゲートとソースとの電位差Vgs2が電圧V
th2より大きくなると、上面から見て第2ゲートと重なるチャネル形成領域にはチャネ
ルが形成される(または、キャリアが誘起される)場合がある。このように、トランジス
タ492には、Vth1とVth2の少なくとも2つのしきい値電圧が存在する。トラン
ジスタ492は、Vgs1>Vth1、または、Vgs2>Vth2となる場合に、導通
状態となる。トランジスタ492は、しきい値電圧がVth1であるトランジスタと、し
きい値電圧がVth2であるトランジスタの2つのトランジスタが並列に接続された回路
と等価な機能を有するとも言える。

0059

トランジスタ492のチャネル形成領域は、第1ゲートと第2ゲートによって制御され
るため、Vth1はVgs2に依存し、Vth2はVgs1に依存する場合がある。例え
ば、第1ゲートとチャネル形成領域の間の単位面積当たりのゲート容量をCg1、第2ゲ
ートとチャネル形成領域の間の単位面積当たりのゲート容量をCg2、とすると、トラン
ジスタ492が導通状態となる条件は、しきい値電圧Vth0を用いて、(Cg1×Vg
s1+Cg2×Vgs2)/(Cg1+Cg2)>Vth0と表される場合がある。その
場合、第1ゲートに関するしきい値電圧Vth1は、Vth1(Vgs2)=(1+Cg
2/Cg1)×Vth0—Cg2/Cg1×Vgs2と表され、Vgs2に依存すること
がわかる。第2ゲートに関するしきい値電圧Vth2は、Vth2(Vgs1)=(1+
Cg1/Cg2)×Vth0—Cg1/Cg2×Vgs1と表され、Vgs1に依存する
ことがわかる。論理動作においては、(Vgs1, Vgs2)=(VSS,VDD)、
(VDD,VSS)、もしくは(VDD,VDD)の場合にトランジスタ492は導通状
態となり、(Vgs1、Vgs2)=(VSS,VSS)の場合にトランジスタ492は
非導通状態となれば良い。

0060

トランジスタ492はnチャネル型トランジスタを用いることができる。トランジスタ
493a、493bはpチャネル型トランジスタを用いることができる。電源電位V1は
低電源電位VSSであってもよい。電源電位V2は高電源電位VDDであってもよい。

0061

特に、pチャネル型トランジスタとnチャネル型トランジスタを用いることで、相補型
金属酸化膜半導体(CMOS)回路を構成することができる。CMOS回路を構成するこ
とで、電子回路の消費電力を低減することができる。

0062

図1(D)に示すセル503は、図1(B)に示した回路図と一部の構成が異なるのみ
である。具体的には、図1(B)において点線で示されている配線が、図1(D)では実
線で表されている。つまり、図1(D)では、トランジスタ493bのソースは、トラン
ジスタを介さずに、電源電位V2が供給される。トランジスタ493aのドレインは、ト
ランジスタを介さずに、信号Zを出力する。トランジスタ492のソースは、トランジス
タを介さずに、電源電位V1が供給される。トランジスタ492のドレインは、トランジ
スタを介さずに、信号Zを出力する。図1(D)に示すセル503は、2入力NOR回路
である。

0063

図1(B)及び(D)において、セル501および503は、トランジスタ493b、
493a、492の順に並ぶ場合を示したが、本発明の一態様は、これに限らない。セル
501および503は、トランジスタ493a、493b、492順に並ぶ構成であって
も構わない。つまり、トランジスタ493bのゲートと、トランジスタ492の第1ゲー
トと、は電気的に接続され、トランジスタ493aのゲートと、トランジスタ492の第
2ゲートと、は電気的に接続されてもよい。

0064

図1(B)及び(D)において、トランジスタ492は、後述するように、しきい値電
圧Vth1をもつトランジスタと、しきい値電圧Vth2をもつトランジスタを並列接続
して構成した場合よりも小さい面積で作製することができる。その結果、セル面積を縮小
できる場合がある。

0065

トランジスタ492は、一例として、非導通状態におけるドレイン電流(リーク電流と
も呼ぶ)が小さいトランジスタを用いることができる。例えば、非導通状態のときのドレ
イン電流は、室温(25℃程度)にて1×10−18A以下、好ましくは1×10−21
A以下、さらに好ましくは1×10−24A以下、または85℃にて1×10−15A以
下、好ましくは1×10−18A以下、さらに好ましくは1×10−21A以下である。
一例として、酸化物半導体トランジスタを用いることができる。その結果、セルのリーク
電流を低減することができる。

0066

トランジスタ493a、493bは、一例として、スイッチングスピードの速いpチャ
ネル型トランジスタを用いることができる。例えば、トランジスタのスイッチングに要す
る時間は、10ns未満、好ましくは1ns未満、より好ましくは0.1ns未満である
。一例として、pチャネル型Siトランジスタを用いることができる。トランジスタ49
2は、一例として、スイッチングスピードの速いnチャネル型トランジスタを用いること
ができる。例えば、トランジスタのスイッチングに要する時間は、10ns未満、好まし
くは1ns未満、より好ましくは0.1ns未満である。一例として、酸化物半導体トラ
ンジスタを用いることができる。その結果、セルの遅延時間を低減することができる。

0067

本発明の一態様に係る半導体装置(セル)として、k入力NAND回路、k入力AND
回路、k入力NOR回路、k入力OR回路(kは2以上の整数)が挙げられる。または、
XOR回路、XNOR回路、AND−NOR回路、OR−NAND回路、AND−OR−
INV回路、OR−AND−INV回路、フリップフロップ、セット可能なフリップフロ
ップ、リセット可能なフリップフロップ、セットおよびリセット可能なフリップフロップ
加算器半加算器マルチプレクサデマルチプレクサレジスタスキャンレジスタ
リテンションレジスタアイソレータデコーダなどが挙げられる。

0068

半導体装置(セル)が用いられる電子回路として、CPU、GPU(Graphics
Processing Unit)、DSP(Digital Signal Pro
cessor)、MCU(Microcontroller Unit)、RF−ID(
Radio Frequency Identification)、カスタムLSI
どがある。これらの電子回路では、複数のセルが複数行に配置され、電子回路として機能
するようにセルの入出力端子が配線により接続されている。

0069

半導体装置(セル)は複数の入力端子を有し、1個の出力端子を有していても良い。

0070

次に、本発明の一態様に係る半導体装置(セル)の構成の一例を、図2乃至図4を参照
して、説明する。

0071

なお、図2乃至図4では、理解を容易にするため、絶縁体などの一部を省略して示し、
また同じ層に形成される導電体等には、同じハッチングパターンを付している。

0072

図2は、図1(C)に示したセル502の構成の一例を示す上面図であり、図2(A)
には、信号A,B及びZの入出力部を含む領域の上面図を示し、図2(B)には、トラン
ジスタ490を含む領域の上面図を示し、図2(C)には、トランジスタ491a、49
1bを含む領域の上面図を示す。図2(B)では半導体406cのハッチングパターンを
省略して示す。

0073

図3および図4は、セル502の構成の一例を示す断面図である。図3には、図2(A
)乃至図2(C)の一点鎖線A1−A2で切断した断面を示し、図4左側には、図2(A
)乃至図2(C)の一点鎖線B1−B2で切断した断面を示し、同図右側には、図2(A
)乃至図2(C)の一点鎖線C1−C2で切断した断面を示す。

0074

図2乃至図4に示すセル502は、トランジスタ490、トランジスタ491aおよび
トランジスタ491bを有する。当該トランジスタは、複数の導電体を介して適宜接続さ
れ、図1(C)に示した回路を構成している。ここでは、一例として、トランジスタ49
0に酸化物半導体トランジスタを用い、トランジスタ491aおよび491bにpチャネ
ル型Siトランジスタを用いるものとして説明する。

0075

より具体的には、図2乃至図4に示すセル502は、基板400と、トランジスタ49
1aおよびトランジスタ491bと、トランジスタ491aおよび491b上の絶縁体4
60と、絶縁体460上の絶縁体442と、絶縁体442上のトランジスタ490と、ト
ランジスタ490上の絶縁体452と、絶縁体452上の絶縁体462と、絶縁体462
上の導電体470a乃至470eと、絶縁体462および導電体470a乃至470e上
の絶縁体464と、絶縁体464上の導電体480a乃至480cと、を有する。絶縁体
464および導電体480a乃至480c上には、さらに1層もしくは複数層の絶縁体お
よび導電体が設けられていても良い。絶縁体460、442、432、452、462、
及び464には、適宜開口部が設けられ、当該開口部に導電体が設けられている。

0076

図2乃至図4に示すように、セル502では、トランジスタ490が設けられている層
と、トランジスタ491aおよび491bが設けられている層とは、互いに重なるように
設けられている。そうすることで、セル502を縮小することができる。トランジスタ4
90と、トランジスタ491aまたは491bと、を互いに重ねて配置してもよい。そう
することで、セル502を縮小することができる。

0077

トランジスタAとトランジスタBとが互いに重なっているとは、少なくとも、トランジ
スタAが有するゲート、ドレイン、あるいはソースの一部が、トランジスタBが有するゲ
ート、ドレイン、あるいはソースの一部と、重なることを言う。或いは、トランジスタA
が有するゲート、ドレイン、及びソースを含む領域と、トランジスタBが有するゲート、
ドレイン、及びソースを含む領域とが、少なくとも一部重なっていることを言う。或いは
、トランジスタAの構成要素を含む領域と、トランジスタBの構成要素を含む領域とが、
少なくとも一部重なっていることを言う。

0078

図3に示す、トランジスタ491aの構造について説明する。

0079

トランジスタ491aは、基板400上の絶縁体412と、絶縁体412上の導電体4
22aと、導電体422aの側面に接する絶縁体418と、基板400中の、導電体42
2aおよび絶縁体418と重ならない領域である領域402a、402bと、絶縁体41
8と重なる領域である領域403と、を有する。

0080

絶縁体412は、トランジスタ491aのゲート絶縁体としての機能を有する。また、
導電体422aは、トランジスタ491aのゲートとしての機能を有する。また、絶縁体
418は、導電体422aの側壁絶縁体サイドウォールともいう。)としての機能を有
する。また、領域402a、402bは、トランジスタ491aのソースまたはドレイン
としての機能を有する。また、領域403は、トランジスタ491aのLDD(Ligh
tly Doped Drain)領域としての機能を有する。

0081

領域403は、導電体422aをマスクとした不純物添加によって形成することができ
る。また、その後、絶縁体418を形成し、導電体422aおよび絶縁体418をマスク
とした不純物注入によって、領域402a、402bを形成することができる。従って、
領域403と領域402a、402bとを、同種の不純物の添加によって形成する場合、
領域403は領域402a、402bよりも不純物濃度の低い領域となる。

0082

トランジスタ491aは、領域403を有することによって、短チャネル効果を抑制す
ることができる。従って、微細化に適した構造である。

0083

図2(C)に示したトランジスタ491bは、トランジスタ491aと同様の構成を有
する。導電体422aの代わりに導電体422bを有する。領域402a、402bの代
わりに、領域402c、402dを有する。

0084

トランジスタ491a、491bは、基板400に設けられた他のトランジスタと、絶
縁体440などによって分離される。一例として、絶縁体440を、STI(Shall
ow Trench Isolation)と呼ばれる手法で形成した例を示すが、これ
に限定されない。例えば、絶縁体440に代えて、LOCOS(Local Oxida
tion of Silicon)法によって形成した絶縁体を用いて、トランジスタ間
を分離しても構わない。

0085

図3に示す、トランジスタ490の構造について説明する。

0086

図3に示すように、トランジスタ490は、導電体421と、導電体421上の絶縁体
432と、絶縁体432上の半導体406aと、半導体406a上の半導体406bと、
半導体406bの上面と接する導電体416aおよび導電体416bと、半導体406a
の側面、半導体406bの上面および側面、導電体416aの上面および側面、ならびに
導電体416bの上面および側面と接する半導体406cと、半導体406c上の絶縁体
411と、絶縁体411上の導電体420と、を有する。

0087

導電体421は、トランジスタ490の第2ゲートとしての機能を有する。絶縁体43
2は、トランジスタ490のゲート絶縁体としての機能を有する。導電体416aおよび
導電体416bは、トランジスタ490のソースおよびドレインとしての機能を有する。
絶縁体411は、トランジスタ490のゲート絶縁体としての機能を有する。導電体42
0は、トランジスタ490の第1ゲートとしての機能を有する。半導体406bはチャネ
ル形成領域としての機能を有する。

0088

トランジスタ490の第2ゲートを、ゲート(導電体421)と表すこともある。トラ
ンジスタ490の第1ゲートを、ゲート(導電体420)と表すこともある。

0089

図2(B)や図3に示すように、半導体406bは、上面から見て導電体416aと導
電体416bとに挟まれた領域において、導電体421と重なり、かつ、導電体420と
重ならない領域Aと、導電体421と重ならず、かつ、導電体420と重なる領域Bと、
を有する。

0090

つまり、トランジスタ490のチャネル形成領域は、ゲート(導電体421)と重なり
、かつ、ゲート(導電体420)と重ならない領域Aと、ゲート(導電体421)と重な
らず、かつ、ゲート(導電体420)と重なる領域Bと、を有する。

0091

また、図2(B)図3に示すように、半導体406bは、上面から見て導電体416a
と導電体416bとに挟まれた領域において、導電体421と重なり、かつ、導電体42
0と重なる領域を有する。

0092

すなわち、トランジスタ490のチャネル形成領域は、ゲート(導電体421)と重な
り、かつ、ゲート(導電体420)と重なる領域と、を有する。

0093

さらに言い換えると、トランジスタ490において、上面から見て、導電体421と導
電体420とは互いに重なる領域を有する。

0094

また、半導体406bは、上面から見て導電体416aと導電体416bとに挟まれた
領域において、導電体421と重ならず、かつ、導電体420と重ならない領域を有して
もよい。当該領域は、領域Aより狭いことが好ましい。当該領域は、領域Bより狭いこと
が好ましい。

0095

すなわち、トランジスタ490のチャネル形成領域は、ゲート(導電体421)と重な
らず、かつ、ゲート(導電体420)と重ならない領域と、を有してもよい。

0096

さらに言い換えると、トランジスタ490において、上面から見て、導電体421と導
電体420とは互いに間隔を開けて配置されていても良い。間隔は導電体421の幅より
小さいことが好ましい。間隔は導電体420の幅より小さいことが好ましい。

0097

トランジスタ490において、上面から見て、導電体421の端部と導電体420の端
部とは揃っていても良い。

0098

このような構成とすることで、トランジスタ490は、2つのトランジスタを直列に接
続した回路と同等の機能を有し、かつ、ゲートが同じ層の導電体で構成された2つのトラ
ンジスタを直列に接続した回路より面積を小さくすることができる。

0099

トランジスタ490が有する互いに近接する2つのゲートは、それぞれ信号を入力する
ための接続部(図示せず)を有する。当該2つの接続部は、上面からみて、チャネル形成
領域を挟んで両側に配置されても良い。その結果、トランジスタ490は、接続部をチャ
ネル形成領域に近接して配置でき、接続部を含めて小さい領域に配置できるため、好まし
い。

0100

トランジスタ490のゲート絶縁体としての機能を有する絶縁体432と、絶縁体41
1と、は同程度の膜厚であることが好ましい。その結果、トランジスタ490を導通状態
とするために必要な導電体421に印加する電圧と導電体420に印加する電圧と、を同
程度とすることができる。絶縁体432の膜厚は絶縁体411の膜厚の1/10以上10
倍以下、好ましくは1/5以上5倍以下、さらに好ましくは1/2以上2倍以下である。

0101

図4に示すように、導電体420は、半導体406bをチャネル幅方向に電気的に取り
囲んだ構造となっており、半導体406bを上面だけでなく側面も取り囲んだ構造となっ
ている。このようなトランジスタの構造を、surrounded channel(s
−channel)構造とよぶ。トランジスタの構造をs−channel構造とするこ
とで、トランジスタ490のサブスレッショルドスイング値(S値ともいう。)を小さく
することができ、短チャネル効果を抑制することができる。従って、微細化に適した構造
である。

0102

ここで、トランジスタ490の占有面積を小さくできることについて、図5を用いて説
明する。

0103

図5(A)は、ゲートが同じ層の導電体で構成された2つのトランジスタ(490_1
A、490_2A)を直列に接続した構成の一例を示す上面図である。図5(A)におい
て、トランジスタ490_1Aのソース(導電体s_1)と、トランジスタ490_2A
のドレイン(導電体d_2)の間の距離DAは、2つのトランジスタのチャネル長方向
大きさの指標となる。距離DAは、トランジスタ490_1Aのチャネル長L_1Aと、
トランジスタ490_2Aのチャネル長L_2Aと、トランジスタ490_1Aのチャネ
ル形成領域と490_2Aのチャネル形成領域の間の距離S_12Aと、の和で表される

0104

製造工程における加工限界によって決まる導電体のスペースの最小値をFSとし、導電
体のラインの最小値をFLとして、距離DAを見積もってみる。チャネル長L_1Aは、
ソース(導電体s_1)とドレイン(導電体ds_12)との間の距離であり、最小値は
FSである。チャネル長L_2Aはソース(導電体ds_12)とドレイン(導電体d_
2)との間の距離であり、最小値はFSである。距離S_12Aは導電体ds_12の幅
であり、最小値はFLである。従って、距離DAは、2FS+FL以上であることがわか
る。

0105

図5(B)は、トランジスタ490において、導電体421と導電体420が上面から
見て重なる構成の一例を示す上面図である。図5(B)において、トランジスタ490の
ソース(導電体416b)と、トランジスタ490のドレイン(導電体416a)の間の
距離は、トランジスタのチャネル長方向の大きさの指標となる。当該距離は、上面から見
た、トランジスタ490のソース(導電体416b)とトランジスタ490のゲート(導
電体420)の間の距離L_1Bと、上面から見た、トランジスタ490のドレイン(導
電体416a)とトランジスタ490のゲート(導電体421)の間の距離L_2Bと、
上面から見た、導電体421と導電体420の重なり幅S_12Bと、の和で表される。
トランジスタ490は、チャネル長がL_1Bのトランジスタとチャネル長がL_2Bの
トランジスタの直列接続と同等の機能を有する場合がある。

0106

チャネル長であるL_1BやL_2Bは、異なる層の導電体の端部によって決まるため
、FSやFLより小さくすることが可能である。同様に、2つのチャネル形成領域の距離
であるS_12Bは、異なる層の導電体の端部によって決まるため、FSやFLより小さ
くすることが可能である。従って、図5(B)に示すトランジスタ490は、図5(A)
に示す、2つのトランジスタを直列に接続した構成よりも、狭い領域に配置することが可
能であることがわかる。チャネル長であるL_1BやL_2Bは、良好なトランジスタ特
性が得られる範囲で小さいことが好ましい。例えば、FSやFLより小さいことが好まし
い。例えば、100nm以下であり、好ましくは、60nm以下、さらに好ましくは30
nm以下、さらに好ましくは20nm以下である。その結果、トランジスタ490のオン
電流を向上することができる。間隔S_12Bは、FSやFLより小さいことが好ましい
。例えば、100nm以下であり、好ましくは、60nm以下、さらに好ましくは30n
m以下、さらに好ましくは20nm以下である。その結果、トランジスタ490の占有
積を小さくすることができる。

0107

図5(C)は、トランジスタ490において、導電体421と導電体420が上面から
見て重ならない構成の一例を示す上面図である。図5(C)において、トランジスタ49
0のソース(導電体416b)と、トランジスタ490のドレイン(導電体416a)の
間の距離は、トランジスタのチャネル長方向の大きさの指標となる。当該距離は、上面か
ら見た、トランジスタ490のソース(導電体416b)とトランジスタ490のゲート
(導電体421)の導電体416bから遠い側の端部との間の距離L_1Cと、上面から
見た、トランジスタ490のドレイン(導電体416a)とトランジスタ490のゲート
(導電体420)の導電体416aから遠い側の端部との間の距離L_2Cと、上面から
見た、導電体421と導電体420の間の距離S_12Cと、の和で表される。トランジ
スタ490は、チャネル長がL_1Cのトランジスタとチャネル長がL_2Cのトランジ
スタの直列接続と同等の機能を有する場合がある。

0108

チャネル長であるL_1CやL_2Cは、異なる層の導電体の端部によって決まるため
、FSやFLより小さくすることが可能である。同様に、2つのチャネル形成領域の距離
であるS_12Cは、異なる層の導電体の端部によって決まるため、FSやFLより小さ
くすることが可能である。従って、図5(C)に示すトランジスタ490は、図5(A)
に示す、2つのトランジスタを直列に接続した構成よりも、狭い領域に配置することが可
能であることがわかる。チャネル長であるL_1CやL_2Cは、良好なトランジスタ特
性が得られる範囲で小さいことが好ましい。例えば、FSやFLより小さいことが好まし
い。例えば、100nm以下であり、好ましくは、60nm以下、さらに好ましくは30
nm以下、さらに好ましくは20nm以下である。その結果、トランジスタ490のオン
電流を向上することができる。距離S_12Cは、FSやFLより小さいことが好ましい
。例えば、100nm以下であり、好ましくは、60nm以下、さらに好ましくは30n
m以下、さらに好ましくは20nm以下である。その結果、トランジスタ490の占有面
積を小さくすることができる。

0109

図5(C)に示すトランジスタ490の半導体406bは、上面から見た、導電体42
1と導電体420の間の領域において、高い抵抗値を有する場合がある。その結果、トラ
ンジスタ490のオン電流を低下させる場合がある。従って、2つのチャネル形成領域の
距離であるS_12Cは、小さいことが好ましい。例えば、ゲート絶縁体として機能する
絶縁体432の厚さとゲート絶縁体として機能する絶縁体411の厚さの和以下であり、
好ましくは、絶縁体432の厚さ以下、または、絶縁体411の厚さ以下である。その結
果、トランジスタ490が導通状態となった場合、ゲートとしての機能を有する導電体4
21と導電体420の端部(フリンジ)の電界によって、半導体406bは、当該領域に
おいて、キャリアが誘起され、抵抗が低くなる。その結果、距離S_12Cがより大きい
場合と比較して、トランジスタ490のオン電流を向上することができる。

0110

このようにして、トランジスタ490の占有面積を小さくできる。その結果、半導体装
置(セル)の面積を縮小することができる。

0111

ここで、酸化物半導体トランジスタの特性や、s−channel構造を有するトラン
ジスタの特性について、説明する。

0112

トランジスタ490の構造をs−channel構造とすることで、半導体406bの
側面に対してゲート電界によるチャネル形成領域の制御がしやすくなる。導電体420が
半導体406bの下方まで伸びている構造では、さらに制御性が優れ、好ましい。その結
果、トランジスタ490のサブスレッショルドスイング値(S値ともいう。)を小さくす
ることができ、トランジスタ490のオフ状態の電流を小さくすることができる。

0113

その結果、微細なトランジスタにおいても良好な電気特性が得られる。例えば、トラン
ジスタ490は、チャネル長が好ましくは40nm以下、さらに好ましくは30nm以下
、より好ましくは20nm以下の領域を有し、かつ、トランジスタ490は、チャネル幅
が好ましくは40nm以下、さらに好ましくは30nm以下、より好ましくは20nm以
下の領域を有する。トランジスタの微細化により、半導体装置(セル)の面積を縮小する
ことができる。

0114

トランジスタ490の構造をs−channel構造とすることで、半導体406bの
全体(バルク)にチャネルが形成される場合がある。従って、半導体406bが厚いほど
チャネルが形成される領域は大きくなる。例えば、20nm以上、好ましくは40nm以
上、さらに好ましくは60nm以上、より好ましくは100nm以上の厚さの領域を有す
る半導体406bとすればよい。ただし、半導体装置の生産性が低下する場合があるため
、例えば、300nm以下、好ましくは200nm以下、さらに好ましくは150nm以
下の厚さの領域を有する半導体406bとすればよい。このような構造とすることで、s
−channel構造では、トランジスタのソース−ドレイン間に大電流を流すことがで
き、導通時の電流(オン電流)を高くすることができる。

0115

その結果、トランジスタのスイッチング動作をより速くできる場合がある。例えば、ト
ランジスタのスイッチングに要する時間は、10ns未満、好ましくは1ns未満、より
好ましくは0.1ns未満である。

0116

トランジスタ490が電子多数キャリアとする蓄積型である場合、ソースおよびドレ
インからチャネル形成領域へ延びる電界が短距離遮蔽されるため、短チャネルでもゲー
ト電界によるキャリアの制御を行いやすい。したがって、微細なトランジスタにおいても
良好な電気特性が得られる。

0117

トランジスタ490を絶縁表面上に形成した場合、半導体基板をそのままチャネル形成
領域として用いる場合と異なり、ゲートとボディもしくは半導体基板との間で寄生容量が
形成されないため、ゲート電界によるキャリアの制御が容易になる。したがって、微細な
トランジスタにおいても良好な電気特性が得られる。

0118

図3に示したトランジスタ490において、導電体416aおよび導電体416bは、
半導体406bの側面と接しない。従って、ゲートとしての機能を有する導電体420か
ら半導体406bの側面に向けて印加される電界が、導電体416aおよび導電体416
bによって遮蔽されにくい構造である。また、導電体416aおよび導電体416bは、
絶縁体432の上面と接しない。そのため、絶縁体432から放出される過剰酸素(酸素
)が導電体416aおよび導電体416bを酸化させるために消費されない。従って、絶
縁体432から放出される過剰酸素(酸素)を、半導体406bの酸素欠損を低減するた
めに効率的に利用することのできる構造である。

0119

また、導電体416a(および/または、導電体416b)の、少なくとも一部(また
は全部)は、半導体406bなどの半導体層の、表面、側面、上面、および/または、下
面の少なくとも一部(または全部)と、接触している。半導体406bの当該接触部では
、酸素欠損のサイト水素入り込むことでドナー準位を形成することがあり、n型の導
電領域を有する。なお、酸素欠損のサイトに水素が入り込んだ状態をVOHと表記する場
合がある。その結果、n型の導電領域を電流が流れることで、良好なオン電流を得ること
ができる。

0120

また、半導体406b中の不純物濃度を低減し、酸化物半導体を真性または実質的に真
性にすることが有効である。ここで、実質的に真性とは、酸化物半導体のキャリア密度
、1×1017/cm3未満であること、好ましくは1×1015/cm3未満であるこ
と、さらに好ましくは1×1013/cm3未満であることを指す。酸化物半導体におい
て、水素、窒素炭素、シリコン、および主成分以外の金属元素は不純物となる。例えば
、水素および窒素はドナー準位の形成に寄与し、キャリア密度を増大させてしまう。

0121

実質的に真性な酸化物半導体を用いたトランジスタは、キャリア密度が低いため、しき
い値電圧がマイナスとなる電気特性になることが少ない。また、当該酸化物半導体を用い
たトランジスタは、酸化物半導体のキャリアトラップが少ないため、電気特性の変動が小
さく、信頼性の高いトランジスタとなる。また、当該酸化物半導体を用いたトランジスタ
は、オフ電流を非常に低くすることが可能となる。

0122

例えば、酸化物半導体を用いたトランジスタが非導通状態のときのドレイン電流を、室
温(25℃程度)にて1×10−18A以下、好ましくは1×10−21A以下、さらに
好ましくは1×10−24A以下、または85℃にて1×10−15A以下、好ましくは
1×10−18A以下、さらに好ましくは1×10−21A以下とすることができる。な
お、トランジスタが非導通状態とは、nチャネル型のトランジスタの場合、ゲート電圧
しきい値電圧よりも小さい状態をいう。

0123

なお、上述の3層構造は一例である。例えば、半導体406aまたは半導体406cの
ない2層構造としても構わない。または、半導体406aの上もしくは下、または半導体
406cの上もしくは下に、半導体406a、半導体406bおよび半導体406cとし
て例示した半導体のいずれか一を有する4層構造としても構わない。または、半導体40
6aの上、半導体406aの下、半導体406cの上、半導体406cの下のいずれか二
箇所以上に、半導体406a、半導体406bおよび半導体406cとして例示した半導
体のいずれか一を有するn層構造(nは5以上の整数)としても構わない。

0124

次に、トランジスタ490、トランジスタ491aおよびトランジスタ491bの間の
接続、および配置について説明する。

0125

導電体470eには、高電源電位VDDが供給される。導電体470bには、低電源電
位VSSが供給される。導電体470eと導電体470bは同じ層で形成されている。導
電体470eは、導電体を介して、トランジスタ491aのソース(領域402a)及び
トランジスタ491bのソース(領域402c)と接続されている。導電体470bは、
導電体を介して、トランジスタ490のソース(導電体416b)と接続されている。導
電体480aは信号Zを出力する出力部である。導電体480aは、導電体を介して、ト
ランジスタ490のドレイン(導電体416a)と接続される。導電体480bは信号A
が入力される入力部である。導電体480bは、導電体を介して、トランジスタ490の
ゲート(導電体420)と接続される。導電体480cは信号Bが入力される入力部であ
る。導電体480cは、導電体を介して、トランジスタ490のゲート(導電体421)
と接続される。

0126

トランジスタ491aのゲート(導電体422a)と、トランジスタ490のゲート(
導電体420)とは、第1接続部を介して、電気的に接続される。トランジスタ491b
のゲート(導電体422b)と、トランジスタ490のゲート(導電体421)とは、第
2接続部を介して、電気的に接続される。トランジスタ490のドレイン(導電体416
a)と、トランジスタ491aのドレイン(領域402b)と、トランジスタ491bの
ドレイン(領域402d)と、は電気的に接続される。

0127

第1接続部は、図4では導電体475a、476a、470c、および/または476
bである。第2接続部は、導電体475bである。

0128

本明細書において、導電体Aと導電体Bの接続部とは、導電体Aと導電体Bを接続する
部位をいう。例えば、導電体Aと導電体Bが直接接続される場合、導電体Aと導電体Bが
接触する領域は接続部である。例えば、導電体Aと導電体Bが、導電体Cおよび/または
導電体Dを介して接続される場合、導電体Cおよび/または導電体Dは接続部である。

0129

トランジスタ491aのゲートが延在する方向と、トランジスタ491bのゲートが延
在する方向と、は概ね平行である。

0130

トランジスタ491aのチャネル形成領域と、トランジスタ491bのチャネル形成領
域と、は当該方向に並んで位置する。

0131

トランジスタにおいて、ゲートは、ソース、チャネル形成領域、またはドレインを含む
領域を横断するように配置される。この横断する方向にゲートは延在するという。ゲート
が延在する方向をチャネル幅方向という。トランジスタにおいて電流が流れる方向をチャ
ネル長方向という。チャネル長方向とチャネル幅方向とは概ね垂直である。図2に示す上
面図の場合、チャネル幅方向はB1−B2線の方向であり、チャネル長方向はA1−A2
線の方向である。

0132

トランジスタ491aのチャネル幅方向と、トランジスタ491bのチャネル幅方向と
、は概ね平行である。

0133

トランジスタ491aのチャネル形成領域と、トランジスタ491bのチャネル形成領
域と、はチャネル幅方向に並んで位置する。

0134

その結果、トランジスタ491aとトランジスタ491bは、互いの接続部を含めて、
より小さい領域に配置できる。

0135

トランジスタ490のチャネル形成領域は、上面から見て、第1接続部と第2接続部に
挟まれて配置される。その結果、トランジスタ490は、第1接続部と第2接続部をチャ
ネル形成領域に近接して配置できるため、接続部を含めて、より小さい領域に配置できる

0136

トランジスタ491aのゲートが延在する方向と、トランジスタ491bのゲートが延
在する方向と、トランジスタ490のゲート(導電体420)が延在する方向と、トラン
ジスタ490のゲート(導電体421)が延在する方向と、は概ね平行である。

0137

トランジスタ490の領域Aと、トランジスタ490の領域Bと、トランジスタ491
aのチャネル形成領域と、トランジスタ491bのチャネル形成領域と、は、上面から見
て、第1接続部と第2接続部に挟まれて配置される。

0138

その結果、トランジスタ491aとトランジスタ491bとトランジスタ490は、互
いの接続部を含めて、より小さい領域に配置できる。その結果、セル502の面積をより
小さくすることが可能となる。

0139

上述したようにセル502を配置することで、トランジスタ490のチャネル幅を、ト
ランジスタ491aやトランジスタ491bのチャネル幅より大きくしても、セル502
の面積が増加しない場合がある。これは、トランジスタ491aとトランジスタ491b
をチャネル幅方向に並べ、その上方にトランジスタ490を積層しているためである。例
えば、トランジスタ490のチャネル幅は、トランジスタ491aやトランジスタ491
bのチャネル幅の1倍以上、5倍以下、好ましくは、1.5倍以上、3倍以下とすればよ
い。

0140

トランジスタ490のチャネル幅を、トランジスタ491aやトランジスタ491bの
チャネル幅より大きくすることで、セル502の遅延時間を短くして、動作性能を向上す
ることができる場合がある。特に、トランジスタ490のチャネル幅あたりのオン電流が
トランジスタ491aや491bのチャネル幅あたりのオン電流よりも小さい場合、或い
は、トランジスタ490の電界効果移動度がトランジスタ491aまたは491bの電界
効果移動度よりも小さい場合、セル502の動作性能を向上でき、有効である。

0141

次に、図3および図4に示すセル502の断面構造について、さらに詳細に説明する。

0142

基板400は、単結晶シリコン基板を用いるものとして説明する。例えば、シリコン、
ゲルマニウムなどの単体半導体、または炭化シリコンシリコンゲルマニウム、ヒ化ガリ
ウム、窒化ガリウムリン化インジウム酸化亜鉛酸化ガリウムなどの化合物半導体
用いた半導体基板であってもよい。半導体基板は、非晶質半導体または結晶質半導体を用
いればよく、結晶質半導体としては、単結晶半導体多結晶半導体微結晶半導体などが
ある。また、ガラス基板であってもよい。また、半導体基板やガラス基板上に半導体素子
が形成された素子基板であってもよい。

0143

絶縁体432は過剰酸素を含む絶縁体であると好ましい。

0144

例えば、過剰酸素を含む絶縁体は、加熱処理によって酸素を放出する機能を有する絶縁
体である。例えば、過剰酸素を含む酸化シリコンは、加熱処理などによって酸素を放出す
ることができる酸化シリコンである。従って、絶縁体432は膜中を酸素が移動可能な絶
縁体である。即ち、絶縁体432は酸素透過性を有する絶縁体とすればよい。例えば、絶
縁体432は、当該絶縁体上の半導体よりも酸素透過性の高い絶縁体とすればよい。

0145

過剰酸素を含む絶縁体は、当該絶縁体上の半導体中の酸素欠損を低減させる機能を有す
る場合がある。半導体中で酸素欠損は、DOSを形成し、正孔トラップなどとなる。また
、酸素欠損のサイトに水素が入ることによって、キャリアである電子を生成することがあ
る。従って、半導体中の酸素欠損を低減することで、トランジスタに安定した電気特性を
付与することができる。

0146

絶縁体442は、トランジスタ491a、491bとトランジスタ490と、の間に設
けられる。絶縁体442としては、例えば、アルミニウムを含む酸化物、例えば酸化アル
ミニウムを用いる。絶縁体442は、酸素および水素をブロックする絶縁体であるが、密
度が3.2g/cm3未満の酸化アルミニウムは、特に水素をブロックする機能が高いた
め好ましい。または、結晶性の低い酸化アルミニウムは、特に水素をブロックする機能が
高いため好ましい。

0147

例えば、トランジスタ491a、491bがシリコンを用いたトランジスタである場合
、水素を外部から供給することでシリコンのダングリングボンドを低減させることができ
るため、トランジスタの電気特性が向上する場合がある。水素の供給は、例えば、水素を
含む絶縁体をSiトランジスタの近傍に配置し、加熱処理を行うことで、該水素を拡散
せて、Siトランジスタに供給しても構わない。

0148

水素を含む絶縁体は、例えば、TDS分析にて、100℃以上700℃以下または10
0℃以上500℃以下の表面温度の範囲で1×1018atoms/cm3以上、1×1
019atoms/cm3以上または1×1020atoms/cm3以上の水素(水素
原子数換算)を放出することもある。

0149

ところで、水素を含む絶縁体から拡散した水素は、絶縁体442が水素をブロックする
機能を有するため、トランジスタ490まで到達する水素は僅かとなる。水素は、酸化物
半導体中でキャリアトラップやキャリア発生源となりトランジスタ490の電気特性を劣
化させることがある。そのため、絶縁体442によって水素をブロックすることは半導体
装置の性能および信頼性を高めるために重要な意味を持つ。

0150

一方、例えば、トランジスタ490に外部から酸素を供給することで、酸化物半導体の
酸素欠損を低減させることができるため、トランジスタの電気特性が向上する場合がある
。酸素の供給は、例えば、酸素を含む雰囲気下における加熱処理によって行えばよい。ま
たは、例えば、過剰酸素(酸素)を含む絶縁体をトランジスタ490の近傍に配置し、加
熱処理を行うことで、該酸素を拡散させて、トランジスタ490に供給しても構わない。
ここでは、絶縁体432に過剰酸素を含む絶縁体を用いる。

0151

拡散した酸素は、各層を介してSiトランジスタまで到達する場合があるが、絶縁体4
42が酸素をブロックする機能を有するため、Siトランジスタまで到達する酸素は僅か
となる。シリコン中に酸素が混入することでシリコンの結晶性を低下させることや、キャ
リアの移動を阻害させる要因となることがある。そのため、絶縁体442によって酸素を
ブロックすることは半導体装置の性能および信頼性を高めるために重要な意味を持つ。

0152

トランジスタ490上に絶縁体452を有すると好ましい。絶縁体452は、酸素およ
び水素をブロックする機能を有する。絶縁体452は、例えば、絶縁体442についての
記載を参照する。または、絶縁体452は、例えば、半導体406aおよび/または半導
体406cよりも、酸素および水素をブロックする機能が高い。

0153

半導体装置が絶縁体452を有することで、酸素がトランジスタ490から外方拡散
ることを抑制できる。従って、絶縁体432などに含まれる過剰酸素(酸素)の量に対し
て、トランジスタ490へ効果的に酸素を供給することができる。また、絶縁体452は
、絶縁体452よりも上に設けられた層や半導体装置の外部から混入する水素を含む不純
物をブロックするため、不純物の混入によってトランジスタ490の電気特性が劣化する
ことを抑制できる。

0154

なお、便宜上、絶縁体442および/または絶縁体452をトランジスタ490と区別
して説明したが、トランジスタ490の一部であっても構わない。

0155

なお、本実施の形態において、トランジスタ490は、一例として、チャネル形成領域
などにおいて、酸化物半導体を用いることができるが、本発明の一態様は、これに限定さ
れない。例えば、トランジスタ490は、チャネル形成領域やその近傍、ソース領域、ド
レイン領域などにおいて、場合によっては、または、状況に応じて、Si(シリコン)、
Ge(ゲルマニウム)、SiGe(シリコンゲルマニウム)、GaAsガリウムヒ素
、などを有する材料で形成してもよい。

0156

例えば、本明細書等において、様々な基板を用いて、トランジスタ490などのトラン
ジスタを形成することが出来る。基板の種類は、特定のものに限定されることはない。そ
の基板の一例としては、半導体基板(例えば単結晶基板又はシリコン基板)、SOI基板
、ガラス基板、石英基板プラスチック基板金属基板ステンレススチル基板、ステ
レス・スチル・ホイルを有する基板、タングステン基板、タングステン・ホイルを有す
る基板、可撓性基板、貼り合わせフィルム、繊維状の材料を含む紙、又は基材フィルム
どがある。ガラス基板の一例としては、バリウムホウケイ酸ガラスアルミノホウケイ酸
ガラス、又はソーダライムガラスなどがある。可撓性基板、貼り合わせフィルム、基材
ィルムなどの一例としては、以下のものがあげられる。例えば、ポリエチレンテレフタ
ート(PET)、ポリエチレンナフタレート(PEN)、ポリエーテルサルフォン(PE
S)に代表されるプラスチックがある。または、一例としては、アクリル等の合成樹脂
どがある。または、一例としては、ポリプロピレンポリエステルポリフッ化ビニル
又はポリ塩化ビニルなどがある。または、一例としては、ポリアミドポリイミドアラ
ミド、エポキシ無機蒸着フィルム、又は紙類などがある。特に、半導体基板、単結晶
板、又はSOI基板などを用いてトランジスタを製造することによって、特性、サイズ、
又は形状などのばらつきが少なく、電流能力が高く、サイズの小さいトランジスタを製造
することができる。このようなトランジスタによって回路を構成すると、回路の低消費電
力化、又は回路の高集積化を図ることができる。

0157

また、基板として、可撓性基板を用い、可撓性基板上に直接、トランジスタを形成して
もよい。または、基板とトランジスタの間に剥離層を設けてもよい。剥離層は、その上に
半導体装置を一部あるいは全部完成させた後、基板より分離し、他の基板に転載するため
に用いることができる。その際、トランジスタは耐熱性の劣る基板や可撓性の基板にも転
載できる。なお、上述の剥離層には、例えば、タングステン膜酸化シリコン膜との無機
膜の積層構造の構成や、基板上にポリイミド等の有機樹脂膜が形成された構成等を用いる
ことができる。

0158

つまり、ある基板を用いてトランジスタを形成し、その後、別の基板にトランジスタを
転置し、別の基板上にトランジスタを配置してもよい。トランジスタが転置される基板の
一例としては、上述したトランジスタを形成することが可能な基板に加え、紙基板セロ
ファン基板、アラミドフィルム基板、ポリイミドフィルム基板石材基板、木材基板、布
基板(天然繊維、綿、)、合成繊維ナイロンポリウレタン、ポリエステル)若
しくは再生繊維アセテートキュプラレーヨン再生ポリエステル)などを含む)、
皮革基板、又はゴム基板などがある。これらの基板を用いることにより、特性のよいトラ
ンジスタの形成、消費電力の小さいトランジスタの形成、壊れにくい装置の製造、耐熱性
の付与、軽量化、又は薄型化を図ることができる。

0159

上述した半導体装置(セル)は、nチャネル型Siトランジスタを作製する必要が無い
ため、nチャネル型Siトランジスタを作製する工程が不要となり、製造コストを低減で
きる場合がある。

0160

次に、本発明の一態様に係る半導体装置(セル)の別の構成の一例を、図6及び図7
参照して、説明する。

0161

なお、図6及び図7では、理解を容易にするため、絶縁体などの一部を省略して示し、
また同じ層に形成される導電体等には、同じハッチングパターンを付している。

0162

図6は、図1(C)に示したセル502の構成の一例を示す上面図であり、図6(A)
には、信号A,B及びZの入出力部を含む領域の上面図を示し、図6(B)には、トラン
ジスタ490を含む領域の上面図を示し、図6(C)には、トランジスタ491a、49
1bを含む領域の上面図を示す。図6(B)では半導体406cのハッチングパターンを
省略して示す。

0163

図7は、セル502の構成の一例を示す断面図である。図7左側には、図6(A)乃至
図6(C)の一点鎖線A1−A2で切断した断面を示し、同図右側には、図6(A)乃至
図6(C)の一点鎖線B1−B2で切断した断面を示す。

0164

図6および図7に示すセル502は、トランジスタ490、トランジスタ491aおよ
びトランジスタ491bを有する。当該トランジスタは、複数の導電体を介して適宜接続
され、図1(C)に示した回路を構成している。ここでは、一例として、トランジスタ4
90に酸化物半導体トランジスタを用い、トランジスタ491aおよび491bにpチャ
ネル型Siトランジスタを用いるものとして説明する。

0165

より具体的には、図6および図7に示すセル502は、基板400と、トランジスタ4
91aおよびトランジスタ491bと、トランジスタ491aおよび491b上の絶縁体
460と、絶縁体460上の導電体471a乃至471dと、絶縁体460および導電体
471a乃至471d上の絶縁体461と、絶縁体461上の絶縁体442と、絶縁体4
42上のトランジスタ490と、トランジスタ490上の絶縁体452と、絶縁体452
上の絶縁体462と、絶縁体462上の導電体470a乃至470dと、絶縁体462お
よび導電体470a乃至470d上の絶縁体464と、絶縁体464上の導電体480a
乃至480cと、を有する。絶縁体464および導電体480a乃至480c上には、さ
らに1層もしくは複数層の絶縁体および導電体が設けられていても良い。絶縁体460、
461、442、432、452、462、及び464には、適宜開口部が設けられ、当
該開口部に導電体設けられている。

0166

図6および図7に示すように、セル502では、トランジスタ490が設けられている
層と、トランジスタ491aおよび491bが設けられている層とは、互いに重なるよう
に設けられている。そうすることで、セル502を縮小することができる。トランジスタ
490と、トランジスタ491aまたは491bと、を互いに重ねて配置してもよい。そ
うすることで、セル502を縮小することができる。

0167

図6および図7に示すセル502に含まれるトランジスタ491a、491bは、図2
乃至図4に示すセル502に含まれるトランジスタ491a、491bと同じ構造を有す
る。よって、図2乃至図4に示すトランジスタ491a、491bの説明を適宜参照する
ことができる。

0168

図6および図7に示すトランジスタ490は、図2乃至図4に示すトランジスタ490
と同じ構造を有する。よって、図2乃至図4に示すトランジスタ490の説明を適宜参照
することができる。

0169

トランジスタ490、トランジスタ491aおよびトランジスタ491bの間の接続、
および配置について説明する。

0170

導電体471bには、高電源電位VDDが供給される。導電体470bには、低電源電
位VSSが供給される。導電体471bと導電体470bは異なる層で形成されている。
導電体471bは、導電体を介して、トランジスタ491aのソース(領域402a)及
び491bのソース(領域402c)と接続されている。導電体470bは、導電体を介
して、トランジスタ490のソース(導電体416b)と接続されている。導電体480
aは信号Zを出力する出力部である。導電体480aは、導電体を介して、トランジスタ
490のドレイン(導電体416a)と接続される。導電体480bは信号Aが入力され
る入力部である。導電体480bは、導電体を介して、トランジスタ490のゲート(導
電体420)と接続される。導電体480cは信号Bが入力される入力部である。導電体
480cは、導電体を介して、トランジスタ490のゲート(導電体421)と接続され
る。

0171

図2乃至図4に示すセル502は、同じ層からなる導電体470eおよび470bに、
電源電位VDDおよびVSSが供給される構成であるのに対し、図6および図7に示すセ
ル502は、異なる層からなる導電体471bおよび470bに、電源電位VDDおよび
VSSが供給される構成である。図6および図7に示すセル502は、電源電位VDDお
よびVSSが供給される導電体471bおよび470bを重ねて配置することで、図2
図4に示すセル502と比較して、セル面積を縮小することができる。一方、図2乃至
図4に示すセル502は、図6および図7に示すセル502と比較して、導電体を形成す
る層の数が少ないため、製造工程を減らすことができる。

0172

トランジスタ491aのゲート(導電体422a)と、トランジスタ490のゲート(
導電体420)とは、第1接続部を介して、電気的に接続される。トランジスタ491b
のゲート(導電体422b)と、トランジスタ490のゲート(導電体421)とは、第
2接続部を介して、電気的に接続される。トランジスタ490のドレイン(導電体416
a)と、トランジスタ491aのドレイン(領域402b)と、トランジスタ491aの
ドレイン(領域402d)と、は電気的に接続される。

0173

第1接続部は、導電体475a、471c、476a、470c、及び/または476
bである。
第2接続部は、導電体475b、471d、及び/または477aである。

0174

トランジスタ491aのゲートが延在する方向と、トランジスタ491bのゲートが延
在する方向と、は概ね平行である。

0175

トランジスタ491aのチャネル形成領域と、トランジスタ491bのチャネル形成領
域と、は当該方向に並んで位置する。

0176

トランジスタ491aのチャネル幅方向と、トランジスタ491bのチャネル幅方向と
、は概ね平行である。

0177

トランジスタ491aのチャネル形成領域と、トランジスタ491bのチャネル形成領
域と、はチャネル幅方向に並んで位置する。

0178

その結果、トランジスタ491aとトランジスタ491bは、互いの接続部を含めて、
より小さい領域に配置できる。

0179

トランジスタ490のチャネル形成領域は、上面から見て、第1接続部と第2接続部に
挟まれて配置される。その結果、トランジスタ490は、第1接続部と第2接続部をチャ
ネル形成領域に近接して配置できるため、接続部を含めて、より小さい領域に配置できる

0180

トランジスタ491aのゲートが延在する方向と、トランジスタ491bのゲートが延
在する方向と、トランジスタ490のゲート(導電体420)が延在する方向と、ゲート
(導電体421)が延在する方向と、は概ね平行である。

0181

トランジスタ490の領域Aと、トランジスタ490の領域Bと、トランジスタ491
aのチャネル形成領域と、トランジスタ491bのチャネル形成領域と、は、上面から見
て、第1接続部と第2接続部に挟まれて配置される。

0182

その結果、トランジスタ491aとトランジスタ491bとトランジスタ490は、互
いの接続部を含めて、より小さい領域に配置できる。その結果、セル502の面積をより
小さくすることが可能となる。

0183

上述したようにセル502を配置することで、トランジスタ490のチャネル幅を、ト
ランジスタ491aやトランジスタ491bのチャネル幅より大きくしても、セル502
の面積が増加しない場合がある。これは、トランジスタ491aとトランジスタ491b
をチャネル幅方向に並べ、その上方にトランジスタ490を積層しているためである。例
えば、トランジスタ490のチャネル幅は、トランジスタ491aやトランジスタ491
bのチャネル幅の1倍以上、5倍以下、好ましくは、1.5倍以上、3倍以下とすればよ
い。

0184

トランジスタ490のチャネル幅を、トランジスタ491aやトランジスタ491bの
チャネル幅より大きくすることで、セル502の遅延時間を短くして、動作性能を向上す
ることができる場合がある。特に、トランジスタ490のチャネル幅あたりのオン電流は
、トランジスタ491aや491bのチャネル幅あたりのオン電流よりも小さい場合、或
いは、トランジスタ490の電界効果移動度がトランジスタ491aまたは491bの電
界効果移動度よりも小さい場合、セル502の動作性能を向上でき、有効である。

0185

次に、本発明の一態様に係る半導体装置(セル)の別の構成の一例を、図8及び図9
参照して、説明する。

0186

なお、図8及び図9では、理解を容易にするため、絶縁体などの一部を省略して示し、
また同じ層に形成される導電体等には、同じハッチングパターンを付している。

0187

図8は、図1(D)に示したセル503の構成の一例を示す上面図であり、図8(A)
には、信号A,B及びZの入出力部を含む領域の上面図を示し、図8(B)には、トラン
ジスタ492を含む領域の上面図を示し、図8(C)には、トランジスタ493a、49
3bを含む領域の上面図を示す。図8(B)では半導体406cのハッチングパターンを
省略して示す。

0188

図9は、セル503の構成の一例を示す断面図である。図9左側には、図8(A)乃至
図8(C)の一点鎖線A1−A2で切断した断面を示し、図9右側には、図8(A)乃至
図8(C)の一点鎖線B1−B2で切断した断面を示す。

0189

図8および図9に示すセル503は、トランジスタ492、トランジスタ493aおよ
びトランジスタ493bを有する。当該トランジスタは、複数の導電体を介して適宜接続
され、図1(D)に示した回路を構成している。ここでは、一例として、トランジスタ4
92に酸化物半導体トランジスタを用い、トランジスタ493aおよび493bにpチャ
ネル型Siトランジスタを用いるものとして説明する。

0190

より具体的には、図8および図9に示すセル503は、基板400と、トランジスタ4
93aおよびトランジスタ493bと、トランジスタ493aおよび493b上の絶縁体
460と、絶縁体460上の絶縁体442と、絶縁体442上のトランジスタ492と、
トランジスタ492上の絶縁体452と、絶縁体452上の絶縁体462と、絶縁体46
2上の導電体470a乃至470eと、絶縁体462および導電体470a乃至470e
上の絶縁体464と、絶縁体464上の導電体480a乃至480cと、を有する。絶縁
体464および導電体480a乃至480c上には、さらに1層もしくは複数層の絶縁体
および導電体が設けられていても良い。絶縁体460、442、432、452、462
、及び464には、適宜開口部が設けられ、当該開口部に導電体設けられている。

0191

図8乃至図9に示すように、トランジスタ492が設けられている層と、トランジスタ
493aおよび493bが設けられている層とは、互いに重なるように設けられている。
そうすることで、セル503を縮小することができる。トランジスタ492と、トランジ
スタ493aまたは493bと、を互いに重ねて配置してもよい。そうすることで、セル
503を縮小することができる。

0192

図8および図9に示すセル503に含まれるトランジスタ493a、493bは、図2
乃至図4に示すセル502に含まれるトランジスタ491a、491bの説明を適宜参照
することができる。

0193

図9に示す、トランジスタ492の構造について説明する。

0194

図9に示すように、トランジスタ492は、導電体421と、導電体421上の絶縁体
432と、絶縁体432上の半導体406aと、半導体406a上の半導体406bと、
半導体406bの上面と接する、導電体416aおよび導電体416bと、半導体406
aの側面、半導体406bの上面および側面、導電体416aの上面および側面、ならび
に導電体416bの上面および側面と接する半導体406cと、半導体406c上の絶縁
体411と、絶縁体411上の導電体420と、を有する。

0195

導電体421は、トランジスタ492の第2ゲートとしての機能を有する。絶縁体43
2は、トランジスタ492のゲート絶縁体としての機能を有する。導電体416aおよび
導電体416bは、トランジスタ492のソースおよびドレインとしての機能を有する。
絶縁体411は、トランジスタ492のゲート絶縁体としての機能を有する。導電体42
0は、トランジスタ492の第1ゲートとしての機能を有する。半導体406bはチャネ
ル形成領域としての機能を有する。

0196

図8および図9に示すように、トランジスタ492において、上面から見て、半導体4
06bが有する、導電体416aと導電体416bとに挟まれた領域(または、チャネル
形成領域)は、導電体421と重なり、かつ、導電体420によって覆われる。

0197

トランジスタ492は、2つのトランジスタを並列に接続した回路と同等の機能を有す
る。また、上面から見て、2つのゲート(導電体421と導電体420)が、チャネル形
成領域において重なっているため、ゲートが同じ層の導電体で構成された2つのトランジ
スタを並列に接続した回路より面積を小さくすることができる。

0198

トランジスタ492が有する互いに重なる2つのゲートは、それぞれ信号を入力するた
めの接続部(図示せず)を有する。当該2つの接続部は、上面からみて、チャネル形成領
域を挟んで両側に配置されても良い。その結果、トランジスタ492は、接続部をチャネ
ル形成領域に近接して配置でき、接続部を含めて小さい領域に配置できるため、好ましい

0199

トランジスタ492のゲート絶縁体としての機能を有する絶縁体432と、絶縁体41
1と、は同程度の膜厚であることが好ましい。その結果、トランジスタ492を導通状態
とするために必要な導電体421に印加する電圧と、導電体420に印加する電圧と、を
同程度とすることができる。絶縁体432の膜厚は絶縁体411の膜厚の1/10以上1
0倍以下、好ましくは1/5以上5倍以下、さらに好ましくは1/2以上2倍以下である

0200

導電体420は、半導体406bをチャネル幅方向に電気的に取り囲んだ構造となって
おり、半導体406bを上面だけでなく側面も取り囲んだ構造(s−channel構造
)となっている。その結果、トランジスタ492のサブスレッショルドスイング値を小さ
くすることができ、短チャネル効果を抑制することができる。従って、微細化に適した構
造である。なお、酸化物半導体トランジスタの特性や、s−channel構造を有する
トランジスタの特性については、トランジスタ490の説明を適宜参照することが出きる

0201

次に、トランジスタ492、トランジスタ493aおよびトランジスタ493bの間の
接続、および配置について説明する。

0202

導電体470eには、高電源電位VDDが供給される。導電体470bには、低電源電
位VSSが供給される。導電体470eと導電体470bは同じ層で形成されている。導
電体470eは、導電体を介して、トランジスタ493bのソース(領域402c)と接
続されている。導電体470bは、導電体を介して、トランジスタ492のソース(導電
体416b)と接続されている。導電体480aは信号Zを出力する出力部である。導電
体480aは、導電体を介して、トランジスタ492のドレイン(導電体416a)と接
続される。導電体480bは信号Aが入力される入力部である。導電体480bは、導電
体を介して、トランジスタ492のゲート(導電体420)と接続される。導電体480
cは信号Bが入力される入力部である。導電体480cは、導電体を介して、トランジス
タ492のゲート(導電体421)と接続される。

0203

トランジスタ493aのゲート(導電体422a)と、トランジスタ492のゲート(
導電体420)と、は第1接続部を介して、電気的に接続される。トランジスタ493b
のゲート(導電体422b)と、トランジスタ492のゲート(導電体421)と、は第
2接続部を介して、電気的に接続される。トランジスタ492のドレイン(導電体416
a)と、トランジスタ493aのドレイン(領域402a)と、は電気的に接続される。
トランジスタ493aのソースとトランジスタ493bのドレインと、は領域402bを
共有し、電気的に接続される。

0204

第1接続部は、導電体475a、476a、470c、及び/または476bである。
第2接続部は、導電体475bである。

0205

トランジスタ493aのゲートが延在する方向と、トランジスタ493bのゲートが延
在する方向と、は概ね平行である。

0206

トランジスタ493aのチャネル形成領域と、トランジスタ493bのチャネル形成領
域と、は当該方向に並んで位置する。

0207

トランジスタ493aのチャネル幅方向と、トランジスタ493bのチャネル幅方向と
、は概ね平行である。

0208

トランジスタ493aのチャネル形成領域と、トランジスタ493bのチャネル形成領
域と、はチャネル幅方向に並んで位置する。

0209

その結果、トランジスタ493aとトランジスタ493bは、互いの接続部を含めて、
より小さい領域に配置できる。なお、トランジスタ493aとトランジスタ493bの電
流は、逆向きに流れてもよい。

0210

トランジスタ492のチャネル形成領域は、上面から見て、第1接続部と第2接続部に
挟まれて配置される。その結果、トランジスタ492は、第1接続部と第2接続部をチャ
ネル形成領域に近接して配置できるため、接続部を含めて、より小さい領域に配置できる

0211

トランジスタ493aのゲートが延在する方向と、トランジスタ493bのゲートが延
在する方向と、トランジスタ492のゲート(導電体420)が延在する方向と、ゲート
(導電体421)が延在する方向と、は概ね平行である。

0212

トランジスタ492の領域Aと、トランジスタ492の領域Bと、トランジスタ493
aのチャネル形成領域と、トランジスタ493bのチャネル形成領域と、は、上面から見
て、第1接続部と第2接続部に挟まれて配置される。

0213

その結果、トランジスタ493aとトランジスタ493bとトランジスタ492は、互
いの接続部を含めて、より小さい領域に配置できる。その結果、セル503の面積をより
小さくすることが可能となる。

0214

上述したようにセル503を配置することで、トランジスタ492のチャネル幅を、ト
ランジスタ493aやトランジスタ493bのチャネル幅より大きくしても、セル503
の面積が増加しない場合がある。これは、トランジスタ493aとトランジスタ493b
をチャネル幅方向に並べ、その上方にトランジスタ492を積層しているためである。例
えば、トランジスタ492のチャネル幅は、トランジスタ493aやトランジスタ493
bのチャネル幅の1倍以上、5倍以下、好ましくは、1.5倍以上、3倍以下とすればよ
い。

0215

トランジスタ492のチャネル幅を、トランジスタ493aやトランジスタ493bの
チャネル幅より大きくすることで、セル503の遅延時間を短くして、動作性能を向上す
ることができる場合がある。特に、トランジスタ492のチャネル幅あたりのオン電流が
トランジスタ493aまた493bのチャネル幅あたりのオン電流よりも小さい場合、或
いは、トランジスタ492の電界効果移動度がトランジスタ493aまたは493bの電
界効果移動度よりも小さい場合、セル503の動作性能を向上でき、有効である。

0216

次に、本発明の一態様に係る半導体装置(セル)の別の構成の一例を、図10及び図1
1を参照して、説明する。

0217

なお、図10及び図11では、理解を容易にするため、絶縁体などの一部を省略して示
し、また同じ層に形成される導電体等には、同じハッチングパターンを付している。

0218

図10は、図1(D)に示したセル503の構成の一例を示す上面図であり、図10
A)には、信号A,B及びZの入出力部を含む領域の上面図を示し、図10(B)には、
トランジスタ492を含む領域の上面図を示し、図10(C)には、トランジスタ493
a、493bを含む領域の上面図を示す。図10(B)では半導体406cのハッチング
パターンを省略して示す。

0219

図11は、セル503の構成の一例を示す断面図である。図11左側には、図10(A
)乃至図10(C)の一点鎖線A1−A2で切断した断面を示し、図11右側には、図1
0(A)乃至図10(C)の一点鎖線B1−B2で切断した断面を示す。

0220

図10および図11に示すセル503は、トランジスタ492、トランジスタ493a
およびトランジスタ493bを有する。当該トランジスタは、複数の導電体を介して適宜
接続され、図1(D)に示した回路を構成している。ここでは、一例として、トランジス
タ492に酸化物半導体トランジスタを用い、トランジスタ493aおよび493bにp
チャネル型Siトランジスタを用いるものとして説明する。

0221

より具体的には、図10および図11に示すセル503は、基板400と、トランジス
タ493aおよびトランジスタ493bと、トランジスタ493aおよび493b上の絶
縁体460と、絶縁体460上の導電体471a乃至471dと、絶縁体460および導
電体471a乃至471d上の絶縁体461と、絶縁体461上の絶縁体442と、絶縁
体442上のトランジスタ492と、トランジスタ492上の絶縁体452と、絶縁体4
52上の絶縁体462と、絶縁体462上の導電体470a乃至470dと、絶縁体46
2および導電体470a乃至470d上の絶縁体464と、絶縁体464上の導電体48
0a乃至480cと、を有する。絶縁体464および導電体480a乃至480c上には
、さらに1層もしくは複数層の絶縁体および導電体が設けられていても良い。絶縁体46
0、461、442、432、452、462、及び464には、適宜開口部が設けられ
、当該開口部に導電体設けられている。

0222

図10および図11に示すように、トランジスタ492が設けられている層と、トラン
ジスタ493aおよび493bが設けられている層とは、互いに重なるように設けられて
いる。そうすることで、セル503を縮小することができる。トランジスタ492と、ト
ランジスタ493aまたは493bと、を互いに重ねて配置してもよい。そうすることで
、セル503を縮小することができる。

0223

図10および図11に示すトランジスタ493a、493bは、図8および図9に示す
トランジスタ493a、493bと同じ構造を有する。よって、図8および図9に示すト
ランジスタ493a、493bの説明を適宜参照することができる。

0224

図10および図11に示すトランジスタ492は、図8および図9に示すトランジスタ
492と同じ構造を有する。よって、図8および図9に示すトランジスタ492の説明を
適宜参照することができる。

0225

トランジスタ492、トランジスタ493aおよびトランジスタ493bの間の接続、
および配置について説明する。

0226

導電体471bには、高電源電位VDDが供給される。導電体470bには、低電源電
位VSSが供給される。導電体471bと導電体470bは異なる層で形成されている。
導電体471bは、導電体を介して、トランジスタ493bのソース(領域402c)と
接続されている。導電体470bは、導電体を介して、トランジスタ492のソース(導
電体416b)と接続されている。導電体480aは信号Zを出力する出力部である。導
電体480aは、導電体を介して、トランジスタ492のドレイン(導電体416a)と
接続される。導電体480bは信号Aが入力される入力部である。導電体480bは、導
電体を介して、トランジスタ492のゲート(導電体420)と接続される。導電体48
0cは信号Bが入力される入力部である。導電体480cは、導電体を介して、トランジ
スタ492のゲート(導電体421)と接続される。

0227

図8および図9に示すセル503は、同じ層からなる導電体470eおよび470bに
、それぞれ、電源電位VDDおよびVSSが供給される構成であるのに対し、図10およ
図11に示すセル503は、異なる層からなる導電体471bおよび470bに、それ
ぞれ、電源電位VDDおよびVSSが供給される構成である。図10および図11に示す
セル503は、電源電位VDDおよびVSSが供給される導電体471bおよび470b
を重ねて配置することで、図8および図9に示すセル503と比較して、セル面積を縮小
することができる。一方、図8および図9に示すセル503は、図10および図11に示
すセル503と比較して、導電体を形成する層の数が少ないため、製造工程を減らすこと
ができる。

0228

トランジスタ493aのゲート(導電体422a)と、トランジスタ492のゲート(
導電体420)と、は第1接続部を介して、電気的に接続される。トランジスタ493b
のゲート(導電体422b)と、トランジスタ492のゲート(導電体421)と、は第
2接続部を介して、電気的に接続される。トランジスタ492のドレイン(導電体416
a)と、トランジスタ493aのドレイン(領域402a)と、は電気的に接続される。
トランジスタ493aのソースとトランジスタ493bのドレインと、は領域402bを
共有し、電気的に接続される。

0229

第1接続部は、導電体475a、471c、476a、470c、及び/または476
bである。第2接続部は、導電体475b、471d,及び/または477aである。

0230

トランジスタ493aのゲートが延在する方向と、トランジスタ493bのゲートが延
在する方向と、は概ね平行である。

0231

トランジスタ493aのチャネル形成領域と、トランジスタ493bのチャネル形成領
域と、は当該方向に垂直に並んで位置する。

0232

トランジスタ493aのチャネル幅方向と、トランジスタ493bのチャネル幅方向と
、は概ね平行である。

0233

トランジスタ493aのチャネル形成領域と、トランジスタ493bのチャネル形成領
域と、はチャネル幅方向に並んで位置する。

0234

その結果、トランジスタ493aとトランジスタ493bは、互いの接続部を含めて、
より小さい領域に配置できる。

0235

トランジスタ492のチャネル形成領域は、上面から見て、第1接続部と第2接続部に
挟まれて配置される。その結果、トランジスタ492は、第1接続部と第2接続部をチャ
ネル形成領域に近接して配置できるため、接続部を含めて、より小さい領域に配置できる

0236

トランジスタ493aのゲートが延在する方向と、トランジスタ493bのゲートが延
在する方向と、トランジスタ492のゲート(導電体420)が延在する方向と、ゲート
(導電体421)が延在する方向と、は概ね平行である。

0237

トランジスタ492の領域Aと、トランジスタ492の領域Bと、トランジスタ493
aのチャネル形成領域と、トランジスタ493bのチャネル形成領域と、は、上面から見
て、第1接続部と第2接続部に挟まれて配置される。

0238

その結果、トランジスタ493aとトランジスタ493bとトランジスタ492は、互
いの接続部を含めて、より小さい領域に配置できる。その結果、セル503の面積をより
小さくすることが可能となる。

0239

図8および図9に示すセル503では、トランジスタ493aのゲートとトランジスタ
493bのゲートはチャネル幅方向に並んで位置している。これが、トランジスタ492
の第1ゲートや第2ゲートと重なることで、セル503の面積を縮小することができる。
図8および図9に示すセル503では、トランジスタ493aと493bのチャネル幅に
対し、トランジスタ492のチャネル幅を大きくしても、セル503の面積への影響が小
さい配置となっている。一方、図10および図11に示すセル503では、トランジスタ
493aのゲートと493bのゲートはチャネル長方向に並んで位置している。その場合
、トランジスタ493aと493bとの接続部である領域402bを非常に小さくでき、
セル503の面積を縮小することができる。図10および図11に示すセル503では、
トランジスタ492のチャネル長を大きくしても、セル503の面積への影響が小さい配
置となっている。

0240

図10および図11に示すように、トランジスタ492のチャネル長を、トランジスタ
493aやトランジスタ493bのチャネル長より大きくしても、セル503の面積が増
加しない場合がある。これは、トランジスタ493aとトランジスタ493bをチャネル
長方向に並べ、その上方にトランジスタ492を積層しているためである。例えば、トラ
ンジスタ492のチャネル長は、トランジスタ493a、および/またはトランジスタ4
93bのチャネル長の1倍以上、5倍以下、好ましくは、1.5倍以上、3倍以下として
もよい。

0241

一般に、最小加工寸法は、工程が後になるほど、あるいは、上方に形成されるほど、大
きくなる。そのため、トランジスタ492の第1ゲート電極や第2ゲート電極を形成する
層の最小加工ライン幅や、ソース電極とドレイン電極を形成する層の最小加工スペース幅
は、先に形成されるトランジスタ493a、493bのゲート電極の最小加工ライン幅よ
り大きい場合がある。そのような場合、トランジスタ492のチャネル長は、トランジス
タ493aやトランジスタ493bのチャネル長より大きくなる。そのような場合、図1
0および図11に示すセル503は、好ましい構成である。

0242

次に、本発明の一態様に係る半導体装置(セル)の別の構成例を、図12及び図13
参照して、説明する。

0243

図12は、セル502の構成の一例を示す断面図である。図12左側には、図6(A)
乃至図6(C)の一点鎖線A1−A2で切断した断面を示し、同図右側には、図6(A)
乃至図6(C)の一点鎖線B1−B2で切断した断面を示す。

0244

トランジスタ491a、491bの構造は、図7などに示した構造に限定されない。例
えば、図12に示すトランジスタ491a、491bのように、基板400に凸部(突起
フィンなどとも呼ばれる。)を有する構造であっても構わない。図12に示すトランジ
スタ491a、491bの構造は、図7などに示したトランジスタ491a、491bの
構造と比較して、同じ占有面積に対する実効的なチャネル幅を大きくすることができる。
したがって、トランジスタ491a、491bの、導通時の電流を大きくすることができ
る。また、導電体422a、422bが基板400の凸部をチャネル幅方向に取り囲んだ
構造となっており、ゲート電界によるチャネル形成領域の制御がしやすくなる。その結果
、短チャネル効果を抑制することができ、微細化に適した構造であることがわかる。

0245

図13は、セル502の構成の一例を示す断面図である。図13左側には、図6(A)
乃至図6(C)の一点鎖線A1−A2で切断した断面を示し、同図右側には、図6(A)
乃至図6(C)の一点鎖線B1−B2で切断した断面を示す。

0246

トランジスタ491a、491bの構造は、図7などに示した構造に限定されない。例
えば、図13に示すトランジスタ491aのように、基板400に絶縁体440を設ける
構造としても構わない。図13に示すトランジスタ491aの構造とすることで、トラン
ジスタ間を、より確実に分離することができ、リーク電流を抑えることができる。また、
基板との間に形成される寄生容量や基板へのリーク電流を抑えることができる。その結果
、トランジスタ491a、491bのリーク電流を小さくすることができる。また、トラ
ンジスタ491a、491bの高速動作低電力動作が可能となる。

0247

上述したように、図7図9図11図12および図13に示す本発明の一態様に係
る半導体装置(セル)の断面構造は、図3および図4に示すセル502の断面構造と一部
異なるのみである。従って、基板や絶縁体に関する説明は、図3および図4に示すセル5
02の断面構造の説明を適宜参照することができる。

0248

なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができ
る。

0249

(実施の形態2)
トランジスタ490は、様々な構造をとりうる。本実施の形態では、理解を容易にする
ため、トランジスタ490と、その近傍の領域についてのみ抜き出し、図14図15
よび図27に示す。

0250

図14(A)は、トランジスタ490の構成の一例を示す上面図である。図14(A)
の一点鎖線E1−E2および一点鎖線E3−E4で切断した断面図の一例を図14(B)
に示す。なお、図14(A)では、理解を容易にするため、絶縁体などの一部を省略して
示す。図14(A)では、半導体406cのハッチングパターンを省略して示す。

0251

図3に示すトランジスタ490では、ソースおよびドレインとして機能する導電体41
6aおよび導電体416bが半導体406bの上面のみと接する例を示したが、トランジ
スタ490の構造はこれに限定されない。例えば、図14に示すように、導電体416a
および導電体416bが半導体406bの上面および側面、絶縁体432の上面などと接
する構造であっても構わない。

0252

図14に示す構造のトランジスタは、図3に示すトランジスタ490と同様に、導電体
420は、半導体406bのチャネル幅方向を電気的に取り囲んだ構造となっており、半
導体406bを上面だけでなく側面も取り囲んだ構造となっている。つまり、s−cha
nnel構造となっている。s−channel構造については、先の実施の形態の説明
を参照することができる。s−channel構造とすることで、微細なトランジスタに
おいても、高いオン電流、低いサブスレッショルドスイング値、低いオフ電流など、優れ
た電気特性が得られる。

0253

図14に示す構造のトランジスタにおいて、導電体416aおよび導電体416bは、
半導体406aの側面、ならびに半導体406bの上面および側面と接する。また、半導
体406cは、半導体406aの側面、半導体406bの上面および側面、導電体416
aの上面および側面、ならびに導電体416bの上面および側面と接する。

0254

導電体416aおよび導電体416bと接触している半導体406bでは、酸素欠損の
サイトに水素が入り込むことでドナー準位を形成することがあり、n型の導電領域を有す
る。なお、酸素欠損のサイトに水素が入り込んだ状態をVOHと表記する場合がある。そ
の結果、n型の導電領域を電流が流れることで、良好なオン電流を得ることができる。

0255

図15(A)は、トランジスタ490の構成の一例を示す上面図である。図15(A)
の一点鎖線G1−G2および一点鎖線G3−G4で切断した断面図の一例を図15(B)
に示す。なお、図15(A)では、理解を容易にするため、絶縁体などの一部を省略して
示す。

0256

図15(A)および図15(B)に示すトランジスタ490は、絶縁体442上の導電
体421と、絶縁体442上および導電体421上の凸部を有する絶縁体432と、絶縁
体432の凸部上の半導体406aと、半導体406a上の半導体406bと、半導体4
06b上の半導体406cと、半導体406a、半導体406bおよび半導体406cと
接し、間隔を開けて配置された導電体416aおよび導電体416bと、半導体406c
上および導電体416a上の絶縁体411と、絶縁体411上の導電体420と、導電体
416a上、導電体416b上、絶縁体411上および導電体420上の絶縁体452と
、絶縁体452上の絶縁体462と、を有する。

0257

なお、絶縁体411は、G3−G4断面において、少なくとも半導体406bの側面と
接する。また、導電体420は、G3−G4断面において、少なくとも絶縁体411を介
して半導体406bの上面および側面と面する。また、導電体421は、絶縁体432を
介して半導体406bの下面と面する。また、絶縁体432が凸部を有さなくても構わな
い。また、半導体406cを有さなくても構わない。また、絶縁体452を有さなくても
構わない。また、絶縁体462を有さなくても構わない。

0258

図15に示すトランジスタ490は、図14に示したトランジスタ490と一部の構造
が異なるのみである。具体的には、図14に示したトランジスタ490の半導体406a
、半導体406bおよび半導体406cの構造と、図15に示すトランジスタ490の半
導体406a、半導体406bおよび半導体406cの構造が異なる。従って、図15
示すトランジスタ490は、図14に示したトランジスタ490についての説明を適宜参
照することができる。

0259

図27(A)は、トランジスタ490の構成の一例を示す上面図である。図27(A)
の一点鎖線F1−F2および一点鎖線F3−F4で切断した断面図の一例を図27(B)
に示す。なお、図27(A)では、理解を容易にするため、絶縁体などの一部を省略して
示す。図27(A)では、半導体406cのハッチングパターンを省略して示す。

0260

図27に示すトランジスタ490は、図14に示したトランジスタ490と一部の構造
が異なるのみである。具体的には、図27に示したトランジスタ490では、導電体41
6a、416b上に絶縁体417a、417bがそれぞれ設けられている。そのため、図
27に示したトランジスタ490は、図14に示したトランジスタ490と比較して、ゲ
ート(導電体420)とソースまたはドレイン(導電体416a)との間の容量が低減さ
れている。その結果、動作速度が向上したトランジスタ490が得られる。

0261

図27に示すトランジスタ490は、他の部分において、図14に示したトランジスタ
490と同じ構造である。従って、図27に示すトランジスタ490は、図14に示した
トランジスタ490についての説明を適宜参照することができる。

0262

なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができ
る。

0263

(実施の形態3)
以下では、半導体406a、半導体406b、半導体406cなどに適用可能な酸化物
半導体の構造について説明する。なお、本明細書において、結晶が三方晶または菱面体晶
である場合、六方晶系として表す。

0264

酸化物半導体は、非単結晶酸化物半導体と単結晶酸化物半導体とに大別される。非単結
晶酸化物半導体とは、CAAC−OS(C Axis Aligned Crystal
line Oxide Semiconductor)、多結晶酸化物半導体微結晶
化物半導体、非晶質酸化物半導体などをいう。

0265

まずは、CAAC−OSについて説明する。

0266

CAAC−OSは、c軸配向した複数の結晶部を有する酸化物半導体の一つである。

0267

透過型電子顕微鏡TEM:Transmission Electron Micr
oscope)によって、CAAC−OSの明視野像および回折パターン複合解析像(
高分解能TEM像ともいう。)を観察することで複数の結晶部を確認することができる。
一方、高分解能TEM像によっても明確な結晶部同士の境界、即ち結晶粒界グレイン
ウンダリーともいう。)を確認することができない。そのため、CAAC−OSは、結晶
粒界に起因する電子移動度の低下が起こりにくいといえる。

0268

試料面と概略平行な方向から、CAAC−OSの断面の高分解能TEM像を観察すると
、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は
、CAAC−OSの膜を形成する面(被形成面ともいう。)または上面の凹凸を反映した
形状であり、CAAC−OSの被形成面または上面と平行に配列する。

0269

一方、試料面と概略垂直な方向から、CAAC−OSの平面の高分解能TEM像を観察
すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認
できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。

0270

例えば、CAAC−OSの断面の高分解能TEM像において、局所的なフーリエ変換像
を観察すると、それぞれ直径約4nmの近接した複数の領域において、c軸の角度が14
.3°、16.6°、26.4°のように少しずつ連続的に変化する場合がある。また、
別の近接した複数の領域において、当該連続的に変化するc軸とは、c軸の向きが異なる
場合がある。その場合は、異なるグレインであることが示唆される。例えば、別の近接し
た複数の領域において、c軸の角度が−18.3°、−17.6°、−15.9°と少し
ずつ連続的に変化する場合がある。

0271

なお、CAAC−OSに対し、電子回折を行うと、配向性を示すスポット輝点)が観
測される。例えば、CAAC−OSの上面に対し、例えば1nm以上30nm以下の電子
線を用いる電子回折(ナノビーム電子回折ともいう。)を行うと、スポットが観測される
。例えば六角形の頂点に位置するスポットが観測される。これは、c軸配向を示す回折
ターンである。

0272

断面の高分解能TEM像および平面の高分解能TEM像より、CAAC−OSの結晶部
は配向性を有していることがわかる。

0273

なお、CAAC−OSに含まれるほとんどの結晶部は、一辺が100nm未満の立方体
内に収まる大きさである。従って、CAAC−OSに含まれる結晶部は、一辺が10nm
未満、5nm未満または3nm未満の立方体内に収まる大きさの場合も含まれる。ただし
、CAAC−OSに含まれる複数の結晶部が連結することで、一つの大きな結晶領域を形
成する場合がある。例えば、平面の高分解能TEM像において、2500nm2以上、5
μm2以上または1000μm2以上となる結晶領域が観察される場合がある。

0274

CAAC−OSに対し、X線回折(XRD:X−Ray Diffraction)装
置を用いて構造解析を行うと、例えばInGaZnO4の結晶を有するCAAC−OSの
out−of−plane法による解析では、回折角(2θ)が31°近傍にピークが現
れる場合がある。このピークは、InGaZnO4の結晶の(009)面に帰属されるこ
とから、CAAC−OSの結晶がc軸配向性を有し、c軸が被形成面または上面に概略垂
直な方向を向いていることが確認できる。

0275

一方、CAAC−OSに対し、c軸に概略垂直な方向からX線を入射させるin−pl
ane法による解析では、2θが56°近傍にピークが現れる場合がある。このピークは
、InGaZnO4の結晶の(110)面に帰属される。InGaZnO4の単結晶酸化
物半導体であれば、2θを56°近傍に固定し、試料面の法線ベクトルを軸(φ軸)とし
て試料を回転させながら分析(φスキャン)を行うと、(110)面と等価な結晶面に帰
属されるピークが6本観察される。これに対し、CAAC−OSの場合は、2θを56°
近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。

0276

以上のことから、CAAC−OSでは、異なる結晶部間ではa軸およびb軸の配向は不
規則であるが、c軸配向性を有し、かつc軸が被形成面または上面の法線ベクトルに平行
な方向を向いていることがわかる。従って、前述の断面の高分解能TEM観察で確認され
た層状に配列した金属原子の各層は、結晶のab面に平行な面である。

0277

なお、結晶部は、CAAC−OSを成膜した際、または加熱処理などの結晶化処理を行
った際に形成される。上述したように、結晶のc軸は、CAAC−OSの被形成面または
上面の法線ベクトルに平行な方向に配向する。従って、例えば、CAAC−OSの形状を
エッチングなどによって変化させた場合、結晶のc軸がCAAC−OSの被形成面または
上面の法線ベクトルと平行にならないこともある。

0278

また、CAAC−OS中において、c軸配向した結晶部の分布が均一でなくてもよい。
例えば、CAAC−OSの結晶部が、CAAC−OSの上面近傍からの結晶成長によって
形成される場合、上面近傍の領域は、被形成面近傍の領域よりもc軸配向した結晶部の割
合が高くなることがある。また、不純物の添加されたCAAC−OSは、不純物が添加さ
れた領域が変質し、部分的にc軸配向した結晶部の割合の異なる領域が形成されることも
ある。

0279

なお、InGaZnO4の結晶を有するCAAC−OSのout−of−plane法
による解析では、2θが31°近傍のピークの他に、2θが36°近傍にもピークが現れ
る場合がある。2θが36°近傍のピークは、CAAC−OS中の一部に、c軸配向性を
有さない結晶が含まれることを示している。CAAC−OSは、2θが31°近傍にピー
クを示し、2θが36°近傍にピークを示さないことが好ましい。

0280

CAAC−OSは、不純物濃度の低い酸化物半導体である。不純物は、水素、炭素、シ
リコン遷移金属元素などの酸化物半導体の主成分以外の元素である。特に、シリコンな
どの、酸化物半導体を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導
体から酸素を奪うことで酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる
。また、鉄やニッケルなどの重金属アルゴン二酸化炭素などは、原子半径(または分
半径)が大きいため、酸化物半導体内部に含まれると、酸化物半導体の原子配列を乱し
、結晶性を低下させる要因となる。なお、酸化物半導体に含まれる不純物は、キャリアト
ラップやキャリア発生源となる場合がある。

0281

また、CAAC−OSは、欠陥準位密度の低い酸化物半導体である。例えば、酸化物半
導体中の酸素欠損は、キャリアトラップとなることや、水素を捕獲することによってキャ
リア発生源となることがある。

0282

不純物濃度が低く、欠陥準位密度が低い(酸素欠損の少ない)ことを、高純度真性また
は実質的に高純度真性と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体
は、キャリア発生源が少ないため、キャリア密度を低くすることができる。従って、当該
酸化物半導体を用いたトランジスタは、しきい値電圧がマイナスとなる電気特性(ノーマ
リーオンともいう。)になることが少ない。また、高純度真性または実質的に高純度真性
である酸化物半導体は、キャリアトラップが少ない。そのため、当該酸化物半導体を用い
たトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる。なお、
酸化物半導体のキャリアトラップに捕獲された電荷は、放出するまでに要する時間が長く
、あたかも固定電荷のように振る舞うことがある。そのため、不純物濃度が高く、欠陥
位密度が高い酸化物半導体を用いたトランジスタは、電気特性が不安定となる場合がある

0283

また、CAAC−OSを用いたトランジスタは、可視光紫外光照射による電気特性
の変動が小さい。

0284

次に、微結晶酸化物半導体について説明する。

0285

微結晶酸化物半導体は、高分解能TEM像において、結晶部を確認することのできる領
域と、明確な結晶部を確認することのできない領域と、を有する。微結晶酸化物半導体に
含まれる結晶部は、1nm以上100nm以下、または1nm以上10nm以下の大きさ
であることが多い。特に、1nm以上10nm以下、または1nm以上3nm以下の微結
晶であるナノ結晶(nc:nanocrystal)を有する酸化物半導体を、nc−O
S(nanocrystalline Oxide Semiconductor)と呼
ぶ。また、nc−OSは、例えば、高分解能TEM像では、結晶粒界を明確に確認できな
い場合がある。

0286

nc−OSは、微小な領域(例えば、1nm以上10nm以下の領域、特に1nm以上
3nm以下の領域)において原子配列に周期性を有する。また、nc−OSは、異なる結
晶部間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。従っ
て、nc−OSは、分析方法によっては、非晶質酸化物半導体と区別が付かない場合があ
る。例えば、nc−OSに対し、結晶部よりも大きい径のX線を用いるXRD装置を用い
て構造解析を行うと、out−of−plane法による解析では、結晶面を示すピーク
が検出されない。また、nc−OSに対し、結晶部よりも大きいプローブ径(例えば50
nm以上)の電子線を用いる電子回折(制限視野電子回折ともいう。)を行うと、ハロー
パターンのような回折パターンが観測される。一方、nc−OSに対し、結晶部の大きさ
と近いか結晶部より小さいプローブ径の電子線を用いるナノビーム電子回折を行うと、ス
ポットが観測される。また、nc−OSに対しナノビーム電子回折を行うと、円を描くよ
うに(リング状に)輝度の高い領域が観測される場合がある。また、nc−OSに対しナ
ノビーム電子回折を行うと、リング状の領域内に複数のスポットが観測される場合がある

0287

nc−OSは、非晶質酸化物半導体よりも規則性の高い酸化物半導体である。そのため
、nc−OSは、非晶質酸化物半導体よりも欠陥準位密度が低くなる。ただし、nc−O
Sは、異なる結晶部間で結晶方位に規則性が見られない。そのため、nc−OSは、CA
AC−OSと比べて欠陥準位密度が高くなる。

0288

従って、nc−OSは、CAAC−OSと比べて、キャリア密度が高くなる場合がある
。キャリア密度が高い酸化物半導体は、電子移動度が高くなる場合がある。従って、nc
−OSを用いたトランジスタは、高い電界効果移動度を有する場合がある。また、nc−
OSは、CAAC−OSと比べて、欠陥準位密度が高いため、キャリアトラップが多くな
る場合がある。従って、nc−OSを用いたトランジスタは、CAAC−OSを用いたト
ランジスタと比べて、電気特性の変動が大きく、信頼性の低いトランジスタとなる。ただ
し、nc−OSは、比較的不純物が多く含まれていても形成することができるため、CA
AC−OSよりも形成が容易となり、用途によっては好適に用いることができる場合があ
る。そのため、nc−OSを用いたトランジスタを有する半導体装置は、生産性高く作製
することができる場合がある。

0289

次に、非晶質酸化物半導体について説明する。

0290

非晶質酸化物半導体は、膜中における原子配列が不規則であり、結晶部を有さない酸化
物半導体である。石英のような無定形状態を有する酸化物半導体が一例である。

0291

非晶質酸化物半導体は、高分解能TEM像において結晶部を確認することができない。

0292

非晶質酸化物半導体に対し、XRD装置を用いた構造解析を行うと、out−of−p
lane法による解析では、結晶面を示すピークが検出されない。また、非晶質酸化物
導体に対し、電子回折を行うと、ハローパターンが観測される。また、非晶質酸化物半導
体に対し、ナノビーム電子回折を行うと、スポットが観測されず、ハローパターンが観測
される。

0293

なお、酸化物半導体は、nc−OSと非晶質酸化物半導体との間の物性を示す構造を有
する場合がある。そのような構造を有する酸化物半導体を、特に非晶質ライク酸化物半導
体(amorphous−like OS:amorphous−like Oxide
Semiconductor)と呼ぶ。

0294

amorphous−like OSは、高分解能TEM像において鬆(ボイドともい
う。)が観察される場合がある。また、高分解能TEM像において、明確に結晶部を確認
することのできる領域と、結晶部を確認することのできない領域と、を有する。amor
phous−like OSは、TEMによる観察程度の微量な電子照射によって、結晶
化が起こり、結晶部の成長が見られる場合がある。一方、良質なnc−OSであれば、T
EMによる観察程度の微量な電子照射による結晶化はほとんど見られない。

0295

なお、amorphous−like OSおよびnc−OSの結晶部の大きさの計測
は、高分解能TEM像を用いて行うことができる。例えば、InGaZnO4の結晶は層
状構造を有し、In−O層の間に、Ga−Zn−O層を2層有する。InGaZnO4の
結晶の単位格子は、In−O層を3層有し、またGa−Zn−O層を6層有する、計9層
がc軸方向に層状に重なった構造を有する。よって、これらの近接する層同士の間隔は、
(009)面の格子面間隔(d値ともいう。)と同程度であり、結晶構造解析からその値
は0.29nmと求められている。そのため、高分解能TEM像における格子縞に着目し
、格子縞の間隔が0.28nm以上0.30nm以下である箇所においては、それぞれの
格子縞がInGaZnO4の結晶のa−b面に対応すると見なした。その格子縞の観察さ
れる領域のおける最大長を、amorphous−like OSおよびnc−OSの結
晶部の大きさとする。なお、結晶部の大きさは、0.8nm以上のものを選択的に評価す
る。

0296

高分解能TEM像により、amorphous−like OSおよびnc−OSの結
晶部(20箇所から40箇所)の平均の大きさの変化を調査した場合、amorphou
s−like OSは、電子の累積照射量に応じて結晶部が大きくなっていく場合がある
。具体的には、TEMによる観察初期においては1.2nm程度の大きさだった結晶部が
、累積照射量が4.2×108e−/nm2においては2.6nm程度の大きさまで成長
している場合が確認された。一方、良質なnc−OSは、電子照射開始時から電子の累積
照射量が4.2×108e−/nm2になるまでの範囲で、電子の累積照射量によらず結
晶部の大きさに変化が見られないことが確認された。

0297

また、amorphous−like OSおよびnc−OSの結晶部の大きさの変化
線形近似して、電子の累積照射量0e−/nm2まで外挿すると、結晶部の平均の大き
さが正の値をとることが確かめられた。そのため、amorphous−like OS
およびnc−OSの結晶部が、TEMによる観察前から存在していることがわかる。

0298

なお、酸化物半導体は、例えば、非晶質酸化物半導体、微結晶酸化物半導体、CAAC
−OSのうち、二種以上を有する積層膜であってもよい。

0299

酸化物半導体が複数の構造を有する場合、ナノビーム電子回折を用いることで構造解析
が可能となる場合がある。例えば、透過電子回折測定装置を用いて、物質の透過電子回折
パターンを測定する方法がある。

0300

物質におけるナノビームである電子の照射位置を変化させる(スキャンする)ことで、
物質の構造が変化していく様子を確認できる場合がある。このとき、物質がCAAC−O
Sであれば、c軸配向を示す回折パターンが観測される。物質がnc−OSであれば、リ
ング状の領域内に複数のスポットが観測されるような回折パターンが観測される。

0301

ところで、物質がCAAC−OSであったとしても、部分的にnc−OSなどと同様の
回折パターンが観測される場合がある。したがって、CAAC−OSの良否は、一定の範
囲におけるCAAC−OSの回折パターンが観測される領域の割合(CAAC化率ともい
う。)で表すことができる場合がある。例えば、良質なCAAC−OSであれば、CAA
C化率は、50%以上、好ましくは80%以上、さらに好ましくは90%以上、より好ま
しくは95%以上となる。なお、一定の範囲におけるCAAC−OSと異なる回折パター
ンが観測される領域の割合を非CAAC化率と表記する。

0302

一例として、成膜直後(as−sputteredと表記。)のCAAC−OSを有す
る試料、および酸素を含む雰囲気における450℃加熱処理後のCAAC−OSを有する
各試料を作製し、各試料の上面に対し、スキャンしながら透過電子回折パターンを取得し
た。ここでは、5nm/秒の速度で60秒間スキャンしながら回折パターンを観測し、観
測された回折パターンを0.5秒ごとに静止画に変換することで、CAAC化率を導出
た。なお、電子線としては、プローブ径が1nmのビームを用いた。なお、同様の測定は
6試料に対して行った。そしてCAAC化率の算出には、6試料における平均値を用いた

0303

各試料におけるCAAC化率を測定した結果、成膜直後のCAAC−OSのCAAC化
率は75.7%(非CAAC化率は24.3%)であった。また、450℃加熱処理後の
CAAC−OSのCAAC化率は85.3%(非CAAC化率は14.7%)であった。
成膜直後と比べて、450℃加熱処理後のCAAC化率が高いことがわかった。即ち、高
い温度(例えば400℃以上)における加熱処理によって、非CAAC化率が低くなる(
CAAC化率が高くなる)ことがわかった。また、500℃未満の加熱処理においても高
いCAAC化率を有するCAAC−OSが得られることがわかった。

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