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図面 (17)

課題

十分に低いオフ電流である半導体装置を提供する。

解決手段

電子有効質量に比べて正孔の有効質量が重い酸化物半導体材料を用いる。基板上にゲート電極層と、ゲート絶縁層と、有効質量が電子に比べて少なくとも5倍以上、好ましくは10倍以上、さらに好ましくは20倍以上の重い正孔を持つ酸化物半導体層と、酸化物半導体層と接するソース電極層と、酸化物半導体層と接するドレイン電極層とを有するトランジスタとする。

概要

背景

近年、次世代の薄膜トランジスタ用の材料として、酸化物半導体が注目を集めている。酸
化物半導体としては、例えば、酸化タングステン酸化錫酸化インジウム酸化亜鉛
どがあり、このような酸化物半導体をチャネル形成領域に用いた薄膜トランジスタが既に
知られている。

ところで、酸化物半導体には、一元系金属の酸化物のみでなく多元系金属の酸化物も知ら
れている。中でもIn−Ga−Zn−O系の酸化物材料(以下、IGZOとも呼ぶ)に関
する研究が盛んに行われている。IGZOは1985年に無機材研の君塚、中、李らに
より結晶構造が見出され、InGaO3(ZnO)m(m=1〜n)で表されるホモロガ
ス構造をとることが非特許文献1に示されている。

そして、上記のようなIGZOで構成される酸化物半導体も、薄膜トランジスタのチャ
ル形成領域に適用可能であることが確認されている(例えば、特許文献1参照)。

また、特許文献2では、IGZOで構成される酸化物半導体を用いたトランジスタ(L/
W=10μm/50μm)のオフ電流が100zA/μm以下であることを算出している

概要

十分に低いオフ電流である半導体装置を提供する。電子有効質量に比べて正孔の有効質量が重い酸化物半導体材料を用いる。基板上にゲート電極層と、ゲート絶縁層と、有効質量が電子に比べて少なくとも5倍以上、好ましくは10倍以上、さらに好ましくは20倍以上の重い正孔を持つ酸化物半導体層と、酸化物半導体層と接するソース電極層と、酸化物半導体層と接するドレイン電極層とを有するトランジスタとする。

目的

従って、十分に低いオフ電流である半導体装置を提供することを課題とする

効果

実績

技術文献被引用数
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請求項1

トランジスタを有し、前記トランジスタは、ゲート電極層と、酸化物半導体層と、前記ゲート電極層と前記酸化物半導体層との間のゲート絶縁層と、前記酸化物半導体層と電気的に接続されているソース電極層と、前記酸化物半導体層と電気的に接続されているドレイン電極層と、を有し、前記酸化物半導体層は、前記酸化物半導体層中の電子有効質量の5倍以上の有効質量を有する正孔を有し、前記酸化物半導体層中の酸化物半導体イオン化ポテンシャルとドレイン電極層中の材料の仕事関数の差が1eV以上であり、前記トランジスタのチャネル幅1μm当たりのオフ電流密度は、100zA/mm以下であり、トランジスタのチャネル形成領域は、c軸配向結晶を有し、a軸方向およびb軸方向に沿った酸化物半導体中の正孔の有効質量は、c軸方向に沿った有効質量よりも大きい半導体装置

請求項2

トランジスタを有し、前記トランジスタは、ゲート電極層と、酸化物半導体層と、前記ゲート電極層と前記酸化物半導体層との間のゲート絶縁層と、前記酸化物半導体層と電気的に接続されているソース電極層と、前記酸化物半導体層と電気的に接続されているドレイン電極層と、を有し、前記酸化物半導体層は、前記酸化物半導体層中の電子の有効質量の5倍以上の有効質量を有する正孔を有し、トランジスタのチャネル形成領域は、c軸配向の結晶を有し、a軸方向およびb軸方向に沿った前記酸化物半導体層中の酸化物半導体中の正孔の有効質量は、c軸方向に沿った有効質量よりも大きい半導体装置。

請求項3

トランジスタを有し、前記トランジスタは、ゲート電極層と、酸化物半導体層と、前記ゲート電極層と前記酸化物半導体層との間のゲート絶縁層と、前記酸化物半導体層と電気的に接続されているソース電極層と、前記酸化物半導体層と電気的に接続されているドレイン電極層と、を有し、前記酸化物半導体層は、前記酸化物半導体層中の電子の有効質量の5倍以上の有効質量を有する正孔を有し、前記酸化物半導体層は、インジウムガリウム、および亜鉛を有し、トランジスタのチャネル形成領域は、c軸配向の結晶を有し、a軸方向およびb軸方向に沿った前記酸化物半導体層中の酸化物半導体中の正孔の有効質量は、c軸方向に沿った有効質量よりも大きい半導体装置。

技術分野

0001

本発明は、半導体集積回路微細化技術に関する。本明細書で開示する発明の中には、半
導体集積回路を構成する要素としてシリコン半導体の他に化合物半導体によって構成され
素子が含まれ、その一例としてワイドギャップ半導体を適用したものが開示される。

0002

なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置
全般を指し、電気光学装置半導体回路および電子機器は全て半導体装置である。

背景技術

0003

近年、次世代の薄膜トランジスタ用の材料として、酸化物半導体が注目を集めている。酸
化物半導体としては、例えば、酸化タングステン酸化錫酸化インジウム酸化亜鉛
どがあり、このような酸化物半導体をチャネル形成領域に用いた薄膜トランジスタが既に
知られている。

0004

ところで、酸化物半導体には、一元系金属の酸化物のみでなく多元系金属の酸化物も知ら
れている。中でもIn−Ga−Zn−O系の酸化物材料(以下、IGZOとも呼ぶ)に関
する研究が盛んに行われている。IGZOは1985年に無機材研の君塚、中、李らに
より結晶構造が見出され、InGaO3(ZnO)m(m=1〜n)で表されるホモロガ
ス構造をとることが非特許文献1に示されている。

0005

そして、上記のようなIGZOで構成される酸化物半導体も、薄膜トランジスタのチャ
ル形成領域に適用可能であることが確認されている(例えば、特許文献1参照)。

0006

また、特許文献2では、IGZOで構成される酸化物半導体を用いたトランジスタ(L/
W=10μm/50μm)のオフ電流が100zA/μm以下であることを算出している

0007

特開2007−123861号公報
特開2011−171702号公報

先行技術

0008

N. Kimizuka, and T. Mohri、「Spinel, YbFe2O4, and Yb2Fe3O7 types of structures for compoundsin the In2O3 and Sc2O3−A2O3−BO systems [A:Fe,Ga,orAl;B:Mg,Mn,Fe,Ni,Cu,orZn] at temperatures over 1000℃」、J. Solid State Chem.、1985、Vol.60, p.382−384

発明が解決しようとする課題

0009

様々な電子機器に様々な半導体集積回路が用いられている。CPUや駆動回路などの半導
体集積回路によって電子機器に色々な機能を持たせることができ、電子機器の小型化や、
機能化が進められている。例えば、シリコン基板を用いたトランジスタは、オフ電流が
増大すると、結果として半導体装置の消費電力が増大することとなる。また、論理回路
おいて用いているトランジスタのオフ電流が増大すると、出力信号電圧の値を一定の範
囲に維持したい場合であっても、出力信号の電圧の値が変化し、誤動作する恐れがある。

0010

従って、十分に低いオフ電流である半導体装置を提供することを課題とする。

課題を解決するための手段

0011

ワイドギャップ半導体のうち、その半導体材料正孔有効質量が重い材料を用いること
で、十分に低いオフ電流である半導体装置を実現する。

0012

具体的には、電子の有効質量に比べて正孔の有効質量が重い酸化物半導体材料を用いる。
そのような酸化物半導体材料としては、少なくともインジウムを含み、ガリウム、錫、チ
タンジルコニウムハフニウム亜鉛ゲルマニウムから選ばれる一または複数含む材
料が挙げられる。

0013

本明細書で開示する発明の一つは、ゲート電極層と、ゲート絶縁層と、有効質量が電子の
有効質量に比べて少なくとも5倍以上、好ましくは10倍以上、さらに好ましくは20倍
以上の重い正孔を持つ酸化物半導体層と、酸化物半導体層と接するソース電極層と、酸化
半導体層と接するドレイン電極層とを有するトランジスタを備え、トランジスタのオフ
電流密度は、チャネル幅1μmあたり、100zA/μm以下、好ましくは1zA/μm
以下、さらに好ましくは100yA/μm以下の半導体装置である。なお、オフ電流とは
、トランジスタがオフ状態にあるときに、ソース電極層とドレイン電極層の間に流れる電
流を指すものとする。

0014

上記構成において、トランジスタのチャネル長は5nm以上500nm以下である。

0015

また、上記構成において、酸化物半導体層のバンドギャップは、2eV以上4eV以下で
ある。

0016

また、上記構成において、トランジスタのチャネル形成領域におけるキャリア密度は、ゲ
ト電圧フラットバンド電位印加された状態において、10−10/cm3以上10
17/cm3未満とする。

0017

また、上記構成において、トランジスタのチャネル形成領域は、c軸配向をしている結晶
を含む。

0018

酸化物半導体層は、例えば非単結晶を有してもよい。非単結晶は、例えば、CAAC(C
Axis Aligned Crystal)、多結晶微結晶、非晶質部を有する。
非晶質部は、微結晶、CAACよりも欠陥準位密度が高い。また、微結晶は、CAACよ
りも欠陥準位密度が高い。なお、CAACを有する酸化物半導体を、CAAC−OS(C
Axis Aligned Crystalline Oxide Semicond
uctor)と呼ぶ。

0019

酸化物半導体膜は、例えばCAAC−OSを有してもよい。CAAC−OSは、例えば、
c軸配向し、a軸または/およびb軸はマクロに揃っていない。

0020

酸化物半導体膜は、例えば微結晶を有してもよい。なお、微結晶を有する酸化物半導体を
、微結晶酸化物半導体と呼ぶ。微結晶酸化物半導体膜は、例えば、1nm以上10nm未
満のサイズの微結晶(ナノ結晶ともいう。)を膜中に含む。または、微結晶酸化物半導体
膜は、例えば、1nm以上10nm未満の結晶部を有する結晶−非晶質混相構造の酸化物
半導体を有している。

0021

酸化物半導体膜は、例えば非晶質部を有してもよい。なお、非晶質部を有する酸化物半導
体を、非晶質酸化物半導体と呼ぶ。非晶質酸化物半導体膜は、例えば、原子配列無秩序
であり、結晶成分を有さない。または、非晶質酸化物半導体膜は、例えば、完全な非晶質
であり、結晶部を有さない。

0022

なお、酸化物半導体膜が、CAAC−OS、微結晶酸化物半導体、非晶質酸化物半導体の
混合膜であってもよい。混合膜は、例えば、非晶質酸化物半導体の領域と、微結晶酸化物
半導体の領域と、CAAC−OSの領域と、を有する。また、混合膜は、例えば、非晶質
酸化物半導体の領域と、微結晶酸化物半導体の領域と、CAAC−OSの領域と、の積層
構造を有してもよい。

0023

なお、酸化物半導体膜は、例えば、単結晶を有してもよい。

0024

酸化物半導体膜は、複数の結晶部を有し、当該結晶部のc軸が被形成面の法線ベクトル
たは表面の法線ベクトルに平行な方向に揃っていることが好ましい。なお、異なる結晶部
間で、それぞれa軸およびb軸の向きが異なっていてもよい。そのような酸化物半導体膜
の一例としては、CAAC−OS膜がある。

0025

CAAC−OS膜は、完全な非晶質ではない。CAAC−OS膜は、例えば、結晶部およ
び非晶質部を有する結晶−非晶質混相構造の酸化物半導体を有している。なお、当該結晶
部は、一辺が100nm未満の立方体内に収まる大きさであることが多い。また、透過型
電子顕微鏡TEM:Transmission Electron Microsco
pe)による観察像では、CAAC−OS膜に含まれる非晶質部と結晶部との境界、結晶
部と結晶部との境界は明確ではない。また、TEMによってCAAC−OS膜には明確な
粒界グレインバウンダリーともいう。)は確認できない。そのため、CAAC−OS膜
は、粒界に起因する電子移動度の低下が抑制される。

0026

CAAC−OS膜に含まれる結晶部は、例えば、c軸がCAAC−OS膜の被形成面の法
ベクトルまたは表面の法線ベクトルに平行な方向になるように揃い、かつab面に垂直
な方向から見て金属原子三角形状または六角形状に配列し、c軸に垂直な方向から見て
金属原子が層状または金属原子と酸素原子とが層状に配列している。なお、異なる結晶部
間で、それぞれa軸およびb軸の向きが異なっていてもよい。本明細書において、単に垂
直と記載する場合、80°以上100°以下、好ましくは85°以上95°以下の範囲も
含まれることとする。また、単に平行と記載する場合、−10°以上10°以下、好まし
くは−5°以上5°以下の範囲も含まれることとする。

0027

なお、CAAC−OS膜において、結晶部の分布が一様でなくてもよい。例えば、CAA
C−OS膜の形成過程において、酸化物半導体膜の表面側から結晶成長させる場合、被形
成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、CA
AC−OS膜へ不純物を添加することにより、当該不純物添加領域において結晶部が非晶
質化することもある。

0028

CAAC−OS膜に含まれる結晶部のc軸は、CAAC−OS膜の被形成面の法線クト
ルまたは表面の法線ベクトルに平行な方向になるように揃うため、CAAC−OS膜の形
状(被形成面の断面形状または表面の断面形状)によっては互いに異なる方向を向くこと
がある。また、結晶部は、成膜したとき、または成膜後に加熱処理などの結晶化処理を行
ったときに形成される。従って、結晶部のc軸は、CAAC−OS膜が形成されたときの
被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向になるように揃う。

0029

CAAC−OS膜を用いたトランジスタは、可視光紫外光照射による電気特性の変動
が小さい。よって、当該トランジスタは、信頼性が高い。

0030

電子の有効質量に比べて正孔の有効質量が重い酸化物半導体材料として具体的な例として
は、正孔の有効質量(mh*/me(meはの電子の静止質量))が約10以上であり
、電子の有効質量(me*/me)が約0.25であるIGZOや、正孔の有効質量が約
2〜3程度であり、電子の有効質量が約0.2であるIn2O3、正孔の有効質量が約2
.3である酸化インジウムガリウム(IGOとも呼ぶ)などが挙げられる。また、金属M
(MはSn、Ti、Zr、Hf、Geのいずれか一)でインジウム原子の一部(典型的に
は0〜10atomic%)を置換した酸化インジウム(In1.875M0.125O
3を一例として表記する)も電子の有効質量に比べて正孔の有効質量が重い酸化物半導体
材料として用いることができる。また、IGZO(In:Ga:Zn=1:1:1)にお
いて、金属M(MはSn、Ti、Zr、Hf、Geのいずれか一)でGaを置換した材料
も電子の有効質量に比べて正孔の有効質量が重い酸化物半導体材料として用いることがで
きる。なお、これらの有効質量の値は、第一原理計算による見積もりである。

0031

なお、正孔の有効質量とは、価電子帯の上端、つまりエネルギー最大の点近傍の正孔の有
効質量を指す。正孔の有効質量は、価電子帯のエネルギー最大の点での曲率を用いて求め
ることができる。

0032

また、本明細書中において、電子の有効質量に比べて正孔の有効質量が重い酸化物半導体
材料は、正孔が縮退して重い正孔と軽い正孔の両方が存在する場合を含まない。縮退して
いるとは、価電子帯のエネルギー最大の点で、同じもしくはほぼ同じエネルギーを有する
バンドが複数存在することをいう。縮退した複数のバンドに対して、それぞれ有効質量が
求められるが、軽い有効質量が存在すれば、軽い正孔が存在することになる。軽い正孔と
は、典型的には有効質量0.5以下の正孔をさす。

0033

また、本明細書中において、電子の有効質量に比べて正孔の有効質量が重い酸化物半導体
材料は、異方性により、方向によって軽い正孔と重い正孔が存在する場合を含む。オフ電
流の流れる方向の正孔の有効質量が重い事が十分に低いオフ電流である半導体装置の実現
にとって重要である。従って、全ての方向で正孔の有効質量が重くなくても良い。

0034

一方、シリコンにおける正孔の有効質量については、軽い正孔は0.16、重い正孔は0
.52である。また、シリコンにおける縦軸方向の電子の有効質量は、0.92、横軸
向の電子の有効質量は、0.19である。

0035

また、GaNにおける軽い正孔は0.3、重い正孔は2.2である。

0036

従って、電子の有効質量に比べて正孔の有効質量が重い酸化物半導体材料は、シリコンや
GaNと大きく異なっている。シリコンやGaNを用いたトランジスタは、軽い正孔の存
在により、有効質量が1以上の重い正孔のみが存在する上記酸化物半導体材料を用いたト
ランスタと比べてオフ電流が小さくならない。

発明の効果

0037

十分に低いオフ電流であるトランジスタを実現でき、そのトランジスタを含む電子機器の
消費電力を低減できる。

図面の簡単な説明

0038

(A)はトランジスタの断面図であり、(B)はそのトランジスタに対応させたバンド図である。
(A)はバンドのイメージ図であり、(B)はVg<0Vとした場合のバンドのイメージ図である。
Vg<0Vとし、さらにドレイン電圧Vd>0Vを与えた場合のバンドのイメージ図である。
トンネリングの状況を簡略化した図である。
IGZOの結晶構造を示す図である。
(A)は計算により求めたIGZOのバンド図であり、(B)はIGZO構造ブリリアゾーンを示す図である。
(A)はバンドの価電子帯端を示す図であり、(B)はIGZO構造のブリリアンゾーンを示す図である。
半導体装置の一形態を説明する図。
半導体装置の一形態を説明するブロック図及びその一部の回路図。
電子機器を説明する図。
電子機器を説明する図。
電子機器を説明する図。
トランジスタのVg−Id曲線を示す図である。
ブリリアンゾーンを示す図である。
ブリリアンゾーンを示す図である。
トランジスタのオフ電流値を示す図である。

0039

以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は
以下の説明に限定されず、その形態および詳細を様々に変更し得ることは、当業者であれ
ば容易に理解される。また、本発明は以下に示す実施の形態の記載内容に限定して解釈
れるものではない。

0040

(実施の形態1)
半導体装置および半導体装置の作製方法について、図1(A)を用いて説明する。図1
A)は、トランジスタ140の断面図の一例である。

0041

図1に示すトランジスタ140は、基板100上の絶縁膜102、酸化物半導体膜108
、ソース電極層104a、ドレイン電極層104b、ゲート絶縁膜110、ゲート電極
12を含む。また、トランジスタ140は、絶縁膜114で覆われている。

0042

まず、基板100上に絶縁膜102を形成する。

0043

基板100の材質に大きな制限はないが、少なくとも、後の熱処理に耐える程度の耐熱性
を有していることが必要となる。例えば、ガラス基板セラミック基板石英基板、サフ
ァイア基板などを、基板100として用いることができる。また、シリコンや炭化シリコ
ンなどの単結晶半導体基板多結晶半導体基板シリコンゲルマニウムなどの化合物半導
体基板、SOI基板などを適用することも可能であり、これらの基板上に半導体素子が設
けられたものを、基板100として用いてもよい。

0044

また、基板100として、可撓性基板を用いてもよい。可撓性基板上にトランジスタを設
ける場合、可撓性基板上に直接的にトランジスタを作り込んでもよいし、他の基板にトラ
ンジスタを形成した後、これを剥離し、可撓性基板に転置しても良い。なお、トランジス
タを剥離し、可撓性基板に転置するためには、上記他の基板とトランジスタとの間に剥離
層を形成すると良い。

0045

絶縁膜102は、下地として機能する絶縁膜である。具体的には、絶縁膜102には、酸
化シリコン、窒化シリコン酸化アルミニウム窒化アルミニウム酸化ガリウム、これ
らの混合材料、などを用いればよい。また、絶縁膜102は、上述の材料を含む絶縁膜の
単層構造としても良いし、積層構造としても良い。

0046

絶縁膜102の作製方法に特に限定はない。例えば、プラズマCVD法スパッタリング
法などの成膜方法を用いて絶縁膜102を作製することができる。なお、水素や水などが
混入しにくいという点では、スパッタリング法が好適である。本実施の形態では、スパ
タリング法を用いた膜厚300nmの酸化シリコン膜を用いる。

0047

次いで、絶縁膜102上に、酸化物半導体膜を形成し、当該酸化物半導体膜を加工して島
状の酸化物半導体膜108を形成する。

0048

酸化物半導体膜は、水素や水などが混入しにくい方法で作製するのが望ましい。例えば、
スパッタリング法などを用いて作製することができる。また、酸化物半導体膜の厚さは、
3nm以上40nm以下とするのが望ましい。酸化物半導体膜を厚くしすぎると(例えば
、膜厚を50nm以上)、トランジスタがノーマリーオンとなってしまうおそれがあるた
めである。

0049

酸化物半導体膜に用いる材料としては、電子の有効質量に比べて正孔の有効質量が重い酸
化物半導体材料を用い、例えば、インジウムを含有する酸化物半導体材料や、インジウム
およびガリウムを含有する酸化物半導体材料などがある。

0050

また、酸化物半導体膜に用いる材料としては、四元金属酸化物であるIn−Sn−Ga
−Zn−O系の材料や、三元系金属酸化物であるIn−Ga−Zn−O系の材料、In−
Sn−Zn−O系の材料や、二元系金属酸化物であるIn−Zn−O系の材料、In−M
g−O系の材料、In−Sn−O系の材料、In−Hf−O系の材料、In−Ti−O系
の材料、In−Zr−O系の材料、In−Ga−O系の材料や、一元系金属酸化物である
In−O系の材料などがある。ここで、例えば、In−Ga−Zn−O系の材料とは、イ
ンジウム(In)、ガリウム(Ga)、亜鉛(Zn)を有する酸化物、という意味であり
、その組成は特に問わない。また、InとGaとZn以外の元素を含んでいてもよい。

0051

本実施の形態では、酸化物半導体膜を、In−Ga−Zn−O系の酸化物ターゲットを用
いたスパッタリング法により形成し、膜厚30nmとする。In−Ga−Zn−O系の酸
化物ターゲットとしては、例えば、組成として、In2O3:Ga2O3:ZnO=1:
1:2[mol数比]の組成の酸化物ターゲットを用いる。なお、ターゲットの材料およ
び組成を上述に限定する必要はない。例えば、In2O3:Ga2O3:ZnO=1:1
:1[mol数比]の酸化物ターゲットを用いることもできる。

0052

より具体的には、例えば、酸化物半導体膜は次のように形成することができる。

0053

まず、減圧状態に保持された成膜室内に基板100を保持し、基板温度を100℃以上6
00℃以下好ましくは200℃以上400℃以下とする。基板100が加熱された状態で
成膜を行うことで、酸化物半導体膜に含まれる不純物濃度を低減することができるためで
ある。また、スパッタリングによる損傷を軽減することができるためである。

0054

次に、成膜室内の残留水分を除去しつつ、水素および水などの水素原子を含む不純物が十
分に除去された高純度ガスを導入し、上記ターゲットを用いて基板100上に酸化物半導
体膜を成膜する。成膜室内の残留水分を除去するためには、排気手段として、クライオ
ンプ、イオンポンプチタンサブリメーションポンプなどの吸着型真空ポンプを用いる
ことが望ましい。また、排気手段は、ターボ分子ポンプコールドトラップを加えたもの
であってもよい。クライオポンプを用いて排気した成膜室は、例えば、水素分子や、水(
H2O)などの水素原子を含む化合物(より好ましくは炭素原子を含む化合物も)などが
除去されているため、当該成膜室で成膜した酸化物半導体膜に含まれる不純物の濃度を低
減できる。

0055

成膜条件の一例として、基板とターゲットの間との距離を100mm、圧力を0.6Pa
直流(DC)電源を0.5kW、成膜雰囲気酸素酸素流量比率100%)雰囲気
することができる。

0056

その後、酸化物半導体膜に対して熱処理を行って、高純度化された酸化物半導体膜を形成
する。この熱処理によって酸化物半導体膜中の水素(水や水酸基を含む)を除去し、酸化
半導体膜の構造を整え、エネルギーギャップ中の欠陥準位を低減することができる。上
記熱処理の温度は、250℃以上650℃以下、好ましくは450℃以上600℃以下、
または基板の歪み点未満とする。上記熱処理によって絶縁膜102から酸素を供給し、i
型(真性半導体)またはi型に限りなく近い酸化物半導体膜を形成することで、極めて優
れた特性のトランジスタを実現することができる。

0057

酸化物半導体膜の加工は、所望の形状のマスクを酸化物半導体膜上に形成した後、当該酸
化物半導体膜をエッチングすることによって行うことができる。上述のマスクは、フォト
リソグラフィなどの方法を用いて形成することができる。または、インクジェット法など
の方法を用いてマスクを形成しても良い。

0058

なお、酸化物半導体膜のエッチングは、ドライエッチングでもウェットエッチングでもよ
い。もちろん、これらを組み合わせて用いてもよい。

0059

次いで、酸化物半導体膜108上に、ソース電極層104aおよびドレイン電極層104
b(これと同じ層で形成される配線を含む)を形成するための導電膜を形成し、当該導電
膜を加工して、ソース電極層104aおよびドレイン電極層104bを形成する。本実施
の形態ではソース電極およびドレイン電極層を形成するための導電膜として、膜厚100
nmのタングステン膜を用いる。なお、ここで形成されるソース電極層104aの端部と
ドレイン電極層104bの端部との間隔によって、トランジスタ140のチャネル長Lが
決定されることになる。

0060

次に、酸化物半導体膜108と接し、かつ、ソース電極層104aおよびドレイン電極層
104bを覆うゲート絶縁膜110を形成する。

0061

ゲート絶縁膜110は、絶縁膜102と同様に形成することができる。すなわち、ゲート
絶縁膜110は、酸化シリコン、窒化シリコン、酸化アルミニウム、窒化アルミニウム、
酸化ガリウム、これらの混合材料、などを用いて形成すればよい。ただし、トランジスタ
のゲート絶縁膜として機能することを考慮して、酸化ハフニウム酸化タンタル、酸化イ
トリウムハフニウムシリケート(HfSixOy(x>0、y>0))、窒素が添加
されたハフニウムシリケート、窒素が添加されたハフニウムアルミネート(HfAlxO
y(x>0、y>0))、などの比誘電率が高い材料を採用しても良い。本実施の形態で
は、スパッタリング法により膜厚100nmの酸化シリコン膜を用いる。

0062

その後、ゲート電極112を形成する。ゲート電極112は、モリブデン、チタン、タン
タルタングステンアルミニウム、銅、ネオジムスカンジウム等の金属材料またはこ
れらを主成分とする合金材料を用いて形成することができる。なお、ゲート電極112は
、単層構造としても良いし、積層構造としても良い。本実施の形態では、ゲート電極11
2を膜厚15nmの窒化タンタル膜上に膜厚135nmのタングステン膜を積層した積層
構造とする。

0063

以上の工程でトランジスタ140が形成される。

0064

そして、ゲート電極112の形成後にトランジスタ140を覆う絶縁膜114を形成する
。絶縁膜114は、例えば、酸化シリコン、窒化シリコン、酸化アルミニウム、窒化アル
ミニウム、酸化ガリウム、これらの混合材料、などを用いて形成することができる。本実
施の形態では、絶縁膜114としてスパッタリング法により膜厚300nmの酸化シリコ
ン膜を用いる。

0065

こうして得られたトランジスタ140の構造、材料、および電気特性を考慮しながら、以
下に理論的な考察を示す。

0066

チャネル形成領域を含む酸化物半導体膜108、即ちIGZOと、ソース電極層およびド
レイン電極層を構成するタングステンの物性値を、測定手法と共に表1に示す。

0067

0068

IGZOのバンドギャップは3.2eVと大きい。また、これらの測定値から、IGZO
電子親和力は4.6eVと求まるが、ソース電極層及びドレイン電極層の材料であるタ
ングステン仕事関数5.0eVと近いことがわかる。

0069

図1(B)にトランジスタ140のバンド図を示す。なお、図1(A)中の点線A−A’
図1(B)が対応している。

0070

以下、説明を単純にするため、IGZOは完全結晶とし、欠陥準位や、不純物準位はない
ものと仮定する。その場合、オフ電流に寄与する要素として、3つが考えられる。一つ目
は、熱励起した電子のソースからチャネルへの注入二つ目は、熱励起した正孔のドレイ
ンからチャネルへの注入、三つ目は、正孔のドレインからチャネルへのトンネリングであ
る。

0071

例えば、電子のエネルギー障壁をバンドギャップの1/2の1.6eVとする。図2(A
)にバンドのイメージ図を示す。フェルミエネルギーよりも1.6eV高いエネルギーを
持つ電子は、1027個に1個しかない。例えば、伝導帯実効状態密度が1019個/
cm3としても、伝導帯には10−8個/cm3しかいないことになる。このことは、バ
ンドギャップが大きいことが効いている。

0072

なお、図2(A)に示すように、フェルミエネルギーよりも2.8eV高いエネルギーを
持つ正孔は、1047個に1個しかない。例えば、価電子帯の実効状態密度が1019個
/cm3としても、価電子帯には10−28個/cm3しかいないことになる。このこと
は、イオン化ポテンシャルが大きいことが効いている。

0073

また、図2(B)にVg<0Vとした場合のバンドのイメージ図を示す。チャネル形成領
域がn−となっても、Vg<0Vを与えることで、電子のエネルギー障壁を高くできる。
例えばフェルミエネルギーよりも2.8eV高いエネルギーを持つ電子は、1047個に
1個しかない。伝導帯の実効状態密度を1019個/cm3とすると、伝導帯には10−
28個/cm3しかいない。やはり、バンドギャップが大きいことが効いている。

0074

Vg<0Vとし、さらにドレイン電圧Vd>0Vを与えた場合のバンドの概略図を図3
示す。ドレイン電圧Vd>0Vを与えると、エネルギー障壁以上のエネルギーを持つ電子
や正孔が流れる。熱励起によるリーク電流は、1ヨクトアンペア(1yA)よりずっと小
さい値となる。

0075

これらのことから、正孔の熱励起によるリークは、イオン化ポテンシャルが大きいため、
十分小さく、電子の熱励起によるリークは、バンドギャップが大きいため、Vg<0Vと
することで十分小さくできると考えられる。

0076

ここで熱励起によるリーク電流を算出する手順を説明する。

0077

キャリア密度が平衡状態よりも少ない場合、電子正孔対生成確率Rnetは、直接遷移
であってもShockley−Read−Hall型の間接遷移であっても、下式(1)
で表される。

0078

0079

Egはエネルギーギャップ、kBはボルツマン定数、Tは温度である。

0080

T=300Kにおいては、IGZOを用いたトランジスタ(以下IGZO−FETと呼ぶ
)のバンドギャップが3.2eV、Siを用いたトランジスタ(以下Si−FETと呼ぶ
)のバンドギャップが1.1eVであるから、式(1)の指数因子の比は、exp(−(
Eg(IGZO)−Eg(Si))/kBT)〜10−35と見積もられる。従って、I
GZO−FETにおける電子正孔対の生成確率は、Si−FETと比較して35桁小さく
、実質無視できることがわかる。

0081

このことは、IGZO−FETの熱励起によるオフ電流は、熱励起した電子のソースから
チャネルへの注入(図3黒丸)、もしくは熱励起した正孔のドレインからチャネルへの
注入(図3白丸)のいずれかであることを示している。

0082

熱励起した電子のソースからチャネルへの注入によるリーク電流は、チャネル部のエネル
ギー障壁ΔEele(=EC−EF)を用いると、下式(2)で表される。

0083

0084

ECは伝導帯の下端のエネルギー、EFはフェルミエネルギーである。

0085

フラットバンド状態では、IGZO−FETは、ΔEele〜Eg/2(=1.6eV)
(真性半導体を仮定)、Si−FETはΔEele〜0.6eV(Siのp−n接合にお
けるビルトインポテンシャル)と見積もられる。この場合、式(2)の指数因子の比は、
exp(−(ΔEele(IGZO)−ΔEele(Si))/kBT)〜10−17と
なり、IGZO−FETにおける熱励起電子のチャネルへの注入は、Si−FETと比較
して、指数因子が17桁小さくなる(T=300K)。

0086

また、ゲート電圧を低くすることで、熱励起電子のチャネルへの注入を指数的に小さくす
ることができる。ゲート電圧をΔVgだけシフトしたときの伝導帯端のエネルギーの変化
ΔECは、下式(3)で表される。

0087

0088

ここでSはS値、qは素電荷量である。図13に示すIGZO−FETの電気特性の一例
では、S値はS=69mV/decadeという良好な値が得られる。式(3)によれば
ゲート電位を−1Vシフトさせることで、式(2)の指数因子は、exp(−60/6
9/kBT)〜10−15と十分に小さくすることができる。このように、熱励起した電
子のソースからチャネルへの注入によるリーク電流は、ゲート電圧を制御することで、実
質無視できることがわかる。

0089

また、熱励起した正孔のドレインからチャネルへの注入によるリーク電流は、接合部のエ
ネルギー障壁ΔEholeを用いると、下式(4)で表される。

0090

0091

接合部のエネルギー障壁ΔEholeは、IGZOのイオン化ポテンシャルとドレイン電
極の仕事関数の差で表され、表1より、ΔEhole=2.8eVとなる。Si−FET
においては、正孔のドレインからチャネルへの注入は、ドレイン領域における少数キャリ
密度に比例するため、およそexp(−Eg(Si)/kBT)に比例する。式(4)
の指数因子の比は、下式(5)となる。

0092

0093

式(4)の指数因子の比は、式(5)となり、IGZO−FETにおける熱励起正孔のチ
ャネルへの注入は、Si−FETと比較して、指数因子が27桁小さく、実質無視できる
ことがわかる(T=300K)。

0094

次に、トンネル電流による寄与について考察する。IGZO−FETのオフ電流へのトン
ネル電流による寄与は、ドレインからチャネルへの正孔のトンネリングと考えられる。

0095

そこで、このトンネリングの状況を簡単化して、図4のように、幅がaで高さがV0の箱
ポテンシャル障壁粒子が透過する場合について考える。

0096

x<0における粒子の有効質量をm、x≧0における粒子の有効質量をm*とする。x<
0の領域からエネルギーE(0<E<V0)を持つ粒子が障壁に入射し、0≦x≦aの領
域にある障壁をトンネルしてx>aの領域に透過する確率は、シュレーディンガー方程式
解くことにより、下式(6)で与えられる。

0097

0098

ここでkは、下式(7)である。

0099

0100

なお、hはプランク定数、γ≡m*/mは質量比である。sinh2(ka√γ)が大き
くなるにつれて、透過確率Tはexp(−2ka√γ)の形で指数関数的に小さくなる。

0101

この場合、粒子は正孔に、x<0の領域はドレインに、x>0の領域はチャネルに相当す
る。つまり、mはタングステンにおける正孔の有効質量(ここでは裸の電子の質量に等し
いと仮定する)、m*はIGZOにおける正孔の有効質量に等しい。

0102

実際の障壁には電界がかかっているため、図3に示すように、ポテンシャル障壁は箱型
はなく三角型に近いと思われるが、その場合でも透過確率Tの√γに対する指数関数依存
性は変わらない。

0103

式(6)より、トンネリングによる透過確率は、IGZOにおける正孔の有効質量に指数
関数的に依存することがわかる。仮にV0−E≒1eV、a≒1nmとすると、exp(
−2ka)〜10−5と見積もられ、質量比γが大きくなるにつれて、正孔のトンネル確
率は急激に小さくなる。そこで、以下ではIGZO結晶における正孔の有効質量を求める
ことにする。具体的には、密度汎関数法DFT)を基にした第一原理計算によってエネ
ルギーバンド構造を調べ、価電子帯端での正孔の有効質量を決定する。

0104

IGZOの結晶構造(YbFe2O4構造)を図5に示す。

0105

図5に示すように、InO2層が1層、Ga及びZnとOから成る層が2層組み合わさっ
た3層のユニットが、c軸方向に3つ重なった構造がユニットセルとなっている。ユニ
セル内の原子数総数は84個である。

0106

第一原理計算を用い、バンド構造を求め、価電子帯端の様子から正孔の有効質量を以下に
示す手順で求める。

0107

計算ではこのユニットセルに対して、OpenMXに導入されているノルム保存型擬ポテ
シャルDFTを適用し、電子の交換相互作用ポテンシャルにPBE(Perdew−B
urke−Ernzerhof)型のGGA(Generalized Gradien
t Approximation)を採用した。局在基底関数カットオフエネルギー
200ryd(≒2.7keV)とし、k点は5×5×3メッシュを用いてサンプリング
した。

0108

計算により求めたIGZOのバンド図を図6(A)に示し、IGZO構造のブリリアンゾ
ーンを図6(B)に示す。図6(A)には点線丸で伝導帯端601、価電子帯端602を
示している。ここで注目すべきことは、伝導帯の分散に比べて、価電子帯の分散が非常に
フラットになっていることである。

0109

図7(A)は、図6(A)の価電子帯の拡大図である。また、図7(B)はIGZO構造
のブリリアンゾーンを示している。

0110

さらにk空間において詳細な計算を行うことで、価電子帯端の正孔の有効質量を、見積も
った。表2に価電子帯端の正孔の有効質量を、伝導帯端の電子の有効質量と共に示す。比
較のため、Siにおける正孔の有効質量も記載した。なお、実空間の結晶格子ベクトル
軸をa軸、b軸、c軸とし、対応する逆格子ベクトルの軸をa*軸、b*軸、c*軸と表
した。

0111

0112

Siにおける正孔の有効質量は、約0.2(軽い正孔)未満であるのに対して、IGZO
における正孔の有効質量は、約10以上と非常に大きい値となった。これは、Siの正孔
の有効質量(軽い正孔)や、電子の有効質量と比べて約50倍以上である。また、IGZ
Oの電子の有効質量(約0.25)と比べて約40倍以上である。

0113

以上の結果から、IGZO−FETにおいて正孔のトンネリングによるリーク電流は、有
効質量が10以上の重い正孔により極めて小さくなることがわかる。IGZOの重い正孔
を10とし、Siの重い正孔と比較した場合、仮にV0−E≒1eV、a≒1nmとする
と、式(5)の指数因子の比は、exp(−2ka(√γ(IGZO)−√γ(Si))
)〜10−13と見積もられる。従って、IGZO−FETにおける正孔のトンネリング
確率は、Si−FETと比較して指数因子が13桁小さくなる。実際には、IGZOのバ
ンドギャップがSiのバンドギャップよりも大きいために、さらに小さくなる。

0114

なお、IGZOにおいて、c軸方向の正孔の有効質量よりも、a軸方向およびb軸方向の
有効質量のほうが大きい結果となった。このことから、ab面に流れる正孔トンネル電流
は、c軸方向を流れる正孔トンネル電流より小さくなると考えられる。

0115

IGZOにおいて、正孔の有効質量が裸の電子の質量に比べて約10倍以上重くなること
から、トンネルによるリーク電流が小さいことを示した。また、バンドギャップが3.2
eVと大きいこと、及びイオン化ポテンシャルが7.8eVと大きいことの2点から、熱
励起によるリーク電流が十分小さいことを示した。以上の理論的考察により、IGZOを
チャネルに用いたFETにおけるオフ電流が極めて低くできることがわかる。

0116

上述の計算を行ったIGZOとは、In:Ga:Zn=1:1:1であるIGZOであり
、IGZO(111)と表記する。また、IGZO(111)の結晶構造を保ったまま、
InとGaの比を変えた材料についても、同様の計算を行った。具体的には、In:Ga
:Zn=3:1:2であるIGZO(以下、IGZO(312)と表記する)、In:G
a:Zn=4:0:2であるIGZO(以下、IGZO(402)と表記する)、In:
Ga:Zn=0:4:2であるIGZO(以下、IGZO(042)と表記する)につい
て計算を行った。IGZO(402)は酸化インジウム亜鉛、IGZO(042)は酸化
ガリウム亜鉛である。これら結果を表3に示す。

0117

0118

図14には表3の材料に対応する逆格子ベクトルとブリリアンゾーンを示している。

0119

表3に示すようにIGZOはInとGaの比によらず、正孔の有効質量は重いことが確認
できる。具体的には、Siの正孔の有効質量(軽い正孔)や電子の有効質量と比べて20
倍以上である。また、IGZOにおける電子の有効質量(0.2〜0.25)と比べて2
0倍以上である。つまり、IGZO−FETにおいてはInとGaの比によらず、正孔ト
ンネル電流が極めて低いことが予想される。なお、IGZO(042)のc*軸方向のみ
、正孔0.5以下と軽い値となった。

0120

また、比較のため、酸化インジウム、および、金属M(MはSn、Ti、Zr、Hfのい
ずれか一)でIn原子の一部(典型的には0〜10atomic%)を置換した材料(I
n1.875M0.125O3)について同様の計算を行った。なお、In原子の16個
に1個を他の元素に置換した材料をIn1.875M0.125O3と記載する。結晶構
造はビックスバイト構造とした。具体的には、上述したIGZOの計算と同様な手法を用
いて、正孔の有効質量を見積もった。なお、k点は5×5×5メッシュを用いてサンプ
ングした。算出した有効質量の値を表4に示す。なお、表4の材料に対応する逆格子ベク
トルとブリリアンゾーンを示す図が図15である。

0121

0122

なお、表4の材料名の最後の(b)と(d)はインジウム原子を置換した場所を表す。ビ
クスバイト構造の酸化インジウムにおいてインジウムの位置は対称性違う2種類が存
在する。ワイコフ表示でb、およびdと表され、この表示に従って、bサイトインジウ
ムを置換した材料に(b)を、dサイトのインジウムを置換した材料に(d)を付記した

0123

表4に示すように酸化インジウム(In2O3)においては、正孔の有効質量はa*軸方
向、b*軸方向、c*軸方向のいずれにおいても2〜3程度と大きな値を示した。これは
、Siの正孔の有効質量(軽い正孔)や、電子の有効質量と比べて10倍以上であり、I
n2O3の重い正孔と考えてよい。また、これは、In2O3の電子の有効質量と比べて
10倍以上である。このことから、これらの材料においても、トンネル電流は極めて低く
なると考えられる。

0124

In原子の16個に1個を他の元素に置換した材料においては、軸によって正孔の有効質
量が異なる。正孔の有効質量は、軽い軸では、1.4〜2.1程度、重い軸では約4以上
である。軽い軸においても、Siの電子の有効質量や正孔の有効質量と比較して5倍以上
、あるいは10倍以上の有効質量を有する。また、In原子の16個に1個を他の元素に
置換したそれぞれの材料における電子の有効質量と比べても5倍以上、あるいは10倍以
上である。このことから、これらの材料においても、トンネル電流は極めて低くなると考
えられる。

0125

また、比較のため、IGZO(In:Ga:Zn=1:1:1)において、Gaを金属M
(MはTi、Zr、Hfのいずれか一)で置換した材料について同様の計算を行った。結
晶構造はYbFe2O4構造とした。具体的には、上述したIGZOの計算と同様な手法
を用いて、正孔の有効質量を見積もった。なお、k点は5×5×3メッシュを用いてサン
プリングした。算出した有効質量の値を表5に示す。

0126

0127

表5に示すように、ITiZO(In:Ti:Zn=1:1:1)やIZrZO(In:
Zr:Zn=1:1:1)においては、正孔の有効質量はa*軸方向、b*軸方向におい
て3〜7、c*軸方向においても0.4〜0.5程度となった。a*軸方向とb*軸方向
においては、Siの電子や正孔の有効質量と比較して10倍以上であり、重い正孔である
。また、同じ材料の電子の有効質量の約10倍である。IHfZO(In:Hf:Zn=
1:1:1)においては、正孔の有効質量は2〜8となった。Siの電子や正孔の重さと
比較して10倍以上であり、重い正孔である。また、In原子の16個に1個を他の元素
に置換したそれぞれの材料の電子の有効質量の約10倍(c*軸方向は約5倍以上)であ
る。このことから、これらの材料においては、トンネル電流は極めて低くなると考えられ
る。

0128

また、比較のため、IGO(InGaO3)やSiCやGaNについても同様の計算を行
った。具体的には、上述したIGZOの計算と同様な手法を用いて、正孔の有効質量を見
積もった。なお、k点は5×5×3メッシュを用いてサンプリングした。算出した有効質
量の値を各物質の結晶構造、イオン化ポテンシャル、バンドギャップ及び電子親和力と共
に表6に示す。なお、In2O3についても再度記した。

0129

0130

表6に示したSiC、GaNにおいては、重い正孔の有効質量は2程度、軽い正孔の有効
質量は0.5以下となった。これらの材料では、軽い正孔によるトンネルが支配的と考え
られ、IGZOとは大きく異なると考えられる。バンドギャップ及び電子親和力の値はい
ずれもIGZOと同程度であるが、これらの材料でFETを作製した場合、IGZO−F
ETと比較して、トンネルによるリーク電流が大きくなり、オフ電流も大きくなる可能性
がある。

0131

表6に示したIGO、In2O3においては、正孔の有効質量は2〜3程度となった。こ
れは、SiCやGaNの正孔(軽い正孔)の有効質量よりはずっと重く、Siの電子の有
効質量や正孔の有効質量と比較して10倍以上である。また、同じ材料の電子の有効質量
と比較して約10倍以上である。

0132

また、バンドギャップ及び電子親和力の値はいずれもIGZOと同程度であるから、熱励
起によるリーク電流の寄与も小さいと考えられる。従って、これらの材料でFETを作製
した場合、トンネルによるリーク電流は十分小さく、オフ電流も極めて小さくなると考え
られる。

0133

なお、ソース領域とドレイン領域の構造によって、リーク電流の流れ方が異なるが、以下
のような理由で、比較を行うことができる。例えば、n型Si−FETは、n+Siから
なるソース領域及びドレイン領域を有するのに対し、IGZO−FETは真性半導体であ
るIGZOがソース領域及びドレイン領域に直接接続されている。その結果、熱励起によ
るリーク電流は、Si−FETにおいては、ソース領域及びドレイン領域における少数キ
ャリアである正孔の拡散電流であるが、IGZO−FETにおいては、金属とIGZOの
接続部に形成されるエネルギー障壁を超える正孔の注入である。また、トンネル電流は、
Si−FETにおいては、バンド間トンネルであるが、IGZO−FETにおいては、金
属とIGZOの接続部に形成されるエネルギー障壁を横切るトンネル電流である。しかし
ながら、IGZO−FETとSi−FETにおいて、リーク電流の指数因子は同じであり
、上述したようなIGZO−FETとSi−FETとの比較の議論が成り立つ。

0134

熱励起による正孔のリーク電流は、チャネル部に用いる材料のイオン化ポテンシャルとソ
ース電極材料及びドレイン電極材料の仕事関数の差をエネルギー障壁として見積もること
ができる。金属の仕事関数は、典型的には5eV程度もしくはそれ以下である。また、エ
ネルギー障壁は1eV、好ましくは2eV以上あれば十分にリーク成分を抑えることが可
能と考えられる。従って、チャネル部に用いる材料のイオン化ポテンシャルは、6eV以
上、より好適には7eV以上であることが好ましい。

0135

シリコンにおけるバンド間トンネル電流の有効質量を0.2程度とすると、仮にトンネル
幅やエネルギー障壁が同じであっても、正孔の有効質量がSiにおける電子や正孔の有効
質量と比べて5倍以上、つまり有効質量が1以上であれば、Siにおけるトンネル電流の
ルート5乗以下、つまり2乗以下となり、非常に小さくなる。さらに好ましくは、正孔の
有効質量がSiにおける電子や正孔の有効質量と比べて10倍以上、つまり2以上であれ
ば、Siにおけるトンネル電流のルート10乗以下、つまり3乗以下となり、非常に小さ
くなり好ましい。

0136

Si−FETやGaN−FETのようにバンド間トンネルが重要となる場合は、電子のト
ンネル電流と正孔のトンネル電流の両方の寄与が考えられる。電子と正孔が同じ有効質量
の場合には、それぞれ同じだけ電流に寄与するが、正孔の有効質量が電子の有効質量に比
べて重いと、正孔の電流の寄与が減り、電子のトンネル電流の寄与が残る。このような場
合には、同材料の電子の有効質量と正孔の有効質量の比も重要である。電子の有効質量は
、トランジスタの移動度オン電流にとって小さいことが好ましい。正孔の有効質量は、
トンネル電流を抑制するために大きいことが好ましい。電子によるトンネル電流の寄与に
対して十分小さくなれば有効である。典型的には、正孔の有効質量は、電子の有効質量の
5倍、好ましくは10倍、さらに好ましくは20倍であるとトンネル電流の低減に有効で
ある。

0137

バンドギャップが2eVより小さいと、電子または正孔のエネルギー障壁は2eV未満と
なるために、熱によるリーク電流が十分に小さくならないと考えられる。一方、バンドギ
ャップが4eVより大きいと、ソース電極またはドレイン電極との間にショットキー接合
が形成され、トランジスタのオン電流が十分に得られない場合が多いと考えられる。従っ
て、バンドギャップは、2eV以上、4eV以下が好ましい。

0138

ゲート電極にフラットバンド電位が与えられた場合の、チャネル形成領域におけるキャリ
ア密度は、10−10/cm3以上1017/cm3未満であることが好ましい。より好
ましくは、1016/cm3未満である。キャリア密度が1017/cm3以上では、ゲ
ト電極負電位を与えてもトランジスタを十分にオフにすることが難しくなる。つまり
、オフ電流を十分に下げることが難しくなる。

0139

(実施の形態2)
本実施の形態では、半導体装置の一例として、記憶媒体メモリ素子)を示す。本実施の
形態では、実施の形態1において示す酸化物半導体を用いたトランジスタと、酸化物半導
体以外の材料を用いたトランジスタとを同一基板上に形成する。

0140

図8は、半導体装置の構成の一例である。図8(A)には、半導体装置の断面を、図8
B)には、半導体装置の平面を、それぞれ示す。ここで、図8(A)は、図8(B)のC
1−C2およびD1−D2における断面に相当する。また、図8(C)には、上記半導体
装置をメモリ素子として用いる場合の回路図の一例を示す。図8(A)および図8(B)
に示される半導体装置は、下部に第1の半導体材料を用いたトランジスタ240を有し、
上部に実施の形態1で示したトランジスタ140を有する。なお、トランジスタ140は
、第2の半導体材料として酸化物半導体を用いている。本実施の形態では、第1の半導体
材料を酸化物半導体以外の半導体材料とする。酸化物半導体以外の半導体材料としては、
例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、またはガリ
ヒ素等を用いることができ、単結晶半導体を用いるのが好ましい。このような半導体材
料を用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトラ
ンジスタは、オフ電流が極めて低くできる特性により長時間の電荷保持を可能とする。

0141

図8におけるトランジスタ240は、半導体材料(例えば、シリコンなど)を含む基板2
00に設けられたチャネル形成領域216と、チャネル形成領域216を挟むように設け
られた不純物領域220と、不純物領域220に接する金属間化合物領域224と、チャ
ネル形成領域216上に設けられたゲート絶縁膜208と、ゲート絶縁膜208上に設け
られたゲート電極210と、を有する。

0142

半導体材料を含む基板200は、シリコンや炭化シリコンなどの単結晶半導体基板、多結
半導体基板、シリコンゲルマニウムなどの化合物半導体基板、SOI基板などを適用す
ることができる。なお、一般に「SOI基板」は、絶縁表面上にシリコン半導体膜が設け
られた構成の基板をいうが、本明細書等においては、絶縁表面上にシリコン以外の材料か
らなる半導体膜が設けられた構成の基板も含む。つまり、「SOI基板」が有する半導体
膜は、シリコン半導体膜に限定されない。また、SOI基板には、ガラス基板などの絶縁
基板上に絶縁膜を介して半導体膜が設けられた構成のものが含まれるものとする。

0143

基板200上にはトランジスタ240を囲むように素子分離絶縁膜206が設けられてお
り、トランジスタ240を覆うように絶縁膜228および絶縁膜230が設けられている
。なお、高集積化を実現するためには、図8(A)に示すようにトランジスタ240がサ
イドウォール絶縁膜を有しない構成とすることが望ましい。一方で、トランジスタ240
の特性を重視する場合には、ゲート電極210の側面にサイドウォール絶縁膜を設け、不
純物濃度が異なる領域を含む不純物領域220を設けても良い。

0144

トランジスタ240はシリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、
またはガリウムヒ素等を用いて作製することができる。このようなトランジスタ240は
、高速動作が可能であるという特徴を有する。このため、当該トランジスタを読み出し用
のトランジスタとして用いることで、情報の読み出し高速に行うことができる。

0145

トランジスタ240を形成した後、トランジスタ140および容量素子164の形成前の
処理として、絶縁膜228や絶縁膜230にCMP処理を施して、ゲート電極210の上
面を露出させる。ゲート電極210の上面を露出させる処理としては、CMP処理の他に
エッチング処理などを適用することも可能であるが、トランジスタ140の特性を向上さ
せるために、絶縁膜228や絶縁膜230の表面は可能な限り平坦にしておくことが望ま
しい。

0146

次に、ゲート電極210、絶縁膜228、絶縁膜230などの上に酸化物半導体膜を形成
した後、当該酸化物半導体膜を選択的にエッチングして酸化物半導体膜108を形成する
。酸化物半導体膜は、実施の形態1に示す材料及び形成プロセスを用いる。

0147

次に、酸化物半導体膜108上に導電膜を形成し、該導電膜を選択的にエッチングして、
ソース電極104a、ドレイン電極104bを形成する。

0148

導電膜は、スパッタ法をはじめとするPVD法や、プラズマCVD法などのCVD法を用
いて形成することができる。また、導電膜の材料としては、Al、Cr、Cu、Ta、T
i、Mo、Wから選ばれた元素や、上述した元素を成分とする合金等を用いることができ
る。Mn、Mg、Zr、Be、Nd、Scのいずれか、またはこれらを複数組み合わせた
材料を用いてもよい。

0149

導電膜は、単層構造であっても良いし、2層以上の積層構造としてもよい。例えば、チタ
ン膜や窒化チタン膜の単層構造、シリコンを含むアルミニウム膜の単層構造、アルミニウ
ム膜上にチタン膜が積層された2層構造、窒化チタン膜上にチタン膜が積層された2層構
造、チタン膜とアルミニウム膜とチタン膜とが積層された3層構造などが挙げられる。な
お、導電膜を、チタン膜や窒化チタン膜の単層構造とする場合には、テーパー形状を有す
るソース電極104a、およびドレイン電極104bへの加工が容易であるというメリッ
トがある。

0150

上部のトランジスタ140のチャネル長(L)は、ソース電極104a、およびドレイン
電極104bの下端部の間隔によって決定される。なお、チャネル長(L)が25nm未
満のトランジスタを形成する場合に用いるマスク形成露光を行う際には、数nm〜数1
0nmと波長の短い超紫外線を用いるのが望ましい。

0151

次に、酸化物半導体膜108に接するゲート絶縁膜110を形成する。ゲート絶縁膜11
0は、実施の形態1に示す材料及び形成プロセスを用いる。

0152

次に、ゲート絶縁膜110上において酸化物半導体膜108と重畳する領域にゲート電極
112aを形成し、ソース電極104aと重畳する領域に電極112bを形成する。

0153

ゲート絶縁膜110の形成後には、不活性ガス雰囲気下、または酸素雰囲気下で熱処理(
加酸化などとも呼ぶ)を行うのが望ましい。熱処理の温度は、200℃以上450℃以下
、望ましくは250℃以上350℃以下である。例えば、窒素雰囲気下で250℃、1時
間の熱処理を行えばよい。熱処理を行うことによって、トランジスタの電気的特性のばら
つきを軽減することができる。

0154

なお、加酸化を目的とする熱処理のタイミングはこれに限定されない。例えば、ゲート電
極の形成後に加酸化を目的とする熱処理を行っても良い。また、脱水化等を目的とする熱
処理に続けて加酸化を目的とする熱処理を行っても良いし、脱水化等を目的とする熱処理
に加酸化を目的とする熱処理を兼ねさせても良いし、加酸化を目的とする熱処理に脱水化
等を目的とする熱処理を兼ねさせても良い。

0155

上述のように、脱水化等を目的とする熱処理と、酸素ドープ処理または加酸化を目的とす
る熱処理とを適用することで、酸化物半導体膜108を不純物が極力含まれないように高
純度化することができる。

0156

ゲート電極112aおよび電極112bは、ゲート絶縁膜110上に導電膜を形成した後
に、当該導電膜を選択的にエッチングすることによって形成することができる。

0157

次に、ゲート絶縁膜110、ゲート電極112a、および電極112b上に、絶縁膜15
1および絶縁膜152を形成する。絶縁膜151および絶縁膜152は、スパッタ法やC
VD法などを用いて形成することができる。また、酸化シリコン、酸化窒化シリコン、窒
化シリコン、酸化ハフニウム、酸化アルミニウム、酸化ガリウム等の無機絶縁材料を含む
材料を用いて形成することができる。

0158

次に、ゲート絶縁膜110、絶縁膜151、及び絶縁膜152に、ドレイン電極104b
にまで達する開口を形成する。当該開口の形成は、マスクなどを用いた選択的なエッチ
グにより行われる。

0159

その後、上記開口に電極154を形成し、絶縁膜152上に電極154に接する配線15
6を形成する。

0160

電極154は、例えば、開口を含む領域にPVD法やCVD法などを用いて導電膜を形成
した後、エッチング処理やCMPといった方法を用いて、上記導電膜の一部を除去するこ
とにより形成することができる。

0161

配線156は、スパッタ法をはじめとするPVD法や、プラズマCVD法などのCVD法
を用いて導電膜を形成した後、当該導電膜をパターニングすることによって形成される。
また、導電膜の材料としては、Al、Cr、Cu、Ta、Ti、Mo、Wから選ばれた元
素や、上述した元素を成分とする合金等を用いることができる。Mn、Mg、Zr、Be
、Nd、Scのいずれか、またはこれらを複数組み合わせた材料を用いてもよい。詳細は
、ソース電極104aまたはドレイン電極104bなどと同様である。

0162

以上により、高純度化された酸化物半導体膜108を用いたトランジスタ140、および
容量素子164が完成する。容量素子164は、ソース電極104a、酸化物半導体膜1
08、ゲート絶縁膜110、および電極112b、で構成される。

0163

なお、図8の容量素子164では、酸化物半導体膜108とゲート絶縁膜110を積層さ
せることにより、ソース電極104aと、電極112bとの間の絶縁性を十分に確保する
ことができる。もちろん、十分な容量を確保するために、酸化物半導体膜108を有しな
い構成の容量素子164を採用しても良い。さらに、容量が不要の場合は、容量素子16
4を設けない構成とすることも可能である。

0164

図8(C)には、上記半導体装置をメモリ素子として用いる場合の回路図の一例を示す。
図8(C)において、トランジスタ140のソース電極またはドレイン電極の一方と、容
量素子164の電極の一方と、トランジスタ240のゲート電極と、は電気的に接続され
ている。また、第1の配線(1st Line:ソース線とも呼ぶ)とトランジスタ24
0のソース電極とは、電気的に接続され、第2の配線(2nd Line:ビット線とも
呼ぶ)とトランジスタ240のドレイン電極とは、電気的に接続されている。また、第3
の配線(3rd Line:第1の信号線とも呼ぶ)とトランジスタ140のソース電極
またはドレイン電極の他方とは、電気的に接続され、第4の配線(4th Line:第
2の信号線とも呼ぶ)と、トランジスタ140のゲート電極とは、電気的に接続されてい
る。そして、第5の配線(5th Line:ワード線とも呼ぶ)と、容量素子164の
電極の他方は電気的に接続されている。

0165

酸化物半導体を用いたトランジスタ140は、オフ電流が極めて小さいという特徴を有し
ているため、トランジスタ140をオフ状態とすることで、トランジスタ140のソース
電極またはドレイン電極の一方と、容量素子164の電極の一方と、トランジスタ240
のゲート電極とが電気的に接続されたノード(以下、ノードFG)の電位を極めて長時間
にわたって保持することが可能である。そして、容量素子164を有することにより、ノ
ードFGに与えられた電荷の保持が容易になり、また、保持された情報の読み出しが容易
になる。

0166

半導体装置に情報を記憶させる場合(書き込み)は、まず、第4の配線の電位を、トラン
ジスタ140がオン状態となる電位にして、トランジスタ140をオン状態とする。これ
により、第3の配線の電位が、ノードFGに供給され、ノードFGに所定量の電荷が蓄積
される。ここでは、異なる二つの電位レベルを与える電荷(以下、ロー(Low)レベル
電荷、ハイ(High)レベル電荷という)のいずれかが与えられるものとする。その後
、第4の配線の電位を、トランジスタ140がオフ状態となる電位にして、トランジスタ
140をオフ状態とすることにより、ノードFGが浮遊状態となるため、ノードFGには
所定の電荷が保持されたままの状態となる。以上のように、ノードFGに所定量の電荷を
蓄積及び保持させることで、メモリセルに情報を記憶させることができる。

0167

トランジスタ140のオフ電流は極めて小さいため、ノードFGに供給された電荷は長時
間にわたって保持される。したがって、リフレッシュ動作が不要となるか、または、リフ
レッシュ動作の頻度を極めて低くすることが可能となり、消費電力を十分に低減すること
ができる。また、電力の供給がない場合であっても、長期にわたって記憶内容を保持する
ことが可能である。

0168

記憶された情報を読み出す場合(読み出し)は、第1の配線に所定の電位(定電位)を与
えた状態で、第5の配線に適切な電位(読み出し電位)を与えると、ノードFGに保持さ
れた電荷量に応じて、トランジスタ240は異なる状態をとる。一般に、トランジスタ2
40をnチャネル型とすると、ノードFGにHighレベル電荷が保持されている場合の
トランジスタ240の見かけのしきい値Vth_Hは、ノードFGにLowレベル電荷が
保持されている場合のトランジスタ240の見かけのしきい値Vth_Lより低くなるた
めである。ここで、見かけのしきい値とは、トランジスタ240を「オン状態」とするた
めに必要な第5の配線の電位をいうものとする。したがって、第5の配線の電位をVth
_HとVth_Lの間の電位V0とすることにより、ノードFGに保持された電荷を判別
できる。例えば、書き込みにおいて、Highレベル電荷が与えられていた場合には、第
5の配線の電位がV0(>Vth_H)となれば、トランジスタ240は「オン状態」と
なる。Lowレベル電荷が与えられていた場合には、第5の配線の電位がV0(<Vth
_L)となっても、トランジスタ240は「オフ状態」のままである。このため、第5の
配線の電位を制御して、トランジスタ240のオン状態またはオフ状態を読み出す(第2
の配線の電位を読み出す)ことで、記憶された情報を読み出すことができる。

0169

また、記憶させた情報を書き換える場合においては、上記の書き込みによって所定量の電
荷を保持したノードFGに、新たな電位を供給することで、ノードFGに新たな情報に係
る電荷を保持させる。具体的には、第4の配線の電位を、トランジスタ140がオン状態
となる電位にして、トランジスタ140をオン状態とする。これにより、第3の配線の電
位(新たな情報に係る電位)が、ノードFGに供給され、ノードFGに所定量の電荷が蓄
積される。その後、第4の配線の電位をトランジスタ140がオフ状態となる電位にして
、トランジスタ140をオフ状態とすることにより、ノードFGには、新たな情報に係る
電荷が保持された状態となる。すなわち、ノードFGに第1の書き込みによって所定量の
電荷が保持された状態で、第1の書き込みと同様の動作(第2の書き込み)を行うことで
、記憶させた情報を上書きすることが可能である。

0170

本実施の形態で示すトランジスタ140は、電子の有効質量に比べて正孔の有効質量が重
い酸化物半導体膜108を用いることで、トランジスタ140のオフ電流を十分に低減す
ることができる。そして、このようなトランジスタを用いることで、極めて長期にわたり
記憶内容を保持することが可能で、信頼性の高い半導体装置が得られる。

0171

また、本実施の形態において示す半導体装置では、トランジスタ240とトランジスタ1
40を重畳させることで、集積度が十分に高められた半導体装置が実現される。

0172

以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適
宜組み合わせて用いることができる。

0173

(実施の形態3)
本実施の形態では、半導体装置の一例として、上記実施の形態1に開示したトランジスタ
を少なくとも一部に用いたCPU(Central Processing Unit)
について説明する。

0174

図9(A)は、CPUの具体的な構成を示すブロック図である。図9(A)に示すCPU
は、基板1190上に、ALU1191(ALU:Arithmetic logic
unit、演算回路)、ALUコントローラ1192、インストラクションデコーダ11
93、インタラプトコントローラ1194、タイミングコントローラ1195、レジスタ
1196、レジスタコントローラ1197、バスインターフェース1198(Bus I
/F)、書き換え可能なROM1199、及びROMインターフェース1189(ROM
I/F)を有している。基板1190は、半導体基板、SOI基板、ガラス基板などを
用いる。ROM1199及びROMインターフェース1189は、別チップに設けてもよ
い。もちろん、図9(A)に示すCPUは、その構成を簡略化して示した一例にすぎず、
実際のCPUはその用途によって多種多様な構成を有している。

0175

バスインターフェース1198を介してCPUに入力された命令は、インストラクション
デコーダ1193に入力され、デコードされた後、ALUコントローラ1192、インタ
プトコントローラ1194、レジスタコントローラ1197、タイミングコントローラ
1195に入力される。

0176

ALUコントローラ1192、インタラプトコントローラ1194、レジスタコントロ
ラ1197、タイミングコントローラ1195は、デコードされた命令に基づき、各種制
御を行なう。具体的にALUコントローラ1192は、ALU1191の動作を制御する
ための信号を生成する。また、インタラプトコントローラ1194は、CPUのプログ
ム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク
状態から判断し、処理する。レジスタコントローラ1197は、レジスタ1196のアド
レスを生成し、CPUの状態に応じてレジスタ1196の読み出しや書き込みを行なう。

0177

また、タイミングコントローラ1195は、ALU1191、ALUコントローラ119
2、インストラクションデコーダ1193、インタラプトコントローラ1194、及びレ
ジスタコントローラ1197の動作のタイミングを制御する信号を生成する。例えばタイ
ミングコントローラ1195は、基準クロック信号CLK1を元に、内部クロック信号
LK2を生成する内部クロック生成部を備えており、内部クロック信号CLK2を上記各
種回路に供給する。

0178

図9(A)に示すCPUでは、レジスタ1196に、メモリセルが設けられている。レジ
スタ1196のメモリセルには、上記実施の形態2に開示したメモリセルを用いることが
できる。

0179

図9(A)に示すCPUにおいて、レジスタコントローラ1197は、ALU1191か
らの指示に従い、レジスタ1196における保持動作の選択を行う。すなわち、レジスタ
1196が有するメモリセルにおいて、フリップフロップによるデータの保持を行うか、
容量素子によるデータの保持を行うかを、選択する。フリップフロップによるデータの保
持が選択されている場合、レジスタ1196内のメモリセルへの、電源電圧の供給が行わ
れる。容量素子におけるデータの保持が選択されている場合、容量素子へのデータの書き
換えが行われ、レジスタ1196内のメモリセルへの電源電圧の供給を停止することがで
きる。

0180

電源停止に関しては、図9(B)または図9(C)に示すように、メモリセル群と、電源
電位VDDまたは電源電位SSの与えられているノード間に、スイッチング素子を設け
ることにより行うことができる。以下に図9(B)及び図9(C)の回路の説明を行う。

0181

図9(B)及び図9(C)では、メモリセルへの電源電位の供給を制御するスイッチング
素子に、上記実施の形態2に開示した記憶回路の構成の一例を示す。

0182

図9(B)に示す記憶装置は、スイッチング素子1141と、メモリセル1142を複数
有するメモリセル群1143とを有している。具体的に、各メモリセル1142には、実
施の形態2に記載されているメモリセルを用いることができる。メモリセル群1143が
有する各メモリセル1142には、スイッチング素子1141を介して、ハイレベルの電
源電位VDDが供給されている。さらに、メモリセル群1143が有する各メモリセル1
142には、信号INの電位と、ローレベルの電源電位VSSの電位が与えられている。

0183

図9(B)では、スイッチング素子1141として、上記実施の形態1に開示したトラン
ジスタを用いており、該トランジスタは、そのゲート電極に与えられる信号SigAによ
りスイッチングが制御される。

0184

なお、図9(B)では、スイッチング素子1141がトランジスタを一つだけ有する構成
を示しているが、特に限定されず、トランジスタを複数有していてもよい。スイッチング
素子1141が、スイッチング素子として機能するトランジスタを複数有している場合、
上記複数のトランジスタは並列に接続されていてもよいし、直列に接続されていてもよい
し、直列と並列が組み合わされて接続されていてもよい。

0185

また、図9(B)では、スイッチング素子1141により、メモリセル群1143が有す
る各メモリセル1142への、ハイレベルの電源電位VDDの供給が制御されているが、
スイッチング素子1141により、ローレベルの電源電位VSSの供給が制御されていて
もよい。

0186

また、図9(C)には、メモリセル群1143が有する各メモリセル1142に、スイッ
チング素子1141を介して、ローレベルの電源電位VSSが供給されている、記憶装置
の一例を示す。スイッチング素子1141により、メモリセル群1143が有する各メモ
リセル1142への、ローレベルの電源電位VSSの供給を制御することができる。

0187

メモリセル群と、電源電位VDDまたは電源電位VSSの与えられているノード間に、ス
イッチング素子を設け、一時的にCPUの動作を停止し、電源電圧の供給を停止した場合
においてもデータを保持することが可能であり、消費電力の低減を行うことができる。具
体的には、例えば、パーソナルコンピュータユーザーが、キーボードなどの入力装置
の情報の入力を停止している間でも、CPUの動作を停止することができ、それにより消
費電力を低減することができる。

0188

ここでは、CPUを例に挙げて説明したが、DSP(Digital Signal P
rocessor)、カスタムLSIFPGA(Field Programmabl
e Gate Array)等のLSIにも応用可能である。

0189

本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。

0190

(実施の形態4)
本明細書に開示する半導体装置は、さまざまな電子機器(遊技機も含む)に適用すること
ができる。電子機器としては、テレビモニタ等の表示装置照明装置デスクトップ型
或いはノート型のパーソナルコンピュータ、ワードプロセッサ、DVD(Digital
Versatile Disc)などの記録媒体に記憶された静止画又は動画再生
画像再生装置ポータブルCDプレーヤラジオテープレコーダヘッドホンテレ
オ、ステレオコードレス電話子機トランシーバ携帯無線機携帯電話自動車電話
携帯型ゲーム機電卓携帯情報端末電子手帳電子書籍、電子翻訳機音声入力
器、ビデオカメラデジタルスチルカメラ電気シェーバ電子レンジ等の高周波加熱
置、電気炊飯器電気洗濯機電気掃除機エアコンディショナーなどの空調設備食器
洗い器、食器乾燥器衣類乾燥器布団乾燥器、電気冷蔵庫、電気冷凍庫、電気冷凍冷蔵
庫、DNA保存用冷凍庫、煙感知器放射線測定器透析装置等の医療機器、などが挙げ
られる。さらに、誘導灯信号機ベルトコンベアエレベータエスカレータ産業用
ロボット電力貯蔵システム等の産業機器も挙げられる。また、石油を用いたエンジン
非水系二次電池からの電力を用いて電動機により推進する移動体なども、電気機器の範
疇に含まれるものとする。上記移動体として、例えば、電気自動車EV)、内燃機関
電動機を併せ持ったハイブリッド車HEV)、プラグインハイブリッド車(PHEV)
、これらのタイヤ車輪無限軌道に変えた装軌車両電動アシスト自転車を含む原動機
自転車自動二輪車電動車椅子ゴルフカート、小型又は大型船舶潜水艦ヘリ
プター、航空機ロケット人工衛星宇宙探査機惑星探査機宇宙船が挙げられる。
これらの電子機器の具体例を図10に示す。

0191

図10(A)は、表示部を有するテーブル9000を示している。テーブル9000は、
筐体9001に表示部9003が組み込まれており、表示部9003により映像を表示す
ることが可能である。なお、4本の脚部9002により筐体9001を支持した構成を示
している。また、電力供給のための電源コード9005を筐体9001に有している。

0192

実施の形態1に示すトランジスタは、表示部9003に用いることが可能であり、電子機
器の低消費電力を実現することができる。

0193

表示部9003は、タッチ入力機能を有しており、テーブル9000の表示部9003に
表示された表示ボタン9004を指などで触れることで、画面操作や、情報を入力するこ
とができ、また他の家電製品との通信を可能とする、又は制御を可能とすることで、画面
操作により他の家電製品をコントロールする制御装置としてもよい。例えば、イメージセ
ンサ機能を有する半導体装置を用いれば、表示部9003にタッチ入力機能を持たせるこ
とができる。

0194

また、筐体9001に設けられたヒンジによって、表示部9003の画面を床に対して垂
直に立てることもでき、テレビジョン装置としても利用できる。狭い部屋においては、大
きな画面のテレビジョン装置は設置すると自由な空間が狭くなってしまうが、テーブルに
表示部が内蔵されていれば、部屋の空間を有効に利用することができる。

0195

図10(B)は、携帯音楽プレーヤであり、本体3021には表示部3023と、に装
着するための固定部3022と、スピーカ、操作ボタン3024、外部メモリスロット
025等が設けられている。実施の形態1のトランジスタ、または実施の形態2に示した
メモリを本体3021に内蔵されているメモリやCPUなどに適用することにより、より
省電力化された携帯音楽プレイヤーとすることができる。

0196

さらに、図10(B)に示す携帯音楽プレーヤにアンテナマイク機能無線機能を持た
せ、携帯電話と連携させれば、乗用車などを運転しながらワイヤレスによるハンズフリー
での会話も可能である。

0197

図10(C)はコンピュータであり、CPUを含む本体9201、筐体9202、表示部
9203、キーボード9204、外部接続ポート9205、ポインティングデバイス92
06等を含む。コンピュータは、本発明の一態様を用いて作製される半導体装置をその表
示部9203に用いることにより作製される。実施の形態3に示したCPUを利用すれば
、省電力化されたコンピュータとすることが可能となる。

0198

図11(A)及び図11(B)は2つ折り可能なタブレット型端末である。図11(A)
は、開いた状態であり、タブレット型端末は、筐体9630、表示部9631a、表示部
9631b、表示モード切り替えスイッチ9034、電源スイッチ9035、省電力モー
切り替えスイッチ9036、留め具9033、操作スイッチ9038、を有する。

0199

図11(A)及び図11(B)に示すような携帯機器においては、画像データの記憶など
にメモリが使用されている。例えば、実施の形態2に説明した半導体装置をメモリとして
使用することができる。先の実施の形態で説明した半導体装置をメモリに採用することに
よって、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費
電力が十分に低減することができる。

0200

また、表示部9631aは、一部をタッチパネルの領域9632aとすることができ、表
示された操作キー9638にふれることでデータ入力をすることができる。なお、表示部
9631aにおいては、一例として半分の領域が表示のみの機能を有する構成、もう半分
の領域がタッチパネルの機能を有する構成を示しているが該構成に限定されない。表示部
9631aの全ての領域がタッチパネルの機能を有する構成としても良い。例えば、表示
部9631aの全面をキーボードボタン表示させてタッチパネルとし、表示部9631b
表示画面として用いることができる。

0201

また、表示部9631bにおいても表示部9631aと同様に、表示部9631bの一部
をタッチパネルの領域9632bとすることができる。また、タッチパネルのキーボード
表示切り替えボタン9639が表示されている位置に指やスタイラスなどでふれることで
表示部9631bにキーボードボタン表示することができる。

0202

また、タッチパネルの領域9632aとタッチパネルの領域9632bに対して同時にタ
ッチ入力することもできる。

0203

また、表示モード切り替えスイッチ9034は、縦表示又は横表示などの表示の向きを切
り替え、白黒表示カラー表示の切り替えなどを選択できる。省電力モード切り替えスイ
ッチ9036は、タブレット型端末に内蔵している光センサで検出される使用時の外光
光量に応じて表示の輝度を最適なものとすることができる。タブレット型端末は光センサ
だけでなく、ジャイロ加速度センサ等の傾きを検出するセンサなどの他の検出装置を内
蔵させてもよい。

0204

また、図11(A)では表示部9631bと表示部9631aの表示面積が同じ例を示し
ているが特に限定されず、一方のサイズともう一方のサイズが異なっていてもよく、表示
品質も異なっていてもよい。例えば一方が他方よりも高精細な表示を行える表示パネル
としてもよい。

0205

図11(B)は、閉じた状態であり、タブレット型端末は、筐体9630、太陽電池96
33、充放電制御回路9634、バッテリー9635、DCDCコンバータ9636を有
する。なお、図11(B)では充放電制御回路9634の一例としてバッテリー9635
、DCDCコンバータ9636を有する構成について示している。

0206

なお、タブレット型端末は2つ折り可能なため、未使用時に筐体9630を閉じた状態に
することができる。従って、表示部9631a、表示部9631bを保護できるため、耐
久性に優れ、長期使用の観点からも信頼性の優れたタブレット型端末を提供できる。

0207

また、この他にも図11(A)及び図11(B)に示したタブレット型端末は、様々な情
報(静止画、動画、テキスト画像など)を表示する機能、カレンダー、日付又は時刻など
を表示部に表示する機能、表示部に表示した情報をタッチ入力操作又は編集するタッチ
力機能、様々なソフトウェアプログラム)によって処理を制御する機能、等を有するこ
とができる。

0208

タブレット型端末の表面に装着された太陽電池9633によって、電力をタッチパネル、
表示部、又は映像信号処理部等に供給することができる。なお、太陽電池9633は、筐
体9630の片面又は両面に設けることができ、バッテリー9635の充電を効率的に行
う構成とすることができる。なおバッテリー9635としては、リチウムイオン電池を用
いると、小型化を図れる等の利点がある。

0209

また、図11(B)に示す充放電制御回路9634の構成、及び動作について図11(C
)にブロック図を示し説明する。図11(C)には、太陽電池9633、バッテリー96
35、DCDCコンバータ9636、コンバータ9637、スイッチSW1乃至SW3、
表示部9631について示しており、バッテリー9635、DCDCコンバータ9636
、コンバータ9637、スイッチSW1乃至SW3が、図11(B)に示す充放電制御
路9634に対応する箇所となる。

0210

まず外光により太陽電池9633により発電がされる場合の動作の例について説明する。
太陽電池で発電した電力は、バッテリー9635を充電するための電圧となるようDCD
Cコンバータ9636で昇圧又は降圧がなされる。そして、表示部9631の動作に太陽
電池9633からの電力が用いられる際にはスイッチSW1をオンにし、コンバータ96
37で表示部9631に必要な電圧に昇圧又は降圧をすることとなる。また、表示部96
31での表示を行わない際には、SW1をオフにし、SW2をオンにしてバッテリー96
35の充電を行う構成とすればよい。

0211

なお太陽電池9633については、発電手段の一例として示したが、特に限定されず、圧
電素子ピエゾ素子)や熱電変換素子ペルティエ素子)などの他の発電手段によるバッ
テリー9635の充電を行う構成であってもよい。例えば、無線(非接触)で電力を送受
信して充電する無接点電力伝送モジュールや、また他の充電手段を組み合わせて行う構成
としてもよい。

0212

図12(A)において、テレビジョン装置8000は、筐体8001に表示部8002が
組み込まれており、表示部8002により映像を表示し、スピーカ部8003から音声
出力することが可能である。実施の形態1に示すトランジスタを用いて表示部8002の
スイッチング素子またはドライバー回路に用いることが可能である。

0213

表示部8002は、液晶表示装置有機EL素子などの発光素子を各画素に備えた発光
置、電気泳動表示装置DMD(Digital Micromirror Devic
e)、PDP(Plasma Display Panel)などの、半導体表示装置
用いることができる。

0214

テレビジョン装置8000は、受信機モデムなどを備えていてもよい。テレビジョン
置8000は、受信機により一般のテレビ放送の受信を行うことができ、さらにモデムを
介して有線又は無線による通信ネットワークに接続することにより、一方向(送信者から
受信者)又は双方向(送信者と受信者間、あるいは受信者間同士など)の情報通信を行う
ことも可能である。

0215

また、テレビジョン装置8000は、情報通信を行うためのCPUや、メモリを備えてい
てもよい。テレビジョン装置8000は、実施の形態2に示すメモリや、実施の形態3に
示すCPUを用いることが可能である。

0216

図12(A)において、室内機8200及び室外機8204を有するエアコンディショナ
ーは、実施の形態3のCPUを用いた電気機器の一例である。具体的に、室内機8200
は、筐体8201、送風口8202、CPU8203等を有する。図12(A)において
、CPU8203が、室内機8200に設けられている場合を例示しているが、CPU8
203は室外機8204に設けられていてもよい。或いは、室内機8200と室外機82
04の両方に、CPU8203が設けられていてもよい。実施の形態3に示したCPUは
、酸化物半導体を用いたCPUであるため、省電力に優れたエアコンディショナーを実現
できる。

0217

図12(A)において、電気冷凍冷蔵庫8300は、酸化物半導体を用いたCPUを備え
る電気機器の一例である。具体的に、電気冷凍冷蔵庫8300は、筐体8301、冷蔵室
用扉8302、冷凍室用扉8303、CPU8304等を有する。図12(A)では、C
PU8304が、筐体8301の内部に設けられている。実施の形態3に示したCPUを
電気冷凍冷蔵庫8300のCPU8304に用いることによって省電力化が図れる。

0218

図12(B)、及び図12(C)において、電気機器の一例である電気自動車の例を示す
。電気自動車9700には、二次電池9701が搭載されている。二次電池9701の電
力は、制御回路9702により出力が調整されて、駆動装置9703に供給される。制御
回路9702は、図示しないROM、RAM、CPU等を有する処理装置9704によっ
て制御される。実施の形態3に示したCPUを電気自動車9700のCPUに用いること
によって省電力化が図れる。

0219

駆動装置9703は、直流電動機若しくは交流電動機単体、又は電動機と内燃機関と、を
組み合わせて構成される。処理装置9704は、電気自動車9700の運転者操作情報
加速減速、停止など)や走行時の情報(上り坂下り坂等の情報、駆動輪にかかる負
荷情報など)の入力情報に基づき、制御回路9702に制御信号を出力する。制御回路9
702は、処理装置9704の制御信号により、二次電池9701から供給される電気エ
ネルギーを調整して駆動装置9703の出力を制御する。交流電動機を搭載している場合
は、図示していないが、直流を交流に変換するインバータも内蔵される。

0220

本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。

0221

実施の形態1の作製工程で得られるトランジスタのVg−Id曲線の一例を図13に示す
。なお、オフ電流を検知するためにチャネル幅1mとし、チャネル長3μmのサイズのト
ランジスタを用い、室温で測定した。

実施例

0222

図13に示すように、オフ電流はゲート電圧が−3Vあるいはその近傍で1×10−13
A以下、あるいは1×10−14A以下であることがわかる。これらをチャネル幅1μm
あたりに換算すると、それぞれ1×10−19A/μm(100zA/μm)以下、ある
いは1×10−20A/μm(10zA/μm)以下となる。一方、オフ電流は、半導体
パラメータアナライザ測定下限(1×10−13A)以下であり、正確な値を見積もる
ことはできなかった。しかし、長時間の測定による精密な評価を行うことで、150°C
においてチャネル幅1μmあたり約10zA(ゼプトアンペア)、125°Cにおいてチ
ャネル幅1μmあたり約2zA(ゼプトアンペア)85°Cにおいてチャネル幅1μmあ
たり約50yA(ヨクトアンペア)の値が得られた。この測定によって得られたアレニウ
ス・プロット図16グラフに示す。このグラフによると27°Cでのトランジスタの
オフ電流は、2×10−26A/μmと見積もることができる。このときのゲート絶縁膜
厚は100nm、ドレイン電圧は3V、ゲート電圧は−3Vである。なお、このように小
さいオフ電流については、実施の形態1に示したように理論的に実証できている。

0223

100基板
102絶縁膜
104aソース電極
104bドレイン電極
108酸化物半導体膜
110ゲート絶縁膜
112ゲート電極
112a ゲート電極
112b電極
114 絶縁膜
140トランジスタ
151 絶縁膜
152 絶縁膜
154 電極
156配線
164容量素子
200 基板
206素子分離絶縁膜
208 ゲート絶縁膜
210 ゲート電極
216チャネル形成領域
220不純物領域
224金属間化合物領域
228 絶縁膜
230 絶縁膜
240 トランジスタ
601伝導帯端
602価電子帯端
1141スイッチング素子
1142メモリセル
1143メモリセル群
1189ROMインターフェース
1190 基板
1191ALU
1192 ALUコントローラ
1193インストラクションデコーダ
1194インタラプトコントローラ
1195タイミングコントローラ
1196レジスタ
1197レジスタコントローラ
1198バスインターフェース
1199 ROM
8000テレビジョン装置
8001筐体
8002 表示部
8003スピーカ部
8200室内機
8201 筐体
8202送風口
8203 CPU
8204室外機
8300電気冷凍冷蔵庫
8301 筐体
8302冷蔵室用
8303冷凍室用扉
8304 CPU
9000 テーブル
9001 筐体
9002 脚部
9003 表示部
9004 表示ボタン
9005電源コード
9033 具
9034 スイッチ
9035電源スイッチ
9036 スイッチ
9038 操作スイッチ
9201 本体
9202 筐体
9203 表示部
9204キーボード
9205外部接続ポート
9206ポインティングデバイス
9630 筐体
9631 表示部
9631a 表示部
9631b 表示部
9632a 領域
9632b 領域
9633太陽電池
9634充放電制御回路
9635バッテリー
9636DCDCコンバータ
9637コンバータ
9638操作キー
9639 ボタン
9700電気自動車
9701二次電池
9702制御回路
9703駆動装置
9704 処理装置

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